JP2014194582A - 発光デバイス・ディスプレイを駆動するための方法およびシステム - Google Patents

発光デバイス・ディスプレイを駆動するための方法およびシステム Download PDF

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Abstract

【課題】発光デバイス・ディスプレイを駆動するための方法およびシステムが提供されて
いる。
【解決手段】システムは、ディスプレイの精度を増加するタイミング・スケジュールを提
供する。システムは、それによって行のグループ内において動作サイクルが連続的に実行
されるタイミング・スケジュールを提供することができる。システムは、それによって複
数のフレームについて老化ファクタが使用されるタイミング・スケジュールを提供するこ
とができる。
【選択図】図２

Description

本発明は、ディスプレイ・テクノロジに関し、より詳細には、発光デバイス・ディスプ
レイを駆動するための方法およびシステムに関する。
最近、アモルファス・シリコン（ａ‐Ｓｉ）、ポリ‐シリコン、有機、またはそのほか
の駆動バックプレーンを用いたアクティブ‐マトリクス有機発光ダイオード（ＡＭＯＬＥ
Ｄ）ディスプレイが、アクティブ‐マトリクス液晶ディスプレイに対するその利点に起因
して、より魅力的なものとなった。ａ‐Ｓｉバックプレーンを使用するＡＭＯＬＥＤディ
スプレイは、たとえば、異なる基板の使用を広げ、かつ柔軟なディスプレイを実現可能に
する低温製造およびその低コスト製造を含む利点を有する。またＯＬＥＤは、広い視野角
を伴う高解像度ディスプレイをもたらす。
ＡＭＯＬＥＤディスプレイは、それぞれが有機発光ダイオード（ＯＬＥＤ）、およびバ
ックプレーン・エレクトロニクスを有し、かつ行および列のアレイとして配列されたピク
セルの行および列のアレイを含む。ＯＬＥＤが電流駆動デバイスであることから、ＡＭＯ
ＬＥＤのピクセル回路は、正確かつ一定の駆動電流を提供できる必要がある。
図１は、従来の電圧プログラムＡＭＯＬＥＤディスプレイのための従来的な動作サイク
ルを図解している。図１において『Ｒｏｗｉ』（ｉ＝１，２，３）は、ＡＭＯＬＥＤディ
スプレイのｉ番目の行のマトリクス・ピクセル・アレイを表す。図１において『Ｃ』は、
ピクセル回路の駆動トランジスタのゲート‐ソース端子間にわたって補償電圧が現れる補
償電圧生成サイクルを表し、『ＶＴ‐ＧＥＮ』は、駆動トランジスタのスレッショルド電
圧ＶＴが生成されるＶＴ生成サイクルを表し、『Ｐ』は、駆動トランジスタのゲートに対
してプログラミング電圧を印加することによってピクセル電流のレギュレーションが行わ
れる電流レギュレーション・サイクルを表し、『Ｄ』は、駆動トランジスタによりコント
ロールされた電流によってピクセル回路のＯＬＥＤが駆動される駆動サイクルを表す。
ＡＭＯＬＥＤディスプレイの各行について、動作サイクルが、補償電圧生成サイクル『
Ｃ』、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』、電流レギュレーション・サイクル『Ｐ』、お
よび駆動サイクル『Ｄ』を含む。通常、これらの動作サイクルが、図１に示されるとおり
、マトリクス構造についてシーケンシャルに実行される。たとえば、第１行（すなわち、
Ｒｏｗ１）の全プログラミング・サイクル（すなわち『Ｃ』、『ＶＴ‐ＧＥＮ』、および
『Ｐ』）が実行され、その後、第２行（すなわち、Ｒｏｗ２）がプログラムされる。
しかしながら、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』が、駆動ＴＦＴの正確なスレッショ
ルド電圧の生成に大きな時間配分を必要とすることから、このタイミング・スケジュール
が大面積ディスプレイで採用できない。さらに、２つの余分な動作サイクル（すなわち『
Ｃ』および『ＶＴ‐ＧＥＮ』）の実行が、結果としてより大きな電力消費をもたらし、さ
らに余分なコントロール信号を必要として、それがより高い実装コストを招く。
本発明は、既存のシステムの欠点の少なくとも１つを回避するか、または緩和する方法
およびシステムを提供することを目的とする。
本発明の態様によれば、行および列で配列された複数のピクセル回路を含むピクセル・
アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイス、キ
ャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジ
スタを有する。ピクセル回路は、プログラミングのためのパス、および駆動トランジスタ
のスレッショルドを生成するための第２のパスを含む。このシステムは、ピクセル・アレ
イにプログラミングのためのデータを提供するための第１のドライバ、および１つまたは
複数の駆動トランジスタのための駆動トランジスタのスレッショルドの生成をコントロー
ルするための第２のドライバを含む。第１のドライバおよび第２のドライバは、ピクセル
・アレイを駆動してプログラミングおよび生成動作を独立に実行する。
本発明の別の態様によれば、ディスプレイ・システムを駆動する方法が提供される。デ
ィスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル・
アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、
および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル回路は、プロ
グラミングのためのパス、および駆動トランジスタのスレッショルドを生成するための第
２のパスを含む。この方法は、１つまたは複数の駆動トランジスタのための駆動トランジ
スタのスレッショルドの生成をコントロールするステップ、そのコントロールするステッ
プとは独立に、ピクセル・アレイにプログラミングのためのデータを提供するステップを
含む。
本発明の追加の態様によれば、行および列で配列された複数のピクセル回路を含むピク
セル・アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイ
ス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動ト
ランジスタを有する。このシステムは、ピクセル・アレイにプログラミングのためのデー
タを提供するための第１のドライバ、および行内の各ピクセル回路の老化ファクタを生成
し、対応するピクセル回路内にストアするための第２のドライバを含み、複数のフレーム
のための行内のピクセル回路のプログラミングおよび駆動は、ストアされた老化ファクタ
に基づく。ピクセル・アレイは、複数のセグメントに分割される。老化ファクタを生成す
るための第２のドライバによって駆動される信号ラインのうちの少なくとも１つは、セグ
メント内において共有される。
本発明の追加の態様によれば、ディスプレイ・システムを駆動する方法が提供される。
ディスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル
・アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ
、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル・アレイは
、複数のセグメントに分割される。この方法は、各行について、セグメント信号を使用し
て各ピクセル回路の老化ファクタを生成し、老化ファクタを対応するピクセル回路内にス
トアするステップ、およびセグメント信号が各セグメントによって共有されること、およ
びストアされた老化ファクタに基づいて複数のフレームについて行内のピクセル回路をプ
ログラムし、駆動するステップを含む。
本発明のこの要約は、必ずしも本発明のすべての特徴を述べているわけではない。
本発明のこれらの、およびこのほかの特徴は、以下の添付図面を参照した説明からより
明らかなものとなろう。
従来のＡＭＯＬＥＤディスプレイのための従来的な動作サイクルを図解した説明図である。 本発明の実施態様に従った、発光ディスプレイの安定した動作のためのセグメント化されたタイミング・スケジュールの例を図解した説明図である。 本発明の実施態様に従った、発光ディスプレイの安定した動作のための並列タイミング・スケジュールの例を図解した説明図である。 図２および３のタイミング・スケジュールのためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。 セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できる電圧プログラムされるピクセル回路の例を図解した説明図である。 図５のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールが適用できる電圧プログラムされるピクセル回路の別の例を図解した説明図である。 図７のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 本発明の実施態様に従った発光ディスプレイのための共有シグナリング・アドレシング・スキームの例を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路の例を図解した説明図である。 図１０のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図１０のピクセル回路のピクセル電流の安定性を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路の別の例を図解した説明図である。 図１３のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図１０のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。 図１３のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解した説明図である。 図１７のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図１７のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。 共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさらに別の例を図解した説明図である。 図２０のピクセル回路に適用されるタイミング・スケジュールの例を図解した説明図である。 図２０のピクセル回路のためのＡＭＯＬＥＤディスプレイ・アレイ構造の例を図解した説明図である。
本発明の実施態様を、行および列に配列されてＡＭＯＬＥＤディスプレイを形成する有
機発光ダイオード（ＯＬＥＤ）等の発光デバイスおよび薄膜トランジスタ（ＴＦＴ）等の
複数のトランジスタを有するピクセル回路を使用して説明する。ピクセル回路は、ＯＬＥ
Ｄ用のピクセル・ドライバを含むことができる。しかしながら、ピクセルがＯＬＥＤ以外
のいずれかの発光デバイスを含むこともでき、またピクセルがＴＦＴ以外のいずれかのト
ランジスタを含むこともできる。ピクセル回路内のトランジスタは、ｎ型トランジスタ、
ｐ型トランジスタ、またはそれらの組み合わせとすることができる。ピクセル内のトラン
ジスタは、アモルファス・シリコン、ナノ／マイクロ結晶質シリコン、ポリ・シリコン、
有機半導体テクノロジ（たとえば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳテクノロジまたはＣ
ＭＯＳテクノロジ（たとえば、ＭＯＳＦＥＴ）を使用して製造できる。説明においては、
『ピクセル回路』および『ピクセル』が相互交換可能に使用されることがある。ピクセル
回路は、電流プログラム・ピクセルまたは電圧プログラム・ピクセルとすることができる
。以下の説明においては、『信号』および『ライン』が相互交換可能に使用されることが
ある。
本発明の実施態様は、駆動ＴＦＴの正確なスレッショルド電圧を生成するためのテクニ
ックを伴う。結果としてこれは、たとえばピクセルの老化、および処理の変動に起因する
ピクセル・エレメントの特性のシフトに抗して安定した電流を生成する。これは、ＯＬＥ
Ｄの輝度の安定性を強化する。またこれは、電力消費および信号を低減し、結果として低
い実装コストをもたらす。
セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジュールを
詳細に説明する。これらのスケジュールは、駆動トランジスタのスレッショルド電圧ＶＴ
を生成するためのサイクルの時間配分を拡張する。以下において説明するとおり、ディス
プレイ・アレイ内の行はセグメント化され、動作サイクルは、複数のカテゴリ、たとえば
２カテゴリに分割される。たとえば、第１のカテゴリが補償サイクルおよびＶＴ生成サイ
クルを含み、第２のカテゴリが電流レギュレーション・サイクルおよび駆動サイクルを含
む。各カテゴリのための動作サイクルは、各セグメントについてシーケンシャルに実行さ
れるが、２つのカテゴリは、２つの隣接するセグメントについて実行される。たとえば、
電流レギュレーションおよび駆動サイクルが第１のセグメントについてシーケンシャルに
実行されている間、補償およびＶＴ生成サイクルが第２のセグメントについて実行される
。
図２は、本発明の実施態様に従った、発光ディスプレイの安定した動作のためのセグメ
ント化されたタイミング・スケジュールの例を図解している。図２において『Ｒｏｗｋ』
（ｋ＝１，２，３，．．．，ｊ，ｊ＋１，ｊ＋２）は、ディスプレイ・アレイ内のｋ番目
の行を表し、矢印は、実行方向を示している。
各行について、図２のタイミング・スケジュールは、補償電圧生成サイクル『Ｃ』、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』、電流レギュレーション・サイクル『Ｐ』、および駆動サイクル『Ｄ』を含む。
図２のタイミング・スケジュールは、プログラミング時間に影響を与えることなくＶＴ
生成サイクル『ＶＴ‐ＧＥＮ』の時間配分を拡張する。これを達成するために、図２のセ
グメント化されたアドレシング・スキームが適用されるディスプレイ・アレイの行がいく
つかのセグメントとしてカテゴリ分けされる。各セグメントは、したがって、ＶＴ生成サ
イクルが実行される行を含む。図２においてＲｏｗ１、Ｒｏｗ２、Ｒｏｗ３、．．．Ｒｏ
ｗｊは、ディスプレイ・アレイの複数の行内の１つのセグメント内にある。
各セグメントのプログラミングは、１番目および２番目の動作サイクル『Ｃ』および『
ＶＴ‐ＧＥＮ』の実行を伴って開始する。その後、電流較正サイクル『Ｐ』がそのセグメ
ント全体について実行される。その結果としてＶＴ生成サイクル『ＶＴ‐ＧＥＮ』の時間
配分が、ｊ．τＰまで拡張され、それにおいてｊは各セグメント内の行の数であり、τＰ
は、１番目の動作サイクル『Ｃ』（または電流レギュレーション・サイクル）の時間配分
である。
また、フレーム時間τＦは、Ｚ×ｎ×τＰであり、それにおいてｎはディスプレイ内の
行の数、Ｚはセグメント内の反復回数の関数である。たとえば、図２においては、ＶＴ生
成が、セグメントの第１行から開始して最後の行に至り（１番目の反復）、その後プログ
ラミングが第１行から開始して最後の行に至る（２番目の反復）。したがって、Ｚが２に
セットされる。反復回数が増加すると、フレーム時間がＺ×ｎ×τＰになり、それにおい
てＺは反復回数であり、２より大きくなることがある。
図３は、本発明の実施態様に従った、発光ディスプレイの安定した動作のための並列タ
イミング・スケジュールの例を図解している。図３において『Ｒｏｗｋ』（ｋ＝１，２，
３，．．．，ｊ，ｊ＋１）は、ディスプレイ・アレイ内のｋ番目の行を表す。
図２と同様に、図４のタイミング・スケジュールは、各行について補償電圧生成サイク
ル『Ｃ』、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』、電流レギュレーション・サイクル『Ｐ』
、および駆動サイクル『Ｄ』を含む。
図３のタイミング・スケジュールは、ＶＴ生成サイクル『ＶＴ‐ＧＥＮ』の時間配分を
拡張するが、τＰがτＦ／ｎとして保存され、それにおいてτＰは１番目の動作サイクル
『Ｃ』の時間配分であり、τＦはフレーム時間、ｎはディスプレイ・アレイ内の行の数で
ある。図３において、Ｒｏｗ１〜Ｒｏｗｊは、ディスプレイ・アレイの複数の行内のセグ
メント内にある。
上記のアドレシング・スキームによれば、各セグメントの電流レギュレーション・サイ
クル『Ｐ』が、次のセグメントの１番目の動作サイクル『Ｃ』と並列に実行される。この
ようにこのディスプレイ・アレイは、並列動作をサポートするべく設計され、すなわち互
いに影響を及ぼし合うことなく異なるサイクルを、たとえば補償およびプログラミング、
ＶＴ生成および電流レギュレーションを独立に実行する能力を有する。
図４は、図２および３のタイミング・スケジュールのためのＡＭＯＬＥＤディスプレイ
・アレイ構造の例を図解している。図４においてＳＥＬ［ａ］（ａ＝１，．．．，ｍ）は
、行を選択する選択信号を表し、ＣＴＲＬ［ｂ］（ｂ＝１，．．．，ｍ）は、行内の各ピ
クセルにおいて駆動ＴＦＴのスレッショルド電圧を生成するコントロール信号を表し、Ｖ
ＤＡＴＡ［ｃ］（ｃ＝１，．．．，ｎ）は、プログラミング・データを提供するデータ信
号を表す。図４のＡＭＯＬＥＤディスプレイ１０は、行および列で配列された複数のピク
セル回路１２、ＳＥＬ［ａ］およびＣＴＲＬ［ｂ］をコントロールするためのアドレス・
ドライバ１４、およびＶＤＡＴＡ［ｃ］をコントロールするためのデータ・ドライバ１６
を含む。ピクセル回路１２の行（たとえばＲｏｗ１，．．．，Ｒｏｗｍ‐ｈ，Ｒｏｗｍ‐
ｈ＋１，．．．，Ｒｏｗｍ）は、上記のとおりにセグメント化される。特定のサイクルを
並列に実行するために、ＡＭＯＬＥＤディスプレイ１０は、並列動作をサポートするべく
設計されている。
図５は、セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジ
ュールが適用できるピクセル回路の例を図解している。図５のピクセル回路５０は、ＯＬ
ＥＤ ５２、ストレージ・キャパシタ５４、駆動ＴＦＴ ５６、およびスイッチＴＦＴ
５８および６０を含む。選択ラインＳＥＬ１がスイッチＴＦＴ ５８のゲート端子に接続
されている。選択ラインＳＥＬ２がスイッチＴＦＴ ６０のゲート端子に接続されている
。スイッチＴＦＴ ５８の第１の端子は、データ・ラインＶＤＡＴＡに接続され、スイッ
チＴＦＴ ５８の第２の端子は、ノードＡ１において駆動ＴＦＴ ５６のゲートに接続さ
れる。スイッチＴＦＴ ６０の第１の端子は、ノードＡ１に接続され、スイッチＴＦＴ
６０の第２の端子は、グラウンド・ラインに接続される。駆動ＴＦＴ ５６の第１の端子
は、コントロール可能な電圧源ＶＤＤに接続され、駆動ＴＦＴ ５６の第２の端子は、ノ
ードＢ１においてＯＬＥＤ ５２のアノード電極に接続される。ストレージ・キャパシタ
５４の第１の端子は、ノードＡ１に接続され、ストレージ・キャパシタ５４の第２の端子
は、ノードＢ１に接続される。ピクセル回路５０は、セグメント化されたタイミング・ス
ケジュール、並列タイミング・スケジュール、およびそれらの組み合わせとともに使用可
能である。
ＶＴ生成は、トランジスタ５６および６０を通じて生じ、一方、電流レギュレーション
は、トランジスタ５８によりＶＤＡＴＡラインを通じて実行される。したがって、このピ
クセルは、並列動作を実装できる。
図６は、ピクセル回路５０に適用されるタイミング・スケジュールの例を図解している
。図７において『Ｘ１１』、『Ｘ１２』、『Ｘ１３』、および『Ｘ１４』は、動作サイク
ルを表す。Ｘ１１は図２および３の『Ｃ』に対応し、Ｘ１２は図２および３の『ＶＴ‐Ｇ
ＥＮ』に対応し、Ｘ１３は図２および３の『Ｐ』に対応し、Ｘ１４は図２および３の『Ｄ
』に対応する。
図５および６を参照するとストレージ・キャパシタ５４は、１番目の動作サイクルＸ１
１の間に負の電圧（‐Ｖｃｏｍｐ）まで充電され、その間、駆動ＴＦＴ ５６のゲート電
圧はゼロである。２番目の動作サイクルＸ１２の間には、ノードＢ１が‐ＶＴまで充電さ
れ、それにおいてＶＴは駆動ＴＦＴ ５６のスレッショルドである。このサイクルＸ１２
は、それがスイッチ・トランジスタ６０を介して実行され、スイッチ・トランジスタ５８
を介さないことからデータ・ラインＶＤＡＴＡに影響を及ぼすことなく実行可能であり、
その結果、別の行のための別の行の動作サイクルを実行することが可能になる。３番目の
動作サイクルＸ１３の間に、ノードＡ１がプログラミング電圧ＶＰまで充電され、結果と
してＶＧＳ＝ＶＰ＋ＶＴが得られ、それにおいてＶＧＳは、駆動ＴＦＴ ５６のゲート‐
ソース電圧を表す。
図７は、セグメント化されたタイミング・スケジュールおよび並列タイミング・スケジ
ュールが適用できるピクセル回路の別の例を図解している。図７のピクセル回路７０は、
ＯＬＥＤ ７２、ストレージ・キャパシタ７４および７６、駆動ＴＦＴ ７８、およびス
イッチＴＦＴ ８０、８２、および８４を含む。第１の選択ラインＳＥＬ１が、スイッチ
ＴＦＴ ８０および８２のゲート端子に接続されている。第２の選択ラインＳＥＬ２が、
スイッチＴＦＴ ８４のゲート端子に接続されている。スイッチＴＦＴ ８０の第１の端
子は、ＯＬＥＤ ７２のカソードに接続され、スイッチＴＦＴ ８０の第２の端子は、ノ
ードＡ２において駆動ＴＦＴ ７８のゲート端子に接続される。スイッチＴＦＴ ８２の
第１の端子は、ノードＢ２に接続され、スイッチＴＦＴ ８２の第２の端子は、グラウン
ド・ラインに接続される。スイッチＴＦＴ ８４の第１の端子は、データ・ラインＶＤＡ
ＴＡに接続され、スイッチＴＦＴ ８４の第２の端子は、ノードＢ２に接続される。スト
レージ・キャパシタ７４の第１の端子は、ノードＡ２に接続され、ストレージ・キャパシ
タ７４の第２の端子は、ノードＢ２に接続される。ストレージ・キャパシタ７６の第１の
端子は、ノードＢ２に接続され、ストレージ・キャパシタ７６の第２の端子は、グラウン
ド・ラインに接続される。駆動ＴＦＴ ７８の第１の端子は、ＯＬＥＤ ７２のカソード
電極に接続され、駆動ＴＦＴ ７８の第２の端子は、グラウンド・ラインに結合される。
ＯＬＥＤ ７２のアノード電極は、コントロール可能な電圧源ＶＤＤに結合される。ピク
セル回路７０は、セグメント化されたタイミング・スケジュール、並列タイミング・スケ
ジュール、およびそれらの組み合わせを採用することができる。
ＶＴ生成は、トランジスタ７８、８０、および８２を通じて生じ、一方、電流レギュレ
ーションは、トランジスタ８４によりＶＤＡＴＡラインを通じて実行される。したがって
、このピクセルは、並列動作を実装できる。
図８は、ピクセル回路７０に適用されるタイミング・スケジュールの例を図解している
。図８において『Ｘ２１』、『Ｘ２２』、『Ｘ２３』、および『Ｘ２４』は、動作サイク
ルを表す。
Ｘ２１は図２および３の『Ｃ』に対応し、Ｘ２２は図２および３の『ＶＴ‐ＧＥＮ』に
対応し、Ｘ２３は図２および３の『Ｐ』に対応し、Ｘ２４は図２および３の『Ｄ』に対応
する。
図７および８を参照すると、ピクセル回路７０は、蓄積ＶＴに対するプログラミング電
圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動ＴＦＴ ７
８のスレッショルド電圧である。１番目の動作サイクルｘ２１の間に、ノードＡ２が補償
電圧ＶＤＤ‐ＶＯＬＥＤまで充電され、ノードＢ２がグラウンドまで放電されるが、それ
においてＶＯＬＥＤは、ＯＬＥＤ ７２の電圧である。２番目の動作サイクルＸ２２の間
に、ノードＡ２における電圧が駆動ＴＦＴ ７８のＶＴまで変化される。電流レギュレー
ションは、３番目の動作サイクルＸ２３の間に生じ、その間にノードＢ２がプログラミン
グ電圧ＶＰまで充電され、その結果、ノードＡ２がＶＰ＋ＶＴまで変化する。
前述したセグメント化されたタイミング・スケジュールおよび並列タイミング・スケジ
ュールは、ピクセル回路が駆動ＴＦＴの正確なスレッショルド電圧を生成するための充分
な時間を提供する。その結果として、ピクセルの老化、処理の変動、またはそれらの組み
合わせに抗して安定した電流が生成される。動作サイクルは、セグメント内の１つの行の
プログラミング・サイクルに、そのセグメント内の別の行のプログラミング・サイクルが
オーバーラップするようにセグメント内において共有される。したがって、高い表示速度
を、ディスプレイのサイズとは無関係に維持できる。
共有シグナリング・アドレシング・スキームを詳細に説明する。共有シグナリング・ア
ドレシング・スキームによれば、ディスプレイ・アレイ内の行が、いくつかのセグメント
に分割される。ピクセル回路の老化ファクタ（たとえば、駆動ＴＦＴのスレッショルド電
圧、ＯＬＥＤ電圧）はピクセル内にストアされる。ストアされている老化ファクタは、複
数のフレームのために使用される。老化ファクタの生成に必要な１またはそれより多くの
信号は、そのセグメント内において共有される。
たとえば、駆動ＴＦＴのスレッショルド電圧ＶＴは、同時に各セグメント用に生成され
る。その後、そのセグメントが正常な動作に置かれる。スレッショルド電圧の生成に必要
なデータ・ラインおよび選択ラインを除くすべての余分な信号は（たとえば、図１０のＶ
ＳＳ）、各セグメント内の行の間において共有される。ＴＦＴの漏れ電流が小さいとすれ
ば、妥当なストレージ・キャパシタを使用したＶＴの蓄積は、より頻繁でない補償サイク
ルに帰結する。その結果、電力消費が劇的に低減する。
各セグメントについてＶＴ生成サイクルが行われることから、ＶＴ生成サイクルに割り
当てられる時間がセグメント内の行数倍に拡張され、より精密な補償をもたらす。ａ‐Ｓ
ｉ：ＴＦＴの漏れ電流が小さい（たとえば１０‐１４台）ことから、生成されたＶＴをキ
ャパシタ内に蓄積し、ほかのいくつかのフレームに使用することができる。その結果、次
の後補償フレームの間の動作サイクルがプログラミングおよび駆動サイクルに還元される
。したがって、外部ドライバに、および寄生キャパシタンスの充電／放電に関連付けされ
る電力消費が同じいくつかのフレームの間で分割される。
図９は、本発明の実施態様に従った発光ディスプレイのための共有シグナリング・アド
レシング・スキームの例を図解している。共有シグナリング・アドレシング・スキームは
、インターフェースおよびドライバの複雑性を低減する。
共有シグナリング・アドレシング・スキームが適用されるディスプレイ・アレイは、図
２および３についての場合と同様にいくつかのセグメントに分割される。図９において、
『Ｒｏｗ［ｊ，ｋ］』（ｋ＝１，２，３，．．．，ｈ）は、ｊ番目のセグメント内のｋ番
目の行を表し、『ｈ』は各セグメント内の行の数であり、『Ｌ』は、同一の生成済みＶＴ
を使用するフレームの数である。図９において、『Ｒｏｗ［ｊ，ｋ］』（ｋ＝１，２，３
，．．．，ｈ）は１つのセグメント内であり、『Ｒｏｗ［ｊ‐１，ｋ］』（ｋ＝１，２，
３，．．．，ｈ）は別のセグメント内である。
図９のタイミング・スケジュールは補償サイクル『Ｃ ＆ ＶＴ‐ＧＥＮ』（たとえば
、図９の３０１）、プログラミング・サイクル『Ｐ』、および駆動サイクル『Ｄ』を含む
。補償区間３００は、駆動ＴＦＴのスレッショルド電圧が生成されてピクセル内に蓄積さ
れる生成フレーム・サイクル３０２、補償サイクル『Ｃ ＆ ＶＴ‐ＧＥＮ』（たとえば
、図９の３０１）をディスプレイの通常の動作のほかに、および通常の動作フレームであ
るＬ‐１個の後補償フレーム・サイクル３０４を含む。生成フレーム・サイクル３０２は
、１つのプログラミング・サイクル『Ｐ』および１つの駆動サイクル『Ｄ』を含む。Ｌ‐
１個の後補償フレーム・サイクル３０４は、プログラミング・サイクル『Ｐ』および駆動
サイクル『Ｄ』のセットを直列に含む。
図９に示されているとおり、各行の駆動サイクルは、直前の行からτＰの遅延を伴って
開始し、τＰはプログラミング・サイクル『Ｐ』に割り当てられた時間配分である。最後
のフレームにおける駆動サイクル『Ｄ』のタイミングは、各行について、ｉ×τＰだけ縮
小され、それにおいて『ｉ』は、そのセグメント内のその行に先行する行の数である（た
とえば、Ｒｏｗ［ｊ，ｈ］の場合は（ｈ‐１））。
τＰ（たとえば１０μｓ台）がフレーム時間（たとえば１６ｍｓ台）よりはるかに小さ
いことから、遅れ時間の効果は無視できる。しかしながら、この効果を最小化するため、
遅れ時間に起因する平均輝度の損失がすべての行にわたって等しくなるように、その都度
プログラミング方向を変更するか、この効果を、補償サイクルの前および後のフレームの
プログラミング電圧において考慮する。たとえば、行のプログラミングのシーケンスを各
ＶＴ生成サイクルの後に変更する（すなわち、上から下と、下から上に向かうプログラミ
ングを反復する）。
図１０は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路の例
を図解している。図１０のピクセル回路９０は、ＯＬＥＤ ９２、ストレージ・キャパシ
タ９４および９６、駆動ＴＦＴ ９８、およびスイッチＴＦＴ １００、１０２、および
１０４を含む。このピクセル回路９０は、図７のピクセル回路７０に類似である。駆動Ｔ
ＦＴ ９８、スイッチＴＦＴ １００、および第１のストレージ・キャパシタ９４は、ノ
ードＡ３において接続される。スイッチＴＦＴ １０２および１０４、および第１および
第２のストレージ・キャパシタ９４および９６は、ノードＢ３において接続される。ＯＬ
ＥＤ ９２、駆動ＴＦＴ ９８、およびスイッチＴＦＴ １００は、ノードＣ３において
接続される。スイッチＴＦＴ １０２、第２のストレージ・キャパシタ９６、および駆動
ＴＦＴ ９８は、コントロール可能な電圧源ＶＳＳに接続される。
図１１は、ピクセル回路９０に適用されるタイミング・スケジュールの例を図解してい
る。図１１において、『Ｘ３１』、『Ｘ３２』、『Ｘ３３』、『Ｘ３４』、および『Ｘ３
５』は、動作サイクルを表す。
Ｘ３１、Ｘ３２、およびＸ３３は、補償サイクル（たとえば図９の３０１）に対応し、
Ｘ３４は、図９の『Ｐ』に対応し、Ｘ３５は図９の『Ｄ』に対応する。
図１０および１１を参照すると、ピクセル回路９０は、生成済みＶＴに対するプログラ
ミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動Ｔ
ＦＴ ９８のスレッショルド電圧である。補償サイクル（たとえば図９の３０１）は、最
初の３サイクルＸ３１、Ｘ３２、およびＸ３３を含む。１番目の動作サイクルＸ３１の間
に、ノードＡ３が補償電圧ＶＤＤ‐ＶＯＬＥＤまで充電される。１番目の動作サイクルＸ
３１のタイミングは、不要な放射の効果をコントロールするために小さい。２番目の動作
サイクルＸ３２の間に、ＶＳＳが高い正電圧Ｖ１（たとえば、Ｖ１＝２０Ｖ）まで上昇し
、したがってノードＡ３が高い電圧にブートストラップされ、またノードＣ３もＶ１まで
上昇し、その結果としてＯＬＥＤ ９２をオフにする。３番目の動作サイクルＸ３３の間
に、ノードＡ３の電圧がスイッチＴＦＴ １００および駆動ＴＦＴ ９８を通じて放電さ
れてＶ２＋ＶＴに落ち着くが、それにおいてＶＴは駆動ＴＦＴ ９８のスレッショルド電
圧であり、Ｖ２は、たとえば１６ボルトである。ＶＳＳは、電流レギュレーション・サイ
クルの前にゼロになり、ノードＡ３はＶＴになる。プログラミング電圧ＶＰＧが、４番目
の動作サイクルＸ３４の間にブートストラップによって生成済みのＶＴに追加される。電
流レギュレーションは、４番目の動作サイクルＸ３４内に生じ、その間にノードＢ３がプ
ログラミング電圧ＶＰＧ（たとえば、ＶＰＧ＝６Ｖ）まで充電される。したがって、ノー
ドＡ３における電圧がＶＰＧ＋ＶＴに変化し、結果としてＶＴとは独立のオーバードライ
ブ電圧をもたらす。５番目のサイクルＸ３５（駆動サイクル）の間のピクセル回路の電流
は、ＶＴのシフトと独立になる。ここでは、ＶＴ生成区間の間のＶＴの蓄積に第１のスト
レージ・キャパシタ９４が使用される。
図１２は、図１０のピクセル回路９０のピクセル電流の安定性を図解している。図１２
において『ΔＶＴ』は、駆動ＴＦＴ（たとえば、図１０の９８）のスレッショルド電圧に
おけるシフトを表し、『ｌｐｉｘｅｌ内誤差（％）』は、ΔＶＴによって引き起こされる
ピクセル電流内の変化を表す。図１２に示されているとおり、図１０のピクセル回路９０
は、駆動ＴＦＴのＶＴ内における２Ｖのシフトの後でさえ、高度に安定した電流を提供す
る。
図１３は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路の別
の例を図解している。図１３のピクセル回路１１０は、図１０のピクセル回路９０に類似
であるが、２つのスイッチＴＦＴを含む。ピクセル回路１１０は、ＯＬＥＤ １１２、ス
トレージ・キャパシタ１１４および１１６、駆動ＴＦＴ １１８、およびスイッチＴＦＴ
１２０および１２２を含む。駆動ＴＦＴ １１８、スイッチＴＦＴ １２０、および第
１のストレージ・キャパシタ１１４は、ノードＡ４において接続される。スイッチＴＦＴ
１２２および第１および第２のストレージ・キャパシタ１１４および１１６は、ノード
Ｂ４において接続される。ＯＬＥＤ １１２のカソード、駆動ＴＦＴ １１８、およびス
イッチＴＦＴ １２０は、ノードＣ４において接続される。第２のストレージ・キャパシ
タ１１６および駆動ＴＦＴ １１８は、コントロール可能な電圧源ＶＳＳに接続される。
図１４は、ピクセル回路１１０に適用されるタイミング・スケジュールの例を図解して
いる。図１５において、『Ｘ４１』、『Ｘ４２』、『Ｘ４３』、『Ｘ４４』、および『Ｘ
４４』は、動作サイクルを表す。Ｘ４１、Ｘ４２、およびＸ４３は、補償サイクル（たと
えば図９の３０１）に対応し、Ｘ４４は、図９の『Ｐ』に対応し、Ｘ４５は図９の『Ｄ』
に対応する。
図１３および１４を参照すると、ピクセル回路１１０は、生成済みＶＴに対するプログ
ラミング電圧の追加にブートストラップ効果を採用している。補償サイクル（たとえば図
９の３０１）は、最初の３サイクルＸ４１、Ｘ４２、およびＸ４３を含む。１番目の動作
サイクルＸ４１の間に、ノードＡ４が補償電圧ＶＤＤ‐ＶＯＬＥＤまで充電される。１番
目の動作サイクルＸ４１のタイミングは、不要な放射の効果をコントロールするために小
さい。２番目の動作サイクルＸ４２の間に、ＶＳＳが高い正電圧Ｖ１（たとえば、Ｖ１＝
２０Ｖ）まで上昇し、したがってノードＡ４が高い電圧にブートストラップされ、またノ
ードＣ４もＶ１まで上昇し、その結果としてＯＬＥＤ １１２をオフにする。３番目の動
作サイクルＸ４３の間に、ノードＡ４の電圧がスイッチＴＦＴ １２０および駆動ＴＦＴ
１１８を通じて放電されてＶ２＋ＶＴに落ち着くが、それにおいてＶＴは駆動ＴＦＴ
１１８のスレッショルド電圧であり、Ｖ２は、たとえば１６ボルトである。ＶＳＳは、電
流レギュレーション・サイクルの前にゼロになり、ノードＡ４はＶＴになる。プログラミ
ング電圧ＶＰＧが、４番目の動作サイクルＸ４４の間にブートストラップによって生成済
みのＶＴに追加される。電流レギュレーションは、４番目の動作サイクルＸ４４内に生じ
、その間にノードＢ４がプログラミング電圧ＶＰＧ（たとえば、ＶＰＧ＝６Ｖ）まで充電
される。したがって、ノードＡ４における電圧がＶＰＧ＋ＶＴに変化し、結果としてＶＴ
とは独立のオーバードライブ電圧をもたらす。５番目のサイクルＸ４５（駆動サイクル）
の間のピクセル回路の電流は、ＶＴのシフトと独立になる。ここでは、ＶＴ生成区間の間
のＶＴの蓄積に第１のストレージ・キャパシタ１１４が使用される。
図１５は、図１０のピクセル回路のためのＡＭＯＬＥＤディスプレイ構造の例を図解し
ている。図１５において、ＧＳＥＬ［ａ］（ａ＝１，．．．，ｋ）は図１０のＳＥＬ２に
対応し、ＳＥＬ１［ｂ］（ｂ＝１，．．．，ｍ）は図１０のＳＥＬ１に対応し、ＧＶＳＳ
［ｃ］（ｃ＝１，．．．，ｋ）図１０のＶＳＳに対応し、ＶＤＡＴＡ［ｄ］（ｄ＝１，．
．．，ｎ）は図１０のＶＤＡＴＡに対応する。図１５のＡＭＯＬＥＤディスプレイ２００
は、行および列で配列された複数のピクセル回路９０、ＧＳＥＬ［ａ］、ＳＥＬ１［ｂ］
、およびＧＶＳＳ［ｃ］をコントロールするためのアドレス・ドライバ２０４、およびＶ
ＤＡＴＡ［ｓ］をコントロールするためのデータ・ドライバ２０６を含む。ピクセル回路
９０の行は、前述のとおりにセグメント化される。図１５には、例としてセグメント［１
］およびセグメント［ｋ］が示されている。
図１０および１５を参照すると、１つのセグメント内の行のＳＥＬ２およびＶＳＳ信号
が互いに接続されてＧＳＥＬおよびＧＶＳＳ信号を形成している。
図１６は、図１４のピクセル回路のためのＡＭＯＬＥＤディスプレイ構造の例を図解し
ている。図１７において、ＧＳＥＬ［ａ］（ａ＝１，．．．，ｋ）は図１４のＳＥＬ２に
対応し、ＳＥＬ１［ｂ］（ｂ＝１，．．．，ｍ）は図１４のＳＥＬ１に対応し、ＧＶＳＳ
［ｃ］（ｃ＝１，．．．，ｋ）図１４のＶＳＳに対応し、ＶＤＡＴＡ［ｄ］（ｄ＝１，．
．．，ｎ）は図１４のＶＤＡＴＡに対応する。図１６のＡＭＯＬＥＤディスプレイ２１０
は、行および列で配列された複数のピクセル回路１１０、ＧＳＥＬ［ａ］、ＳＥＬ１［ｂ
］、およびＧＶＳＳ［ｃ］をコントロールするためのアドレス・ドライバ２１４、および
ＶＤＡＴＡ［ｓ］をコントロールするためのデータ・ドライバ２１６を含む。ピクセル回
路１１０の行は、前述のとおりにセグメント化される。図１５には、例としてセグメント
［１］およびセグメント［ｋ］が示されている。
図１４および１６を参照すると、１つのセグメント内の行のＳＥＬ２およびＶＳＳ信号
が互いに接続されてＧＳＥＬおよびＧＶＳＳ信号を形成している。
図１５および１６を参照すると、このディスプレイ・アレイは、物理的に隣接する行の
間においてＶＳＳおよびＧＳＥＬ信号を共有することによってその面積を減少させること
ができる。それに加えて、同一セグメント内のＧＶＳＳおよびＧＳＥＬが併合されてセグ
メントＧＶＳＳおよびＧＳＥＬラインが形成される。したがって、コントロール信号が低
減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およ
びより低い実装コストがもたらされる。
図１７は、共有シグナリング・アドレシング・スキームが適用できるピクセル回路のさ
らに別の例を図解している。図１７のピクセル回路は、ＯＬＥＤ １３２、ストレージ・
キャパシタ１３４および１３６、駆動ＴＦＴ １３８、およびスイッチＴＦＴ １４０、
１４２、および１４４を含む。第１の選択ラインＳＥＬが、スイッチＴＦＴ １４２のゲ
ート端子に接続される。第２の選択ラインＧＳＥＬが、スイッチＴＦＴ １４４のゲート
端子に接続される。ＧＣＯＭＰ信号ラインが、スイッチＴＦＴ １４０のゲート端子に接
続される。スイッチＴＦＴ １４０の第１の端子は、ノードＡ５に接続され、スイッチＴ
ＦＴ １４０の第２の端子は、ノードＣ５に接続される。駆動ＴＦＴ １３８の第１の端
子は、ノードＣ５に接続され、駆動ＴＦＴ １３８の第２の端子は、ＯＬＥＤ １３２の
アノードに接続される。スイッチＴＦＴ １４２の第１の端子は、データ・ラインＶＤＡ
ＴＡに接続され、スイッチＴＦＴ １４２の第２の端子は、ノードＢ５に接続される。ス
イッチＴＦＴ １４４の第１の端子は、電圧源ＶＤＤに接続され、スイッチＴＦＴ １４
４の第２の端子は、ノードＣ５に接続される。第１のストレージ・キャパシタ１３４の第
１の端子は、ノードＡ５に接続され、第１のストレージ・キャパシタ１３４の第２の端子
は、ノードＢ５に接続される。第２のストレージ・キャパシタ１３６の第１の端子は、ノ
ードＢ５に接続され、第２のストレージ・キャパシタ１３６の第２の端子は、ＶＤＤに接
続される。
図１８は、ピクセル回路１３０に適用されるタイミング・スケジュールの例を図解して
いる。図１８において、動作サイクルＸ５１、Ｘ５２、Ｘ５３、およびＸ５４は、生成フ
レーム・サイクル（たとえば図９の３０２）を形成し、２番目の動作サイクルＸ５３およ
びＸ５４は、後補償フレーム・サイクル（たとえば図９の３０４）を形成する。Ｘ５３お
よびＸ５４は、通常の動作サイクルであるが、残りは補償サイクルである。
図１７および１８を参照すると、ピクセル回路１３０は、生成済みＶＴに対するプログ
ラミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動
ＴＦＴ １３８のスレッショルド電圧である。補償サイクル（たとえば図９の３０１）は
、最初の２サイクルＸ５１およびＸ５２を含む。１番目の動作サイクルＸ５１の間に、ノ
ードＡ５が補償電圧まで充電され、ノードＢ５が、スイッチＴＦＴ １４２およびＶＤＡ
ＴＡを介してＶＲＥＦまで充電される。１番目の動作サイクルＸ５１のタイミングは、不
要な放射の効果をコントロールするために小さい。２番目の動作サイクルＸ５２の間にＧ
ＳＥＬがゼロになり、したがってスイッチＴＦＴ １４４をオフにする。ノードＡ５の電
圧はスイッチＴＦＴ １４０および駆動ＴＦＴ １３８を介して放電されてＶＯＬＥＤ＋
ＶＴに落ち着くが、それにおいてＶＯＬＥＤはＯＬＥＤ １３２の電圧であり、ＶＴは駆
動ＴＦＴ １３８のスレッショルド電圧である。プログラミング・サイクルの間、すなわ
ち３番目の動作サイクルＸ５３の間に、ノードＢ５がＶＰ＋ＶＲＥＦまで充電されるが、
それにおいてＶＰはプログラミング電圧である。したがって、駆動ＴＦＴ １３８のゲー
ト電圧がＶＯＬＥＤ＋ＶＴ＋ＶＰになる。ここでは、補償区間の間のＶＴ＋ＶＯＬＥＤの
蓄積に第１のストレージ・キャパシタ１３４が使用される。
図１９は、図１７のピクセル回路１３０のためのＡＭＯＬＥＤディスプレイ・アレイ構
造の例を図解している。図１９においてＧＳＥＬ［ａ］（ａ＝１，．．．，ｋ）は、図１
７のＧＳＥＬに対応し、ＳＥＬ［ｂ］（ｂ＝１，．．．，ｍ）は、図１７のＳＥＬ１に対
応し、ＧＣＭＰ［ｃ］（ｃ＝１，．．．，ｋ）は、図１７のＧＣＯＭＰに対応し、ＶＤＡ
ＴＡ［ｄ］（ｄ＝１，．．．，ｎ）は、図１７のＶＤＡＴＡに対応する。図１９のＡＭＯ
ＬＥＤディスプレイ２２０は、行および列で配列された複数のピクセル回路１３０、ＳＥ
Ｌ［ａ］、ＧＳＥＬ［ｂ］、およびＧＣＯＭＰ［ｃ］をコントロールするためのアドレス
・ドライバ２２４、およびＶＤＡＴＡ［ｃ］をコントロールするためのデータ・ドライバ
２２６を含む。ピクセル回路１３０の行は、前述のとおりにセグメント化される（たとえ
ば、セグメント［１］およびセグメント［ｋ］）。
図１７および１９に示されているとおり、１つのセグメント内の行のＧＳＥＬおよびＧ
ＣＯＭＰ信号が互いに接続されてＧＳＥＬおよびＧＣＯＭＰラインを形成している。ＧＳ
ＥＬおよびＧＣＯＭＰ信号は、そのセグメント内において共有される。それに加えて、同
一セグメント内のＧＶＳＳおよびＧＳＥＬが併合されてセグメントＧＶＳＳおよびＧＳＥ
Ｌラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆
動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもた
らされる。
図２０は、共有アドレシング・スキームが適用できるピクセル回路のさらに別の例を図
解している。図２０のピクセル回路１５０は、図１７のピクセル回路１３０に類似である
。ピクセル回路１５０は、ＯＬＥＤ １５２、ストレージ・キャパシタ１５４および１５
６、駆動ＴＦＴ １５８、およびスイッチＴＦＴ １６０、１６２、および１６４を含む
。スイッチＴＦＴ １６４のゲート端子は、ＧＳＥＬではなくコントロール可能な電圧源
ＶＤＤに接続される。駆動ＴＦＴ １５８、スイッチＴＦＴ １６２、および第１のスト
レージ・キャパシタ１５４は、ノードＡ６に接続される。スイッチＴＦＴ １６２および
第１および第２のストレージ・キャパシタ１５４および１５６は、ノードＢ６に接続され
る。駆動ＴＦＴ １５８およびスイッチＴＦＴ １６０および１６４は、ノードＣ６に接
続される。
図２１は、ピクセル回路１５０に適用されるタイミング・スケジュールの例を図解して
いる。図２１において、動作サイクルＸ６１、Ｘ６２、Ｘ６３、およびＸ６４は、生成フ
レーム・サイクル（たとえば図９の３０２）を形成し、２番目の動作サイクルＸ６３およ
びＸ６４は、後補償フレーム・サイクル（たとえば図９の３０４）を形成する。
図２０および２１を参照すると、ピクセル回路１５０は、生成済みＶＴに対するプログ
ラミング電圧の追加にブートストラップ効果を採用しており、それにおいてＶＴは、駆動
ＴＦＴ １５８のスレッショルド電圧である。補償サイクル（たとえば図９の３０１）は
、最初の２サイクルＸ６１およびＸ６２を含む。１番目の動作サイクルＸ６１の間に、ノ
ードＡ６が補償電圧まで充電され、ノードＢ６が、スイッチＴＦＴ １６２およびＶＤＡ
ＴＡを介してＶＲＥＦまで充電される。１番目の動作サイクルｘ６１のタイミングは、不
要な放射の効果をコントロールするために小さい。２番目の動作サイクルｘ６２の間にＶ
ＤＤがゼロになり、したがってスイッチＴＦＴ １６４をオフにする。ノードＡ６の電圧
はスイッチＴＦＴ １６０および駆動ＴＦＴ １５８を介して放電されてＶＯＬＥＤ＋Ｖ
Ｔに落ち着くが、それにおいてＶＯＬＥＤはＯＬＥＤ １５２の電圧であり、ＶＴは駆動
ＴＦＴ １５８のスレッショルド電圧である。プログラミング・サイクルの間、すなわち
３番目の動作サイクルｘ６３の間に、ノードＢ６がＶＰ＋ＶＲＥＦまで充電されるが、そ
れにおいてＶＰはプログラミング電圧である。駆動ＴＦＴ １５８のゲート電圧がＶＯＬ
ＥＤ＋ＶＴ＋ＶＰとなることが明らかにされた。ここでは、補償区間の間のＶＴ＋ＶＯＬ
ＥＤの蓄積に第１のストレージ・キャパシタ１５４が使用される。
図２２は、図２０のピクセル回路１５０のためのＡＭＯＬＥＤディスプレイ・アレイ構
造の例を図解している。図２２においてＳＥＬ［ａ］（ａ＝１，．．．，ｍ）は、図２２
のＳＥＬに対応し、ＧＣＭＰ［ｂ］（ｂ＝１，．．．，Ｋ）は、図２２のＧＣＯＭＰに対
応し、ＧＶＤＤ［ｃ］（ｃ＝１，．．．，ｋ）は、図２２のＶＤＤに対応し、ＶＤＡＴＡ
［ｄ］（ｄ＝１，．．．，ｎ）は、図２２のＶＤＡＴＡに対応する。図２２のＡＭＯＬＥ
Ｄディスプレイ２３０は、行および列で配列された複数のピクセル回路１５０、ＳＥＬ［
ａ］、ＧＣＯＭＰ［ｂ］、およびＧＶＤＤ［ｃ］をコントロールするためのアドレス・ド
ライバ２３４、およびＶＤＡＴＡ［ｃ］をコントロールするためのデータ・ドライバ２３
６を含む。ピクセル回路２３０の行は、前述のとおりにセグメント化される（たとえば、
セグメント［１］およびセグメント［ｋ］）。
図２０および２２を参照すると、１つのセグメント内の行のＶＤＤおよびＧＣＯＭＰ信
号が互いに接続されてＧＶＤＤおよびＧＣＯＭＰラインを形成している。ＧＶＤＤおよび
ＧＣＯＭＰ信号は、そのセグメント内において共有される。それに加えて、同一セグメン
ト内のＧＶＤＤおよびＧＣＯＭＰが併合されてセグメントＧＶＤＤおよびＧＣＯＭＰライ
ンが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動する
ブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされ
る。
本発明の実施態様によれば、動作サイクルがセグメント内で共有され、駆動ＴＦＴの正
確なスレッショルド電圧が生成される。これは電力消費および信号を低減し、結果として
より低い実装コストをもたらす。
セグメント内の１つの行の動作サイクルは、そのセグメント内の別の行の動作サイクル
とオーバーラップされる。したがって、高い表示速度を、ディスプレイのサイズとは無関
係に維持できる。
生成されるＶＴの精度は、ＶＴ生成サイクルに割り付けられる時間に依存する。生成さ
れるＶＴは、ストレージ・キャパシタンスおよび駆動ＴＦＴのパラメータの関数であり、
その結果として特殊な不整合が、駆動トランジスタの所定のスレッショルド電圧のための
ストレージ・キャパシタ内の不整合の中で関連付けされる影響を生成されるＶＴに及ぼす
。ＶＴ生成サイクルの時間の増加は、生成されるＶＴに対するその特殊な不整合の効果を
低減する。本発明の実施態様によれば、フレーム・レートに影響を与えること、または行
数を低減することのいずれも伴わずにＶＴに割り当てられるタイミングの拡張が可能であ
り、したがって不完全な補償および空間的不整合の効果を、パネルのサイズとは無関係に
低減することができる。
ＶＴ生成時間が増加されて、駆動ＴＦＴのゲート‐ソース端子間にわたるそのスレッシ
ョルド電圧ＶＴの高精度リカバリを可能にする。その結果としてパネル全体の一様性が向
上する。それに加えて、アドレシング・スキームのためのピクセル回路は、ピクセルの老
化に従って、予測可能な、より高い電流を提供することが可能であり、それによりＯＬＥ
Ｄの輝度の低下を補償する。
本発明の実施態様によれば、アドレシング・スキームが、バックプレーンの安定性を改
善し、またＯＬＥＤの輝度の低下も補償する。電力消費および実装コストにおけるオーバ
ーヘッドは、既存の補償駆動スキームと比較して９０％超低減される。
共有アドレシング・スキームが低い電力消費を保証することから、モバイル応用等の低
電力応用に向いている。モバイル応用は、限定ではないが携帯情報端末（ＰＤＡ）、携帯
電話等とすることができる。
すべての引例は、参照によってこれに援用される。
以上、１または複数の実施態様に関連して本発明を説明してきた。しかしながら、当業
者には明らかであろうが、請求項内に定義されている本発明の範囲から逸脱することなし
に多くの変形および修正を行うことが可能である。
１０ ＡＭＯＬＥＤディスプレイ、１２ ピクセル回路、１４ アドレス・ドライバ、
１６ データ・ドライバ、５０ ピクセル回路、５２ ＯＬＥＤ、５４ ストレージ・キ
ャパシタ、５６ 駆動ＴＦＴ；トランジスタ、５８ スイッチＴＦＴ；トランジスタ；ス
イッチ・トランジスタ、６０ スイッチＴＦＴ；トランジスタ；スイッチ・トランジスタ
、７０ ピクセル回路、７２ ＯＬＥＤ、７４ ストレージ・キャパシタ、７６ ストレ
ージ・キャパシタ、７８ 駆動ＴＦＴ、８０ スイッチＴＦＴ、８２ スイッチＴＦＴ、
８４ スイッチＴＦＴ、９０ ピクセル回路、９２ ＯＬＥＤ、９４ ストレージ・キャ
パシタ、９６ ストレージ・キャパシタ、９８ 駆動ＴＦＴ、１００ スイッチＴＦＴ、
１０２ スイッチＴＦＴ、１０４ スイッチＴＦＴ、１１０ ピクセル回路、１１２ Ｏ
ＬＥＤ、１１４ ストレージ・キャパシタ、１１６ ストレージ・キャパシタ、１１８
駆動ＴＦＴ、１２０ スイッチＴＦＴ、１２２ スイッチＴＦＴ、１３０ ピクセル回路
、１３２ ＯＬＥＤ、１３４ ストレージ・キャパシタ、１３６ ストレージ・キャパシ
タ、１３８ 駆動ＴＦＴ、１４０ スイッチＴＦＴ、１４２ スイッチＴＦＴ、１４４
スイッチＴＦＴ、１５０ ピクセル回路、１５２ ＯＬＥＤ、１５４ ストレージ・キャ
パシタ、１５６ ストレージ・キャパシタ、１５８ 駆動ＴＦＴ、１６０ スイッチＴＦ
Ｔ、１６２ スイッチＴＦＴ、１６４ スイッチＴＦＴ、２００ ＡＭＯＬＥＤディスプ
レイ、２０４ アドレス・ドライバ、２０６ データ・ドライバ、２１０ ＡＭＯＬＥＤ
ディスプレイ、２１４ アドレス・ドライバ、２１６ データ・ドライバ、２２０ ＡＭ
ＯＬＥＤディスプレイ、２２４ アドレス・ドライバ、２２６ データ・ドライバ、２３
０ ＡＭＯＬＥＤディスプレイ、２３４ アドレス・ドライバ、２３６ データ・ドライ
バ、３００ 補償区間、３０２ 生成フレーム・サイクル、３０４ 後補償フレーム・サ
イクル。

Claims (21)

  1. ディスプレイ・システムであって、
    行および列で配列された複数のピクセル回路を含むピクセル・アレイであって、前記ピ
    クセル回路が発光デバイス、キャパシタ、スイッチ・トランジスタ、および前記発光デバ
    イスを駆動するための駆動トランジスタを有するとともに、前記ピクセル回路が、プログ
    ラミングのためのパス、および前記駆動トランジスタのスレッショルドを生成するための
    第２のパスを含む、ピクセルアレイと、
    前記ピクセル・アレイに前記プログラミングのためのデータを提供するための第１のド
    ライバと、
    １つまたは複数の駆動トランジスタのための前記スレッショルドの生成をコントロール
    するための第２のドライバと、
    を含み、
    前記第１のドライバおよび前記第２のドライバは、前記ピクセル・アレイを駆動して前
    記プログラミングおよび生成動作を独立に実行するディスプレイ・システム。
  2. 前記ピクセル回路が複数のセグメントに分割され、前記第１のドライバおよび前記第２
    のドライバは、前記ピクセル・アレイを駆動し、１つのセグメントに対して前記プログラ
    ミング動作を、別のセグメントに対して前記生成動作を実行する、請求項１に記載のディ
    スプレイ・システム。
  3. 各セグメントが複数の行を含み、前記セグメント内の各行のための前記生成動作が順次
    連続的に実行される、請求項２に記載のディスプレイ・システム。
  4. 前記ピクセル回路が複数のセグメントに分割され、各セグメントが複数の行を含み、前
    記セグメント内の各行のための前記生成動作が連続的に実行される、請求項１に記載のデ
    ィスプレイ・システム。
  5. 前記スイッチ・トランジスタが第１のスイッチ・トランジスタおよび第２のスイッチ・
    トランジスタを含み、前記第１のスイッチ・トランジスタのゲート端子が第１の選択ライ
    ンに接続され、前記第２のスイッチ・トランジスタのゲート端子が第２の選択ラインに接
    続され、前記第１および第２の選択ラインが前記第２のドライバによって駆動され、前記
    第２のスイッチ・トランジスタの第１の端子が前記駆動トランジスタのゲート端子に接続
    され、前記第１のスイッチ・トランジスタの第１の端子がデータ・ラインに接続され、か
    つ前記第１のスイッチ・トランジスタの第２の端子が前記駆動トランジスタのゲートに接
    続され、前記データ・ラインが前記第１のドライバによって駆動され、前記キャパシタが
    前記駆動トランジスタのゲートおよび前記発光デバイスに接続される、請求項１に記載の
    ディスプレイ・システム。
  6. 前記キャパシタが第１のキャパシタおよび第２のキャパシタを含み、前記スイッチ・ト
    ランジスタが第１のスイッチ・トランジスタ、第２のスイッチ・トランジスタ、および第
    ３のスイッチ・トランジスタを含み、前記第１および第２のスイッチ・トランジスタのゲ
    ート端子が第１の選択ラインに接続され、前記第３のスイッチ・トランジスタのゲート端
    子が第２の選択ラインに接続され、前記第１および第２の選択ラインが前記第２のドライ
    バによって駆動され、前記第３のスイッチ・トランジスタの第１の端子が前記第１のドラ
    イバによって駆動されるデータ・ラインに接続され、かつ前記第３のスイッチ・トランジ
    スタの第２の端子が前記第１および第２のキャパシタに接続され、前記第２のスイッチ・
    トランジスタの第１の端子が前記第１およびキャパシタに接続され、前記第１のスイッチ
    ・トランジスタの第１の端子が前記駆動トランジスタおよび前記発光デバイスに接続され
    、かつ前記第１のスイッチ・トランジスタの第２の端子が前記駆動トランジスタのゲート
    に接続され、前記第１および第２のキャパシタが直列に前記駆動トランジスタのゲートに
    接続される、請求項１に記載のディスプレイ・システム。
  7. ディスプレイ・システムを駆動する方法であって、
    前記ディスプレイ・システムが、
    行および列で配列された複数のピクセル回路を含むピクセル・アレイであって、前記ピ
    クセル回路が発光デバイス、キャパシタ、スイッチ・トランジスタ、および前記発光デバ
    イスを駆動するための駆動トランジスタを有するとともに、前記ピクセル回路が、プログ
    ラミングのためのパス、および前記駆動トランジスタのスレッショルドを生成するための
    第２のパスを含む、ピクセルアレイと、
    を含み、
    前記方法が、
    １つまたは複数の駆動トランジスタのための前記駆動トランジスタの前記スレッショル
    ドの生成をコントロールするステップ、
    前記コントロールするステップとは独立に、前記ピクセル・アレイにプログラミングの
    ためのデータを提供するステップ、
    を包含する方法。
  8. 前記ピクセル回路が複数のセグメントに分割され、各セグメントが複数の行を含み、前
    記コントロールするステップが、前記セグメント内の各行のための前記生成動作を連続的
    に実行する、請求項７に記載の方法。
  9. ディスプレイ・システムであって、
    行および列で配列された複数のピクセル回路を含むピクセル・アレイであって、前記ピ
    クセル回路が発光デバイス、キャパシタ、スイッチ・トランジスタ、および前記発光デバ
    イスを駆動するための駆動トランジスタを有する、ピクセルアレイと、
    前記ピクセル・アレイにプログラミングのためのデータを提供するための第１のドライ
    バと、
    行内の各ピクセル回路の老化ファクタを生成し、対応するピクセル回路内にストアする
    ための第２のドライバであって、複数のフレームのための前記行内の前記ピクセル回路の
    プログラミングおよび駆動がストアされた老化ファクタに基づく、第２のドライバと、
    を含み、
    前記ピクセル・アレイが複数のセグメントに分割され、前記老化ファクタを生成するた
    めの前記第２のドライバによって駆動される信号ラインのうちの少なくとも１つがセグメ
    ント内において共有される、ディスプレイ・システム。
  10. 前記セグメント内の行のプログラミングのシーケンスが、前記第１および第２のドライ
    バのコントロールの下に変更可能である、請求項９に記載のディスプレイ・システム。
  11. 表示のために各セグメントに補償区間が割り当てられ、前記補償区間は、補償サイクル
    、前記老化ファクタを生成するための生成フレーム・サイクル、および前記生成フレーム
    ・サイクル内で生成された前記老化ファクタに基づいて通常動作のための後補償フレーム
    ・サイクルを含み、前記後補償フレーム・サイクルが、前記補償区間内のフレーム数をＬ
    で表すとき、（Ｌ‐１）サイクルを有する、請求項１０に記載のディスプレイ・システム
    。
  12. 前記キャパシタが第１のキャパシタおよび第２のキャパシタを含み、前記スイッチ・ト
    ランジスタが第１のスイッチ・トランジスタ、第２のスイッチ・トランジスタ、および第
    ３のスイッチ・トランジスタを含み、前記第１および第２のスイッチ・トランジスタのゲ
    ート端子が第１の選択ラインに接続され、前記第３のスイッチ・トランジスタのゲート端
    子が第２の選択ラインに接続され、前記第１および第２の選択ラインが前記第２のドライ
    バによって駆動され、前記第３のスイッチ・トランジスタの第１の端子が前記第１のドラ
    イバによって駆動されるデータ・ラインに接続され、かつ前記第３のスイッチ・トランジ
    スタの第２の端子が前記第１および第２のキャパシタに接続され、前記第２のスイッチ・
    トランジスタの第１の端子が第１および第２のキャパシタに接続され、かつ前記第２のス
    イッチ・トランジスタの第２の端子が前記第２のドライバによって駆動されるコントロー
    ル可能な電圧ラインに接続され、前記第１のスイッチ・トランジスタの第１の端子が前記
    駆動トランジスタの第１の端子および前記発光デバイスに接続され、かつ前記第１のスイ
    ッチ・トランジスタの第２の端子が前記駆動トランジスタのゲートに接続され、前記第１
    および第２のキャパシタが直列に前記駆動トランジスタのゲートおよびコントロール可能
    な電圧ラインに接続され、前記駆動トランジスタの前記第２の端子が前記コントロール可
    能な電圧ラインに接続され、前記選択ラインおよび前記コントロール可能な電圧ラインの
    うちの少なくとも１つが前記セグメントによって共有される、請求項９に記載のディスプ
    レイ・システム。
  13. 前記キャパシタが第１のキャパシタおよび第２のキャパシタを含み、前記スイッチ・ト
    ランジスタが第１のスイッチ・トランジスタおよび第２のスイッチ・トランジスタを含み
    、前記第１のスイッチ・トランジスタのゲート端子が第１の選択ラインに接続され、前記
    第２のスイッチ・トランジスタのゲート端子が第２の選択ラインに接続され、前記第１お
    よび第２の選択ラインが前記第２のドライバによって駆動され、前記第２のスイッチ・ト
    ランジスタの前記第１の端子が前記第１のドライバによって駆動されるデータ・ラインに
    接続され、かつ前記第２のスイッチ・トランジスタの第２の端子が前記第１および第２の
    キャパシタに接続され、前記第１のスイッチ・トランジスタの第１の端子が前記駆動トラ
    ンジスタの第１の端子および前記発光デバイスに接続され、かつ前記第１のスイッチ・ト
    ランジスタの第２の端子が前記駆動トランジスタのゲートに接続され、前記第１および第
    ２のキャパシタが前記駆動トランジスタの前記ゲートおよび前記第２のドライバによって
    駆動されるコントロール可能な電圧ラインに直列に接続され、前記駆動トランジスタの第
    ２の端子が前記コントロール可能な電圧ラインに接続され、前記選択ラインおよび前記コ
    ントロール可能な電圧ラインのうちの少なくとも１つが前記セグメントによって共有され
    る、請求項９に記載のディスプレイ・システム。
  14. 前記キャパシタが第１のキャパシタおよび第２のキャパシタを含み、前記スイッチ・ト
    ランジスタが第１のスイッチ・トランジスタ、第２のスイッチ・トランジスタ、および第
    ３のスイッチ・トランジスタを含み、前記第１のスイッチ・トランジスタのゲート端子が
    信号ラインに接続され、前記第２のスイッチ・トランジスタのゲート端子が第１の選択ラ
    インに接続され、前記第３のスイッチ・トランジスタのゲート端子が第２の選択ラインに
    接続され、前記第１および第２の選択ラインおよび前記信号ラインが前記第２のドライバ
    によって駆動され、前記第１のトランジスタの前記第１の端子が前記第１のキャパシタに
    接続され、かつ前記第１のスイッチ・トランジスタの前記第２の端子が前記駆動トランジ
    スタの第１の端子に接続され、前記第２のスイッチ・トランジスタの前記第１の端子が前
    記第１のドライバによって駆動されるデータ・ラインに接続され、かつ前記第２のスイッ
    チ・トランジスタの前記第２の端子が前記第１および第２のキャパシタに接続され、前記
    第３のスイッチ・トランジスタの第１の端子が前記駆動トランジスタの前記第１の端子に
    接続され、前記第１および第２のキャパシタが前記駆動トランジスタのゲートに直列に接
    続され、前記選択ラインおよび前記信号ラインのうちの少なくとも１つが前記セグメント
    によって共有される、請求項９に記載のディスプレイ・システム。
  15. 前記電圧ラインが前記第２のドライバによってコントロール可能であり、前記第２の選
    択ラインが前記コントロール可能な電圧ラインであり、前記信号ラインおよび前記コント
    ロール可能な電圧ラインのうちの少なくとも１つが前記セグメントによって共有される、
    請求項１３に記載のディスプレイ・システム。
  16. 行および列で配列された複数のピクセル回路を含むピクセル・アレイを包含するディス
    プレイ・システムを駆動する方法であって、
    前記ピクセル回路が、発光デバイス、キャパシタ、スイッチ・トランジスタ、および前
    記発光デバイスを駆動するための駆動トランジスタを有し、前記ピクセル・アレイが複数
    のセグメントに分割され、
    前記方法が、
    各行について、セグメント信号を使用して各ピクセル回路の老化ファクタを生成し、前
    記老化ファクタを対応するピクセル回路内にストアするステップ、および前記セグメント
    信号が各セグメントによって共有されること、および
    前記ストアされた老化ファクタに基づいて複数のフレームについて前記行内の前記ピク
    セル回路をプログラムし、駆動するステップ、
    を包含する方法。
  17. さらに、前記セグメント内の行のプログラミングのシーケンスを変更するステップを包
    含する、請求項１６に記載の方法。
  18. 表示について各セグメントに対して補償区間が割り当てられ、前記補償区間が補償サイ
    クル、前記老化ファクタを生成するための生成フレーム・サイクル、および前記生成フレ
    ーム・サイクル内で生成された前記老化ファクタを使用する通常動作のための後補償フレ
    ーム・サイクルを含み、前記後補償フレーム・サイクルが、前記補償区間内のフレーム数
    をＬで表すとき、（Ｌ‐１）サイクルを有する、請求項１７に記載の方法。
  19. 前記トランジスタのうちの少なくとも１つが、アモルファス・シリコン、ナノ／マイク
    ロ結晶質シリコン、ポリ・シリコン、有機トランジスタを含む有機半導体、ＭＯＳＦＥＴ
    を含むＮＭＯＳ／ＰＭＯＳテクノロジまたはＣＭＯＳテクノロジ、ｐ型材料、またはｎ型
    材料を使用して製造される、請求項１または９に記載のディスプレイ・システム。
  20. 発光デバイスのためのピクセル・ドライバであって、
    請求項５、６、１２、１３、１４、および１５のうちのいずれか１つによって定義され
    るキャパシタ、スイッチ・トランジスタ、および駆動トランジスタを包含するピクセル・
    ドライバ。
  21. 前記トランジスタのうちの少なくとも１つが、アモルファス・シリコン、ナノ／マイク
    ロ結晶質シリコン、ポリ・シリコン、有機トランジスタを含む有機半導体、ＭＯＳＦＥＴ
    を含むＮＭＯＳ／ＰＭＯＳテクノロジまたはＣＭＯＳテクノロジ、ｐ型材料、またはｎ型
    材料を使用して製造される、請求項２０に記載のピクセル・ドライバ。
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