JP4282919B2 - レジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体チップにおける不揮発性の記憶素子、特にMRAM(Magnetic Random Access
Memory)に使用されるMTJ(Magnetic Tunnel Junction)素子を使用したレジスタに関する。
【0002】
【従来の技術】
レジスタブロック20はデータを一時記憶するための回路ブロックである。レジスタブロック20は、図4に示すように、NAND回路40a,40bを組み合わせたフリップフロップ(Flip-Flop)で構成される。入力線S及びRに入力される信号の組み合わせで「0」か「1」のデータを記憶する。
【0003】
レジスタブロック20は、入力線Sに「ハイ(High)」の信号を入力し、入力線Rに「ロー(Low)」の信号を入力すると、Q2が「ハイ」になりQ1が「ロー」になる。入力線Rに「ハイ(High)」の信号を入力し、入力線Sに「ロー(Low)」の信号を入力すると、Q1が「ハイ」になりQ2が「ロー」になる。レジスタに書き込むデータによって、入力線S及びRの信号のレベルを決定する。また、入力線S及びRに同時に「ハイ」の信号を入力することによって、レジスタブロック20に入力されたデータが保持される。一般的に入力線S及びRに同時に「ロー」の信号を入力すると、レジスタブロック20の状態が予想不能となるため、入力線S及びRに同時に「ロー」の信号を入力することは行われない。
【0004】
従来、ロジック・チップ(logic chip)の中に組み込まれるラッチ回路やレジスタは、コンデンサなどの揮発性の記憶素子にデータ記憶するため、電源を切るとデータを失ってしまう。従って、不揮発性の記憶素子を使用することは、システムアプリケーションの多くにとって非常に有用な機能であるだけでなく、システムの機能を強化する要素のひとつでもある。
【0005】
フラッシュメモリのような不揮発性の半導体メモリチップもあるが、不揮発性記憶機能を内蔵したロジック・チップの設計や開発は行われてこなかった。その理由は、フラッシュメモリのような不揮発性の記憶素子を内蔵することは、従来の半導体のロジック・チップより構造が複雑になる。既存の半導体チップの製造工程では、フラッシュメモリのような不揮発性の記憶素子を内蔵することは不可能であるためである。従って、既存のコンピュータシステムおよびアプリケーションのロジック・チップでは、このような不揮発性のデータ記憶機能を有していない。
【0006】
【発明が解決しようとする課題】
本発明の目的は、不揮発性のデータ記憶機能を備えるレジスタを提供することにある。
【0007】
【課題を解決するための手段】
本発明のレジスタの要旨は、データの記憶されたレジスタブロックと、前記レジスタブロックから出力されたデータを一時記憶するデータ書き込みブロックと、前記データ書き込みブロックに記憶されたデータを読み出すデータ復元ブロックと、を含み、ロジック・チップに組み込まれるレジスタにおいて、前記データ書き込みブロックが、不揮発性の記憶素子である2個のMTJ素子または2個のGMR素子と、複数のスイッチと、前記スイッチがオンすることによって形成され、前記2個のMTJ素子または2個のGMR素子に真と偽のデータを書き込むための電流を流す電気経路と、データを書き込むための信号を送信するためのデータ書き込み線と、前記レジスタブロックから出力されたデータおよびデータ書き込み線の信号がそれぞれ入力される2つの論理回路と、を含み、前記2つの論理回路の出力およびデータ書き込み線の信号が入力される前記スイッチが異なり、該論理回路の出力によってオンとなる該スイッチが異なり、前記データ復元ブロックにおいて、前記2個のMTJ素子または2個のGMR素子の抵抗部分が直列接続され、該抵抗部分同士の接続点がスイッチを介してアースに接続されており、該直列接続の両端に接続された電流ミラー回路を含み、前記不揮発性の記憶素子がロジック・チップに含められる。
【0008】
データの記憶方法は、レジスタブロックから出力されたデータに従って、2個の論理回路の内、いずれか一方の論理回路からハイの信号を出力するステップと、ハイの信号が出力された論理回路に接続された2個のスイッチをオンにするステップと、2個の記憶素子にデータを書き込むステップと、を含む。
【0009】
データの読み出し方法は、電流ミラー回路を作動させるステップと、電流ミラー回路を作動させるステップによって発生した差動信号を増幅するステップと、増幅された差動信号を保持するステップと、を含む。
【0010】
【発明の実施の形態】
本発明のレジスタの実施の形態について図面を用いて説明する。
【0011】
図1に示すように本発明のレジスタ10は、従来のレジスタブロック20に加えて、レジスタブロック20のデータを一時記憶するデータ書き込みブロック12と、データ書き込みブロック12に記憶されたデータを復元するデータ復元ブロック14とを有する。図1では1ビットのレジスタ機能または1ビットのラッチ機能を示すレジスタ10であるが、一般的なマルチビットのレジスタは、ビット毎に同じ上記の各ブロックを持つことになる。
【0012】
データ書き込みブロック12は不揮発性の記憶素子であるMTJ(Magnetic Tunnel Junction)素子16a,16bを有する。MTJ素子16a,16bはMRAM(Magnetic Random Access Memory)のメモリセルに使用される記憶素子である。
【0013】
一般的なMTJ素子16aは、図2に示すように、強磁性体の層である自由層(Free layer)26、トンネルバリアー(Tunneling barrier)28及び強磁性体の層である固定層(Pinned layer)30が重ね合わさった構造である。固定層30の磁化の方向は一定であり、自由層26の磁化の方向は外部からの磁界の方向によって変えることが可能になっている。固定層30の磁化の方向と自由層26の磁化の方向との組み合わせによって、記憶されるデータが「0」であるか「1」であるかを区別する仕組みになっている。例えば、固定層30と自由層26の磁化の方向が同一であればMTJ素子の抵抗が小さく、「0」のデータであり、反対方向であればMTJ素子の抵抗が高く、「1」のデータである。
【0014】
データ書き込みブロック12は、レジスタブロック20から出力されるデータが入力されるAND回路22bと、そのデータの値を反転するためのNOT回路24aと、NOT回路24aの出力が入力されるAND回路22aと、が含まれる。NOT回路24aとAND回路22aを1個の論理回路とすると、その1個の論理回路とAND回路22bとで2個の論理回路が含まれることになる。更に、AND回路22a,22bには、データ書き込み線(Data Write:DW)の信号が入力される。データ書き込み線に「ロー(Low)」の信号を入力する限り、AND回路22a,22bの出力はローに固定される。
【0015】
2個のMTJ素子16aと16bはスイッチT5を介して接続されている。2個のMTJ素子16aと16bのそれぞれの固定層の磁化の方向は、互いに反対方向を向くように構成されている。例えば、図中の矢印で示すように、スイッチT5を介して互いに向き合う方向になっている。
【0016】
MTJ素子16a、16bにはスイッチT1,T2,T3,T4が接続されている。上記のスイッチT5と合わせて、データ書き込みブロック12の電気経路を形成するのに使用される。例えば、スイッチT1,T3及びT5がオンになると、スイッチT1からMTJ素子16a,スイッチT5,MTJ素子16b及びスイッチT3が直列に接続されて電気経路が形成される。また、スイッチT2,T4及びT5がオンになると、スイッチT2からMTJ素子16b,スイッチT5,MTJ素子16a及びスイッチT4が直列に接続されて電気経路が形成される。図1において、スイッチT5を左から右に電流が流れれば、MTJ素子16aは固定層と自由層の磁化の方向が同方向となり「0」のデータが書き込まれ、MTJ素子16bは固定層と自由層の磁化の方向が反対方向となり「1」のデータが書き込まれる。また、逆にスイッチT5を右から左に電流が流れれば、MTJ素子16bは固定層と自由層の磁化の方向が同方向となり「0」のデータが書き込まれ、MTJ素子16aは固定層と自由層の磁化の方向が反対方向となり「1」のデータが書き込まれる。いずれの場合もMTJ素子16a,16bにはTrue(真)とComplement(偽)のデータが書き込まれる。
【0017】
AND回路22aの出力が「ハイ」になると、スイッチT1及びT3がオンになる。AND回路22bの出力が「ハイ」になると、スイッチT2及びT4がオンになる。スイッチT5は、データ書き込み線に「ハイ」の信号を入力することによってオンになる。
【0018】
データ復元ブロック14は、MTJ素子16c、16dを含む。MTJ素子16c、16dは図2に示すように、MTJ素子の抵抗部分であり、MTJ素子16aまたは16bとMTJ素子16cまたは16dは一体構造である。
【0019】
データ復元線(Data Restore:DRS)の信号が入力されるスイッチT8と、NOT回路24bと、NOT回路24bの出力が入力されるスイッチT7が設けられている。データ復元線に「ロー」の信号が入力されることによって、スイッチT7とT8はオンになる。また、スイッチT7及びT8がオンになったことによって自動的にオンになるスイッチT6,T9,T10が含まれる。図中のスイッチT9及びT10部分は電流ミラー回路である。データ復元ブロック14の全てのスイッチがオンになると、MTJ素子16c及び16d対のノード上に差動信号(ノードMLとノードMRの信号レベルの差)が現れる。差動信号の値によって「0」か「1」が判断される。ノードML及びMRに接続されたアンプ・ラッチ回路(AMP & Latch)18は、差動信号を増幅し、保持するための回路である。差動信号によって決定されるデータを保持するためにCMOSFET(Complementary MOSFET)が使用される。データを保持するための回路構成は図3のようになっており、2個のCMOSFET32a,32bでデータが保持される仕組みになっている。
【0020】
データ書き込みブロック12及びデータ復元ブロック14に使用されるスイッチT1,T2,T3,T4,T5,T6,T7はn型MOSFETを使用する。スイッチT8,T9,T10は、p型MOSFETを使用する。
【0021】
レジスタブロック20へのデータの入力はレジスタ入出力(Register I/Os)線より行われる。データ書き込み線やデータ復元線に信号が入力されることによって、データ書き込みブロック12やデータ復元ブロック14が動作する。
【0022】
レジスタ10の作用について説明する。レジスタ10の回路操作中は、データ書き込み線とデータ復元線にそれぞれ「ロー(Low)」と「ハイ(High)」の信号を送信することで、データ書き込みブロック12とデータ復元ブロック14の回路動作がオフになる。この状態で、レジスタ10はレジスタ入出力線を通じて、データ書き込みブロック12及びデータ復元ブロック14を起動せずに信号の送受信を行う。その信号は、レジスタ10を動作させる際にタイミングを取るクロック信号を含む。レジスタブロック20に記憶されたデータはいつも図中のRO上に現れるが、DWが「ロー」に固定されると、AND回路22a,22bによって、図中のDLとDRはいずれも「ロー」に固定され、スイッチT1,T2,T3,T4はオフになる。
【0023】
データを書き込むためにDWに「ハイ」の信号を送信し、スイッチT5をオンにする。同時に、DLとDRのいずれかが、書き込まれるデータによって「ハイ」になる。例えば、レジスタブロック20の出力信号が「ハイ」であれば、DRが「ハイ」になる。また、レジスタブロック20の出力信号が「ロー」であれば、DLが「ハイ」になる。
【0024】
図1の矢印は、MTJ素子16a,16bの固定層30の磁化の方向を示す。スイッチT5を介して接続されたMTJ素子16a,16bの固定層30の磁化の方向は、互いに反対の方向を向いている。データ書き込みブロック12は、真(true、「1」)と偽(complement、「0」)のデータをMTJ素子16a,16b対に書き込む。例えば、DLが「ハイ」の場合、スイッチT1,T3及びT5がオンになる。従って、電流はスイッチT1から左のMTJ素子16a,スイッチT5,右のMTJ素子16b,更にスイッチT3に流れる。電流による磁界の方向は、左のMTJ素子16aが固定層30の磁化の方向に対して同方向であり、右のMTJ素子16bは反対方向である。この場合、左のMTJ素子16aの固定層30と自由層26の磁化の方向は同じになり、右のMTJ素子16bは反対方向になる。レジスタブロック20の出力が「ロー」の場合、左のMTJ素子16aは「0」のデータが書き込まれ、右のMTJ素子16bは「1」のデータが書き込まれる。DRが「ハイ」の場合、スイッチT2,T4,T5がオンになり、上記とは逆の磁化の組み合わせになる。DLを「ハイ」にするかDRを「ハイ」にするかによって、データ書き込みブロック12に記憶されるデータが異なる。上記のようにMTJ素子16a、16b対は簡易にデータを書き換えることができ、更にデータは不揮発性であるので電源を切ってもデータは保存される。
【0025】
従来のMRAMはマトリックス構造のため、書き込みワードラインと自由層の電流で格子のアドレス指定するため、より容易なアドレス指定を切り替えるスイッチを設ける必要がある。しかし、本発明のレジスタの書き込み操作では、記憶素子の構造がMRAMのように書き込みワードラインとビットラインがマトリックス状に構成された構造ではないので、書き込みワードラインを持つ必要はない。
【0026】
MTJ素子を含んだ通常のMRAMでは、メモリアレーが上記のようにマトリックス状に構成され、交叉部にMTJ素子配置しており、縦方向のビットラインと横方向のワードラインとで選ばれた交叉部のMTJ素子のみにデータを書き込むため、ビットラインの他に書き込みワードラインにも電流を流す。しかし、図1のようなMTJ素子16a,16bはスイッチT5を介して対になって接続されており、固定層30の磁化の方向が図1に示すように、互いに反対方向を向いてスイッチT5の方向を向いている。従って、本発明のMTJ素子16a,16bは上記のMRAMのメモリアレーと同じ構造ではないので、縦横の交叉部で書き込む素子を選択する必要はない。また、従来のMRAMにおけるMTJ素子の自由層の磁化方向の反転は、ビットラインに流す電流のみでも可能であるため、本発明のレジスタの記憶素子は、従来のMRAMのMTJ素子の書き込みワードラインを省いた構成である。レジスタは、上記の書き込み操作を通して、電力を消費せずにデータを保存するTrueとComplementのペアを基本構造とするメモリにデータを転送する。
【0027】
動作原理を理解しやすくするため、データ書き込みブロック12にMTJ素子16a,16bの固定層30を示し、データ復元ブロック14にMTJ素子16c,16dの抵抗を表す抵抗部分を示したが、図2に示すように符号16aと16c、または16bと16dはそれぞれ一体の構造である。データ復元ブロック14のMTJ素子16c、16d対は、本発明では電流ミラー回路(スイッチT9及びスイッチT10部分)用の抵抗として使用される。
【0028】
不揮発性データをレジスタ10から読み出すためには、DWの信号は「ロー」のままある。DRSの信号は、最初は「ハイ」でその後「ロー」のレベルに切り替える。「ハイ」から「ロー」に切り替えたことにより、スイッチT7及びT8がオンになる。更に、スイッチT6,T9,T10も動作し、電流ミラー回路(current mirror circuit)が使用可能になり、スイッチT9,T10に同じ値の電流が流れる。
【0029】
差動信号がMTJ素子16c、16d対のノードML,MR上に現れる。そのノードML,MR上に現れた差動信号は、アンプ・ラッチ回路18で増幅され、且つ保持される。言い換えると、ノードMLとMRの電位差によって決定されるデータが、アンプ・ラッチ回路18で増幅され、保持される。ノードMLとノードMRの電位はMTJ素子16c、16dの抵抗値によって決定される。即ち、MTJ素子16a,16bに書き込まれているデータによって決定される。
【0030】
図3の回路でデータの保持が行われる。ノードML'には増幅されたノードMLの電位が現れ、ノードMR'には増幅されたノードMRの電位が現れる。n型MOSFET38a及び38bをオンにすることによって、ノードML'及びノードMR'の電位が、それぞれノードCLとノードCRに現れる。CMOSFETが2個使用されており、ノードCRが「ハイ」であればノードCLは「ロー」が保持される。反対にノードCLが「ハイ」であればノードCRは「ロー」が保持される。
【0031】
レジスタ10にデータを入力するため、DRSの信号でレジスタブロック20がアンプ・ラッチ回路18に保持されたデータを取り込む。上記の工程によって、データ復元操作が完了する。この後、DRSは「ロー」から「ハイ」に戻り、電流ミラー回路がオフになる。
【0032】
以上の一連の工程における各ノードの信号状態やMTJ素子の記憶状態を表1に示す。
【0033】
【表1】
【0034】
MTJ素子は、ロジック・チップに使用される半導体製造工程における金属層の後半段階で実装できる。従って、ロジック回路の設計に加えてトランジスタの設計もまったく別個に必要とするフラッシュメモリのような他の既存の不揮発性記憶素子に対し、このMTJ記憶素子の製造工程はずっと簡単でコストが非常に安い。本発明は、従来のロジック・チップに不揮発性記憶素子を容易に実装できる。
【0035】
不揮発性記憶素子は、ひとつのラッチレジスタからマルチビットレジスタまでさまざまに使用可能である。電力消費なしにデータをレジスタに保存することは、電源を切る前の操作環境に復帰するのに非常に役立つ。ロジック・チップの電気による変更機能付き不揮発性記憶機能は非常に広範囲の用途も持つ。その機能は、論理機能を柔軟に変更することも達成できる。
【0036】
以上、本発明のレジスタ、データの記憶方法及びデータの読み出し方法について説明したが、本発明はこれらに限定されるものではない。例えば、MTJ素子に代えてGMR(Giant Magnetoresistive)素子を使用することも可能である。
【0037】
本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良,修正,変形を加えた態様で実施できるものである。
【0038】
【発明の効果】
本発明によると、ロジック・チップに不揮発性の記憶素子であるMTJ素子を含むように構成されており、簡易に設計及び製造ができ、コスト削減が可能である。また、不揮発性の記憶素子を使用するため、電源を切って電力消費無しにデータを記憶することができる。
【図面の簡単な説明】
【図1】本発明に係るレジスタの構成を示した図である。
【図2】MTJ素子の構造を示す図である。
【図3】CMOSFETを使用したデータを保持する回路の図である。
【図4】一般的なレジスタブロックに使用される回路図である。
【符号の説明】
10:レジスタ
12:データ書き込みブロック
14:データ復元ブロック
16a,16b,16c,16d:MTJ素子
18:アンプ・ラッチ回路(Amp and Latch)
20:レジスタブロック
22a,22b:AND回路
24a,24b:NOT回路
26:自由層
28:トンネルバリアー
30:固定層
32a,32b:CMOSFET
34a,34b:p型MOSFET
36a,36b,38a,38b:n型MOSFET
40a,40b:NAND回路
Claims (4)
- データの記憶されたレジスタブロックと、
前記レジスタブロックから出力されたデータを一時記憶するデータ書き込みブロックと、
前記データ書き込みブロックに記憶されたデータを前記レジスタブロックに読み出すデータ復元ブロックと、
を含み、ロジック・チップに組み込まれるレジスタにおいて、
前記データ書き込みブロックが、
データ書き込み線の信号が活性状態であることを条件として、前記レジスタブロックから出力される真と偽のデータを受けて、相補の信号を出力する2つの論理回路と、
前記データ書き込み線の信号が活性状態であることを条件としてオン状態となる第1のスイッチと、
前記相補の信号の論理状態によってオンまたはオフ状態となる複数のスイッチと、
それぞれの固定層の磁化の方向が互いに逆である第1および第2のMTJ素子またはGMR素子であり、前記第1のスイッチがオン状態であることを条件として、前記相補の信号の論理状態に応じて自由層の磁化の方向が、第1または第2のMTJ素子またはGMR素子のいずれか一方の固定層の磁化の方向と同一となるような電流が流される第1および第2のMTJ素子またはGMR素子と、
からなり、
前記データ復元ブロックが、
直列接続された前記第1および第2のMTJ素子またはGMR素子の抵抗部分と、
データ復元線の信号の活性化に応じて導通状態となり、前記抵抗部分同士の接続点をアースに接続するスイッチと、
前記直列接続の両端と電源間に接続された電流ミラー回路と、
前記直列接続の両端の電位の変化を検出して前記レジスタブロックにデータ復元信号として送出する回路とからなる、前記不揮発性の記憶素子がロジック・チップに含められたレジスタ。 - 前記2つの論理回路が、
前記レジスタブロックから出力されたデータおよび前記データ書き込み線の信号が入力されるAND回路と、
前記レジスタブロックから出力されたデータが入力されるNOT回路、および該NOT回路の出力と前記データ書き込み線の信号とが入力されるAND回路とからなる回路と、
からなる請求項1に記載のレジスタ。 - 前記スイッチがMOSFETである請求項1または2に記載のレジスタ。
- 前記レジスタブロックにデータ復元信号として送出する回路は、前記直列接続した両端に現れる差動信号を増幅し、保持する回路である請求項1乃至3のいずれかに記載のレジスタ。
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