JP2005057217A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 チップレイアウト面積などを増加させることなく、ＥＭＳ耐圧マージンを大幅に向上させることのできる半導体集積回路装置を提供することにある。
【解決手段】 半導体集積回路装置のシステム制御端子には、入力バッファ部１８、抵抗１４と静電容量素子１５とからなるＣＲフィルタ、シュミット回路１６、およびノイズキャンセル回路１０が接続されている。システム制御端子にノイズが伴った信号が入力されると、入力バッファ部１８に設けられたシュミット回路からなる入力バッファによってノイズのピークが低減された後、ＣＲフィルタによって、さらにノイズのピークが下げられる。続いて、シュミット回路１６を通過することによって大幅にノイズが除去される。
【選択図】 図５

Description

本発明は、半導体装置の製造技術に関し、特に、絶縁膜上の半導体薄膜に形成される絶縁ゲート型電界効果トランジスタの製造に適用して有効な技術に関するものである。

近年、電子システムの低電圧化、および高速化などに伴い、それに用いられるシングルチップマイクロコンピュータなどの小型化、低電圧動作などの要求が高まっている。また、シングルチップマイクロコンピュータなどの半導体集積回路装置における低電圧化に伴って、ＥＭＳ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）ノイズと正規の信号との区別が困難になっており、ノイズレベルの向上が求められている。

半導体集積回路装置には、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の他に、リセット信号やスタンバイ信号などの長い周期の制御信号が入力されるシステム制御端子が設けられているものがある。システム制御端子には、半導体集積回路装置の誤動作を防止するために正規の信号とノイズとを判別するためのノイズキャンセル回路が設けられている。

このノイズキャンセル回路は、たとえば、複数のインバータが直列接続されたディレイ回路などから構成されており、入力された信号が、ディレイ回路によりある一定期間遅延された信号よりも長い場合に正規の信号として出力する回路である。

ところが、上記のような半導体集積回路装置におけるノイズキャンセル技術では、次のような問題点があることが本発明者により見い出された。

すなわち、ディレイ回路によるディレイ時間よりも長いノイズがシステム制御端子に入力された際には、正規の信号として出力してしまうことになり、半導体集積回路装置の誤動作を招いてしまう恐れがある。

また、システム制御端子に高電圧のノイズが入力されると、該ノイズが電源電圧間に影響を及ぼしてしまい、半導体集積回路装置の誤動作や半導体素子の破壊などが生じてしまうという問題がある。

この高電圧のノイズの対策としては、たとえば、半導体集積回路装置を実装するプリント実装基板に、バイパスコンデンサなどのノイズ除去部品を設けることによって除去しているが、電子システムの小型化などにより外付け部品を実装するスペースなどの確保が困難となりつつある。

また、半導体集積回路装置の高機能化に伴い、ＥＭＣ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）に関する解析が難しくなり、プリント実装基板側によるノイズ対策が困難になっており、工数の増大や設計の長期化なども無視できなくなっている。

本発明の目的は、チップレイアウト面積などを増加させることなく、ＥＭＳ耐圧マージンを大幅に向上させることのできる半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置は、システム制御端子を有し、該システム制御端子に接続された入力バッファの後段にノイズ除去フィルタを備えたものである。

また、本発明の半導体集積回路装置は、前記ノイズ除去フィルタの後段に、シュミット回路を備えたものである。

さらに、本発明の半導体集積回路装置は、前記シュミット回路が、電源電圧端子、および基準電位端子の近傍に配置されたものである。

また、本発明の半導体集積回路装置は、前記シュミット回路の後段に、複数の遅延素子が直列接続されたノイズキャンセル回路を備えたものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）シュミット回路とノイズ除去手段により、半導体チップのレイアウトサイズを大幅に増加させることなく、システム制御端子に入力される外来ノイズを大幅に小さくすることができる。

（２）シュミット回路を電源端子の近傍に配置することにより、電源配線に乗るノイズを最小限に抑えることができる。

（３）上記（１）、（２）により、半導体集積回路装置を用いて電子システムを構成することにより、該電子システムの実装基板側でのノイズ対策が不要となり、設計開発期間の短縮、外付け部品数の低減、および実装基板面積の削減などを実現することが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態）
図１は、本発明の一実施の形態による半導体集積回路装置のチップレイアウト図、図２は、図１の半導体集積回路装置に設けられたシステム制御端子に接続されるノイズ除去回路の回路図、図３は、図２のノイズ除去回路に設けられたノイズキャンセル回路の構成を示す回路図、図４は、図２のノイズ除去回路における回路配置の説明図、図５は、図２のノイズ除去回路における半導体チップのレイアウト図、図６〜図９は、図２のノイズ除去回路によるノイズ低減の説明図である。

本実施の形態において、半導体集積回路装置１は、たとえば、自動車や家庭用電化製品などに用いられるシングルチップマイクロコンピュータである。半導体集積回路装置１は、図１に示すように、半導体チップ２の４つの周辺部に複数のチップ電極３がそれぞれ設けられている。

チップ電極３は、ボンディングワイヤなどを介して外部端子に接続される。外部端子は、たとえば、Ｉ／Ｏ端子、クロック端子、電源端子、およびシステム制御端子などが設けられている。

Ｉ／Ｏ端子は、各種信号の入出力端子であり、クロック端子は、水晶発振器などが接続される端子である。電源端子は、電源電圧が接続される電源電圧端子ＶＣＣや基準電位が接続されるグランド端子（基準電位端子）ＧＮＤなどからなる。

システム制御端子は、割り込み要求端子ＩＲＱ０〜ＩＲＱ２、ノンマスカラブル割り込み要求端子ＮＭＩＮ、動作モード制御端子ＭＤ１，ＭＤ０、リセット端子ＲＥＳＮ、およびスタンバイ端子ＳＴＢＹＮなどの複数の端子からなり、これらシステム制御端子には、ノイズ除去回路１３（図２）が接続されている。

割り込み要求端子ＩＲＱ０〜ＩＲＱ２は、マスク可能な割り込み要求端子であり、ノンマスカラブル割り込み要求端子ＮＭＩＮは、マスク不可能な割り込み要求端子である。動作モード制御端子ＭＤ１，ＭＤ０は、半導体集積回路装置１の動作モードを設定する端子である。

リセット端子ＲＥＳＮは、すべての機能をリセット状態にする端子である。スタンバイ端子ＳＴＢＹＮは、半導体集積回路装置１のすべての機能が停止するスタンバイモードを設定する端子である。

ここで、電源端子、およびシステム制御端子の配置について説明する。

半導体チップ２の左側上方から４つ目にレイアウトされているチップ電極３がリセット端子ＲＥＳＮであり、該リセット端子ＲＥＳＮの下方には、ノンマスカラブル割り込み要求端子ＮＭＩＮが位置している。

ノンマスカラブル割り込み要求端子ＮＭＩＮの２つ下のチップ電極３がスタンバイ端子ＳＴＢＹＮであり、該スタンバイ端子ＳＴＢＹＮの４つ下に動作モード制御端子ＭＤ１，ＭＤ０がそれぞれ位置している。

また、半導体チップ２の下方のチップ電極３において、左から２つ目、および右から２つ目には電源電圧端子ＶＣＣが位置しており、左から２つ目の電源電圧端子ＶＣＣの右側にはグランド端子ＧＮＤが設けられている。

さらに、半導体チップ２の上方のチップ電極３において、右から９つ目が割り込み要求端子ＩＲＱ２であり、該割り込み要求端子ＩＲＱ２の左側には、割り込み要求端子ＩＲＱ１が位置している。そして、割り込み要求端子ＩＲＱ１の左側には割り込み要求端子ＩＲＱ０が設けられている。

これらチップ電極３の内側には、データなどの入出力回路からなるＩ／Ｏ領域４がそれぞれ設けられている。上方のＩ／Ｏ領域４における左下方にはＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）５が設けられており、該ＲＡＭ５の右側にはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６が設けられている。半導体チップ２の中央部にはＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算装置）７が設けられており、該ＣＰＵ７の右側には、割り込みコントローラ８が設けられている。

ＲＯＭ６は、不揮発性メモリからなり、制御プログラムなどが格納されている。ＲＡＭ５は、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などの揮発性メモリからなり、ＲＯＭ６に格納された制御プログラム、ＣＰＵ７の演算結果、および外部入力されるデータなどが一時的に格納され、該ＣＰＵ７のワークエリアとして用いられる。

ＣＰＵ７は、ＲＯＭ６に格納されている制御プログラムに基づいて所定の処理を行い、半導体集積回路装置１のすべての制御を司る。割り込みコントローラ８は、システム制御端子を介して入力される割り込み信号から、割り込み要因の優先順位を判定し、ＣＰＵ７への割り込み要求を制御する。

ＣＰＵ７の左側には、システムコントローラ９が設けられており、該システムコントローラ９の下方にはノイズキャンセル回路１０が設けられている。ノイズキャンセル回路１０の下方には、クロックパルス発生器１１が設けられている。

システムコントローラ９は、リセット信号、スタンバイ信号、モード信号などのシステム制御端子を介して入力された制御信号に基づいて、システム動作の制御を司る。ノイズキャンセル回路１０は、システム制御端子を介して入力された制御信号のノイズをキャンセルする。クロックパルス発生器１１は、ある周波数のクロック信号を生成し、動作クロックとしてシステムクロックを供給する。

また、ＣＰＵ７の下方には、周辺回路１２が設けられている。周辺回路１２は、たとえば、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）コントローラ、タイマ、シリアルインタフェース、ならびにパラレルインタフェースなどからなる。

ＤＭＡコントローラは、ＤＭＡ処理を行うための制御回路である。タイマは、タイマクロックなどのカウントアップを行い、タイマカウンタ信号を出力する。シリアルインタフェースは、シリアル信号を送受信するためにインタフェースであり、パラレルインタフェースは、パラレル信号を送受信するためのインタフェースである。

図２は、各システム制御端子にそれぞれ接続されたノイズ除去回路１３の構成を示す説明図である。

ノイズ除去回路１３は、抵抗（ノイズ除去フィルタ）１４、静電容量素子（ノイズ除去フィルタ）１５、シュミット回路１６、および図１に示したノイズキャンセル回路１０から構成されている。抵抗１４の一方の接続部には、入力バッファ部１８を介してシステム端子が接続されている。

入力バッファ部１８は、Ｉ／Ｏ領域４に設けられており、入力バッファ１８ａとインバータ１８ｂとから構成されている。この入力バッファ１８ａはシュミット回路から構成されており、シュミットレベルにより入力された信号のＨｉレベル／Ｌｏレベルの判定を行う。

抵抗１４の他方の接続部には、静電容量素子１５の一方の接続部、ならびにシュミット回路１６の入力部が接続されている。静電容量素子１５の他方の接続部には、基準電位（ＧＮＤ）が接続されており、該静電容量素子１５と抵抗１４とによってＣＲフィルタが構成されている。

このＣＲフィルタによって、システム制御端子を介して入力された高電圧のノイズを除去する。このように、シュミット回路からなる入力バッファ１８ａの後段にＣＲフィルタを接続することによって、チップサイズに影響しない程度のＣＲ値での対策が可能となっている。

シュミット回路１６では、ＣＲフィルタが除去しきれないノイズをシュミットレベルで判定し、該ノイズを除去する。シュミット回路１６の出力部には、ノイズキャンセル回路１０の入力部が接続されている。

ノイズキャンセル回路１０の出力部には、割り込みコントローラ８（またはシステムコントローラ９）が接続されている。ノイズキャンセル回路１０は、図３に示すように、遅延回路１９、否定的論理積回路２０、およびインバータ２１から構成されている。

遅延回路１９の入力部、および否定的論理積回路２０の他方の入力部には、シュミット回路１６の出力部がそれぞれ接続されており、該シュミット回路１６から出力された制御信号が入力される。

遅延回路１９の出力部には、否定的論理積回路２０の一方の入力部が接続されており、該否定的論理積回路２０の出力部には、インバータ２１の入力部が接続されている。そして、インバータ２１の出力部がノイズキャンセル回路１０の出力部となる。

また、遅延回路１９は、ＣＭＯＳインバータ（遅延素子）などの製造ばらつきの少ない遅延部１９ａからなり、該遅延部１９ａが複数個直列接続された構成からなる。遅延部１９ａは、システム制御端子に入力される制御信号毎に接続数が増減されており、該制御信号毎の入力タイミング時間に最適な遅延時間となるようにそれぞれ調整されている。

図４は、ノイズ除去回路１３における回路配置の説明図である。

システム制御端子は、電源端子から遠距離に配置されているものがあるが、図示するように、ノイズ除去回路１３におけるシュミット回路１６は、該電源端子である電源電圧端子ＶＣＣ、およびグランド端子ＧＮＤにできる限り近づけて配置する。

システム制御端子から入力される外来ノイズは、電源電圧ラインの配線インピーダンスＩｐ１と基準電位ラインの配線インピーダンスＩｐ２との影響で、電源電圧ライン、および基準電位ラインにノイズを乗せてしまう可能性があるが、前述のようにシュミット回路１６を電源電圧端子ＶＣＣ、およびグランド端子ＧＮＤにできる限り近づけて配置することにより、ノイズの影響を受けることなく該シュミット回路１６を安定して動作させることが可能となる。

図５は、半導体チップ２にレイアウトされたノイズ除去回路１３におけるチップレイアウト図である。なお、図５においては、一例としてモード制御端子ＭＤ０におけるノイズ除去回路１３のレイアウト例を示している。

モード制御端子ＭＤ０が接続されるチップ電極３ａには、出力バッファＢｏｕｔと入力バッファ部１８とがそれぞれ接続されている。Ｉ／Ｏ領域４は、出力バッファ領域と入力バッファ領域とからなり、該出力バッファ領域はチップ電極３に隣接している。出力バッファ領域のチップ内側には、入力バッファ領域が形成されている。

また、ＣＲフィルタを構成する抵抗１４、および静電容量素子１５は、ＣＰＵ７、ＲＯＭ６などで構成される内部回路領域外辺、つまりＩ／Ｏ領域４近傍にそれぞれ形成されている。ただし、半導体集積回路装置１の内部動作電源電圧が外部電源電圧よりも低い場合には、ＣＲフィルタをＩ／Ｏ領域４内にレイアウトすることにより、ノイズによる悪影響を少なくすることができる。

このＣＲフィルタに接続されるシュミット回路１６は、図４において述べたように電源電圧端子ＶＣＣ、およびグランド端子ＧＮＤに接続されるチップ電極３におけるＩ／Ｏ領域４の近傍に設けられる。

この場合、電源電圧端子ＶＣＣ、およびグランド端子ＧＮＤに位置するチップ電極３はＩ／Ｏ端子であるので、電源電圧端子ＶＣＣ、およびグランド端子ＧＮＤに最も近いチップ電極３ｂのＩ／Ｏ領域４にシュミット回路１６が形成される。

Ｉ／Ｏ領域４は、前述したように出力バッファ領域と入力バッファ領域とからなり、出力バッファ領域には、チップ電極３ｂに接続される出力バッファＢ１が形成されており、入力バッファ領域には、チップ電極３ｂに接続される入力バッファＢ２が形成されている。

シュミット回路１６は、チップ電極３ｂにおける入力バッファ領域に、出力バッファＢ２とともに形成される。そして、シュミット回路１６は、内部回路領域に形成されたノイズキャンセル回路１０に接続され、該ノイズキャンセル回路１０が割り込みコントローラ８に接続される。

この図５では、モード制御端子ＭＤ０が接続されるノイズ除去回路１３のレイアウト例について示したが、他のシステム制御端子に接続されるノイズ除去回路１３のシュミット回路も同様に、チップ電極３ｂにおける入力バッファ領域、つまりできる限り電源電圧端子ＶＣＣおよびグランド端子ＧＮＤ近傍に配置することにより、前述したとおり、電源電圧ライン、および基準電位ラインに乗ってしまうノイズを避け、該シュミット回路１６を安定して動作させることが可能となる。

次に、本実施の形態におけるノイズ除去回路１３の作用について説明する。

図６〜図９は、抵抗１４と静電容量素子１５とからなるＣＲフィルタ、およびシュミット回路１６におけるノイズ低減効果を示したタイミングチャートである。なお、図６〜図９におけるＶＴ＋は、プラス側のシュミットレベルを示すものであり、ＶＴ−は、マイナス側のシュミットレベルを示すものである。

まず、あるシステム制御端子に、図６に示す高い電圧レベルのノイズが伴った信号が入力されると、該ノイズは、入力バッファ部１８におけるシュミット回路から構成される入力バッファ１８ａによって、図７に示すように、ノイズのピークが電源電圧／基準電位レベル近傍まで低減される。この時点では、上記信号がシステム端子に供給されるべき正規の信号か否かについては判定がなされておらず、後述するノイズキャンセル回路１０にて判定がなされる。

その後、ノイズがＣＲフィルタによってさらに低減され、該ノイズのピークが下げられる。このＣＲフィルタによって、図８に示すように、すべてのノイズピークがシュミットレベルＶＴ−以上、またはシュミットレベルＶＴ＋以下となる。

続いて、ＣＲフィルタによってノイズが低減された信号は、シュミット回路１６を通過することにより、図９に示すように、大幅にノイズが除去される。

そして、ＣＲフィルタ、およびシュミット回路１６によってノイズが除去されたＨｉレベルの信号はノイズキャンセル回路１０に入力され、正規の信号か否かが判断される。シュミット回路１６から出力された信号は、否定的論理積回路２０の他方の入力部、および遅延回路１９にそれぞれ入力される。

遅延回路１９によってある時間だけ遅延された信号は、否定的論理積回路２０の一方の入力部に入力される。遅延回路１９からＨｉレベルの遅延信号が出力された際に、否定的論理積回路２０の他方の入力部に入力されている信号がＨｉレベルであるならば、該否定的論理積回路２０からは正規の信号であるＬｏレベルの信号が出力される。

このＬｏレベルの信号は、インバータ２１によって反転されて、Ｈｉレベルの制御信号として後段に接続された割り込みコントローラ８（またはシステムコントローラ９）に制御信号として出力される。

遅延回路１９は、前述したように、制御信号毎に設定されている入力タイミング時間に応じてノイズキャンセル時間が最適となるように遅延部１９ａの接続数を増減して遅延時間の調整が行われている。

また、上記説明では、制御信号がＨｉレベルである場合の説明を行ったが、正規の制御信号がＬｏレベルであったとしても遅延回路１９の出力部に接続される回路構成を変更することにより対応が可能となる。

それにより、本実施の形態によれば、シュミット回路１６、およびＣＲフィルタにより、システム制御端子に入力される外来ノイズを大幅に低減することができるので、半導体集積回路装置１の信頼性を向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の一実施の形態による半導体集積回路装置のチップレイアウト図である。 図１の半導体集積回路装置に設けられたシステム制御端子に接続されるノイズ除去回路の回路図である。 図２のノイズ除去回路に設けられたノイズキャンセル回路の構成を示す回路図である。 図２のノイズ除去回路における回路配置の説明図である。 図２のノイズ除去回路における半導体チップのレイアウト図である。 図２のノイズ除去回路によるノイズ低減の説明図である。 図６に続くノイズ除去回路によるノイズ低減の説明図である。 図７に続くノイズ除去回路によるノイズ低減の説明図である。 図８に続くノイズ除去回路によるノイズ低減の説明図である。

符号の説明

１ 半導体集積回路装置
２ 半導体チップ
３，３ａ、３ｂ チップ電極
４ Ｉ／Ｏ領域
５ ＲＡＭ
６ ＲＯＭ
７ ＣＰＵ
８ 割り込みコントローラ
９ システムコントローラ
１０ ノイズキャンセル回路
１１ クロックパルス発生器
１２ 周辺回路
１３ ノイズ除去回路
１４ 抵抗（ノイズ除去フィルタ）
１５ 静電容量素子（ノイズ除去フィルタ）
１６ シュミット回路
１８ 入力バッファ部
１８ａ 入力バッファ
１８ｂ インバータ
１９ 遅延回路
１９ａ 遅延部
２０ 否定的論理積回路
２１ インバータ
Ｂ１ 出力バッファ
Ｂ２ 入力バッファ
Ｂｏｕｔ 出力バッファ
ＶＣＣ 電源電圧端子
ＧＮＤ グランド端子（基準電位端子）
ＩＲＱ０〜ＩＲＱ２ 割り込み要求端子
ＮＭＩＮ ノンマスカラブル割り込み要求端子
ＭＤ１，ＭＤ０ 動作モード制御端子
ＲＥＳＮ リセット端子
ＳＴＢＹＮ スタンバイ端子

Claims (8)

1. システム制御端子を有した半導体集積回路装置であって、前記システム制御端子に接続されたシュミット回路によって構成される入力バッファの後段にノイズ除去フィルタを備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、前記ノイズ除去フィルタは、抵抗と静電容量素子とから構成されたＣＲフィルタであることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、前記ノイズ除去フィルタの後段に、シュミット回路を備えたことを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、前記シュミット回路は、電源電圧端子、および基準電位端子の近傍に配置されていることを特徴とする半導体集積回路装置。
5. 請求項３または４記載の半導体集積回路装置において、前記シュミット回路の後段に、複数の遅延素子が直列接続されたノイズキャンセル回路を備えたことを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、前記ノイズキャンセル回路は、前記システム制御端子に入力される制御信号毎の入力タイミング時間に最適な遅延時間となるように前記システム制御端子毎に前記遅延素子の接続数が調整されていることを特徴とする半導体集積回路装置。
7. 請求項３〜６記載のいずれか１項に記載の半導体集積回路装置において、前記シュミット回路は、Ｉ／Ｏ領域に配置されていることを特徴とする半導体集積回路装置。
8. 請求項１〜７のいずれか１項に記載の半導体集積回路装置において、前記ノイズ除去フィルタは、Ｉ／Ｏ領域に配置されていることを特徴とする半導体集積回路装置。

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