JP4230744B2

JP4230744B2 - 表示装置

Info

Publication number: JP4230744B2
Application number: JP2002268656A
Authority: JP
Inventors: 良朗青木
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 2001-09-29
Filing date: 2002-09-13
Publication date: 2009-02-25
Anticipated expiration: 2022-09-13
Also published as: JP2003173165A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の表示画素が表示画面を構成するように配置される表示装置に関し、特に各表示画素が例えば有機ＥＬ(Electro Luminescence)素子のような自己発光素子を含む表示装置に関する。
【０００２】
【従来の技術】
近年では、有機ＥＬ表示装置が軽量、薄型、高輝度という特徴を持つことから携帯電話のような携帯用情報機器のモニタディスプレイとして注目されている。典型的な有機ＥＬ表示装置は、表示画面を構成するためにマトリクス状に配列される複数の表示画素を備える。この有機ＥＬ表示装置では、複数の走査線がこれら表示画素の行に沿って配置され、複数の信号線がこれら表示画素の列に沿って配置され、複数の画素スイッチがこれら走査線および信号線の交差位置近傍に配置される。各表示画素は自己発光素子である有機ＥＬ素子、一対の電源端子間でこの有機ＥＬ素子に直列に接続される薄膜トランジスタで構成される駆動制御素子、および駆動制御素子の制御電圧を保持する容量素子を有する。各画素スイッチは対応走査線から供給される走査信号に応答して導通し、対応信号線から供給される映像信号を制御電圧として駆動制御素子に印加する。駆動制御素子はこの制御電圧に応じた駆動電流を有機ＥＬ素子に供給する。
【０００３】
有機ＥＬ素子は赤、緑、または青の蛍光性有機化合物を含む薄膜である発光層をカソード電極およびアノード電極間に挟持した構造を有し、発光層に電子および正孔を注入しこれらを再結合させることにより励起子を生成させ、この励起子の失活時に生じる光放出により発光する。アノード電極はＩＴＯ等で構成される透明電極であり、カソード電極はアルミニウム等の金属で構成される反射電極である。この構成により、有機ＥＬ素子は１０Ｖ以下の印加電圧でも１００〜１０００００ｃd／ｍ^２程度の輝度を得ることができる。
【０００４】
ところで、この有機ＥＬ表示装置では、表示ムラが駆動制御素子のスレッショルド電圧Ｖthのバラツキによって生じ易い。従来、このようなスレッショルド電圧Ｖthの影響を回避するため、例えば閾値キャンセル回路が全表示画素に設けられる。各閾値キャンセル回路は信号線駆動回路から映像信号に先だって供給されるリセット信号を用いて駆動制御素子の制御電圧を初期化するように構成される。
【０００５】
【発明が解決しようとする課題】
しかし、上述の信号線駆動回路は各行の表示画素に供給される映像信号を更新する毎に全信号線にリセット信号を供給する必要がある。さらに、有機ＥＬ表示装置の画素数が大型化および高精細化のために増大した場合には、信号線駆動回路が信号線電位を短時間にリセット電位に遷移させることが困難となる。駆動制御素子の制御電圧がこの結果として完全に初期化されないと、これが表示ムラの原因となることがあった。
【０００６】
本発明の目的は、表示ムラを確実に防止できる表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、表示画面を構成する複数の表示画素と、前記複数の表示画素を駆動する映像信号を供給する駆動回路と、前記駆動回路からの映像信号をそれぞれ取り込む複数の画素スイッチと、前記複数の画素スイッチにそれぞれ先行してリセット信号端子からのリセット信号を取り込む複数のリセットスイッチとを備え、前記複数の表示画素の各々は自己発光素子、一対の電源端子間において前記自己発光素子に直列に接続される駆動制御素子、対応画素スイッチによって取り込まれた映像信号を前記駆動制御素子の制御電圧として保持する容量素子、および対応リセットスイッチによって取り込まれたリセット信号を用いて前記駆動制御素子の制御電圧をこの駆動制御素子固有のスレッショルド電圧に等しいレベルに初期化する閾値キャンセル回路を含む表示装置が提供される。
【０００８】
この表示装置では、リセット信号はリセット信号端子からリセットスイッチに供給され、このリセットスイッチにより取り込まれる。リセット信号端子はリセット信号の電位から変化する必要がなく、このリセット信号端子とリセットスイッチとを結ぶ配線についても同様である。このため、リセットスイッチがリセット信号端子およびリセットスイッチ間の配線に寄生する配線容量の影響を受けずに短時間でリセット信号を取り込むことが可能である。すなわち、リセット信号の供給に映像信号用配線を用いた場合に生じる信号遷移時間の不足によって駆動制御素子の制御電圧を完全に初期化できないような状況になりにくい。従って、配線容量が増大した場合でも駆動制御素子のスレッショルド電圧に依存した表示ムラを確実に防止できる。また、リセット信号端子および各リセットスイッチ間の配線パターンには自由度があるため、リセットスイッチ相互の配置に依存した電圧降下の影響を考慮した配線パターンを用いることが可能である。
【０００９】
【発明の実施の形態】
以下、本発明の第１実施形態に係る有機ＥＬ表示装置について添付図面を参照して説明する。
【００１０】
図１はこの有機ＥＬ表示装置の構成を示す。有機ＥＬ表示装置は有機ＥＬパネル１０および有機ＥＬパネル１０を制御するコントローラＣＮＴにより構成される。
【００１１】
有機ＥＬパネル１０は、ガラス板等の光透過性絶縁基板上にマトリクス状に配置される複数の表示画素ＰＸ、これら表示画素ＰＸの行に沿って配置される複数の走査線１１、これら表示画素ＰＸの行に直交する方向に配置される複数の信号線１２、これら走査線１１および信号線１２の交差位置近傍に配置される複数の画素スイッチ１３、複数の走査線１１を順次駆動する制御信号出力回路１４、および複数の信号線１２を駆動する信号線駆動回路１５を備える。また、走査線１１と平行に信号線１２とは独立に配線されるリセット信号用配線ＲＳが配置される。各表示画素ＰＸは自己発光素子である有機ＥＬ素子１６、一対の電源端子ＶＥＬ，ＶＳＳ間でこの有機ＥＬ素子１６に直列に接続され例えばＰチャネル薄膜トランジスタで構成される駆動制御素子１７、および画素スイッチ１３により取込まれた映像信号を駆動制御素子１７の制御電圧として保持する容量素子１８を有する。電源端子ＶＥＬおよびＶＳＳは例えば＋１０Ｖの電位および０Ｖの電位にそれぞれ設定される。
【００１２】
画素スイッチ１３は例えばＮチャネル薄膜トランジスタにより構成され、走査線１１から供給される走査信号により駆動されたときに信号線１２から供給される映像信号Ｖsig(＝０〜４Ｖ)を出力する。駆動制御素子１７は画素スイッチ１３によって取り込まれ制御電圧として印加される映像信号Ｖsigに応じた駆動電流Ｉdを有機ＥＬ素子１６に供給する。有機ＥＬ素子１６は赤、緑、または青の蛍光性有機化合物を含む薄膜である発光層をカソード電極およびアノード電極間に挟持した構造を有し、発光層に電子および正孔を注入しこれらを再結合させることにより励起子を生成させ、この励起子の失活時に生じる光放出により発光する。
【００１３】
コントローラＣＮＴは有機ＥＬパネル１０の外部に配置されるプリント基板上に形成され、制御信号出力回路１４および信号線駆動回路１５を制御する。コントローラＣＮＴは外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生し、これら垂直走査制御信号および水平走査制御信号をそれぞれ制御信号出力回路１４および信号線駆動回路１５に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路１５に供給する。
【００１４】
信号線駆動回路１５は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し複数の信号線１２に並列的に供給する。制御信号出力回路１４は垂直走査制御信号の制御により各フレーム期間において順次複数の走査線１１に走査信号を供給する。すなわち、各走査線は互いに異なる１水平走査期間（１Ｈ）において走査信号により駆動される。各行の画素スイッチ１３は対応走査線１１から供給される走査信号により１水平走査期間のうちの所定期間（映像書込期間）だけ導通し、走査信号が再び１フレーム期間後に供給されるまで非導通となる。１行分の駆動制御素子１７はこれら画素スイッチ１３の導通により複数の信号線１２から供給される映像信号Ｖsigに対応した駆動電流Ｉdを有機ＥＬ素子１６にそれぞれ供給する。この映像信号Ｖsigは映像信号の更新周期である１フレーム期間（１Ｆ）毎に更新される。
【００１５】
図２は表示画素ＰＸの等価回路を示す。各表示画素ＰＸは、有機ＥＬ素子１６、駆動制御素子１７、容量素子１８に加えて閾値キャンセル回路を備える。この閾値キャンセル回路は、駆動制御素子１７のゲート−ソース間に接続されるキャパシタ２０、駆動制御素子１７のドレイン電流を駆動電流Idとして有機ＥＬ素子１６に出力する第1スイッチＳＷ１と、駆動制御素子１７のゲート・ドレイン間の電位差をゼロにリセットする第２スイッチＳＷ２と、リセット信号端子ＲＥＳＥＴからのリセット信号Ｖrst（＝８Ｖ）を取り込むリセットスイッチＳＷ３とから構成される。
【００１６】
これらスイッチＳＷ１〜ＳＷ３は駆動制御素子１７の制御電圧をこの駆動制御素子１７のスレッショルド電圧Ｖthに等しいレベルに初期化するためにリセット制御信号ＲＣ１およびＲＣ２の制御により図３に示す関係でオンオフされる。
【００１７】
これらスイッチＳＷ１〜ＳＷ３について詳しく説明すると、第２スイッチＳＷ２は駆動制御素子１７のゲートおよびドレイン間に接続され、例えばＰチャネル薄膜トランジスタで構成される。第1スイッチＳＷ１は駆動制御素子１７のドレインと有機ＥＬ素子１６との間に接続され、例えばＰチャネル薄膜トランジスタで構成される。リセットスイッチＳＷ３は画素スイッチ１３およびキャパシタ２０間のノードとリセット信号端子ＲＥＳＥＴとの間に接続され、例えばＰチャネル薄膜トランジスタにより構成される。リセットスイッチＳＷ３の薄膜トランジスタは、リセット信号用配線ＲＳに接続されるソースおよび画素スイッチ１３のドレインに接続されるドレインを含む。第1スイッチＳＷ１は制御信号出力回路１４で発生されるリセット制御信号ＲＣ１により制御され、第２スイッチＳＷ２およびリセットスイッチＳＷ３は制御信号出力回路１４で発生されるリセット制御信号ＲＣ２により制御される。
【００１８】
そしてこのような構成により、行毎にリセット信号を各表示画素に供給することが可能となる。
【００１９】
リセット期間は、各水平走査期間の最初に駆動制御素子１７のゲート-ソース間電圧を閾値電圧Ｖthより大きくなるよう設定するもので、画素スイッチ１３がOFFの状態で、第1スイッチＳＷ１，第２スイッチＳＷ２，およびリセットスイッチＳＷ３をオン状態とする。ノードＡの電位はリセットスイッチＳＷ３からのリセット信号Ｖrstにより上昇し、ノードＢおよびＣの電位は第２スイッチＳＷ２を介して流れる放電電流により低下する。
【００２０】
続く閾値Ｖthバラツキキャンセル期間では、画素スイッチ１３がオフ状態を維持した状態で、さらに第1スイッチＳＷ１をオフ状態に設定する。これにより、ノードＢの電位が第２スイッチＳＷ２を介して流れる充電電流により駆動制御素子１７のスレッショルド電圧Ｖthに等しいレベルに上昇する。一方、キャパシタのノードＡ側には、リセット電圧が保持される。
【００２１】
映像信号書込期間では、画素スイッチ１３がオン状態にされ、第１スイッチＳＷ１、第２スイッチＳＷ２およびリセットスイッチＳＷ３がオフ状態にされる。これにより、映像信号ＶsigがリセットスイッチＳＷ３からのリセット信号Ｖrstに代わって画素スイッチ１３から供給されると、ノードＢの電位がスレッショルド電圧Ｖthを映像信号Ｖsigに加えたレベルとなる。
【００２２】
映像信号表示期間では、第１スイッチＳＷ１がオン状態にされ、画素スイッチ１３、第２スイッチＳＷ２およびリセットスイッチＳＷ３がオフ状態にされる。これにより、駆動電流Ｉdが第1スイッチＳＷ１を介して有機ＥＬ素子１６に供給される。駆動電流Ｉdはリセット信号Ｖrstと映像信号Ｖsigとの電位差により決定されることになり、駆動制御素子１７のスレッショルド電圧Ｖthにバラツキがあっても、駆動電流Ｉdの変動を抑制できる。尚、本実施形態においては、駆動制御素子１７の特性補正としてスレッショルド電圧のバラツキ補正を行うものについて説明したが、これに限定されない。また、閾値キャンセル回路の構成も適宜選択できる。
【００２３】
本実施形態の有機ＥＬ表示装置では、複数のリセットスイッチＳＷ３が複数の表示画素ＰＸの行に沿って配置される複数のリセット信号用配線ＲＳを介してリセット信号端子ＲＥＳＥＴに接続される。リセット信号Ｖrstはリセット信号端子ＲＥＳＥＴからリセットスイッチＳＷ３に供給され、このリセットスイッチＳＷ３により取り込まれる。リセット信号Ｖrstが映像信号Ｖsig用配線である信号線１２とは別の専用配線であるリセット信号用配線ＲＳにより供給されるため、リセットスイッチＳＷ３がリセット信号用配線ＲＳに寄生する配線容量の影響を受けずに短時間でリセット信号を取り込むことが可能である。すなわち、リセット信号Ｖrstの供給に映像信号Ｖsigを供給する信号線１２を用いた場合に生じる信号遷移時間の不足によって駆動制御素子１７の制御電圧を完全に初期化できないような状況になりにくく、駆動制御素子１７の特性補正期間を十分に確保することができる。従って、配線容量が増大した場合でも駆動制御素子１７のスレッショルド電圧Ｖthに依存した表示ムラを確実に防止できる。
【００２４】
図４は本発明の第２実施形態に係る有機ＥＬ表示装置の構成を示す。この有機ＥＬ表示装置はリセット信号Ｖrst並びにリセット制御信号ＲＣ１およびＲＣ２用の配線を複数行の表示画素ＰＸについて共通化したことを除いて図１に示す有機ＥＬ表示装置と同様である。このため、同様部分を同一参照符号で表しその説明を省略する。
【００２５】
具体的には、図４に示すようにリセット信号Ｖrst並びにリセット制御信号ＲＣ１およびＲＣ２が奇数および偶数行の表示画素ＰＸ間において走査線１１と平行するようにそれぞれ配置される配線を介して供給される。この場合、リセット信号Ｖrstおよびリセット制御信号ＲＣ１およびＲＣ２を供給するために必要とされる配線領域を低減することができるため、表示装置の大型化および高精細化が容易になる。
【００２６】
図５は本発明の第３実施形態に係る有機ＥＬ表示装置の構成を示す。この有機ＥＬ表示装置はリセット信号用配線ＲＳを簡略化したことを除いて図１に示す有機ＥＬ表示装置と同様である。このため、同様部分を同一参照符号で表しその説明を省略する。
【００２７】
具体的には、図５に示すようにリセットスイッチＳＷ３のソースがリセット信号用配線ＲＳを介して電源配線ＶＥＬに接続され、この配線ＲＳからの電源電圧ＶＥＬをリセット信号Ｖrstとして取込む。この構成は映像信号Ｖsigの最大値が電源電圧ＶＥＬにほぼ等しい必要があるが、リセット信号用配線ＲＳのための配線領域を低減することが可能である。
【００２８】
図６は本発明の第４実施形態に係る有機ＥＬ表示装置の構成を示す。この有機ＥＬ表示装置は、複数のリセット信号用配線ＲＳが図６に示すように各信号線１２に平行に配置されることを除いて図１に示す有機ＥＬ表示装置と同様である。このため、同様部分を同一参照符号で表しその説明を省略する。
【００２９】
具体的には、複数のリセットスイッチＳＷ３が複数の表示画素ＰＸの列方向に平行に配置される複数のリセット信号用配線ＲＳを介してリセット信号端子ＲＥＳＥＴに接続される。このような構成では、補正動作時におけるリセット信号Ｖrstの供給に複数本のリセット信号用配線ＲＳを用いることができ、リセット信号Ｖrstの供給を一リセット配線に集中することなく、その配線数分で分割することができる。そして、リセット信号用配線内での電圧降下の発生を抑制することができ、画面の均一表示が可能となる。詳しく説明すると、これらリセット信号用配線ＲＳによる電圧降下をリセット信号線数分で分割でき、この電圧降下に依存して１行分の表示画素ＰＸ間で発生するクロストークを図１に示す有機ＥＬ表示装置の場合よりも改善して均一な画像を表示画面に表示させることができる。
【００３０】
図７は本発明の第５実施形態に係る有機ＥＬ表示装置の構成を示す。この有機ＥＬ表示装置は、複数のリセット信号用配線ＲＳが図７に示すように格子状に配置されることを除いて図１に示す有機ＥＬ表示装置と同様である。このため、同様部分を同一参照符号で表しその説明を省略する。
【００３１】
具体的には、複数のリセットスイッチＳＷ３が複数の表示画素ＰＸの行および列に沿って配置され交差位置において互いに接続される複数のリセット信号用配線ＲＳを介してリセット信号端子ＲＥＳＥＴに接続される。このような構成では、第４実施形態と同様の効果に加え、リセット信号Ｖrst供給を表示面内に格子状に配置した配線により行うので、電圧降下を最小に抑えることができる。そのため、これらリセット信号用配線ＲＳ間で生じる電圧降下のバラツキが一層低減され、また電圧降下が発生したとしても、クロストークとして視認されるのを抑制でき、さらに均一な画像を表示画面に表示させることができる。
【００３２】
以上説明したように、表示画素への映像信号供給とリセット信号供給をそれぞれ独立した別の配線で行うことにより、例えば大型化による負荷増大、あるいは高精細化による水平走査期間の短縮に際しても、十分な補正期間を確保することが可能となる。また、さらに同時に補正動作を行う複数の表示画素に複数本の配線からリセット信号を供給することで電圧降下を抑制でき、画面の均一表示が可能となる。
【００３３】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００３４】
例えばリセットスイッチＳＷ３はＰチャネル薄膜トランジスタで構成されたが、例えばＮチャネル薄膜トランジスタ、あるいはトランスファゲート等のスイッチ素子に変更し、リセット制御信号ＲＣ２とは逆極性のリセット制御信号によりこのスイッチ素子を制御することもできる。
【００３５】
また、リセット信号用配線ＲＳは各実施形態において２行の表示画素ＰＸ毎に設けられたが３行以上の表示画素ＰＸに対して１本の割合で設けられてもよく、所望の期間発光されるよう適宜設定される。
【００３６】
また、上述の実施形態では、第２スイッチＳＷ２およびリセットスイッチＳＷ３は共通のリセット制御信号ＲＣ２で制御する場合について説明したが、それぞれ別出力のリセット制御信号を用いて制御してもよい。このように制御することにより、さらに動作を安定させ、表示品位を向上させることが可能となる。
【００３７】
また、上述の実施形態では、映像信号のデジタル−アナログ変換をガラス基板上に形成された信号線駆動回路にて行う場合について説明したが、このアナログ変換をガラス基板外部で行い、信号線駆動回路はアナログ映像信号を時分割で対応する信号線に供給するものであってもよい。
【００３８】
さらに、上述の実施形態で有機ＥＬ素子１６が用いられたが、本発明はこれに限定されず自己発光可能な様々な発光素子にも適用できる。
【００３９】
【発明の効果】
本発明によれば、表示ムラを確実に防止できる表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る有機ＥＬ表示装置の構成を示す回路図である。
【図２】図１に示す表示画素の等価回路を示す図である。
【図３】図２に示す表示画素の動作を説明するための図である。
【図４】本発明の第２実施形態に係る有機ＥＬ表示装置の構成を示す回路図である。
【図５】本発明の第３実施形態に係る有機ＥＬ表示装置の構成を示す回路図である。
【図６】本発明の第４実施形態に係る有機ＥＬ表示装置の構成を示す回路図である。
【図７】本発明の第５実施形態に係る有機ＥＬ表示装置の構成を示す回路図である。
【符号の説明】
１３…画素スイッチ
１４…制御信号出力回路
１５…信号線駆動回路
１６…有機ＥＬ素子
１７…駆動制御素子
１８…キャパシタ
ＳＷ１…第１スイッチ
ＳＷ２…第２スイッチ
ＳＷ３…リセットスイッチ
ＣＮＴ…コントローラ
ＰＸ…表示画素
ＲＳ…リセット信号用配線
ＶＥＬ，ＶＳＳ…電源端子
ＲＥＳＥＴ…リセット信号端子

Claims

表示画面を構成する複数の表示画素と、前記複数の表示画素を駆動する映像信号を供給する駆動回路と、前記駆動回路からの映像信号をそれぞれ取り込む複数の画素スイッチと、前記複数の画素スイッチにそれぞれ先行してリセット信号端子からのリセット信号を取り込む複数のリセットスイッチとを備え、前記複数の表示画素の各々は自己発光素子、一対の電源端子間において前記自己発光素子に直列に接続される駆動制御素子、対応画素スイッチによって取り込まれた映像信号を前記駆動制御素子の制御電圧として保持する容量素子、および対応リセットスイッチによって取り込まれたリセット信号を用いて前記駆動制御素子の制御電圧をこの駆動制御素子固有のスレッショルド電圧に等しいレベルに初期化する閾値キャンセル回路を含むことを特徴とする表示装置。
前記リセットスイッチは複数の表示画素に１本の割合で設けられるリセット信号用配線を介して前記リセット信号端子に接続されることを特徴とする請求項１に記載の表示装置。
前記リセットスイッチは前記リセット信号として前記一対の電源端子の一方の電位を受け取るように接続されることを特徴とする請求項１に記載の表示装置。
前記駆動制御素子は駆動用薄膜トランジスタを含み、前記閾値キャンセル回路は前記駆動用薄膜トランジスタのドレインと前記自己発光素子間に接続される第1スイッチ、前記駆動用薄膜トランジスタのドレインと前記駆動用薄膜トランジスタのゲート間に接続される第２スイッチ、および前記リセットスイッチおよび前記駆動用薄膜トランジスタのゲート間に接続されるキャパシタを含むことを特徴とする請求項１に記載の表示装置。
前記リセットスイッチおよび前記第２スイッチは共通な制御信号により制御される薄膜トランジスタであることを特徴とする請求項４に記載の表示装置。
前記第1スイッチは前記リセットスイッチおよび前記第２スイッチの制御信号とは独立な制御信号により制御される薄膜トランジスタであることを特徴とする請求項５に記載の表示装置。
映像信号を供給する複数の信号線と、前記複数の信号線と交差して配置され走査信号を供給する複数の走査線と、各々対応走査線からの走査信号に応答して対応信号線から映像信号を取り込む複数の画素スイッチと、前記複数の画素スイッチにそれぞれ接続され各々表示素子およびこの表示素子を駆動する駆動制御素子を含む複数の表示画素と、前記複数の信号線から独立してリセット信号を供給するリセット信号用配線と、各々前記リセット信号用配線および対応表示画素の駆動制御素子間に配置され前記駆動制御素子への前記リセット信号の供給を制御する複数のリセットスイッチとを備え、前記表示画素は前記表示素子に対応して、前記駆動制御素子の制御電圧を保持する容量素子、前記駆動制御素子の制御電圧をこの駆動制御素子固有のスレッショルド電圧に等しくなるよう設定する閾値キャンセル回路を含むことを特徴とする表示装置。
前記リセット信号用配線は格子状に配置されることを特徴とする請求項７に記載の表示装置。
前記表示素子は自己発光素子であることを特徴とする請求項７に記載の表示装置。
前記閾値キャンセル回路およびリセットスイッチの制御は同一配線を用いてなされることを特徴とする請求項９に記載の表示装置。
基板上に配置される複数の信号線と、前記信号線と交差して配置される複数の走査線と、ゲートが前記走査線、ソースが前記信号線に接続される薄膜トランジスタでなる画素スイッチと、前記画素スイッチのドレインに接続される表示画素と、前記信号線とは別に配線されるリセット信号用配線と、ソースが前記リセット信号用配線、ドレインが前記画素スイッチのドレインに接続される薄膜トランジスタでなるリセットスイッチとを備え、前記表示画素は前記表示素子に対応して、前記駆動制御素子の制御電圧を保持する容量素子、前記駆動制御素子の制御電圧をこの駆動制御素子固有のスレッショルド電圧に等しくなるよう設定する閾値キャンセル回路を含むことを特徴とする表示装置。