JP4526279B2 - 画像表示装置および画像表示方法 - Google Patents

Description

この発明は、画像表示装置および画像表示方法に関し、より特定的には、電流駆動型発光素子を各画素に備え、かつデジタル信号に基づいた階調表示を実行する画像表示装置およびそれにおける画像表示方法に関する。

フラットパネルタイプの画像表示装置として、各画素が電流駆動型発光素子で構成された自発光型の画像表示装置が注目されている。自発光型の画像表示装置は、良好な視認性を有し、また動画表示特性にも優れている。電流駆動型発光素子としては、発光ダイオード（ＬＥＤ）がよく知られている。

このような画像表示装置においては、行列状に配置された複数の画素が、点順次走査や線順次走査によって順次駆動されて、表示電流の供給を受ける。そして、各画素は次に駆動されるまでの間、駆動時に供給された表示電流に応じた輝度を出力する。各画素が受ける表示電流は、階調表示を実現するために通常アナログ電流となる。このアナログ電流を、各発光素子の最大輝度および最小輝度の中間レベルに設定することによって、各画素における階調表示を実行することができる。

したがって、電流駆動型発光素子を備えた画像表示装置においては、各画素での階調的な輝度を示す画像データに応じた表示電流を発生するための電流供給回路が必要である。

画像データが複数ビットのデジタル信号とされる画像表示装置において、階調表示のための表示電流を供給するために、画像データを構成する複数ビットにそれぞれ応答してオン・オフする薄膜トランジスタ（ＴＦＴ）を介して、複数の定電流源を並列に接続することにより、これらの定電流源からの供給電流の選択的な和を発光素子へ供給する構成が知られている（たとえば特許文献１）。

特に、定電流源の出力電流の比を１：２：４：８のように、２の累乗比に従って設定することにより、階調電流を等間隔で段階的に制御することができる。
特開平１１−２１２４９３号公報（第２−３頁，第１図） 特開平７−１３９８２号公報 特開昭６４−１４６３１号公報

しかしながら、このような電流供給回路では、画像データのビット数の増加に伴って、電流供給回路が大型化してしまうという問題点が生じる。代表的には、定電流源の個数が増加して当該電流供給回路の占有面積が増加し、画像表示装置の外見寸法が大きくなってしまう。また、回路規模の大型化は、製造コストの上昇も招いてしまう。

この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、電流駆動型発光素子を各画素に備えた画像表示装置において、デジタル信号に従った階調電流を発生する回路の小型化を図ることである。

本発明に従う画像表示装置は、重み付けされたＮビット（Ｎ：４以上の偶数である整数）のデジタル信号に基づいた階調表示を行なう画像表示装置であって、行列状に配置された複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、デジタル信号に応じた階調電流を供給するための階調電流発生回路とを備え、画素の各々は、供給された電流に応じた輝度を発する電流駆動型発光素子と、電流駆動型発光素子に電流を供給するための画素駆動回路とを含み、画素駆動回路は、走査部によって選択された所定期間に階調電流発生回路から階調電流を伝達され、所定期間に伝達された階調電流に応じた電流を電流駆動型発光素子へ供給し、階調電流発生回路は、デジタル信号を受けて、Ｎビットのうちの偶数ビットである（Ｎ／２）ビットおよび奇数ビットである（Ｎ／２）ビットの一方を選択的に出力するビット選択回路と、ビット選択回路が出力した（Ｎ／２）ビットに応じて階調電流を２^(N/2)段階に制御する電流供給回路とを含み、各画素において、電流駆動型発光素子は、奇数ビットおよび偶数ビットの一方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第１の時間受けた後に、奇数ビットおよび偶数ビットの他方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第２の時間受け、第１および第２の時間の一方は、デジタル信号の重み付けに従って、第１および第２の時間の他方の２倍に設定される。

本発明の他の構成に従う画像表示装置は、重み付けされたＮビット（Ｎ：Ｋ×Ｍで示される４以上の整数，ただし、Ｋ，Ｍは２以上の整数）のデジタル信号に基づいた階調表示を行なう画像表示装置であって、行列状に配置された複数の画素と、複数の画素を所定の方式で周期的に選択するための走査部と、走査部によって選択された少なくとも１つの画素に対して、デジタル信号に応じた階調電流を供給するための階調電流発生回路とを備え、画素の各々は、供給された電流に応じた輝度を発する電流駆動型発光素子と、電流駆動型発光素子に電流を供給するための画素駆動回路とを含み、画素駆動回路は、走査部によって選択された所定期間に階調電流発生回路から階調電流を伝達され、所定期間に伝達された階調電流に応じた電流を電流駆動型発光素子へ供給し、Ｎビットは、デジタル信号の重み付けに従った順でＫビットずつのＭ個のビットグループに分割され、階調電流発生回路は、デジタル信号を受けて、各ビットグループに含まれるＫビットのうちの１ビットずつによって構成されるＫ組のＭビットデータのうちの１つの組を順に出力するビット選択回路と、ビット選択回路が出力したＭビットデータに応じて、階調電流を２^M段階に制御する電流供給回路とを含み、各画素において、電流駆動型発光素子は、Ｋ組のＭビットデータにそれぞれ応じた階調電流に応じた電流の供給を、独立に設けられた第１から第Ｋの時間ずつそれぞれ受け、第１から第Ｋの時間の比は、デジタル信号の重み付けに応じて、２の累乗に従って設定される。

本発明に従う画像表示方法は、各画素が供給された電流に応じた輝度を発する電流駆動型発光素子を備えた画像表示装置における、重み付けされたＮビット（Ｎ：４以上の偶数である整数）のデジタル信号に基づいた階調表示を行なう画像表示方法であって、各画素における１フレーム期間は、第１および第２の期間に分割され、各画素において、電流駆動型発光素子は、第１の期間では、デジタル信号の偶数ビットおよび奇数ビットの一方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第１の時間受けた後に、第２の期間において、偶数ビットおよび奇数ビットの他方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第２の時間受け、第１および第２の期間の各々において、（Ｎ／２）ビットに応じた階調電流の制御方式は共通であり、第１および第２の時間の一方は、デジタル信号の重み付けに従って、第１および第２の時間の他方の２倍に設定される。

本発明に従う他の画像表示方法は、各画素が供給された電流に応じた輝度を発する電流駆動型発光素子を備えた画像表示装置における、重み付けされたＮビット（Ｎ：Ｋ×Ｍで示される４以上の整数，ただし、Ｋ，Ｍは２以上の整数）のデジタル信号に基づいた階調表示を行なう画像表示方法であって、各画素における１フレーム期間は、第１から第Ｋの期間に分割され、Ｎビットは、デジタル信号の重み付けに従った順でＫビットずつのＭ個のビットグループに分割され、各画素において、電流駆動型発光素子は、第１から第Ｋの期間のそれぞれにおいて、各ビットグループに含まれるＫビットのうちの順に選択される１ビットずつから構成されるＭビットに応じた階調電流に応じた電流の供給を、独立に設けられた第１から第Ｋの時間ずつそれぞれ受け、第１から第Ｋの期間の各々において、Ｍビットに応じた階調電流の制御方式は共通であり、第１から第Ｋの時間の比は、デジタル信号の重み付けに応じて、２の累乗に従って設定される。

本発明に従う画像表示装置および画像表示方法では、（Ｎ／２）ビット分の階調電流の設定（２^(N/2)段階）によって、各画素中の電流駆動型発光素子について、１フレーム期間における通過電流の電流・時間積をＮビット分の２^N段階に制御できる。したがって、階調電流発生回路の部品点数を削減して、画像表示装置の小型化および製造コスト削減を図ることができる。

また、１フレーム期間をＫ個（Ｋ：３以上の整数）に分割する場合にも拡張して、総ビット数Ｎ（Ｎ：Ｎ＝Ｍ×Ｋで示される４以上の整数）に対して、（Ｎ／Ｋ）ビット分の階調電流の設定（２^(N/K)段階）によって、各画素での１フレーム期間における電流駆動型発光素子を通過する電流の電流・時間積をＮビット分の２^N段階に制御できる。これにより、階調電流発生回路の部品点数を大幅に削減して、画像表示装置のさらなる小型化および製造コスト削減を図ることができる。

以下において、本発明の実施の形態を図面を参照して詳細に説明する。なお、以下、図中における同一符号は、同一または相当部分を示すものとする。

［実施の形態１］
図１は、本発明に従う画像表示装置において階調電流を発生するための実施の形態１に従う電流供給回路の構成を説明する図である。

図１を参照して、実施の形態１に従う電流供給回路１０は、複数ビットのデジタル信号である画像データＤＩＮに応じた電流（すなわち階調電流）Ｉｄａｔを、データ線ＤＬを介して画素１００へ供給する。

なお、実施の形態１では、電流供給回路の構成を詳細に説明するために、実際には複数個配置される複数の画素１００のうちの階調電流Ｉｄａｔの供給先に選択された１個を代表的に記載する。

以下の説明では、画像データＤＩＮが８ビットのデジタル信号であるものとする。すなわち、各々が“１”または“０”に設定されるデータビットＤ（１）〜Ｄ（８）に応じて、各画素１００の表示輝度は、２⁸＝２５６段階に制御される。

画像データＤＩＮは、データビットＤ（１）が最下位桁（ＬＳＢ）に相当し、データビットＤ（８）が最上位桁（ＭＳＢ）に相当する所定の重み付けが施されている。すなわち、データビットＤ（１）、Ｄ（２）、Ｄ（３）、Ｄ（４）、Ｄ（５）、Ｄ（６）、Ｄ（７）およびＤ（８）にそれぞれ対応するビット重み付け電流は、それぞれ、Ｉ１、Ｉ２、Ｉ４、Ｉ８、Ｉ１６、Ｉ３２、Ｉ６４およびＩ１２８となり、これらのビット重み付け電流の和によって、Ｉ０〜Ｉ２５５の２５６段階の階調電流が表現される。ここで、電流Ｉｋ（ｋ：整数）は、電流Ｉのｋ倍であることを示すものとする。すなわち、Ｉ２５５−Ｉ２５４＝Ｉ２５４−Ｉ２５３＝…＝Ｉ２−Ｉ１＝Ｉ１＝Ｉ、かつＩ０＝０と表現される。

画素１００は、電源電圧Ｖｄｄを供給する電源ノード１２および所定電圧Ｖｓｓ（代表的には接地電圧）を供給する電源ノード１３の間に電気的に接続された電流駆動型発光素子１１０と、電流駆動型発光素子１１０に表示電流を供給するための画素駆動回路１２０とを含む。電流駆動型発光素子１１０としては、ＥＬ（Electro Luminescence）素子や、発光ダイオード（ＬＥＤ）が用いられる。電流駆動型発光素子１１０は、供給された表示電流に応じた輝度で発光する。

画素駆動回路１２０は、当該画素１００の選択期間において電流供給回路１０から階調電流Ｉｄａｔの供給を受け、選択期間に供給された階調電流Ｉｄａｔに応じた表示電流を電流駆動型発光素子１１０へ供給する。電流駆動型発光素子１１０は、表示電流に応じた輝度で発光する。

データビットＤ（１）〜Ｄ（８）は、隣接する２ビットずつで構成されるビットグループＧＲ（１）〜ＧＲ（４）に分割される。各ビットグループＧＲ（ＧＲ（１）〜ＧＲ（４）を総括的に表記）は、ビット重み付け電流の比が１：２である奇数データビットおよび偶数データビットから構成される。具体的には、ビットグループＧＲ（１）は、奇数データビットＤ（１）および偶数データビットＤ（２）から構成され、ビットグループＧＲ（２）は、奇数データビットＤ（３）および偶数データビットＤ（４）から構成され、ビットグループＧＲ（３）は、奇数データビットＤ（５）および偶数データビットＤ（６）から構成され、ビットグループＧＲ（４）は、奇数データビットＤ（７）および偶数データビットＤ（８）から構成される。

電流供給回路１０は、ビット選択回路４０と、ビットグループＧＲ（１）〜ＧＲ（４）にそれぞれ対応して設けられる、定電流源ＣＳ（１）〜ＣＳ（４）、信号線３１〜３４およびスイッチング素子ＳＷ（１）〜ＳＷ（４）を含む。

ビット選択回路４０は、各ビットグループＧＲごとに設けられたスイッチング素子５１および５２を有する。各ビットグループＧＲにおいて、スイッチング素子５１は、対応の偶数データビットが伝達されるノードと信号線３１〜３４のうちの対応する１本の信号線との間に設けられ、スイッチング素子５２は、対応の奇数データビットが伝達されるノードと当該対応の信号線との間に設けられる。各ビットグループごとに設けられたスイッチング素子５１および５２は、たとえばｎ型ＴＦＴで構成され、制御信号ＳＤに応答して相補的にオン・オフする。

このように、ビット選択回路４０は、制御信号ＳＤに応答して、偶数データビットＤ（２），Ｄ（４），Ｄ（６），Ｄ（８）および奇数のデータビットＤ（１），Ｄ（３），Ｄ（５），Ｄ（７）の一方を選択的に、信号線３１〜３４へ伝達する。

定電流源ＣＳ（１）〜ＣＳ（４）のそれぞれの出力電流Ｉ（１）〜Ｉ（４）は、４の累乗比に従って設定される。具体的には出力電流Ｉ（１）＝Ｉ１、Ｉ（２）＝Ｉ４、Ｉ（３）＝Ｉ１６、かつＩ（４）＝Ｉ６４である。

スイッチング素子ＳＷ（１）〜ＳＷ（４）は、定電流源ＣＳ（１）〜ＣＳ（４）とデータ線ＤＬとの間にそれぞれ設けられ、信号線３１〜３４の電圧にそれぞれ応答してオンまたはオフする。スイッチング素子ＳＷ（１）〜ＳＷ（４）は、代表的には、それぞれのゲートが信号線３１〜３４と接続されるｎ型ＴＦＴによって構成される。

定電流源ＣＳ（１）〜ＣＳ（４）は、スイッチング素子ＳＷ（１）〜ＳＷ（４）を介して、データ線ＤＬに対して並列に接続されるので、電流供給回路１０から供給される階調電流Ｉｄａｔは、定電流源ＣＳ（１）〜ＣＳ（４）からの出力電流Ｉ（１）〜Ｉ（４）の選択的な和によって示される。

実施の形態１に従う電流供給回路１０は、ビットグループＧＲ（１）〜ＧＲ（４）のそれぞれに対応して同様の構成を有するので、図２を用いて、１つのビットグループＧＲに対応する構成の動作を説明する。

図２には、図１に示した電流供給回路１０のうちの第ｍ番目（ｍ：１〜４）のビットグループに対応する構成が示される。

図２を参照して、スイッチング素子５１のオン期間においては、偶数のデータビットＤ（２ｍ）が対応の信号線に伝達され、スイッチング素子ＳＷ（ｍ）は、データビットＤ（２ｍ）に応じてオン・オフする。したがって、データビットＤ（２ｍ）が“１”のときに出力電流Ｉ（ｍ）がデータ線ＤＬへ伝達される一方で、データビットＤ（２ｍ）が“０”のときには、出力電流Ｉ（ｍ）はデータ線ＤＬへ伝達されない。

一方、スイッチング素子５２のオン期間においては、奇数データビットＤ（２ｍ−１）が対応の信号線に伝達され、スイッチング素子ＳＷ（ｍ）は、データビットＤ（２ｍ−１）に応じてオン・オフする。したがって、データビットＤ（２ｍ−１）が“１”のときに出力電流Ｉ（ｍ）がデータ線ＤＬへ伝達される一方で、データビットＤ（２ｍ−１）が“０”のときには、出力電流Ｉ（ｍ）はデータ線ＤＬへ伝達されない。

図３は、本発明に従う画像表示装置における各画素での１フレーム期間の構成を説明する図であり、図４は、実施の形態１に従う電流供給回路による各ビットグループでの電流制御を説明する図である。

図３を参照して、本発明に従う画像表示装置においては、各画素の１フレーム期間は、偶数ビットに応じた表示を行なう期間１と、奇数ビットに応じた表示を行なう期間２とに分割される。期間１においては、偶数データビットＤ（２）、Ｄ（４）、Ｄ（６）およびＤ（８）を信号線３１〜３４へ伝達するために、各スイッチング素子５１がオンするように制御信号ＳＤが論理ハイレベル（以下、「Ｈレベル」と表記する）に設定される。一方、期間２では、奇数データビットＤ（１）、Ｄ（３）、Ｄ（５）およびＤ（７）を信号線３１〜３４へ伝達するために、各スイッチング素子５２がオンするように制御信号ＳＤが論理ローレベル（以下、「Ｌレベル」と表記する）に設定される。

したがって、図４に示されるように、期間１においては、偶数データビットＤ（２ｍ）に応じて出力電流Ｉ（ｍ）の供給が実行あるいは停止され、期間２においては、奇数データビットＤ（２ｍ−１）に応じて電流Ｉ（ｍ）の供給が実行あるいは停止される。

偶数データビットＤ（２ｍ）および奇数データビットＤ（２ｍ−１）のビット重み付け電流の比は、上述したように２：１である。これに対応して、期間２における電流駆動型発光素子１１０への電流供給期間、すなわち発光時間をＴとすれば、期間１における発光時間をその２倍の２Ｔに設定する。

この結果、１フレーム期間での電流駆動素子の通過電流の電流および時間の積Ｓ（ｍ）は、下記（１）式で示される。

Ｓ（ｍ）＝Ｉ（ｍ）・Ｄ（２ｍ）・２Ｔ＋Ｉ（ｍ）・Ｄ（２ｍ−１）・Ｔ …（１）
したがって、偶数データビットおよび奇数データビットの組合せである、（Ｄ（２ｍ），Ｄ（２ｍ−１））＝（０，０）、（０，１）、（１，０）および（１，１）にそれぞれ応答して、積Ｓ（ｍ）は、“０”、“Ｉ（ｍ）・Ｔ”、“２・Ｉ（ｍ）・Ｔ”および“３・Ｉ（ｍ）・Ｔ”の４段階に設定される。すなわち、単一の定電流源ＣＳ（ｍ）を用いて、２ビット分に相当する４段階の電流・時間積Ｓ（ｍ）を得ることが可能である。

各ビットグループＧＲについて同様の制御方式を適用することにより、期間１では、偶数データビットＤ（２）、Ｄ（４）、Ｄ（６）およびＤ（８）に応答してスイッチング素子ＳＷ（１）〜ＳＷ（４）が制御され、対応のデータビットが“１”である定電流源の出力電流の和が、階調電流Ｉｄａｔとしてデータ線ＤＬを介して、画素１００へ供給される。たとえば、（Ｄ（８），Ｄ（６），Ｄ（４），Ｄ（２））＝（０，１，０，１）の場合には、定電流源ＣＳ（３）の出力電流Ｉ（３）＝Ｉ１６と、定電流源ＣＳ（１）の出力電流Ｉ（１）＝Ｉ１の和である電流Ｉ１７が階調電流Ｉｄａｔとして出力される。期間２では、奇数データビットＤ（１）、Ｄ（３）、Ｄ（５）およびＤ（７）に応じた階調電流Ｉｄａｔが、画素１００へ供給される。

既に説明したように、すなわち４の累乗比に従って、出力電流Ｉ（１）＝Ｉ１，Ｉ（２）＝Ｉ４，Ｉ（３）＝Ｉ１６，Ｉ（４）＝Ｉ６４に設定される。したがって、１フレーム期間における電流駆動型発光素子１１０の通過電流についての電流・時間積Ｓは、下記（２）式で示される。

Ｓ＝｛（Ｉ６４・Ｄ（８）＋Ｉ１６・Ｄ（６）＋Ｉ４・Ｄ（４）＋Ｉ１・Ｄ（２））・２Ｔ｝＋｛（Ｉ６４・Ｄ（７）＋Ｉ１６・Ｄ（５）＋Ｉ４・Ｄ（３）＋Ｉ１・Ｄ（１））・Ｔ｝…（２）
データビットＤ（１）〜Ｄ（８）は、選択的に“０”または“１”に設定されるので、画像データについて、（Ｄ（８），Ｄ（７），Ｄ（６），Ｄ（５），Ｄ（４），Ｄ（３），Ｄ（２），Ｄ（１））＝（０，０，０，０，０，０，０，０）〜（１，１，１，１，１，１，１，１）に応答して、上記電流・時間積Ｓを、０〜２５５・Ｔ・Ｉの２５６段階に設定することができる。

画像表示の１フレーム期間内での電流駆動型発光素子の通過電流の電流・時間積の差異は、輝度の差異として人の視覚に感知されるため、上記電流・時間積を２５６段階に設定すれば、電流供給回路が出力する階調電流そのもののレベルを２５６段階に設定せずとも、２５６階調の表示を行なうことができる。

すなわち、画像データＤＩＮのビット数の半分である４個の定電流源ＣＳ（１）〜ＣＳ（４）および、４個のスイッチング素子ＳＷ（１）〜ＳＷ（４）、４本の信号線３１〜３４によって、８ビット分の階調表示を実行することが可能となる。

図５には、１フレーム期間を通して電流駆動型発光素子の通過電流が一定値に設定される画像表示装置に必要な電流供給回路の構成が、比較例として示される。

図５に示された電流供給回路では、画像データの全ビットに応じた階調電流を発生するために、ビット数分の、すなわち８個の定電流源ＣＳ（１）〜ＣＳ（８）、８本の信号線３１〜３８および８個のスイッチング素子ＳＷ（１）〜ＳＷ（８）が必要となる。この結果、回路規模がビット数の増加に応じて著しく増大する。

以上説明したように、本発明に従う電流供給回路では、画像データのビット数すなわち階調数が同じ場合に、階調電流を発生する回路の部品数を削減できる。この結果、当該回路の占有面積が減少し、画像表示装置の外見寸法が小さくなるという利点が生じる。また、部品点数の削減により、製造コストの低減も図ることができる。

［実施の形態２］
実施の形態２では、実施の形態１に従う電流供給回路によって階調電流を発生するアクティブ駆動の画像表示装置の構成例を説明する。

図６は、実施の形態２に従う画像表示装置１０１の構成を説明するブロック図である。

図６を参照して、実施の形態２に従う画像表示装置１０１は、複数の画素１００が行列状に配列された画素アレイ部１０２と、垂直走査回路１３０と、シフトレジスタ回路１４０と、階調電流発生回路１５０とを備える。各画素行において、３個の画素１００ごとに１つのカラー表示単位を構成し、３個の画素がＲ（赤）、Ｇ（緑）およびＢ（青）をそれぞれ表示することにより、画素アレイ部１０２によってカラー画像を表示することができる。

画素アレイ部１０２において、画素１００の行（以下、単に「画素行」と称する）にそれぞれ対応して、走査線ＳＬが配置される。図６には、第ｋ行（ｋ：自然数）の走査線ＳＬ［ｋ］および第（ｋ＋１）行の走査線ＳＬ［ｋ＋１］が代表的に示される。

垂直走査回路１３０は、所定の走査周期を示すクロックに応答して、画素行を順に選択し、選択行に対応する走査線ＳＬを選択状態（Ｈレベル）へ活性化し、残りの走査線ＳＬを非選択状態（Ｌレベル）へ非活性化する。したがって、各走査線ＳＬは、一定周期で順番に選択状態へ活性化される。

画素１００の列（以下、「画素列」とも称する）にそれぞれ対応してデータ線が設けられる。図６では、データ線については、Ｒ、ＧおよびＢにそれぞれ対応するデータ線を、それぞれＤＬＲ、ＤＬＧおよびＤＬＢと表記している。図６には、代表的に第ｊ番目（ｊ：自然数）のカラー表示単位に対応するデータ線ＤＬＲ［ｊ］、ＤＬＧ［ｊ］およびＤＬＢ［ｊ］と第（ｊ＋１）番目の表示単位のＲ表示画素に対応するデータ線ＤＬＲ［ｊ＋１］が代表的に示されている。なお、以降でも、表示色を区別せずデータ線を総括的に示す場合には、データ線ＤＬと表記する。

Ｒ（赤）を表示する画素の表示輝度は、データビットＤＲ（１）〜ＤＲ（８）から構成される画像データＤＲＩＮによって示される。同様に、Ｇ（緑）を表示する画素の表示輝度は、データビットＤＧ（１）〜ＤＧ（８）から構成される画像データＤＧＩＮによって示され、Ｂ（青）を表示する画素の表示輝度は、データビットＤＢ（１）〜ＤＢ（８）から構成される画像データＤＢＩＮによって示される。

シフトレジスタ回路１４０は、画素列を順に選択するためのクロック信号に基づいて、３つの画素列から構成される各カラー表示単位を順に選択するための選択信号ＳＨを生成する。たとえば、図６に示される第ｊ番目および第（ｊ＋１）番目のカラー表示単位に対応する選択信号はＳＨ［ｊ］およびＳＨ［ｊ＋１］で示される。

階調電流発生回路１５０は、Ｒ表示、Ｇ表示およびＢ表示のための画像データＤＲＩＮ、ＤＧＩＮおよびＤＢＩＮごとに設けられた、ビット選択回路４０および信号線３１〜３４を含む。さらに、階調電流発生回路１５０は、データ線ＤＬごとに設けられた、データラッチ回路１５２、タイミングラッチ回路１５５、定電流源ＣＳ（１）〜ＣＳ（４）およびスイッチング素子ＳＷ（１）〜ＳＷ（４）とを有する。

データラッチ回路１５２は、シフトレジスタ回路１４０からの選択信号ＳＨに応答して、対応の信号線３１〜３４上のデータビットを取込んで保持する。タイミングラッチ回路１５５は、ラッチパルスＬＰに応答するタイミングで、データラッチ回路１５２に保持されたデータビットを、スイッチング素子ＳＷ（１）〜ＳＷ（４）のゲートに伝達し、かつ、このゲート電圧を保持する。

各ビット選択回路４０、スイッチング素子ＳＷ（１）〜ＳＷ（４）の動作は、実施の形態１で説明したのと同様であるので、詳細な説明は繰返さない。また、図６ではＲ表示用の定電流源の出力電流をＩＲ（１）〜ＩＲ（４）と表記し、Ｇ表示用の定電流源の出力電流をＩＧ（１）〜ＩＧ（４）と表記し、Ｂ表示用の定電流源の出力電流をＩＢ（１）〜ＩＢ（４）と表記しているが、各データ線ＤＬに対応する構成において、定電流源ＣＳ（１）〜ＣＳ（４）の出力電流の設定は、実施の形態１でのＩ（１）〜Ｉ（４）と同様に、４の累乗比に従って設定される。

したがって、階調電流発生回路１５０は、線順次走査によって画素行ごとに階調電流の供給を実行するためにデータラッチ回路１５２およびタイミングラッチ回路１５５を具備するものの、各データ線ＤＬに対しては、実施の形態１に従う電流供給回路と同様の構成によって階調電流を供給する。

図７は、図６に示された画素の構成例を示す回路図である。

図７には、一例として、電流駆動型発光素子１１０として有機発光ダイオード（ＯＬＥＤ）を備えた電流プログラム型の画素回路構成が示される。電流プログラム型の画素については、たとえば“Pixel-Driving Methods for Large-Sized Poly-Si AM-OLED Displays”, Akira Yumoto et al., Asia Display / IDW'01(2001) pp.1395-1398に開示されている。

図７を参照して、画素１００は、有機発光ダイオード１１０に対して、階調電流Ｉｄａｔに対応した表示電流を供給するための画素駆動回路１２０を含む。画素駆動回路１２０は、ｐ型ＴＦＴ１２１，１２２と、ｎ型ＴＦＴ１２３，１２４と、キャパシタ１２５とを有する。

ｐ型ＴＦＴ１２１のソースおよびドレインは、電源ノード１２およびノードＮ２とそれぞれ接続される。ｐ型ＴＦＴ１２２は、ノードＮ２および電流駆動型発光素子１１０の間に接続される。有機発光ダイオード１１０は、ｐ型ＴＦＴ１２２および共通電極に相当する電源ノード１３の間に接続される。すなわち、図７には、有機発光ダイオード１１０のカソードが共通電極と接続される「カソードコモン構成」が示される。

ｎ型ＴＦＴ１２３は、対応するデータ線ＤＬおよびノードＮ１の間に電気的に接続される。ｎ型ＴＦＴ１２４は、ノードＮ１およびＮ２の間に電気的に接続される。

ｐ型ＴＦＴ１２１のゲートはノードＮ１と接続され、ｐ型ＴＦＴ１２２およびｎ型ＴＦＴ１２３，１２４の各ゲートは対応する走査線ＳＬと結合されている。ノードＮ１の電圧、すなわちｐ型ＴＦＴ１２１のゲート・ソース間電圧（以下、単に「ゲート電圧」とも称する）は、ノードＮ１および電源ノード１２の間に接続されたキャパシタ１２５によって保持される。

次に、画素のプログラム動作および発光動作について説明する。

プログラム動作時には、対応の走査線ＳＬが選択状態（Ｈレベル）に活性化される。これにより、ｎ型ＴＦＴ１２３および１２４がターンオンするため、電源ノード１２（電源電圧Ｖｄｄ）からｐ型ＴＦＴ１２１およびｎ型ＴＦＴ１２３，１２４を介してデータ線ＤＬへ至る電流経路が形成される。これにより、画素駆動回路１２０〜データ線ＤＬ〜階調電流発生回路１５０の経路に階調電流Ｉｄａｔが流される。

このとき、ｐ型ＴＦＴ１２１のドレインおよびゲート間がｎ型ＴＦＴ１２４によって電気的に接続されているため、ｐ型ＴＦＴ１２１が階調電流Ｉｄａｔを駆動するときのゲート電圧が、キャパシタ１２５によって保持される。このように、走査線ＳＬが選択状態に設定されるプログラム期間において、表示輝度に応じた階調電流Ｉｄａｔが画素駆動回路１２０によってプログラムされる。

その後、走査対象が切換わり、対応の走査線ＳＬが非選択状態（Ｌレベル）に非活性化されると、ｎ型ＴＦＴ１２３および１２４はターンオフされ、ｐ型ＴＦＴ１２２がターンオンされる。これにより、画素１００では、電源ノード１２（電源電圧Ｖｄｄ）からｐ型ＴＦＴ１２１，１２２および有機発光ダイオード１１０を介して共通電極（電源ノード１３：所定電圧Ｖｓｓ）へ至る電流経路が形成される。この電流経路の電流量は、電流駆動素子であるｐ型ＴＦＴ１２１のゲート電圧に依存する。

したがって、走査線ＳＬが非選択状態に設定される発光期間には、有機発光ダイオードをプログラム期間にプログラムされた階調電流Ｉｄａｔに応じた電流が通過する。この結果、走査線ＳＬの非活性化期間においても、有機発光ダイオード１１０は、階調電流Ｉｄａｔに応じた輝度を継続的に発することができる。

図８は、実施の形態２に従う画像表示装置における画素の駆動タイミングを説明する概念図である。

図８を参照して、実施の形態２に従う構成においては、１フレーム期間および１フレーム期間を分割した期間１および期間２は、画素行ごとに定義される。

期間１においては、垂直走査回路１３０によって、第１行から第Ｌ行（最終行）までが時間ｔｓ間隔で順に選択される。たとえば、時刻ｔ１に第１行に対応する走査線ＳＬ［１］が所定期間選択状態（Ｈレベル）に設定される。これに対応して、第１行についてプログラム期間２００が設けられる。

時刻ｔ１より時間ｔｓが経過した時刻ｔ２において、第２行が選択される。なお、時刻ｔ２においては、第１行のプログラム期間２００が既に終了している必要がある。時刻ｔ２から所定期間、走査線ＳＬ［２］を選択状態に設定することで、第２行のプログラム期間２００が設けられる。以下、第３行〜第Ｌ行（最終行）についても順に選択されて、それぞれの画素行においてプログラム期間２００が設けられる。第Ｌ行（最終行）の走査線は、時刻ｔｎから所定期間選択状態に設定される。各プログラム期間２００において、１行分の画素１００中の画素駆動回路１２０への階調電流Ｉｄａｔのプログラムは、各データ線ＤＬを用いて並列に実行される。

期間１中の各画素行でのプログラム期間２００をカバーするように、制御信号ＳＤはＨレベルに設定される。これにより、各プログラム期間２００でプログラムされる階調電流Ｉｄａｔは、偶数データビットに対応したレベルに設定される。たとえば、制御信号ＳＤは、第１行での期間１および期間２にそれぞれ対応して、ＨレベルおよびＬレベルに設定される。

なお、上記の時間ｔｓは、１行当たりの走査時間に相当する。実施の形態２に従う画像表示装置において、走査時間ｔｓは、以下に説明する期間２内でのプログラム期間２０２および発光期間２１２の和を画素行の数（すなわちＬ）で除した時間、あるいはそれ以下に設定される。

各画素行において、プログラム期間２００が終了して対応の走査線ＳＬが非選択状態に設定されると、発光期間２１０が開始されて、プログラム期間２００にプログラムされた階調電流Ｉｄａｔに応じた電流が電流駆動型発光素子１１０へ供給される。これにより、発光期間２１０では、電流駆動型発光素子１１０は、プログラム期間２００にプログラムされた階調電流Ｉｄａｔに応じた輝度で発光する。

各画素行において、発光期間２１０が時間２Ｔ確保されたタイミングで期間２が開始され、対応の走査線ＳＬが再び所定期間選択状態に設定されて、プログラム期間２０２が設けられる。たとえば、第１行に対応して、プログラム期間２００の終了から時間２Ｔ経過後の時刻ｔ１♯において、走査線ＳＬ［１］は、再び非選択状態から選択状態へ設定される。第２行〜第Ｌ行（最終行）についても同様に、走査時間ｔｓの経過ごとに順に選択されて、プログラム期間２０２が設けられる。

期間２中の各画素行でのプログラム期間２０２をカバーするように、制御信号ＳＤはＬレベルに設定される。これにより、各プログラム期間２０２でプログラムされる階調電流Ｉｄａｔは、奇数データビットに対応したレベルに設定される。

各画素行において、プログラム期間２０２が終了して対応の走査線ＳＬが非選択状態に設定されると、発光期間２１２が開始されて、プログラム期間２０２にプログラムされた階調電流Ｉｄａｔに応じた電流が電流駆動型発光素子１１０へ供給される。これにより、発光期間２１２では、電流駆動型発光素子１１０は、プログラム期間２０２にプログラムされた階調電流Ｉｄａｔに応じた輝度で発光する。

その後、各画素行において、発光期間２１２が時間Ｔ（時間２Ｔの半分）確保されたタイミングで１フレーム期間が終了し、次の１フレーム期間の期間１が開始される。これに応じて、対応の走査線ＳＬが再び所定期間選択状態に設定されて、次のプログラム期間が設けられる。

たとえば、第１行に対応して、プログラム期間２０２の終了から時間Ｔ経過後の時刻ｔ３において、走査線ＳＬ［１］は、再び非選択状態から選択状態へ設定される。さらに、制御信号ＳＤは、偶数データビットに応じた階調電流Ｉｄａｔを生成するために再びＨレベルへ設定される。時刻ｔ３以降では、第２行〜第Ｌ行（最終行）についても同様に、走査時間ｔｓごとに順に選択されて、次の１フレーム期間が開始される。

図８に示すように画素を駆動することにより、各画素において、実施の形態１で説明したように、１フレーム期間内に、偶数データビットに対応した発光期間２１０および奇数データビットに対応した発光期間２１２を別々に設け、かつ、これらの発光期間２１０および２１２の比を、ビット重み付けに従って２：１に設定できる。

この結果、画像データのビット数の半分の個数の定電流源、信号線およびスイッチング素子を含む電流供給回路からの階調電流によって、画像データのビット数分の階調表示が可能となる。したがって、実施の形態２に従う画像表示装置では、階調電流発生回路１５０の部品点数削減による、小型化および製造コスト削減を図ることができる。

［実施の形態３］
図９は、実施の形態３に従う画像表示装置１０３の構成を示すブロック図である。

図９を参照して、実施の形態３に従う画像表示装置１０３は、図６に示した画像表示装置１０１と比較して、各画素における電流駆動型発光素子１１０への電流供給を強制的に停止させるための停止走査回路１８０をさらに備える点で異なる。

図９に示した構成例では、各画素行ごとに、停止走査線ＥＬがさらに設けられる。図９には、第ｋ行（ｋ：自然数）の停止走査線ＥＬ［ｋ］および第（ｋ＋１）行の停止走査線ＥＬ［ｋ＋１］が代表的に示される。

停止走査回路１８０は、各停止走査線ＥＬの電圧制御により、画素行単位で電流駆動型発光素子１１０への電流供給の停止を指示する。これに伴い、画素アレイ部１０２では、強制的な電流供給停止機能を有する画素１０４が画素１００に代えて配置される。その他の部分の構成は、図６に示した画像表示装置１０１と同様であるので詳細な説明は繰返さない。

図１０は、実施の形態３に従う画像表示装置における画素の駆動タイミングを説明する概念図である。

図１０を参照して、実施の形態３に従う画像表示装置においても、１フレーム期間および１フレーム期間を分割した期間１および期間２は、画素行ごとに定義される。

実施の形態３に従う画像表示装置においては、実施の形態２に従う画像表示装置と異なり、各１フレーム期間の期間１および期間２の少なくとも一方において、強制的な発光停止期間２１５が設けられる点が異なる。以下の説明では、発光期間が短い期間２の後半に強制的な発光停止期間２１５が設けられるものとする。たとえば、第１行では、発光停止期間２１５は、発光期間２１２が時間Ｔ確保された時刻ｔ３から、次の１フレーム期間が開始される時刻ｔ４まで設けられる。

プログラム期間２００，２０２、発光期間２１０，２１２および制御信号ＳＤの設定は、図８で説明したのと同様である。すなわち、実施の形態３においても、１フレーム期間内での、偶数データビットに対応する発光期間２１０および奇数データビットに対応する発光期間２１２の比は、２：１に設定される。

１フレーム期間内に上述の発光停止期間２１５を設けることにより、各画素行の走査時間ｔｓ♯は、期間１内でのプログラム期間２００および発光期間２１０の和を画素行の数（すなわちＬ）で除した時間、あるいはそれ以下に設定される。すなわち、走査時間ｔｓ♯は、図８での走査時間ｔｓよりも長くすることができる。これにより、本実施の形態で画素アレイ部１０２の周辺回路として示されるパネルの駆動回路部分について、１フレーム期間が同一の条件下で消費電力を削減できる。

次に、強制的な発光停止期間２１５を実現するための構成について説明する。

図１１は、図９に示された画素１０４の構成を示す回路図である。

図１１を参照して、画素１０４は、図７に示した画素１００と比較して、画素駆動回路１２０から電流駆動型発光素子１１０への電流供給経路の導通および遮断を制御するためのスイッチ素子として設けられるｎ型ＴＦＴ１２７をさらに含む。ｎ型ＴＦＴ１２７は、ｐ型ＴＦＴ１２１および電流駆動型発光素子１１０の間に、ｐ型ＴＦＴ１２２と直列に接続され、そのゲートは、対応の停止走査線ＥＬと接続される。

したがって、ｎ型ＴＦＴ１２７は、対応の停止走査線ＥＬがＨレベルに設定されたときにオンし、Ｌレベルに設定されたときにオフする。なお、ｎ型ＴＦＴ１２７をｐ型ＴＦＴ１２２およびノードＮ２の間に設けても、同様の機能を発揮できる。

図１２は、図９に示された停止走査回路１８０の動作を説明する図である。

図１２を参照して、停止走査線ＥＬ［１］〜ＥＬ［Ｌ］の電圧レベルは、走査時間ｔｓ♯に基づいて、停止走査回路１８０によって制御される。各画素行において、停止走査線ＥＬ（停止走査線ＥＬ［１］〜ＥＬ［Ｌ］を総括的に表記したもの）は、発光停止期間２１５（図１０）において、ｎ型ＴＦＴ１２７をターンオフするためにＬレベルに設定される。反対に、少なくとも発光期間２１０および２１２（図１０）には、電流駆動型発光素子１１０へ電流を供給するために、停止走査線ＥＬは、Ｈレベルに設定される必要がある。

一方、プログラム期間２００および２０２（図１０）では、ｎ型ＴＦＴ１２７と直列接続されるｐ型ＴＦＴ１２２が、対応の走査線ＳＬの選択（Ｈレベル）に応答してターンオフされるため、停止走査線ＥＬは、ＨレベルおよびＬレベルのいずれに設定されてもよい。

したがって、たとえば第１行に対応する停止走査線ＥＬ［１］は、１フレーム期間において、期間１でのプログラム期間２００の終了タイミングに相当する時刻ｔａから期間２での発光期間２１２の終了タイミングに相当する時刻ｔ３までＨレベルに設定され、時刻ｔ３からＬレベルに設定される。これにより、時刻ｔ３〜ｔ４の期間、すなわち発光停止期間２１５において、ｎ型ＴＦＴ１２７のターンオフにより、電流駆動型発光素子１１０への電流供給が停止される。以降の第２行〜第Ｌ行（最終行）についても、走査時間ｔｓ♯ずつシフトして、停止走査線ＥＬ［２］〜ＥＬ［Ｌ］の電圧レベルが設定される。

これにより、各画素行において、発光停止期間２１５における電流駆動型発光素子１１０の発光が停止され、図１０に示すような画素の駆動が実現される。以上説明したように、実施の形態３に従う画像表示装置においては、実施の形態２に従う画像表示装置が享受する効果に加えて、走査時間を長くすることによって、パネルの駆動回路部分について低消費電力化を図ることができる。

［実施の形態３の変形例］
実施の形態３の変形例では、実施の形態３と同様に強制的な発光停止期間２１５を実現可能な他の構成例について説明する。

図１３は、実施の形態３の変形例に従う画素１０５の構成を示す回路図である。

図１３を参照して、実施の形態３の変形例に従う画素１０５においては、実施の形態３に従う画素１０４（図１１）と比較して、画素駆動回路１２０に代えて画素駆動回路１２０♯が設けられる点で異なる。画素駆動回路１２０♯では、画素駆動回路１２０の構成からｐ型ＴＦＴ１２２の配置が省略される。

したがって、電流駆動素子であるｐ型ＴＦＴ１２１および電流駆動型発光素子１１０の間の接続／非接続は、停止走査線ＥＬに応答してオン・オフするｎ型ＴＦＴ１２７のみによって制御される。これにより、停止走査回路１８０による各停止走査線ＥＬの制御が実施の形態３とは異なってくる。

図１４は、実施の形態３の変形例における停止走査回路の動作を説明する図である。

図１４を参照して、実施の形態３の変形例に従う構成では、図１０でのプログラム期間２００，２０２において、ｎ型ＴＦＴ１２７をターンオフする必要が生じる。したがって、たとえば第１行に対応する停止走査線ＥＬ［１］は、プログラム期間２００および２０２にそれぞれ相当する時刻ｔ１〜ｔ１ａ間および時刻ｔ１♯〜ｔｂ間において、Ｌレベルに設定される。以降の第２行〜第Ｌ行についても、走査時間ｔｓ♯ずつシフトして、停止走査線ＥＬ［２］〜ＥＬ［Ｌ］の電圧レベルが同様に設定される。

実施の形態３の変形例に従う画素は、実施の形態３に従う画素と比較して、ＴＦＴ素子を１個削減できるので製造コストの低下を図ることができる。また、画素１個当たりの画素駆動回路の面積が低減するので、画面の高解像度化を図ることもできる。

なお、図１１および図１３に示した画素構成において、ｎ型ＴＦＴ１２７をｐ型ＴＦＴに置換し、かつ、停止走査線ＥＬの電圧レベルを図１２および図１４と反対に設定しても、同様の効果を得ることができる。

なお、実施の形態１〜３およびその変形例においては、偶数ビットに対応した階調電流を供給する期間１を、奇数ビットに対応する階調電流を供給する期間により先に設けたが、期間１および期間２の順序を入換えることも可能である。

また、画像データのビット数は、８ビットに限定されず、任意のビット数の画像信号に対して、実施の形態１〜３に示した構成を適用できる。

特に、必要な階調数に対応した画像データのビット数が奇数である場合にも、表示輝度によらず常に“０”に設定される最上位ビットをダミー的に付加することにより、実施の形態１〜３を適用することが可能である。

なお、実施の形態２，３およびその変形例で示した画素の構成は一例に過ぎず、同様の機能を発揮する回路構成の画素を備えた画像表示装置に本発明を適用することが可能である。特に、プログラム期間において、画素駆動回路への階調電流のプログラムと並行して、プログラムされる階調電流に応じた電流が電流駆動型発光素子へ供給される画素構成においても、電流駆動型発光素子の発光期間の比に着目して、本願発明を同様に適用できる。

また、実施の形態１〜３およびその変形例においては、階調電流Ｉｄａｔが画素から階調電流発生回路（電流供給回路）へ流れ込む方向に供給される構成について例示した。しかし、画素や定電流源におけるＴＦＴ（トランジスタ）や電源ノードの極性を適宜反転させることにより、階調電流発生回路（電流供給回路）から画素へ流れ込む方向に階調電流Ｉｄａｔが供給される構成に対しても、本発明を適用することが可能である。すなわち、本願発明は、画素や定電流源の構成を特に限定することなく、電流駆動型発光素子を有する画像表示装置に共通に適用することが可能である。

［実施の形態４］
実施の形態１〜３においては、画像データを構成するデータビットを、奇数データビットと偶数データビットとの２つに分割し、１フレーム期間を２つの期間に対応して、奇数データビットおよび偶数データビットにそれぞれ対応する表示を行なうことによって、階調電流の駆動回路部分を小型化した。

同様の手法は、１フレーム期間を３個以上の期間に分割する場合にも拡張できる。以下、実施の形態４では、１フレーム期間をＫ個（Ｋ：２以上の整数）に分割し、かつ、総ビット数Ｎ（Ｎ：Ｎ＝Ｍ×Ｋで示される４以上の整数）の画像データを、ＫビットずつのＭ個（Ｍ：２以上の整数）のビットグループに分割した場合の画像表示について説明する。Ｋ＝２の場合については、実施の形態１〜３で説明したとおりである。

以下においては、一例として、Ｋ＝３の場合について説明する。

図１５を参照して、Ｋ＝３の場合には、Ｎビットの画像データを構成するデータビットＤ（１）〜Ｄ（Ｎ）は、３ビット（Ｋビット）ずつのＭ個のビットグループに分割される。データビットＤ（１）〜Ｄ（Ｎ）にそれぞれ対応するビット重み付け電流はＩ１〜Ｉ２^(N-1)で示される。

実施の形態１〜３と同様に、定電流源ＣＳは、ビットグループごとに設けられ、第ｍ番目のビットグループ（ｍ：１〜Ｍの整数）における電流制御は、図１６に示すようになる。

図１６を参照して、１フレーム期間は、Ｋ＝３に対応して３個の期間１〜期間３に分割され、それぞれの期間における電流供給は、データビットＤ（３ｍ），Ｄ（３ｍ−１），Ｄ（３ｍ−２）によって制御される。すなわち、期間１では、データビットＤ（３ｍ）に応じて出力電流Ｉ（ｍ）の供給が実行あるいは停止され、期間２および３における出力電流Ｉ（ｍ）の供給は、データビットＤ（３ｍ−１）およびＤ（３ｍ−２）にそれぞれ応じて、実行あるいは停止される。

さらに、期間１、期間２および期間３のそれぞれにおける、電流駆動型発光素子１１０への電流供給期間、すなわち発光時間は、４Ｔ：２Ｔ：Ｔ＝４：２：１に設定される。これにより、３つのデータビットの８通りの組合せ（Ｄ（３ｍ），Ｄ（３ｍ−１），Ｄ（３ｍ−２））＝（０，０，０）〜（１，１，１）に応じて、電流駆動型発光素子１１０へ供給される電流の電流・時間積Ｓ（ｍ）を、Ｉ（ｍ）・Ｔの０〜７倍の８段階に設定することができる。すなわち、１個の定電流源によって、３ビット分の階調的な電流・時間積の設定が実現できる。

再び、図１５を参照して、実施の形態１〜３と同様に、各ビットグループに同様の構成を設け、それぞれの定電流源から選択的に供給される出力電流の和を電流駆動素子に供給し、かつ、それぞれの定電流源の出力電流を２^Ｋの累乗比に従って設定する。すなわち、Ｉ（１）＝Ｉ１、かつ、Ｉ（ｍ）＝Ｉ（ｍ−１）・２^Ｋに設定する。

これにより、階調電流の駆動回路部分に、ビットグループの個数分、すなわち画像データのビット数の（１／Ｋ）個の定電流源、スイッチング素子および信号線を設けることによって、各画素における電流駆動型発光素子１１０の電流・時間積を、Ｎビット階調に対応して制御できる。

なお、必要な階調数に対応した画像データのビット数がＫの整数倍でない場合にも、表示輝度によらず常に“０”に設定されるダミービットを最上位ビット側に付加することにより、画像データを構成するデータビットをＫビットずつのＭ個のビットグループに分割できる。また、Ｋ≧３の場合にも、同一の１フレーム期間に含まれるＫ個の期間の順序は、適宜入換え可能である。

以上説明したように、必要に応じて１フレーム期間の分割数を３以上に設定しても、画像データのビット数に限定されることなく本発明を適用して、階調電流の駆動回路部分を大幅に小型化できる。これにより、画像表示装置のさらなる小型化および製造コストの低減を図ることが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明による画像表示装置および画像表示方法は、有機ＥＬ素子等の電流駆動型発行素子を備えた表示パネルに適用することができる。

本発明に従う画像表示装置において階調電流を発生するための実施の形態１に従う電流供給回路の構成を説明する図である。 図１に示した電流供給回路の動作を説明する図である。 本発明に従う画像表示装置における各画素での１フレーム期間の構成を説明する図である。 実施の形態１に従う電流供給回路による各ビットグループでの電流制御を説明する図である。 比較例として示される電流供給回路の構成を説明する図である。 実施の形態２に従う画像表示装置の構成を説明するブロック図である。 図６に示された画素の構成例を示す回路図である。 実施の形態２に従う画像表示装置における画素の駆動タイミングを説明する概念図である。 実施の形態３に従う画像表示装置の構成を説明するブロック図である。 実施の形態３に従う画像表示装置における画素の駆動タイミングを説明する概念図である。 図９に示された画素の構成を示す回路図である。 図９に示された停止走査回路の動作を説明する図である。 実施の形態３の変形例における画素の構成を示す回路図である。 実施の形態３の変形例における停止走査回路の動作を説明する図である。 実施の形態４に従う階調電流設定を説明する図である。 実施の形態４に従う各ビットグループでの電流制御を説明する図である。

符号の説明

１０ 電流供給回路、１２，１３ 電源ノード、３１〜３４ 信号線、４０ ビット選択回路、５１，５２，ＳＷ（１）〜ＳＷ（４） スイッチング素子、１００，１０４，１０５ 画素、１０１，１０３ 画像表示装置、１０２ 画素アレイ部、１１０ 電流駆動型発光素子（有機発光ダイオード）、１２０ 画素駆動回路、１２７ スイッチ素子（ｎ型ＴＦＴ）、１３０ 垂直走査回路、１４０ シフトレジスタ回路、１５０ 階調電流発生回路、１８０ 停止走査回路、２００，２０２ プログラム期間、２１０，２１２ 発光期間、２１５ 発光停止期間、Ｄ（１）〜Ｄ（８） データビット、ＤＩＮ 画像データ、ＤＬ データ線、ＥＬ 停止走査線、ＧＲ（１）〜ＧＲ（４） ビットグループ、Ｉ（１）〜Ｉ（４） 出力電流（定電流源）、Ｉｄａｔ 階調電流、ＳＬ 走査線、Ｖｄｄ 電源電圧、Ｖｓｓ 所定電圧、ｔｓ，ｔｓ♯ 走査時間。

Claims (14)

1. 重み付けされたＮビット（Ｎ：４以上の偶数である整数）のデジタル信号に基づいた階調表示を行なう画像表示装置であって、
   行列状に配置された複数の画素と、
   前記複数の画素を所定の方式で周期的に選択するための走査部と、
   前記走査部によって選択された少なくとも１つの前記画素に対して、前記デジタル信号に応じた階調電流を供給するための階調電流発生回路とを備え、
   前記画素の各々は、
   供給された電流に応じた輝度を発する電流駆動型発光素子と、
   前記電流駆動型発光素子に電流を供給するための画素駆動回路とを含み、
   前記画素駆動回路は、前記走査部によって選択された所定期間に前記階調電流発生回路から前記階調電流を伝達され、前記所定期間に伝達された前記階調電流に応じた電流を前記電流駆動型発光素子へ供給し、
   前記階調電流発生回路は、
   前記デジタル信号を受けて、前記Ｎビットのうちの、偶数ビットである（Ｎ／２）ビットおよび奇数ビットである（Ｎ／２）ビットの一方を選択的に出力するビット選択回路と、
   前記ビット選択回路が出力した（Ｎ／２）ビットに応じて、前記階調電流を２^(N/2)段階に制御する電流供給回路とを含み、
   各前記画素において、前記電流駆動型発光素子は、前記奇数ビットおよび偶数ビットの一方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第１の時間受けた後に、前記奇数ビットおよび偶数ビットの他方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第２の時間受け、
   前記第１および第２の時間の一方は、前記デジタル信号の重み付けに従って、前記第１および第２の時間の他方の２倍に設定される、画像表示装置。
2. 前記画像表示装置は、前記階調電流発生回路および前記複数の画素の間に配置された、前記階調電流を伝達するためのデータ線をさらに備え、
   前記電流供給回路は、
   前記（Ｎ／２）ビットにそれぞれ対応して設けられる（Ｎ／２）個の定電流源と、
   前記（Ｎ／２）個の定電流源と前記データ線との間に並列に接続された（Ｎ／２）個のスイッチ素子と、
   前記ビット選択回路から出力された（Ｎ／２）ビットを前記（Ｎ／２）個のスイッチ素子へそれぞれ伝達するための（Ｎ／２）本の信号線とを含み、
   前記（Ｎ／２）個の定電流源の出力電流は、４の累乗比に従って段階的に設定され、
   前記（Ｎ／２）個のスイッチ素子の各々は、前記（Ｎ／２）ビットの対応する１ビットに応じて、対応の前記定電流源の前記出力電流を前記データ線へ伝達する、請求項１記載の画像表示装置。
3. 各前記画素における１フレーム期間は、第１および第２の期間に分割され、
   前記第１の期間は、第１のプログラム期間および第１の発光期間を含み、
   各前記画素は、前記第１のプログラム期間において、前記走査部によって選択されて前記奇数ビットおよび偶数ビットの前記一方に応じた階調電流の供給を受けるとともに、前記第１の発光期間において、前記第１のプログラム期間に供給された階調電流に応じた電流を前記電流駆動型発光素子へ供給し、
   前記第２の期間は、第２のプログラム期間および第２の発光期間を含み、
   各前記画素は、前記第２のプログラム期間において、前記走査部によって選択されて前記奇数ビットおよび偶数ビットの前記他方に応じた階調電流の供給を受けるとともに、前記第２の発光期間において、前記第２のプログラム期間に供給された階調電流に応じた電流を前記電流駆動型発光素子へ供給し、
   前記第１の発光期間が前記第１の時間設けられた直後に、前記第２のプログラム期間が開始され、
   前記第２の発光期間が前記第２の時間設けられた直後に、次の１フレーム期間が開始される、請求項１記載の画像表示装置。
4. 各前記画素における１フレーム期間は、第１および第２の期間に分割され、
   前記第１の期間は、第１のプログラム期間および第１の発光期間を含み、
   各前記画素は、前記第１のプログラム期間において、前記走査部によって選択されて前記奇数ビットおよび偶数ビットの前記一方に応じた階調電流の供給を受けるとともに、前記第１の時間設けられる前記第１の発光期間において、前記第１のプログラム期間に供給された階調電流に応じた電流を前記電流駆動型発光素子へ供給し、
   前記第２の期間は、第２のプログラム期間および第２の発光期間を含み、
   各前記画素は、前記第２のプログラム期間において、前記走査部によって選択されて前記奇数ビットおよび偶数ビットの前記他方に応じた階調電流の供給を受けるとともに、前記第２の時間設けられる前記第２の発光期間において、前記第２のプログラム期間に供給された階調電流に応じた電流を前記電流駆動型発光素子へ供給し、
   前記第１および第２の期間の少なくとも一方は、発光停止期間をさらに含み、
   前記発光停止期間において、前記電流駆動型発光素子への電流供給は停止される、請求項１記載の画像表示装置。
5. 前記複数の画素を所定の方式で周期的に選択して、選択された画素における前記電流駆動型発光素子の発光を強制的に停止させるための停止走査部をさらに備え、
   各前記画素は、前記画素駆動回路から前記電流駆動型発光素子への電流供給経路を、前記停止走査部からの指示に応答して導通または遮断するスイッチ素子をさらに含む、請求項４記載の画像表示装置。
6. 前記走査部は、前記複数の画素を行単位で選択し、
   前記１フレーム期間ならびに前記第１および第２の期間は前記行単位で設定される、請求項３〜５のいずれか１項に記載の画像表示装置。
7. 重み付けされたＮビット（Ｎ：Ｋ×Ｍで示される４以上の整数，ただし、Ｋ，Ｍは２以上の整数）のデジタル信号に基づいた階調表示を行なう画像表示装置であって、
   行列状に配置された複数の画素と、
   前記複数の画素を所定の方式で周期的に選択するための走査部と、
   前記走査部によって選択された少なくとも１つの前記画素に対して、前記デジタル信号に応じた階調電流を供給するための階調電流発生回路とを備え、
   前記画素の各々は、
   供給された電流に応じた輝度を発する電流駆動型発光素子と、
   前記電流駆動型発光素子に電流を供給するための画素駆動回路とを含み、
   前記画素駆動回路は、前記走査部によって選択された所定期間に前記階調電流発生回路から前記階調電流を伝達され、前記所定期間に伝達された前記階調電流に応じた電流を前記電流駆動型発光素子へ供給し、
   前記Ｎビットは、前記デジタル信号の重み付けに従った順でＫビットずつのＭ個のビットグループに分割され、
   前記階調電流発生回路は、
   前記デジタル信号を受けて、各前記ビットグループに含まれるＫビットのうちの１ビットずつによって構成されるＫ組のＭビットデータのうちの１つの組を順に出力するビット選択回路と、
   前記ビット選択回路が出力したＭビットデータに応じて、前記階調電流を２^M段階に制御する電流供給回路とを含み、
   各前記画素において、前記電流駆動型発光素子は、前記Ｋ組のＭビットデータにそれぞれ応じた階調電流に応じた電流の供給を、独立に設けられた第１から第Ｋの時間ずつそれぞれ受け、
   第１から第Ｋの時間の比は、前記デジタル信号の重み付けに応じて、２の累乗に従って設定される、画像表示装置。
8. 前記デジタル信号は、常に所定レベルに設定されるダミービットを含む、請求項１または７記載の画像表示装置。
9. 前記電流駆動型発光素子は、有機発光ダイオードで構成される、請求項１または７記載の画像表示装置。
10. 各画素が供給された電流に応じた輝度を発する電流駆動型発光素子を備えた画像表示装置における、重み付けされたＮビット（Ｎ：４以上の偶数である整数）のデジタル信号に基づいた階調表示を行なう画像表示方法であって、
    各前記画素における１フレーム期間は、第１および第２の期間に分割され、
    各前記画素において、前記電流駆動型発光素子は、前記第１の期間では、前記デジタル信号の偶数ビットおよび奇数ビットの一方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第１の時間受けた後に、前記第２の期間において、前記偶数ビットおよび奇数ビットの他方である（Ｎ／２）ビットに応じた階調電流に応じた電流の供給を第２の時間受け、
    前記第１および第２の期間の各々において、前記（Ｎ／２）ビットに応じた前記階調電流の制御方式は共通であり、
    前記第１および第２の時間の一方は、前記デジタル信号の重み付けに従って、前記第１および第２の時間の他方の２倍に設定される、画像表示方法。
11. 前記階調電流は、それぞれの出力電流が４の累乗比に従って段階的に設定された（Ｎ／２）個の定電流源のうちの、前記（Ｎ／２）ビットに応じて選択された定電流源からの前記出力電流の和として供給される、請求項１０記載の画像表示方法。
12. 各画素が供給された電流に応じた輝度を発する電流駆動型発光素子を備えた画像表示装置における、重み付けされたＮビット（Ｎ：Ｋ×Ｍで示される４以上の整数，ただし、Ｋ，Ｍは２以上の整数）のデジタル信号に基づいた階調表示を行なう画像表示方法であって、
    前記各画素における１フレーム期間は、第１から第Ｋの期間に分割され、
    前記Ｎビットは、前記デジタル信号の重み付けに従った順でＫビットずつのＭ個のビットグループに分割され、
    各前記画素において、前記電流駆動型発光素子は、前記第１から第Ｋの期間のそれぞれにおいて、各前記ビットグループに含まれるＫビットのうちの順に選択される１ビットずつから構成されるＭビットに応じた階調電流に応じた電流の供給を、独立に設けられた第１から第Ｋの時間ずつそれぞれ受け、
    前記第１から第Ｋの期間の各々において、前記Ｍビットに応じた前記階調電流の制御方式は共通であり、
    前記第１から第Ｋの時間の比は、前記デジタル信号の重み付けに応じて、２の累乗に従って設定される、画像表示方法。
13. 前記階調電流は、それぞれの出力電流が２^Kの累乗比に従って段階的に設定されたＭ個の定電流源のうちの、前記Ｍビットに応じて選択された定電流源からの前記出力電流の和として供給される、請求項１２記載の画像表示方法。
14. 前記デジタル信号は、常に所定レベルに設定されるダミービットを含む、請求項１０または１２記載の画像表示方法。

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