JP3039791B2 - Ｄａコンバータ - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 本発明は、DAコンバータ、特に、DAコンバータに使用
される重み付け回路に関し、 必要な面積の増加を抑制しつつ、微分直線性を向上さ
せることができるDAコンバータを提供することを目的と
し、 ｎビットのディジタル信号に対応する電流値によって
アナログ信号を出力するDAコンバータであって、ｎ個の
電流源を含み当該ｎ個の電流源のうち第ｍ番目（１≦ｍ
≦ｎ）の前記電流源から出力される電流の電流値が、前
記ディジタル信号の最下位ビットを形成する前記電流源
から出力される電流の電流値に対して2m-1倍で示される
重み付け回路を有するDAコンバータにおいて、前記ｎ個
の電流源のそれぞれが2n-1個の同一サイズのトランジス
タにより構成されていると共に、第ｍ番目の前記電流源
に含まれ、ｍビット目の前記ディジタル信号に対応する
電流値を有する電流を出力する電流源トランジスタセル
を、前記2n-1個の同一サイズのトランジスタのうち2m-1
個の当該トランジスタを並列に接続して構成する。
される重み付け回路に関し、 必要な面積の増加を抑制しつつ、微分直線性を向上さ
せることができるDAコンバータを提供することを目的と
し、 ｎビットのディジタル信号に対応する電流値によって
アナログ信号を出力するDAコンバータであって、ｎ個の
電流源を含み当該ｎ個の電流源のうち第ｍ番目（１≦ｍ
≦ｎ）の前記電流源から出力される電流の電流値が、前
記ディジタル信号の最下位ビットを形成する前記電流源
から出力される電流の電流値に対して2m-1倍で示される
重み付け回路を有するDAコンバータにおいて、前記ｎ個
の電流源のそれぞれが2n-1個の同一サイズのトランジス
タにより構成されていると共に、第ｍ番目の前記電流源
に含まれ、ｍビット目の前記ディジタル信号に対応する
電流値を有する電流を出力する電流源トランジスタセル
を、前記2n-1個の同一サイズのトランジスタのうち2m-1
個の当該トランジスタを並列に接続して構成する。
本発明は、DAコンバータ、特に、DAコンバータに使用
される重み付け回路に関するものである。
される重み付け回路に関するものである。
近年、テレビ、VTR等に使用される高速DAコンバータ
において、多ビット化、高精度化が要求されている。
において、多ビット化、高精度化が要求されている。
DAコンバータにおいては、重み付け回路が使用されて
おり、該重み付け回路は、異なる電流値の複数の電流源
を含む。そして、多ビット化すると、各電流源に含まれ
る電流源トランジスタセル間の誤差が大きくなり、微分
直線性が悪化する。
おり、該重み付け回路は、異なる電流値の複数の電流源
を含む。そして、多ビット化すると、各電流源に含まれ
る電流源トランジスタセル間の誤差が大きくなり、微分
直線性が悪化する。
そこで、電流源トランジスタセルを高精度化すること
により、電流源トランジスタセル間の誤差を減少させ、
この結果、微分直線性を向上させることが望まれてい
る。
により、電流源トランジスタセル間の誤差を減少させ、
この結果、微分直線性を向上させることが望まれてい
る。
第４図には、従来の重み付け回路が示されている。
第４図において、重み付け回路は、４ビットであり、
４個の電流源トランジスタセルT1〜T4を含む。ここで、
電流源トランジスタセルT1〜T4のサイズW1〜W4の比は、
1:2:4:8であり、この結果、電流源トランジスタセルT1
〜T4からの電流値の比は、1:2:4:8である。
４個の電流源トランジスタセルT1〜T4を含む。ここで、
電流源トランジスタセルT1〜T4のサイズW1〜W4の比は、
1:2:4:8であり、この結果、電流源トランジスタセルT1
〜T4からの電流値の比は、1:2:4:8である。
次に、第５図には、上述したような従来の重み付け回
路を使用したDAコンバータが示されている。
路を使用したDAコンバータが示されている。
第５図において、DAコンバータは、８ビットタイプで
あり、このため、重み付け回路10は、８個の電流源トラ
ンジスタセルT1〜T8を含む。ここで、電流源トランジス
タセルT1〜T8のサイズW1〜W8の比は、1:2:4:8:16:32:6
4:128であり、この結果、電流源トランジスタセルT1〜T
8からの電流値の比は、1:2:4:8:16:32:64:128である。
なお、符号12は、バイアス回路を示し、符号14は、負荷
を示し、符号Vdは、電源電圧を示す。
あり、このため、重み付け回路10は、８個の電流源トラ
ンジスタセルT1〜T8を含む。ここで、電流源トランジス
タセルT1〜T8のサイズW1〜W8の比は、1:2:4:8:16:32:6
4:128であり、この結果、電流源トランジスタセルT1〜T
8からの電流値の比は、1:2:4:8:16:32:64:128である。
なお、符号12は、バイアス回路を示し、符号14は、負荷
を示し、符号Vdは、電源電圧を示す。
また、（D1、▲▼）、（D2、▲▼）、〜、
（D7、▲▼）、（D8、▲▼）は、入力信号であ
るデジタル信号（これは８ビットである）の各入力端子
を示す。例えば、デジタル信号のうち第１ビット、第２
ビットが「Ｈ」レベルであり、他の第３ビット〜第８ビ
ットが「Ｌ」レベルである場合には、入力端子D1、D2が
「Ｈ」レベルであり、入力端子▲▼〜▲▼が
「Ｈ」レベルであるので、電流源トランジスタセルT1、
T2からの電流値の和が負荷14に供給される。このように
して、８ビットの入力デジタル信号がアナログ信号に変
換される。
（D7、▲▼）、（D8、▲▼）は、入力信号であ
るデジタル信号（これは８ビットである）の各入力端子
を示す。例えば、デジタル信号のうち第１ビット、第２
ビットが「Ｈ」レベルであり、他の第３ビット〜第８ビ
ットが「Ｌ」レベルである場合には、入力端子D1、D2が
「Ｈ」レベルであり、入力端子▲▼〜▲▼が
「Ｈ」レベルであるので、電流源トランジスタセルT1、
T2からの電流値の和が負荷14に供給される。このように
して、８ビットの入力デジタル信号がアナログ信号に変
換される。
上記のような重み付け回路において、高ビット化する
と、電流源トランジスタセル間の誤差が大きくなり、微
分直線性が悪化する。ここで、微分直線性とは、各ビッ
トの平均電流に対する誤差をいう。
と、電流源トランジスタセル間の誤差が大きくなり、微
分直線性が悪化する。ここで、微分直線性とは、各ビッ
トの平均電流に対する誤差をいう。
また、従来、第６回に示されるように、セグメント回
路を使用したDAコンバータがある。
路を使用したDAコンバータがある。
第６図において、符号16は、セグメント回路を示し、
８ビットタイプの場合、セグメント回路16は、255（＝2
8−１）個の同一特性（同一の電流値を出力する）の電
流源トランジスタセルI1、I2、〜、IFE、IFFを含む。
８ビットタイプの場合、セグメント回路16は、255（＝2
8−１）個の同一特性（同一の電流値を出力する）の電
流源トランジスタセルI1、I2、〜、IFE、IFFを含む。
また、（D01、▲▼）、）（D02、▲
▼）、〜、（DFE、▲▼）、（DFF、▲▼）
は、電流源トランジスタセルI1、I2、〜、IFE、IFFに対
応する入力端子を示す。例えば、８ビットの入力デジタ
ル信号のうち第２ビットが「Ｈ」レベルであり、他のビ
ットが「Ｌ」レベルである場合には、デコードされた値
が「２」であるので、２個の入力端子D01、D02が「Ｈ」
レベルであり、他の入力端子▲▼、▲▼、
〜、▲▼、▲▼が「Ｈ」レベルである。こ
の結果、電流源トランジスタセルI1、I2からの電流値の
和が負荷14に供給される。このようにして、８ビットの
入力デジタル信号がアナログ信号に変換される。
▼）、〜、（DFE、▲▼）、（DFF、▲▼）
は、電流源トランジスタセルI1、I2、〜、IFE、IFFに対
応する入力端子を示す。例えば、８ビットの入力デジタ
ル信号のうち第２ビットが「Ｈ」レベルであり、他のビ
ットが「Ｌ」レベルである場合には、デコードされた値
が「２」であるので、２個の入力端子D01、D02が「Ｈ」
レベルであり、他の入力端子▲▼、▲▼、
〜、▲▼、▲▼が「Ｈ」レベルである。こ
の結果、電流源トランジスタセルI1、I2からの電流値の
和が負荷14に供給される。このようにして、８ビットの
入力デジタル信号がアナログ信号に変換される。
上記のようなセグメント回路においては、同一の電流
値を出力する複数の電流源トランジスタセルを使用して
いるので、高ビット化した場合であっても、電流源トラ
ンジスタセル間の誤差が小さい。従って、微分直線性が
向上し、高精度化が達成される。
値を出力する複数の電流源トランジスタセルを使用して
いるので、高ビット化した場合であっても、電流源トラ
ンジスタセル間の誤差が小さい。従って、微分直線性が
向上し、高精度化が達成される。
しかしながら、セグメント回路においては、高ビット
化に伴い、多数の電流源トランジスタセルが必要にな
り、例えば、８ビットの場合には、255（28−１）個の
電流源トランジスタセルが必要になる。この結果、セグ
メント回路の面積が大きくなるという問題がある。
化に伴い、多数の電流源トランジスタセルが必要にな
り、例えば、８ビットの場合には、255（28−１）個の
電流源トランジスタセルが必要になる。この結果、セグ
メント回路の面積が大きくなるという問題がある。
以上のように、DAコンバータにおいて、重み付け回路
を使用した場合には、高ビット化に伴い、微分直線性が
悪化し、一方、セグメント回路を使用した場合には、高
ビット化に伴い、該セグメント回路の面積が増加すると
いう問題がある。
を使用した場合には、高ビット化に伴い、微分直線性が
悪化し、一方、セグメント回路を使用した場合には、高
ビット化に伴い、該セグメント回路の面積が増加すると
いう問題がある。
本発明の目的は、必要な面積の増加を抑制しつつ、微
分直線性を向上させることができるDAコンバータを提供
することにある。
分直線性を向上させることができるDAコンバータを提供
することにある。
第１図には、請求項１記載の発明に係るDAコンバータ
が示されている。第１図において、重み付け回路は、例
えば、４ビットであり、４個の電流源（G1〜G4）毎の夫
々に電流源トランジスタセルT1〜T4を含む。各電流源ト
ランジスタセルＴは、８（＝24-1）個の同一サイズのト
ランジスタt1〜t8を備えている。そして、ｍ番目（１≦
ｍ≦４）の電流源トランジスタセルTmは、電流源Gmを構
成する８個のトランジスタt1〜t8のうち2m-1個のトラン
ジスタのみを使用している。例えば、３番目の電流源G3
に含まれる電流源トランジスタセルT3は、４（＝23-1）
個のトランジスタt1〜t4のみを使用している。
が示されている。第１図において、重み付け回路は、例
えば、４ビットであり、４個の電流源（G1〜G4）毎の夫
々に電流源トランジスタセルT1〜T4を含む。各電流源ト
ランジスタセルＴは、８（＝24-1）個の同一サイズのト
ランジスタt1〜t8を備えている。そして、ｍ番目（１≦
ｍ≦４）の電流源トランジスタセルTmは、電流源Gmを構
成する８個のトランジスタt1〜t8のうち2m-1個のトラン
ジスタのみを使用している。例えば、３番目の電流源G3
に含まれる電流源トランジスタセルT3は、４（＝23-1）
個のトランジスタt1〜t4のみを使用している。
なお、第１図において、使用されないトランジスタ
ｔ、すなわち、電流源G1のトランジスタt2〜t8、電流源
G2のトランジスタt3〜t8、電流源G3のトランジスタt5〜
t8は、他の用途のために、例えば、他の重み付け回路の
電流源トランジスタセルのために、使用されてもよい。
ｔ、すなわち、電流源G1のトランジスタt2〜t8、電流源
G2のトランジスタt3〜t8、電流源G3のトランジスタt5〜
t8は、他の用途のために、例えば、他の重み付け回路の
電流源トランジスタセルのために、使用されてもよい。
また、請求項２記載の発明は、ｎビットのディジタル
信号に対応する電流値によってアナログ信号を出力する
DAコンバータにおいて、前記ｎビットのうち上位１ビッ
トをセグメント回路で構成し、前記ｎビットのうち下位
ｎ−１ビットを、ｎ−１個の電流源を含み当該ｎ−１個
の電流源のうち第ｍ番目（１≦ｍ≦ｎ−１）の前記電流
源から出力される電流の電流値が前記ディジタル信号の
最下位ビットを形成する前記電流源から出力される電流
の電流値に対して2m-1倍で示される重み付け回路で構成
すると共に、当該重み付け回路においては、前記ｎ−１
個の電流源のそれぞれが2n-1-1個の同一サイズのトラン
ジスタにより構成されていると共に、第ｍ番目の前記電
流源に含まれ、ｍビット目の前記ディジタル信号に対応
する電流値を有する電流を出力する電流源トランジスタ
セルが、前記2n-1-1個の同一サイズのトランジスタのう
ち2m-1個の当該トランジスタを並列に接続して構成され
ている。
信号に対応する電流値によってアナログ信号を出力する
DAコンバータにおいて、前記ｎビットのうち上位１ビッ
トをセグメント回路で構成し、前記ｎビットのうち下位
ｎ−１ビットを、ｎ−１個の電流源を含み当該ｎ−１個
の電流源のうち第ｍ番目（１≦ｍ≦ｎ−１）の前記電流
源から出力される電流の電流値が前記ディジタル信号の
最下位ビットを形成する前記電流源から出力される電流
の電流値に対して2m-1倍で示される重み付け回路で構成
すると共に、当該重み付け回路においては、前記ｎ−１
個の電流源のそれぞれが2n-1-1個の同一サイズのトラン
ジスタにより構成されていると共に、第ｍ番目の前記電
流源に含まれ、ｍビット目の前記ディジタル信号に対応
する電流値を有する電流を出力する電流源トランジスタ
セルが、前記2n-1-1個の同一サイズのトランジスタのう
ち2m-1個の当該トランジスタを並列に接続して構成され
ている。
第１図において、請求項１記載の発明によれば、電流
源トランジスタセルT1〜T4は、それぞれ、同一サイズの
トランジスタｔを１個、２個、４個、８個含むので、該
電流源トランジスタセルT1〜T4からの電流値の比は、1:
2:4:8である。そして、トランジスタt1〜t8は、同一サ
イズであるので、電流源トランジスタセルT1〜T4間の誤
差は小さくなり、微分直線性が向上する。
源トランジスタセルT1〜T4は、それぞれ、同一サイズの
トランジスタｔを１個、２個、４個、８個含むので、該
電流源トランジスタセルT1〜T4からの電流値の比は、1:
2:4:8である。そして、トランジスタt1〜t8は、同一サ
イズであるので、電流源トランジスタセルT1〜T4間の誤
差は小さくなり、微分直線性が向上する。
また、ｎ個の電流源の全てが夫々に2n-1個の同一サイ
ズのトランジスタにより構成されているので、各電流源
におけるレイアウトパターンの疎密状態が各電流源につ
いて同じとなり（すなわち、各電流源におけるレイアウ
トパターンが均一化されて）、各電流源トランジスタセ
ル間における特性のばらつきを低減することができる。
ズのトランジスタにより構成されているので、各電流源
におけるレイアウトパターンの疎密状態が各電流源につ
いて同じとなり（すなわち、各電流源におけるレイアウ
トパターンが均一化されて）、各電流源トランジスタセ
ル間における特性のばらつきを低減することができる。
一方、請求項２記載の発明によれば、重み付け回路ま
たは重み付け回路とセグメント回路を併用することによ
って、セグメント回路のみを使用する場合と比較して、
必要な面積の増加が抑制される。
たは重み付け回路とセグメント回路を併用することによ
って、セグメント回路のみを使用する場合と比較して、
必要な面積の増加が抑制される。
更に、各電流源を構成する全てのトランジスタが同一
サイズであるので、各電流源トランジスタセル間の誤差
が小さくなり微分直線性が向上する。
サイズであるので、各電流源トランジスタセル間の誤差
が小さくなり微分直線性が向上する。
更にまた、ｎ−１個の電流源の全てが夫々に2n-1-1個
の同一サイズのトランジスタにより構成されているの
で、各電流源におけるレイアウトパターンの疎密状態が
各電流源について同じとなり、各電流源トランジスタセ
ル間における特性のばらつきを更に低減することができ
る。
の同一サイズのトランジスタにより構成されているの
で、各電流源におけるレイアウトパターンの疎密状態が
各電流源について同じとなり、各電流源トランジスタセ
ル間における特性のばらつきを更に低減することができ
る。
第２図には、本発明の第１実施例による重み付け回路
を使用したDAコンバータが示されている。
を使用したDAコンバータが示されている。
第２図において、DAコンバータは、３ビットタイプで
あり、このため、重み付け回路10は、３個の電流源G1〜
G3内の夫々に電流源トランジスタセルT1〜T3を含む。こ
こで、各電流源トランジスタセルＴは、４個の同一サイ
ズのトランジスタt1〜t4を備えている。そして、電流源
トランジスタセルT1は、１個のトランジスタt1のみを使
用し、他のトランジスタt2〜t4を接続していない。ま
た、電流源トランジスタセルT2は、２個のトランジスタ
t1、t2のみを使用し、他のトランジスタt3、t4を接続し
ていない。また、電流源トランジスタセルT3は、４個の
全てのトランジスタt1〜t4を使用している。この結果、
電流源トランジスタセルT1、T2、T3からの電流値の比
は、1:2:4である。
あり、このため、重み付け回路10は、３個の電流源G1〜
G3内の夫々に電流源トランジスタセルT1〜T3を含む。こ
こで、各電流源トランジスタセルＴは、４個の同一サイ
ズのトランジスタt1〜t4を備えている。そして、電流源
トランジスタセルT1は、１個のトランジスタt1のみを使
用し、他のトランジスタt2〜t4を接続していない。ま
た、電流源トランジスタセルT2は、２個のトランジスタ
t1、t2のみを使用し、他のトランジスタt3、t4を接続し
ていない。また、電流源トランジスタセルT3は、４個の
全てのトランジスタt1〜t4を使用している。この結果、
電流源トランジスタセルT1、T2、T3からの電流値の比
は、1:2:4である。
そして、トランジスタt1〜t4は、同一サイズであるの
で、電流源トランジスタセルT1、T2、T3間の誤差が小さ
く、微分直線性が向上している。
で、電流源トランジスタセルT1、T2、T3間の誤差が小さ
く、微分直線性が向上している。
なお、（D0、▲▼）、（D1、▲▼）、（D2、
▲▼）は、３ビットの入力デジタル信号の各入力端
子を示し、例えば、デジタル信号のうち第１ビット、第
２ビットが「Ｈ」レベルであり、第３ビットが「Ｌ」レ
ベルである場合には、入力端子D0、D1が「Ｈ」レベルで
あり、入力端子▲▼が「Ｈ」レベルであるので、電
流源トランジスタセルT1、T2からの電流値の和が負荷14
に供給される。このようにして、３ビットの入力デジタ
ル信号がアナログ信号に変換される。
▲▼）は、３ビットの入力デジタル信号の各入力端
子を示し、例えば、デジタル信号のうち第１ビット、第
２ビットが「Ｈ」レベルであり、第３ビットが「Ｌ」レ
ベルである場合には、入力端子D0、D1が「Ｈ」レベルで
あり、入力端子▲▼が「Ｈ」レベルであるので、電
流源トランジスタセルT1、T2からの電流値の和が負荷14
に供給される。このようにして、３ビットの入力デジタ
ル信号がアナログ信号に変換される。
また、バイアス回路12とのカレントミラーの精度を向
上させるために、バイアス回路12内の電流源トランジス
タセルTbを前記トランジスタセルT1、T2、T3と同様に
（同一サイズの複数のトランジスタで）構成してもよ
い。
上させるために、バイアス回路12内の電流源トランジス
タセルTbを前記トランジスタセルT1、T2、T3と同様に
（同一サイズの複数のトランジスタで）構成してもよ
い。
また、入力端子D0、▲▼、D1、▲▼、D2、▲
▼に接続された電流源トランジスタセルT4〜T9は実
施例では単独で示されているが、電流源トランジスタセ
ルT4、T6、T8、及び、電流源トランジスタセルT5、T7、
T9を前記電流源トランジスタセルT1、T2、T3と同様に
（同一サイズの複数のトランジスタで）構成してもよ
い。
▼に接続された電流源トランジスタセルT4〜T9は実
施例では単独で示されているが、電流源トランジスタセ
ルT4、T6、T8、及び、電流源トランジスタセルT5、T7、
T9を前記電流源トランジスタセルT1、T2、T3と同様に
（同一サイズの複数のトランジスタで）構成してもよ
い。
次に、第３図には、本発明の第２実施例による重み付
け回路を使用したDAコンバータが示されている。
け回路を使用したDAコンバータが示されている。
第３図において、DAコンバータは６ビットタイプであ
り、重み付け回路10及びセグメント回路16を含む。ここ
で、重み付け回路10は、６ビットのうち下位２ビットを
担当し、セグメント回路16は、６ビットのうち上位４ビ
ットを担当する。
り、重み付け回路10及びセグメント回路16を含む。ここ
で、重み付け回路10は、６ビットのうち下位２ビットを
担当し、セグメント回路16は、６ビットのうち上位４ビ
ットを担当する。
重み付け回路10は、２個の電流源G1及びG2内の夫々に
電流源トランジスタ電流源G1、T2を含み、各セルＴは、
４個の同一サイズのトランジスタt1〜t4を備えている。
そして、電流源トランジスタセルT1は、１個のトランジ
スタt1のみを使用し、他のトランジスタt2〜t4を接続し
ていない。また、電流源トランジスタセルT2は、２個の
トランジスタt1、t2のみを使用し、他のトランジスタ
t3、t4を接続していない。以上の構成により、電流源ト
ランジスタセルT1は、下位２ビットのうち第１ビットを
担当し、電流源トランジスタセルT2は、下位２ビットの
うち第２ビットを担当する。
電流源トランジスタ電流源G1、T2を含み、各セルＴは、
４個の同一サイズのトランジスタt1〜t4を備えている。
そして、電流源トランジスタセルT1は、１個のトランジ
スタt1のみを使用し、他のトランジスタt2〜t4を接続し
ていない。また、電流源トランジスタセルT2は、２個の
トランジスタt1、t2のみを使用し、他のトランジスタ
t3、t4を接続していない。以上の構成により、電流源ト
ランジスタセルT1は、下位２ビットのうち第１ビットを
担当し、電流源トランジスタセルT2は、下位２ビットの
うち第２ビットを担当する。
セグメント回路16は、４ビットであるので、15（＝24
−１）個の同一特性（同一の電流値を出力する）の電流
源トランジスタセルI1、I2〜I14、I15を含む。各電流源
トランジスタセルＩは、４個の同一サイズのトランジス
タt1〜t4を備え、４個の全てのトランジスタt1〜t4を使
用している。
−１）個の同一特性（同一の電流値を出力する）の電流
源トランジスタセルI1、I2〜I14、I15を含む。各電流源
トランジスタセルＩは、４個の同一サイズのトランジス
タt1〜t4を備え、４個の全てのトランジスタt1〜t4を使
用している。
そして、セグメント回路16内の電流源トランジスタセ
ルＩのトランジスタt1〜t4は、重み付け回路10内の電流
源Ｇのトランジスタt1〜t4と同一サイズであるので、上
位４ビットと下位２ビットとの間の誤差が小さくなり、
微分直線性が向上する。
ルＩのトランジスタt1〜t4は、重み付け回路10内の電流
源Ｇのトランジスタt1〜t4と同一サイズであるので、上
位４ビットと下位２ビットとの間の誤差が小さくなり、
微分直線性が向上する。
なお、第１実施例と同様に、バイアス回路12内の電流
源トランジスタセルTbをトランジスタセルT1、T2、電流
源トランジスタセルＩと同様に（同サイズの複数のトラ
ンジスタで）構成してもよい。
源トランジスタセルTbをトランジスタセルT1、T2、電流
源トランジスタセルＩと同様に（同サイズの複数のトラ
ンジスタで）構成してもよい。
また、第２実施例においては、セグメント回路16が上
位４ビットを担当し、重み付け回路10が下位２ビットを
担当しており、セグメント回路16の担当するビット数が
少ない（４ビット）ので、セグメント回路16内の電流源
トランジスタセルＩの個数は少ない。それゆえ、セグメ
ント回路16に必要な面積が大幅に増加することがない。
位４ビットを担当し、重み付け回路10が下位２ビットを
担当しており、セグメント回路16の担当するビット数が
少ない（４ビット）ので、セグメント回路16内の電流源
トランジスタセルＩの個数は少ない。それゆえ、セグメ
ント回路16に必要な面積が大幅に増加することがない。
また、第３図の第２実施例を一般的な形式で述べる
と、次のようになる。
と、次のようになる。
ｎビットのDAコンバータにおいて、ｎビットを上位ｌ
ビット、下位ｎ−ｌビットに分割する。
ビット、下位ｎ−ｌビットに分割する。
下位ｎ−ｌビットは、重み付け方式により処理され、
上位ｌビットは、セグメント方式により処理される。す
なわち、下位ｎ−ｌビットの重み付け方式においては、
ｎ−ｌ個の電流源が使用され、ｉ番目の電流源は、2i-1
（１≦ｉ≦ｎ−ｌ）の電流値を有する。ここで、下位ｎ
−ｌビットのｉ番目のビットが「Ｈ」レベルであるか
「Ｌ」レベルであるかにより、ｉ番目の電流源から電流
値2i-1の電流が出力される。そして、全ての電流源から
の電流値の和が、重み付け方式による出力とされる。
上位ｌビットは、セグメント方式により処理される。す
なわち、下位ｎ−ｌビットの重み付け方式においては、
ｎ−ｌ個の電流源が使用され、ｉ番目の電流源は、2i-1
（１≦ｉ≦ｎ−ｌ）の電流値を有する。ここで、下位ｎ
−ｌビットのｉ番目のビットが「Ｈ」レベルであるか
「Ｌ」レベルであるかにより、ｉ番目の電流源から電流
値2i-1の電流が出力される。そして、全ての電流源から
の電流値の和が、重み付け方式による出力とされる。
上位ｌビットのセグメント方式においては、２ｎ−ｌ
の電流値を有する同一の電流源を２ｌ−１個使用する。
上位ｌビットは、デコードされ、該上位ｌビットが示す
個数だけ電流源から電流が出力される。そして、出力さ
れた電流値の和が、セグメント方式による出力とされ
る。
の電流値を有する同一の電流源を２ｌ−１個使用する。
上位ｌビットは、デコードされ、該上位ｌビットが示す
個数だけ電流源から電流が出力される。そして、出力さ
れた電流値の和が、セグメント方式による出力とされ
る。
以上のようにして、重み付け方式による下位ｎ−ｌビ
ットの出力とセグメントによる上位ｌビットの出力との
和が、DAコンバータの出力とされる。
ットの出力とセグメントによる上位ｌビットの出力との
和が、DAコンバータの出力とされる。
なお、重み付け方式における電流源及びセグメント方
式による電流源は、２ｎ−ｌ個の同一サイズのトランジ
スタから構成されていてもよい。この場合に、重み付け
方式におけるｉ番目の電流源は、２ｎ−ｌ個の同一サイ
ズのトランジスタのうち2i-1（１≦ｉ≦ｎ−ｌ）個のト
ランジスタを使用している。また、セグメント方式にお
ける各電流源は、２ｎ−ｌ個の同一サイズのトランジス
タを全て使用している。
式による電流源は、２ｎ−ｌ個の同一サイズのトランジ
スタから構成されていてもよい。この場合に、重み付け
方式におけるｉ番目の電流源は、２ｎ−ｌ個の同一サイ
ズのトランジスタのうち2i-1（１≦ｉ≦ｎ−ｌ）個のト
ランジスタを使用している。また、セグメント方式にお
ける各電流源は、２ｎ−ｌ個の同一サイズのトランジス
タを全て使用している。
以上説明したように、請求項１記載の発明によれば、
ｎ個の電流源の夫々を各電流源毎に2n-1個の同一サイズ
のトランジスタにより構成し、当該一の電流源内の複数
のトランジスタのうち必要な個数のトランジスタを使用
して電流源トランジスタセルを構成するので、各電流源
トランジスタセルを高精度化することができる。従っ
て、各電流源トランジスタ間の誤差が小さくなり、微分
直線性が向上する。
ｎ個の電流源の夫々を各電流源毎に2n-1個の同一サイズ
のトランジスタにより構成し、当該一の電流源内の複数
のトランジスタのうち必要な個数のトランジスタを使用
して電流源トランジスタセルを構成するので、各電流源
トランジスタセルを高精度化することができる。従っ
て、各電流源トランジスタ間の誤差が小さくなり、微分
直線性が向上する。
また、ｎ個の電流源の全てが夫々に2n-1個の同一サイ
ズのトランジスタにより構成されているので、各電流源
におけるレイアウトパターンの疎密状態が各電流源につ
いて同じとなり（すなわち、各電流源におけるレイアウ
トパターンが均一化されて）、各電流源トランジスタセ
ル間における特性のばらつきを低減することができる。
ズのトランジスタにより構成されているので、各電流源
におけるレイアウトパターンの疎密状態が各電流源につ
いて同じとなり（すなわち、各電流源におけるレイアウ
トパターンが均一化されて）、各電流源トランジスタセ
ル間における特性のばらつきを低減することができる。
また、請求項２記載の発明によれば、重み付け回路と
セグメント回路とを併用しているので、セグメント回路
のみを使用する場合と比較して必要な面積の増加が抑制
される。
セグメント回路とを併用しているので、セグメント回路
のみを使用する場合と比較して必要な面積の増加が抑制
される。
更に、各電流源を構成する全てのトランジスタが同一
サイズであるので、各電流源トランジスタセル間の誤差
が小さくなり微分直線性が向上する。
サイズであるので、各電流源トランジスタセル間の誤差
が小さくなり微分直線性が向上する。
更にまた、ｎ−１個の電流源の全てが夫々に2n-1-1個
の同一サイズのトランジスタにより構成されているの
で、各電流源におけるレイアウトパターンの疎密状態が
各電流源について同じとなり、各電流源トランジスタセ
ル間における特性のばらつきを更に低減することができ
る。
の同一サイズのトランジスタにより構成されているの
で、各電流源におけるレイアウトパターンの疎密状態が
各電流源について同じとなり、各電流源トランジスタセ
ル間における特性のばらつきを更に低減することができ
る。
第１図は、本発明の原理による重み付け回路の回路図、 第２図は、本発明の第１実施例による重み付け回路を使
用したDAコンバータの回路図、 第３図は、本発明の第２実施例による重み付け回路を使
用したDAコンバータの回路図、 第４図は、従来の重み付け回路の回路図、 第５図は、従来の重み付け回路を使用したDAコンバータ
の回路図、 第６図は、セグメント回路を使用したDAコンバータの回
路図である。 10……重み付け回路 12……バイアス回路 14……負荷 16……セグメント回路 G1〜G4……電流源 T1〜T4……電流源トランジスタセル t1〜t8……同一サイズのトランジスタ I1〜I15……電流源トランジスタセル
用したDAコンバータの回路図、 第３図は、本発明の第２実施例による重み付け回路を使
用したDAコンバータの回路図、 第４図は、従来の重み付け回路の回路図、 第５図は、従来の重み付け回路を使用したDAコンバータ
の回路図、 第６図は、セグメント回路を使用したDAコンバータの回
路図である。 10……重み付け回路 12……バイアス回路 14……負荷 16……セグメント回路 G1〜G4……電流源 T1〜T4……電流源トランジスタセル t1〜t8……同一サイズのトランジスタ I1〜I15……電流源トランジスタセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関戸 裕治 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭58−225722（ＪＰ，Ａ) 特開 昭61−152128（ＪＰ，Ａ) 特開 平２−55421（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H01L 27/04 H01L 27/06 H01L 27/08
Claims (2)
- 【請求項１】ｎビットのディジタル信号に対応する電流
値によってアナログ信号を出力するDAコンバータであっ
て、ｎ個の電流源（G 1 〜G n ）を含み当該ｎ個の電流源
（G 1 〜G n ）のうち第ｍ番目（１≦ｍ≦ｎ）の前記電流源
（G m ）から出力される電流の電流値が、前記ディジタル
信号の最下位ビットを形成する前記電流源から出力され
る電流の電流値に対して2m-1倍で示される重み付け回路
を有するDAコンバータにおいて、 前記ｎ個の電流源（G 1 〜G n ）のそれぞれが2n-1個の同一
サイズのトランジスタ（t1〜t2 n-1）により構成されて
いると共に、 第ｍ番目の前記電流源（G m ）に含まれ、ｍビット目の前
記ディジタル信号に対応する電流値を有する電流を出力
する電流源トランジスタセル（Tm）を、前記2n-1個の同
一サイズのトランジスタのうち2m-1個の当該トランジス
タ（t1〜t2 m-1）を並列に接続して構成したことを特徴
とするDAコンバータ。 - 【請求項２】ｎビットのディジタル信号に対応する電流
値によってアナログ信号を出力するDAコンバータにおい
て、 前記ｎビットのうち上位１ビットをセグメント回路で構
成し、 前記ｎビットのうち下位ｎ−１ビットを、ｎ−１個の電
流源を含み当該ｎ−１個の電流源のうち第ｍ番目（１≦
ｍ≦ｎ−１）の前記電流源から出力される電流の電流値
が前記ディジタル信号の最下位ビットを形成する前記電
流源から出力される電流の電流値に対して2m-1倍で示さ
れる重み付け回路で構成すると共に、 当該重み付け回路においては、 前記ｎ−１個の電流源のそれぞれが2n-1-1個の同一サイ
ズのトランジスタにより構成されていると共に、 第ｍ番目の前記電流源に含まれ、ｍビット目の前記ディ
ジタル信号に対応する電流値を有する電流を出力する電
流源トランジスタセルを、前記2n-1-1個の同一サイズの
トランジスタのうち2m-1個の当該トランジスタを並列に
接続して構成したことを特徴とするDAコンバータ。
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|---|---|---|---|
| JP2150621A JP3039791B2 (ja) | 1990-06-08 | 1990-06-08 | Ｄａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150621A JP3039791B2 (ja) | 1990-06-08 | 1990-06-08 | Ｄａコンバータ |
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| Publication Number | Publication Date |
|---|---|
| JPH0442619A JPH0442619A (ja) | 1992-02-13 |
| JP3039791B2 true JP3039791B2 (ja) | 2000-05-08 |
Family
ID=15500871
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150621A Expired - Fee Related JP3039791B2 (ja) | 1990-06-08 | 1990-06-08 | Ｄａコンバータ |
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| JP (1) | JP3039791B2 (ja) |
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