JPH0990405A

JPH0990405A - 薄膜トランジスタ

Info

Publication number: JPH0990405A
Application number: JP24347995A
Authority: JP
Inventors: Masahiro Fujiwara; 正弘藤原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-09-21
Filing date: 1995-09-21
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】光入射によるオフ電流の増加を防ぐと共に、
遮光膜による容量の画像への悪影響を低減する。【解決手段】チャンネル領域１０４、ソース領域およ
びドレイン領域１１２を有する半導体薄膜の上下に、絶
縁膜１０３、１０５を介して上部ゲート電極１０６、１
０７および下部ゲート電極１０２が形成されている。下
部ゲート電極１０２の少なくとも一部は隣接する上部ゲ
ート電極１０６、１０７と重なっており、ソース領域お
よびドレイン領域１１１、１１２とは重なっていない。
半導体薄膜の下部電極上の部分１１４には、ソース領域
およびドレイン領域１１１、１１２と同じ導電型の不純
物を低濃度に導入してもよい。上部ゲート電極１０６、
１０７および下部ゲート電極１０２は同一の信号線に接
続してもよく、下部ゲート電極１０２に一定の電圧を印
加してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばアクティ
ブマトリックス型液晶パネル（以下、ＡＭＬＣＤと称す
る）にマトリックス状に設けられた画素のオンオフを制
御するスイッチング素子として好適に用いられる薄膜ト
ランジスタに関する。

【０００２】

【従来の技術】近年、多結晶シリコン（以下、ｐ−Ｓｉ
と称する）を半導体層に用いた薄膜トランジスタ（以
下、ＴＦＴと称する）に関する研究が活発に行われてい
る。このｐ−Ｓｉ・ＴＦＴを上述した画素用のスイッチ
ング素子として用いたＡＭＬＣＤにおいては、ドライバ
回路を同一基板上に形成することが可能であり、コスト
低減、基板サイズの縮小化等の効果が期待できる。ま
た、上記ｐ−Ｓｉ・ＴＦＴにおいては、ゲート電極をマ
スクとしてイオン注入を行うことにより、ゲート電極と
ソース領域およびドレイン領域とを自己整合的に作製す
ることが可能となる。このため、ｐ−Ｓｉ・ＴＦＴを画
素のスイッチング素子として用いた場合に、画素電極と
ゲート電極との間の容量結合による画素信号の変動を抑
えることができる。

【０００３】しかし、画素のスイッチング素子としてｐ
−Ｓｉ・ＴＦＴを用いた場合には、非晶質シリコン（以
下、ａ−Ｓｉ：Ｈと称する）を半導体層に用いたａ−Ｓ
ｉ：Ｈ・ＴＦＴに比べてオフ電流が高く、特に、ソース
−ドレイン電圧が高くなると、急激にオフ電流が増加す
るという問題がある。このような現象が生じる理由は、
ソースードレイン電圧が高くなると、ドレイン端の電界
強度が強くなって、欠陥準位を介したトンネル電流や熱
励起電流等が流れるためであると一般に説明されてい
る。

【０００４】この問題を解決するために、例えば図１０
に示すような複数のゲート電極２０５、２０６を有する
デュアルゲート構造のＴＦＴが提案されている（特公平
５−４４１９５号）。また、図１１に示すようなオフセ
ット領域またはＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）領域２１３ａを有するオフセット構造また
はＬＤＤ構造のＴＦＴが提案されている（特公平３−３
４６９９号）。さらに、図１２に示すようなデュアルゲ
ートのオフセット構造またはＬＤＤ構造のＴＦＴが提案
されている（特開平２−１３５７８０号）。尚、これら
の図において、２０１はガラス基板、２０２は絶縁膜、
２０３はチャンネル領域、２０４はゲート絶縁膜、２０
５および２０６はゲート電極、２０７は層間絶縁膜、２
０８および２０９はソース電極およびドレイン電極、２
１０、２１１および２１３はソース領域およびドレイン
領域、２１３ａはオフセット領域またはＬＤＤ領域を示
す。

【０００５】このように複数のゲート電極２０５、２０
６を設けた構造では、ソース−ドレイン電圧が個々のゲ
ート電極に対応したＴＦＴに分割されるので、オフ電流
が低減される。また、オフセット領域またはＬＤＤ領域
２１３ａを設けた構造では、ソース−ドレイン電圧がオ
フセット領域またはＬＤＤ領域に分散されるので、電界
強度が減少してオフ電流が低減される。オフセット構造
またはＬＤＤ構造では、ソース−ドレイン抵抗が増大し
てオン電流が減少するという欠点もあるが、ｐ−Ｓｉ・
ＴＦＴでは移動度が高いので問題が生じない。

【０００６】

【発明が解決しようとする課題】一般に、トップゲート
構造のＴＦＴには、基板裏面からの光入射により光伝導
が生じて、オフ電流が増加するという問題がある。従来
のａ−Ｓｉ：Ｈ・ＴＦＴでは、一般に逆スタガ構造が採
用されるので、ゲート電極が自動的に遮光膜となって、
問題は生じない。しかし、トップゲート構造を採用した
場合には、このような光入射によるオフ電流の増加とい
う問題が生じる。

【０００７】この問題を解決するために、トップゲート
構造のＴＦＴでは、図１３に示すように、チャンネル領
域３０４の下側に、絶縁膜３０３を介してゲート電極３
０６よりも大きい形状の遮光膜３０２を形成することが
一般的に行われている。この場合は、プロセス温度の関
係から遮光膜として金属を用いることが多いので、図１
３および図１４に示すように、ソース領域およびドレイ
ン領域３１０、３１１と遮光膜３０２との間に寄生容量
３１２、３１３が発生する。このため、遮光膜３０２を
ゲートバスラインやソースバスライン等と接続すると、
バスラインの電圧変化がこの寄生容量を介して画素電圧
の変動をもたらすことになり、画像に悪影響を与えると
いう問題がある。尚、この図１３において、３０１はガ
ラス基板、３０２は遮光膜、３０３は絶縁膜、３０４は
チャンネル領域、３０５はゲート絶縁膜、３０６はゲー
ト電極、３０７は層間絶縁膜、３０８および３０９はソ
ース領域およびドレイン電極、３１０および３１１はソ
ース領域およびドレイン領域、３１２および３１３は寄
生容量を示す。

【０００８】本発明は、このような従来技術の課題を解
決すべくなされたものであり、光入射によるオフ電流の
増加を防ぐことができ、遮光膜による寄生容量が画像に
悪影響を及ぼすのを防ぐことができる薄膜トランジスタ
（ＴＦＴ）を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の薄膜トランジス
タは、チャンネル領域の両側にソース領域とドレイン領
域とを有する半導体薄膜の該チャンネル領域を挟んで一
方側に、絶縁膜を介して２以上の上部ゲート電極が形成
され、他方側に絶縁膜を介して１以上の下部ゲート電極
が、各下部ゲート電極の両端部を相互に隣接する上部ゲ
ート電極の各々に対して重畳させて形成され、そのこと
により上記目的が達成される。

【００１０】本発明の薄膜トランジスタにおいて、前記
半導体薄膜の前記上部ゲート電極とは重畳しない部分
に、前記ソース領域およびドレイン領域に導入されてい
る不純物と同じ導電型の不純物が該ソース領域およびド
レイン領域よりも低濃度に導入されている構成とするこ
とができる。

【００１１】本発明の薄膜トランジスタにおいて、前記
上部ゲート電極および下部ゲート電極が同一の信号線に
接続されている構成、または前記下部ゲート電極に一定
の電圧が印加されている構成とすることができる。

【００１２】以下に、本発明の作用について説明する。

【００１３】本発明にあっては、半導体薄膜を挟んで２
以上の上部ゲート電極と１以上の下部ゲート電極とが形
成され、各下部ゲート電極の両端部が相互に隣接する上
部ゲート電極の各々に対して重畳している。この構造に
より、ソース−ドレイン電圧が各々のゲート電極に対応
したＴＦＴに分散され、これによりオフ電流が低減され
る。

【００１４】また、ＭＩＳ型ＴＦＴでは、キャリアがゲ
ート電極に近い絶縁膜の界面に形成されるので、下部ゲ
ート電極で構成されるＴＦＴと、上部ゲート電極で構成
されるＴＦＴの間では、チャンネル領域の膜厚方向の中
央部が空乏化する。その結果、さらにオフ電流が低減さ
れる。

【００１５】さらに、光が基板裏面から入射しても、下
部ゲート電極で構成されるＴＦＴが下部ゲート電極の陰
になるので、光電流の発生が抑えられる。

【００１６】また、上部ゲート電極とソース領域および
ドレイン領域とは自己整合的に形成でき、下部ゲート電
極はソース領域およびドレイン領域と重ならないので、
画素電極とゲート電極との容量結合による画素電圧の変
動が抑制される。

【００１７】半導体薄膜の上部ゲート電極とは重畳しな
い部分に、ソース領域およびドレイン領域と同じ導電型
の不純物を低濃度に導入すると、下部ゲート電極がオフ
レベルになった時に、半導体薄膜の下部ゲート電極上の
部分が空乏化され、さらにオフ電流の低減を図ることが
できる。このＬＤＤ領域は、上部ゲート電極をマスクと
して不純物導入を行うことにより、注入領域を正確に制
御できる。

【００１８】上部ゲート電極および下部ゲート電極は、
同一の信号線に接続してもよく、下部ゲート電極に一定
の電圧を印加してもよい。下部ゲート電極に一定の電圧
を印加する場合には、全体として最もオンオフ比が高く
なるように電圧を印加する。この場合、下部ゲート電極
と上部ゲート電極とを接続する必要が無い。

【００１９】

【実施形態】以下、本発明の実施形態について、図面を
参照しながら説明する。

【００２０】本実施形態のＴＦＴは、例えば図１（ａ）
に示すように、ガラス基板１０１上に、チャンネル領域
１０４、ソース領域およびドレイン領域１１１、１１２
を有する半導体薄膜が形成され、その上下に、絶縁膜１
０３、１０５を介して上部ゲート電極１０６、１０７お
よび下部ゲート電極１０２が形成されている。下部ゲー
ト電極１０２はソース領域およびドレイン領域１１１、
１１２と重なっておらず、また、その一部は、隣接する
上部ゲート電極１０６、１０７と重なっている。その上
には、上部ゲート電極１０６、１０７を覆うように層間
絶縁膜１０８が形成され、絶縁膜１０５および層間絶縁
膜１０８に形成されたコンタクトホールを介して、ソー
ス電極およびドレイン電極１０９、１１０がソース領域
およびドレイン領域１１１、１１２に接続されている。

【００２１】この構造によれば、従来の複数ゲート電極
を有するＴＦＴと同様に、ソース−ドレイン電圧が個々
のゲート電極に対応したＴＦＴに分割されるので、オフ
電流が低減される。

【００２２】本実施形態の構造をＭＩＳ型ＴＦＴに適用
した場合には、キャリアがそれぞれのゲート電極に近い
絶縁膜の界面に形成され、例えばＮｃｈＴＦＴのオフ
状態では、図１（ｂ）に示すように、正孔が絶縁膜１０
３、１０５とチャンネル領域１０４との界面に形成され
る。このため、中央の下部ゲート電極１０２で構成され
るＴＦＴと、両端の上部ゲート電極１０６、１０７で構
成されるＴＦＴの間で、チャンネル領域１０４の膜厚方
向の中央部１１３が空乏化する。その結果、膜厚分のオ
フセット領域が形成されることになり、さらにオフ電流
が低減される。また、本実施形態においては、図２
（ｃ）に示すように、光が基板裏面から入射する場合、
下部ゲート電極１０２で構成されるＴＦＴが下部ゲート
電極１０２の陰になる。このため、チャンネル１０４で
の正孔−電子対の発生が抑えられ、オフ電流の増加を防
ぐことができる。光が基板表面から入射する場合には、
従来のトップゲート構造のＴＦＴと同様に、上部ゲート
電極１０６、１０７により遮光することができる。

【００２３】また、本実施形態においては、上部ゲート
電極１０５、１０６とソース領域およびドレイン領域１
１１、１１２とは自己整合的に形成することができ、か
つ、下部ゲート電極１０２はソース領域およびドレイン
領域１１１、１１２と重ならないので、画素電極とゲー
ト電極との容量結合による画素電圧の変動が抑制され、
画像への悪影響が少なくなる。

【００２４】さらに、図２（ｄ）に示すように、半導体
薄膜の下部電極１０２上の部分１１４に、ソース領域お
よびドレイン領域１１１、１１２と同じ導電型の不純物
を低濃度に導入すると、下部ゲート電極１０２がオフレ
ベルになった時に、チャンネル領域１０４にソース領域
およびドレイン領域１１１、１１２と反対導電型のキャ
リアが発生するのを防ぐことができる。その結果、半導
体薄膜の下部ゲート電極１０２上の部分１１４を空乏化
して実質的に高抵抗とすることができ、オフ電流の低減
を図ることができる。また、従来のＬＤＤ構造と同様
に、ソース−ドレイン電圧がＬＤＤ領域に分散されこと
によっても、オフ電流が低減される。このＬＤＤ領域１
１４は、上部ゲート電極１０６、１０７をマスクとして
不純物導入を行うことにより、注入領域を正確に制御で
き、容易に作製することができる。上部ゲート電極１０
５、１０６および下部ゲート電極１０２は、同一の信号
線に接続して使用することもでき、下部ゲート電極１０
２に一定の電圧が印加されるようにしてもよい。下部ゲ
ート電極１０２に一定の電圧を印加する場合には、全体
として最もオンオフ比が高くなるような電圧を印加す
る。この場合、下部ゲート電極１０２と上部ゲート電極
１０５、１０６とを接続する必要が無いので、プロセス
の簡略化を図ることができる。

【００２５】ここでは、１つの下部ゲート電極１０２と
２つの上部ゲート電極１０５、１０６を有する構成につ
いて説明したが、下部ゲート電極が１以上で上部ゲート
電極が２以上の構成としてもよい。この場合にも、同様
の効果が得られることはもちろんである。また、Ｎｃｈ
ＴＦＴについて説明したが、ＰｃｈＴＦＴについて
も同様である。

【００２６】

【実施例】以下、本発明の具体的な実施例について説明
する。

【００２７】（実施例１）図４（ｇ）に本実施例１のＴ
ＦＴの断面図を示す。

【００２８】このＴＦＴは、ガラス基板４０１上に、ｐ
−Ｓｉからなる半導体薄膜４０４が形成され、その上下
に、絶縁膜４０３、４０５を介して上部ゲート電極４０
６、４０６および下部ゲート電極４０２が形成されてい
る。下部ゲート電極４０２はソース領域およびドレイン
領域と重なっておらず、また、その一部は、隣接する上
部ゲート電極４０６、４０６と重なっている。その上に
は、上部ゲート電極４０６、４０６を覆うように層間絶
縁膜４０８が形成され、絶縁膜４０５および層間絶縁膜
４０８に形成されたコンタクトホールを介して、ソース
電極およびドレイン電極４０９、４０９がソース領域お
よびドレイン領域に接続されている。

【００２９】このＴＦＴの作製方法を図３および図４に
従って説明する。

【００３０】まず、図３（ａ）に示すように、ガラス基
板４０１上にＴａ膜を成膜し、これをパターニングして
下部ゲート電極４０２を形成する。

【００３１】次に、図３（ｂ）に示すように、厚み３０
０ｎｍのＳｉＯ₂膜をＡＰＣＶＤ（常圧化学気相成長）
法により成膜し、下部ゲート電極４０２に対応したゲー
ト絶縁膜４０３を形成する。

【００３２】続いて、図３（ｃ）に示すように、厚み５
０ｎｍのｐ−Ｓｉ膜をＬＰＣＶＤ（減圧化学気相成長）
法により成膜し、これをパターニングして半導体薄膜４
０４を形成する。

【００３３】その後、図３（ｄ）に示すように、厚み１
００ｎｍのＳｉＯ₂膜をＡＰＣＶＤ法により成膜し、上
部ゲート電極に対応したゲート絶縁膜４０５を形成す
る。

【００３４】次に、図４（ｅ）に示すように、その上に
Ｔａ膜を成膜し、これをパターニングして上部ゲート電
極４０６、４０６を形成する。

【００３５】続いて、図４（ｆ）に示すように、中央の
下部ゲート電極４０２に対応したチャンネル領域をレジ
スト４０７により保護して、イオン注入法によりリンイ
オンを１×１０¹⁵ｃｍ^-2、９０ｋＶで注入する。レジス
トを除去した後、活性化アニールを６００℃で２０時間
行う。

【００３６】さらに、図４（ｇ）に示すように、厚み４
００ｎｍのＳｉＯ₂膜をＡＰＣＶＤ法により成膜して層
間絶縁膜４０８を形成後、コンタクトホールを形成し、
Ａｌ電極を形成してソース電極およびドレイン電極４０
９、４０９とする。

【００３７】この実施例では、上部ゲート電極長Ｌ１、
Ｌ２を各々４μｍ、上部ゲート電極間を３μｍ、下部ゲ
ート電極長Ｌ３を７μｍ、重なり領域を各々２μｍと
し、チャンネル幅は３μｍとした。

【００３８】図５（ａ）および（ｂ）に、本実施例１の
ＴＦＴについて、下部ゲート電極４０２を上部ゲート電
極４０６に接続した場合のドレイン電流−ゲート電圧
（Ｉ_D−Ｖ_G）曲線を示す。左側の図５（ａ）のグラフは
暗時を示し、右側の図５（ｂ）のグラフは基板裏面から
の２０００ｌｘの光照射時を示す。また、通常のデュア
ルゲート構造のＴＦＴを比較例として同図に点線で示し
た。比較例のＴＦＴは、下部ゲート電極４０２の作製工
程がないこと、およびイオン注入工程で中央の下部ゲー
ト電極４０２に対応したチャンネル領域をレジスト４０
７で保護しなかったこと以外は実施例１のＴＦＴと同様
にして作製した。

【００３９】この図５（ａ）および（ｂ）によれば、暗
時のオフ電流については、本実施例１のＴＦＴと比較例
のＴＦＴとで、あまり差が見られない。しかし、基板裏
面から光を２０００ｌｘ照射した時には、本実施例１の
ＴＦＴではオフ電流の増加が殆ど見られないが、比較例
のＴＦＴでは１桁程度のオフ電流の増加が見られる。こ
のように、本実施例１の構造は、光入射時のオフ電流の
低減に非常に有効である。

【００４０】また、図５（ｃ）に、本実施例１のＴＦＴ
について、下部ゲート電極４０２を上部ゲート電極４０
６に接続しないで独立して変化させた場合の（Ｉ_D−
Ｖ_G）曲線を示す。この図５（ｃ）によれば、下部ゲー
ト電極４０２の電圧Ｖ_G２を正方向に高くしていくと、
中央の下部ゲート電極４０２に対応したＴＦＴがオン状
態になるので、オン電流は増加する。しかし、この場
合、下部ゲート電極４０２に対応したＴＦＴが単なる抵
抗体に近付くので、若干オフ電流が増加する。一方、下
部ゲート電極４０２の電圧Ｖ_G２を負方向に高くしてい
くと、中央の下部ゲート電極４０２に対応したＴＦＴが
オフ状態になるので、オン電流は減少するが、オフ電流
も減少する。

【００４１】図５（ｄ）に、本実施例１のＴＦＴについ
て、オンオフ比のＶ_G２依存性を示す。尚、オンオフ比
は、Ｖ_G＝１０Ｖ時とＶ_G＝−１０Ｖ時とのドレイン電流
の比で定義した。この図５（ｄ）によれば、本実施例１
のＴＦＴでは、Ｖ_G２が約−２Ｖ程度で最もオンオフ比
が高くなっている。従って、下部ゲート電極４０２にＶ
_G２＝−２Ｖの電圧を印加することにより、最も良好な
特性が得られると考えられる。尚、この値は、ｐ−Ｓｉ
やゲート絶縁膜の作製方法やサイズ等により変化するこ
とは言うまでもない。

【００４２】また、本実施例１のＴＦＴを液晶表示装置
のスイッチング素子として形成した場合、画素電極とゲ
ート電極との容量結合による画素電圧の変動が抑制さ
れ、画像への悪影響は見られなかった。

【００４３】（実施例２）図８に本実施例２のＴＦＴの
断面図を示す。

【００４４】このＴＦＴは、ガラス基板６０１上に、ｐ
−Ｓｉからなる半導体薄膜６０４が形成され、その上下
に、絶縁膜６０３、６０５を介して上部ゲート電極６０
６、６０６および下部ゲート電極６０２が形成されてい
る。半導体薄膜６０４の下部ゲート電極６０２上の部分
６１０には、ソース領域およびドレイン領域と同じ導電
型の不純物が低濃度に導入されている。下部ゲート電極
６０２はソース領域およびドレイン領域と重なっておら
ず、また、その一部は、隣接する上部ゲート電極６０
６、６０６と重なっている。その上には、上部ゲート電
極６０６、６０６を覆うように層間絶縁膜６０８が形成
され、絶縁膜６０５および層間絶縁膜６０８に形成され
たコンタクトホールを介して、ソース電極およびドレイ
ン電極４０９、４０９がソース領域およびドレイン領域
に接続されている。

【００４５】このＴＦＴの作製方法を図６、図７および
図８に従って説明する。

【００４６】まず、図６（ａ）に示すように、ガラス基
板６０１上にＴａ膜を成膜し、これをパターニングして
下部ゲート電極６０２を形成する。

【００４７】次に、図６（ｂ）に示すように、厚み３０
０ｎｍのＳｉＯ₂膜をＡＰＣＶＤ法により成膜し、下部
ゲート電極６０２に対応したゲート絶縁膜６０３を形成
する。続いて、図６（ｃ）に示すように、厚み５０ｎ
ｍのｐ−Ｓｉ膜をＬＰＣＶＤ法により成膜し、これをパ
ターニングして半導体薄膜６０４を形成する。

【００４８】その後、図６（ｄ）に示すように、厚み１
００ｎｍのＳｉＯ₂膜をＡＰＣＶＤ法により成膜し、上
部ゲート電極に対応したゲート絶縁膜６０５を形成す
る。

【００４９】次に、図７（ｅ）に示すように、その上に
Ｔａ膜を成膜し、これをパターニングして上部ゲート電
極６０６、６０６を形成する。

【００５０】続いて、図７（ｆ）に示すように、イオン
注入法によりリンイオンを１×１０¹²ｃｍ^-2、９０ｋＶ
で注入する。

【００５１】その後、図７（ｇ）に示すように、中央の
下部ゲート電極６０２に対応したチャンネル領域をレジ
スト６０７により保護して、イオン注入法によりリンイ
オンを１×１０¹⁵ｃｍ^-2、９０ｋＶで注入する。レジス
トを除去した後、活性化アニールを６００℃で２０Ｈ行
う。

【００５２】さらに、図８に示すように、厚み４００ｎ
ｍのＳｉＯ₂膜をＡＰＣＶＤ法により成膜して層間絶縁
膜６０８を形成後、コンタクトホールを形成し、Ａｌ電
極を形成してソース電極およびドレイン電極６０９、６
０９とする。

【００５３】この実施例では、上部ゲート電極長Ｌ１、
Ｌ２を各々４μｍ、上部ゲート電極間を３μｍ、下部ゲ
ート電極長Ｌ３を７μｍ、重なり領域を各々２μｍと
し、チャンネル幅は３μｍとした。

【００５４】図９（ａ）および（ｂ）に、本実施例２の
ＴＦＴについて、下部ゲート電極６０２を上部ゲート電
極６０６に接続した場合のドレイン電流−ゲート電圧
（Ｉ_D−Ｖ_G）曲線を示す。左側の図９（ａ）のグラフは
暗時を示し、右側の図９（ｂ）のグラフは基板裏面から
の２０００ｌｘの光照射時を示す。また、実施例１のＴ
ＦＴを点線で同図に示した。

【００５５】この図９（ａ）および（ｂ）によれば、本
実施例２のＴＦＴは、実施例１のＴＦＴに比べてオン電
流が増加している。これは、低濃度の不純物導入によ
り、下部ゲート電極６０２に対応したＴＦＴの閾値電圧
が負方向にシフトしたためである。また、Ｖ_Gを十分負
側にすることにより、下部ゲート電極６０２に対応した
ＴＦＴのチャンネル領域が空乏層化するので、実施例１
のＴＦＴに比べてオフ電流も低減している。さらに、光
照射によるオフ電流の増加も見られない。このように、
本実施例２の構造は、オフ電流の低減に非常に有効であ
る。

【００５６】また、図９（ｃ）に、本実施例２のＴＦＴ
について、下部ゲート電極６０２を上部ゲート電極６０
６に接続しないで独立して変化させた場合の（Ｉ_D−
Ｖ_G）曲線を示す。本実施例２のＴＦＴについても、実
施例１のＴＦＴと同様に、下部ゲート電極６０２の電圧
Ｖ_G２を負方向に高くしていくにつれてオン電流は減少
するが、オフ電流も減少するという傾向が見られた。

【００５７】図９（ｄ）に、本実施例２のＴＦＴについ
て、オンオフ比のＶ_G２依存性を示す。尚、オンオフ比
は、実施例１と同様に定義した。この図９（ｄ）によれ
ば、本実施例２のＴＦＴでは、ＶＧ₂が約−７Ｖ程度で
最もオンオフ比が高くなっている。従って、下部ゲート
電極６０２にＶ_G２＝−７Ｖの電圧を印加することによ
り、最も良好な特性が得られると考えられる。尚、この
値についても、ｐ−Ｓｉやゲート絶縁膜の作製方法やサ
イズ等により変化することは言うまでもない。

【００５８】また、本実施例２のＴＦＴも実施例１のＴ
ＦＴと同様に、液晶表示装置のスイッチング素子として
形成した場合、画素電極とゲート電極との容量結合によ
る画素電圧の変動が抑制され、画像への悪影響は見られ
なかった。

【００５９】上記実施例１および２では、ゲート絶縁膜
にＡＰＣＶＤ法によるＳｉＯ₂膜を、半導体層にＬＰＣ
ＶＤ法によるｐ−Ｓｉ膜、ゲート電極にＴａを用いた
が、その他の作製法や材料を用いてもよい。例えば、ゲ
ート絶縁膜の形成は、スパッタリング法やＬＰＣＶＤ
法、ＰＣＶＤ法等により行うことができ、ＳｉＮ膜やＴ
ａ₂Ｏ₅膜、Ａｌ₂Ｏ₃膜等を用いてもよい。上下の絶縁膜
の膜厚やそれらの膜厚比も、ｐ−Ｓｉ膜や絶縁膜の膜質
に応じて最適化することができる。ｐ−Ｓｉ膜の形成
は、ＬＰＣＶＤ法やＰＣＶＤ法によりａ−Ｓｉ膜を成膜
した後、固相成長やレーザーアニール、ランプアニール
等によりｐ−Ｓｉ膜としてもよい。ゲート電極の材料と
しては、作製に耐える導電性材料であればいずれも用い
ることができる。また、本発明より得られるＴＦＴ
は、ＡＭＬＣＤの画素用トランジスタや、他にイメージ
センサのスイッチングトランジスタなど、様々な用途に
適用することができる。

【００６０】

【発明の効果】以上の説明から明らかなように、本発明
によればＴＦＴのオフ電流を低減でき、光入射によるオ
フ電流の増加も防ぐことができる。また、このＴＦＴを
画素用スイッチング素子として用いると、画素電極とゲ
ート電極との容量結合による画素電圧の変動が抑制さ
れ、画像への悪影響も生じない。

【００６１】半導体薄膜の下部電極上の部分にＬＤＤ領
域を形成すると、さらにオフ電流の低減を図ることがで
きる。このＬＤＤ領域は、上部ゲート電極をマスクとし
て位置制御性良く形成することができる。

【００６２】上部ゲート電極および下部ゲート電極は、
同一の信号線に接続してもよく、下部ゲート電極に一定
の電圧を印加してもよい。下部ゲート電極に一定の電圧
を印加する場合には、全体として最もオンオフ比が高く
なるように電圧を印加することにより、特性を良好する
ことができる。このように下部ゲート電極に一定の電圧
を印加する場合には、下部ゲート電極と上部ゲート電極
とを接続する必要が無く、さらにプロセスが簡略化でき
る。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は、本発明のＴＦＴの一実
施形態を示す断面図である。

【図２】（ｃ）および（ｄ）は、本発明のＴＦＴの一実
施形態を示す断面図である。

【図３】（ａ）〜（ｄ）は、実施例１のＴＦＴの製造工
程を示す断面図である。

【図４】（ｅ）〜（ｇ）は、実施例１のＴＦＴの製造工
程を示す断面図である。

【図５】（ａ）〜（ｄ）は、実施例１のＴＦＴの特性を
示すグラフである。

【図６】（ａ）〜（ｄ）は、実施例２のＴＦＴの製造工
程を示す断面図である。

【図７】（ｅ）〜（ｇ）は、実施例２のＴＦＴの製造工
程を示す断面図である。

【図８】実施例２のＴＦＴの製造工程を示す断面図であ
る。

【図９】（ａ）〜（ｄ）は、実施例２のＴＦＴの特性を
示すグラフである。

【図１０】従来のオフ電流を低減したＴＦＴを示す断面
図である。

【図１１】従来のオフ電流を低減した他のＴＦＴを示す
断面図である。

【図１２】従来のオフ電流を低減した更に他のＴＦＴを
示す断面図である。

【図１３】従来の遮光膜を形成したＴＦＴを示す断面図
である。

【図１４】図１３のＴＦＴの等価回路である。

【符号の説明】

１０１、４０１、６０１ガラス基板１０２、４０２、６０２下部ゲート電極１０３、４０３、６０３下部ゲート電極に対応した絶
縁膜１０４チャンネル領域１０５、４０５、６０５上部ゲート電極に対応した絶
縁膜１０６、１０７、４０６、６０６上部ゲート電極１０８、４０８、６０８層間絶縁膜１０９、１１０、４０９、６０９ソース電極およびド
レイン電極１１１、１１２ソース領域およびドレイン領域１１３、１１４空乏層領域４０４、６０４半導体層４０７、６０７レジスト

Claims

【特許請求の範囲】

【請求項１】チャンネル領域の両側にソース領域とド
レイン領域とを有する半導体薄膜の該チャンネル領域を
挟んで一方側に、絶縁膜を介して２以上の上部ゲート電
極が形成され、他方側に絶縁膜を介して１以上の下部ゲ
ート電極が、各下部ゲート電極の両端部を相互に隣接す
る上部ゲート電極の各々に対して重畳させて形成されて
いる薄膜トランジスタ。
【請求項２】前記半導体薄膜の前記上部ゲート電極と
は重畳しない部分に、前記ソース領域およびドレイン領
域に導入されている不純物と同じ導電型の不純物が該ソ
ース領域およびドレイン領域よりも低濃度に導入されて
いる請求項１に記載の薄膜トランジスタ。
【請求項３】前記上部ゲート電極および下部ゲート電
極が同一の信号線に接続されている請求項１または２に
記載の薄膜トランジスタ。
【請求項４】前記下部ゲート電極に一定の電圧が印加
されている請求項１または２に記載の薄膜トランジス
タ。