JPH1187720A - 半導体装置及び液晶表示装置 - Google Patents
半導体装置及び液晶表示装置Info
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- JPH1187720A JPH1187720A JP9243054A JP24305497A JPH1187720A JP H1187720 A JPH1187720 A JP H1187720A JP 9243054 A JP9243054 A JP 9243054A JP 24305497 A JP24305497 A JP 24305497A JP H1187720 A JPH1187720 A JP H1187720A
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Abstract
(57)【要約】
【課題】 ｐ−ＳｉＴＦＴＬＣＤのｐ−Ｓｉを形成する
レーザーアニールにおいて、照射領域の強度の不均一に
起因したトランジスタ特性の悪化を防止する。 【解決手段】 チャンネル幅の大きなサンプリングＴＦ
Ｔ6が、そのチャンネル幅方向を、基板の辺に対して４
５°の方向になるように形成されている。レーザーアニ
ール時にｐ−Ｓｉ13に結晶化不良領域Rが生じても、個
々のＴＦＴ6についてはその領域の一部を通過するのみ
となり、素子特性の悪化が小さな範囲に抑えられ、表示
品位を低下することが防がれる。
レーザーアニールにおいて、照射領域の強度の不均一に
起因したトランジスタ特性の悪化を防止する。 【解決手段】 チャンネル幅の大きなサンプリングＴＦ
Ｔ6が、そのチャンネル幅方向を、基板の辺に対して４
５°の方向になるように形成されている。レーザーアニ
ール時にｐ−Ｓｉ13に結晶化不良領域Rが生じても、個
々のＴＦＴ6についてはその領域の一部を通過するのみ
となり、素子特性の悪化が小さな範囲に抑えられ、表示
品位を低下することが防がれる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、液晶表示装置（ＬＣＤ：liquid crystaldisplay）
であって、薄膜トランジスタ（ＴＦＴ：thin film tran
sistor）を表示部及び周辺部に形成した周辺駆動回路一
体型ＬＣＤの製造方法に関する。
に、液晶表示装置（ＬＣＤ：liquid crystaldisplay）
であって、薄膜トランジスタ（ＴＦＴ：thin film tran
sistor）を表示部及び周辺部に形成した周辺駆動回路一
体型ＬＣＤの製造方法に関する。
【０００２】
【従来の技術】近年、ＬＣＤは、小型、薄型、低消費電
力などの利点から、ＯＡ機器、ＡＶ機器等の分野で実用
化が進められており、特に、各画素に画像情報の書き換
えタイミングを制御するスイッチング素子として、ＴＦ
Ｔを配置したアクティブマトリクス型は、大画面、高精
細の動画表示が可能となるため、各種テレビジョン、パ
ーソナルコンピュータなどのディスプレイに用いられて
いる。
力などの利点から、ＯＡ機器、ＡＶ機器等の分野で実用
化が進められており、特に、各画素に画像情報の書き換
えタイミングを制御するスイッチング素子として、ＴＦ
Ｔを配置したアクティブマトリクス型は、大画面、高精
細の動画表示が可能となるため、各種テレビジョン、パ
ーソナルコンピュータなどのディスプレイに用いられて
いる。
【０００３】ＴＦＴは、絶縁性の基板上に金属層ととも
に半導体層を所定形状に形成することにより得られる電
界効果型トランジスタ（ＦＥＴ：field effect transis
tor）である。アクティブマトリクス型ＬＣＤにおいて
は、ＴＦＴは、液晶を挟んだ一対の基板間に形成され
た、液晶を駆動するため各キャパシタンスの一方の電極
に接続されている。
に半導体層を所定形状に形成することにより得られる電
界効果型トランジスタ（ＦＥＴ：field effect transis
tor）である。アクティブマトリクス型ＬＣＤにおいて
は、ＴＦＴは、液晶を挟んだ一対の基板間に形成され
た、液晶を駆動するため各キャパシタンスの一方の電極
に接続されている。
【０００４】特に、半導体層として、それまで多用され
てきた非晶質シリコン（ａ−Ｓｉ）に代わって、多結晶
シリコン（ｐ−Ｓｉ）を用いたＬＣＤが開発され、ｐ−
Ｓｉの結晶粒の形成あるいは成長のためにレーザー光を
用いたアニールが用いられている。一般に、ｐ−Ｓｉは
ａ−Ｓｉに比べて移動度が高く、ＴＦＴが小型化され、
高開口率及び高精細化が実現される。また、ゲートセル
フアライン構造による微細化、寄生容量の縮小による高
速化が達成されるため、ｎ−ｃｈＴＦＴとＰ−ｃｈＴＦ
Ｔの電気的相補結線構造即ちＣＭＯＳを形成することに
より、高速駆動回路を構成することができる。このた
め、駆動回路部を同一基板上に表示画素部と一体形成す
ることにより、製造コストの削減、ＬＣＤモジュールの
小型化が実現される。
てきた非晶質シリコン（ａ−Ｓｉ）に代わって、多結晶
シリコン（ｐ−Ｓｉ）を用いたＬＣＤが開発され、ｐ−
Ｓｉの結晶粒の形成あるいは成長のためにレーザー光を
用いたアニールが用いられている。一般に、ｐ−Ｓｉは
ａ−Ｓｉに比べて移動度が高く、ＴＦＴが小型化され、
高開口率及び高精細化が実現される。また、ゲートセル
フアライン構造による微細化、寄生容量の縮小による高
速化が達成されるため、ｎ−ｃｈＴＦＴとＰ−ｃｈＴＦ
Ｔの電気的相補結線構造即ちＣＭＯＳを形成することに
より、高速駆動回路を構成することができる。このた
め、駆動回路部を同一基板上に表示画素部と一体形成す
ることにより、製造コストの削減、ＬＣＤモジュールの
小型化が実現される。
【０００５】絶縁性基板上へのｐ−Ｓｉの成膜方法とし
ては、低温で生成したａ−Ｓｉをアニールすることによ
る結晶化、あるいは、高温状態での固相成長法等がある
が、いずれの場合も、６００℃以上の高温での処理であ
った。このため、耐熱性の点で、絶縁性基板として安価
な無アルカリガラス基板を使うことができず、高価な石
英ガラス基板が必要となり、コストがかかっていた。こ
れに対し、レーザーアニールを用いて、基板温度が６０
０℃以下の比較的低温でのシリコン多結晶化処理を行う
ことで、絶縁性基板として無アルカリガラス基板を用い
ることを可能とする方法が開発されている。このよう
な、ＴＦＴ基板製造の全工程において処理温度を６００
℃以下にしたプロセスは、低温プロセスと呼ばれ、低コ
ストのＬＣＤの量産には必須のプロセスである。
ては、低温で生成したａ−Ｓｉをアニールすることによ
る結晶化、あるいは、高温状態での固相成長法等がある
が、いずれの場合も、６００℃以上の高温での処理であ
った。このため、耐熱性の点で、絶縁性基板として安価
な無アルカリガラス基板を使うことができず、高価な石
英ガラス基板が必要となり、コストがかかっていた。こ
れに対し、レーザーアニールを用いて、基板温度が６０
０℃以下の比較的低温でのシリコン多結晶化処理を行う
ことで、絶縁性基板として無アルカリガラス基板を用い
ることを可能とする方法が開発されている。このよう
な、ＴＦＴ基板製造の全工程において処理温度を６００
℃以下にしたプロセスは、低温プロセスと呼ばれ、低コ
ストのＬＣＤの量産には必須のプロセスである。
【０００６】図１３は、このようなレーザーアニールを
行うためのレーザー光照射装置の構成図である。図中、
（１０１）はレーザー発振源、（１０２，１１１）はミ
ラー、（１０３，１０４，１０５，１０６）はシリンド
リカルレンズ、（１０７，１０８，１０９，１１２，１
１３）は集光レンズ、（１１０）はライン幅方向のスリ
ット、（１１４）は表面にａ−Ｓｉが形成された被処理
基板（１２０）を支持するステージである。また、（１
１５）は、ライン長方向のスリットで、ステージ（１１
４）に近接して設置されている。
行うためのレーザー光照射装置の構成図である。図中、
（１０１）はレーザー発振源、（１０２，１１１）はミ
ラー、（１０３，１０４，１０５，１０６）はシリンド
リカルレンズ、（１０７，１０８，１０９，１１２，１
１３）は集光レンズ、（１１０）はライン幅方向のスリ
ット、（１１４）は表面にａ−Ｓｉが形成された被処理
基板（１２０）を支持するステージである。また、（１
１５）は、ライン長方向のスリットで、ステージ（１１
４）に近接して設置されている。
【０００７】レーザー光は、例えば、エキシマレーザー
であり、レーザー発振源（１０１）から照射されたレー
ザー光は、シリンドリカルレンズ（１０３，１０５）及
び（１０４，１０６）からなる２組のコンデンサーレン
ズにより、各々上下左右方向に対して強度の出力分布が
フラットな平行光に変形される。この平行光は、レンズ
（１０８，１０９，１１２，１１３）により一方向に収
束されるとともに、レンズ（１０７）により他の一方向
に引き延ばされて角形、帯形、実用的には線状（ライン
ビーム）にされ、被処理基板（１２０）に照射される。
また、スリット（１１０，１１５）は、各々ライン幅及
びライン長方向のエッジ部を規定して被照射領域の形状
を明瞭にし、有効照射領域の強度を一定にしている。被
処理基板（１２０）を載置したステージ（１１４）は、
（Ｘ，Ｙ）方向に可動で、照射ラインビームが、そのラ
イン幅方向に走査され、大面積処理による高スループッ
トでのレーザーアニールが実現される。
であり、レーザー発振源（１０１）から照射されたレー
ザー光は、シリンドリカルレンズ（１０３，１０５）及
び（１０４，１０６）からなる２組のコンデンサーレン
ズにより、各々上下左右方向に対して強度の出力分布が
フラットな平行光に変形される。この平行光は、レンズ
（１０８，１０９，１１２，１１３）により一方向に収
束されるとともに、レンズ（１０７）により他の一方向
に引き延ばされて角形、帯形、実用的には線状（ライン
ビーム）にされ、被処理基板（１２０）に照射される。
また、スリット（１１０，１１５）は、各々ライン幅及
びライン長方向のエッジ部を規定して被照射領域の形状
を明瞭にし、有効照射領域の強度を一定にしている。被
処理基板（１２０）を載置したステージ（１１４）は、
（Ｘ，Ｙ）方向に可動で、照射ラインビームが、そのラ
イン幅方向に走査され、大面積処理による高スループッ
トでのレーザーアニールが実現される。
【０００８】図１４に、ａ−ＳｉをＥＬＡにより結晶化
してｐ−Ｓｉにする時の、レーザーエネルギーとグレイ
ンサイズとの関係を示している。図より、あるエネルギ
ー値までは、エネルギーが増大するに従って、グレイン
サイズが大きくなるが、最大のグレインサイズを与える
エネルギーＥoを越えると、グレインサイズは急激に小
さくなることがわかる。従って、所定のグレインサイズ
ＧＭ以上を得るには、照射されるレーザーエネルギー
は、上限Ｅdと下限Ｅuとの間の範囲内になければならな
い。
してｐ−Ｓｉにする時の、レーザーエネルギーとグレイ
ンサイズとの関係を示している。図より、あるエネルギ
ー値までは、エネルギーが増大するに従って、グレイン
サイズが大きくなるが、最大のグレインサイズを与える
エネルギーＥoを越えると、グレインサイズは急激に小
さくなることがわかる。従って、所定のグレインサイズ
ＧＭ以上を得るには、照射されるレーザーエネルギー
は、上限Ｅdと下限Ｅuとの間の範囲内になければならな
い。
【０００９】図１５は、図１３の装置により実現される
エキシマレーザーアニール（ＥＬＡ）において、被処理
基板（１）と、エキシマレーザーの照射及び走査方向の
関係を示す平面図である。被処理基板（１）は、普通の
無アルカリガラス基板であり、その表面には、ａ−Ｓｉ
が形成されている。基板（１）は、ＬＣＤを構成するア
クティブマトリクス基板（５）を６枚含んだマザーガラ
ス基板である。各アクティブマトリクス基板（５）は中
央部に表示画素がマトリクス状に配置形成されることに
なる画素部（２）と、画素部（２）周辺に配置形成され
ることになる走査駆動回路であるゲートドライバー
（３）、及び、同じく表示駆動回路であるドレインドラ
イバー（４）からなる。画素部（２）では、液晶を駆動
する画素キャパシタの一方の電極である表示電極がマト
リクス状に配置形成され、これらに各々ＴＦＴが接続形
成されることになる。ゲートドライバー（３）は主にシ
フトレジスタからなり、ドレインドライバー（４）は、
主に、シフトレジスタ及びサンプリング回路からなる。
これらドライバー（３，４）は、ＣＭＯＳ等のＴＦＴア
レイにより形成される。
エキシマレーザーアニール（ＥＬＡ）において、被処理
基板（１）と、エキシマレーザーの照射及び走査方向の
関係を示す平面図である。被処理基板（１）は、普通の
無アルカリガラス基板であり、その表面には、ａ−Ｓｉ
が形成されている。基板（１）は、ＬＣＤを構成するア
クティブマトリクス基板（５）を６枚含んだマザーガラ
ス基板である。各アクティブマトリクス基板（５）は中
央部に表示画素がマトリクス状に配置形成されることに
なる画素部（２）と、画素部（２）周辺に配置形成され
ることになる走査駆動回路であるゲートドライバー
（３）、及び、同じく表示駆動回路であるドレインドラ
イバー（４）からなる。画素部（２）では、液晶を駆動
する画素キャパシタの一方の電極である表示電極がマト
リクス状に配置形成され、これらに各々ＴＦＴが接続形
成されることになる。ゲートドライバー（３）は主にシ
フトレジスタからなり、ドレインドライバー（４）は、
主に、シフトレジスタ及びサンプリング回路からなる。
これらドライバー（３，４）は、ＣＭＯＳ等のＴＦＴア
レイにより形成される。
【００１０】例えば、図１３に示すレーザー光照射装置
において、パルスレーザーによるアニールが行われる
が、各々のパルスレーザービームは、図１５のＣにより
そのエッジを示すようなライン幅が０．５〜１．０ｍ
ｍ、ライン長が８０〜１５０ｍｍのラインビームであ
る。このラインビームを、所定のオーバーラップをもっ
て被処理基板（１）上を移動させることにより、全体に
満遍なくレーザー光が照射され、大面積を処理すること
ができる。
において、パルスレーザーによるアニールが行われる
が、各々のパルスレーザービームは、図１５のＣにより
そのエッジを示すようなライン幅が０．５〜１．０ｍ
ｍ、ライン長が８０〜１５０ｍｍのラインビームであ
る。このラインビームを、所定のオーバーラップをもっ
て被処理基板（１）上を移動させることにより、全体に
満遍なくレーザー光が照射され、大面積を処理すること
ができる。
【００１１】図１６はこのように形成される被処理基板
（１）の一部平面図、特に、ドレインドライバー（４）
のサンプリング部の平面図である。サンプリング回路
は、各列につき、Ｎ−ｃｈＴＦＴとＰ−ｃｈＴＦＴより
なるサンプリング用トランスファゲート（６）から構成
されている。図１７は、これらＴＦＴの断面図であり、
左側がＮ−ｃｈ、右側がＰ−ｃｈである。基板（５０）
上に、Ｎ−ｃｈに関しては、引き回し線（６０Ｎａ）及
びサンプリングライン（６０Ｎ）を介し、Ｐ−ｃｈに関
しては、引き回し線（６０Ｐａ）及びサンプリングライ
ン（６０Ｐ）を介して、各々、図１５に不図示の上方に
あるシフトレジスタの各出力段の出力及び反転出力に接
続されたゲート電極（５１）が形成されている。これを
覆う全面には、ゲート絶縁膜（５２）が形成され、ゲー
ト絶縁膜（５２）上の、ゲート電極（５２）上方を含む
領域には、ＥＬＡを用いて形成されたｐ−Ｓｉ膜（５
３）が島状に形成されている。
（１）の一部平面図、特に、ドレインドライバー（４）
のサンプリング部の平面図である。サンプリング回路
は、各列につき、Ｎ−ｃｈＴＦＴとＰ−ｃｈＴＦＴより
なるサンプリング用トランスファゲート（６）から構成
されている。図１７は、これらＴＦＴの断面図であり、
左側がＮ−ｃｈ、右側がＰ−ｃｈである。基板（５０）
上に、Ｎ−ｃｈに関しては、引き回し線（６０Ｎａ）及
びサンプリングライン（６０Ｎ）を介し、Ｐ−ｃｈに関
しては、引き回し線（６０Ｐａ）及びサンプリングライ
ン（６０Ｐ）を介して、各々、図１５に不図示の上方に
あるシフトレジスタの各出力段の出力及び反転出力に接
続されたゲート電極（５１）が形成されている。これを
覆う全面には、ゲート絶縁膜（５２）が形成され、ゲー
ト絶縁膜（５２）上の、ゲート電極（５２）上方を含む
領域には、ＥＬＡを用いて形成されたｐ−Ｓｉ膜（５
３）が島状に形成されている。
【００１２】ｐ−Ｓｉ膜（５３）は、Ｎ−ｃｈに関して
は、ゲート電極（５１）直上領域がノンドープのチャン
ネル領域（ＣＨ）であり、その両側に、Ｎ型不純物が低
濃度にドーピングされたＬＤ（Lightly doped）領域
（ＬＤ）、更に、その外側が、高濃度にドーピングされ
たソース領域（ＮＳ）及びドレイン領域（ＮＤ）となっ
ている。また、Ｐ−ｃｈに関しては、ゲート電極（５
１）直上領域がノンドープのチャンネル領域（ＣＨ）、
その両側に、Ｐ型の不純物が高濃度にドーピングされた
ソース領域（ＰＳ）、及びドレイン領域（ＰＤ）となっ
ている。
は、ゲート電極（５１）直上領域がノンドープのチャン
ネル領域（ＣＨ）であり、その両側に、Ｎ型不純物が低
濃度にドーピングされたＬＤ（Lightly doped）領域
（ＬＤ）、更に、その外側が、高濃度にドーピングされ
たソース領域（ＮＳ）及びドレイン領域（ＮＤ）となっ
ている。また、Ｐ−ｃｈに関しては、ゲート電極（５
１）直上領域がノンドープのチャンネル領域（ＣＨ）、
その両側に、Ｐ型の不純物が高濃度にドーピングされた
ソース領域（ＰＳ）、及びドレイン領域（ＰＤ）となっ
ている。
【００１３】ｐ−Ｓｉ膜（５３）のチャンネル領域（Ｃ
Ｈ）上には、ＬＤ領域（ＬＤ）及びソース・ドレイン領
域（ＰＳ，ＰＤ）を形成するために用いた注入ストッパ
ー（５４）が残され、これらｐ−Ｓｉ膜（５３）を覆う
全面には第１の層間絶縁膜（５５）が形成されている。
第１の層間絶縁膜（５５）の上には、引き回し線（５９
ａ）を介して、Ｒ、Ｇ、Ｂの映像信号が供給されるビデ
オライン（５９）に接続されたソース電極（５６）、及
び、画素部（２）へ延長されたドレイン電極（５７）が
形成され、各々、層間絶縁膜（５５）に開口されたコン
タクトホール（ＣＴ１）を介して、ソース領域（ＮＳ，
ＰＳ）及びドレイン領域（ＮＤ，ＰＤ）に接続されてい
る。
Ｈ）上には、ＬＤ領域（ＬＤ）及びソース・ドレイン領
域（ＰＳ，ＰＤ）を形成するために用いた注入ストッパ
ー（５４）が残され、これらｐ−Ｓｉ膜（５３）を覆う
全面には第１の層間絶縁膜（５５）が形成されている。
第１の層間絶縁膜（５５）の上には、引き回し線（５９
ａ）を介して、Ｒ、Ｇ、Ｂの映像信号が供給されるビデ
オライン（５９）に接続されたソース電極（５６）、及
び、画素部（２）へ延長されたドレイン電極（５７）が
形成され、各々、層間絶縁膜（５５）に開口されたコン
タクトホール（ＣＴ１）を介して、ソース領域（ＮＳ，
ＰＳ）及びドレイン領域（ＮＤ，ＰＤ）に接続されてい
る。
【００１４】これらを覆う全面には、平坦化作用のある
第２の絶縁膜（５８）が形成されている。画素部（２）
においては、各表示画素に接続されたＴＦＴは図１７に
示すのと同じ構造のＮ−ｃｈＴＦＴであるが、平坦化絶
縁膜（５８）上に液晶駆動用の表示電極が形成され、平
坦化絶縁膜（５８）に開口されたコンタクトホールを介
してソース電極（５６）へと接続されている。
第２の絶縁膜（５８）が形成されている。画素部（２）
においては、各表示画素に接続されたＴＦＴは図１７に
示すのと同じ構造のＮ−ｃｈＴＦＴであるが、平坦化絶
縁膜（５８）上に液晶駆動用の表示電極が形成され、平
坦化絶縁膜（５８）に開口されたコンタクトホールを介
してソース電極（５６）へと接続されている。
【００１５】図１８は被処理基板（１）の画素部（２）
の一部平面図である。（１０１）は水平方向に配列され
たゲート電極、（１０３）はゲート絶縁膜を挟んでゲー
ト電極（１０１）上を少なくとも通過するｐ−Ｓｉ膜、
（１０７）は垂直方向に延びたドレイン電極、（１０
９）は液晶駆動用の表示電極である。これらゲート電極
（１０１）、ｐ−Ｓｉ膜（１０３）及びドレイン電極
（１０７）は、図１６に示すサンプリングＴＦＴ（６）
のゲート電極（５１）、ｐ−Ｓｉ膜（５３）及びドレイ
ン電極（５７）と各々同一の材料膜により形成されてい
る。特に、ドレイン電極（１０７）は、ドレイン電極
（５７）と一体で形成されている。
の一部平面図である。（１０１）は水平方向に配列され
たゲート電極、（１０３）はゲート絶縁膜を挟んでゲー
ト電極（１０１）上を少なくとも通過するｐ−Ｓｉ膜、
（１０７）は垂直方向に延びたドレイン電極、（１０
９）は液晶駆動用の表示電極である。これらゲート電極
（１０１）、ｐ−Ｓｉ膜（１０３）及びドレイン電極
（１０７）は、図１６に示すサンプリングＴＦＴ（６）
のゲート電極（５１）、ｐ−Ｓｉ膜（５３）及びドレイ
ン電極（５７）と各々同一の材料膜により形成されてい
る。特に、ドレイン電極（１０７）は、ドレイン電極
（５７）と一体で形成されている。
【００１６】図１６に示すように、サンプリングＴＦＴ
（６）のチャンネル領域（ＣＨ）は、チャンネル幅がチ
ャンネル長よりも大きい細長となっており、この細長の
チャンネル領域（ＣＨ）が垂直方向（Ｖ）の向きに配置
され、かつ、このような複数のサンプリングＴＦＴ
（６）が水平方向（Ｈ）に並べられている。即ち、ドレ
インドライバー（４）のサンプリングＴＦＴ（６）と、
画素部（２）のＴＦＴとは、そのチャンネル方向が同じ
向きにされている。
（６）のチャンネル領域（ＣＨ）は、チャンネル幅がチ
ャンネル長よりも大きい細長となっており、この細長の
チャンネル領域（ＣＨ）が垂直方向（Ｖ）の向きに配置
され、かつ、このような複数のサンプリングＴＦＴ
（６）が水平方向（Ｈ）に並べられている。即ち、ドレ
インドライバー（４）のサンプリングＴＦＴ（６）と、
画素部（２）のＴＦＴとは、そのチャンネル方向が同じ
向きにされている。
【００１７】
【発明が解決しようとする課題】このエキシマレーザー
アニール（ＥＬＡ）により形成されたｐ−Ｓｉ膜には、
グレインサイズが十分に大きくならない等、結晶性の悪
い線状領域が、図１４及びその拡大図である図１５のＲ
で示すような縞模様を呈して、ライン長方向に生じる問
題がある。
アニール（ＥＬＡ）により形成されたｐ−Ｓｉ膜には、
グレインサイズが十分に大きくならない等、結晶性の悪
い線状領域が、図１４及びその拡大図である図１５のＲ
で示すような縞模様を呈して、ライン長方向に生じる問
題がある。
【００１８】このようなｐ−Ｓｉの結晶化不良領域
（Ｒ）は結晶性が悪く、これを含んだ領域に形成された
ＴＦＴは、一般に特性が悪化する。図１９に、このよう
なラインビームの、位置に対する照射光強度分布を示
す。スリット（１１０）により、ライン幅Ａが規定さ
れ、概ね鋭いエッジを有したフラットな分布形状となっ
てはいるが、図のＸあるいはＹで示すような、強度が極
端に上がったり下がったりした部分で、図１９のＥdと
Ｅu間で定められる許容範囲からはみ出している。ま
た、Ｂは、スリット（１１０）のエッジ部で、波長の短
い光成分が回析することに起因していると考えられる。
（Ｒ）は結晶性が悪く、これを含んだ領域に形成された
ＴＦＴは、一般に特性が悪化する。図１９に、このよう
なラインビームの、位置に対する照射光強度分布を示
す。スリット（１１０）により、ライン幅Ａが規定さ
れ、概ね鋭いエッジを有したフラットな分布形状となっ
てはいるが、図のＸあるいはＹで示すような、強度が極
端に上がったり下がったりした部分で、図１９のＥdと
Ｅu間で定められる許容範囲からはみ出している。ま
た、Ｂは、スリット（１１０）のエッジ部で、波長の短
い光成分が回析することに起因していると考えられる。
【００１９】ＸやＹは、主に、光学系を構成するレンズ
（１０３，１０４，１０５，１０６，１０８，１０９，
１１２，１１３）に付着した異物等により、遮光、回
析、干渉等が起こって強度のムラが生じ、これが更に、
ライン幅方向に集光されるとともに、ライン長方向に引
き延ばされたものであると推測される。このように、光
のムラを生じさせる異物は、例えば、クリーンルーム内
に僅かに存在しても、光学特性へ影響を及ぼし、強度分
布のフラットな性質を損なう原因となる。
（１０３，１０４，１０５，１０６，１０８，１０９，
１１２，１１３）に付着した異物等により、遮光、回
析、干渉等が起こって強度のムラが生じ、これが更に、
ライン幅方向に集光されるとともに、ライン長方向に引
き延ばされたものであると推測される。このように、光
のムラを生じさせる異物は、例えば、クリーンルーム内
に僅かに存在しても、光学特性へ影響を及ぼし、強度分
布のフラットな性質を損なう原因となる。
【００２０】更に、パルスレーザービームの数ショット
の間でも照射エネルギーのばらつきがあり、被処理基板
（１）上で、結晶化不良領域（Ｒ）が不規則に生じてい
た。図２０は、図１６に示すサンプリングＴＦＴ（６）
の位置とオン電流との関係を示す。横軸は、サンプリン
グＴＦＴ（６）の列番号であり、縦軸はオン電流値であ
る。図より、オン電流が、３ｍＡから５ｍＡの範囲内で
大きくばらついていることがわかる。
の間でも照射エネルギーのばらつきがあり、被処理基板
（１）上で、結晶化不良領域（Ｒ）が不規則に生じてい
た。図２０は、図１６に示すサンプリングＴＦＴ（６）
の位置とオン電流との関係を示す。横軸は、サンプリン
グＴＦＴ（６）の列番号であり、縦軸はオン電流値であ
る。図より、オン電流が、３ｍＡから５ｍＡの範囲内で
大きくばらついていることがわかる。
【００２１】これの原因は、以下の通りである。即ち、
図１４に示すように、線状の結晶化不良領域（Ｒ）は基
板（１）平面の垂直方向（Ｖ）に生じている。これに対
し、図１６に示すように、サンプリングＴＦＴ（６）
は、各々、結晶化不良域（Ｒ）と同じ方向に縦長のチャ
ンネル領域（ＣＨ）を有し、これが、水平方向（Ｈ）に
並べられている。このため、図１６に示すように、結晶
化不良領域（Ｒ）が、あるサンプリングＴＦＴ（６）の
チャンネル領域（ＣＨ）の大部分を占めるようにして生
じた場合、そのＴＦＴの特性が目立って悪化する。オン
電流が十分に大きくない列は、映像信号から表示信号を
サンプリングする際、表示信号に遅延が生じ、コントラ
スト比や輝度を低下させ、表示画面に縦筋状に認識さ
れ、表示品位を悪化させていた。
図１４に示すように、線状の結晶化不良領域（Ｒ）は基
板（１）平面の垂直方向（Ｖ）に生じている。これに対
し、図１６に示すように、サンプリングＴＦＴ（６）
は、各々、結晶化不良域（Ｒ）と同じ方向に縦長のチャ
ンネル領域（ＣＨ）を有し、これが、水平方向（Ｈ）に
並べられている。このため、図１６に示すように、結晶
化不良領域（Ｒ）が、あるサンプリングＴＦＴ（６）の
チャンネル領域（ＣＨ）の大部分を占めるようにして生
じた場合、そのＴＦＴの特性が目立って悪化する。オン
電流が十分に大きくない列は、映像信号から表示信号を
サンプリングする際、表示信号に遅延が生じ、コントラ
スト比や輝度を低下させ、表示画面に縦筋状に認識さ
れ、表示品位を悪化させていた。
【００２２】
【課題を解決するための手段】本発明はこの課題を解決
するために成され、基板上に半導体素子が複数形成され
た半導体装置において、前記半導体素子のいくつかまた
全ては、レーザーアニールが施された半導体層中に形成
されたチャンネル領域のチャンネル幅がチャンネル長よ
りも大きく、そのチャンネル幅方向が前記基板の辺方向
と異なる方向にされている構成である。
するために成され、基板上に半導体素子が複数形成され
た半導体装置において、前記半導体素子のいくつかまた
全ては、レーザーアニールが施された半導体層中に形成
されたチャンネル領域のチャンネル幅がチャンネル長よ
りも大きく、そのチャンネル幅方向が前記基板の辺方向
と異なる方向にされている構成である。
【００２３】また、液晶を間に挟んだ一対の基板の一方
の面に、液晶駆動用の容量の一方をなす表示電極群と、
これらに各々接続され液晶駆動用の信号電圧を印加する
第１の薄膜トランジスタ群と、これら第１の薄膜トラン
ジスタ群に走査信号を供給するための走査駆動回路また
は／及び表示信号を供給するための表示駆動回路を構成
する第２の薄膜トランジスタ群とが形成された液晶表示
装置において、前記第２の薄膜トランジスタのいくつか
または全ては、レーザーアニールが施された半導体膜中
に形成されたチャンネル領域のチャンネル幅がチャンネ
ル長よりも大きく、そのチャンネル幅方向が前記基板の
辺方向と異なる方向にされている構成である。
の面に、液晶駆動用の容量の一方をなす表示電極群と、
これらに各々接続され液晶駆動用の信号電圧を印加する
第１の薄膜トランジスタ群と、これら第１の薄膜トラン
ジスタ群に走査信号を供給するための走査駆動回路また
は／及び表示信号を供給するための表示駆動回路を構成
する第２の薄膜トランジスタ群とが形成された液晶表示
装置において、前記第２の薄膜トランジスタのいくつか
または全ては、レーザーアニールが施された半導体膜中
に形成されたチャンネル領域のチャンネル幅がチャンネ
ル長よりも大きく、そのチャンネル幅方向が前記基板の
辺方向と異なる方向にされている構成である。
【００２４】特に、前記表示駆動回路は、外部で作成さ
れた映像信号が与えられた映像信号ラインと、前記映像
信号を所定のタイミングでサンプリングして前記第１の
薄膜トランジスタに表示信号を供給するサンプリング用
の第２の薄膜トランジスタと、前記サンプリング用の第
２の薄膜トランジスタのスイッチ動作を制御するシフト
レジスタからなり、前記サンプリング用の第２の薄膜ト
ランジスタは、レーザーアニールが施された半導体膜中
に形成されたチャンネル領域のチャンネル幅がチャンネ
ル長よりも大きく、そのチャンネル幅方向が、前記基板
の辺方向と異なる方向にされている構成である。
れた映像信号が与えられた映像信号ラインと、前記映像
信号を所定のタイミングでサンプリングして前記第１の
薄膜トランジスタに表示信号を供給するサンプリング用
の第２の薄膜トランジスタと、前記サンプリング用の第
２の薄膜トランジスタのスイッチ動作を制御するシフト
レジスタからなり、前記サンプリング用の第２の薄膜ト
ランジスタは、レーザーアニールが施された半導体膜中
に形成されたチャンネル領域のチャンネル幅がチャンネ
ル長よりも大きく、そのチャンネル幅方向が、前記基板
の辺方向と異なる方向にされている構成である。
【００２５】これにより、半導体層に膜質を向上するた
めのレーザーアニールを施した際、素子の配列主方向に
対して平行あるいは垂直な方向に延びる不良領域が生じ
ても、不良領域が単一あるいは少数の素子に集中するこ
とが無くなり、複数あるいは多数の素子にわたって生じ
るようになる。このため、単数あるいは少数の素子に特
性悪化が集中して全体が不良となる問題が防がれる。即
ち、複数あるいは多数の素子に特性悪化が分散され、個
々については特性悪化が許容範囲内に収められ、全体と
しては良好とされる。
めのレーザーアニールを施した際、素子の配列主方向に
対して平行あるいは垂直な方向に延びる不良領域が生じ
ても、不良領域が単一あるいは少数の素子に集中するこ
とが無くなり、複数あるいは多数の素子にわたって生じ
るようになる。このため、単数あるいは少数の素子に特
性悪化が集中して全体が不良となる問題が防がれる。即
ち、複数あるいは多数の素子に特性悪化が分散され、個
々については特性悪化が許容範囲内に収められ、全体と
しては良好とされる。
【００２６】更に、基板上に半導体素子が複数形成され
た半導体装置において、前記半導体素子のいくつかまた
は全ては、レーザーアニールが施された半導体層中に形
成されたチャンネル領域のチャンネル幅がチャンネル長
よりも大きく、そのチャンネル幅方向が、前記レーザー
アニール時におけるレーザービームの被照射領域の長軸
方向及び短軸方向とは異なる方向にされている構成であ
る。
た半導体装置において、前記半導体素子のいくつかまた
は全ては、レーザーアニールが施された半導体層中に形
成されたチャンネル領域のチャンネル幅がチャンネル長
よりも大きく、そのチャンネル幅方向が、前記レーザー
アニール時におけるレーザービームの被照射領域の長軸
方向及び短軸方向とは異なる方向にされている構成であ
る。
【００２７】また、液晶を間に挟んだ一対の基板の一方
の面に、液晶駆動用の容量の一方をなす表示電極群と、
これらに各々接続され液晶駆動用の信号電圧を印加する
第１の薄膜トランジスタ群と、これら第１の薄膜トラン
ジスタ群に走査信号を供給するための走査駆動回路また
は／及び表示信号を供給するための表示駆動回路を構成
する第２の薄膜トランジスタ群とが形成された液晶表示
装置において、前記第２の薄膜トランジスタのいくつか
または全ては、レーザーアニールが施された半導体膜中
に形成されたチャンネル領域のチャンネル幅がチャンネ
ル長よりも大きく、そのチャンネル幅方向が、前記レー
ザーアニール時におけるレーザービームの被照射領域の
長軸方向及び短軸方向とは異なる方向にされている構成
である。
の面に、液晶駆動用の容量の一方をなす表示電極群と、
これらに各々接続され液晶駆動用の信号電圧を印加する
第１の薄膜トランジスタ群と、これら第１の薄膜トラン
ジスタ群に走査信号を供給するための走査駆動回路また
は／及び表示信号を供給するための表示駆動回路を構成
する第２の薄膜トランジスタ群とが形成された液晶表示
装置において、前記第２の薄膜トランジスタのいくつか
または全ては、レーザーアニールが施された半導体膜中
に形成されたチャンネル領域のチャンネル幅がチャンネ
ル長よりも大きく、そのチャンネル幅方向が、前記レー
ザーアニール時におけるレーザービームの被照射領域の
長軸方向及び短軸方向とは異なる方向にされている構成
である。
【００２８】特に、前記表示駆動回路は、外部で作成さ
れた映像信号が与えられた映像信号ラインと、前記映像
信号を所定のタイミングでサンプリングして前記第１の
薄膜トランジスタに表示信号を供給するサンプリング用
の第２の薄膜トランジスタと、前記サンプリング用の第
２の薄膜トランジスタのスイッチ動作を制御するシフト
レジスタからなり、前記サンプリング用の第２の薄膜ト
ランジスタは、レーザーアニールを用いて形成された半
導体膜中にチャンネル長よりもチャンネル幅が大きいチ
ャンネル領域を有し、そのチャンネル幅方向が、前記レ
ーザーアニール時におけるレーザービームの被照射領域
の長軸方向及び短軸方向とは異なる方向にされている構
成である。
れた映像信号が与えられた映像信号ラインと、前記映像
信号を所定のタイミングでサンプリングして前記第１の
薄膜トランジスタに表示信号を供給するサンプリング用
の第２の薄膜トランジスタと、前記サンプリング用の第
２の薄膜トランジスタのスイッチ動作を制御するシフト
レジスタからなり、前記サンプリング用の第２の薄膜ト
ランジスタは、レーザーアニールを用いて形成された半
導体膜中にチャンネル長よりもチャンネル幅が大きいチ
ャンネル領域を有し、そのチャンネル幅方向が、前記レ
ーザーアニール時におけるレーザービームの被照射領域
の長軸方向及び短軸方向とは異なる方向にされている構
成である。
【００２９】これにより、レーザーアニールの不良領域
は被照射領域の縁線に平行に生じるので、不良領域は、
必ず、斜め方向に形成された複数の素子領域にわたって
生じる。このため、単数あるいは少数の素子に特性悪化
が集中して全体が不良となる問題が防がれる。即ち、複
数あるいは多数の素子に特性悪化が分散され、個々につ
いては特性悪化が許容範囲内に収められ、全体としては
良好とされる。
は被照射領域の縁線に平行に生じるので、不良領域は、
必ず、斜め方向に形成された複数の素子領域にわたって
生じる。このため、単数あるいは少数の素子に特性悪化
が集中して全体が不良となる問題が防がれる。即ち、複
数あるいは多数の素子に特性悪化が分散され、個々につ
いては特性悪化が許容範囲内に収められ、全体としては
良好とされる。
【００３０】更に、液晶を間に挟んだ一対の基板の一方
の面に、液晶駆動用の容量の一方をなす表示電極群と、
これらに各々接続され液晶駆動用の信号電圧を印加する
第１の薄膜トランジスタ群と、これら第１の薄膜トラン
ジスタ群に走査信号を供給するための走査駆動回路また
は／及び表示信号を供給するための表示駆動回路を構成
する第２の薄膜トランジスタ群とが形成された液晶表示
装置において、前記第１及び第２の薄膜トランジスタ
は、レーザーアニールが施された半導体膜中にチャンネ
ル領域が形成され、前記第１の薄膜トランジスタのチャ
ンネル幅方向と、いくつかまたは全ての第２の薄膜トラ
ンジスタのチャンネル幅方向は、互いに非平行及び非直
角にされている構成である。
の面に、液晶駆動用の容量の一方をなす表示電極群と、
これらに各々接続され液晶駆動用の信号電圧を印加する
第１の薄膜トランジスタ群と、これら第１の薄膜トラン
ジスタ群に走査信号を供給するための走査駆動回路また
は／及び表示信号を供給するための表示駆動回路を構成
する第２の薄膜トランジスタ群とが形成された液晶表示
装置において、前記第１及び第２の薄膜トランジスタ
は、レーザーアニールが施された半導体膜中にチャンネ
ル領域が形成され、前記第１の薄膜トランジスタのチャ
ンネル幅方向と、いくつかまたは全ての第２の薄膜トラ
ンジスタのチャンネル幅方向は、互いに非平行及び非直
角にされている構成である。
【００３１】特に、前記表示駆動回路は、外部で作成さ
れた映像信号が与えられた映像信号ラインと、前記映像
信号を所定のタイミングでサンプリングして前記第１の
薄膜トランジスタに表示信号を供給するサンプリング用
の第２の薄膜トランジスタと、前記サンプリング用の第
２の薄膜トランジスタのスイッチ動作を制御するシフト
レジスタからなり、前記サンプリング用の第２の薄膜ト
ランジスタのチャンネル幅方向と、前記第１の薄膜トラ
ンジスタのチャンネル幅方向は、互いに非平行及び非直
角にされている構成である。
れた映像信号が与えられた映像信号ラインと、前記映像
信号を所定のタイミングでサンプリングして前記第１の
薄膜トランジスタに表示信号を供給するサンプリング用
の第２の薄膜トランジスタと、前記サンプリング用の第
２の薄膜トランジスタのスイッチ動作を制御するシフト
レジスタからなり、前記サンプリング用の第２の薄膜ト
ランジスタのチャンネル幅方向と、前記第１の薄膜トラ
ンジスタのチャンネル幅方向は、互いに非平行及び非直
角にされている構成である。
【００３２】これにより、第１の薄膜トランジスタに対
して、チャンネル領域を大部分を占めるように不良領域
が生じても、第２の薄膜トランジスタに対しては、その
チャンネルを斜めに横切るようにして、一部を通過する
のみとなる。従って、第１の薄膜トランジスタよりも不
良領域の影響が大きな第２の薄膜トランジスタにちつい
ては少なくとも不良領域による特性悪化が小さく抑えら
れる。
して、チャンネル領域を大部分を占めるように不良領域
が生じても、第２の薄膜トランジスタに対しては、その
チャンネルを斜めに横切るようにして、一部を通過する
のみとなる。従って、第１の薄膜トランジスタよりも不
良領域の影響が大きな第２の薄膜トランジスタにちつい
ては少なくとも不良領域による特性悪化が小さく抑えら
れる。
【００３３】
【発明の実施の形態】図１は、本発明の実施の形態にか
かるドライバー内蔵型ｐ−ＳｉＴＦＴＬＣＤのドレイン
ドライバー（４）部、特にサンプリング部の拡大平面図
である。（１９）は各々Ｒ、Ｇ、Ｂの映像信号が供給さ
れるビデオライン、（２０Ｎ，２０Ｐ）は、各々、図の
上方不図示のシフトレジスタの各出力段の出力及び反転
出力に接続されたサンプリングライン、（６）はビデオ
ライン（１９）に供給された映像信号より、各々、サン
プリングライン（２０Ｎ，２０Ｐ）に与えられたサンプ
リング信号に従って各々の列に対応する表示信号をサン
プリングするサンプリングＴＦＴ、（１７）は画素部
（２）へ延長されるドレインラインであり、サンプリン
グＴＦＴ（６）にてサンプリングされた表示信号が与え
られて各表示画素へと送出する。
かるドライバー内蔵型ｐ−ＳｉＴＦＴＬＣＤのドレイン
ドライバー（４）部、特にサンプリング部の拡大平面図
である。（１９）は各々Ｒ、Ｇ、Ｂの映像信号が供給さ
れるビデオライン、（２０Ｎ，２０Ｐ）は、各々、図の
上方不図示のシフトレジスタの各出力段の出力及び反転
出力に接続されたサンプリングライン、（６）はビデオ
ライン（１９）に供給された映像信号より、各々、サン
プリングライン（２０Ｎ，２０Ｐ）に与えられたサンプ
リング信号に従って各々の列に対応する表示信号をサン
プリングするサンプリングＴＦＴ、（１７）は画素部
（２）へ延長されるドレインラインであり、サンプリン
グＴＦＴ（６）にてサンプリングされた表示信号が与え
られて各表示画素へと送出する。
【００３４】図２は被処理基板（１）上に作成されるＴ
ＦＴの断面図である。左側がＮ−ｃｈ、右側がＰ−ｃｈ
である。サンプリングＴＦＴ（６）は、これらＮ−ｃｈ
とＰ−ｃｈからなるトランスファゲートである。無アル
カリガラスの基板（１０）上には、Ｃｒ等からなるゲー
ト電極（１１）が形成され、これを覆う全面にはＳｉＮ
ｘ、ＳｉＯ2等からなるゲート絶縁膜（１２）が形成さ
れている。ゲート絶縁膜（１２）上には、ゲート電極
（１１）を覆う領域に、ＥＬＡを用いて形成されたｐ−
Ｓｉ膜（１３）が設けられている。
ＦＴの断面図である。左側がＮ−ｃｈ、右側がＰ−ｃｈ
である。サンプリングＴＦＴ（６）は、これらＮ−ｃｈ
とＰ−ｃｈからなるトランスファゲートである。無アル
カリガラスの基板（１０）上には、Ｃｒ等からなるゲー
ト電極（１１）が形成され、これを覆う全面にはＳｉＮ
ｘ、ＳｉＯ2等からなるゲート絶縁膜（１２）が形成さ
れている。ゲート絶縁膜（１２）上には、ゲート電極
（１１）を覆う領域に、ＥＬＡを用いて形成されたｐ−
Ｓｉ膜（１３）が設けられている。
【００３５】ｐ−Ｓｉ膜（１３）は、Ｎ−ｃｈでは、ゲ
ート電極（１１）直上領域がノンドープのチャンネル領
域（ＣＨ）、その両側に、ｎ型不純物が低濃度にドーピ
ングされたＬＤ（lightly doped）領域（ＬＤ）、更に
その外側に、ｎ型不純物が高濃度にドーピングされたソ
ース領域（ＮＳ）及びドレイン領域（ＮＤ）が形成され
ている。一方、Ｐ−ｃｈでは、ゲート電極（１１）直上
領域がノンドープのチャンネル領域（ＣＨ）、その両側
に、ｐ型不純物が高濃度にドーピングされたソース領域
（ＰＳ）及びドレイン領域（ＰＤ）が形成されている。
ート電極（１１）直上領域がノンドープのチャンネル領
域（ＣＨ）、その両側に、ｎ型不純物が低濃度にドーピ
ングされたＬＤ（lightly doped）領域（ＬＤ）、更に
その外側に、ｎ型不純物が高濃度にドーピングされたソ
ース領域（ＮＳ）及びドレイン領域（ＮＤ）が形成され
ている。一方、Ｐ−ｃｈでは、ゲート電極（１１）直上
領域がノンドープのチャンネル領域（ＣＨ）、その両側
に、ｐ型不純物が高濃度にドーピングされたソース領域
（ＰＳ）及びドレイン領域（ＰＤ）が形成されている。
【００３６】ｐ−Ｓｉ膜（１３）上には、ＬＤ領域（Ｌ
Ｄ）及びソース及びドレイン領域（ＰＳ，ＰＤ）を形成
する際に用いた注入ストッパー（１４）がある。これ
ら、ｐ−Ｓｉ膜（１３）を覆う全面には、ＳｉＮｘ等の
第１の層間絶縁膜（１５）、第１の層間絶縁膜（１５）
上には、Ａｌ／Ｍｏ等からなるソース電極（１６）及び
ドレイン電極（１７）が形成され、各々第１の層間絶縁
膜（１５）に開口された第１のコンタクトホール（ＣＴ
１）を介して、ソース領域（ＮＳ，ＰＳ）及びドレイン
領域（ＮＤ，ＰＤ）に接続されている。これらソース電
極（１６）及びドレイン電極（１７）を覆う全面には、
ＳＯＧ（spin on glass）、ＢＰＳＧ（boro-phospho si
licate glass）、ＴＥＯＳ（tetraethly ortho silicat
e）等の平坦化絶縁膜である第２の層間絶縁膜（１８）
が形成されている。
Ｄ）及びソース及びドレイン領域（ＰＳ，ＰＤ）を形成
する際に用いた注入ストッパー（１４）がある。これ
ら、ｐ−Ｓｉ膜（１３）を覆う全面には、ＳｉＮｘ等の
第１の層間絶縁膜（１５）、第１の層間絶縁膜（１５）
上には、Ａｌ／Ｍｏ等からなるソース電極（１６）及び
ドレイン電極（１７）が形成され、各々第１の層間絶縁
膜（１５）に開口された第１のコンタクトホール（ＣＴ
１）を介して、ソース領域（ＮＳ，ＰＳ）及びドレイン
領域（ＮＤ，ＰＤ）に接続されている。これらソース電
極（１６）及びドレイン電極（１７）を覆う全面には、
ＳＯＧ（spin on glass）、ＢＰＳＧ（boro-phospho si
licate glass）、ＴＥＯＳ（tetraethly ortho silicat
e）等の平坦化絶縁膜である第２の層間絶縁膜（１８）
が形成されている。
【００３７】画素部（２）の平面構造は図１８と同じで
ある。ＴＦＴは図２に示すのと同じ構造のＮ−ｃｈＴＦ
Ｔであるが、平坦化絶縁膜（１８）上に液晶駆動用の表
示電極が形成され、平坦化絶縁膜（１８）に開口された
コンタクトホールを介してソース電極（１６）へと接続
される。このように、ＴＦＴは、各々の表示画素につい
てスイッチング素子に採用されるとともに、ドライバー
部（３，４）において、ＣＭＯＳを構成する。本発明で
は特に、ドライバー部における、チャンネル領域（Ｃ
Ｈ）が、チャンネル幅がチャンネル長よりも十分に大き
く、ｐ−Ｓｉ膜（１３）の島層が細長のＴＦＴについ
て、細長のチャンネル領域（ＣＨ）が、基板（１）平面
上の垂直方向（Ｖ）と水平方向（Ｈ）のいずれに対して
も斜め方向を向くように形成されている。なお、ここで
は、図１８からわかるように、画素部（２）において
は、チャンネル幅の向きは、後に述べるように垂直方向
（Ｖ）のままとされている。
ある。ＴＦＴは図２に示すのと同じ構造のＮ−ｃｈＴＦ
Ｔであるが、平坦化絶縁膜（１８）上に液晶駆動用の表
示電極が形成され、平坦化絶縁膜（１８）に開口された
コンタクトホールを介してソース電極（１６）へと接続
される。このように、ＴＦＴは、各々の表示画素につい
てスイッチング素子に採用されるとともに、ドライバー
部（３，４）において、ＣＭＯＳを構成する。本発明で
は特に、ドライバー部における、チャンネル領域（Ｃ
Ｈ）が、チャンネル幅がチャンネル長よりも十分に大き
く、ｐ−Ｓｉ膜（１３）の島層が細長のＴＦＴについ
て、細長のチャンネル領域（ＣＨ）が、基板（１）平面
上の垂直方向（Ｖ）と水平方向（Ｈ）のいずれに対して
も斜め方向を向くように形成されている。なお、ここで
は、図１８からわかるように、画素部（２）において
は、チャンネル幅の向きは、後に述べるように垂直方向
（Ｖ）のままとされている。
【００３８】図１に示されるサンプリングＴＦＴ（６）
は、図２に示したＮ−ｃｈ部とＰ−ｃｈ部とが一体的に
形成されたトランスファゲートであり、ｐ−Ｓｉ膜（１
３）、ソース電極（１６）及びドレイン電極（１７）が
一体的に形成されている。サンプリングＴＦＴ（６）
は、液晶を駆動するに十分な振幅を有した信号電圧をサ
ンプリングしてドレインライン（１７）へ印加すべく、
チャンネル幅が十分に大きくされ、チャンネル領域（Ｃ
Ｈ）が細長になっている。そして、この細長のチャンネ
ル領域（ＣＨ）は、その長辺方向が基板平面の垂直方向
（Ｖ）あるいは水平方向（Ｖ）に対して斜め方向、特に
４５°の角度をなすように形成されている。
は、図２に示したＮ−ｃｈ部とＰ−ｃｈ部とが一体的に
形成されたトランスファゲートであり、ｐ−Ｓｉ膜（１
３）、ソース電極（１６）及びドレイン電極（１７）が
一体的に形成されている。サンプリングＴＦＴ（６）
は、液晶を駆動するに十分な振幅を有した信号電圧をサ
ンプリングしてドレインライン（１７）へ印加すべく、
チャンネル幅が十分に大きくされ、チャンネル領域（Ｃ
Ｈ）が細長になっている。そして、この細長のチャンネ
ル領域（ＣＨ）は、その長辺方向が基板平面の垂直方向
（Ｖ）あるいは水平方向（Ｖ）に対して斜め方向、特に
４５°の角度をなすように形成されている。
【００３９】サンプリングライン（２０Ｎ，２０Ｐ）は
ゲート電極（１１）と同一材料膜により形成され、ビデ
オライン（１９）はソース及びドレイン電極（１６，１
７）と同一材料膜により形成されている。Ｎ−ｃｈ部の
ゲート電極（１１）は、ソース・ドレイン電極（１６，
１７）と同一材料膜から成る引き回し線（２０Ｎａ）を
介して、サンプリングライン（２０Ｎ）に接続されてい
る。Ｐ−ｃｈ部のゲート電極（１１）は、ソース・ドレ
イン電極（１６，１７）と同一材料膜からなる引き回し
線（２０Ｐａ）を介してサンプリングライン（２０Ｐ）
に接続されている。
ゲート電極（１１）と同一材料膜により形成され、ビデ
オライン（１９）はソース及びドレイン電極（１６，１
７）と同一材料膜により形成されている。Ｎ−ｃｈ部の
ゲート電極（１１）は、ソース・ドレイン電極（１６，
１７）と同一材料膜から成る引き回し線（２０Ｎａ）を
介して、サンプリングライン（２０Ｎ）に接続されてい
る。Ｐ−ｃｈ部のゲート電極（１１）は、ソース・ドレ
イン電極（１６，１７）と同一材料膜からなる引き回し
線（２０Ｐａ）を介してサンプリングライン（２０Ｐ）
に接続されている。
【００４０】また、Ｎ−ｃｈとＰ−ｃｈのドレイン電極
（１６）は一体的に形成され、画素部（２）のドレイン
ラインへと延長されている。ソース電極（１６）もまた
Ｎ−ｃｈとＰ−ｃｈについて一体的に接続され、ゲート
電極（１１）と同一材料膜からなる引き回し線（１９
ａ）を通じてビデオライン（１９）に接続されている。
これら層間の接続は、ゲート絶縁膜（１２）及び第１の
層間絶縁膜（１５）に形成された第２のコンタクトホー
ル（ＣＴ２）を介して行われる。
（１６）は一体的に形成され、画素部（２）のドレイン
ラインへと延長されている。ソース電極（１６）もまた
Ｎ−ｃｈとＰ−ｃｈについて一体的に接続され、ゲート
電極（１１）と同一材料膜からなる引き回し線（１９
ａ）を通じてビデオライン（１９）に接続されている。
これら層間の接続は、ゲート絶縁膜（１２）及び第１の
層間絶縁膜（１５）に形成された第２のコンタクトホー
ル（ＣＴ２）を介して行われる。
【００４１】ビデオライン（１９）に供給された映像信
号ＶＲ，ＶＧ，ＶＢは、更に、サンプリングＴＦＴ
（６）のソース電極（１６）に供給され、不図示のシフ
トレジスタの各出力段より出されたサンプリングパルス
が、サンプリングライン（１１Ｎ，１１Ｐ）を介してゲ
ート電極（１１）に供給されてサンプリングＴＦＴ
（６）がオンされ、このタイミングでサンプリングが行
われ、表示信号が対応するドレイン電極（１７）へ与え
られ、画素部（２）へと送られる。
号ＶＲ，ＶＧ，ＶＢは、更に、サンプリングＴＦＴ
（６）のソース電極（１６）に供給され、不図示のシフ
トレジスタの各出力段より出されたサンプリングパルス
が、サンプリングライン（１１Ｎ，１１Ｐ）を介してゲ
ート電極（１１）に供給されてサンプリングＴＦＴ
（６）がオンされ、このタイミングでサンプリングが行
われ、表示信号が対応するドレイン電極（１７）へ与え
られ、画素部（２）へと送られる。
【００４２】続いて、このようなｐ−ＳｉＴＦＴの製造
方法を説明する。まず、図３において、無アルカリガラ
スの基板（１０）上にＣｒをスパッタリングにより成膜
し、これをエッチングすることにより、ゲート電極（１
１）及び引き回し線（２０Ｎ，２０Ｐ）、サンプリング
ライン（１９ａ）を形成する。サンプリングＴＦＴ
（６）については、ゲート電極（１１）はチャンネル幅
方向に細長で、かつ、垂直方向（Ｖ）、水平方向（Ｈ）
のいずれに対しても斜め向きに形成される。
方法を説明する。まず、図３において、無アルカリガラ
スの基板（１０）上にＣｒをスパッタリングにより成膜
し、これをエッチングすることにより、ゲート電極（１
１）及び引き回し線（２０Ｎ，２０Ｐ）、サンプリング
ライン（１９ａ）を形成する。サンプリングＴＦＴ
（６）については、ゲート電極（１１）はチャンネル幅
方向に細長で、かつ、垂直方向（Ｖ）、水平方向（Ｈ）
のいずれに対しても斜め向きに形成される。
【００４３】図４において、これらゲート電極（１１）
を覆う全面に、プラズマＣＶＤによりＳｉＮｘ及びＳｉ
Ｏ2からなるゲート絶縁膜（１２）を形成し、引き続
き、連続してプラズマＣＶＤによりアモルファスシリコ
ン（ａ−Ｓｉ）（１３ａ）を成膜する。ａ−Ｓｉ（１３
ａ）は、材料ガスであるモノシランＳｉＨ4、あるい
は、ジシランＳｉ2Ｈ6を４００°程度の熱及びプラズマ
により分解堆積することで形成される。
を覆う全面に、プラズマＣＶＤによりＳｉＮｘ及びＳｉ
Ｏ2からなるゲート絶縁膜（１２）を形成し、引き続
き、連続してプラズマＣＶＤによりアモルファスシリコ
ン（ａ−Ｓｉ）（１３ａ）を成膜する。ａ−Ｓｉ（１３
ａ）は、材料ガスであるモノシランＳｉＨ4、あるい
は、ジシランＳｉ2Ｈ6を４００°程度の熱及びプラズマ
により分解堆積することで形成される。
【００４４】図５において、６００°程度でＥＬＡを行
うことにより、ａ−Ｓｉ（１３ａ）を結晶化して、ｐ−
Ｓｉ（１３）を形成する。ＥＬＡは、例えばパルスレー
ザーのラインビーム走査により行われるが、ラインビー
ムの通過した後にライン状の結晶化不良領域（Ｒ）が残
ることがある。図６において、ｐ−Ｓｉ（１３）が形成
された基板上に、ＳｉＯ2を成膜し、これを裏面露光法
を用いてエッチングすることにより、ゲート電極（１
１）の上方に注入ストッパ（１４）を形成する。裏面露
光は、ＳｉＯ2の上にレジスト（ＲＳ）を塗布し、これ
を基板（１０）の下方から露光を行うことにより、ゲー
ト電極（１１）を影を利用した形状に感光し、現像を行
う。そして、このレジスト（ＲＳ）をマスクにエッチン
グを行うことにより、ゲート電極（１１）のパターンが
反映された注入ストッパー（１４）が形成される。
うことにより、ａ−Ｓｉ（１３ａ）を結晶化して、ｐ−
Ｓｉ（１３）を形成する。ＥＬＡは、例えばパルスレー
ザーのラインビーム走査により行われるが、ラインビー
ムの通過した後にライン状の結晶化不良領域（Ｒ）が残
ることがある。図６において、ｐ−Ｓｉ（１３）が形成
された基板上に、ＳｉＯ2を成膜し、これを裏面露光法
を用いてエッチングすることにより、ゲート電極（１
１）の上方に注入ストッパ（１４）を形成する。裏面露
光は、ＳｉＯ2の上にレジスト（ＲＳ）を塗布し、これ
を基板（１０）の下方から露光を行うことにより、ゲー
ト電極（１１）を影を利用した形状に感光し、現像を行
う。そして、このレジスト（ＲＳ）をマスクにエッチン
グを行うことにより、ゲート電極（１１）のパターンが
反映された注入ストッパー（１４）が形成される。
【００４５】図７において、この注入ストッパ（１４）
をマスクとして、ｐ−Ｓｉ（１３）に対して、Ｎ型の導
電形を示す燐（Ｐ）のイオン注入を、１０の１３乗程度
の低ドーズ量で行い、注入ストッパー（１４）以外の領
域を低濃度にドーピングする（Ｎ-）。この時、注入ス
トッパ（１４）直下即ちゲート電極（１１）の直上領域
は真性層に維持され、ＴＦＴのチャンネル領域（ＣＨ）
となる。注入ストッパ（１４）をエッチングしたときの
レジストはイオン注入時には残しておき、イオン注入後
に剥離してもよい。
をマスクとして、ｐ−Ｓｉ（１３）に対して、Ｎ型の導
電形を示す燐（Ｐ）のイオン注入を、１０の１３乗程度
の低ドーズ量で行い、注入ストッパー（１４）以外の領
域を低濃度にドーピングする（Ｎ-）。この時、注入ス
トッパ（１４）直下即ちゲート電極（１１）の直上領域
は真性層に維持され、ＴＦＴのチャンネル領域（ＣＨ）
となる。注入ストッパ（１４）をエッチングしたときの
レジストはイオン注入時には残しておき、イオン注入後
に剥離してもよい。
【００４６】サンプリングＴＦＴ（６）に関しては、チ
ャンネル領域（ＣＨ）は、チャンネル幅方向に細長く、
かつ、その長方向は垂直方向（Ｖ）、水平方向（Ｈ）の
いすれに対しても斜めに向けられている。図８におい
て、Ｎ−ｃｈ側に、ゲート電極（１１）よりも大きなレ
ジスト（ＲＳ）を形成し、これをマスクとして、ｐ−Ｓ
ｉ（１３）に対する燐（Ｐ）のイオン注入を、１０の１
５乗程度の高ドーズ量で行い、レジスト（ＲＳ）以外の
領域を高濃度にドーピングする（Ｎ+）。この時、レジ
スト（ＲＳ）の直下領域には、低濃度領域（Ｎ-）及び
チャンネル領域（ＣＨ）が維持されている。これによ
り、チャンネル領域（ＣＨ）の両側に低濃度のＬＤ領域
（ＬＤ）、更にその外側に高濃度のソース及びドレイン
領域（ＮＳ、ＮＤ）が形成され、ＬＤＤ構造が形成され
る。なお、この時、Ｐ−ｃｈ側は、Ｎ型の不純物がドー
ピングされないように、レジスト（ＲＳ）で覆ってお
く。
ャンネル領域（ＣＨ）は、チャンネル幅方向に細長く、
かつ、その長方向は垂直方向（Ｖ）、水平方向（Ｈ）の
いすれに対しても斜めに向けられている。図８におい
て、Ｎ−ｃｈ側に、ゲート電極（１１）よりも大きなレ
ジスト（ＲＳ）を形成し、これをマスクとして、ｐ−Ｓ
ｉ（１３）に対する燐（Ｐ）のイオン注入を、１０の１
５乗程度の高ドーズ量で行い、レジスト（ＲＳ）以外の
領域を高濃度にドーピングする（Ｎ+）。この時、レジ
スト（ＲＳ）の直下領域には、低濃度領域（Ｎ-）及び
チャンネル領域（ＣＨ）が維持されている。これによ
り、チャンネル領域（ＣＨ）の両側に低濃度のＬＤ領域
（ＬＤ）、更にその外側に高濃度のソース及びドレイン
領域（ＮＳ、ＮＤ）が形成され、ＬＤＤ構造が形成され
る。なお、この時、Ｐ−ｃｈ側は、Ｎ型の不純物がドー
ピングされないように、レジスト（ＲＳ）で覆ってお
く。
【００４７】図９において、前のレジスト（ＲＳ）を剥
離後、別のレジスト（ＲＳ）をＮ−ｃｈ側に形成し、こ
の状態で、ｐ−Ｓｉ（１３）に対するボロン等のＰ型不
純物のイオン注入を１０の１５乗程度で行う。これによ
り、注入ストッパー（１４）の直下が真性層のチャンネ
ル領域（ＣＨ）となり、その両側がＰ型に高濃度にドー
ピングされ（Ｐ+）、ソース及びドレイン領域（ＰＳ，
ＰＤ）が形成される。
離後、別のレジスト（ＲＳ）をＮ−ｃｈ側に形成し、こ
の状態で、ｐ−Ｓｉ（１３）に対するボロン等のＰ型不
純物のイオン注入を１０の１５乗程度で行う。これによ
り、注入ストッパー（１４）の直下が真性層のチャンネ
ル領域（ＣＨ）となり、その両側がＰ型に高濃度にドー
ピングされ（Ｐ+）、ソース及びドレイン領域（ＰＳ，
ＰＤ）が形成される。
【００４８】これらレジスト（ＲＳ）の剥離後、不純物
イオンのドーピングを行ったｐ−Ｓｉ（１３）膜の結晶
性の回復と、不純物の格子置換を目的として、加熱、あ
るいはレーザー照射等の活性化アニールを行う。図１０
において、このｐ−Ｓｉ膜（１３）をエッチングするこ
とにより、図１に示すような形状に残し、ＴＦＴに必要
な領域にのみ島状に形成する。特に、サンプリングＴＦ
Ｔ（６）については、ｐ−Ｓｉ膜（１３）の島はチャン
ネル幅方向に細長く、その長方向が垂直方向（Ｖ）、水
平方向（Ｈ）のいずれに対しても４５°の方向を向くよ
うにされてる。
イオンのドーピングを行ったｐ−Ｓｉ（１３）膜の結晶
性の回復と、不純物の格子置換を目的として、加熱、あ
るいはレーザー照射等の活性化アニールを行う。図１０
において、このｐ−Ｓｉ膜（１３）をエッチングするこ
とにより、図１に示すような形状に残し、ＴＦＴに必要
な領域にのみ島状に形成する。特に、サンプリングＴＦ
Ｔ（６）については、ｐ−Ｓｉ膜（１３）の島はチャン
ネル幅方向に細長く、その長方向が垂直方向（Ｖ）、水
平方向（Ｈ）のいずれに対しても４５°の方向を向くよ
うにされてる。
【００４９】この工程に先立ち、ｐ−Ｓｉ膜（１３）に
は、図５のＥＬＡ工程において、照射エネルギーのばら
つきに起因した結晶化不良領域（Ｒ）が存在している場
合がある。このような、結晶化不良領域（Ｒ）は、ＥＬ
Ａ装置の光学系において、所定の被照射領域の形状に整
形される際に、同様に、一定の形状、特に、ラインビー
ムにおいては、照射エネルギーの特異領域に対応してラ
イン状に生じる。このような結晶化不良領域（Ｒ）を含
んだ領域にＴＦＴが形成されると、その素子特性は悪い
ものとなる。
は、図５のＥＬＡ工程において、照射エネルギーのばら
つきに起因した結晶化不良領域（Ｒ）が存在している場
合がある。このような、結晶化不良領域（Ｒ）は、ＥＬ
Ａ装置の光学系において、所定の被照射領域の形状に整
形される際に、同様に、一定の形状、特に、ラインビー
ムにおいては、照射エネルギーの特異領域に対応してラ
イン状に生じる。このような結晶化不良領域（Ｒ）を含
んだ領域にＴＦＴが形成されると、その素子特性は悪い
ものとなる。
【００５０】従って、本実施の形態では、図１に示すよ
うに、細長のｐ−Ｓｉ膜（１３）の長方向が、垂直方向
（Ｖ）、水平方向（Ｈ）のいずれに対しても斜め方向、
特に４５°の角度になるように設定することにより、結
晶化不良領域（Ｒ）が、水平方向（Ｈ）はもとより、垂
直方向（Ｖ）に生じたとしても、個々のサンプリングＴ
ＦＴ（６）についてみれば、結晶化不良領域（Ｒ）はそ
の一部を通過するに過ぎず、特性が大きく悪化すること
が防がれる。また、垂直方向（Ｖ）に生じた結晶化不良
領域（Ｒ）は、これら斜めに配置されたサンプリングＴ
ＦＴ（６）が水平方向（Ｈ）に隙間無く配列された領域
において、複数のサンプリングＴＦＴ（６）を通過する
ことになるが、従来のように特性の悪化が特定のＴＦＴ
に集中することが防がれ、小さな特性の悪化が複数のＴ
ＦＴに分散される。この時の特性の悪化が表示に悪影響
を及ぼす程度よりも小さい場合、実際には特性の悪化が
無いのと同等となる。
うに、細長のｐ−Ｓｉ膜（１３）の長方向が、垂直方向
（Ｖ）、水平方向（Ｈ）のいずれに対しても斜め方向、
特に４５°の角度になるように設定することにより、結
晶化不良領域（Ｒ）が、水平方向（Ｈ）はもとより、垂
直方向（Ｖ）に生じたとしても、個々のサンプリングＴ
ＦＴ（６）についてみれば、結晶化不良領域（Ｒ）はそ
の一部を通過するに過ぎず、特性が大きく悪化すること
が防がれる。また、垂直方向（Ｖ）に生じた結晶化不良
領域（Ｒ）は、これら斜めに配置されたサンプリングＴ
ＦＴ（６）が水平方向（Ｈ）に隙間無く配列された領域
において、複数のサンプリングＴＦＴ（６）を通過する
ことになるが、従来のように特性の悪化が特定のＴＦＴ
に集中することが防がれ、小さな特性の悪化が複数のＴ
ＦＴに分散される。この時の特性の悪化が表示に悪影響
を及ぼす程度よりも小さい場合、実際には特性の悪化が
無いのと同等となる。
【００５１】図１１において、ＳｉＮｘ等をプラズマＣ
ＶＤにより成膜して層間絶縁層（１６）を形成し、ソー
ス及びドレイン領域（ＮＳ，ＰＳ，ＮＤ，ＰＤ）に対応
する部分をエッチングで除去することにより第１のコン
タクトホール（ＣＴ１）を形成し、ｐ−Ｓｉ膜（１３）
を一部露出させる。そして、Ａｌ／Ｍｏをスパッタリン
グにより積層して、これをエッチングすることにより、
ソース電極（１６）及びドレイン電極（１７）を形成
し、各々、ソース領域（ＮＳ，ＰＳ）及びドレイン領域
（ＮＤ，ＰＤ）に接続し、ＴＦＴが完成する。また、こ
れと同時に、ビデオライン（１９）及び引き回し線（２
０Ｐａ，２０Ｎａ）が形成される。
ＶＤにより成膜して層間絶縁層（１６）を形成し、ソー
ス及びドレイン領域（ＮＳ，ＰＳ，ＮＤ，ＰＤ）に対応
する部分をエッチングで除去することにより第１のコン
タクトホール（ＣＴ１）を形成し、ｐ−Ｓｉ膜（１３）
を一部露出させる。そして、Ａｌ／Ｍｏをスパッタリン
グにより積層して、これをエッチングすることにより、
ソース電極（１６）及びドレイン電極（１７）を形成
し、各々、ソース領域（ＮＳ，ＰＳ）及びドレイン領域
（ＮＤ，ＰＤ）に接続し、ＴＦＴが完成する。また、こ
れと同時に、ビデオライン（１９）及び引き回し線（２
０Ｐａ，２０Ｎａ）が形成される。
【００５２】図５の結晶化ＥＬＡ工程において、照射レ
ーザービームは、図１３に示すような装置の光学系にお
いて、線状、帯状あるいは角形の被照射領域の形状にな
るように整形される。このため、付与エネルギーの許容
範囲から逸脱したエネルギーの特異領域は、整形時に、
被照射領域のエッジに平行なライン状あるいはクロス状
となり、これと同じ形で、ｐ−Ｓｉ膜中に結晶化不良領
域（Ｒ）が生じる。
ーザービームは、図１３に示すような装置の光学系にお
いて、線状、帯状あるいは角形の被照射領域の形状にな
るように整形される。このため、付与エネルギーの許容
範囲から逸脱したエネルギーの特異領域は、整形時に、
被照射領域のエッジに平行なライン状あるいはクロス状
となり、これと同じ形で、ｐ−Ｓｉ膜中に結晶化不良領
域（Ｒ）が生じる。
【００５３】結晶化不良領域（Ｒ）上にサンプリングＴ
ＦＴ（６）が形成されると、動作速度が低下し、その列
に関して、サンプリングが十分に行われず、ドレインラ
インへ供給される表示信号の振幅が縮小し、同一ライン
に関して輝度やコントラスト比が低下し、縦筋として目
立ち、表示品位が低下するといった問題が起こる。通
常、レーザービームの被照射領域の整形は、被処理基板
（１）の辺を基準に行われるので、被照射領域のエッジ
は、基板平面の垂直方向（Ｖ）かまたは水平方向（Ｈ）
になる。即ち、被処理基板（１）の辺方向と結晶化不良
領域（Ｒ）の長軸方向とは一般に同じである。従来例で
ある図１５に示すように、垂直方向（Ｖ）に細長いサン
プリングＴＦＴが水平方向（Ｈ）に連続的に配列された
構成において、結晶化不良領域（Ｒ）がこれと同じ方向
に生じ、サンプリングＴＦＴ（６）が配列された領域上
を通過しても、サンプリングＴＦＴ（６）のチャンネル
幅が大きく、結晶化不良領域（Ｒ）がその一部のみを通
過しても特性はそれ程悪化することはない。また、全て
のサンプリングＴＦＴ（６）が同様に特性が悪化した場
合、列間での輝度やコントラスト比の差異が認識される
ことは無い。これらの理由により、結晶化不良領域
（Ｒ）が水平方向（Ｈ）に生じても、表示にそれ程大き
な悪影響を及ぼすことは無い。
ＦＴ（６）が形成されると、動作速度が低下し、その列
に関して、サンプリングが十分に行われず、ドレインラ
インへ供給される表示信号の振幅が縮小し、同一ライン
に関して輝度やコントラスト比が低下し、縦筋として目
立ち、表示品位が低下するといった問題が起こる。通
常、レーザービームの被照射領域の整形は、被処理基板
（１）の辺を基準に行われるので、被照射領域のエッジ
は、基板平面の垂直方向（Ｖ）かまたは水平方向（Ｈ）
になる。即ち、被処理基板（１）の辺方向と結晶化不良
領域（Ｒ）の長軸方向とは一般に同じである。従来例で
ある図１５に示すように、垂直方向（Ｖ）に細長いサン
プリングＴＦＴが水平方向（Ｈ）に連続的に配列された
構成において、結晶化不良領域（Ｒ）がこれと同じ方向
に生じ、サンプリングＴＦＴ（６）が配列された領域上
を通過しても、サンプリングＴＦＴ（６）のチャンネル
幅が大きく、結晶化不良領域（Ｒ）がその一部のみを通
過しても特性はそれ程悪化することはない。また、全て
のサンプリングＴＦＴ（６）が同様に特性が悪化した場
合、列間での輝度やコントラスト比の差異が認識される
ことは無い。これらの理由により、結晶化不良領域
（Ｒ）が水平方向（Ｈ）に生じても、表示にそれ程大き
な悪影響を及ぼすことは無い。
【００５４】しかし、結晶化不良領域（Ｒ）が、基板平
面の垂直方向（Ｖ）に生じた場合、結晶化不良領域
（Ｒ）が、チャンネル領域（ＣＨ）を縦断するように通
過して、一つのＴＦＴについて大部分が結晶化不良領域
（Ｒ）によって占められてしまうことがある。この場
合、そのサンプリングＴＦＴ（６）は、他の結晶化不良
領域（Ｒ）が全く存在しないサンプリングＴＦＴ（６）
よりも特性が悪く、これに対応する列に関して輝度やコ
ントラスト比がたの列とは異なり、縦筋ムラとして認識
され、表示に悪影響を及ぼす。即ち、従来例では、ドレ
インドライバー（４）の配置とラインビームの走査方向
とを、図１４に示すような関係に設定することはでき
ず、他のレイアウト、あるいは、ラインビームの照射装
置を用いなければならかった。
面の垂直方向（Ｖ）に生じた場合、結晶化不良領域
（Ｒ）が、チャンネル領域（ＣＨ）を縦断するように通
過して、一つのＴＦＴについて大部分が結晶化不良領域
（Ｒ）によって占められてしまうことがある。この場
合、そのサンプリングＴＦＴ（６）は、他の結晶化不良
領域（Ｒ）が全く存在しないサンプリングＴＦＴ（６）
よりも特性が悪く、これに対応する列に関して輝度やコ
ントラスト比がたの列とは異なり、縦筋ムラとして認識
され、表示に悪影響を及ぼす。即ち、従来例では、ドレ
インドライバー（４）の配置とラインビームの走査方向
とを、図１４に示すような関係に設定することはでき
ず、他のレイアウト、あるいは、ラインビームの照射装
置を用いなければならかった。
【００５５】このような問題を防ぐため、本発明では、
図１に示すように、細長のサンプリングＴＦＴ（６）
は、チャンネル幅方向が被処理基板（１）の垂直方向
（Ｖ）あるいは水平方向（Ｈ）、言い換えれば、基板
（１）あるいは基板（５）のいずれの辺とも異なる方
向、例えば、４５°の角度をもって形成している。特に
サンプリングＴＦＴ（６）は、例えばチャンネル長が６
μｍに対して、チャンネル幅が３００μｍであり、図示
の場合よりもチャンネル幅方向にはるかに細長い形状と
なっており、このようなサンプリングＴＦＴ（６）が隙
間無く配列された領域上では、垂直方向（Ｖ）に生じた
結晶化不良領域（Ｒ）は、実際には図示の場合よりも多
く５から１０個ものサンプリングＴＦＴ（６）にわたる
ように生じる。しかし、結晶化不良領域（Ｒ）上に形成
されたサンプリングＴＦＴ（６）の各々に関しては、一
部が結晶不良領域（Ｒ）に含まれるのみとなり、特性が
大きく悪化することが防がれ、全体としては良好とな
る。
図１に示すように、細長のサンプリングＴＦＴ（６）
は、チャンネル幅方向が被処理基板（１）の垂直方向
（Ｖ）あるいは水平方向（Ｈ）、言い換えれば、基板
（１）あるいは基板（５）のいずれの辺とも異なる方
向、例えば、４５°の角度をもって形成している。特に
サンプリングＴＦＴ（６）は、例えばチャンネル長が６
μｍに対して、チャンネル幅が３００μｍであり、図示
の場合よりもチャンネル幅方向にはるかに細長い形状と
なっており、このようなサンプリングＴＦＴ（６）が隙
間無く配列された領域上では、垂直方向（Ｖ）に生じた
結晶化不良領域（Ｒ）は、実際には図示の場合よりも多
く５から１０個ものサンプリングＴＦＴ（６）にわたる
ように生じる。しかし、結晶化不良領域（Ｒ）上に形成
されたサンプリングＴＦＴ（６）の各々に関しては、一
部が結晶不良領域（Ｒ）に含まれるのみとなり、特性が
大きく悪化することが防がれ、全体としては良好とな
る。
【００５６】従って、同一基板上に形成されるサンプリ
ングＴＦＴ（６）の配列方向、即ち、ドレインドライバ
ー（４）の向きが垂直方向（Ｖ）あるいは水平方向
（Ｈ）のいずれの方向であっても、各々のサンプリング
ＴＦＴ（６）の長辺方向がこれと異なる限り、結晶化不
良領域（Ｒ）が単数あるいは少数のＴＦＴに生じて、こ
れらに特性の悪化が集中して画素部の表示不良等が発生
するといった問題が防がれる。従って、被処理基板
（１）上に形成されるドレインドライバー（４）の向
き、即ち、被処理基板（１）から取り出されるアクティ
ブマトリクス基板（５）の向きとラインビームの走査方
向との関係が制限されることが無くなり、製造コストの
削減が達成される。
ングＴＦＴ（６）の配列方向、即ち、ドレインドライバ
ー（４）の向きが垂直方向（Ｖ）あるいは水平方向
（Ｈ）のいずれの方向であっても、各々のサンプリング
ＴＦＴ（６）の長辺方向がこれと異なる限り、結晶化不
良領域（Ｒ）が単数あるいは少数のＴＦＴに生じて、こ
れらに特性の悪化が集中して画素部の表示不良等が発生
するといった問題が防がれる。従って、被処理基板
（１）上に形成されるドレインドライバー（４）の向
き、即ち、被処理基板（１）から取り出されるアクティ
ブマトリクス基板（５）の向きとラインビームの走査方
向との関係が制限されることが無くなり、製造コストの
削減が達成される。
【００５７】図１２に、図１の構成のサンプリングＴＦ
Ｔ（６）の位置とオン電流との関係を示す。横軸は列番
号、縦軸はオン電流値である。全てのＴＦＴ（６）につ
いて、オン電流値は４．３から５．０ｍＡの範囲内に収
まっており、従来における同様の関係図である図１９と
比較すると、ばらつきが抑えられていることが分かる。
これは、図１９において、結晶化不良領域（Ｒ）上のＴ
ＦＴでオン電流が大幅に低下していたものが、結晶化不
良領域（Ｒ）がそのＴＦＴの一部を通過するのみとな
り、結果的にオン電流の低下が周辺の多数の素子に分散
されたからである。ただし、本実施の形態において、全
体にオン電流が低下するといったことは認められないの
は、一つのＴＦＴに関して、一部が結晶化不良領域
（Ｒ）に当たって、特性が僅かに悪化したとしても、実
質的なレベルでのオン電流の低下は無いためであると考
えられる。
Ｔ（６）の位置とオン電流との関係を示す。横軸は列番
号、縦軸はオン電流値である。全てのＴＦＴ（６）につ
いて、オン電流値は４．３から５．０ｍＡの範囲内に収
まっており、従来における同様の関係図である図１９と
比較すると、ばらつきが抑えられていることが分かる。
これは、図１９において、結晶化不良領域（Ｒ）上のＴ
ＦＴでオン電流が大幅に低下していたものが、結晶化不
良領域（Ｒ）がそのＴＦＴの一部を通過するのみとな
り、結果的にオン電流の低下が周辺の多数の素子に分散
されたからである。ただし、本実施の形態において、全
体にオン電流が低下するといったことは認められないの
は、一つのＴＦＴに関して、一部が結晶化不良領域
（Ｒ）に当たって、特性が僅かに悪化したとしても、実
質的なレベルでのオン電流の低下は無いためであると考
えられる。
【００５８】なお、本発明は、サンプリングＴＦＴに関
してのみ限定されるものではなく、ドライバー部の他の
領域、シフトレジスタ部、ゲートドライバー、更には、
タイミングジェネレータ、ビデオ信号処理回路、メモ
リ、ＣＰＵ、センサ等の同一基板上に形成される素子に
適用することができる。また、図１８に示されるよう
に、画素部（２）におけるＴＦＴについては、そのチャ
ンネル幅方向が垂直方向（Ｖ）（場合によっては水平方
向（Ｈ））と同じにされているが、これは、画素部のＴ
ＦＴは、チャンネル幅がチャンネル長と比べて大きくな
く、このため、チャンネル幅の方向を垂直方向（Ｖ）か
ら傾けても、チャンネル領域（ＣＨ）の大部分が結晶化
不良領域（Ｒ）から外れるようにすることができないこ
とと、画素部（２）のＴＦＴは、ドライバー部（３，
４）に比べてそれ程高速動作が要求されるものではない
ためである。
してのみ限定されるものではなく、ドライバー部の他の
領域、シフトレジスタ部、ゲートドライバー、更には、
タイミングジェネレータ、ビデオ信号処理回路、メモ
リ、ＣＰＵ、センサ等の同一基板上に形成される素子に
適用することができる。また、図１８に示されるよう
に、画素部（２）におけるＴＦＴについては、そのチャ
ンネル幅方向が垂直方向（Ｖ）（場合によっては水平方
向（Ｈ））と同じにされているが、これは、画素部のＴ
ＦＴは、チャンネル幅がチャンネル長と比べて大きくな
く、このため、チャンネル幅の方向を垂直方向（Ｖ）か
ら傾けても、チャンネル領域（ＣＨ）の大部分が結晶化
不良領域（Ｒ）から外れるようにすることができないこ
とと、画素部（２）のＴＦＴは、ドライバー部（３，
４）に比べてそれ程高速動作が要求されるものではない
ためである。
【００５９】更に、本発明は、チャンネル幅方向は、基
板の辺に対して４５°の方向に限定されることはなく、
レーザービームの被照射領域の長軸方向及び短軸方向に
対して、これと異なる方向に設定するものである。これ
により、被照射領域の長軸方向あるいは短軸方向に生じ
る結晶化不良領域は、単数あるいは少数の素子領域、ま
たは、同一系列の素子領域に集中することが防がれ、結
晶化不良領域が複数または多数の素子にわたって生じる
ので、素子特性の悪化がこれら複数または多数の素子に
分散され、全体としては表示不良や動作不良が防止され
る。
板の辺に対して４５°の方向に限定されることはなく、
レーザービームの被照射領域の長軸方向及び短軸方向に
対して、これと異なる方向に設定するものである。これ
により、被照射領域の長軸方向あるいは短軸方向に生じ
る結晶化不良領域は、単数あるいは少数の素子領域、ま
たは、同一系列の素子領域に集中することが防がれ、結
晶化不良領域が複数または多数の素子にわたって生じる
ので、素子特性の悪化がこれら複数または多数の素子に
分散され、全体としては表示不良や動作不良が防止され
る。
【００６０】また、本発明は、結晶化のためのレーザー
アニールに限定されることはなく、活性化あるいは、そ
の他のレーザーアニールにおいて、上述の如く、不可避
的に発生する、エネルギーのばらつきに起因する問題を
解決するものである。
アニールに限定されることはなく、活性化あるいは、そ
の他のレーザーアニールにおいて、上述の如く、不可避
的に発生する、エネルギーのばらつきに起因する問題を
解決するものである。
【００６１】
【発明の効果】以上の説明から明らかな如く、本発明
で、レーザーアニールを用いて形成された半導体層を用
いた半導体素子が複数形成された半導体装置あるいは液
晶表示装置において、チャンネル幅がチャンネル長より
も大きい素子に関して、チャンネル幅方向を基板の辺方
向、あるいは、レーザービームの被照射領域の縁あるい
は場合によっては長軸方向と異なる方向にすることによ
り、レーザーアニール時に半導体層の不良領域が生じて
も、この不良領域は、個々の素子に関してはその領域の
一部を通過するのみとされるので、特性が大きく悪化す
ることが無くされ、実際の表示に悪影響を及ぼすことが
防がれる。
で、レーザーアニールを用いて形成された半導体層を用
いた半導体素子が複数形成された半導体装置あるいは液
晶表示装置において、チャンネル幅がチャンネル長より
も大きい素子に関して、チャンネル幅方向を基板の辺方
向、あるいは、レーザービームの被照射領域の縁あるい
は場合によっては長軸方向と異なる方向にすることによ
り、レーザーアニール時に半導体層の不良領域が生じて
も、この不良領域は、個々の素子に関してはその領域の
一部を通過するのみとされるので、特性が大きく悪化す
ることが無くされ、実際の表示に悪影響を及ぼすことが
防がれる。
【００６２】従って、たとえ結晶化不良領域が複数の素
子にわたって生じても、それらの素子の個々について僅
かの特性の悪化にとどまり、半導体装置全体としては正
常な論理動作や、液晶表示装置の良好な表示が得られ
る。
子にわたって生じても、それらの素子の個々について僅
かの特性の悪化にとどまり、半導体装置全体としては正
常な論理動作や、液晶表示装置の良好な表示が得られ
る。
【図１】本発明の実施の形態に係る液晶表示装置の一部
平面図である。
平面図である。
【図２】本発明の実施の形態に係る液晶表示装置の断面
図である。
図である。
【図３】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図４】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図５】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図６】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図７】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図８】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図９】本発明の実施の形態に係る液晶表示装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図１０】本発明の実施の形態に係る液晶表示装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１１】本発明の実施の形態に係る液晶表示装置の製
造方法を示す工程断面図である。
造方法を示す工程断面図である。
【図１２】本発明の実施の形態に係る液晶表示装置の一
部素子群の位置と特性との関係図である。
部素子群の位置と特性との関係図である。
【図１３】レーザー光照射装置の構成図である。
【図１４】ＥＬＡにおける照射レーザーエネルギーとグ
レインサイズとの関係図である。
レインサイズとの関係図である。
【図１５】被処理基板とラインビームの被照射領域との
位置関係を示す平面図である。
位置関係を示す平面図である。
【図１６】従来の液晶表示装置のドライバー部の一部平
面図である。
面図である。
【図１７】従来の液晶表示装置の断面図である。
【図１８】液晶表示装置の画素部の一部平面図である。
【図１９】照射レーザービームのエネルギー分布図であ
る。
る。
【図２０】従来の液晶表示装置の一部素子群の位置と特
性との関係図である。
性との関係図である。
１ 被処理基板 ２ 画素部 ３ ゲートドライバー ４ ドレインドライバー ５ アクティブマトリクス基板 ６ サンプリングＴＦＴ １０ 基板 １１ ゲート電極 １３ ｐ−Ｓｉ １６ ソース電極 １７ ドレイン電極 １９ ビデオライン ２０ サンプリングライン ＣＨ チャンネル領域 ＮＤ，ＰＤ ドレイン領域 ＮＳ，ＰＳ ソース領域 ＣＴ コンタクトホール Ｃ ラインビームのエッジライン Ｒ 結晶化不良領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｇ
Claims (8)
- 【請求項１】 基板上に半導体素子が複数形成された半
導体装置において、 前記半導体素子のいくつかまたは全ては、レーザーアニ
ールが施された半導体層中に形成されたチャンネル領域
のチャンネル幅がチャンネル長よりも大きく、そのチャ
ンネル幅方向が前記基板の辺方向と異なる方向にされて
いることを特徴とする半導体装置。 - 【請求項２】 基板上に半導体素子が複数形成された半
導体装置において、 前記半導体素子のいくつかまたは全ては、レーザーアニ
ールが施された半導体層中に形成されたチャンネル領域
のチャンネル幅がチャンネル長よりも大きく、そのチャ
ンネル幅方向が、前記レーザーアニール時におけるレー
ザービームの被照射領域の長軸方向及び短軸方向とは異
なる方向にされていることを特徴とする半導体装置。 - 【請求項３】 液晶を間に挟んだ一対の基板の一方の面
に、液晶駆動用の容量の一方をなす表示電極群と、これ
らに各々接続され液晶駆動用の信号電圧を印加する第１
の薄膜トランジスタ群と、これら第１の薄膜トランジス
タ群に走査信号を供給するための走査駆動回路または／
及び表示信号を供給するための表示駆動回路を構成する
第２の薄膜トランジスタ群とが形成された液晶表示装置
において、 前記第２の薄膜トランジスタのいくつかまたは全ては、
レーザーアニールが施された半導体膜中に形成されたチ
ャンネル領域のチャンネル幅がチャンネル長よりも大き
く、そのチャンネル幅方向が前記基板の辺方向と異なる
方向にされていることを特徴とする液晶表示装置。 - 【請求項４】 前記表示駆動回路は、外部で作成された
映像信号が与えられた映像信号ラインと、前記映像信号
を所定のタイミングでサンプリングして前記第１の薄膜
トランジスタに表示信号を供給するサンプリング用の第
２の薄膜トランジスタと、前記サンプリング用の第２の
薄膜トランジスタのスイッチ動作を制御するシフトレジ
スタからなり、前記サンプリング用の第２の薄膜トラン
ジスタは、半導体膜中に形成されたチャンネル領域のチ
ャンネル幅がチャンネル長よりも大きく、そのチャンネ
ル幅方向が、前記基板の辺方向と異なる方向にされてい
ることを特徴とする請求項３記載の液晶表示装置。 - 【請求項５】 液晶を間に挟んだ一対の基板の一方の面
に、液晶駆動用の容量の一方をなす表示電極群と、これ
らに各々接続され液晶駆動用の信号電圧を印加する第１
の薄膜トランジスタ群と、これら第１の薄膜トランジス
タ群に走査信号を供給するための走査駆動回路または／
及び表示信号を供給するための表示駆動回路を構成する
第２の薄膜トランジスタ群とが形成された液晶表示装置
において、 前記第２の薄膜トランジスタのいくつかまたは全ては、
レーザーアニールが施された半導体膜中に形成されたチ
ャンネル領域のチャンネル幅がチャンネル長よりも大き
く、そのチャンネル幅方向が、前記レーザーアニール時
におけるレーザービームの被照射領域の長軸方向及び短
軸方向とは異なる方向にされていることを特徴とする液
晶表示装置。 - 【請求項６】 前記表示駆動回路は、外部で作成された
映像信号が与えられた映像信号ラインと、前記映像信号
を所定のタイミングでサンプリングして前記第１の薄膜
トランジスタに表示信号を供給するサンプリング用の第
２の薄膜トランジスタと、前記サンプリング用の第２の
薄膜トランジスタのスイッチ動作を制御するシフトレジ
スタからなり、前記サンプリング用の第２の薄膜トラン
ジスタは、レーザーアニールを用いて形成された半導体
膜中にチャンネル長よりもチャンネル幅が大きいチャン
ネル領域を有し、そのチャンネル幅方向が、前記レーザ
ーアニール時におけるレーザービームの被照射領域の長
軸方向及び短軸方向とは異なる方向にされていることを
特徴とする請求項５記載の液晶表示装置。 - 【請求項７】 液晶を間に挟んだ一対の基板の一方の面
に、液晶駆動用の容量の一方をなす表示電極群と、これ
らに各々接続され液晶駆動用の信号電圧を印加する第１
の薄膜トランジスタ群と、これら第１の薄膜トランジス
タ群に走査信号を供給するための走査駆動回路または／
及び表示信号を供給するための表示駆動回路を構成する
第２の薄膜トランジスタ群とが形成された液晶表示装置
において、 前記第１及び第２の薄膜トランジスタは、レーザーアニ
ールが施された半導体膜中にチャンネル領域が形成さ
れ、前記第１の薄膜トランジスタのチャンネル幅方向
と、いくつかまたは全ての第２の薄膜トランジスタのチ
ャンネル幅方向は、互いに非平行及び非直角にされてい
ることを特徴とする液晶表示装置。 - 【請求項８】 前記表示駆動回路は、外部で作成された
映像信号が与えられた映像信号ラインと、前記映像信号
を所定のタイミングでサンプリングして前記第１の薄膜
トランジスタに表示信号を供給するサンプリング用の第
２の薄膜トランジスタと、前記サンプリング用の第２の
薄膜トランジスタのスイッチ動作を制御するシフトレジ
スタからなり、前記サンプリング用の第２の薄膜トラン
ジスタのチャンネル幅方向と、前記第１の薄膜トランジ
スタのチャンネル幅方向は、互いに非平行及び非直角に
されていることを特徴とする請求項７記載の液晶表示装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9243054A JPH1187720A (ja) | 1997-09-08 | 1997-09-08 | 半導体装置及び液晶表示装置 |
| TW087113238A TW444150B (en) | 1997-09-08 | 1998-08-12 | Semiconductor device and liquid crystal display device |
| US09/148,606 US20010040541A1 (en) | 1997-09-08 | 1998-09-04 | Semiconductor device having laser-annealed semiconductor device, display device and liquid crystal display device |
| KR1019980036721A KR19990029581A (ko) | 1997-09-08 | 1998-09-07 | 반도체 장치 및 액정 표시 장치 |
| EP98307190A EP0901163A3 (en) | 1997-09-08 | 1998-09-07 | Semiconductor device having laser-annealed semiconductor elements, and display device using this semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9243054A JPH1187720A (ja) | 1997-09-08 | 1997-09-08 | 半導体装置及び液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187720A true JPH1187720A (ja) | 1999-03-30 |
Family
ID=17098130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9243054A Pending JPH1187720A (ja) | 1997-09-08 | 1997-09-08 | 半導体装置及び液晶表示装置 |
Country Status (5)
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