KR101333749B1 - 차지 펌프 회로 및 그것을 구비한 반도체장치 - Google Patents

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타쓰로 우에노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

종래의 차지 펌프 회로는 트랜지스터를 온 또는 오프 상태로 하기 위해 승압 회로 등을 필요로 했다. 따라서 회로 규모가 커져, 배치 면적의 증가, 소비 전력의 증가로 이어지는 문제가 있었다. 제1 트랜지스터와, 스위치와, 제1 용량소자와, 제2 용량소자와, 인버터를 가지고, 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고, 인버터의 출력 측은 제1 용량소자를 통해 제1 트랜지스터의 다른 한쪽 전극 및 스위치의 한쪽에 접속되고, 스위치의 다른 한쪽은 제2 용량소자를 통해 제2 전위에 접속된 차지 펌프 회로를 제공하는 것을 하나의 특징으로 한다.
차지 펌프 회로, 트랜지스터, 인버터, 스위치

Description

차지 펌프 회로 및 그것을 구비한 반도체장치{CHARGE PUMP CIRCUIT AND SEMICONDUCTOR DEVICE HAVING THE SAME}
도 1a 내지 1c는 본 발명의 차지 펌프 회로의 구성 예 및 동작 타이밍을 도시한 도면이다.
도 2는 본 발명의 차지 펌프 회로의 구성 예를 도시한 도면이다.
도 3a 및 3b는 본 발명의 차지 펌프 회로의 구성 예를 도시한 도면이다.
도 4는 본 발명의 차지 펌프 회로의 구성 예를 도시한 도면이다.
도 5a 및 5b는 실시예 6에 따른 표시장치의 구성을 도시한 도면이다.
도 6a 및 6b는 도 5a 및 5b의 표시장치에 있어서의 화소부의 구성 예를 도시한 도면이다.
도 7a 내지 7c는 도 5a 및 5b의 표시장치에 있어서의 화소부의 구성 예를 도시한 도면이다.
도 8은 도 5a 및 5b의 표시장치에 있어서의 화소의 일 구성예를 도시한 도면이다.
도 9는 실시예 9에 따른 레귤레이터의 구성을 도시한 도면이다.
도 10은 실시예 10에 따른 쇼트 링의 구성을 도시한 도면이다.
도 11은 실시예 12에 따른 표시 모듈을 도시한 도면이다.
도 12는 실시예 13에 따른 휴대전화기의 구성을 도시한 도면이다.
도 13a 및 13b는 실시예 13에 따른 휴대전화기의 구동방법을 설명하기 위한 도면이다.
도 14a 내지 14c는 실시예 13에 따른 휴대전화기의 구동방법을 설명하기 위한 도면이다.
도 15는 실시예 14에 따른 텔레비전 장치의 구성을 도시한 도면이다.
[기술분야]
본 발명은, 새로운 구성을 가지는 차지 펌프 회로에 관한 것으로, 보다 상세하게는 승압 회로, 또는 강압 회로로서 차지 펌프 회로를 사용한 반도체장치에 관한 것이다.
[배경기술]
승압 회로에는, 코일을 사용한 것과, 용량소자를 사용한 것이 있다. 용량소자를 사용한 것은 일반적으로 차지 펌프라고 부른다. 종래의 차지 펌프는, 2개의 다이오드를 직렬로 접속하는 구성을 가지는데, 다이오드의 역치 전압만큼 출력 전압이 강하하는 문제가 있었다. 이 문제를 해결하기 위해서, 다이오드 대신 스위치 를 사용하는 구성이 제안되어 왔다(특허문헌 1: 일본국 공개특허공보 특개 2001-136733호, 특허문헌 2: 일본국 공개특허공보 특개 평07-327357호, 특허문헌 3: 일본국 공개특허공보 특개 평07-099772호 참조).
특허문헌 1에 공개한 회로를 실현하기 위해서는, 트랜지스터로 구성된 스위치를 온 또는 오프 상태로 하기 위해, 외부 전원 전압 이상으로 승압하는 회로가 필요했다.
통상, p채널형 트랜지스터의 경우에는, 게이트 단자에 Low 전위를 입력해서 트랜지스터를 온 상태로 한다. 이 Low 전위는 p채널형 트랜지스터의 소스 단자의 전위보다 낮은 전위이며, Low전위와 p채널형 트랜지스터의 소스 단자의 전위의 전위차가 p채널형 트랜지스터의 역치 전압 이하가 되는 전위다. 또한 n채널형 트랜지스터의 경우에는 High 전위를 입력해서 행한다. 이 High 전위는 n채널형 트랜지스터의 소스 단자의 전위보다 높은 전위이며, High 전위와 n채널형 트랜지스터의 소스 단자의 전위와의 전위차가 n채널형 트랜지스터의 역치 전압 이상이 되는 전위다. 또한, 일반적인 p채널형 트랜지스터의 역치 전압은, 0V보다 작은 전압이다. 또한 일반적인 n채널형 트랜지스터의 역치 전압은, 0V보다 큰 전압이다. 따라서, 트랜지스터의 게이트 소스간 전압이 0V일 때에는, 트랜지스터는 오프 상태로 되고, 전류는 흐르지 않는다. 이러한 트랜지스터를 인핸스먼트형 트랜지스터(노멀리 오프 트랜지스터라고도 한다)라고 한다.
한편, 게이트-소스 전압이 0V인 경우에도, 트랜지스터에 전류가 흐르는 트랜지스터가 있다. 이때, 이러한 트랜지스터를 디플리션형 트랜지스터(노멀리 온 트랜 지스터라고도 한다)라고 한다.
통상, 노멀리 오프가 되도록 트랜지스터를 제작한다. 표시장치 내에 포함된 차지 펌프에 있어서, 트랜지스터를 가지는 스위치가 노멀리 오프가 되면, 트랜지스터의 동작 전압이 상승한다. 따라서 외부로부터의 승압 회로의 출력도 상승시켜야 한다. 그러면, 회로 규모가 커져, 배치 면적의 증가, 수율의 저하, 소비 전력의 증가로 이어진다.
또한 전술한 바와 같은 종래의 차지 펌프용 스위칭소자를 표시장치에 내장하면 이하와 같은 문제가 있다. 일반적인 차지 펌프는 다른 교환 안정기와 같이 출력 전압을 피드백하고, 출력을 안정시키는 기능을 가지지 않는다. 따라서, 전류 부하의 값이 무거워져, 출력 전류가 커지면 전원의 안정성이 손상되는 문제가 있었다.
본 발명의 목적은 상기 특허문헌과 다른 구성을 갖는 차지 펌프 회로, 그 차지 펌프 회로를 사용한 반도체장치를 제공하는 것이다.
상기 과제를 감안해서 본 발명에서는, 이하와 같은 구성을 가지는 차지 펌프 회로를 가지는 반도체장치를 특징으로 한다.
도 1a에 그 구성의 예를 게시한다. 도 1a의 구성에 있어서, 제1 트랜지스터(101)는 채널 도프의 농도를 조정하여, 예를 들면 붕소 첨가의 경우는 그 양을 감하거나, 채널 도프를 하지 않음으로써, 노멀리 온으로 하고, 극성을 n채널형 트랜지스터로 한다. 이로써 승압 회로를 필요로 하지 않고, 역치 전압의 편차에 강한, 차지 펌프 회로의 실현이 가능해 진다.
본 발명의 차지 펌프 회로에 있어서, 제1 트랜지스터(101)와, 스위치(102)와, 제1 용량소자(103)와, 제2 용량소자(104)와, 인버터(105)를 가지고, 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고, 인버터의 입력 측은 제1 트랜지스터의 게이트 전극에 접속되고, 인버터의 출력 측은 제1 용량소자를 통해 제1 트랜지스터의 다른 한쪽 전극 및, 스위치의 한쪽에 접속되고, 스위치의 다른 한쪽은 제2 용량소자를 통해 제2 전위에 접속된 것을 특징으로 한다.
상기 스위치는 n채널형 또는 p채널형 트랜지스터를 사용해서 구성되고, n채널형 트랜지스터는 노멀리 온인 것을 특징으로 한다.
전술한 차지 펌프 회로의 상기 스위치에 있어서, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터를 포함하고, 제4 트랜지스터의 한쪽 전극은 제2 전위에 접속되고, 제3 트랜지스터의 한쪽 전극과 제2 트랜지스터의 한쪽 전극과 제1 트랜지스터의 다른 한쪽 전극은 접속되고, 제3 트랜지스터의 다른 한쪽 전극과 제4 트랜지스터의 다른 한쪽 전극은 서로 접속되고, 제2 트랜지스터의 다른 한쪽 전극은 제2 용량소자를 통해 제2 전위에 접속된 것을 특징으로 한다.
상기 구조를 가지는 반도체장치에 있어서, 제1 트랜지스터의 극성은 n채널형으로, 제1 트랜지스터의 한쪽 전극에 인가되는 제1 전위는 고전위측 전위이고, 제2 트랜지스터의 극성은 n채널형이고, 제3 트랜지스터(108)의 극성은 p채널형이고, 제 4 트랜지스터(109)의 극성은 n채널형으로, 제4 트랜지스터의 한쪽 전극에 인가되는 제2 전위는 저전위측 전위이고, 제1 트랜지스터 또는 제2 트랜지스터는 노멀리 온인 것을 특징으로 한다.
또 다른 구성을 가지는 차지 펌프 회로를 가지는 반도체장치에 있어서, 상기 차지 펌프 회로는 제1 트랜지스터, 스위치, 제1 용량소자, 제2 용량소자, 제1 인버터를 가지고, 상기 스위치는 제2 트랜지스터, 제3 트랜지스터, 제2 인버터, 제3 인버터, 제4 인버터, 제3 용량소자를 가지고, 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고, 제1 인버터의 입력 측은 제1 트랜지스터의 게이트 전극에 접속되고, 제1 인버터의 출력 측은 제1 용량소자를 통해 제1 트랜지스터의 다른 한쪽 전극에 접속되고, 제3 트랜지스터의 한쪽 전극은 제1 전위에 접속되고, 제2 인버터의 출력 측은, 제3 인버터를 통해 제4 인버터의 입력 측 및 제3 트랜지스터의 게이트 전극에 접속되고, 제4 인버터의 출력 측은 제3 용량소자를 통해, 제3 트랜지스터의 다른 한쪽 전극 및 제2 트랜지스터의 게이트 전극에 접속되고, 제2 트랜지스터의 한쪽 전극은 제1 트랜지스터의 다른 한쪽 전극에 접속되고, 제2 트랜지스터의 다른 한쪽 전극은 제2 용량소자를 통해 제2 전위에 접속된 것을 특징으로 한다.
상기 구조를 가지는 반도체장치에 있어서, 제1 트랜지스터의 극성은 n채널형이고, 상기 제1 트랜지스터의 한쪽 전극이 접속된 제1 전위는 고전위측 전위이고, 제2 트랜지스터의 극성은 p채널형이고, 제3 트랜지스터의 극성은 n채널형이고, 제2 용량소자를 통해 제2 트랜지스터의 다른 쪽 전극이 접속된 제2 전위는 저전위측 전위이고, 제1 트랜지스터 혹은 제3 트랜지스터는 노멀리 온인 것을 특징으로 한다.
또 다른 구조의 차지 펌프 회로를 가지는 반도체장치에 있어서, 상기 차지 펌프 회로는 제1 트랜지스터, 스위치, 제1 용량소자, 제2 용량소자, 제1 인버터를 가지고, 이때 상기 스위치는 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제2 인버터, 제3 인버터, 제4 인버터, 제3 용량소자를 가지고, 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고, 제1 인버터의 입력 측은 제1 트랜지스터의 게이트 전극에 접속되고, 제1 인버터의 출력 측은 제1 용량소자를 통해 제1 트랜지스터의 다른 한쪽 전극에 접속되고, 제3 트랜지스터의 한쪽 전극은 제1 전위에 접속되고, 제2 인버터의 출력 측은, 제3 인버터를 통해 제4 인버터의 입력 측 및 제3 트랜지스터의 게이트 전극에 접속되고, 제4 인버터의 출력 측은 제3 용량소자를 통해, 제4 트랜지스터의 한쪽 전극 및 제2 트랜지스터의 게이트 전극에 접속되고, 제2 트랜지스터의 한쪽 전극은 제1 트랜지스터의 다른 한쪽 전극 및 제4 트랜지스터의 게이트에 접속되고, 제2 트랜지스터의 다른 한쪽 전극은 제4 트랜지스터의 다른 한쪽 전극 및, 제2 용량소자를 통해 제2 전위에 접속된 것을 특징으로 한다.
상기 구조를 가지는 표시장치에 있어서, 제1 트랜지스터의 극성은 n채널형이고, 제1 트랜지스터의 한쪽 전극이 접속된 제1 전위는 고전위측 전위이고, 제2 트랜지스터의 극성은 p채널형이고, 제3 트랜지스터의 극성은 n채널형이고, 제4 트랜지스터의 극성은 p채널형이고, 제2 용량소자를 통해 제2 트랜지스터의 다른 쪽 전극이 접속된 제2 전위는 저전위측 전위이고, 제1 트랜지스터 혹은 제3 트랜지스터는 노멀리 온인 것을 특징으로 한다.
전술한 차지 펌프 회로의 구성에 있어서의 출력 전압은 모두, 승압하는 것을 특징으로 한다.
전술한 차지 펌프 회로에 있어서, 제1 트랜지스터의 한쪽 전극이 접속된 제1 전위를 저전위측 전위로 하고, 제1 트랜지스터의 극성을 p채널형의 노멀리 온으로 설정하고, 상기 스위치를 구성하는 각 트랜지스터의 극성을 p채널형 트랜지스터에서 n채널형 트랜지스터로, 또는 n채널형 트랜지스터에서 p채널형 트랜지스터로 변경하고, 각 트랜지스터에 접속된 각 전위를 저전위측 전위에서 고전위측 전위로, 또는 고전위측 전위에서 저전위측 전위로 변경함으로써 상기 차지 펌프 회로의 출력을 강압하는 것을 특징으로 한다.
전술한 인버터를 가지는 차지 펌프 회로에 있어서, 인버터에 클록 신호가 입력되는 것을 특징으로 한다.
전술한 본 발명의 차지 펌프 회로에 있어서, 상기 트랜지스터는 박막 트랜지스터(TFT)인 것을 특징으로 한다.
[실시예]
이하에, 본 발명의 실시예를 도면에 기초하여, 설명한다. 단, 본 발명은 다양한 태양으로 실시할 수 있어, 본 발명의 취지 및 그 범위에서 일탈하는 않는 한 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 실시예의 기재 내용에 한정해서 해석되지 않는다.
이때, 절연 기판 위 등에 실리콘 박막을 성막하고, 활성층을 포함하는 박막 트랜지스터에 있어서는, 그 구조로 인해, 소스 전극과 드레인 전극 사이의 구분이 분명하지 않다. 따라서 여기에서는, 특별히 소스 전극, 드레인 전극의 정의가 필요한 경우를 제외하고, 한쪽을 제1 전극, 다른 한쪽을 제2 전극이라고 표기한다. 일반적으로, n채널형 트랜지스터에 있어서는, 전위가 낮은 측이 소스 전극, 높은 측이 드레인 전극이 되고, p채널형 트랜지스터에 있어서는, 전위가 높은 측이 소스 전극, 낮은 측이 드레인 전극이 된다. 따라서 회로 동작의 설명에 있어서, 게이트-소스 전압 등에 관한 기재가 있을 경우에는, 상기 설명에 따른다.
(실시예 1)
도 1b에 본 발명의 실시예의 차지 펌프 회로의 구성을 나타낸다. 본 발명의 실시예의 차지 펌프 회로는, 제1 트랜지스터(106), 제2 트랜지스터(107), 제3 트랜지스터(108), 제4 트랜지스터(109), 제1 용량소자(110), 제2 용량소자(111), 인버터(112) 등의 소자를 가진다. 본 실시예에 있어서, 제1 트랜지스터(106), 제2 트랜지스터(107), 제4 트랜지스터(109)의 극성은 n채널형이 되도록 설정한다. 또한 제3 트랜지스터(108)는 p채널형이 되도록 설정한다. 또한, 제1 트랜지스터(106), 제2 트랜지스터(107)는 노멀리 온으로 하는 것을 특징으로 한다.
다음으로, 각 소자의 접속 관계를 설명한다.
제1 트랜지스터(106)의 제1 전극은, 고전위측 전위 Vdd에 접속된다. 인버터(112)의 출력 측(점 S)은 제1 용량소자(110)를 통해 제1 트랜지스터(106)의 제2 전극, 제2 트랜지스터(107)의 제1 전극 및 제3 트랜지스터(108)의 제1 전극에 접속된다. 그 접속 지점을 도 1b의 "a"로 나타내고, 이하 "노드 a"라고 표기한다. 또한 인버터(112)의 입력 측(점 Q)은 제1 트랜지스터(106), 제3 트랜지스터(108), 제4 트랜지스터(109)의 게이트 전극에 각각 접속된다. 또한 제3 트랜지스터(108)와 제4 트랜지스터(109)의 제2 전극은 각각 접속되고, 제4 트랜지스터(109)의 제1 전극에는 저전위측 전위 Vss가 접속되고, 제2 트랜지스터(107)의 제2 전극은 제2 용량소자(111)를 통해 Vss에 접속된다.
이러한, 회로 구성을 가지는 차지 펌프의 동작에 관하여 설명한다. 이때 설명의 편의상, 고전위측 전위(High 전위)를 5V로 설정하고 저전위측 전위(Low 전위)를 0V로 설정하지만, 본 실시예는 그것에 한정되지 않는다. 인버터(112)의 입력 측(점 Q)에, High 전위는 5V, Low 전위는 0V인 클록 신호를 입력한다. 물론, 실제로는 이 수치에 한정되지 않는다. 예를 들면 인버터(112)의 입력 측(점 Q)에, High 전위 5V가 입력되면, 0V가 제1 용량소자(110)에 입력되고, 제1 트랜지스터(106), 제3 트랜지스터(108), 제4 트랜지스터(109)의 게이트 전극에는, 각각 High 전위가 입력된다. 이때, 제1 트랜지스터(106)는 온 상태가 되고, 노드 a의 전위는 5V가 된다. 동시에, 제3 트랜지스터(108) 및 제4 트랜지스터(109)의 게이트 전극에는 High 전위 5V가 입력되어, 제3 트랜지스터(108)는 오프 상태가 되고, 제4 트랜지스터(109)는 온 상태가 된다. 따라서 제2 트랜지스터(107)의 게이트 전극에는 0V가 입력되어 오프 상태가 되고, 제1 용량소자(110)에는, 리크 없이 소정의 전하가 축적된다.
다음으로 Low 전위(0V)가 인버터(112)의 입력 측(점 Q)에 입력되면, High 전위(5V)가 제1 용량소자(110)에 입력되고, 제1 트랜지스터(106)의 게이트 전극에는 Low 전위(0V)가 입력되어 오프 상태가 되고, 노드 a의 전위는, 제1 용량소자(110) 에 축적된 전하에 의해, 리크 없이, 확실히 Vdd(5V)의 2배만큼의 출력을 얻을 수 있다. 이때, 제3 트랜지스터(108), 제4 트랜지스터(109)의 게이트 전극에는 각각 Low 전위(0V)가 입력되어, 제4 트랜지스터(109)는 오프 상태가 되고, 제3 트랜지스터(108), 제2 트랜지스터(107)는 온 상태가 된다. 따라서, Vout는 제2 용량소자(111)와 제2 트랜지스터(107)에 의해, 확실히 Vdd(5V)의 2배만큼의 출력의 전압을 유지할 수 있다.
이상의 동작을 반복함으로써, Vout의 전위는 (2×Vdd)로 할 수 있다(도 1c 참조).
이때, Vout가 (2×Vdd)이 되는 것은, Vout에 부하가 접속되어 있지 않은 경우다. 부하(저항, 용량, 트랜지스터, 회로 등)가 접속된 경우에는, 거기에서 전류가 소비되므로, Vout는 (2×Vdd)보다 낮아진다.
본 실시예는 도 1b에 나타내는 접속 관계에 한정되지 않는다. 예를 들면 점 S와 점 Q는, 인버터(112)를 통해서 접속되어 있지만, 본 실시예는 이것에 한정되지 않는다.
인버터(112) 대신에, 점 Q와 점 S에, 개별적으로 전위를 인가해도 된다. 그 경우, 점 Q와 점 S에 인가하는 전위는, 반전한 것이 바람직하다. 단 정상적으로 동작하는 범위이면, 점 Q에 인가하는 전위와 점 S에 인가하는 전위는 반드시 반전하지 않아도 된다.
본 실시예에 있어서, 점 Q에 인가하는 High 전위는, 반드시 Vdd가 아니어도 된다. Vdd보다 낮은 전압으로 해도 되고, Vdd보다 높은 전압으로 해도 된다. 마찬 가지로, 점 S에 인가하는 Low 전위는, 반드시 0V가 아니어도 된다. 0V보다 낮은 전압으로 해도 되고, 0V보다 높은 전압으로 해도 된다. 마찬가지로 점 Q에 인가하는 Low 전위는, 0V보다 낮은 전압으로 해도 되고, 0V보다 높은 전압으로 해도 된다.
이상, 본 실시예에서는 제1 및 제2 트랜지스터의 극성이 n채널형으로서 노멀리 온인 경우에 대해 설명했지만, 트랜지스터의 극성은 거기에 한정되지 않는다. 예를 들면 제1 및 제2 트랜지스터의, 채널 도프의 양을 조정함으로써 노멀리 온으로서 극성을 p채널형으로 하고 제1 트랜지스터의 한쪽 전극이 저전위측 전위로 유지되는 회로 구성으로 해도 된다. 그 경우, 제3 및 제4 트랜지스터의 극성은 도면에 나타낸 극성과 반대의 극성으로 하고, 제4 트랜지스터의 극성의 한쪽 전극이 고전위측 전위에 유지되는 회로 구성으로 한다. 이렇게, 본 실시예에 있어서, 각 트랜지스터의 극성을, n채널형에서 p채널형으로, 또는 p채널형에서 n채널형으로 설정하고, 한쪽 전극의 전위를 고전위 또는 저전위로 설정함으로써, 차지 펌프 회로의 출력을 강압시킬 수 있다.
전술한 차지 펌프 회로에서는, 트랜지스터로서 박막 트랜지스터를 형성할 수 있다. 그 결과, 차지 펌프 회로를 표시장치, 또는 플래시 메모리와 같은 불휘발성 메모리와 동일한 기판에 형성할 수 있다. 그러나 차지 펌프에 있어서 박막 트랜지스터를 사용하면, 박막 트랜지스터의 역치 전압이 크므로 소정의 전위로 승압하는 것은 어렵다. 또한, 역치 전압은 각 박막 트랜지스터 사이에서 변동하므로, 출력되는 전위가 변동될 우려가 있다. 따라서, 본 실시예의 차지 펌프를 사용하면, 상기한 바와 같이 제2 트랜지스터의 온 또는 오프에 의해 출력이 결정되므로, 역치 전 압에 의한 전압강하를 방지할 수 있다. 그 결과, 본 실시예의 차지 펌프는, 실리콘 웨이퍼로 형성된 트랜지스터와 비교해서 역치 전압이 큰 박막 트랜지스터를 사용할 경우에, 현저한 효과를 나타낸다.
또한 박막 트랜지스터로 형성된 차지 펌프는, 액정표시장치, 발광 장치 등의 반도체장치와 동일한 기판에 형성할 수 있다. 그 경우, 제1 용량소자 또는 제2 용량소자의 어느 하나 또는 모두, 반도체장치와 동일한 기판에 형성해도 된다. 차지 펌프를 반도체장치와 동일한 기판에 형성하면 부품 수를 절감할 수 있다. 한편, 반도체장치와 동일한 기판에 형성하지 않은 경우에는, 큰 용량치를 가지는 용량을 배치할 수 있다. 제2 용량소자는 제1 용량소자보다 큰 용량치를 가질 필요가 있으므로, 작은 용량치를 가져도 되는 제1 용량소자를 반도체장치와 동일한 기판에 형성하여, 부품 수를 감하고, 코스트 다운을 실현할 수 있다. 큰 용량치의 제2 용량소자로서, 반도체장치와 동일한 기판에 형성하지 않음으로써, 큰 용량을 가진 용량소자를 배치할 수 있다.
(실시예 2)
또 다른 차지 펌프 회로의 구성의 예를 도 2에 나타낸다. 차지 펌프 회로는 제1 트랜지스터(301), 제2 트랜지스터(302), 제1 용량소자(303), 제2 용량소자(304), 인버터(305)를 가지고, 도 1b와 달리 승압 회로(306)를 더 가진다. 제1 트랜지스터(301), 제2 트랜지스터(302)의 극성은 n채널형이 되도록 설정한다. 또한, 제1 트랜지스터(301), 제2 트랜지스터(302)는 노멀리 온으로 설정한다.
다음으로, 각 소자의 접속 관계에 관하여 설명한다. 제1 트랜지스터(301)의 제1 전극은, 고전위측 전위 Vdd에 접속된다. 인버터(305)의 출력 측(점 S)은 제1 용량소자(303)를 통해 제1 트랜지스터(301)의 제2 전극 및 제2 트랜지스터(302)의 제1 전극에 접속된다. 그 접속 지점을 도 2에 "a"로 나타내고, 이하 "노드 a"라고 표기한다. 또한 인버터(305)의 출력 측(점 S)은, 승압 회로(306)의 입력 측(도면의 IN)과 출력 측(도면의 OUT)을 통해, 제2 트랜지스터(302)의 게이트 전극에 접속된다. 또한, 승압 회로(306)의 고전위측 전위(도면의 V+), 저전위측 전위(도면의 V-)는, 각각, Vout, Vss에 접속한다. 제2 트랜지스터(302)의 제2 전극은 제2 용량소자(304)를 통해 저전위측 전위 Vss에 접속된다.
본 실시예는, 도 2에 나타내는 접속 관계에 한정되지 않는다. 예를 들면 점 S와 점 Q는, 인버터(305)를 통해 접속되어 있지만, 본 실시예는 이것에 한정되지 않는다.
인버터(112) 대신에, 점 Q와 점 S에, 개별적으로 전위를 인가해도 된다. 그 경우, 점 Q와 점 S에 인가하는 전위는, 서로 반전한 것이 바람직하다. 단 정상적으로 동작하는 범위이면, 점 Q에 인가하는 전위와 점 S에 인가하는 전위는 반드시 반전하지 않아도 된다.
또한 승압 회로(306)의 고전위측 전위(V+), 저전위측 전위(V-)는, 각각, Vout, Vss에 접속되어 있지만, 본 실시예는 이에 한정되지 않는다. 예를 들면 고전위측 전위(V+)로서, Vout에 해당하는 전위를 접속해도 되고, 저전위측 전위(V-)에는 Vss에 해당하는 전위를 접속해도 된다.
또한, 승압 회로(306)의 IN에는 인버터(305)의 출력(점 S)이 입력되어 있지 만, 어떤 클록 신호를 입력해도 상관없다. 즉 승압 회로(306)에 있어서, 제2 트랜지스터를 도 1b와 동일한 타이밍으로, 온 혹은 오프 상태로 할 수 있도록 출력을 제공할 수 있으면 된다.
이러한 회로 구성을 가지는 차지 펌프의 동작은, 도 1b의 동작에 관해 설명한 바와 같다.
그리고 1b와 마찬가지로, Vout의 전위로는 (2×Vdd)에 해당하는 전압을 출력할 수 있다(도 1c 참조).
본 실시예에 있어서, 점 Q에 인가하는 High 전위는, Vdd가 아니어도 된다. Vdd보다 낮은 전압으로 해도 되고, Vdd보다 높은 전압으로 해도 된다. 마찬가지로, 점 S에 인가하는 Low 전위는, 0V가 아니어도 된다. 0V보다 낮은 전압으로 해도 되고, 0V보다 높은 전압으로 해도 된다. 마찬가지로 점 Q에 인가하는 Low 전위는, 0V보다 낮은 전압으로 해도 되고, 0V보다 높은 전압으로 해도 된다.
이상, 본 실시예에서는 제1 및 제2 트랜지스터의 극성이 n채널형으로서 노멀리 온인 경우에서 설명했지만, 트랜지스터의 극성은 한정되지 않는다. 예를 들면 제1 및 제2 트랜지스터의 채널 도프의 양을 조정하여, 노멀리 온으로서 극성을 p채널형으로 하고 제1 트랜지스터의 한쪽 전극이 저전위측 전위로 유지되는 회로 구성으로 해도 된다. 이렇게, 본 실시예에 있어서, 각 트랜지스터의 극성을, n채널형에서 p채널형으로, 또는 p채널형에서 n채널형으로 설정하고, 한쪽 전극의 전위를 고전위 또는 저전위로 설정함으로써, 차지 펌프 회로의 출력을 강압시킬 수 있다.
전술한 차지 펌프 회로는, 트랜지스터로서 박막 트랜지스터를 형성할 수 있 다. 따라서, 표시장치, 또는 플래시 메모리와 같은 불휘발성 메모리와 동일한 기판에 형성할 수 있다. 그러나 차지 펌프에 박막 트랜지스터를 사용하면, 역치 전압이 크므로 소정의 전위로 승압하기 어렵다. 또한, 역치 전압은 각 박막 트랜지스터 사이에서 변동하므로, 출력되는 전위가 변동될 우려가 있다. 따라서, 본 실시예의 차지 펌프를 사용하면, 상기한 바와 같이 제2 트랜지스터의 온 또는 오프에 의해 출력이 결정되므로, 역치 전압에 의한 전압 강하를 방지할 수 있다. 그 결과, 본 실시예의 차지 펌프는, 실리콘 웨이퍼로 형성된 트랜지스터와 비교해서 역치 전압이 큰 박막 트랜지스터를 사용할 경우에, 현저한 효과를 나타낸다.
또한 박막 트랜지스터로 형성된 차지 펌프는, 액정표시장치, 발광 장치 등의 반도체장치와 동일한 기판에 형성할 수 있다. 그때, 제1 용량소자 또는 제2 용량소자 중 어느 하나가, 반도체장치와 동일한 기판에 형성되어 있어도 되고, 모두 반도체장치와 동일한 기판에 형성되어도 된다. 반도체장치와 동일한 기판에 형성함으로써, 부품 수를 감할 수 있다. 한편, 반도체장치와 동일한 기판에 형성하지 않을 경우라면, 큰 용량치를 가지는 용량을 배치할 수 있다. 제2 용량소자는 제1 용량소자보다 큰 용량치를 가질 필요가 있으므로, 작은 용량치로 해도 상관없는 제1 용량소자는, 반도체장치와 동일한 기판에 형성하여, 부품 수를 절감하고 코스트 다운을 실현할 수 있다. 큰 용량치인 제2 용량소자에는, 반도체장치와 동일한 기판에 형성하지 않음으로써, 큰 용량을 배치할 수 있다.
(실시예 3)
본 실시예에서는, 상기 실시예와 다른 차지 펌프의 구성과 동작에 관하여 설 명한다.
도 3a에 본 발명의 실시예의 차지 펌프 회로의 구성을 나타낸다.
도 3a에 나타내는 차지 펌프는, 제1 트랜지스터(201), 제2 트랜지스터(202), 제3 트랜지스터(203), 제1 용량소자(204), 제2 용량소자(205), 제3 용량소자(206), 제1 인버터(207), 제2 인버터(208), 제3 인버터(209), 제4 인버터(230)를 가지고, 제1 트랜지스터(201), 제3 트랜지스터(203)의 극성을 n채널형, 제2 트랜지스터(202)의 극성을 p채널형이 되도록 각각 설정한다. 또한, 제1 트랜지스터(201), 제3 트랜지스터(203)는 노멀리 온으로 하는 것을 특징으로 한다.
다음으로, 각 소자의 접속 관계를 설명한다.
제1 트랜지스터(201) 및 제3 트랜지스터(203)의 제1 전극은, 고전위측 전위의 Vdd에 접속된다. 제1 인버터(207)의 입력 측(점 Q)은 제1 트랜지스터(201)의 게이트 전극에 접속되고, 제1 인버터(207)의 출력 측(점 S)은 제1 용량(204)을 통해, 제1 트랜지스터(201)의 제2 전극 및 제2 트랜지스터(202)의 제1 전극에 접속되고, 제2 인버터(208)의 출력은, 제3 인버터(209)를 통해, 제4 인버터(230)의 입력 측 및 제3 트랜지스터(203)의 게이트 전극에 접속된다. 제4 인버터(230)의 출력은, 제3 용량(206)을 통해, 제3 트랜지스터(203)의 제2 전극 및 제2 트랜지스터(202)의 게이트 전극에 접속된다. 또한 제2 트랜지스터(202)의 제2 전극은 제2 용량소자(205)를 통해 저전위측 전위의 Vss에 접속된다.
전술한, 제1 트랜지스터(201)의 제2 전극의 접속 지점을 도면에서 "a"로 나타내고, 이하 "노드 a"라고 표기하고, 제3 트랜지스터(203)의 제2 전극의 접속 지 점을 도면에서 "b"로 나타내고, 이하 "노드 b"라고 표기한다.
이러한, 회로 구성을 가지는 차지 펌프의 동작에 관하여 설명한다. 이때 설명의 편의상, 고전위측 전위(High 전위)를 5V로 하고 저전위측 전위(Low 전위)를 0V로 설정하지만, 본 실시예는 이에 한정되지 않는다. 제1 인버터(207)의 입력 측(점 Q)에, High 전위가 5V, Low 전위가 0V인 클록 신호를 입력한다. 물론, 실제 이 수치에 한정되지 않는다. 예를 들면 제1 인버터(207)의 입력 측(점 Q)에, High 전위(5V)가 입력되면, 0V가 제1 용량소자(204)에 입력된다. 이때, 제1 트랜지스터(201)는 온 상태가 되고, 노드 a의 전위는 5V가 된다. 동시에, 제3 트랜지스터(203)의 게이트 전극에는 제2 인버터(208)와 제3 인버터(209)를 통해 0V가 입력되어, 제3 트랜지스터(203)는 오프 상태가 된다. 또한 제4 인버터(230)로부터, 5V가 제3 용량소자(206)에 입력되어, 노드 b의 전위는 5V가 되고, 제2 트랜지스터(202)는 오프 상태가 된다. 따라서 제1 용량소자(204)에는 리크 없이, 소정의 전하가 축적된다.
이어서 클록 신호, 즉, Low 전위(0V)가 제1 인버터(207)의 입력 측(점 Q)에 입력되면, High 전위(5.0V)는 제1 용량소자에 입력되고, 제1 트랜지스터(201)의 게이트 전극에는 Low 전위(0V)가 입력되어 오프 상태로 되고, 노드 a의 전위는, 제1 용량소자(204)에 축적된 전하에 의해, 리크 없이, 확실히 Vdd(5V)의 2배만큼의 출력을 얻을 수 있다. 동시에, 제3 트랜지스터(203)의 게이트 전극, 제4 인버터(230)의 입력 측(점 Q)에는 제2 인버터(208)와 제3 인버터(209)를 통해 High 전위(5V)가 입력되어 제3 트랜지스터(203)는 온 상태가 되고, 제4 인버터(230)를 통해, Low 전 위(0V)가 제3 용량소자(206)에 입력되므로, 노드 b는 5V가 되고, 제2 트랜지스터(202)는 확실히 온 상태가 된다. 따라서, Vout로서 제1 용량소자(204)에 축적된 전하로 인해, 제2 용량소자(205)와 제2 트랜지스터(202)에 의해, 확실히 Vdd(5V)의 2배만큼의 전압을 출력할 수 있다.
그리고, 실시예 1과 마찬가지로, Vout의 전위로는 (2×Vdd)에 해당하는 전압을 출력할 수 있다(도 1c 참조).
본 실시예는, 도 3a에 나타내는 접속 관계에 한정되지 않는다. 예를 들면 점 S와 점 Q는 인버터(207)를 통해 접속되고, 점 O와 점 S는 인버터(208)와 인버터(209)를 통해 접속되어 있지만, 이것에 한정되지 않는다.
인버터(207)와 인버터(208)와 인버터(209) 대신에, 점 Q와 점 S와 점 O에, 개별적으로 전위를 인가해도 된다. 그 경우, 점 Q와 점 S에 인가하는 전위와 점 Q와 점 O에 인가하는 전위는, 반전한 전위인 것이 바람직하다. 단 정상적으로 동작하는 범위이면, 점 Q와 점 S에 인가하는 전위와 점 Q와 점 O에 인가하는 전위는, 반드시 반전하지 않아도 된다.
전술한 바와 같이, 본 실시예의 차지 펌프 회로에서는, 노드 a에 전원전압의 Vdd와 Vdd×2의 전압의 두 값만 전달되고, 제2 트랜지스터의 온 또는 오프에 따라, 확실히 Vdd×2의 전압을 출력 전압 Vout로서 출력할 수 있다.
이상, 본 실시예에서는 제1 트랜지스터, 제3 트랜지스터의 극성이 n채널형으로서 노멀리 온, 제2 트랜지스터가 p채널형인 경우에 대해서 설명했지만, 트랜지스터의 극성은 한정되지 않는다. 예를 들면 제1 트랜지스터, 제3 트랜지스터의 채널 도프의 양을 조정하여, 노멀리 온으로서 극성을 p채널형으로 하고, 제1 트랜지스터의 제1 전극은 저전위측 전위로 유지하고, 제2 트랜지스터를 n채널형으로 한 회로 구성으로 해도 된다. 즉, 본 실시예에서는, 각 트랜지스터의 극성을, n채널형에서 p채널형으로, 또는 p채널형에서 n채널형으로 설정하고, 제1 트랜지스터의 제1 전극의 전위를 고전위에서 저전위로 설정함으로써, 차지 펌프 회로의 출력을 강압시킬 수 있다.
전술한 차지 펌프 회로는, 트랜지스터로서 박막 트랜지스터를 형성할 수 있다. 따라서, 표시장치, 또는 플래시 메모리와 같은 불휘발성 메모리와 동일한 기판에 형성할 수 있다. 그러나 차지 펌프에 박막 트랜지스터를 사용하면, 역치 전압이 크므로 소정의 전위로 승압하기 어렵다. 또한, 역치 전압은 각 박막 트랜지스터 사이에서 변동하므로, 출력되는 전위가 변동될 우려가 있다. 따라서, 본 실시예의 차지 펌프를 사용하면, 상기한 바와 같이 제2 트랜지스터의 온 또는 오프에 의해 출력이 결정되므로, 역치 전압에 의한 전압 강하를 방지할 수 있다. 그 결과, 본 실시예의 차지 펌프는, 실리콘 웨이퍼로 형성되는 트랜지스터와 비교해서 역치 전압이 큰 박막 트랜지스터를 사용할 경우에, 현저한 효과를 나타낸다.
또한 박막 트랜지스터로 형성된 차지 펌프는, 액정표시장치, 발광 장치 등의 반도체장치와 동일한 기판에 형성할 수 있다. 그 경우, 제1 용량소자, 제2 용량소자 또는 제3 용량소자의 어느 하나 또는 모두, 반도체장치와 동일한 기판에 형성해도 된다. 차지 펌프를 반도체장치와 동일한 기판에 형성하면 부품 수를 절감할 수 있다. 한편, 반도체장치와 동일한 기판에 형성하지 않은 경우에는, 큰 용량치를 가 지는 용량을 배치할 수 있다. 제2 용량소자는 제1 용량소자나 제3 용량소자보다 큰 용량치를 가질 필요가 있으므로, 작은 용량치를 가져도 되는 제1 용량소자 및 제3 용량소자를 반도체장치와 동일한 기판에 형성하여, 부품 수를 감하고, 코스트 다운을 실현할 수 있다. 큰 용량치의 제2 용량소자로서, 반도체장치와 동일한 기판에 형성하지 않음으로써, 큰 용량을 가진 용량소자를 배치할 수 있다.
(실시예 4)
또 다른 차지 펌프 회로의 구성의 예를 도 3b에 나타낸다. 도 3b에 나타내는 차지 펌프는, 도 3a와 같이 제1 트랜지스터(210), 제2 트랜지스터(211), 제3 트랜지스터(212), 제1 용량소자(214), 제2 용량소자(215), 제3 용량소자(216), 제1 인버터(217), 제2 인버터(218), 제3 인버터(219), 제4 인버터(220)를 가지고, 도 3a와 달리, 제4 트랜지스터(213)를 더 가진다. 제4 트랜지스터(213)의 극성은 p형이 되도록 설정한다. 그 밖의 트랜지스터의 극성은 도 3a와 유사하다.
다음으로, 각 소자의 접속 관계를 설명한다. 도 3a와 달리, 도 3b에 나타내는 차지 펌프에 있어서, 노드 a와 노드 b 사이에 제4 트랜지스터(213)의 게이트 전극과 제1 전극을 각각 접속하고, 그 제2 전극은 Vout에 접속된다. 그 외의 접속 관계는, 도 3a와 유사하다.
이러한 회로 구성을 가지는 차지 펌프의 동작은, 도 3a를 참조하여 설명한 동작과 유사하다.
또한 실시예 1과 마찬가지로, Vout의 전위로는 (2×Vdd)에 해당하는 전압을 출력할 수 있다(도 1c 참조).
본 실시예에서는, 제4 트랜지스터에 의해, Vout의 노드는 항상 드라이브 상태로 되어 있으므로, 리플이 적은 안정된 출력 전압을 공급할 수 있다.
전술한 바와 같이, 본 실시예의 차지 펌프 회로에서는, 노드 a에는 전원전압의 Vdd와 Vdd×2의 전압의 두 값만 전달되고, 제2 트랜지스터의 온 또는 오프에 따라, 확실히 Vdd×2의 전압을 출력 전압의 Vout로서 출력할 수 있다.
본 실시예의 접속 관계는 실시예 3에서 서술한 도 3b에 나타낸 접속 관계에 한정되지 않는다.
이상, 본 실시예에서는 제1 트랜지스터, 제3 트랜지스터의 극성은 n채널형으로서 노멀리 온이고, 제2 트랜지스터는 p채널형인 경우에서 설명했지만, 트랜지스터의 극성은 한정되지 않는다. 예를 들면 제1 트랜지스터, 제3 트랜지스터의 채널 도프의 양을 조절하여, 노멀리 온으로서 p채널형으로 하고 제1 트랜지스터의 제1 전극은 저전위측 전위로 유지하여, 제2 트랜지스터를 n채널형으로 한 회로 구성으로 해도 된다. 그 경우, 제4 트랜지스터의 극성이 도면에 나타내는 방향과 반대의 극성이 되도록 하는 회로 구성으로 한다. 즉, 본 실시예에 있어서, 각 트랜지스터의 극성을, n채널형에서 p채널형으로, 또는 p채널형에서 n채널형으로 설정하고, 제1 트랜지스터의 제1 전극의 전위를 고전위에서 저전위로 설정함으로써, 차지 펌프 회로의 출력을 강압시킬 수 있다.
전술한 차지 펌프 회로는, 트랜지스터로서 박막 트랜지스터를 형성할 수 있다. 따라서, 표시장치, 또는 플래시 메모리와 같은 불휘발성 메모리와 동일한 기판에 형성할 수 있다. 그러나 차지 펌프에 박막 트랜지스터를 사용하면, 역치 전압이 크므로 소정의 전위로 승압하기 어렵다. 또한, 역치 전압은 각 박막 트랜지스터 사이에서 변동하므로, 출력되는 전위가 변동될 우려가 있다. 따라서, 본 실시예의 차지 펌프를 사용하면, 상기한 바와 같이 제2 트랜지스터의 온 또는 오프에 의해 출력이 결정되므로, 역치 전압에 의한 전압 강하를 방지할 수 있다. 그 결과, 본 실시예의 차지 펌프는, 실리콘 웨이퍼로 형성되는 트랜지스터와 비교해서 역치 전압이 큰 박막 트랜지스터를 사용할 경우에, 현저한 효과를 나타낸다.
또한 박막 트랜지스터로 형성된 차지 펌프는, 액정표시장치, 발광 장치 등의 반도체장치와 동일한 기판에 형성할 수 있다. 그 경우, 제1 용량소자, 제2 용량소자, 또는 제3 용량소자의 어느 하나 또는 모두, 반도체장치와 동일한 기판에 형성해도 된다. 차지 펌프를 반도체장치와 동일한 기판에 형성하면 부품 수를 절감할 수 있다. 한편, 반도체장치와 동일한 기판에 형성하지 않은 경우에는, 큰 용량치를 가지는 용량을 배치할 수 있다. 제2 용량소자가 제1 용량소자나 제3 용량소자보다 큰 용량치를 가질 필요가 있으므로, 작은 용량치를 가져도 되는 제1 용량소자 및 제3 용량소자를 반도체장치와 동일한 기판에 형성하여, 부품 수를 감하고, 코스트 다운을 실현할 수 있다. 큰 용량치의 제2 용량소자로서, 반도체장치와 동일한 기판에 형성하지 않음으로써, 큰 용량을 가진 용량소자를 배치할 수 있다.
(실시예 5)
본 실시예에 있어서, 도 1a의 첫 번째 단의 점선으로 나타내는 블록을, 도 4에 나타내는 구성으로 하고, 단 수를 늘림으로써 1단이면 Vdd×2, 2단이면 Vdd×3, 3단이면 Vdd×4로 전위를 조정할 수도 있다. 즉, 전술한 차지 펌프 회로의 출력 전 압은 단 수를 조정함으로써 원하는 전위를 출력할 수 있다.
도 4에 나타낸 차지 펌프 회로는 트랜지스터(401), 복수의 스위치(402 내지 404), 복수의 용량소자(405 내지 407), 복수의 인버터(408 내지 410)를 포함한다. 트랜지스터(401)의 한쪽 전극은 소정의 전위로 되어 있고, 인버터(408)의 입력 측은 트랜지스터(401)의 게이트 전극에 접속되고, 인버터(408)의 출력 측은 용량소자(405)와 스위치(402)의 한쪽을 통해 제1 트랜지스터(401)의 다른 쪽 전극에 접속된다. 이때 용량소자, 스위치, 인버터의 수는 도 4에 나타낸 것에 한정되지 않는다.
또한 본 실시예는, 실시예 1 내지 4 중 어느 하나와 조합해서 이용할 수 있다.
전술한 차지 펌프 회로는, 트랜지스터로서 박막 트랜지스터를 형성할 수 있다. 따라서, 표시장치, 또는 플래시 메모리와 같은 불휘발성 메모리와 동일한 기판에 형성할 수 있다. 그러나 차지 펌프에 박막 트랜지스터를 사용하면, 역치 전압이 크므로 소정의 전위로 승압하기 어렵다. 또한, 역치 전압은 각 박막 트랜지스터 사이에서 변동하므로, 출력되는 전위가 변동될 우려가 있다. 따라서, 본 실시예의 차지 펌프를 사용하면, 상기한 바와 같이 제2 트랜지스터의 온 또는 오프에 의해 출력이 결정되므로, 역치 전압에 의한 전압 강하를 방지할 수 있다. 그 결과, 본 실시예의 차지 펌프는, 실리콘 웨이퍼로 형성되는 트랜지스터와 비교해서 역치 전압이 큰 박막 트랜지스터를 사용할 경우에, 현저한 효과를 나타낸다.
또한 박막 트랜지스터로 형성된 차지 펌프는, 액정표시장치, 발광 장치 등의 반도체장치와 동일한 기판에 형성할 수 있다. 그 경우, 용량소자의 어느 하나 또는 모두, 반도체장치와 동일한 기판에 형성해도 된다. 차지 펌프를 반도체장치와 동일한 기판에 형성하면 부품 수를 절감할 수 있다. 한편, 반도체장치와 동일한 기판에 형성하지 않은 경우에는, 큰 용량치를 가지는 용량을 배치할 수 있다. 제2 용량소자가 제1 용량소자보다 큰 용량치를 가질 필요가 있으므로, 작은 용량치를 가져도 되는 제1 용량소자를 반도체장치와 동일한 기판에 형성하여, 부품 수를 감하고, 코스트 다운을 실현할 수 있다. 큰 용량치의 제2 용량소자로서, 반도체장치와 동일한 기판에 형성하지 않음으로써, 큰 용량을 가진 용량소자를 배치할 수 있다.
(실시예 6)
본 실시예는, 실시예 1 내지 5중 어느 하나에 나타내는 차지 펌프 회로를 포함하고, 일렉트로루미네선스를 발현되는 재료를 사용한 발광소자를 화소에 적용하여 표시 화면을 구성한 표시장치에 대해서 도 5a 및 5b를 참조해서 설명한다.
도 5a에 있어서, 표시 패널(501)은, 매트릭스 형상으로 배치된 복수의 화소(502)로 이루어진 화소부(503)를 가진다. 각 화소(502)는, 트랜지스터 등의 스위칭소자와, 거기에 접속하는 발광소자를 구비한 구성으로 한다. 입력 단자는, 기판(501)의 단부에 설치된다. 접속 배선(506)에는, 신호선 구동회로(504), 주사선 구동회로(505)를 포함하는 드라이버 IC가 설치되어 있어도 된다. 실시예 1 내지 5 중 어느 하나에 나타내는 차지 펌프 회로는 드라이버 IC 내에 삽입되어 있다.
또 다른 형태로서, 도 5b에 나타나 있는 바와 같이 화소부(503)가 형성된 기판과 동일한 기판 위에, 신호선 구동회로(504)와 주사선 구동회로(505)를 설치하는 구성으로 할 수도 있다. 이들 구동회로는, 화소(502)에 포함된 트랜지스터와 유사하게, p채널형 및 n채널형 트랜지스터로 형성할 수 있다. 실시예 1 내지 5중 어느 하나에 나타내는 차지 펌프 회로는 트랜지스터로 형성되어 있다. 이 경우, 트랜지스터의 채널 형성 영역은, 다결정 반도체로 형성되어 있는 것이 바람직하다.
이러한 표시장치는, 차지 펌프 회로가 소비 전력의 삭감을 꾀하고, 트랜지스터의 경계치 편차의 영향을 받지 않고, 확실한 동작을 행할 수 있도록 구성되어 있으므로, 외부회로의 승압을 필요로 하지 않고, 저소비 전력화, 배치 면적의 축소, 수율의 향상을 실현할 수 있다.
(실시예 7)
도 6a에, 도 5a 및 도 5b에서 나타낸 화소부(503)의 구성 예(이하, 제1 화소구성이라고 한다)를 나타낸다. 화소부(503)에는, 복수의 신호선 S1 ~ Sp(p는 자연수)와, 복수의 신호선 S1 ~ Sp과 교차하도록 설치된 복수의 주사선 G1 ~ Gq(q는 자연수)와, 신호선 S1 ~ Sp과 주사선 G1 ~ Gq의 교차부마다 설치된 화소(502)가 포함된다. 이 경우, 화소(502)는 신호선과 주사선에 둘러싸여 구획화된 영역을 포함하는 영역을 가리킨다.
도 6a의 화소(502)의 구성을, 도 6b에 나타낸다. 도 6b에는 복수의 신호선 S1 ~ Sp 중 1개 Sｘ(x는 p 이하의 자연수)와, 복수의 주사선 G1 ~ Gq 중 1개 Gy(y는 q 이하의 자연수)의 교차부에 형성된 화소(502)를 나타낸다. 화소(502)는, 제1 TFT(601)와, 제2 TFT(602)와, 용량소자(603)와, 발광소자(604)를 가진다. 이때, 본 실시예에서는, 발광소자(604)로서 한 쌍의 전극을 가지고, 그 한 쌍의 전극 사이에 전류가 흐름으로써 발광하는 소자를 사용한 예를 게시한다. 용량소자(603)로서, 제2 TFT(602)의 기생 용량 등을 적극적으로 이용해도 된다. 제1 TFT(601) 및 제2 TFT(602) 각각은 n채널형 TFT로 해도 되고 p채널형 TFT로 해도 된다.
제1 TFT(601)의 게이트는 신호선 Sｘ에 접속되고, 제1 TFT(601)의 소스 및 드레인의 한쪽은 주사선 Gy에 접속되고, 다른 한쪽은 제2 TFT(602)의 게이트 및 용량소자(603)의 한쪽 전극에 접속된다. 용량소자(603)의 다른 한쪽 전극은, 전위 V3이 주어지는 단자(605)에 접속된다. 제2 TFT(602)의 소스 및 드레인의 한쪽은 발광소자(604)의 한쪽 전극에 접속되고, 다른 한쪽은 전위 V2이 주어지는 단자(606)에 접속된다. 발광소자(604)의 다른 한쪽 전극은, 전위 V1이 주어지는 단자(607)에 접속된다.
이러한 구성을 가지는 화소(502)의 동작은 다음과 같이 설명할 수 있다. 복수의 주사선 G1 ~ Gq 중 1개를 선택하고, 그 주사선이 선택되는 동안 복수의 신호선 S1 ~ Sp 모두에 화상신호를 입력한다. 이렇게 해서, 화소부(503)의 1행의 화소에 화상신호를 입력한다. 복수의 주사선 G1 ~ Gq를 순차적으로 선택해서 같은 동작을 행하여, 화소부(503)의 모든 화소(502)에 화상신호를 입력한다.
복수의 주사선 G1 ~ Gq 중 1개의 Gy가 선택되고, 복수의 신호선 S1 ~ Sp 중 1개의 Sｘ로부터 화상신호가 입력된 화소(502)의 동작에 관하여 설명한다. 주사선 Gy가 선택되면, 제1 TFT(601)는 온 상태가 된다. TFT의 온 상태란 소스와 드레인이 도통 상태인 것을 말하고, TFT의 오프 상태란 소스와 드레인이 비도통 상태인 것을 말한다. 제1 TFT(601)가 온 상태가 되면, 신호선 Sｘ에 입력된 화상신호는, 제1 TFT(601)를 통해 제2 TFT(602)의 게이트에 입력된다. 제2 TFT(602)는 입력된 화상신호에 따라 온 상태 또는 오프 상태를 선택된다. 제2 TFT(602)의 온 상태가 선택되면, 제2 TFT(602)의 드레인 전류가 발광소자(604)에 흘러 발광소자(604)는 발광한다.
전위 V2와 전위 V3은, 제2 TFT(602)가 온 상태가 된 경우 전위차가 항상 일정하게 유지된다. 전위 V2와 전위 V3을 동일하게 해도 된다. 전위 V2와 전위 V3을 동일한 전위로 할 경우에는, 단자(605)와 단자(606)를 같은 배선에 접속해도 된다. 전위 V1과 전위 V2는, 발광소자(604)의 발광을 선택할 때 소정의 전위 차를 가지도록 설정된다. 이렇게 해서, 발광소자(604)에 전류를 흘려 발광소자(604)를 발광시킨다.
이러한 화소부(503)를 가지는 표시장치는, 실시예 6과 마찬가지로, 실시예 1 ~ 5중 어느 하나에 나타낸 차지 펌프 회로를 포함한 것에 의해 중대한 효과를 나타낸다. 즉, 그 차지 펌프 회로가, 소비 전력의 삭감을 꾀하고, 트랜지스터의 경계치의 편차의 영향을 받지 않고, 확실한 동작이 가능하도록 구성되어 있으므로, 외부회로의 승압을 필요로 하지 않고, 저소비 전력화, 배치 면적의 축소, 수율의 향상을 실현할 수 있다.
(실시예 8)
도 7a에, 도 5a 및 도 5b에서 나타낸 화소부(503)의 다른 구성 예를 게시한다. 화소부(503)는, 복수의 제1 신호선 S1 ~ Sp(p은 자연수)와, 복수의 신호선 S1 ~ Sp과 교차하도록 설치된 복수의 주사선 G1 ~ Gq(q는 자연수) 및 복수의 주사 선 R1 ~ Rq와, 신호선 S1 ~ Sp과 주사선 G1 ~ Gq의 교차부마다 설치된 화소(502)를 가진다.
도 7a의 화소(502)의 구성을 도 7b에 나타낸다. 도 7b에서는 복수의 신호선 S1 ~ Sp 중 1개의 Sｘ(x는 p 이하의 자연수)와, 복수의 주사선 G1 ~ Gq 중 1개의 Gy(y는 q 이하의 자연수) 및 복수의 주사선 R1 ~ Rq 중 1개의 Ry의 교차부에 형성된 화소(502)를 나타낸다. 이때, 도 7b에 나타내는 구성의 화소에 있어서, 도 6b와 동일한 부분은 동일한 부호로 나타내고, 그 설명은 생략한다. 도 7b에 나타낸 화소는 도 6b에 나타낸 화소(502)와 제3 트랜지스터(701)를 가지는 점이 다르다. 제3 트랜지스터(701)는, n채널형 트랜지스터로 해도 되고 p채널형 트랜지스터로 해도 된다.
제3 트랜지스터(701)의 게이트는 주사선 Ry에 접속되고, 제3 트랜지스터(701)의 소스 및 드레인의 한쪽은 제2 트랜지스터(602)의 게이트 및 용량소자(603)의 한쪽 전극에 접속되고, 다른 한쪽은 전위 V4가 주어지는 단자(702)에 접속된다.
도 7a 및 도 7b에서 나타내는 구성의 화소에서는, 주사선 Ry 및 제3 트랜지스터(701)를 가짐으로써, 신호선 Sｘ로부터 입력되는 화상신호에 상관없이, 화소(502)의 발광소자(604)를 비발광으로 할 수 있는 점이 특징이다. 주사선 Ry에 입력되는 신호에 의해, 화소(502)의 발광소자(604)가 발광하는 시간을 설정할 수 있다. 이렇게 해서, 주사선 G1 ~ Gq를 순차적으로 선택해 모든 주사선 G1 ~ Gq를 선택하는 기간보다 짧은 발광 기간을 설정할 수 있다. 이렇게 해서, 시분할 계조방식 으로 표시를 행할 경우에, 짧은 서브프레임 기간을 설정할 수 있으므로, 고계조를 표현할 수 있다.
전위 V4는, 제3 트랜지스터(701)가 온 상태가 될 때 제2 트랜지스터(602)가 오프 상태가 되도록 설정하면 된다. 예를 들면 제3 트랜지스터(701)가 온 상태가 될 때에, 전위 V3과 같은 전위가 되도록 전위 V4를 설정할 수 있다. 전위 V3과 전위 V4를 서로 동일한 전위로 함으로써, 용량소자(603)에 유지된 전하를 방전하고, 제2 트랜지스터(602)의 소스와 게이트 사이의 전압을 제로로 해서 제2 트랜지스터(602)를 오프 상태로 할 수 있다. 이때, 전위 V3과 전위 V4를 서로 동일하게 설정한 경우에는, 단자(605)와 단자(702)를 동일한 배선에 접속해도 된다.
이때, 제3 트랜지스터(701)는, 도 7b에 나타낸 배치에 한정되지 않는다. 예를 들면 제2 트랜지스터(602)와 직렬로 제3 트랜지스터(701)를 배치해도 된다. 이 구성에서는, 주사선 Ry에 입력되는 신호에 의해, 제3 트랜지스터(701)를 오프 상태로 함으로써, 발광소자(604)에 흐르는 전류를 차단하고, 발광소자(604)를 비발광으로 할 수 있다.
도 7b에 나타낸 제3 트랜지스터(701) 대신에 다이오드를 사용할 수도 있다. 제3 트랜지스터(701) 대신에 다이오드를 사용한 화소의 구성을 도 7c에 나타낸다. 또한, 도 7c에 있어서 도 7b와 동일한 부분은 동일한 부호를 부여하고 그 설명은 생략한다. 다이오드(771)의 한쪽 전극은 주사선 Ry에 접속되고, 다른 한쪽 전극은 제2 트랜지스터(602)의 게이트 및 용량소자(603)의 한쪽 전극에 접속되어 있다.
다이오드(771)는 한쪽 전극으로부터 다른 한쪽 전극에 전류를 흘려보낸다. 제2 트랜지스터(602)를 p채널형 트랜지스터로 한다. 다이오드(771)의 한쪽 전극의 전위를 상승시킴으로써 제2 트랜지스터(602)의 게이트의 전위를 상승시키고, 제2 트랜지스터(602)를 오프 상태로 할 수 있다.
도 7c에서 다이오드(771)는, 주사선 Ry에 접속된 한쪽 전극으로부터 제2 트랜지스터(602)의 게이트에 접속된 다른 한쪽 전극에 전류를 흘려보내고 제2 트랜지스터(602)를 p채널형 트랜지스터로 한 구성을 나타냈지만 이것에 한정되지 않는다. 다이오드(771)는, 제2 트랜지스터(602)의 게이트에 접속된 다른 한쪽 전극으로부터 제3 신호선 Ry에 접속된 한쪽 전극에 전류를 흘려보내고 제2 트랜지스터(602)를 n채널형 트랜지스터로 한 구성으로 해도 된다. 제2 트랜지스터(602)가 n채널형 트랜지스터인 경우는, 다이오드(771)의 한쪽 전극의 전위를 하강시킴으로써 제2 트랜지스터(602)의 게이트의 전위를 하강시켜, 제2 트랜지스터(602)를 오프 상태로 할 수 있다.
다이오드(771)로는, 다이오드 접속된 트랜지스터를 사용해도 된다. 다이오드 접속된 트랜지스터란, 드레인과 게이트가 접속된 트랜지스터를 나타내는 것으로 한다. 다이오드 접속된 트랜지스터로는, p채널형 트랜지스터를 사용해도 되고 n채널형 트랜지스터를 사용해도 된다.
이러한 화소부(503)를 가지는 표시장치는, 실시예 6과 마찬가지로, 실시예 1 ~ 5 중 어느 하나에 나타낸 차지 펌프 회로를 포함함으로써 중대한 효과가 있다. 즉, 그 차지 펌프 회로는 소비 전력의 삭감을 꾀하고, 트랜지스터의 경계치 편차의 영향을 받지 않고, 확실한 동작을 할 수 있게 구성되어 있으므로, 외부회로의 승압 을 필요로 하지 않고, 저소비 전력화, 배치 면적의 축소, 수율의 향상을 실현할 수 있다.
(실시예 9)
실시예 6 ~ 8에 나타낸 표시장치의 화소의 구성의 일 태양에 대해서, 도 8을 참조해서 설명한다. 도 8은 트랜지스터와 그것에 접속하는 발광소자로 구성된 화소의 단면도다.
도 8에 있어서, 기판(1000) 위에, 하지층(1001), 트랜지스터(1100)를 구성하는 반도체층(1002), 용량부(1101)의 한쪽 전극을 구성하는 반도체층(1102)이 형성되어 있다. 그 상층에는 제1 절연막(1003)이 형성되고, 트랜지스터(1100)에 있어서는 게이트 절연층으로서, 용량부(1101)에 있어서는 용량을 형성하기 위한 유전체층으로서 기능한다.
제1 절연막(1003) 위에는 게이트 전극(1004)과 용량부(1101)의 다른 한쪽 전극을 형성하는 도전층(1104)이 형성되어 있다. 트랜지스터(1100)에 접속하는 배선(1007)은, 발광소자(1012)의 제1 전극(1008)과 접속하고 있다. 이 제1 전극(1008)은, 제3 절연층(1006) 위에 형성되어 있다. 제1 절연층(1003)과 제3 절연층(1006) 사이에는, 제2 절연층(1005)이 형성되어 있어도 된다. 발광소자(1012)는, 제1 전극(1008), EL층(1009), 제2 전극(1010)으로 구성되어 있다. 또한 제1 전극(1008)의 주변 단부 및, 제1 전극(1008)과 배선(1007)의 접속부를 덮도록 제4 절연층(1011)이 형성되어 있다.
다음으로 전술한 구성을 상세히 설명한다. 기판(1000)으로는, 예를 들면 바 륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영기판, 세라믹 기판 등을 사용할 수 있다. 스테인레스를 포함하는 금속기판 또는 반도체기판의 표면에 절연막을 형성한 것을 사용해도 된다. 플라스틱 등의 가요성을 가지는 합성 수지로 이루어진 기판을 사용해도 된다. 기판(1000)의 표면을, 과학적 기계연마(CMP)법 등의 연마에 의해 평탄화해도 된다.
하지층(1001)으로는, 산화규소나, 질화규소 또는 질화산화규소 등의 절연막을 사용할 수 있다. 하지층(1001)에 의해, 기판(1000)에 포함되는 Na 등의 알칼리 금속이나 알칼리 토금속이 반도체층(1002)에 확산되어 트랜지스터(1100)의 특성에 악영향을 끼치는 것을 막을 수 있다. 도 8에서는, 하지층(1001)을 단층 구조로 하지만, 2층 혹은 그 이상의 복수 층으로 형성해도 된다. 또한, 석영기판 등 불순물 확산이 그다지 문제가 되지 않는 경우에는, 하지층(1001)을 반드시 설치할 필요는 없다.
마이크로파로 여기되고, 전자온도가 2eV 이하, 이온 에너지가 5eV 이하, 전자밀도가 1011 내지 1013/cm3 정도인 고밀도 플라즈마에서, 유리 기판의 표면을 직접 처리해도 된다. 플라즈마의 생성은 레이디얼 슬롯안테나를 사용한 마이크로파 여기의 플라스마 처리장치를 사용할 수 있다. 이때, 질소(N2), 또는 암모니아(NH3), 아산화질소(N2O) 등의 질화물 기체를 도입하면, 유리 기판의 표면을 질화시킬 수 있다. 이 유리 기판의 표면에 형성된 질화물층은, 질화규소를 주성분으로 하므로, 유리 기판 측으로부터 확산해 오는 불순물의 하지층으로서 이용할 수 있다. 이 질화 물층 위에 산화규소막 또는 산질화규소막을 플라스마CVD법으로 형성해서 하지층(1001)으로 해도 된다.
또한, 산화규소나, 산질화규소 등에 의해 하지층(1001)의 표면에 동일한 플라스마 처리를 함으로써, 그 표면 및 표면으로부터 1 ~ 10nm의 깊이에 질화처리를 할 수 있다. 이 상당히 얇은 질화규소의 층에 의해, 그 위에 형성하는 반도체층에 응력의 영향을 주는 않고 하지층으로 할 수 있다.
반도체층(1002) 및 반도체층(1102)으로는, 패터닝된 결정성 반도체막을 사용하는 것이 바람직하다. 결정성 반도체막은 아모포스 반도체막을 결정화해서 얻을 수 있다. 결정화 방법으로는, 레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열결정화법 등을 이용할 수 있다. 반도체층(1002)은, 채널 형성 영역과, 일도전형을 부여하는 불순물원소가 첨가된 한 쌍의 불순물영역을 가진다. 또한, 채널 형성 영역과 한 쌍의 불순물영역 사이에, 상기 불순물원소가 저농도로 첨가된 불순물영역을 갖고 있어도 된다. 반도체층(1102)에는, 전체에 일도전형 혹은 그것과 반대의 도전형을 부여하는 불순물원소가 첨가된 구성으로 할 수 있다.
제1 절연막(1003)으로는, 산화규소, 질화규소 또는 질화산화규소 등을 사용하여, 단층 또는 복수의 막을 적층시켜서 형성할 수 있다. 이 경우에 있어서, 그 절연막의 표면을 위와 같이, 마이크로파로 여기되고, 전자온도가 2eV 이하, 이온 에너지가 5eV 이하, 전자밀도가 1011 내지 1013/cm3 정도인 고밀도 플라스마 처리에 의해 산화 또는 질화처리해서 치밀화해도 된다. 이 처리는 제1 절연층(1003)의 성막에 앞서 행해도 된다. 즉, 반도체층(1002)의 표면에 대하여 플라스마처리를 행한다. 이때, 기판온도를 300 내지 450도로 하고 산화 분위기(O2, N2O 등) 또는 질화 분위기(N2, NH3 등)에서 처리함으로써, 그 위에 퇴적하는 게이트 절연층으로서 양호한 계면을 형성할 수 있다.
게이트 전극(1004) 및 도전층(1104)으로는, Ta, W, Ti, Mo, Al, Cu, Cr, Nd로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함하는 합금 혹은 화합물로 이루어진 단층 또는 적층구조를 이용할 수 있다.
트랜지스터(1100)는, 반도체층(1002)과, 게이트 전극(1004)과, 반도체층(1002)과 게이트 전극(1004) 사이의 제1 절연막(1003)으로 구성된다. 도 8에서는, 화소를 구성하는 트랜지스터(1100)로서, 발광소자(1012)의 제1 전극(1008)에 접속된 것을 나타낸다. 이 트랜지스터(1100)는, 게이트 전극(1004)을 반도체층(1002) 위에 복수 개 배치한 멀티 게이트형 구성을 나타낸다. 즉, 복수의 트랜지스터가 직렬로 접속된 구성을 가진다. 이러한 구성에 의해, 불필요한 오프 전류의 증가를 억제할 수 있다. 또한 도 8에서는, 트랜지스터(1100)가 톱 게이트형 트랜지스터인 경우를 나타냈지만, 반도체층 아래에 게이트 전극을 가지는 보텀 게이트형 트랜지스터로 해도 되고, 반도체층의 상하에 게이트 전극을 가지는 듀얼 게이트형 트랜지스터로 해도 된다.
용량소자(1101)는, 제1 절연막(1003)을 유전체로서 가지고 제1 절연막(1003) 을 사이에 두고 서로 마주보는 반도체층(1102)과 도전층(1104)을 한 쌍의 전극으로서 구성한다. 도 8에서는, 화소에 설치하는 용량소자로서, 한 쌍의 전극의 한쪽을 트랜지스터(1100)의 반도체층(1002)과 동시에 형성되는 반도체층(1102)으로 하고 다른 한쪽의 도전층(1104)을 게이트 전극(1004)과 동시에 형성되는 층으로 하는 예를 게시했지만, 이 구성에 한정되지 않는다.
제2 절연층(1005)은 질화규소막 등 이온성 불순물을 블록킹하는 배리어 특성의 절연막인 것이 바람직하다. 이 제2 절연층(1005)은 질화실리콘 또는 산질화실리콘으로 형성한다. 이 제2 절연층(1005)은, 반도체층(1002)의 오염을 막는 보호막으로서의 기능도 한다. 제2 절연층(1005)을 퇴적한 후에, 수소 가스를 도입해서 상기한 바와 같이 마이크로파로 여기된 고밀 플라스마를 도입함으로써 제2 절연층(1005)을 수소화해도 된다. 또는, 암모니아 가스를 도입하여, 제2 절연층(1005)의 질화와 수소화를 행해도 된다. 또는, 산소, N2O가스 등과 수소 가스를 도입하여, 산질화 처리와 수소화 처리를 행해도 된다. 이 방법에 의해, 질화처리, 산화처리 혹은 산질화처리를 함으로써 제2 절연층(1005)의 표면을 치밀화 할 수 있다. 그것에 의해 보호막으로서의 기능을 강화할 수 있다. 이 제2 절연층(1005)에 도입된 수소는, 그 후 400 ~ 450도의 열처리에 의해, 제2 절연층(1005)을 형성하는 질화 실리콘으로부터 수소를 방출시켜, 반도체층(1002)을 수소화할 수 있다.
제3 절연막(1006)으로는, 무기절연막이나 유기절연막을 사용할 수 있다. 무기절연막으로는, CVD법으로 형성된 산화규소막이나, SOG(Spin On Glass)막(도포로 형성된 산화규소막) 등을 사용할 수 있다. 유기절연막으로는 폴리이미드, 폴리아미드, BCB(벤조시클로부텐), 아크릴 또는 포지티브형 감광성 유기수지, 네거티브형 감광성 유기수지 등의 막을 사용할 수 있다. 또한 제2 절연막(1006)으로는, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성되는 재료를 사용할 수 있다. 이 재료의 치환기로서, 적어도 수소를 포함한 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로서, 플루오르기를 사용해도 된다. 또는 치환기로서, 적어도 수소를 포함한 유기기와, 플루오르기를 사용해도 된다.
배선(1007)으로는, Al, Ni, C, W, Mo, Ti, Pt, Cu, Ta, Au, Mn으로부터 선택된 일종의 원소 또는 상기 원소를 복수 개 포함한 합금으로 이루어진 단층 또는 적층구조를 이용할 수 있다.
제1 전극(1008) 및 제2 전극(1010)의 하나 혹은 모두를 투명전극으로 할 수 있다. 투명전극으로는, 산화텅스텐을 포함한 인듐 산화물(IWO), 산화텅스텐을 포함한 인듐 아연산화물(IWZO), 산화티탄을 포함한 인듐 산화물(ITiO), 산화티탄을 포함한 인듐 주석산화물(ITTiO), 몰리브덴을 포함한 산화인듐주석(ITMO) 등을 사용할 수 있다. 물론, 인듐 주석산화물(ITO), 인듐 아연산화물(IZO), 산화규소를 첨가한 인듐 주석산화물(ITSO) 등도 사용할 수 있다.
제1 전극(1008) 및 제2 전극(1010)의 적어도 하나는, 투광성이 없는 재료로 형성되어도 된다. 예를 들면 Li이나 Cs 등의 알칼리금속, 및 Mg, Ca, Sr 등의 알칼리토금속, 이것들을 포함한 합금(Mg:Ag, Al:Li, Mg:In 등), 및 이것들의 화합 물(CaF2, 질화칼슘)을 사용할 수 있다. 그뿐 아니라, Yb나 Er 등의 희토류금속을 사용할 수 있다.
제4 절연막(1011)은 제3 절연막(1006)과 유사한 재료를 사용해서 형성할 수 있다.
발광소자(1012)는, EL층(1009)과, 그것을 개재한 제1 전극(1008) 및 제2 전극(1010)으로 구성된다. 제1 전극(1008) 및 제2 전극(1010) 중 한쪽 양극에 해당하고, 다른 한쪽은 음극에 해당한다. 발광소자(1012)는, 양극과 음극 사이에 역치 전압보다 큰 전압이 순 바이어스로 인가되면, 양극으로부터 음극에 전류가 흘러 발광한다.
EL층(1009)은, 단수 또는 복수의 층으로 구성되어 있다. 복수의 층으로 구성되어 있을 경우, 이 층들은, 캐리어 수송 특성에 따라 정공주입층, 정공수송층, 발광층, 전자수송층, 전자주입층 등으로 분류할 수 있다. 또한 각층의 경계선은 반드시 명확할 필요는 없고, 서로의 층을 구성하고 있는 재료가 일부 혼합하고, 계면이 불명확할 경우도 있다. 각 층에는, 유기계 재료, 무기계 재료를 사용할 수 있다. 유기계 재료로서, 고분자계, 중분자계, 저분자계 중 어느 하나의 재료를 사용할 수 있다.
EL층(1009)은 정공주입/수송층, 발광층, 전자주입/수송층 등, 기능이 다른 복수의 층을 사용해서 구성하는 것이 바람직하다. 정공주입/수송층은, 홀 수송성의 유기 화합물재료와, 그 유기 화합물재료에 대하여 전자수용성을 나타내는 무기화합 물재료를 포함한 복합 재료로 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 원래 내재적인 캐리어를 대부분 가지지 않는 유기 화합물에 많은 홀 캐리어가 발생하고, 매우 뛰어난 홀 주입성/수송성을 얻을 수 있다. 이 효과에 의해, 종래에 비해 구동전압을 낮출 수 있다. 또한 구동전압의 상승을 초래하지 않고 정공주입/수송층을 두껍게 할 수 있으므로, 먼지 등에 기인하는 발광소자의 단락도 억제할 수 있다.
홀 수송성 유기 화합물재료로는, 예를 들면 구리 프탈로시아닌(약칭:CｕPc), 4,4'， 4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민(약칭:MTDATA), 1,3,5-트리스[N, N-디(m-톨일)아미노]벤젠(약칭:m-MTDAB), N, N'-디페닐-N, N'-비스(3-메틸페닐)-1,1'-비페닐-4,4'-디아민(약칭:TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭:NPB), 4,4'-비스{N-[4-디(m-톨일)아미노]페닐-N-페닐아미노}비페닐(약칭:DNTPD) 등을 들 수 있지만, 이것들에 한정되지 않는다.
전자수용성을 가지는 무기화합물 재료로는, 산화티탄, 산화지르코늄, 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄, 산화루테늄, 산화아연 등을 들 수 있다. 특히 산화바나듐, 산화몰리브덴, 산화텅스텐, 산화레늄은 진공증착이 가능하여 취급하기 용이하므로, 바람직하다.
전자주입/수송층은, 전자수송성 유기 화합물재료를 사용해서 형성한다. 구체적으로는, 트리스(8-퀴놀리노라토)알루미늄(약칭:Alq3), 트리스(4-메틸-8-퀴놀리노라토)알루미늄(약칭:Alｍq3), 비스(2-메틸-8-퀴놀리노라토)(4-페닐페놀라토)알루미 늄(약칭:BAlq), 바토큐프로인(약칭:BCP), 2-(4-비페닐일)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭:PBD), 3-(4-비페닐일)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭:TAZ), 등을 들 수 있지만, 이것들에 한정되지 않는다.
발광층은, 9,10-디(2-나프틸)안트라센(약칭:DNA), 9,10-디(2-나프틸)-2-tert-부틸안트라센(약칭:t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약칭:DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 루부렌, 2,5,8,11-테트라(tert-부틸)페릴렌(약칭:TBP), 9,10-디페닐안트라센(약칭:DPA), 5,12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피란(약칭:DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(줄로리딘-9-일)에테닐]-4H-피란(약칭:DCM2) 등을 들 수 있다. 또한 비스{2-[3', 5'-비스(트리풀루오로메틸)페닐]피리디나토-N, C2 ,}이리듐(피코리나토)(약칭:Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디나토-N, C2 ,)이리듐(약칭:Ir(ppy)3), 비스(2-페닐피리디나토-N, C2 ,)이리듐(아세틸아세토나토)(약칭:Ir(ppy)2(acac)), 비스[2-(2'-티에닐)피리디나토-N, C3 ,]이리듐(아세틸아세토나토)(약칭:Ir(thp)2(acac)), 비스(2-페닐퀴노리나토-N, C2 ,)이리듐(아세틸아세토나토)(약칭:Ir(pq)2(acac)) 등의 인광을 방출할 수 있는 화합물 사용할 수도 있다.
발광층은 단일항 여기발광 재료와 금속착체 등을 포함한 삼중항 여기재료를 사용해도 된다. 예를 들면 적색의 발광성의 화소, 녹색의 발광성의 화소 및 청색의 발광성의 화소 중, 휘도반감 시간이 비교적 짧은 적색 발광성 화소를 삼중항 여기발광 재료로 형성하고, 나머지를 단일항 여기발광 재료로 형성한다. 삼중항 여기발광 재료는 발광 효율이 좋으므로, 같은 휘도를 얻는데 필요한 소비 전력이 적은 특징이 있다. 즉, 적색화소에 적용했을 경우, 발광소자에 흘리는데 필요한 전류량이 적으므로, 신뢰성을 향상시킬 수 있다. 저소비 전력화로서, 적색 발광성 화소와 녹색 발광성 화소를 삼중항 여기발광 재료로 형성하고, 청색 발광성 화소를 단일항 여기발광 재료로 형성해도 된다. 인간의 시감도가 높은 녹색 발광소자도 삼중항 여기발광 재료로 형성함으로써 보다 저소비 전력화를 꾀할 수 있다.
발광층은, 발광 파장 대가 다른 발광층을 각 화소에 형성하여, 컬러 표시를 행하는 구성으로 해도 된다. 전형적으로는, R(빨강), G(초록), B(파랑)의 각 색에 대응한 발광층을 형성한다. 이 경우에도, 화소의 빛 방사 측에 그 발광 파장 대의 빛을 투과하는 필터를 설치한 구성으로 함으로써, 색순도의 향상이나, 화소부의 경면화(비침 포함)의 방지를 꾀할 수 있다. 필터를 설치함으로써, 종래 필요하다고 여겨지던 원편광판 등을 생략할 수 있고, 발광층으로부터 방사되는 빛의 손실을 피할 수 있다. 더욱이, 사방에서 화소부(표시 화면)를 보는 경우에 발생하는 색조의 변화를 저감할 수 있다.
도 8에 나타낸 구성의 화소를 가지는 표시장치에 있어서, 실시예 1 ~ 5 중 어느 하나에 나타내는 차지 펌프 회로를 포함함으로써 저소비 전력화를 꾀할 수 있다. 즉, 그 차지 펌프 회로가 소비 전력의 절감을 꾀하고, 트랜지스터의 경계치 편차의 영향을 받지 않고, 확실한 동작을 행하는 것이 할 수 있게 구성되어 있으므 로, 외부회로의 승압을 필요로 하지 않고, 저소비 전력화, 배치 면적의 축소, 수율의 향상을 실현할 수 있다.
(실시예 10)
도 9에 본 발명의 실시예의 쇼트 링의 구성을 나타낸다.
도 9에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 부여하고, 그 반복된 설명은 생략한다.
도 9에 나타내는 쇼트 링은 제1 트랜지스터(1201), 제2 트랜지스터(1202), 제1 저항(1203), 제2 저항(1204), 제1 패드(1205), 제2 패드(1206), 제3 패드(1207)를 가지고, 제1 트랜지스터(1201)의 한쪽 전극은, 제2 트랜지스터(1202)의 한쪽 전극, 제1 저항(1204)의 한쪽, 제2 저항(1204)의 한쪽과 접속되고, 상기 접속 지점을 Line 1이라고 하고 제1 트랜지스터(1201)의 다른 한쪽 전극은, 제2 트랜지스터의 다른 한쪽 전극, 제1 저항의 다른 한쪽과 제2 저항의 다른 쪽 제1 패드, 제2 패드, 제3 패드에 각각 접속된 것을 특징으로 한다.
본 실시예에 있어서, 제1 트랜지스터(1201)의 극성은 n채널형이며, 제2 트랜지스터(1202)의 극성은 p채널형이며, 제1 트랜지스터는 노멀리 온이다.
박막 트랜지스터의 제작 공정이나 표시장치의 패널 조립의 단계에서는, 정전기의 영향으로, 하나의 박막 트랜지스터에 높은 정전기가 일어날 수 있다. 특히, 각각의 박막 트랜지스터의 치수는 극히 작으므로, 극히 작은 대전에 의해, 정전파괴를 일으키거나, 불량이 발생 수 있다. 쇼트 링은 이러한 것을 방지하기 위한 역할을 하는 것이다.
도 9의 쇼트 링의 동작에 관하여 설명한다.
패널 조립 단계에서, 모든 패드는 부유 상태이며, 모든 패드가 동전위라도, 어느 하나의 패드의 전위가 높아지면 제2 트랜지스터(1202)는 온 상태가 되어 단자 간의 전위차를 없앤다. 어느 하나의 패드의 전위가 낮아지면 제1 트랜지스터(1201)는 온 상태가 되고 단자 간의 전위차를 없앤다.
검사시에는, 제1 패드(1205)를 High 전위로, 제2 패드(1206)를 Low 전위로 한다. 예를 들면 제1 저항(1203) = 제2 저항(1204)일 때, 제2 패드(1206)를 -10V, 제1 패드(1205)를 10V로 하면 Line 1의 전위는 0V가 되어 모든 패드 간의 저항치는 높아진다. 따라서, 고저항 상태에서 검사가 가능해진다.
쇼트 링은, 표시장치의 완성 후에는 불필요해지므로, 최종 공정에서, 도면에 나타낸 Line 2를 레이저광의 조사에 의해 패널 내부의 배선으로부터 떼어내어, 노멀 구동시킬 수 있다.
도 9의 쇼트 링에 있어서, 제3 패드(1207)의 접속 지점은 박막 트랜지스터를 형성하는 배선 패턴과 쇼트할 수 있다.
이렇게, 본 실시예의 쇼트 링에서는, 패널 조립 단계에서는 단자 사이의 저항을 낮게 할 수 있고, 검사시에는 고저항에서 검사할 수 있다.
(실시예 11)
본 실시예에서는, 차지 펌프로부터의 출력 전위를 안정화하는 회로, 즉, 안정화 전원 회로(레귤레이터)에 관하여 설명한다.
우선, 가장 간단한 안정화 회로의 구성에서는, 큰 용량소자를 차지 펌프의 출력부에 배치한다. 이 큰 용량소자에 의해, 전위의 변화가 억제되어, 안정화된다.
이 경우, 이 큰 용량소자는, 반도체장치와 동일한 기판에 형성되어 있어도 되고, 별도의 소자에 형성되어 있어도 된다. 반도체장치와 동일한 기판에 형성함으로써, 부품 수를 감할 수 있다. 한편, 반도체장치와 동일한 기판에 형성하지 않음으로써, 큰 용량치를 가지는 용량을 배치할 수 있다.
상기 안정화 전원회로와 다른 구성으로서, 차지 펌프로부터의 출력 전위를 모니터하고, 일정한 전압이 되도록, 차지 펌프에 공급하는 클록 신호의 동작을 제어할 경우에 대해서 서술한다.
즉, 차지 펌프에 입력하는 클록 신호로서, High 전위의 신호나 Low 전위의 신호를 항상 입력할 필요는 없고, 예를 들면 출력 단자의 전위가 특정 전위에 도달하면 클록 신호를 입력하는 것을 막아도 된다.
전술한 바와 같이 클록 신호를 출력 부하에 따라, 입력 혹은 비입력으로 할 경우의 구성을, 도 10을 이용하여 설명한다.
차지 펌프(1302)의 입력 단자에는 정전압원(1301)으로부터 Vdd의 전압이 공급되어, 출력 단자로부터 승압된 전위를 얻을 수 있다. 여기에서, 전위검출 회로(1304)는 출력 단자의 전위를 검출하고, 특정 전위에 도달하면 제어신호를 출력하고, 클록 펄스발생회로(1303)로부터 클록 신호를 차지 펌프에 입력하지 않도록 제어한다.
클록 신호를 공급하면, 차지 펌프의 출력 전위는 상승하고, 공급을 멈추면, 차지 펌프의 전위 상승은 멈춘다. 이를 이용하여 출력 전위를 제어할 수 있다.
이러한 안정화 전원회로를 이용하면, 전위를 안정시킬 수 있고, 소정의 전위를 출력할 수 있다.
(실시예 12)
도 11은 표시 패널(800)과 제어회로(804)를 조합한 표시 모듈을 나타낸다. 표시 패널(800)은 접속 배선(805)을 통해 제어회로(804)와 접속된다. 표시 패널(800)은 화소부(801)와, 신호선 구동회로(802)와, 주사선 구동회로(803)를 가지고, 이 구성은 도 5b와 유사하다. 이러한 표시 모듈을 삽입하여, 여러 가지 전기 장치를 구성할 수 있다.
(실시예 13)
본 실시예는, 본 발명에 따른 전기 장치로서, 휴대전화기의 일례에 대해 나타낸다.
도 12에 나타내는 휴대전화기(900)는, 조작 스위치류(904), 마이크로폰(905) 등이 구비된 본체A(901)와, 표시 패널A(908), 표시 패널B(909), 스피커(906) 등이 구비된 본체B(902)가, 경첩(910)으로 개폐 가능하게 연결되어 있다. 표시 패널A(908)와 표시 패널B(909)는, 회로기판(907)과 함께 본체B(902)의 케이싱(903) 내에 수납된다. 표시 패널A(908) 및 표시 패널B(909)의 화소부는 케이싱(903)에 형성된 통로창으로부터 시인할 수 있도록 배치된다.
표시 패널A(908)와 표시 패널B(909)는, 그 휴대전화기(900)의 기능에 따라 화소 수 등의 사양을 적절히 설정할 수 있다. 예를 들면 표시 패널A(908)를 주화면으로 하고 표시 패널B(909)를 부화면으로 해서 조합할 수 있다.
그리고, 표시 패널A(908)를 문자나 화상을 표시하는 고선명 컬러 표시 화면으로 하고 표시 패널B(909)를 문자정보를 표시하는 단색의 정보표시 화면으로 할 수 있다. 특히 표시 패널B(909)를 액티브 매트릭스형으로 하고, 고선명화를 위해, 여러 가지 문자정보를 표시하여, 한 화면당 정보표시 밀도를 향상시킬 수 있다. 예를 들면 표시 패널A(908)를 2 ~ 2.5인치로 64계조, 26만 색의 QVGA(320닷×240닷)로 하고, 표시 패널B(909)를 단색으로 2 ~ 8계조, 180 ~ 220ppi의 고선명 패널로 해서, 로마자, 히라가나, 카다카나를 비롯해, 한자나 아라비아 문자 등을 표시할 수 있다.
표시 패널A(908) 및 표시 패널B(909)는, 실시예 6 ~ 9 또는 실시예 12과 동일한 구성을 구비하고 있다. 즉, 실시예 1 ~ 5 중 어느 하나에 나타낸 차지 펌프 회로는 소비 전력을 삭감하고, 트랜지스터의 경계치 편차의 영향을 받지 않고, 확실한 동작을 행할 수 있게 구성되어 있으므로, 외부회로의 승압을 필요로 하지 않고, 저소비 전력화, 배치 면적의 축소, 수율의 향상을 실현할 수 있다. 이에 따라, 휴대전화기(900)의 소비 전력 저감에 기여한다. 이에 따라, 장시간의 연속 사용이 가능하다. 또한 배터리의 소형화가 가능하므로, 휴대전화기의 경량화를 꾀할 수 있다.
이러한 휴대전화기(900)는 여러 가지 구동방식으로 표시할 수 있다. 예를 들면 그 일례로서 시간계조 방식이 있다. 시간계조는 어느 일정한 휘도로 발광하는 발광소자의 점등 시간을 변화시켜, 계조를 표시하는 것이다. 예를 들면, 1프레임 기간 동안 모두 점등하면 점등율은 100%가 된다. 1프레임 기간의 반 정도 점등하면 점등율은 50%가 된다. 프레임 주파수가 어느 정도 높으면, 일반적으로는 60Hz 이상이면, 인간의 눈에서는 점멸을 인식할 수 없고, 중간조로 인식된다. 이렇게 하여 점등율을 변화시킴으로써 계조를 표현할 수 있다.
도 13a에서 가로축에는 시간을 잡고, 세로축에는 표시 화면의 화소를 잡은 것이다. 이 예에서, 표시 화면은 위로부터 순차적으로 기록되어, 표시가 지연된다. 도 13a의 예에서는 위로부터 순차적으로 기록하지만, 이것에 한정되지 않는다. 이하에는 4비트인 경우를 예로 들어 설명한다.
도 13a에서는 1프레임을 4개의 서브프레임(Ts1, Ts2, Ts3, Ts4)으로 나눈다. 각각의 서브프레임의 기간 길이의 비는, Ts1 : Ts2 : Ts3 : Ts4 = 8 : 4 : 2 : 1이다. 이들 서브프레임을 조합함으로써, 점등 기간의 길이를 0 내지 15의 어느 하나로 설정할 수 있다. 이렇게 1프레임을 2의 거듭제곱의 서브프레임으로 구분해서 계조를 표현할 수 있다. 또한 Ts4에서는 점등 기간이 짧으므로, 화면의 하반부의 기록이 종료되기 전에, 상반부를 소등할 필요가 있고, 기록과 소거를 병행한다.
도 13b는 도 13a와 다른 시간구분으로 계조표현을 행한 것이다. 도 13a의 계조표현 수단에서는 상위 비트가 변화되었을 때에, 유사윤곽이라고 불리는 결함이 발생한다. 이는 인간의 눈이 7계조와 8계조를 교대로 보았을 때 영상이 본래의 계조와는 달리 보이는 것처럼 인식하기 때문이다. 따라서, 도 13b에서는 상위 비트를 분할하여, 전술한 유사윤곽 현상을 경감하는 것이다. 구체적으로는, 최상위 비트(여기에서는 Ts1)를 4개로 분할하고, 1프레임 내부에 배치하고 있다. 또한 제 2비트(여기에서는 Ts2)를 2분할하고, 1프레임 내부에 배치하고 있다. 이렇게 하여, 시 간적으로 긴 비트를 분할하여, 유사윤곽의 경감을 행하고 있다.
도 14a는 유사윤곽이 발생하지 않도록, 서브프레임을 2의 거듭제곱이 아닌 동일한 간격으로 구분한 것이다. 이 방식에서는 큰 비트의 단락이 없기 때문에, 유사윤곽은 발생하지 않지만, 계조 자체는 거칠어진다. 따라서, FRC(Frame Rate Control) 또는 디더 등을 사용하여, 계조 보완을 행할 필요가 있다.
도 14b는 두 계조로 화상을 표시할 경우를 나타낸다. 이 경우에는 1프레임에 1서브프레임만 존재하므로, 고쳐 쓰기 회수도 1프레임에 1회가 되고, 콘트롤러, 드라이버의 소비 전력을 저감할 수 있다. 휴대전화기에 있어서, 전자우편 등의 문자정보를 주로 표시할 경우(메일 모드)에는, 동영상이나 정지화상을 표시할 경우에 비교해 낮은 계조 수로 충분하므로, 소비 전력을 우선한 표시가 가능해진다. 이러한 표시와 전술한 도 13a, 도 13b, 도 14a 등을 조합함으로써, 많은 수의 계조가 필요한 경우와, 적은 수의 계조로 충분한 경우를 구분하여 사용함으로써, 소비 전력을 절감할 수 있다.
도 14c는 4계조를 표현하는 것으로 1프레임 기간에 3회의 기록을 행해서 표시한다. 이것은 만화 등의 정지 화상으로 문자정보를 표시할 경우보다 계조 수를 높이는 것이 바람직할 경우 등에 적용할 수 있다. 계조 수는 4 ~ 16계조 정도의 범위 내에서 설정하면 된다.
실시예 1 ~ 5 중 어느 하나에 나타낸 차지 펌프 회로를 포함한 표시 패널과, 16계조 이상의 자연 화상 혹은 동영상 모드와, 4 ~ 16계조로 표시를 행하는 정지 화상 모드와, 2 ~ 8계조로 행하는 메일 모드를 포함한 구동방식을 조합함으로써, 휴대전화기의 소비 전력을 저감할 수 있다.
본 실시예에 따른 휴대전화기는, 그 기능이나 용도에 따라 여러 가지 태양으로 변용할 수 있다. 예를 들면 경첩(910) 부위에 촬영소자를 삽입하여, 카메라를 장착한 휴대전화기로 해도 된다. 조작 스위치류(904), 표시 패널A(908), 표시 패널B(909)를 하나의 케이싱 내에 수납하고, 일체화시킨 구성으로 해도, 상기 작용 효과를 나타낼 수 있다. 또한 표시부를 복수 개 구비한 정보표시 단말에 본 실시예의 구성을 적용해도, 같은 효과를 얻을 수 있다. 또한 본 실시예에 따른 구성은, 휴대전화기에 한정되지 않고, 표시 패널이나 조작 스위치 등의 입력 수단을 구비한 컴퓨터나 PDA(Personal Digital Assistant)로 대표되는 정보단말에 널리 적용할 수 있다.
(실시예 14)
본 실시예는, 본 발명에 따른 전기 장치로서, 텔레비전 장치의 일례에 대해서 나타낸다.
도 15는 본 발명에 따른 텔레비전 장치로서, 본체(950), 표시부(951), 스피커부(952), 조작 스위치류(953) 등을 포함한다. 이 텔레비전 장치에 있어서, 표시부(951)는 실시예 3 ~ 7과 유사한 구성을 가진다. 즉, 실시예 1 ~ 5중 어느 하나에 나타내는 차지 펌프 회로는 소비 전력의 절감을 꾀하고, 트랜지스터의 경계치 편차의 영향을 받지 않고, 확실한 동작이 가능하도록 구성되어 있으므로, 외부회로의 승압을 필요로 하지 않고, 저소비 전력화, 배치 면적의 축소, 수율의 향상을 실현할 수 있다. 이에 따라, 텔레비전 장치의 소비 전력 절감에 기여한다.
이러한 특징에 의해, 텔레비전 장치에 있어서 전원회로를 대폭 삭감, 혹은 축소할 수 있으므로, 본체(950)의 소형 경량화나 초박형화를 꾀할 수 있다. 또한 저소비 전력, 고화질 및 소형 경량화를 꾀한 텔레비전 장치에 의해, 주거 환경에 적합한 제품을 제공할 수 있다.
본 출원은 2005년 12월 27일에 일본 특허청에 출원한 일본 특개 no. 2005-376634에 기초한 것으로, 그 모든 내용은 여기에 참조로 인용된다.
본 발명에 의해, 새로운 구성을 가지는 승압 혹은 강압 회로를 가지는 반도체장치를 제공할 수 있다. 그 결과, 저소비 전력화, 고출력 전류, 고출력 전위, 회로 규모의 축소에 의한 배치 면적의 삭감을 꾀할 수 있다.
또한 본 발명의 차지 펌프 회로는, 박막 트랜지스터로 형성할 수 있으므로, 액정표시장치, 발광소자를 가지는 표시장치(이하, 발광 장치라고도 표기한다), 및 그 외의 표시장치의 클록 신호의 주파수를, 표시 모드에 맞춰서 선택할 수 있어, 표시장치의 소비 전력의 저감을 꾀할 수 있다.
또한 반도체장치에 필요한 회로와 차지 펌프 회로를 동일한 기판에 형성함으로써, 외부회로를 간략화할 수 있다. 따라서 회로의 부품 수를 절감할 수 있고, 저비용화를 실현할 수 있다.

Claims (24)

  1. 제1 트랜지스터와,
    스위치와,
    제1 용량소자와,
    제2 용량소자와,
    인버터를 포함한 차지 펌프 회로를 구비한 반도체장치로서,
    상기 인버터의 입력 측과 상기 제1 트랜지스터의 게이트 전극은 서로 접속되고,
    상기 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고,
    상기 인버터의 출력 측은 상기 제1 용량소자를 통해 상기 제1 트랜지스터의 다른 한쪽 전극 및 상기 스위치의 한쪽 전극에 접속되고,
    상기 스위치의 다른 한쪽 전극은 상기 제2 용량소자를 통해 제2 전위에 접속되고,
    상기 스위치는 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터의 한쪽 전극은 상기 제2 전위에 접속되고,
    상기 인버터의 입력 측, 상기 제3 트랜지스터의 게이트 전극, 및 상기 제4 트랜지스터의 게이트 전극은 서로 접속되고,
    상기 제3 트랜지스터의 한쪽 전극은 상기 제2 트랜지스터의 한쪽 전극에 접속되고,
    상기 제3 트랜지스터의 다른 한쪽 전극은 상기 제4 트랜지스터의 다른 한쪽 전극에 접속되고,
    상기 제2 트랜지스터의 한쪽 전극은 상기 제1 용량소자 및 상기 제1 트랜지스터의 다른 한쪽 전극에 접속되고,
    상기 제2 트랜지스터의 다른 한쪽 전극은 상기 제2 용량소자를 통해 상기 제2 전위에 접속된 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 트랜지스터의 극성은 n채널형이고,
    상기 제1 트랜지스터의 한쪽 전극이 접속된 상기 제1 전위는 고전위측 전위인 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 스위치의 다른 한쪽 전극이 상기 제2 용량소자를 통해 접속된 상기 제2 전위는 저전위측 전위인 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 스위치는 n채널형 극성 또는 p채널형 극성을 가지는 트랜지스터를 포함하고, n채널형 트랜지스터를 사용하는 경우에는, 노멀리 온인 것을 특징으로 하는 반도체장치.
  5. 삭제
  6. 제 1항에 있어서,
    상기 제2 트랜지스터는 극성이 n채널형이고, 노멀리 온인 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 제3 트랜지스터의 극성은 p채널형인 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 제4 트랜지스터의 극성은 n채널형이고,
    상기 제4 트랜지스터의 한쪽 전극이 접속된 상기 제2 전위는 저전위측 전위인 것을 특징으로 하는 반도체장치.
  9. 제1 트랜지스터,
    스위치,
    제1 용량소자,
    제2 용량소자,
    제1 인버터를 포함한 차지 펌프 회로를 구비한 반도체장치로서,
    상기 스위치는 제2 트랜지스터, 제3 트랜지스터, 제2 인버터, 제3 인버터, 제4 인버터, 및 제3 용량소자를 포함하고,
    상기 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고,
    상기 제1 인버터의 입력 측은 상기 제1 트랜지스터의 게이트 전극에 접속되고,
    상기 제1 인버터의 출력 측은 상기 제1 용량소자를 통해 상기 제1 트랜지스터의 다른 한쪽 전극에 접속되고,
    상기 제3 트랜지스터의 한쪽 전극은 상기 제1 전위에 접속되고,
    상기 제2 인버터의 출력 측은 상기 제3 인버터를 통해 상기 제4 인버터의 입력 측 및 상기 제3 트랜지스터의 게이트 전극에 접속되고,
    상기 제4 인버터의 출력 측은 상기 제3 용량소자를 통해 상기 제3 트랜지스터의 다른 한쪽 전극 및 상기 제2 트랜지스터의 게이트 전극에 접속되고,
    상기 제2 트랜지스터의 한쪽 전극은 상기 제1 트랜지스터의 다른 한쪽 전극에 접속되고,
    상기 제2 트랜지스터의 다른 한쪽 전극은 상기 제2 용량소자를 통해 제2 전위에 접속된 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 제2 트랜지스터의 극성은 p채널형인 것을 특징으로 하는 반도체장치.
  11. 제 9항에 있어서,
    상기 제3 트랜지스터는 노멀리 온으로서 극성은 n채널형이고,
    상기 제3 트랜지스터의 한쪽 전극이 접속된 상기 제1 전위는 고전위측 전위인 것을 특징으로 하는 반도체장치.
  12. 제1 트랜지스터,
    스위치,
    제1 용량소자,
    제2 용량소자,
    제1 인버터를 포함한 차지 펌프 회로를 구비한 반도체장치로서,
    상기 스위치는 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제2 인버터, 제3 인버터, 제4 인버터, 및 제3 용량소자를 포함하고,
    상기 제1 트랜지스터의 한쪽 전극은 제1 전위에 접속되고,
    상기 제1 인버터의 입력 측은 상기 제1 트랜지스터의 게이트 전극에 접속되고,
    상기 제1 인버터의 출력 측은 상기 제1 용량소자를 통해 상기 제1 트랜지스터의 다른 한쪽 전극에 접속되고,
    상기 제3 트랜지스터의 한쪽 전극은 상기 제1 전위에 접속되고,
    상기 제2 인버터의 출력 측은 상기 제3 인버터를 통해 상기 제4 인버터의 입력 측 및 상기 제3 트랜지스터의 게이트 전극에 접속되고,
    상기 제4 인버터의 출력 측은 상기 제3 용량소자를 통해 상기 제4 트랜지스터의 한쪽 전극 및 상기 제2 트랜지스터의 게이트 전극에 접속되고,
    상기 제2 트랜지스터의 한쪽 전극은 상기 제1 트랜지스터의 다른 한쪽 전극 및 상기 제4 트랜지스터의 게이트 전극에 접속되고,
    상기 제2 트랜지스터의 다른 한쪽 전극은 상기 제4 트랜지스터의 다른 한쪽 전극에 접속되고, 상기 제2 용량소자를 통해 제2 전위에 접속된 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 제2 트랜지스터의 극성은 p채널형인 것을 특징으로 하는 반도체장치.
  14. 제 12항에 있어서,
    상기 제3 트랜지스터는 노멀리 온으로서 극성은 n채널형인 것을 특징으로 하는 반도체장치.
  15. 제 12항에 있어서,
    상기 제4 트랜지스터의 극성은 p채널형인 것을 특징으로 하는 반도체장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 1항에 있어서,
    상기 제1 트랜지스터는 노멀리 온으로서 극성을 p채널형으로 설정하고, 상기 제1 트랜지스터의 한쪽 전극이 접속된 상기 제1 전위를 저전위측 전위로 설정하고, 상기 제2 트랜지스터는 노멀리 온으로서 극성을 p채널형으로 설정하고, 상기 제3 트랜지스터의 극성을 n채널형으로 설정하고, 상기 제4 트랜지스터의 극성을 p채널형으로 설정하고, 상기 제2 트랜지스터의 다른 한쪽 전극이 상기 제2 용량소자를 통해 접속된 상기 제2 전위를 고전위측 전위로 설정함으로써, 상기 차지 펌프 회로의 출력 전압을 강압하는 것을 특징으로 하는 반도체장치.
  20. 제 9항에 있어서,
    상기 제1 트랜지스터는 노멀리 온으로서 극성을 p채널형으로 설정하고, 상기 제1 트랜지스터의 한쪽 전극이 접속된 상기 제1 전위를 저전위측 전위로 설정하고, 상기 제2 트랜지스터의 극성을 n채널형으로 설정하고, 상기 제3 트랜지스터는 노멀리 온으로서 극성을 p채널형으로 설정함으로써, 상기 차지 펌프 회로의 출력 전압을 강압하는 것을 특징으로 하는 반도체장치.
  21. 제 12항에 있어서,
    상기 제1 트랜지스터는 노멀리 온으로서 극성을 p채널형으로 설정하고, 상기 제1 트랜지스터의 한쪽 전극이 접속된 상기 제1 전위를 저전위측 전위로 설정하고, 상기 제2 트랜지스터의 극성을 n채널형으로 설정하고, 상기 제3 트랜지스터는 노멀리 온으로서 극성을 p채널형으로 설정하고, 상기 제4 트랜지스터의 극성을 n채널형으로 설정함으로써, 상기 차지 펌프 회로의 출력 전압을 강압하는 것을 특징으로 하는 반도체장치.
  22. 제 1항에 있어서,
    상기 인버터에 클록 신호가 입력되는 것을 특징으로 하는 반도체장치.
  23. 제 9항 또는 제 12항에 있어서,
    상기 제1 인버터에 클록 신호가 입력되는 것을 특징으로 하는 반도체장치.
  24. 삭제
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