JPH04158570A - 半導体装置の構造及びその製造方法 - Google Patents
半導体装置の構造及びその製造方法Info
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- JPH04158570A JPH04158570A JP2284058A JP28405890A JPH04158570A JP H04158570 A JPH04158570 A JP H04158570A JP 2284058 A JP2284058 A JP 2284058A JP 28405890 A JP28405890 A JP 28405890A JP H04158570 A JPH04158570 A JP H04158570A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、強誘電体を用いた、メモリ、特に電気的に書
き換え可能な不揮発性メモリの構造、及び製造方法に関
するものである。
き換え可能な不揮発性メモリの構造、及び製造方法に関
するものである。
[発明の概要]
本発明は、強誘電体を用いた半導体記憶装置において、
半導体基板と強誘電体キャパシタとの間に、導電性の酸
素非透過膜を形成し、酸化処理によって非導電性とする
ことによって、以後の酸化雰囲気中での熱処理工程にお
ける酸素の拡散を阻止し、前記酸素非透過膜より下層に
位置する素子の、酸素による特性劣化を防ぐことができ
る。
半導体基板と強誘電体キャパシタとの間に、導電性の酸
素非透過膜を形成し、酸化処理によって非導電性とする
ことによって、以後の酸化雰囲気中での熱処理工程にお
ける酸素の拡散を阻止し、前記酸素非透過膜より下層に
位置する素子の、酸素による特性劣化を防ぐことができ
る。
[従来の技術]
従来の半導体不揮発性メモリとしては、絶縁ゲート中の
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、MIS型トランジスタが一般
的に使用されており、EFROM (紫外線消去型不揮
発性メモリ)やEEPR,OM(電気的書換え可能型不
揮発性メモリ)などとして実用化されている。
トラップまたは浮遊ゲートにシリコン基板からの電荷を
注入することによりシリコン基板の表面ポテンシャルが
変調される現象を用いた、MIS型トランジスタが一般
的に使用されており、EFROM (紫外線消去型不揮
発性メモリ)やEEPR,OM(電気的書換え可能型不
揮発性メモリ)などとして実用化されている。
[発明が解決しようとする課題]
しかしこれらの不揮発性メモリは、情報の書換え電圧が
。通常20V前後と高いことや、書換え時間が非常に長
い(例えばEEPROMの場合数十m5ec)等の欠点
を有する、また、情報の書換え回数が、約102回程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
。通常20V前後と高いことや、書換え時間が非常に長
い(例えばEEPROMの場合数十m5ec)等の欠点
を有する、また、情報の書換え回数が、約102回程度
であり、非常に少なく、繰り返し使用する場合には問題
が多い。
電気的に分極が反転可能である強誘電体を用いた、不揮
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許4149302のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許3832700のようにMIS型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第2
図のようなMOS型半導体装置に積層した構造の不揮発
性メモリがIEDM’ 87pp、850−851に提
案されている。
発性メモリについては、書き込み時間と、読みだし時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。この様な強誘電体を用いた不揮発性メモリに
ついては、例えば米国特許4149302のように、シ
リコン基板上に強誘電体からなるキャパシタを集積した
構造や、米国特許3832700のようにMIS型トラ
ンジスタのゲート部分に強誘電体膜を配置した不揮発性
メモリなどの提案がなされている。また、最近では第2
図のようなMOS型半導体装置に積層した構造の不揮発
性メモリがIEDM’ 87pp、850−851に提
案されている。
第2図において、(201)はP型S1基板であり、(
202)は素子分離用のLOGO5酸化膜、(203)
はソースとなるN型拡散層であり、(204)はドレイ
ンとなるN型拡散層である。(205)はゲート電極で
あり、(206)は層間絶縁膜である。(207)が強
誘電体膜であり、電極(208)と(209)により挟
まれ、キャパシタを構成している。(210)は第2層
間絶縁膜であり、(211)が配線電極となるA1であ
る。
202)は素子分離用のLOGO5酸化膜、(203)
はソースとなるN型拡散層であり、(204)はドレイ
ンとなるN型拡散層である。(205)はゲート電極で
あり、(206)は層間絶縁膜である。(207)が強
誘電体膜であり、電極(208)と(209)により挟
まれ、キャパシタを構成している。(210)は第2層
間絶縁膜であり、(211)が配線電極となるA1であ
る。
この様にMOS型半導体装置の上部に強誘電体膜を積層
した構造では、酸化雰囲気中での熱処理の際に、半導体
素子中に酸素が拡散し、素子特性を劣化させるという課
題を有する。
した構造では、酸化雰囲気中での熱処理の際に、半導体
素子中に酸素が拡散し、素子特性を劣化させるという課
題を有する。
そこで本発明はこのような課題を解決するもので、その
目的とするところは、半導体素子中への酸素の拡散を阻
止し、それによる素子特性の劣化を防止することによっ
て、優れた半導体装置を提供することにある。
目的とするところは、半導体素子中への酸素の拡散を阻
止し、それによる素子特性の劣化を防止することによっ
て、優れた半導体装置を提供することにある。
[課題を解決するための手段1
本発明は1強誘電体を用いたキャパシタが、能動素子が
形成された同一半導体基板上に集積された半導体装置に
おいて、 前記半導体基板と前記キャパシタとの間の層に、金属窒
化物の酸素非透過膜を有することを特徴とし、かつ、 前記半導体装置の製造方法において、 前記金属窒化物の酸素非透過膜を酸化処理することによ
って絶縁性の膜とする工程を含むことを特徴とする。
形成された同一半導体基板上に集積された半導体装置に
おいて、 前記半導体基板と前記キャパシタとの間の層に、金属窒
化物の酸素非透過膜を有することを特徴とし、かつ、 前記半導体装置の製造方法において、 前記金属窒化物の酸素非透過膜を酸化処理することによ
って絶縁性の膜とする工程を含むことを特徴とする。
(実 施 例)
第1図(a)〜(d)は本発明の半導体装1の一実施例
における主要工程断面図である。以下、第1図にしたが
い、本発明の半導体装置を説明する。ここでは説明の都
合上、31基板を用い、Nチャンネル型MOSトランジ
スタを用いた例につき説明する。
における主要工程断面図である。以下、第1図にしたが
い、本発明の半導体装置を説明する。ここでは説明の都
合上、31基板を用い、Nチャンネル型MOSトランジ
スタを用いた例につき説明する。
(第1図(a〕)
(101)はP型S1基板であり、例えば20Ω・cm
の比抵抗のウェハを用いる。(102>は素子分離用の
絶縁膜であり、例えば、従来技術であるLocos法に
より酸化膜を6000人形成する。(103)はソース
となるN型拡散層であり、例えばリンを80KeV5x
lO16cm−”イオン注入することによって形成する
。(104)はドレインとなるN型拡散層であり、(1
03)と同時に形成する。(105)はゲート電極であ
り、例えはリンでドープされたポリシリコンを用いる。
の比抵抗のウェハを用いる。(102>は素子分離用の
絶縁膜であり、例えば、従来技術であるLocos法に
より酸化膜を6000人形成する。(103)はソース
となるN型拡散層であり、例えばリンを80KeV5x
lO16cm−”イオン注入することによって形成する
。(104)はドレインとなるN型拡散層であり、(1
03)と同時に形成する。(105)はゲート電極であ
り、例えはリンでドープされたポリシリコンを用いる。
(106)は第1層間絶縁膜であり、例えば化学的気相
成長法によりリンガラスを4000人形成する。
成長法によりリンガラスを4000人形成する。
(107)は本発明の主旨による酸素非透過膜であり、
例えば窒化チタンをスパッタ法により、1000人形成
する。その後、700℃の酸素雰囲気中で熱処理をする
ことによって、前記窒化チタンの酸素非透過膜(107
)を絶縁膜とする。
例えば窒化チタンをスパッタ法により、1000人形成
する。その後、700℃の酸素雰囲気中で熱処理をする
ことによって、前記窒化チタンの酸素非透過膜(107
)を絶縁膜とする。
(第1図(b))
(108)は強誘電体をはさむ一方の電極(下部電極)
であり、例えば白金をスパッタ法により、1000人形
成する。(109)は強誘電体膜であり、例えばP b
T i Ozをスパッタ法により、2000人形成し
たのち、500℃の酸素雰囲気中で焼結する。(110
)は強誘電体膜をはさむ、もう一方の電極(上部1i極
)であり、(108)と同様にして形成する。(111
)は第2層間絶縁膜であり、例えば化学的気相成長法に
よりリンガラスを3000人形成する。
であり、例えば白金をスパッタ法により、1000人形
成する。(109)は強誘電体膜であり、例えばP b
T i Ozをスパッタ法により、2000人形成し
たのち、500℃の酸素雰囲気中で焼結する。(110
)は強誘電体膜をはさむ、もう一方の電極(上部1i極
)であり、(108)と同様にして形成する。(111
)は第2層間絶縁膜であり、例えば化学的気相成長法に
よりリンガラスを3000人形成する。
(第1図(C))
次に、従来からの技術である、フォトリングラフィによ
って、接続孔を形成する。
って、接続孔を形成する。
(第1図(d))
(112)は配線電極であり、例えば、アルミニウムを
スパッタ法により、5000人形成し、所定をパターン
を形成する。
スパッタ法により、5000人形成し、所定をパターン
を形成する。
以上をもって、本実施例の構造を得る。
このような構造にすることによって、酸素非透過膜(1
07)の形成、及び酸化工程以後の工程での、M紫雲囲
気中での熱処理工程による、酸素の基板中への拡散は阻
止され、それによる素子特性の劣化は防止される。
07)の形成、及び酸化工程以後の工程での、M紫雲囲
気中での熱処理工程による、酸素の基板中への拡散は阻
止され、それによる素子特性の劣化は防止される。
さて、第1図において、酸素非透過膜(107)がない
場合、P b T i Osの焼結時に、500℃の酸
素中で熱処理を行うと、Nチャンネル型のMOS)ラン
ジスタのオフリーク1f流は、ドレイン電圧5v時にお
いて、約10−’Aであったが、本実施例の構造及び製
造方法とした場合、同様な熱処理を加えても、オフリー
ク電流は約1O−11Aに改善された。
場合、P b T i Osの焼結時に、500℃の酸
素中で熱処理を行うと、Nチャンネル型のMOS)ラン
ジスタのオフリーク1f流は、ドレイン電圧5v時にお
いて、約10−’Aであったが、本実施例の構造及び製
造方法とした場合、同様な熱処理を加えても、オフリー
ク電流は約1O−11Aに改善された。
[発明の効果1
本発明によれば、能動素子が形成された半導体基板上に
金属窒化物の酸素非透過膜を形成し、酸化処理を行って
絶縁物としたことにより、それ以後の工程における酸化
雰囲気中での熱処理の際の半導体基板中への酸素の拡散
が阻止され、それによる素子特性の劣化を防止すること
ができるという効果を有する。
金属窒化物の酸素非透過膜を形成し、酸化処理を行って
絶縁物としたことにより、それ以後の工程における酸化
雰囲気中での熱処理の際の半導体基板中への酸素の拡散
が阻止され、それによる素子特性の劣化を防止すること
ができるという効果を有する。
第1図(a)〜(d)は本発明の実施例による半導体装
置の主要工程断面図である。 第2図は従来の技術による、半導体記憶装置の主要断面
図である。 101・・・シリコン基板 102・・・素子分離膜 103・・・ソース領域 104・・・ドレイン領域 105・・・ゲート電極 106・・・第1層間絶縁膜 107・・・酸素非透過膜 108・・・下部電極 109・・・強誘電体膜 110・・・上部電極 111・・・第2層間絶縁膜 112・・・配線層 201・・・シリコン基板 202・・・素子分離膜 203・・・ソース領域 204・・・ドレイン領域 205・・・ゲート電極 206・・・第1層間絶縁膜 207・・・強誘電体膜 208・・・下部電極 209・・・上部電極 210・・・第2層間絶縁膜 111・・・配線電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部(他1名)第1図(c
) 第1図(d)
置の主要工程断面図である。 第2図は従来の技術による、半導体記憶装置の主要断面
図である。 101・・・シリコン基板 102・・・素子分離膜 103・・・ソース領域 104・・・ドレイン領域 105・・・ゲート電極 106・・・第1層間絶縁膜 107・・・酸素非透過膜 108・・・下部電極 109・・・強誘電体膜 110・・・上部電極 111・・・第2層間絶縁膜 112・・・配線層 201・・・シリコン基板 202・・・素子分離膜 203・・・ソース領域 204・・・ドレイン領域 205・・・ゲート電極 206・・・第1層間絶縁膜 207・・・強誘電体膜 208・・・下部電極 209・・・上部電極 210・・・第2層間絶縁膜 111・・・配線電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部(他1名)第1図(c
) 第1図(d)
Claims (3)
- (1)強誘電体を用いたキャパシタが、能動素子が形成
された同一半導体基板上に集積された半導体装置におい
て、前記半導体基板と前記キャパシタとの間の層に、酸
素非透過膜を有することを特徴とする半導体装置の構造
。 - (2)前記酸素非透過膜の層が、金属窒化物を主成分と
することを特徴とする、請求項(1)記載の半導体装置
。 - (3)前記金属窒化物を主成分とする酸素非透過膜を酸
化する工程を含むことを特徴とする請求項(1)記載の
半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2284058A JPH04158570A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の構造及びその製造方法 |
PCT/JP1991/001397 WO1992007382A1 (en) | 1990-10-22 | 1991-10-15 | Structure of semiconductor device and manufacturing method thereof |
EP19910919276 EP0506980A4 (en) | 1990-10-22 | 1991-10-15 | Structure of semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2284058A JPH04158570A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の構造及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04158570A true JPH04158570A (ja) | 1992-06-01 |
Family
ID=17673747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2284058A Pending JPH04158570A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置の構造及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0506980A4 (ja) |
JP (1) | JPH04158570A (ja) |
WO (1) | WO1992007382A1 (ja) |
Cited By (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH088407A (ja) * | 1994-06-21 | 1996-01-12 | Nec Corp | 強誘電体容量とその製造方法及びメモリセル |
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