JP4274734B2 - トランジスタ回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
各種素子を駆動するためのトランジスタ回路、特にその動作検査を容易にしたものに関する。
【０００２】
【従来の技術】
従来より、表示装置などでは、電流の供給を制御するために、トランジスタを利用している。
【０００３】
例えば、フラットディスプレイパネルの１つとして、有機ＥＬディスプレイパネルがあり、この有機ＥＬディスプレイは、有機ＥＬ素子を画素として、これを多数マトリクス状に配置して構成される。また、この有機ＥＬ素子の駆動方法として、アクティブマトリクス方式があり、画素毎にスイッチ用のトランジスタを設け、そのトランジスタを制御して、各画素の表示をコントロールしている。
【０００４】
図５に、従来の薄膜トランジスタ（ＴＦＴ）を利用した有機ＥＬパネルにおける画素回路の構成例を示す。有機ＥＬパネルは、このような画素をマトリクス配置して構成される。
【０００５】
行方向に伸びるゲートラインには、ゲートラインによって選択されるｎチャネル薄膜トランジスタである第１ＴＦＴ１０のゲートが接続されている。この第１ＴＦＴ１０のドレインには列方向に伸びるデータラインＤＬが接続されており、そのソースには他端が低電圧の電源である容量ラインＳＬに接続された保持容量ＣＳが接続されている。また、第１ＴＦＴ１０のソースと保持容量ＣＳの接続点は、ｐチャネル薄膜トランジスタである第２ＴＦＴ４０のゲートに接続されている。そして、この第２ＴＦＴ４０のソースが電源ラインＶＬに接続され、ドレインが有機ＥＬ素子ＥＬに接続されている。なお、有機ＥＬ素子ＥＬの他端はカソード電源ＣＶに接続されている。
【０００６】
従って、ゲートラインＧＬがＨレベルの時に第１ＴＦＴ１０がオンとなり、そのときのデータラインＤＬのデータが保持容量ＣＳに保持される。そして、この保持容量ＣＳに保持されているデータ（電位）に応じて第２ＴＦＴ４０の電流が制御され、この第２ＴＦＴ４０の電流に従って有機ＥＬ素子ＥＬに電流が流れ発光する。
【０００７】
そして、第１ＴＦＴ１０がオンしているときにデータラインＤＬに、その画素に対応するビデオ信号が供給される。従って、データラインＤＬに供給されるビデオ信号に応じて保持容量ＣＳが充電され、これによって第２ＴＦＴ４０が対応する電流を流し、有機ＥＬ素子ＥＬの輝度制御が行われる。すなわち、第２ＴＦＴ４０のゲート電位を制御して有機ＥＬ素子に流す電流を制御して各画素の階調表示が行われる。
【０００８】
このような有機ＥＬパネルにおいて、その製造プロセスにおいて、画素毎に形成する２つのＴＦＴ等に欠陥が生じ、所定の表示が行えない画素が生じる。このような、点欠陥が発生することを完全に防止することは難しく、所定の確率で発生する。そして、その欠陥が表示のなされない暗点であれば、視認しがたいため、レーザによって配線を切断するなどの手法で欠陥画素の暗点化がなされている。
【０００９】
このために、画素毎の動作検査を行う必要がある。この検査として、真空中で電子線等を照射し、画素毎の反射した２次電子を光検出器などで検出し、動作を確認する方法があるが、これは時間がかかり効率的でない。
【００１０】
一方、ＬＣＤでは、画素電極が形成された段階で、スイッチング素子をオンして補助容量および画素電極に電圧を印加し、これによって補助容量に充電された電荷量のアレイテストが行われ、このためのアレイテスタも開発されている。
【００１１】
【発明が解決しようとする課題】
しかし、有機ＥＬパネルの１画素は、２つのＴＦＴを有しており、ＬＣＤのアレイテストでは、第１ＴＦＴの出力のテストはできるが、第２ＴＦＴのテスト、つまり有機ＥＬ素子への電流供給が行われる（発光が行われる）か否かのテストを行うことができない。
【００１２】
本発明は、上記課題に鑑みなされたものであり、アレイテスタを用いて各画素の動作テストを行うことを可能とするための有機ＥＬパネルを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、端が信号ラインに接続され、ゲートに選択信号を受けて動作する第１トランジスタと、この第１トランジスタの他端がゲートに接続され、電流供給を受け駆動される電流消費素子についての電流を制御する第２トランジスタと、を有し、前記第２トランジスタは、そのゲートとソースまたはドレイン間に生じるトランジスタ容量が５ｆＦ以上であることを特徴とする。
【００１４】
このように、第２トランジスタの容量を大きくすることで、ここに充電される電荷を読み出し、トランジスタの動作確認ができる。
【００１５】
また、前記第１トランジスタの他端および第２トランジスタのゲートには、電荷保持用の保持容量が接続されていることが好適である。
【００１６】
また、本発明は、一端が信号ラインに接続され、ゲートに選択信号を受けて動作する第１トランジスタと、この第１トランジスタの他端がゲートに接続され、電流供給を受け駆動される電流消費素子についての電流を制御する第２トランジスタと、前記第１トランジスタの他端および第２トランジスタのゲートに接続された電荷保持用の保持容量と、を有し、前記第２トランジスタは、そのゲートとソースまたはドレイン間に生じるトランジスタ容量の大きさが、前記保持容量の容量の５％以上であることを特徴とする。
【００１７】
このように、第２トランジスタの容量を保持容量に対し、ある程度以上にすることで、ここに充電される電荷を読み出し、トランジスタの動作確認ができる。
【００１８】
また、本発明は、一端が信号ラインに接続され、ゲートに選択信号を受けて動作する第１トランジスタと、この第１トランジスタの他端がゲートに接続され、電流供給を受け駆動される電流消費素子についての電流を制御する第２トランジスタと、を有し、前記第２トランジスタは、そのチャネル領域の面積を広げる、またはゲート絶縁膜の厚みを薄くする、の少なくとも１つの手段を採用することによって、ゲートとソースまたはドレイン間に生じるトランジスタ容量を増加させる容量増加手段を有することを特徴とする。
【００１９】
このように、第２トランジスタ（駆動トランジスタ）の容量を大きくすることで、ここに充電される電荷を読み出し、トランジスタの動作確認ができる。
【００２０】
また、前記容量増加手段は、前記第２トランジスタのチャネル領域の一部を平面的に広げ、チャネル幅、チャネル長を維持しつつチャネル領域を拡大し、トランジスタ容量を大きくすることが好適である。
【００２１】
また、前記第１トランジスタの他端および第２トランジスタのゲートには、電荷保持用の保持容量が接続されていることが好適である。
【００２２】
また、前記第１トランジスタの一端が接続される信号ラインは、表示データを供給するデータラインであり、前記第２トランジスタは、保持容量に保持された電圧に応じた電流を電源ラインから有機ＥＬ素子に供給することが好適である。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２４】
図１に、有機ＥＬ表示パネルにおける１画素のトランジスタ回路構成を示す。このように、図５と同様に、各画素は、第１ＴＦＴ１０、保持容量ＣＳ、第２ＴＦＴ４０、および有機ＥＬ素子ＥＬを有する。そして、第２ＴＦＴ４０は、必然的に容量、すなわち第２ＴＦＴ４０のゲート・ソース間トランジスタ容量Ｃｄｔｒを有している。
【００２５】
本実施形態では、第１ＴＦＴ１０をオンし、保持容量ＣＳおよびトランジスタ容量Ｃｄｔｒに充電して、トランジスタ容量Ｃｄｔｒの容量値を検出することで、第１ＴＦＴ１０および第２ＴＦＴ４０が正常か否かの検査を行う。
【００２６】
すなわち、データラインＤＬを所定の電圧にして、第１ＴＦＴ１０をオンし、その後データラインＤＬから充電された電荷量を読み出すことで、第１ＴＦＴ１０が正常か否かを検出できる。
【００２７】
ここで、この電荷量は、トランジスタ容量Ｃｄｔｒに充電されたものも含んでいる。そこで、読み出し電荷量を比較することにより、トランジスタＣｄｔｒが設定通りか否かを検出することができる。すなわち、第１ＴＦＴ１０をオンにして、データラインＤＬの電圧をＶｔにした場合であって、容量ラインＳＬとの電位差をＶｔ1、電源ラインＶＬとの電位差をＶｔ2とすると、Ｑｔ＝ＣＳ・Ｖｔ1＋Ｃｄｔｒ・Ｖｔ2の電荷が充電される。従って、この電荷量をデータラインＤＬを介し、検出することで、トランジスタ容量Ｃｄｔｒの検出ができる。
【００２８】
これは、ＴＦＴのゲートがソースやドレインと短絡していたり、ソース、チャネル、ドレインなどの領域が正常に形成できていなかった場合には、Ｖｔ1やＣｄｔｒが変化するため、トランジスタの電荷量が変化するからである。本実施形態では、このトランジスタ容量Ｃｄｔｒ×Ｖｔ2の電荷量を検出することで第２ＴＦＴ４０が正常か否か、つまりを正常に表示が行われるか否か判定する。
【００２９】
なお、このトランジスタ容量Ｃｄｔｒの検出は、データラインＤＬを介し、充電電荷量を読み出してもよいし、電源ラインＶＬを介し読み出してもよい。すなわち、電源ラインＶＬは、トランジスタ容量Ｃｄｔｒの他端に接続されているため、ここからトランジスタ容量Ｃｄｔｒに充電されている電荷量を検出することが可能である。
【００３０】
ここで、上述の検出において、保持容量ＣＳにバラツキがあると、トランジスタ容量Ｃｄｔｒの変化が検出できない。通常保持容量ＣＳは、１００ｆＦ程度、トランジスタＣｄｔｒは数ｆＦ程度であり、トランジスタ容量Ｃｄｔｒの保持電荷量の検出が難しい。
【００３１】
そこで、本実施形態では、第２ＴＦＴ４０のトランジスタ容量を通常より増加させている。これは、次のような手法によって行われる。
【００３２】
（ｉ）第２ＴＦＴ４０のチャネル面積を大きくすることによって可能である。すなわち、トランジスタ容量Ｃｄｔｒは、次のように表される。
【００３３】
【数１】
Ｃｄｔｒ＝Ｋ・Ｓｄｔｒ／ｄｓ
Ｓｄｔｒ＝ｎ・Ｗｄｔｒ・ＬｄＴｒ
ここで、Ｋは、所定の定数であり、Ｓｄｔｒはチャネル面積、ｄｓはゲート酸化膜の膜厚、ｎは第２ＴＦＴの並列接続された数、Ｗｄｔｒは、チャネル幅、ＬｄＴｒはチャネル長である。
【００３４】
従って、トータルのチャネル面積を大きくすることによって、トランジスタ容量Ｃｄｔｒを増大することができる。
【００３５】
（ｉｉ）また、ゲート酸化膜の膜厚ｄｓを小さくすることによっても、トランジスタ容量Ｃｄｔｒを増大することができる。
【００３６】
このような手法によって、トランジスタ容量Ｃｄｔｒを５ｆＦ以上、好ましくは１０ｆＦ以上にすることが好適である。さらに、保持容量ＣＳとの比Ｃｄｔｒ／ＣＳを５％以上（好ましくは１０％）に設定することで、確実なトランジスタ容量Ｃｄｔｒの検出が行える。
【００３７】
さらに、積極的にトランジスタＣｄｔｒを増加させる手段を講じることも好適である。
【００３８】
図２には、一例の構成が示されており、多結晶シリコンなどからなる能動層４０ａ、より具体的にはチャネル領域の形状を変更して、その面積を増大している。すなわち、電源ラインＶＬには、能動層４０ａの一端が接続され、他端が陽極５０に接続されている。ここで、ＴＦＴは、能動層よりゲート電極が上に配置されたトップゲート構造を有しており、ゲート電極４０ｃが間にゲート絶縁膜を挟んで能動層４０ａの中央部分を覆っている。この中央部分はチャネル領域であり、その両側がソース領域、およびドレイン領域である。
【００３９】
そして、図２に示すようにチャネル領域の一部がゲート電極４０ｃの下側で面積が広がるように膨出形成されている。このように、ゲート電極４０ｃの下のチャネル領域を大きくすることによって、第２ＴＦＴ４０の能力は変更せずにそのトランジスタ容量Ｃｄｔｒを増大することができる。
【００４０】
図３は他の例を示しており、この例では、ゲート電極４０ｃの一部であって、能動層４０ａの上方でない部分、すなわち第２ＴＦＴ４０からはずれた部分において、ゲート電極４０ｃを電源ラインＶＬの下まで延在させている。これによって、電源ラインＶＬとゲートライン４０ｃが層間絶縁膜を介し、対向することになり、ここに容量が形成される。
【００４１】
さらに、電源ラインＶＬをゲート電極４０ｃの上に延在させてもよい。すなわち、電源ラインＶＬの一部であって、能動層４０ａの上方でない部分、すなわち第２ＴＦＴ４０からはずれた部分において、電源ラインＶＬの一部をゲートライン４０ｃの上にまで延在させている。これによって、電源ラインＶＬとゲートライン４０ｃが層間絶縁膜を介し、対向することになり、ここに容量が形成される。
【００４２】
図４はさらに他の例を示しており、この例では、能動層４０ａと同様の例えば多結晶シリコンからなる半導体層を能動層と同時に別に設け、この半導体層の一端を電源ラインＶＬとコンタクトで能動層４０ａと電源ラインＶＬとのコンタクトと同様の構造にて接続し、他端はゲート電極４０ｃの下にまで延在させる。これによって、ゲート電極４０ｃの下方に酸化膜（ゲート酸化膜）を介し他端が電源ラインＶＬに接続される半導体層が位置することになる。半導体層は、ゲート電極４０ｃの下側では、不純物のドープを受けていないが、半導体層がゲート酸化膜を介しゲート電極４０ｃと対向する構成によって、ここに容量が形成される。
【００４３】
以上のように、図２〜図４の構成によって、積極的に第２ＴＦＴ４０のトランジスタ容量Ｃｄｔｒを増加することができる。従って、このような第２ＴＦＴ４０を有する画素の回路構成によって、増加したトランジスタＣｄｔｒを検出することで、その画素の動作を検査することができる。
【００４４】
特に、このような検査は、有機ＥＬ素子ＥＬの有機層を積層する前に行うことができる。すなわち、陽極５０が形成された段階で、その検査を行うことができる。そして、見つかった不良画素（特に輝点欠陥画素）については、レーザによって、配線を切断する。
【００４５】
有機ＥＬ素子の場合、陽極５０を形成した後に、第２平坦化膜６０を形成する。そこで、この第２平坦化膜６０によって、レーザによって、生じた穴を埋めることができ、製品におけるレーザリペアによる穴の残留の弊害を排除することができる。
【００４６】
ここで、図６に、第２ＴＦＴ４０と有機ＥＬ素子ＥＬの断面構成を示す。このように、第２ＴＦＴ４０はガラス基板３０上に形成され、この第２ＴＦＴ４０は、低温ポリシリコンで形成されている能動層４０ａを有している。この能動層４０ａは、両端が不純物がドープされたソース領域、ドレイン領域となっており、これらに挟まれた中央部がチャンネル領域となっている。このチャネル領域の上部には酸化シリコンからなるゲート絶縁膜４０ｂを介しゲート電極４０ｃが形成されている。ゲート絶縁膜４０ｂおよびゲート電極４０ｃは、層間絶縁膜３４に覆われており、ゲート電極４０ｃの両側には、層間絶縁膜３４のコンタクトホールを介しソース領域およびドレイン領域に接続されるソース電極４０ｄ、ドレイン電極４０ｅが形成されている。そして、ソース電極４０ｄ、ドレイン電極４０ｅの上端が層間絶縁膜３４の表面に位置している。
【００４７】
また、層間絶縁膜３４の表面上には、ドレイン電極４０ｅと電源ラインＶＬを接続するメタル配線等が配置される。さらに、この層間絶縁膜３４を覆って、第１平坦化膜３６が形成されている。
【００４８】
そして、第１平坦化膜３６の上面には、ＩＴＯから構成される透明電極５０が形成され、この一端が第１平坦化膜３６のコンタクトホールを介し駆動ＴＦＴ４０のソース電極４０ｄに接続されている。
【００４９】
また、この透明電極５０は、有機ＥＬ素子の陽極を構成し、この透明電極５０上には、正孔輸送層５２、有機発光層５４、電子輸送層５６を介し、金属製の陰極５８が形成されている。なお、透明電極５０の周辺および側方には第２平坦化膜６０が配置されている。
【００５０】
このように、能動層４０ａは、ガラス基板３０の直上に配置されており、その上にゲート絶縁膜４０ｂを介しゲート電極４０ｃが形成されている。また、電源ラインＶＬは、ゲート電極４０ｃ上層に層間絶縁膜３４を介して形成されている。従って、上述のように、能動層４０ａや、ゲート電極４０ｃや電源ラインＶＬの形状を変更したり、能動層と同層の半導体層を設けるなどという容量増加手段を採用することによって、第２ＴＦＴ４０の容量を増大できることが理解される。
【００５１】
なお、上述の例では、第２ＴＦＴ４０として、ｐチャネルＴＦＴを用いたが、ｎチャネルＴＦＴを用いることもできる。この場合には、有機ＥＬ素子の上側と、保持容量ＣＳの下側を接続するとともに、これを低電圧電源に接続する放電用ＴＦＴをさらに設け、このＴＦＴを容量ＣＳのデータ書き換えの際にオンすればよい。なお、この構成については、特願２００１−３０３７６８号に記載している。
【００５２】
また、上述の例では、有機ＥＬパネルにおける構成を示したが、有機ＥＬ素子に代えて、蛍光表示管などを採用してもよい。
【００５３】
さらに、上述の回路では、第２ＴＦＴ４０のゲートには、保持容量ＣＳのみを接続することにしたが、リセット回路や、メモリ回路など各種の回路（または素子）が接続されてもかまわない。この場合の素子は、能動素子でも、受動素子でもよい。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、第２トランジスタ（駆動トランジスタ）の容量を大きくすることで、ここに充電される電荷を読み出し、トランジスタの動作確認ができる。
【図面の簡単な説明】
【図１】 実施形態の回路を示す図である。
【図２】 第２ＴＦＴの容量上昇のための構成の一例を示す図である。
【図３】 第２ＴＦＴの容量上昇のための構成の一例を示す図である。
【図４】 第２ＴＦＴの容量上昇のための構成の一例を示す図である。
【図５】 画素回路の構成を示す図である。
【図６】 画素部の断面を示す図である。
【符号の説明】
１０ 第１ＴＦＴ、４０ 第２ＴＦＴ、ＣＳ 保持容量、Ｃｄｔｒ 駆動トランジスタ容量、ＶＬ 電源ライン、ＤＬ データライン、ＧＬ ゲートライン。

Claims (7)

  1. 一端が信号ラインに接続され、ゲートに選択信号を受けて動作する第１トランジスタと、
    この第１トランジスタの他端がゲートに接続され、電流供給を受け駆動される電流消費素子についての電流を制御する第２トランジスタと、
    を有し、
    前記第２トランジスタは、そのゲートとソースまたはドレイン間に生じるトランジスタ容量が５ｆＦ以上であることを特徴とするトランジスタ回路。
  2. 請求項１に記載の回路において、
    前記第１トランジスタの他端および第２トランジスタのゲートには、電荷保持用の保持容量が接続されていることを特徴とするトランジスタ回路。
  3. 一端が信号ラインに接続され、ゲートに選択信号を受けて動作する第１トランジスタと、
    この第１トランジスタの他端がゲートに接続され、電流供給を受け駆動される電流消費素子についての電流を制御する第２トランジスタと、
    前記第１トランジスタの他端および第２トランジスタのゲートに接続された電荷保持用の保持容量と、
    を有し、
    前記第２トランジスタは、そのゲートとソースまたはドレイン間に生じるトランジスタ容量の大きさが、前記保持容量の容量の５％以上であることを特徴とするトランジスタ回路。
  4. 一端が信号ラインに接続され、ゲートに選択信号を受けて動作する第１トランジスタと、
    この第１トランジスタの他端がゲートに接続され、電流供給を受け駆動される電流消費素子についての電流を制御する第２トランジスタと、
    を有し、
    前記第２トランジスタは、そのチャネル領域の面積を広げる、またはゲート絶縁膜の厚みを薄くする、の少なくとも１つの手段を採用することによって、ゲートとソースまたはドレイン間に生じるトランジスタ容量を増加させる容量増加手段を有することを特徴とするトランジスタ回路。
  5. 請求項４に記載のトランジスタ回路において、
    前記容量増加手段は、前記第２トランジスタのチャネル領域の一部を平面的に広げ、チャネル幅、チャネル長を維持しつつチャネル領域を拡大し、トランジスタ容量を大きくすることを特徴とするトランジスタ回路。
  6. 請求項４〜５のいずれか１つに記載のトランジスタ回路において、
    前記第１トランジスタの他端および第２トランジスタのゲートには、電荷保持用の保持容量が接続されていることを特徴とするトランジスタ回路。
  7. 請求項２、３、６のいずれか１つに記載のトランジスタ回路において、
    前記第１トランジスタの一端が接続される信号ラインは、表示データを供給するデータラインであり、
    前記第２トランジスタは、保持容量に保持された電圧に応じた電流を電源ラインから有機ＥＬ素子に供給することを特徴とするトランジスタ回路。
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