JP4032922B2 - 表示装置および表示パネル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ（Electro Luminescence）等の電流により発光輝度が変化する発光素子を各画素に備えた表示装置およびそれに用いる表示パネルに関する。
【０００２】
【従来の技術】
近年、携帯情報端末やレテビジョン受像機向けに有機ＥＬを発光素子とした表示装置が盛んに開発されている。有機ＥＬなどの発光素子を各画素に備えた自発光型表示装置は、良好な視認性を有し、また動画表示特性も優れている。
特にガラス基板上に形成された薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））を画素のスイッチング素子として使用したアクティブ型表示装置においては、書き換えられた信号に基づいて、次の書換え時まで発光素子に電流を流し続けることが出来るため、画素にスイッチング素子を用いないパッシブ型よりも小さい発光素子への駆動電流で高輝度が得られるという利点がある。
【０００３】
従来の表示装置においては、走査線ｓｃａｎＡ及びｓｃａｎＢを順次選択する走査線駆動回路と、輝度情報に応じた電流レベルを有する信号電流Ｉｗを生成して逐次データ線ｄａｔａに供給する電流源ＣＳを含むデータ線駆動回路と、各走査線ｓｃａｎＡ，ｓｃａｎＢ及び各データ線ｄａｔａの交差部に配されていると共に、駆動電流の供給を受けて発光する電流駆動型の発光素子ＯＬＥＤを含む複数の画素とを備えている。特徴事項として、当該画素は、当該走査線ｓｃａｎＡが選択された時当該データ線ｄａｔａから信号電流Ｉｗを取り込む受入部と、取り込んだ信号電流Ｉｗの電流レベルを一旦電圧レベルに変換して保持する変換部と、保持された電圧レベルに応じた電流レベルを有する駆動電流を当該発光素子ＯＬＥＤに流す駆動部とからなる（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００１−１４７６５９号公報（第７−９頁、図１及び図５）
【０００５】
【発明が解決しようとする課題】
薄膜トランジスタのうち、低温プロセスで製作が可能な低温多結晶シリコンＴＦＴ（低温ｐ−ＳｉＴＦＴ）は、アモルファスシリコンＴＦＴに比べて移動度が高いため、この低温ｐ−ＳｉＴＦＴ駆動回路をガラス基板上に画素マトリクス回路と一体形成することが可能であり、液晶表示装置をはじめとして広く用いられるようになってきた。
ところが、低温ｐ−ＳｉＴＦＴは、一般にレーザーアニールにより形成されるが、レーザー照射強度をガラス基板面内で均一に制御することが難しいなどの理由により、単結晶シリコンよりもＶｔｈ（閾値電圧）やμ（移動度）などの特性ばらつきが大きいことが知られている。
【０００６】
従来の表示装置では、データ線駆動回路を表示パネル内にＴＦＴを用いてガラス基板に画素マトリクスと一体に構成する場合、ＴＦＴ特性のばらつきによって、各列のデータ線（信号線）駆動電流にばらつきが生じ、発光輝度に縦筋状もしくは縦帯状のムラが発生するという問題がある。
【０００７】
本発明は上述のような課題を解決するためになされたもので、ＴＦＴ特性のばらつきが大きい場合であっても各列の信号線駆動電流のばらつきを抑え、発光輝度のムラを抑えることのできる表示装置を得ることを目的とする。
【０００８】
また、表示パネルや表示装置の製造時において、信号線駆動電流のばらつきを検出して容易に良品／不良品の選別検査を行うことのできる表示パネルを得ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の構成に係る表示装置は、表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に接続される電源と、上記画素マトリクス回路へ上記信号電流を供給する信号線と、上記画素マトリクス回路を順次走査する走査手段と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として上記信号線へ出力する信号線駆動手段と、上記画素マトリクス回路の各列の上記信号線へ供給される上記信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段と、上記信号電流検出手段により検出された検出結果に基づいて上記表示すべき画像信号を補正する補正手段とを備えた表示装置であって、上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されることを特徴とする。
【００１１】
また、本発明の第３の構成による表示装置では、上記第１の構成において、上記信号電流検出手段として、上記電流検出線に現れる各列の信号電流を所定の電流比により増幅した後、電圧に変換する電流−電圧変換手段を備えたものである。
【００１２】
また、本発明の第３の構成による表示装置では、上記第１の構成において、第１及び第２のレベルの上記表示すべき画像信号をそれぞれ入力したときの上記検出結果と上記第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として出力する誤差検出手段を備え、上記補正手段は、上記第１及び第２のレベルに対応した各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正するものである。
【００１３】
また、本発明の第４の構成による表示装置では、上記第１の構成において、Ｎ種類のレベル（３≦Ｎ≦表示階調数）の上記表示すべき画像信号をそれぞれ入力したときの上記検出結果と上記Ｎ種類のレベルに対応した基準検出結果との差分を誤差検出結果として出力する誤差検出手段を備え、上記補正手段は、上記表示すべき画像信号のレベルが、上記Ｎ種類のレベルうちの隣接する２つのレベルの間におけるいずれの区間にあるかを判別し、該隣接する２つのレベルに対応した各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正するものである。
【００１４】
また、本発明の第５の構成による表示装置では、上記第１の構成において、上記補正手段は、上記表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正するものである。
【００１６】
さらに、本発明の第６の構成による表示装置では、上記第３〜５のいずれかの構成において、上記誤差検出結果を保持するメモリ手段を備えたものである。
【００１７】
また、別の発明の表示パネルは、表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に接続される電源と、上記画素マトリクス回路へ上記信号電流を供給する信号線と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として上記信号線へ出力する信号線駆動手段と、上記画素マトリクス回路の各列の上記信号線へ供給される上記信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段とを備えた表示パネルであって、上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されるものである。
【００１８】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１による表示装置の構成を示すブロック図である。図において、１はシフトレジスタ回路、２Ｒ、２Ｇ、２ＢはそれぞれＲＧＢ各色のアナログ画像信号が供給されるＲ用、Ｇ用、及びＢ用入力信号線、３はデータ線駆動回路、４はデータ線（信号線）、５はＲＧＢ各色画素がマトリクス配列された画素マトリクス、６Ｒ、６Ｂ、６ＧはそれぞれＲ用、Ｇ用、及びＢ用画素回路、７は画素、８は垂直走査回路、９はデータ線駆動電流検出回路、１０はスイッチ回路、１１は電流検出線、１２はセレクト回路、１３はシフトレジスタ回路、１４は電流−電圧変換回路、１５は有機ＥＬ表示パネル、１６はＤ／Ａ変換回路、１７はデータ補正回路、１８はメモリ回路、１９はメモリ制御回路、２０は誤差検出回路、２１はＡ／Ｄ変換回路である。
【００１９】
ここでは、例えば、Ｒ(Red)Ｇ(Green)Ｂ(Blue)各色６ビットの画像データによる２６万色の表示を行う場合について説明する。また、図はＲＧＢ各２列分の構成を示し、添え字ｍは例えば左からｍ番目のＲＧＢ列（ＲＧＢ列の組）に対応していることを示す。
また、シフトレジスタ回路１、データ線駆動回路３、画素回路６Ｒ，６Ｇ，６Ｂ、垂直走査回路８、データ線駆動電流検出回路９は、有機ＥＬ表示パネル１５に内蔵されている。すなわち、例えばガラス基板上に形成された低温多結晶シリコンＴＦＴによりこれらの回路を形成するとともに、画素回路６Ｒ、６Ｇ、６Ｂの画素電極（図示せず）上に有機ＥＬ層が蒸着等により形成されている。
【００２０】
次に、動作につき説明する。本実施の形態１においては、入力されるデジタル画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]に基づいて表示を行う表示モードと、各データ線４の駆動電流を検出して、所定の基準値ＲＥＦとの差分を誤差信号としてメモリ回路１８にストア（保持）するデータ線駆動電流検出モードの２つの動作モードを備える。まず、表示モードにおける動作につき以下説明する。
【００２１】
コントローラ回路（図示せず）から入力された表示すべき画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]は、データ補正回路１７により所定の補正が行われた後（補正方法については後述する）、Ｄ／Ａ変換回路１６によりアナログ電流に変換され、各色入力信号線２Ｒ、２Ｇ、２Ｂに供給される。
一方、シフトレジスタ回路１にはコントローラ回路(図示せず)よりスタートパルスＳＴＨ及びシフトクロックＣＬＫＨが所定のタイミングにて入力され、シフトパルスＳＨ(０)、・・・、ＳＨ(ｍ)、・・・ＳＨ(Ｍ−１)を順次発生してデータ線駆動回路３へ出力する。
【００２２】
各列のデータ線駆動回路３は、シフトレジスタ回路１より出力されるシフトパルスＳＨ(０)、・・・、ＳＨ(ｍ)、・・・ＳＨ(Ｍ−１)により、入力信号線２Ｒ，２Ｇ、２Ｂに供給された表示すべき画像に応じた１行表示分のアナログ電流ＡＲ、ＡＧ、ＡＢを順次サンプリングし、そのとき駆動ＴＦＴに流れる電流をそのゲートに接続されたキャパシタにより保持する。
ここで、データ線駆動回路３は、例えば図２に示すように、２系統Ａ／Ｂの電流源回路３２ａ，３２ｂ、ゲート回路３１ａ，３１ｂ、及びスイッチ回路３０からなり、入力信号線２Ｒ、２Ｇ、２Ｂに入力されているアナログ電流を書き込む（サンプリングする）電流書き込み動作と、書き込んだアナログ電流を再現してデータ線４へ出力する電流出力動作を１ライン期間毎に相補的に繰り返すものとする。なお、本実施の形態においては、各データ線駆動回路３は電流を引き込むようにデータ線４を駆動するが、ここではこの電流引き込み動作を便宜上電流出力と表現する。
【００２３】
図において、３０は２系統Ａ／Ｂ電流源回路３２ａ、３２ｂの出力を切り替えるスイッチ回路であり、ｎ型ＴＦＴ３００ａ、３００ｂを含む。また、３１ａ、３１ｂは系統Ａ出力イネーブル信号ＥＮ＿Ａ、系統Ｂ出力イネーブル信号ＥＮ＿Ｂ、及びシフトレジスタ回路１からのシフトパルスＳＨ(ｍ)により電流源回路３２ａ、３２ｂへ制御信号を出力するゲート回路であり、ここでは、ＡＮＤ回路３１０ａ、３１０ｂ、３１１ａ、３１１ｂ、及びＯＲ回路３１２ａ、３１２ｂを含むものとする。
【００２４】
また、系統Ａ電流源回路３２ａは、ｎ型ＴＦＴ３２０ａ、３２２ａ、３２３ａ、キャパシタ３２１ａ、ｐ型ＴＦＴ３２４ａ、及びダミー負荷３２５ａを含むものとする。ＴＦＴ３２０ａは、データ線４を駆動する駆動トランジスタであり、そのドレインはＴＦＴ３００ａのソースに接続され、ゲートはキャパシタ３２１ａの一端に接続され、ソースは接地されている。また、キャパシタ３２１ａの他端は接地されている。
ＴＦＴ３２２ａのドレインはＴＦＴ３２０ａのドレインと接続され、ゲートはＴＦＴ３２３ａのゲート、及びＡＮＤ回路３１０ａの出力に接続され、ソースはＴＦＴ３２０ａのゲート、及びキャパシタ３２１ａに接続されている。
【００２５】
また、ＴＦＴ３２３ａのドレインは、入力信号線２Ｒ、２Ｇ、２Ｂに接続され、ソースはＴＦＴ３２０ａのドレインに接続されている。ＴＦＴ３２４ａのドレインは、ＴＦＴ３２０ａのドレインに、ゲートはＡＮＤ回路３１１ａの出力に、ソースはダミー負荷３２５ａを介して電源ＶＤＤに接続されている。
さらに、系統Ｂ電流源回路３２ｂも、系統Ａ電流源回路３２ａと同様に構成されている。
【００２６】
例えば、系統Ａ出力イネーブル信号ＥＮ＿Ａが非アクティブ（”Ｌ”レベル）、系統Ｂ出力イネーブル信号ＥＮ＿Ｂがアクティブ（”Ｈ”レベル）の場合、ＡＮＤ回路３１０ａの出力信号はシフトパルスＳＨ(ｍ)に応じて”Ｈ”レベルとなり、系統Ａ電流源回路３２ａのＴＦＴ３２２ａ、３２３ａを導通させる。これにより、ＴＦＴ３２０ａのドレインとゲートが接続されてダイオード接続状態となる。一方、入力信号線２Ｒ、２Ｇ、２Ｂを介して供給されるアナログ画像信号電流ＡＲ、ＡＧ、ＡＢはＴＦＴ３２３ａを介して、ＴＦＴ３２０ａのドレインーソース間に流れるとともに、ＴＦＴ３２２ａを介してゲートに接続されたキャパシタ３２１ａを充電する。
【００２７】
そして、当該列のサンプリングパルスＳＨ(ｍ)が”Ｌ”レベルとなると、ＴＦＴ３２２ａ、３２３ａが非導通となりアナログ画像信号電流ＡＲ、ＡＧ、ＡＢのＴＦＴ３２０ａへの供給が終了するが、ＴＦＴ３２０ａのゲート電圧はキャパシタ３２１ａにより保持される。
そして、系統Ａ出力イネーブル信号ＥＮ＿Ａがアクティブ（”Ｈ”レベル）となると、駆動ＴＦＴ３２０ａは、ＴＦＴ３００ａを介して、アナログ画像信号電流が供給された際にキャパシタ３２１ａによりゲートに保持された電位に応じた電流をドレインから流し込むことによりデータ線４を駆動する。
【００２８】
このとき、入力信号線２Ｒ、２Ｇ、２Ｂからの電流供給が終了してから系統Ａ出力イネーブル信号ＥＮ＿Ａがアクティブ（”Ｈ”レベル）となってデータ線４を駆動するまでの間、ＴＦＴ３２０ａの吸い込み電流経路が遮断されてしまうと、ＴＦＴ３２０ａのドレイン電位が下がり、ＴＦＴ３２０ａ、ＴＦＴ３２２ａを介して、キャパシタ３２１ａに保持された電荷がリークしていく。このことは、ＴＦＴ３２０ａのゲート電圧が次第に下がり、吸い込み電流（ドレイン−ソース間電流）が低下することを意味し、入力信号線から吸い込む入力信号線駆動電流が次第に低下していくことになり、ひいては表示むらの原因となる。
【００２９】
そこで、ＴＦＴ３２４ａとダミー負荷３２５ａを設ける。ＴＦＴ３２４ａのソースはダミー負荷３２５ａに接続されており、ダミー負荷３２５ａはさらに電源ＶＤＤに接続されている。ここでは、系統Ａ出力イネーブル信号ＥＮ＿Ｂと電流検出識別信号ＤＥＴ（電流検出モードでアクティブ（”Ｈ”レベル））との論理和（ＯＲ）をＯＲ回路３１２ａにてとり、その出力信号とシフトパルスＳＨ(ｍ)との論理積（ＡＮＤ）をＡＮＤ回路３１１ａにより出力して、これによりＴＦＴ３２４ａの導通を制御する。
【００３０】
これにより、表示モード時において、駆動ＴＦＴ３２０ａがＴＦＴ３００ａを介してデータ線４を駆動しない場合、入力信号線２Ｒ、２Ｇ、２Ｂにより電流が供給されないときには、ＴＦＴ３２０ａのドレインがＴＦＴ３２４ａ、ダミー負荷３２５ａを介して電源ＶＤＤに接続されることにより、ＴＦＴ３２０ａには電流が流れ、吸い込み電流経路が遮断してしまうことはない。従って、キャパシタ３２１ａの電荷がリークすることによりＴＦＴ３２０ａのゲート電位が次第に低下することを防止することができる。
系統Ｂ電流源回路３２ｂも系統Ａ電流源回路３２ａと同様に動作し、それぞれ相補的にデータ線４を駆動する。
【００３１】
次に、画素回路６Ｒ，６Ｇ，６Ｂについて説明する。
図３は画素回路６Ｒ，６Ｇ，６Ｂの構成を示す図である。図において、６０、６１はｐ型ＴＦＴ、６２、６３はｎ型ＴＦＴ、６４はキャパシタ、６５は有機ＥＬ発光素子である。まず、入力信号線を介した書込み動作時においては、スキャン線Ｂが“Ｈ”レベルのときスキャン線Ａが“Ｈ”レベルとなり、信号線（データ線４）を介して入力信号線駆動電流が入力信号線駆動回路３から吸い込まれる。このときのＴＦＴ６０に流れる入力信号線駆動電流に応じたゲート電位がキャパシタ６４によって保持される。
【００３２】
そして、ＥＬ発光素子駆動動作時においては、スキャン線Ｂが“Ｌ”レベルになり、続いてスキャン線Ａが“Ｌ”レベルになると、ＴＦＴ６０、６１のゲートは接続されているのでＴＦＴ６０、６１はカレントミラー回路を構成し、キャパシタに保持されたゲート電位に応じた電流がＴＦＴ６１のソース−ドレイン間を流れ、ＴＦＴ６１のドレインは有機ＥＬ発光素子６５のアノードに接続されており、この電流は有機ＥＬ発光素子６５の駆動電流となる。そして、有機ＥＬ発光素子６５は、駆動電流に応じた発光強度で発光する。ＴＦＴ６１のゲート電圧がキャパシタ６４で保持されているので、次のフレーム期間でスキャン線Ａ、Ｂがスキャンされるまで、有機ＥＬ発光素子６５には駆動電流が流れつづけるので、それにしたがって発光することになる。また、スキャン線Ｂのみを“Ｈ”レベルにすることにより、キャパシタ６４に保持された電荷がＴＦＴ６２、６０を介してリークしてＴＦＴ６１のゲート電位が引き上げられるので、ＴＦＴ６１が遮断され、有機ＥＬ発光素子６５の駆動電流を停止して発光を止めることができる。
【００３３】
図１に戻って、垂直走査回路８にはコントローラから所定のタイミングでスタートパルスＳＴＶ、シフトクロックＣＬＫＶが入力され、それに基づいてシフトパルスが生成され、画素回路６Ｒ，６Ｇ，６Ｂを走査するための走査信号をスキャン線Ａ、スキャン線Ｂに供給する。
以上のように、表示モードにおいては、入力信号線２Ｒ、２Ｇ、２Ｂへ供給される１行表示分の画像に応じた電流が１ライン期間内で順次データ線駆動回路３へ供給され、供給された電流を次のライン期間で再現することによりデータ線４を駆動して、画素回路６Ｒ，６Ｇ，６Ｂへ電流を書き込む（供給する）。このような処理をライン期間ごとに繰り返すことにより、１画面分の表示が行われる。
【００３４】
さて次に、データ線駆動電流検出モードにおける動作につき説明する。
図４は、データ線駆動電流検出モードにおける動作シーケンスを示す波形図である。まず、データ線駆動電流検出モード時には、コントローラ回路（図示せず）からのスタートパルスＳＴＶ及びシフトクロックＣＬＫＶの供給を停止する（例えば、両制御信号ともに”Ｌ”レベルに固定）ことにより垂直走査回路８を停止する。これにより、各画素回路６Ｒ、６Ｂ、６Ｇの走査を停止して、各画素回路６Ｒ、６Ｂ、６Ｇへの電流の書込みは行わないよう制御する。
一方、表示モードと同様に、コントローラ回路からシフトレジスタ回路１へ所定のタイミングにてスタートパルスＳＴＨ、シフトクロックＣＬＫＨを供給し、シフトパルスＳＨ(０)、・・・、ＳＨ(ｍ)、・・・、ＳＨ(Ｍ−１)を順次生成する。
【００３５】
また、コントローラ回路からは第1のレベル（大きさ）Ｋ1を有する６bitのデジタル信号がデジタル画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]としてデータ補正回路１７へ入力される。このとき、データ補正回路１７は、入力される画像信号に対して後述するようなビット拡張を行ってレベルＳi(1）の信号としてＤ／Ａ変換回路１６へ出力する。そして、Ｄ／Ａ変換回路１６では、レベルＳi(1)のデジタル信号をアナログ電流Ii(1)として有機ＥＬパネル１５の入力信号線２Ｒ、２Ｇ、２Ｂへ出力する。
【００３６】
このとき、系統Ａ出力イネーブル信号ＥＮ＿Ａが非アクティブ（”Ｌ”レベル）、系統Ｂ出力イネーブル信号ＥＮ＿Ｂがアクティブ（”Ｈ”レベル）としてコントローラから入力され、これらの出力イネーブル信号とシフトレジスタにより生成されるシフトパルスにより、表示モードと同様にして、各列のデータ線駆動回路３の系統Ａ電流源回路３２ａにおける駆動ＴＦＴ３２０ａのドレインーソース間には順次、入力信号線２Ｒ、２Ｇ、２Ｂに供給されたアナログ電流Ｉi(1)が流れる。そして、全ての列の系統Ａ電流源回路３２ａに対するアナログ電流Ｉi(1)を書込む（サンプリングする）ことによる電流書き込み動作が終了する。
【００３７】
その後、データ線４の駆動電流を検出する電流検出動作へ移行する。電流検出動作においては、系統Ａ出力イネーブル信号ＥＮ＿Ａがアクティブ（”Ｈ”レベル）、系統Ｂイネーブル信号ＥＮ＿Ｂが非アクティブ（”Ｌ”レベル）となり、系統Ａ電流源回路３２ａは電流出力動作となる。
Ｒ用画素回路６Ｒに接続されたデータ線４に対する駆動電流検出動作においては、シフトレジスタ１３へは、図４に示すように、コントローラ(図示せず)から所定のタイミングでスタートパルスＳＴＴ、シフトクロックＣＬＫＴが入力され、順次シフトパルスＳＴ(０)、・・・、ＳＴ(ｍ)、・・・、ＳＴ(Ｍ−１)が生成され、セレクト回路１２へ入力される。
【００３８】
図５にデータ線駆動電流検出回路の構成を示す。Ｒ用画素回路６Ｒ、Ｇ用画素回路６Ｇ、Ｂ用画素回路６Ｂに接続されたデータ線４（以降、それぞれＲ用データ線４Ｒ、Ｇ用データ線４Ｇ、Ｂ用データ線４Ｂと記す。）にはそれぞれＴＦＴ５０Ｒ、５０Ｇ、５０Ｂのソースが接続されており、各ＴＦＴがスイッチ回路１０を構成する。各ＴＦＴ５０Ｒ、５０Ｇ、５０Ｂのドレインは共通の電流検出線１１に接続されており、また、ＴＦＴ５０Ｒ、５０Ｇ、５０Ｂのゲートはそれぞれセレクト回路１２を構成するＡＮＤゲート５１Ｒ、５１Ｇ、５１Ｂの出力へ接続されている。
【００３９】
ＡＮＤゲート５１Ｒには、当該列に対応したシフトパルスＳＴ(ｍ)、及びＲ用セレクト信号ＳＬＲが入力され、両信号がアクティブ（”Ｈ”レベル）のときに、ＡＮＤゲート５１Ｒの出力信号は”Ｈ”レベルとなってＴＦＴ５０Ｒが導通するよう制御する。
同様に、ＡＮＤゲート５１Ｇ、５１Ｂには、シフトパルスＳＴ(ｍ)及びＧ用、Ｂ用セレクト信号ＳＬＧ、ＳＬＢがそれぞれ接続されており、ＴＦＴ５０Ｇ、５０Ｂの導通を制御する。
ここでは、図４に示すように、まずコントローラ(図示せず)からＲ用セレクト信号ＳＬＲをアクティブ（”Ｈ”レベル）として、シフトレジスタ１３のスタートパルスＳＴＴ、シフトクロックＣＬＫＴを入力することにより、各Ｒ用データ線４Ｒに接続されたＴＦＴ５０Ｒを順次導通させる。すなわち、シフトレジスタ回路１３及びセレクト回路１２がスイッチ回路１０を順次導通するように制御することになる。
【００４０】
一方、電流検出線１１には、カレントミラー回路５５が接続されており、その入力側を構成するｐ型ＴＦＴ５２のソースードレイン間に、各Ｒ用データ線４Ｒの駆動電流が順次流れることとなる。そして、それに対応した電流が、カレントミラー回路５５の出力側を構成するｐ型ＴＦＴ５３のソースードレイン間を流れ、有機ＥＬ表示パネル１５の外部に接続された電流検出用抵抗素子５４にも流れることにより、検出電圧値ＤＯに変換されてＡ／Ｄ変換回路２１へ出力される。すなわち、カレントミラー回路５５及び検出用抵抗素子５４により、データ線駆動電流を所定の電流比で増幅して電圧に変換する電流ー電圧変換回路１４を構成する。
【００４１】
ここで、データ線を駆動する電流値は一般にμＡオーダー以下の微小電流となるため、そのままカレントミラー回路５５にて出力した場合、後段のＡ／Ｄ変換回路２１の検出感度を確保するために電圧値を大きくとろうとすると、それに対応して電流検出用抵抗素子５４の抵抗値も大きくなってしまい、ノイズの影響を受け易くなる。このため、例えば、カレントミラー回路５５の入力ー出力電流比が数１０倍程度にとなるよう、カレントミラー回路５５を構成するＴＦＴ５２及び５３のトランジスタサイズ比を設定することが望ましい。これにより、電流検出用抵抗素子５４の抵抗値を下げることができ、ノイズの影響を受け難くすることが可能となる。
また、各列のデータ線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路を順次導通するよう制御して、電流検出線に現れる各列の信号電流を検出結果として順次出力するよう構成したので、電流検出線の本数を削減することができ、有機ＥＬ表示パネル１５から電流検出結果を取り出すための端子の数も削減することが可能となる。
【００４２】
このようにして各Ｒ用データ線４Ｒの駆動電流を検出した結果（検出電圧値ＤＯ）が、逐次Ａ／Ｄ変換回路２１にてデジタル検出信号に変換され、誤差検出回路２０へ入力される。誤差検出回路２０では、第1の入力レベルＫ1に対応した基準レベルＲｅｆ(１)との差分が誤差信号として算出され、誤差信号はメモリ制御回路１９によりメモリ回路１８を制御することによりメモリ回路１８の所定のアドレスへストアされる。
同様にして、図４に示すように、第１のレベルＫ1のデジタル画像信号をアナログ電流Ii(1)として有機ＥＬパネル１５の入力信号線２Ｒ、２Ｇ、２Ｂへ出力し、各列のデータ線駆動回路３の系統Ａ電流源回路３２ａへの電流書き込み動作を順次行う。
【００４３】
そして、セレクト信号ＳＬＧをアクティブ（”Ｈ”レベル）として、Ｇ用データ線４Ｇの駆動電流を順次検出していき、誤差信号としてメモリ回路１８へストアしていく。
さらに、各列のデータ線駆動回路３の系統Ａ電流源回路３２ａへの電流書き込み動作を順次行ったのち、セレクト信号ＳＬＢをアクティブ（”Ｈ”レベル）として、Ｂ用データ線４Ｂの駆動電流を順次検出していき、誤差信号としてメモリ回路１８へストアしていく。
【００４４】
以上のように、データ線駆動回路３の系統Ａ電流源回路３２０ａにより第1の入力レベルＫ1に対応した電流で各列のデータ線を駆動したときの駆動電流をデータ線駆動電流検出回路９により検出し、その検出結果を誤差信号としてメモリ回路１８にストアする。
次に、図４に示すように、第２の入力レベルＫ2のデジタル画像信号をコントローラよりデータ補正回路１７を介してＤ／Ａ変換回路１６にてアナログ電流として入力信号線２Ｒ、２Ｇ、２Ｂへ入力して、上述したのと同様の動作を繰り返すことにより、系統Ａ電流源回路３２０ａによる各データ線駆動電流を検出し、その検出結果を誤差信号としてメモリ回路１８へストアする。
【００４５】
さらに、出力イネーブル信号ＥＮ＿Ａをアクティブ（”Ｈ”レベル）、出力イネーブル信号ＥＮ＿Ｂを非アクティブ（”Ｌ”レベル）として、第１の入力レベルＫ1に対応した電流で各列のデータ線を系統Ｂ電流源回路３２０ｂへ書き込んだ後、出力イネーブル信号ＥＮ＿Ａを非アクティブ（”L”レベル）、ＥＮ＿Ｂをアクティブ（”Ｈ”レベル）として、系統Ｂ電流源回路３２０ｂで各データ線を駆動したときの駆動電流をデータ線駆動電流検出回路９にて検出し、その結果を誤差信号としてメモリ回路１８へストアする。
【００４６】
そして、第２の入力レベルＫ2に対応した電流を入力信号線２Ｒ、２Ｇ、２Ｂ入力するとともに、同様の動作を繰り返すことにより、系統Ｂ電流源回路３２０ｂで各データ線を駆動したときの駆動電流をデータ線駆動電流検出回路９にて検出し、その結果を誤差信号としてメモリ回路１８へストアする。
以上のように、データ線駆動電流検出モードにおいては、第１及び第２のレベルを入力した際の系統Ａ及びＢ電流源回路３２０ａ、３２０ｂによる各列のデータ線駆動電流を検出して、その結果を誤差信号としてメモリ回路１８へストアする。
【００４７】
さて、データ線駆動電流検出モードにおける電流検出期間中は、シフトパルスＳＴにより当該列のデータ線４Ｒ、４Ｇ、４ＢがＴＦＴ５０Ｒ、５０Ｇ、５０Ｂを介してカレントミラー回路５５のＴＦＴ５２に接続されるとき以外は、データ線には負荷が接続されずに電流吸い込み経路が遮断されてしまうため、駆動ＴＦＴ３２０ａ、３２０ｂのゲートに接続されたキャパシタ３２１ａ、３２１ｂは、ＴＦＴ３２０ａのドレイン電位が下がり、ＴＦＴ３２０ａ、ＴＦＴ３２２ａを介して、キャパシタ３２１ａに保持された電荷がリークしていく。つまり、電流検出期間中に、ＴＦＴ３２０ａのゲート電圧が次第に下がり、吸い込み電流（ドレイン−ソース間電流）が低下していくことになる。ここでは、左端のデータ線から順次電流を検出するよう構成しているため、右側のデータ線へ行くほど、駆動ＴＦＴ３２０ａ、３２０ｂへの電流書き込みが行われてから、データ線へ負荷が接続され電流を出力する（吸い込む）までの時間が長いため、駆動ＴＦＴの出力電流、すなわちデータ線駆動電流が低下していくことになる。
【００４８】
そこで、本実施の形態１においては、データ線駆動検出モードにおける電流検出期間中にも、図４に示すように、シフトレジスタ回路１４のみではなく、シフトレジスタ回路１へもコントローラからスタートパルスＳＴＨ及びシフトクロックＣＬＫＨを入力し、シフトレジスタ回路１４にて生成されるシフトパルスＳＴ（０）、・・・、ＳＴ（ｍ）、・・・、ＳＴ（Ｍ−１）と同等のシフトパルスＳＨ(０)、ＳＨ（ｍ）、・・・、ＳＨ（Ｍ−１）を生成する。
このとき、電流検出識別信号ＤＥＴはアクティブ（”Ｈ”レベル）であるので、シフトパルスＳＨ（０）、・・・、ＳＨ（ｍ）、・・・、ＳＨ（Ｍ−１）はＡＮＤ回路３１１ａ、３１１ｂをスルーして、ＴＦＴ３２４ａ、３２４ｂのゲート電位を制御する。
【００４９】
すなわち、データ線駆動電流検出モードにおける電流検出期間中にも、データ線駆動電流検出回路９により当該列のデータ線の駆動電流を検出するとき以外の期間においては、駆動ＴＦＴ３２０ａ、３２０ｂの出力がＴＦＴ３２４ａ、３２４ｂ、ダミー負荷３２５ａ、３２５ｂを介して、電源ＶＤＤに接続されることになる。
これにより、データ線へカレントミラー回路５５のＴＦＴ５２が負荷として接続されて電流経路を形成するまでの間、駆動ＴＦＴ３２０ａ、３２０ｂの出力にはダミー負荷３２５ａ、３２５ｂが接続されて電流経路を形成するため、キャパシタ３２１ａ、３２１ｂに保持された電荷がリークすることによるデータ線駆動電流の低下を防止でき、各列に渡り、データ線駆動電流を正確に検出することが可能となる。
【００５０】
次に、上述のようにしてメモリ１８にストアされたデータ線駆動電流の検出結果の誤差信号Ｅに基づいて入力されるデジタル画像信号を補正する方法につき説明する。データ線駆動電流検出モードにおいては、上述のように、第１及び第２の画像信号レベルに対応してデータ線駆動回路の系統Ａ及び系統Ｂ電流源３２ａ、３２ｂによって出力されるデータ線駆動電流の誤差信号が各色の列毎に検出される訳であるが、ここでは、ある一つの列のＡ／Ｂどちらかの系統の電流源回路によるデータ線駆動電流の誤差信号に基づき、当該列に対応する画像信号を補正する場合について説明する。
【００５１】
図６はデータ線駆動電流検出モードにおいてコントローラより入力される画像信号レベルとデータ線駆動電流検出回路１０より検出される電流検出レベルとの関係を示す特性図である。図において、点線は基準レベルＲｅｆ(１)及びＲｅｆ(２)よりも電流検出レベルが大きいデータ線、一点鎖線は基準レベルＲｅｆ(１)及びＲｅｆ(２)よりも電流検出レベルが小さいデータ線についての一例を示している。データ線駆動電流検出モードにおいては、第１の入力レベルＫ1に対応するデータ線駆動電流検出レベルＤ(1)と基準レベルＲｅｆ(1)との誤差検出信号Ｅ(1)、及び第２の入力レベルＫ2に対応するデータ線駆動電流検出レベルＤ(2)と基準レベルＲｅｆ(2)との誤差検出信号Ｅ(2)とが各データ線毎にメモリ１８にストアされている。
このように、データ線駆動電流検出モード時に、第１及び第２のレベルに対応した検出結果Ｄ(1),Ｄ(2)と基準レベルＲｅｆ(1)，Ｒｅｆ(2)との差分のみを誤差検出信号Ｅ(1)，Ｅ(2)としてメモリ回路１８へストアし、表示モード時に、誤差検出信号Ｅ(1)，Ｅ(2)をメモリ回路１８から読み出して入力画像信号の補正に用いるので、検出結果を保持するためのメモリ容量を低減することが可能となる。
【００５２】
このとき、データ補正回路１７においては、各データ線に対応する誤差検出信号Ｅ(1)及びＥ(2)に基づいて、画像信号レベル（階調レベル）がｋの場合の当該データ線における駆動電流の検出誤差Ｅ(ｋ)を下式に示す線形予測（線形補間）により求める。ここでは、例えば画像信号を６ビットとしているので、０≦ｋ≦６３の値となる。
まず、データ補正回路１７では、入力される６ビットの画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]を例えば１０ビットの信号ｒ[9..0]、ｇ[9..0]、ｂ[9..0]に予め変換してビット拡張を行っておく。ここでは、変換後の信号レベルｓo（ｋ）として下式（１）に示す変換係数αの線形変換を行う。
【００５３】
ｓo(ｋ)＝α・ｋ ・・・式（１）
ここでは、さらに簡単のため、それぞれ左４ビットシフトにより変換するものとすれば、α＝１６となる。
【００５４】
そして、誤差検出信号Ｅ(1)及びＥ(2)に基づいて、画像信号レベルｋにおける誤差信号Ｅ(ｋ)を下式（２）により補間して求める。
Ｅ(ｋ)＝（（Ｅ(2)−Ｅ(1)）／（Ｋ2−Ｋ1））・（ｋ−Ｋ1）＋Ｅ(1) ・・・式(２)
ここで誤差信号の検出を行ってある画像信号レベルに対応する誤差信号は特に補間により求める必要はなく、そのまま誤差信号として用いればよい。
【００５５】
次に、画像信号に対する補正値ｅ(ｋ)を下式（３）により求める。
ｅ(ｋ)＝Ｅ(ｋ)／Ｇ ・・・式(３)
但し、Ｇ：データ補正回路１７の出力レベルに対するＡ／Ｄ変換回路２１出力レベルの変換係数。
【００５６】
そして、この変換されたｓo（ｋ）に対して、下式（４）の処理を行う。
Ｓi(ｋ)＝ｓo(ｋ)−ｅ(ｋ) ・・・式(４)
但し、Ｓi（ｋ）：入力画像信号レベルｋのときのデータ補正回路１７出力信号レベル。
【００５７】
このように、本実施の形態１においては、各データ線（各列）の駆動電流に対して図７（ａ）に示すような一種のフィードバック制御系を構成していると考えても良い。すなわち、データ線駆動電流検出モードにおいては、図７（ｂ）に示す処理系が構成され、コントローラ回路から２つのレベルの入力画像信号（レベルＫ1、Ｋ2）がデータ補正回路１７に入力され、上述の式(３)に従って例えば１０ｂｉｔの信号（レベルｓo（１）、ｓo（２））に変換され、データ補正回路１７の出力信号（第１のレベルＫ1、第２のレベルＫ2）としてＤ／Ａ変換回路１６へ送られる。Ｄ／Ａ変換回路１６においてアナログ電流に変換された後（変換係数をＧ１とする）、有機ＥＬ表示パネル１５へ入力され、データ線駆動回路３にてデータ線駆動電流Ｉdとしてデータ線を駆動する。ここで、データ線駆動回路３の特性のばらつきがデータ線駆動電流のばらつきとなって現れるので、データ線駆動回路３の変換係数は列毎に異なる。
【００５８】
このとき、上述したように、垂直走査回路８は動作を停止しており、データ線駆動電流Idは画素回路７に供給されること無く、データ線駆動電流検出回路９にて検出され（変換係数をＧ３）、電流検出出力信号（レベルＤ（１）、Ｄ（２））としてＡ／Ｄ変換回路２１にてＡ／Ｄ変換された後（変換係数をＧ４とする）、誤差検出回路２０へ入力される。
誤差検出回路２０では、２つのレベルＤ（１）及びＤ（２）の電流検出信号とそれぞれ第１及び第２のレベルに対応する基準レベルＲｅｆ（１）及びＲｅｆ（２）との差分がとられ、誤差検出信号Ｅ（１）及びＥ（２）としてメモリ回路１８にストアされる。
【００５９】
上述したようにこのような処理が全部のデータ線にわたって行われ、各データ線毎に、第１及び第２のレベルの信号を入力したときのそれぞれの誤差検出信号Ｅ（１）及びＥ（２）としてメモリ回路１８へストアされる。
そして、表示モードにおいては、上述したように、各ＲＧＢ列毎に表示すべきデータに対応した電流がデータ線駆動回路３へ順次書き込まれる。このとき、各データ線に対して、図７（ｃ）に示す処理系が構成され、メモリ回路１８から読み出された当該データ線における誤差検出信号Ｅ（１）及びＥ（２）から、上述の式(２)に従って、表示すべき画像信号レベルに対応した誤差信号Ｅ（ｋ）が線形予測（線形補間）により求められる。本実施の形態における式(２)に基づく線形補間の変換係数β＝１である。そして、上述の式(３)に従って、レベルが変換された誤差信号ｅ（ｋ）が求められる。
【００６０】
ここで、上述のデータ補正回路１７の出力レベルに対するＡ／Ｄ変換回路２１出力レベルの変換係数Ｇは、
Ｇ＝Ｇ１・Ｇ２・Ｇ３・Ｇ４
で示される。
但し、Ｇ２：基準レベルＲｅｆ(1)及びＲｅｆ(2)から求められるデータ線駆動回路３の変換係数。
【００６１】
一方、コントローラから入力される画像信号は、そのレベルに応じて上述の式(１)に従ってビット拡張され、上述の式(４)に従って、誤差が補正された補正データＳi（ｋ）としてＤ／Ａ変換回路１６に送られる。そして、Ｄ／Ａ変換回路１６においてアナログ電流に変換された後、有機ＥＬ表示パネル１５へ入力され、誤差を補正された表示すべきデータに対応した電流として各列のデータ線駆動回路３へ順次書き込まれる。
そして次のライン期間において、各データ線駆動回路３は、データ線駆動電流ＩＲ(１)、ＩＧ(１)、ＩＢ(１)、・・・、ＩＲ(ｍ)、ＩＧ(ｍ)、ＩＢ(ｍ)、・・・、ＩＲ(Ｍ−１)、ＩＧ(Ｍ−１)、ＩＢ(Ｍ−１)を、各列共通のタイミングにて各データ線４へ出力する。
【００６２】
以上のように、本実施の形態１においては、第１及び第２のレベルの入力画像信号をそれぞれ入力したときの検出結果と第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として、それに基づいて表示すべき画像信号を補正するよう構成したので、第１及び第２のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を線形補間により容易に求めることができ、データ線駆動回路を形成するＴＦＴの特性ばらつきによるデータ線駆動電流のばらつきを抑えることができ、表示のムラを改善することが可能となる。
【００６３】
実施の形態２．
上記の実施の形態１においては、入力画像信号に対するデータ線駆動電流が線形特性であることを前提として、２点の誤差検出信号Ｅ(1)、Ｅ(2)により補正するよう構成した。
ところが、特に表示のガンマ補正を行う場合など、入力画像信号に対するデータ線駆動電流が非線形特性の関係となることがある。このように、入力画像信号に対するデータ線駆動電流が非線形特性となる形態につき、以下実施の形態２として説明する。
【００６４】
図８は実施の形態２におけるデータ線駆動電流検出モード時にコントローラより入力される画像信号レベルとデータ線駆動電流検出回路１０より検出される電流検出レベルとの関係を示す図である。
データ補正回路１７においては、画像信号レベルｋの取り得る値（画像信号を６ビットとすれば、０≦ｋ≦６３の全ての整数値。）について、予め、基準レベルＲｅｆ(0)、Ｒｅｆ(1)、・・・、Ｒｅｆ(63)を設定しておく。
【００６５】
そして、誤差検出信号Ｅ(1)及びＥ(2)に基づいて、画像信号レベルｋにおける誤差信号Ｅ(ｋ)を下式（５）に従った補間により求める。
Ｅ(ｋ)＝（Ｅ(2)−Ｅ(1)）×（（Ｒｅｆ(ｋ)−Ｒｅｆ(1)）／（Ｒｅｆ(2)−Ｒｅｆ(1)））＋Ｅ(1)・・・式(５)
ここで、誤差信号の検出を行ってある画像信号レベルに対応する誤差信号は特に補間により求める必要はなく、そのまま誤差信号として用いればよい。
その他の構成及び動作は実施の形態１にて説明したのと同様であるので、詳しい説明は省略する。
【００６６】
以上のように、本実施の形態２においては、画像信号レベルの取り得る値について、予め、基準検出結果を設定しておき、第１及び第２のレベルの表示すべき画像信号をそれぞれ入力したときの上記検出結果と対応する画像レベルの基準検出結果との差分を誤差検出結果として、それに基づいて表示すべき画像信号を補正するよう構成したので、第１及び第２のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を補間により容易に求めることができ、それに基づいて入力画像信号を補正するので、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることが可能となり、表示のムラを改善することができる。また、第１及び第２のレベルに対応した検出結果の基準検出結果との差分のみを入力画像信号の補正に用いるので、検出結果を保持するためのメモリ容量を低減することが可能となる。
【００６７】
実施の形態３．
実施の形態１においては、入力画像信号に対するデータ線駆動電流が線形特性であることを前提として、２点の誤差検出信号Ｅ(1)、Ｅ(2)により入力画像信号に対応する誤差信号を補間して求めるよう構成した。ところが、特に表示のガンマ補正を行う場合など、入力画像信号に対するデータ線駆動電流が非線形特性となることがある。この場合、実施の形態１における２点の誤差検出信号による線形補間では補正が不十分となることがある。
ここでは、補正の精度をより向上させることのできる多点の誤差検出信号による補正を行う場合の形態につき説明する。
【００６８】
本実施の形態３における電流検出モードでは、実施の形態１において図４をもとに説明したデータ線駆動回路３への書込み→データ線駆動電流検出→誤差信号のメモリ回路１８への書込みという一連のシーケンスを、入力画像信号レベルをＫ1、Ｋ2、・・・、ＫNとして順次繰り返すことになる（３≦Ｎ≦６３）。
【００６９】
図９は実施の形態３におけるデータ線駆動電流検出モード時にコントローラより入力される画像信号レベルとデータ線駆動電流検出回路１０より検出される電流検出レベルとの関係を示す図である。図は、画像信号レベルｋがＫ1とＫ2の間の区間にある場合を示している。
【００７０】
データ補正回路１７においては、画像信号レベルｋが、誤差信号を検出しているＮ点のうち、どの２点の間の区間にあるかを判別する。
例えば、画像信号レベルｋがＫnとＫn+1の間にある場合、実施の形態１で示した式(２)、あるいは実施の形態２で示した式(５)と同様にして、誤差検出信号Ｅ(n)及びＥ(n+1)に基づいて、画像信号レベルｋにおける誤差信号Ｅ(ｋ)を下式(６)もしくは下式(７)に従った補間により求める。
Ｅ(ｋ)＝（（Ｅ(n+1)−Ｅ(n)）／（Ｋn+1−Ｋn））・（ｋ−Ｋn）＋Ｅ(n) ・・・式(６)
Ｅ(ｋ)＝（Ｅ(n+1)−Ｅ(n)）×（（Ｒｅｆ(ｋ)−Ｒｅｆ(n)）／（Ｒｅｆ(n+1)−Ｒｅｆ(n)））＋Ｅ(n)・・・式(７)
誤差信号の検出を行ってある画像信号レベルに対応する誤差信号は特に補間により求める必要はなく、そのまま誤差信号として用いればよい。
その他の構成及び動作は実施の形態１にて説明したのと同様であるので、詳しい説明は省略する。
【００７１】
以上のように、本実施の形態３においては、Ｎ種類のレベル（３≦Ｎ≦表示階調数）の入力画像信号をそれぞれ入力したときの検出結果とＮ種類のレベルに対応した基準検出結果との差分を誤差検出結果するとともに、入力画像信号のレベルがＮ種類のレベルうちの隣接する２つのレベルの間におけるいずれの区間にあるかを判別して、該隣接する２つのレベルに対応した各列の誤差検出結果に基づいて表示すべき画像信号を補正する。これにより、特に、入力画像信号に対するデータ線駆動電流が非線形特性の関係となる場合においても、Ｎ種類のレベル以外の画像信号を入力したときのデータ線駆動電流の誤差を線形補間により容易に求めることができ、それに基づいて入力画像信号を補正するので、データ線駆動回路を形成するＴＦＴの特性ばらつきによるデータ線駆動電流のばらつきを抑えることが可能となり、表示のムラを改善することができる。
【００７２】
実施の形態４．
上記の各実施の形態１〜３においては、２点もしくは多点の誤差検出信号より入力画像信号に対応する誤差信号を補間して求めるよう構成した。本実施の形態４においては、さらに精度よく画像信号の補正ができるように入力画像信号レベルの取り得る値全てに対応した誤差信号を検出するように構成する。
【００７３】
本実施の形態４における電流検出モードでは、実施の形態１において図４をもとに説明したデータ線駆動回路３への書込み→データ線駆動電流検出→誤差信号のメモリ回路１８への書込みという一連のシーケンスを、入力画像信号レベルの取り得る値（上記各実施の形態１〜３同様に、入力画像信号を６ビットとすると、０≦ｋ≦６３の全ての整数値。）の全てにわたって順次繰り返すことになる。そして、検出された画像信号に対応する各誤差信号をメモリ回路１８へストアする。
【００７４】
表示モードにおいては、上記各実施の形態１〜３による誤差信号の補間処理が省略されるが、その他の構成及び動作は実施の形態１にて説明したのと同様であるので、詳しい説明は省略する。
また、上記実施の形態１において図７をもとに説明した処理系の構成についても、式(２)に従った補間処理のブロックが省略されるだけで、他は上記実施の形態２、３で説明したものと同様の構成である。
【００７５】
以上のように、本実施の形態４においては、表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の誤差検出結果に基づいて表示すべき画像信号を補正するので、入力画像信号をより精度良く補正することが可能となり、データ線駆動回路を形成するＴＦＴの特性ばらつきによるデータ線線駆動電流のばらつきをより効果的に抑えることが可能となり、表示のムラを改善することができる。
【００７６】
実施の形態５．
実施の形態１にて説明したように、表示装置に用いられる有機ＥＬ表示パネル１５は、シフトレジスタ回路１、データ線駆動回路３、画素回路６Ｒ，６Ｂ，６Ｇ、垂直走査回路８、データ線駆動電流検出回路９を内蔵しており、これらの回路は例えばガラス基板上に低温多結晶シリコンＴＦＴにより形成されている。さらに、画素回路６Ｒ、６Ｇ、６Ｂの画素電極（図示せず）上に有機ＥＬ層が蒸着等により形成されている。低温多結晶シリコンＴＦＴにて回路が構成された基板は一般にアレイ基板と呼ばれる。
有機ＥＬ表示パネル１５を製造する際に、データ線駆動回路３から出力されるデータ線駆動電流のばらつきの度合いにより、例えば、画素電極上に有機ＥＬ層が形成される前の工程において、アレイ基板の良品／不良品の検査を行うことができる。
すなわち、アレイ基板製造工程における良品検査において、実施の形態１の電流検出モードに必要な画像信号や制御信号を外部の検査装置より入力し、データ線検出回路９により検出された各列のデータ線駆動電流検出レベルの偏差が所定の範囲にある場合にはアレイ基板を良品、所定の範囲から外れる場合には不良品と判別することができる。
【００７７】
なお、実施の形態２〜４においては、６ビットの入力画像信号を１０ビットの信号へビット拡張を線形変換ではなく、例えばルックアップテーブルを参照することによるガンマ補正処理を兼ねるように構成することも可能である。
【００７８】
また、上記実施の形態１〜４において、画像信号レベルｋ＝０のときは、コントラスト比を高めるという観点から有機ＥＬ素子を消灯するためにデータ線駆動回路３からのデータ線駆動電流を供給しないように制御することが望ましい。このため、画像信号レベルｋ＝０の場合、すなわち、全黒表示の場合には、特にデータ線駆動電流のばらつきを補正する必要がないことも有り得る。このような場合には、画像信号レベルｋ＝０のときには、データ補正回路１７における画像信号の補正処理を行なわないように構成しても良い。
【００７９】
また、上記実施の形態２〜４においては、特に入力画像信号に対するデータ線駆動電流が非線形特性となる場合につき説明したが、要求される補正の制度との兼ね合いで、入力画像信号の一部を実施の形態１で示した線形補間により補正する、すなわち実施の形態１と組み合わせた形態をとることも可能である。
さらには、
【００８０】
また、メモリ回路１８としては、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリやＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリを用いることができる。
【００８１】
不揮発性メモリを用いる場合には、例えば装置の出荷時に電流検出モードを実行し、各列の誤差検出信号をメモリ回路１８へ書き込むようにすれば良い。また、揮発性メモリを用いる場合には、例えば装置の起動時に電流検出モードを実行し、各列の誤差検出信号をメモリ回路１８へ書き込むようにすれば良い。
【００８２】
また、Ｄ／Ａ変換回路１６、データ補正回路１７、メモリ回路１８、メモリ制御回路１９、誤差検出回路２０、Ａ／Ｄ変換回路２１はコントローラと一体のＡＳＩＣ(Application Specific IC)等として構成することが可能である。
また、データ補正回路１７や誤差検出回路２０の動作は、マイクロプロセッサ等によるソフトウェア処理によっても行うことが可能である。
【００８３】
さらに、上記各実施の形態１〜５においては、発光素子を有機ＥＬ素子として説明したが、電流により発光輝度が変化するＬＥＤ（Light Emitting Diode）やＦＥ(Field Emitter)の他の電流制御型素子を用いた表示装置においても本発明を適用できることも言うまでもない。
【００８４】
【発明の効果】
本発明の第１の構成による表示装置は、画素マトリクス回路の各列の上記信号線へ供給される信号電流を検出して検出結果として順次出力し、その検出結果に基づいて表示すべき画像信号を補正するよう構成したので、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることができる。
本発明の第１の構成による表示装置は、各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路を順次導通するように構成したので、電流検出線の本数を削減することができ、表示パネルから検出結果を出力する場合には、その取り出し用端子の数も削減することが可能となる。
本発明の第１の構成による表示装置は、信号電流検出手段により信号電流を検出するときには走査手段を停止するよう構成したので、画素回路への信号線駆動電流の分流を回避して信号線駆動電流を精度よく確実に検出することが可能となる。
【００８６】
本発明の第２の構成による表示装置は、上記第１の構成において、信号電流検出手段が、電流検出線に現れる各列の信号電流を所定の電流比により増幅したのち、電圧に変換して出力するよう構成したので、出力インピーダンスを下げることができ、ノイズの影響を低減して精度良く信号線駆動電流を検出して出力することが可能となる。
【００８７】
本発明の第３の構成による表示装置は、上記第１の構成において、第１及び第２のレベルの表示すべき画像信号をそれぞれ入力したときの上記検出結果と第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として、それに基づいて表示すべき画像信号を補正するよう構成したので、第１及び第２のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を線形補間により容易に求めることができ、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることが可能となる。
【００８８】
本発明の第４の構成による表示装置は、上記第１の構成において、Ｎ種類のレベル（３≦Ｎ≦表示階調数）の表示すべき画像信号をそれぞれ入力したときの検出結果とＮ種類のレベルに対応した基準検出結果との差分を誤差検出結果するとともに、表示すべき画像信号のレベルがＮ種類のレベルうちの隣接する２つのレベルの間のいずれの区間にあるかを判別して、該隣接する２つのレベルに対応した各列の誤差検出結果に基づいて表示すべき画像信号を補正するよう構成したので、特に、入力画像信号に対する信号線駆動電流が非線形特性の関係となる場合においても、Ｎ種類のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を線形補間により容易に求めることができ、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることが可能となる。
【００８９】
本発明の第５の構成による表示装置は、上記第１の構成において、表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の誤差検出結果に基づいて表示すべき画像信号を補正するよう構成したので、入力画像信号をより精度良く補正することが可能となり、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきをより効果的に抑えることが可能となる。
【００９１】
本発明の第６の構成による表示装置は、上記第３〜５のいずかの構成において、誤差検出結果を保持するメモリ手段を備えたので、各列の信号線に供給される信号電流の誤差検出結果をメモリ手段に書き込む動作モードと、表示すべき画像信号を上記補正手段により補正して画素マトリクスに表示する動作モードとを時間的に分離することができ、前者の動作モードを装置起動時等に実行することが可能となる。
【００９２】
本発明による表示パネルは、表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に接続される電源と、画素マトリクス回路へ上記信号電流を供給する信号線と、上記画素マトリクス回路を順次走査する走査手段と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として信号線へ出力する信号線駆動手段と、画素マトリクス回路の各列の信号線へ供給される信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段を備え、上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されるので、信号線駆動電流のばらつきの度合いにより、アレイ基板の良品／不良品の検査を行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による表示装置の構成を示すブロック図である。
【図２】 本発明の実施の形態１による表示装置におけるデータ線駆動回路の構成を示す回路図である。
【図３】 本発明の実施の形態１による表示装置における画素回路の構成を示す回路図である。
【図４】 本発明の実施の形態１による表示装置におけるデータ線駆動電流検出モードの動作シーケンスを示す波形図である。
【図５】 本発明の実施の形態１による表示装置におけるデータ線駆動電流検出回路の構成を示す回路図である。
【図６】 本発明の実施の形態１による表示装置におけるデータ線駆動電流検出モードの入力画像信号レベルと電流検出レベルとの関係を示す特性図である。
【図７】 本発明の実施の形態１による表示装置における処理系の構成を示すブロック図である。
【図８】 本発明の実施の形態２による表示装置におけるデータ線駆動電流検出モードの入力画像信号レベルと電流検出レベルとの関係を示す特性図である。
【図９】 本発明の実施の形態３による表示装置におけるデータ線駆動電流検出モードの入力画像信号レベルと電流検出レベルとの関係を示す特性図である。
【符号の説明】
３ データ線駆動回路、４ データ線（信号線）、５ 画素マトリクス、８ 垂直走査回路、９ データ線駆動電流検出回路、１０ スイッチ回路、１１ 電流検出線、１２ セレクト回路、１３ シフトレジスタ回路、１４ 電流−電圧変換回路、１５ 有機ＥＬ表示パネル、１７ データ補正回路、１８ メモリ回路、２０ 誤差検出回路。
【発明の属する技術分野】
この発明は、有機ＥＬ（Electro Luminescence）等の電流により発光輝度が変化する発光素子を各画素に備えた表示装置およびそれに用いる表示パネルに関する。
【０００２】
【従来の技術】
近年、携帯情報端末やレテビジョン受像機向けに有機ＥＬを発光素子とした表示装置が盛んに開発されている。有機ＥＬなどの発光素子を各画素に備えた自発光型表示装置は、良好な視認性を有し、また動画表示特性も優れている。
特にガラス基板上に形成された薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））を画素のスイッチング素子として使用したアクティブ型表示装置においては、書き換えられた信号に基づいて、次の書換え時まで発光素子に電流を流し続けることが出来るため、画素にスイッチング素子を用いないパッシブ型よりも小さい発光素子への駆動電流で高輝度が得られるという利点がある。
【０００３】
従来の表示装置においては、走査線ｓｃａｎＡ及びｓｃａｎＢを順次選択する走査線駆動回路と、輝度情報に応じた電流レベルを有する信号電流Ｉｗを生成して逐次データ線ｄａｔａに供給する電流源ＣＳを含むデータ線駆動回路と、各走査線ｓｃａｎＡ，ｓｃａｎＢ及び各データ線ｄａｔａの交差部に配されていると共に、駆動電流の供給を受けて発光する電流駆動型の発光素子ＯＬＥＤを含む複数の画素とを備えている。特徴事項として、当該画素は、当該走査線ｓｃａｎＡが選択された時当該データ線ｄａｔａから信号電流Ｉｗを取り込む受入部と、取り込んだ信号電流Ｉｗの電流レベルを一旦電圧レベルに変換して保持する変換部と、保持された電圧レベルに応じた電流レベルを有する駆動電流を当該発光素子ＯＬＥＤに流す駆動部とからなる（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２００１−１４７６５９号公報（第７−９頁、図１及び図５）
【０００５】
【発明が解決しようとする課題】
薄膜トランジスタのうち、低温プロセスで製作が可能な低温多結晶シリコンＴＦＴ（低温ｐ−ＳｉＴＦＴ）は、アモルファスシリコンＴＦＴに比べて移動度が高いため、この低温ｐ−ＳｉＴＦＴ駆動回路をガラス基板上に画素マトリクス回路と一体形成することが可能であり、液晶表示装置をはじめとして広く用いられるようになってきた。
ところが、低温ｐ−ＳｉＴＦＴは、一般にレーザーアニールにより形成されるが、レーザー照射強度をガラス基板面内で均一に制御することが難しいなどの理由により、単結晶シリコンよりもＶｔｈ（閾値電圧）やμ（移動度）などの特性ばらつきが大きいことが知られている。
【０００６】
従来の表示装置では、データ線駆動回路を表示パネル内にＴＦＴを用いてガラス基板に画素マトリクスと一体に構成する場合、ＴＦＴ特性のばらつきによって、各列のデータ線（信号線）駆動電流にばらつきが生じ、発光輝度に縦筋状もしくは縦帯状のムラが発生するという問題がある。
【０００７】
本発明は上述のような課題を解決するためになされたもので、ＴＦＴ特性のばらつきが大きい場合であっても各列の信号線駆動電流のばらつきを抑え、発光輝度のムラを抑えることのできる表示装置を得ることを目的とする。
【０００８】
また、表示パネルや表示装置の製造時において、信号線駆動電流のばらつきを検出して容易に良品／不良品の選別検査を行うことのできる表示パネルを得ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の構成に係る表示装置は、表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に接続される電源と、上記画素マトリクス回路へ上記信号電流を供給する信号線と、上記画素マトリクス回路を順次走査する走査手段と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として上記信号線へ出力する信号線駆動手段と、上記画素マトリクス回路の各列の上記信号線へ供給される上記信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段と、上記信号電流検出手段により検出された検出結果に基づいて上記表示すべき画像信号を補正する補正手段とを備えた表示装置であって、上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されることを特徴とする。
【００１１】
また、本発明の第３の構成による表示装置では、上記第１の構成において、上記信号電流検出手段として、上記電流検出線に現れる各列の信号電流を所定の電流比により増幅した後、電圧に変換する電流−電圧変換手段を備えたものである。
【００１２】
また、本発明の第３の構成による表示装置では、上記第１の構成において、第１及び第２のレベルの上記表示すべき画像信号をそれぞれ入力したときの上記検出結果と上記第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として出力する誤差検出手段を備え、上記補正手段は、上記第１及び第２のレベルに対応した各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正するものである。
【００１３】
また、本発明の第４の構成による表示装置では、上記第１の構成において、Ｎ種類のレベル（３≦Ｎ≦表示階調数）の上記表示すべき画像信号をそれぞれ入力したときの上記検出結果と上記Ｎ種類のレベルに対応した基準検出結果との差分を誤差検出結果として出力する誤差検出手段を備え、上記補正手段は、上記表示すべき画像信号のレベルが、上記Ｎ種類のレベルうちの隣接する２つのレベルの間におけるいずれの区間にあるかを判別し、該隣接する２つのレベルに対応した各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正するものである。
【００１４】
また、本発明の第５の構成による表示装置では、上記第１の構成において、上記補正手段は、上記表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正するものである。
【００１６】
さらに、本発明の第６の構成による表示装置では、上記第３〜５のいずれかの構成において、上記誤差検出結果を保持するメモリ手段を備えたものである。
【００１７】
また、別の発明の表示パネルは、表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に接続される電源と、上記画素マトリクス回路へ上記信号電流を供給する信号線と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として上記信号線へ出力する信号線駆動手段と、上記画素マトリクス回路の各列の上記信号線へ供給される上記信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段とを備えた表示パネルであって、上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されるものである。
【００１８】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１による表示装置の構成を示すブロック図である。図において、１はシフトレジスタ回路、２Ｒ、２Ｇ、２ＢはそれぞれＲＧＢ各色のアナログ画像信号が供給されるＲ用、Ｇ用、及びＢ用入力信号線、３はデータ線駆動回路、４はデータ線（信号線）、５はＲＧＢ各色画素がマトリクス配列された画素マトリクス、６Ｒ、６Ｂ、６ＧはそれぞれＲ用、Ｇ用、及びＢ用画素回路、７は画素、８は垂直走査回路、９はデータ線駆動電流検出回路、１０はスイッチ回路、１１は電流検出線、１２はセレクト回路、１３はシフトレジスタ回路、１４は電流−電圧変換回路、１５は有機ＥＬ表示パネル、１６はＤ／Ａ変換回路、１７はデータ補正回路、１８はメモリ回路、１９はメモリ制御回路、２０は誤差検出回路、２１はＡ／Ｄ変換回路である。
【００１９】
ここでは、例えば、Ｒ(Red)Ｇ(Green)Ｂ(Blue)各色６ビットの画像データによる２６万色の表示を行う場合について説明する。また、図はＲＧＢ各２列分の構成を示し、添え字ｍは例えば左からｍ番目のＲＧＢ列（ＲＧＢ列の組）に対応していることを示す。
また、シフトレジスタ回路１、データ線駆動回路３、画素回路６Ｒ，６Ｇ，６Ｂ、垂直走査回路８、データ線駆動電流検出回路９は、有機ＥＬ表示パネル１５に内蔵されている。すなわち、例えばガラス基板上に形成された低温多結晶シリコンＴＦＴによりこれらの回路を形成するとともに、画素回路６Ｒ、６Ｇ、６Ｂの画素電極（図示せず）上に有機ＥＬ層が蒸着等により形成されている。
【００２０】
次に、動作につき説明する。本実施の形態１においては、入力されるデジタル画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]に基づいて表示を行う表示モードと、各データ線４の駆動電流を検出して、所定の基準値ＲＥＦとの差分を誤差信号としてメモリ回路１８にストア（保持）するデータ線駆動電流検出モードの２つの動作モードを備える。まず、表示モードにおける動作につき以下説明する。
【００２１】
コントローラ回路（図示せず）から入力された表示すべき画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]は、データ補正回路１７により所定の補正が行われた後（補正方法については後述する）、Ｄ／Ａ変換回路１６によりアナログ電流に変換され、各色入力信号線２Ｒ、２Ｇ、２Ｂに供給される。
一方、シフトレジスタ回路１にはコントローラ回路(図示せず)よりスタートパルスＳＴＨ及びシフトクロックＣＬＫＨが所定のタイミングにて入力され、シフトパルスＳＨ(０)、・・・、ＳＨ(ｍ)、・・・ＳＨ(Ｍ−１)を順次発生してデータ線駆動回路３へ出力する。
【００２２】
各列のデータ線駆動回路３は、シフトレジスタ回路１より出力されるシフトパルスＳＨ(０)、・・・、ＳＨ(ｍ)、・・・ＳＨ(Ｍ−１)により、入力信号線２Ｒ，２Ｇ、２Ｂに供給された表示すべき画像に応じた１行表示分のアナログ電流ＡＲ、ＡＧ、ＡＢを順次サンプリングし、そのとき駆動ＴＦＴに流れる電流をそのゲートに接続されたキャパシタにより保持する。
ここで、データ線駆動回路３は、例えば図２に示すように、２系統Ａ／Ｂの電流源回路３２ａ，３２ｂ、ゲート回路３１ａ，３１ｂ、及びスイッチ回路３０からなり、入力信号線２Ｒ、２Ｇ、２Ｂに入力されているアナログ電流を書き込む（サンプリングする）電流書き込み動作と、書き込んだアナログ電流を再現してデータ線４へ出力する電流出力動作を１ライン期間毎に相補的に繰り返すものとする。なお、本実施の形態においては、各データ線駆動回路３は電流を引き込むようにデータ線４を駆動するが、ここではこの電流引き込み動作を便宜上電流出力と表現する。
【００２３】
図において、３０は２系統Ａ／Ｂ電流源回路３２ａ、３２ｂの出力を切り替えるスイッチ回路であり、ｎ型ＴＦＴ３００ａ、３００ｂを含む。また、３１ａ、３１ｂは系統Ａ出力イネーブル信号ＥＮ＿Ａ、系統Ｂ出力イネーブル信号ＥＮ＿Ｂ、及びシフトレジスタ回路１からのシフトパルスＳＨ(ｍ)により電流源回路３２ａ、３２ｂへ制御信号を出力するゲート回路であり、ここでは、ＡＮＤ回路３１０ａ、３１０ｂ、３１１ａ、３１１ｂ、及びＯＲ回路３１２ａ、３１２ｂを含むものとする。
【００２４】
また、系統Ａ電流源回路３２ａは、ｎ型ＴＦＴ３２０ａ、３２２ａ、３２３ａ、キャパシタ３２１ａ、ｐ型ＴＦＴ３２４ａ、及びダミー負荷３２５ａを含むものとする。ＴＦＴ３２０ａは、データ線４を駆動する駆動トランジスタであり、そのドレインはＴＦＴ３００ａのソースに接続され、ゲートはキャパシタ３２１ａの一端に接続され、ソースは接地されている。また、キャパシタ３２１ａの他端は接地されている。
ＴＦＴ３２２ａのドレインはＴＦＴ３２０ａのドレインと接続され、ゲートはＴＦＴ３２３ａのゲート、及びＡＮＤ回路３１０ａの出力に接続され、ソースはＴＦＴ３２０ａのゲート、及びキャパシタ３２１ａに接続されている。
【００２５】
また、ＴＦＴ３２３ａのドレインは、入力信号線２Ｒ、２Ｇ、２Ｂに接続され、ソースはＴＦＴ３２０ａのドレインに接続されている。ＴＦＴ３２４ａのドレインは、ＴＦＴ３２０ａのドレインに、ゲートはＡＮＤ回路３１１ａの出力に、ソースはダミー負荷３２５ａを介して電源ＶＤＤに接続されている。
さらに、系統Ｂ電流源回路３２ｂも、系統Ａ電流源回路３２ａと同様に構成されている。
【００２６】
例えば、系統Ａ出力イネーブル信号ＥＮ＿Ａが非アクティブ（”Ｌ”レベル）、系統Ｂ出力イネーブル信号ＥＮ＿Ｂがアクティブ（”Ｈ”レベル）の場合、ＡＮＤ回路３１０ａの出力信号はシフトパルスＳＨ(ｍ)に応じて”Ｈ”レベルとなり、系統Ａ電流源回路３２ａのＴＦＴ３２２ａ、３２３ａを導通させる。これにより、ＴＦＴ３２０ａのドレインとゲートが接続されてダイオード接続状態となる。一方、入力信号線２Ｒ、２Ｇ、２Ｂを介して供給されるアナログ画像信号電流ＡＲ、ＡＧ、ＡＢはＴＦＴ３２３ａを介して、ＴＦＴ３２０ａのドレインーソース間に流れるとともに、ＴＦＴ３２２ａを介してゲートに接続されたキャパシタ３２１ａを充電する。
【００２７】
そして、当該列のサンプリングパルスＳＨ(ｍ)が”Ｌ”レベルとなると、ＴＦＴ３２２ａ、３２３ａが非導通となりアナログ画像信号電流ＡＲ、ＡＧ、ＡＢのＴＦＴ３２０ａへの供給が終了するが、ＴＦＴ３２０ａのゲート電圧はキャパシタ３２１ａにより保持される。
そして、系統Ａ出力イネーブル信号ＥＮ＿Ａがアクティブ（”Ｈ”レベル）となると、駆動ＴＦＴ３２０ａは、ＴＦＴ３００ａを介して、アナログ画像信号電流が供給された際にキャパシタ３２１ａによりゲートに保持された電位に応じた電流をドレインから流し込むことによりデータ線４を駆動する。
【００２８】
このとき、入力信号線２Ｒ、２Ｇ、２Ｂからの電流供給が終了してから系統Ａ出力イネーブル信号ＥＮ＿Ａがアクティブ（”Ｈ”レベル）となってデータ線４を駆動するまでの間、ＴＦＴ３２０ａの吸い込み電流経路が遮断されてしまうと、ＴＦＴ３２０ａのドレイン電位が下がり、ＴＦＴ３２０ａ、ＴＦＴ３２２ａを介して、キャパシタ３２１ａに保持された電荷がリークしていく。このことは、ＴＦＴ３２０ａのゲート電圧が次第に下がり、吸い込み電流（ドレイン−ソース間電流）が低下することを意味し、入力信号線から吸い込む入力信号線駆動電流が次第に低下していくことになり、ひいては表示むらの原因となる。
【００２９】
そこで、ＴＦＴ３２４ａとダミー負荷３２５ａを設ける。ＴＦＴ３２４ａのソースはダミー負荷３２５ａに接続されており、ダミー負荷３２５ａはさらに電源ＶＤＤに接続されている。ここでは、系統Ａ出力イネーブル信号ＥＮ＿Ｂと電流検出識別信号ＤＥＴ（電流検出モードでアクティブ（”Ｈ”レベル））との論理和（ＯＲ）をＯＲ回路３１２ａにてとり、その出力信号とシフトパルスＳＨ(ｍ)との論理積（ＡＮＤ）をＡＮＤ回路３１１ａにより出力して、これによりＴＦＴ３２４ａの導通を制御する。
【００３０】
これにより、表示モード時において、駆動ＴＦＴ３２０ａがＴＦＴ３００ａを介してデータ線４を駆動しない場合、入力信号線２Ｒ、２Ｇ、２Ｂにより電流が供給されないときには、ＴＦＴ３２０ａのドレインがＴＦＴ３２４ａ、ダミー負荷３２５ａを介して電源ＶＤＤに接続されることにより、ＴＦＴ３２０ａには電流が流れ、吸い込み電流経路が遮断してしまうことはない。従って、キャパシタ３２１ａの電荷がリークすることによりＴＦＴ３２０ａのゲート電位が次第に低下することを防止することができる。
系統Ｂ電流源回路３２ｂも系統Ａ電流源回路３２ａと同様に動作し、それぞれ相補的にデータ線４を駆動する。
【００３１】
次に、画素回路６Ｒ，６Ｇ，６Ｂについて説明する。
図３は画素回路６Ｒ，６Ｇ，６Ｂの構成を示す図である。図において、６０、６１はｐ型ＴＦＴ、６２、６３はｎ型ＴＦＴ、６４はキャパシタ、６５は有機ＥＬ発光素子である。まず、入力信号線を介した書込み動作時においては、スキャン線Ｂが“Ｈ”レベルのときスキャン線Ａが“Ｈ”レベルとなり、信号線（データ線４）を介して入力信号線駆動電流が入力信号線駆動回路３から吸い込まれる。このときのＴＦＴ６０に流れる入力信号線駆動電流に応じたゲート電位がキャパシタ６４によって保持される。
【００３２】
そして、ＥＬ発光素子駆動動作時においては、スキャン線Ｂが“Ｌ”レベルになり、続いてスキャン線Ａが“Ｌ”レベルになると、ＴＦＴ６０、６１のゲートは接続されているのでＴＦＴ６０、６１はカレントミラー回路を構成し、キャパシタに保持されたゲート電位に応じた電流がＴＦＴ６１のソース−ドレイン間を流れ、ＴＦＴ６１のドレインは有機ＥＬ発光素子６５のアノードに接続されており、この電流は有機ＥＬ発光素子６５の駆動電流となる。そして、有機ＥＬ発光素子６５は、駆動電流に応じた発光強度で発光する。ＴＦＴ６１のゲート電圧がキャパシタ６４で保持されているので、次のフレーム期間でスキャン線Ａ、Ｂがスキャンされるまで、有機ＥＬ発光素子６５には駆動電流が流れつづけるので、それにしたがって発光することになる。また、スキャン線Ｂのみを“Ｈ”レベルにすることにより、キャパシタ６４に保持された電荷がＴＦＴ６２、６０を介してリークしてＴＦＴ６１のゲート電位が引き上げられるので、ＴＦＴ６１が遮断され、有機ＥＬ発光素子６５の駆動電流を停止して発光を止めることができる。
【００３３】
図１に戻って、垂直走査回路８にはコントローラから所定のタイミングでスタートパルスＳＴＶ、シフトクロックＣＬＫＶが入力され、それに基づいてシフトパルスが生成され、画素回路６Ｒ，６Ｇ，６Ｂを走査するための走査信号をスキャン線Ａ、スキャン線Ｂに供給する。
以上のように、表示モードにおいては、入力信号線２Ｒ、２Ｇ、２Ｂへ供給される１行表示分の画像に応じた電流が１ライン期間内で順次データ線駆動回路３へ供給され、供給された電流を次のライン期間で再現することによりデータ線４を駆動して、画素回路６Ｒ，６Ｇ，６Ｂへ電流を書き込む（供給する）。このような処理をライン期間ごとに繰り返すことにより、１画面分の表示が行われる。
【００３４】
さて次に、データ線駆動電流検出モードにおける動作につき説明する。
図４は、データ線駆動電流検出モードにおける動作シーケンスを示す波形図である。まず、データ線駆動電流検出モード時には、コントローラ回路（図示せず）からのスタートパルスＳＴＶ及びシフトクロックＣＬＫＶの供給を停止する（例えば、両制御信号ともに”Ｌ”レベルに固定）ことにより垂直走査回路８を停止する。これにより、各画素回路６Ｒ、６Ｂ、６Ｇの走査を停止して、各画素回路６Ｒ、６Ｂ、６Ｇへの電流の書込みは行わないよう制御する。
一方、表示モードと同様に、コントローラ回路からシフトレジスタ回路１へ所定のタイミングにてスタートパルスＳＴＨ、シフトクロックＣＬＫＨを供給し、シフトパルスＳＨ(０)、・・・、ＳＨ(ｍ)、・・・、ＳＨ(Ｍ−１)を順次生成する。
【００３５】
また、コントローラ回路からは第1のレベル（大きさ）Ｋ1を有する６bitのデジタル信号がデジタル画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]としてデータ補正回路１７へ入力される。このとき、データ補正回路１７は、入力される画像信号に対して後述するようなビット拡張を行ってレベルＳi(1）の信号としてＤ／Ａ変換回路１６へ出力する。そして、Ｄ／Ａ変換回路１６では、レベルＳi(1)のデジタル信号をアナログ電流Ii(1)として有機ＥＬパネル１５の入力信号線２Ｒ、２Ｇ、２Ｂへ出力する。
【００３６】
このとき、系統Ａ出力イネーブル信号ＥＮ＿Ａが非アクティブ（”Ｌ”レベル）、系統Ｂ出力イネーブル信号ＥＮ＿Ｂがアクティブ（”Ｈ”レベル）としてコントローラから入力され、これらの出力イネーブル信号とシフトレジスタにより生成されるシフトパルスにより、表示モードと同様にして、各列のデータ線駆動回路３の系統Ａ電流源回路３２ａにおける駆動ＴＦＴ３２０ａのドレインーソース間には順次、入力信号線２Ｒ、２Ｇ、２Ｂに供給されたアナログ電流Ｉi(1)が流れる。そして、全ての列の系統Ａ電流源回路３２ａに対するアナログ電流Ｉi(1)を書込む（サンプリングする）ことによる電流書き込み動作が終了する。
【００３７】
その後、データ線４の駆動電流を検出する電流検出動作へ移行する。電流検出動作においては、系統Ａ出力イネーブル信号ＥＮ＿Ａがアクティブ（”Ｈ”レベル）、系統Ｂイネーブル信号ＥＮ＿Ｂが非アクティブ（”Ｌ”レベル）となり、系統Ａ電流源回路３２ａは電流出力動作となる。
Ｒ用画素回路６Ｒに接続されたデータ線４に対する駆動電流検出動作においては、シフトレジスタ１３へは、図４に示すように、コントローラ(図示せず)から所定のタイミングでスタートパルスＳＴＴ、シフトクロックＣＬＫＴが入力され、順次シフトパルスＳＴ(０)、・・・、ＳＴ(ｍ)、・・・、ＳＴ(Ｍ−１)が生成され、セレクト回路１２へ入力される。
【００３８】
図５にデータ線駆動電流検出回路の構成を示す。Ｒ用画素回路６Ｒ、Ｇ用画素回路６Ｇ、Ｂ用画素回路６Ｂに接続されたデータ線４（以降、それぞれＲ用データ線４Ｒ、Ｇ用データ線４Ｇ、Ｂ用データ線４Ｂと記す。）にはそれぞれＴＦＴ５０Ｒ、５０Ｇ、５０Ｂのソースが接続されており、各ＴＦＴがスイッチ回路１０を構成する。各ＴＦＴ５０Ｒ、５０Ｇ、５０Ｂのドレインは共通の電流検出線１１に接続されており、また、ＴＦＴ５０Ｒ、５０Ｇ、５０Ｂのゲートはそれぞれセレクト回路１２を構成するＡＮＤゲート５１Ｒ、５１Ｇ、５１Ｂの出力へ接続されている。
【００３９】
ＡＮＤゲート５１Ｒには、当該列に対応したシフトパルスＳＴ(ｍ)、及びＲ用セレクト信号ＳＬＲが入力され、両信号がアクティブ（”Ｈ”レベル）のときに、ＡＮＤゲート５１Ｒの出力信号は”Ｈ”レベルとなってＴＦＴ５０Ｒが導通するよう制御する。
同様に、ＡＮＤゲート５１Ｇ、５１Ｂには、シフトパルスＳＴ(ｍ)及びＧ用、Ｂ用セレクト信号ＳＬＧ、ＳＬＢがそれぞれ接続されており、ＴＦＴ５０Ｇ、５０Ｂの導通を制御する。
ここでは、図４に示すように、まずコントローラ(図示せず)からＲ用セレクト信号ＳＬＲをアクティブ（”Ｈ”レベル）として、シフトレジスタ１３のスタートパルスＳＴＴ、シフトクロックＣＬＫＴを入力することにより、各Ｒ用データ線４Ｒに接続されたＴＦＴ５０Ｒを順次導通させる。すなわち、シフトレジスタ回路１３及びセレクト回路１２がスイッチ回路１０を順次導通するように制御することになる。
【００４０】
一方、電流検出線１１には、カレントミラー回路５５が接続されており、その入力側を構成するｐ型ＴＦＴ５２のソースードレイン間に、各Ｒ用データ線４Ｒの駆動電流が順次流れることとなる。そして、それに対応した電流が、カレントミラー回路５５の出力側を構成するｐ型ＴＦＴ５３のソースードレイン間を流れ、有機ＥＬ表示パネル１５の外部に接続された電流検出用抵抗素子５４にも流れることにより、検出電圧値ＤＯに変換されてＡ／Ｄ変換回路２１へ出力される。すなわち、カレントミラー回路５５及び検出用抵抗素子５４により、データ線駆動電流を所定の電流比で増幅して電圧に変換する電流ー電圧変換回路１４を構成する。
【００４１】
ここで、データ線を駆動する電流値は一般にμＡオーダー以下の微小電流となるため、そのままカレントミラー回路５５にて出力した場合、後段のＡ／Ｄ変換回路２１の検出感度を確保するために電圧値を大きくとろうとすると、それに対応して電流検出用抵抗素子５４の抵抗値も大きくなってしまい、ノイズの影響を受け易くなる。このため、例えば、カレントミラー回路５５の入力ー出力電流比が数１０倍程度にとなるよう、カレントミラー回路５５を構成するＴＦＴ５２及び５３のトランジスタサイズ比を設定することが望ましい。これにより、電流検出用抵抗素子５４の抵抗値を下げることができ、ノイズの影響を受け難くすることが可能となる。
また、各列のデータ線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路を順次導通するよう制御して、電流検出線に現れる各列の信号電流を検出結果として順次出力するよう構成したので、電流検出線の本数を削減することができ、有機ＥＬ表示パネル１５から電流検出結果を取り出すための端子の数も削減することが可能となる。
【００４２】
このようにして各Ｒ用データ線４Ｒの駆動電流を検出した結果（検出電圧値ＤＯ）が、逐次Ａ／Ｄ変換回路２１にてデジタル検出信号に変換され、誤差検出回路２０へ入力される。誤差検出回路２０では、第1の入力レベルＫ1に対応した基準レベルＲｅｆ(１)との差分が誤差信号として算出され、誤差信号はメモリ制御回路１９によりメモリ回路１８を制御することによりメモリ回路１８の所定のアドレスへストアされる。
同様にして、図４に示すように、第１のレベルＫ1のデジタル画像信号をアナログ電流Ii(1)として有機ＥＬパネル１５の入力信号線２Ｒ、２Ｇ、２Ｂへ出力し、各列のデータ線駆動回路３の系統Ａ電流源回路３２ａへの電流書き込み動作を順次行う。
【００４３】
そして、セレクト信号ＳＬＧをアクティブ（”Ｈ”レベル）として、Ｇ用データ線４Ｇの駆動電流を順次検出していき、誤差信号としてメモリ回路１８へストアしていく。
さらに、各列のデータ線駆動回路３の系統Ａ電流源回路３２ａへの電流書き込み動作を順次行ったのち、セレクト信号ＳＬＢをアクティブ（”Ｈ”レベル）として、Ｂ用データ線４Ｂの駆動電流を順次検出していき、誤差信号としてメモリ回路１８へストアしていく。
【００４４】
以上のように、データ線駆動回路３の系統Ａ電流源回路３２０ａにより第1の入力レベルＫ1に対応した電流で各列のデータ線を駆動したときの駆動電流をデータ線駆動電流検出回路９により検出し、その検出結果を誤差信号としてメモリ回路１８にストアする。
次に、図４に示すように、第２の入力レベルＫ2のデジタル画像信号をコントローラよりデータ補正回路１７を介してＤ／Ａ変換回路１６にてアナログ電流として入力信号線２Ｒ、２Ｇ、２Ｂへ入力して、上述したのと同様の動作を繰り返すことにより、系統Ａ電流源回路３２０ａによる各データ線駆動電流を検出し、その検出結果を誤差信号としてメモリ回路１８へストアする。
【００４５】
さらに、出力イネーブル信号ＥＮ＿Ａをアクティブ（”Ｈ”レベル）、出力イネーブル信号ＥＮ＿Ｂを非アクティブ（”Ｌ”レベル）として、第１の入力レベルＫ1に対応した電流で各列のデータ線を系統Ｂ電流源回路３２０ｂへ書き込んだ後、出力イネーブル信号ＥＮ＿Ａを非アクティブ（”L”レベル）、ＥＮ＿Ｂをアクティブ（”Ｈ”レベル）として、系統Ｂ電流源回路３２０ｂで各データ線を駆動したときの駆動電流をデータ線駆動電流検出回路９にて検出し、その結果を誤差信号としてメモリ回路１８へストアする。
【００４６】
そして、第２の入力レベルＫ2に対応した電流を入力信号線２Ｒ、２Ｇ、２Ｂ入力するとともに、同様の動作を繰り返すことにより、系統Ｂ電流源回路３２０ｂで各データ線を駆動したときの駆動電流をデータ線駆動電流検出回路９にて検出し、その結果を誤差信号としてメモリ回路１８へストアする。
以上のように、データ線駆動電流検出モードにおいては、第１及び第２のレベルを入力した際の系統Ａ及びＢ電流源回路３２０ａ、３２０ｂによる各列のデータ線駆動電流を検出して、その結果を誤差信号としてメモリ回路１８へストアする。
【００４７】
さて、データ線駆動電流検出モードにおける電流検出期間中は、シフトパルスＳＴにより当該列のデータ線４Ｒ、４Ｇ、４ＢがＴＦＴ５０Ｒ、５０Ｇ、５０Ｂを介してカレントミラー回路５５のＴＦＴ５２に接続されるとき以外は、データ線には負荷が接続されずに電流吸い込み経路が遮断されてしまうため、駆動ＴＦＴ３２０ａ、３２０ｂのゲートに接続されたキャパシタ３２１ａ、３２１ｂは、ＴＦＴ３２０ａのドレイン電位が下がり、ＴＦＴ３２０ａ、ＴＦＴ３２２ａを介して、キャパシタ３２１ａに保持された電荷がリークしていく。つまり、電流検出期間中に、ＴＦＴ３２０ａのゲート電圧が次第に下がり、吸い込み電流（ドレイン−ソース間電流）が低下していくことになる。ここでは、左端のデータ線から順次電流を検出するよう構成しているため、右側のデータ線へ行くほど、駆動ＴＦＴ３２０ａ、３２０ｂへの電流書き込みが行われてから、データ線へ負荷が接続され電流を出力する（吸い込む）までの時間が長いため、駆動ＴＦＴの出力電流、すなわちデータ線駆動電流が低下していくことになる。
【００４８】
そこで、本実施の形態１においては、データ線駆動検出モードにおける電流検出期間中にも、図４に示すように、シフトレジスタ回路１４のみではなく、シフトレジスタ回路１へもコントローラからスタートパルスＳＴＨ及びシフトクロックＣＬＫＨを入力し、シフトレジスタ回路１４にて生成されるシフトパルスＳＴ（０）、・・・、ＳＴ（ｍ）、・・・、ＳＴ（Ｍ−１）と同等のシフトパルスＳＨ(０)、ＳＨ（ｍ）、・・・、ＳＨ（Ｍ−１）を生成する。
このとき、電流検出識別信号ＤＥＴはアクティブ（”Ｈ”レベル）であるので、シフトパルスＳＨ（０）、・・・、ＳＨ（ｍ）、・・・、ＳＨ（Ｍ−１）はＡＮＤ回路３１１ａ、３１１ｂをスルーして、ＴＦＴ３２４ａ、３２４ｂのゲート電位を制御する。
【００４９】
すなわち、データ線駆動電流検出モードにおける電流検出期間中にも、データ線駆動電流検出回路９により当該列のデータ線の駆動電流を検出するとき以外の期間においては、駆動ＴＦＴ３２０ａ、３２０ｂの出力がＴＦＴ３２４ａ、３２４ｂ、ダミー負荷３２５ａ、３２５ｂを介して、電源ＶＤＤに接続されることになる。
これにより、データ線へカレントミラー回路５５のＴＦＴ５２が負荷として接続されて電流経路を形成するまでの間、駆動ＴＦＴ３２０ａ、３２０ｂの出力にはダミー負荷３２５ａ、３２５ｂが接続されて電流経路を形成するため、キャパシタ３２１ａ、３２１ｂに保持された電荷がリークすることによるデータ線駆動電流の低下を防止でき、各列に渡り、データ線駆動電流を正確に検出することが可能となる。
【００５０】
次に、上述のようにしてメモリ１８にストアされたデータ線駆動電流の検出結果の誤差信号Ｅに基づいて入力されるデジタル画像信号を補正する方法につき説明する。データ線駆動電流検出モードにおいては、上述のように、第１及び第２の画像信号レベルに対応してデータ線駆動回路の系統Ａ及び系統Ｂ電流源３２ａ、３２ｂによって出力されるデータ線駆動電流の誤差信号が各色の列毎に検出される訳であるが、ここでは、ある一つの列のＡ／Ｂどちらかの系統の電流源回路によるデータ線駆動電流の誤差信号に基づき、当該列に対応する画像信号を補正する場合について説明する。
【００５１】
図６はデータ線駆動電流検出モードにおいてコントローラより入力される画像信号レベルとデータ線駆動電流検出回路１０より検出される電流検出レベルとの関係を示す特性図である。図において、点線は基準レベルＲｅｆ(１)及びＲｅｆ(２)よりも電流検出レベルが大きいデータ線、一点鎖線は基準レベルＲｅｆ(１)及びＲｅｆ(２)よりも電流検出レベルが小さいデータ線についての一例を示している。データ線駆動電流検出モードにおいては、第１の入力レベルＫ1に対応するデータ線駆動電流検出レベルＤ(1)と基準レベルＲｅｆ(1)との誤差検出信号Ｅ(1)、及び第２の入力レベルＫ2に対応するデータ線駆動電流検出レベルＤ(2)と基準レベルＲｅｆ(2)との誤差検出信号Ｅ(2)とが各データ線毎にメモリ１８にストアされている。
このように、データ線駆動電流検出モード時に、第１及び第２のレベルに対応した検出結果Ｄ(1),Ｄ(2)と基準レベルＲｅｆ(1)，Ｒｅｆ(2)との差分のみを誤差検出信号Ｅ(1)，Ｅ(2)としてメモリ回路１８へストアし、表示モード時に、誤差検出信号Ｅ(1)，Ｅ(2)をメモリ回路１８から読み出して入力画像信号の補正に用いるので、検出結果を保持するためのメモリ容量を低減することが可能となる。
【００５２】
このとき、データ補正回路１７においては、各データ線に対応する誤差検出信号Ｅ(1)及びＥ(2)に基づいて、画像信号レベル（階調レベル）がｋの場合の当該データ線における駆動電流の検出誤差Ｅ(ｋ)を下式に示す線形予測（線形補間）により求める。ここでは、例えば画像信号を６ビットとしているので、０≦ｋ≦６３の値となる。
まず、データ補正回路１７では、入力される６ビットの画像信号Ｒ[5..0]、Ｇ[5..0]、Ｂ[5..0]を例えば１０ビットの信号ｒ[9..0]、ｇ[9..0]、ｂ[9..0]に予め変換してビット拡張を行っておく。ここでは、変換後の信号レベルｓo（ｋ）として下式（１）に示す変換係数αの線形変換を行う。
【００５３】
ｓo(ｋ)＝α・ｋ ・・・式（１）
ここでは、さらに簡単のため、それぞれ左４ビットシフトにより変換するものとすれば、α＝１６となる。
【００５４】
そして、誤差検出信号Ｅ(1)及びＥ(2)に基づいて、画像信号レベルｋにおける誤差信号Ｅ(ｋ)を下式（２）により補間して求める。
Ｅ(ｋ)＝（（Ｅ(2)−Ｅ(1)）／（Ｋ2−Ｋ1））・（ｋ−Ｋ1）＋Ｅ(1) ・・・式(２)
ここで誤差信号の検出を行ってある画像信号レベルに対応する誤差信号は特に補間により求める必要はなく、そのまま誤差信号として用いればよい。
【００５５】
次に、画像信号に対する補正値ｅ(ｋ)を下式（３）により求める。
ｅ(ｋ)＝Ｅ(ｋ)／Ｇ ・・・式(３)
但し、Ｇ：データ補正回路１７の出力レベルに対するＡ／Ｄ変換回路２１出力レベルの変換係数。
【００５６】
そして、この変換されたｓo（ｋ）に対して、下式（４）の処理を行う。
Ｓi(ｋ)＝ｓo(ｋ)−ｅ(ｋ) ・・・式(４)
但し、Ｓi（ｋ）：入力画像信号レベルｋのときのデータ補正回路１７出力信号レベル。
【００５７】
このように、本実施の形態１においては、各データ線（各列）の駆動電流に対して図７（ａ）に示すような一種のフィードバック制御系を構成していると考えても良い。すなわち、データ線駆動電流検出モードにおいては、図７（ｂ）に示す処理系が構成され、コントローラ回路から２つのレベルの入力画像信号（レベルＫ1、Ｋ2）がデータ補正回路１７に入力され、上述の式(３)に従って例えば１０ｂｉｔの信号（レベルｓo（１）、ｓo（２））に変換され、データ補正回路１７の出力信号（第１のレベルＫ1、第２のレベルＫ2）としてＤ／Ａ変換回路１６へ送られる。Ｄ／Ａ変換回路１６においてアナログ電流に変換された後（変換係数をＧ１とする）、有機ＥＬ表示パネル１５へ入力され、データ線駆動回路３にてデータ線駆動電流Ｉdとしてデータ線を駆動する。ここで、データ線駆動回路３の特性のばらつきがデータ線駆動電流のばらつきとなって現れるので、データ線駆動回路３の変換係数は列毎に異なる。
【００５８】
このとき、上述したように、垂直走査回路８は動作を停止しており、データ線駆動電流Idは画素回路７に供給されること無く、データ線駆動電流検出回路９にて検出され（変換係数をＧ３）、電流検出出力信号（レベルＤ（１）、Ｄ（２））としてＡ／Ｄ変換回路２１にてＡ／Ｄ変換された後（変換係数をＧ４とする）、誤差検出回路２０へ入力される。
誤差検出回路２０では、２つのレベルＤ（１）及びＤ（２）の電流検出信号とそれぞれ第１及び第２のレベルに対応する基準レベルＲｅｆ（１）及びＲｅｆ（２）との差分がとられ、誤差検出信号Ｅ（１）及びＥ（２）としてメモリ回路１８にストアされる。
【００５９】
上述したようにこのような処理が全部のデータ線にわたって行われ、各データ線毎に、第１及び第２のレベルの信号を入力したときのそれぞれの誤差検出信号Ｅ（１）及びＥ（２）としてメモリ回路１８へストアされる。
そして、表示モードにおいては、上述したように、各ＲＧＢ列毎に表示すべきデータに対応した電流がデータ線駆動回路３へ順次書き込まれる。このとき、各データ線に対して、図７（ｃ）に示す処理系が構成され、メモリ回路１８から読み出された当該データ線における誤差検出信号Ｅ（１）及びＥ（２）から、上述の式(２)に従って、表示すべき画像信号レベルに対応した誤差信号Ｅ（ｋ）が線形予測（線形補間）により求められる。本実施の形態における式(２)に基づく線形補間の変換係数β＝１である。そして、上述の式(３)に従って、レベルが変換された誤差信号ｅ（ｋ）が求められる。
【００６０】
ここで、上述のデータ補正回路１７の出力レベルに対するＡ／Ｄ変換回路２１出力レベルの変換係数Ｇは、
Ｇ＝Ｇ１・Ｇ２・Ｇ３・Ｇ４
で示される。
但し、Ｇ２：基準レベルＲｅｆ(1)及びＲｅｆ(2)から求められるデータ線駆動回路３の変換係数。
【００６１】
一方、コントローラから入力される画像信号は、そのレベルに応じて上述の式(１)に従ってビット拡張され、上述の式(４)に従って、誤差が補正された補正データＳi（ｋ）としてＤ／Ａ変換回路１６に送られる。そして、Ｄ／Ａ変換回路１６においてアナログ電流に変換された後、有機ＥＬ表示パネル１５へ入力され、誤差を補正された表示すべきデータに対応した電流として各列のデータ線駆動回路３へ順次書き込まれる。
そして次のライン期間において、各データ線駆動回路３は、データ線駆動電流ＩＲ(１)、ＩＧ(１)、ＩＢ(１)、・・・、ＩＲ(ｍ)、ＩＧ(ｍ)、ＩＢ(ｍ)、・・・、ＩＲ(Ｍ−１)、ＩＧ(Ｍ−１)、ＩＢ(Ｍ−１)を、各列共通のタイミングにて各データ線４へ出力する。
【００６２】
以上のように、本実施の形態１においては、第１及び第２のレベルの入力画像信号をそれぞれ入力したときの検出結果と第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として、それに基づいて表示すべき画像信号を補正するよう構成したので、第１及び第２のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を線形補間により容易に求めることができ、データ線駆動回路を形成するＴＦＴの特性ばらつきによるデータ線駆動電流のばらつきを抑えることができ、表示のムラを改善することが可能となる。
【００６３】
実施の形態２．
上記の実施の形態１においては、入力画像信号に対するデータ線駆動電流が線形特性であることを前提として、２点の誤差検出信号Ｅ(1)、Ｅ(2)により補正するよう構成した。
ところが、特に表示のガンマ補正を行う場合など、入力画像信号に対するデータ線駆動電流が非線形特性の関係となることがある。このように、入力画像信号に対するデータ線駆動電流が非線形特性となる形態につき、以下実施の形態２として説明する。
【００６４】
図８は実施の形態２におけるデータ線駆動電流検出モード時にコントローラより入力される画像信号レベルとデータ線駆動電流検出回路１０より検出される電流検出レベルとの関係を示す図である。
データ補正回路１７においては、画像信号レベルｋの取り得る値（画像信号を６ビットとすれば、０≦ｋ≦６３の全ての整数値。）について、予め、基準レベルＲｅｆ(0)、Ｒｅｆ(1)、・・・、Ｒｅｆ(63)を設定しておく。
【００６５】
そして、誤差検出信号Ｅ(1)及びＥ(2)に基づいて、画像信号レベルｋにおける誤差信号Ｅ(ｋ)を下式（５）に従った補間により求める。
Ｅ(ｋ)＝（Ｅ(2)−Ｅ(1)）×（（Ｒｅｆ(ｋ)−Ｒｅｆ(1)）／（Ｒｅｆ(2)−Ｒｅｆ(1)））＋Ｅ(1)・・・式(５)
ここで、誤差信号の検出を行ってある画像信号レベルに対応する誤差信号は特に補間により求める必要はなく、そのまま誤差信号として用いればよい。
その他の構成及び動作は実施の形態１にて説明したのと同様であるので、詳しい説明は省略する。
【００６６】
以上のように、本実施の形態２においては、画像信号レベルの取り得る値について、予め、基準検出結果を設定しておき、第１及び第２のレベルの表示すべき画像信号をそれぞれ入力したときの上記検出結果と対応する画像レベルの基準検出結果との差分を誤差検出結果として、それに基づいて表示すべき画像信号を補正するよう構成したので、第１及び第２のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を補間により容易に求めることができ、それに基づいて入力画像信号を補正するので、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることが可能となり、表示のムラを改善することができる。また、第１及び第２のレベルに対応した検出結果の基準検出結果との差分のみを入力画像信号の補正に用いるので、検出結果を保持するためのメモリ容量を低減することが可能となる。
【００６７】
実施の形態３．
実施の形態１においては、入力画像信号に対するデータ線駆動電流が線形特性であることを前提として、２点の誤差検出信号Ｅ(1)、Ｅ(2)により入力画像信号に対応する誤差信号を補間して求めるよう構成した。ところが、特に表示のガンマ補正を行う場合など、入力画像信号に対するデータ線駆動電流が非線形特性となることがある。この場合、実施の形態１における２点の誤差検出信号による線形補間では補正が不十分となることがある。
ここでは、補正の精度をより向上させることのできる多点の誤差検出信号による補正を行う場合の形態につき説明する。
【００６８】
本実施の形態３における電流検出モードでは、実施の形態１において図４をもとに説明したデータ線駆動回路３への書込み→データ線駆動電流検出→誤差信号のメモリ回路１８への書込みという一連のシーケンスを、入力画像信号レベルをＫ1、Ｋ2、・・・、ＫNとして順次繰り返すことになる（３≦Ｎ≦６３）。
【００６９】
図９は実施の形態３におけるデータ線駆動電流検出モード時にコントローラより入力される画像信号レベルとデータ線駆動電流検出回路１０より検出される電流検出レベルとの関係を示す図である。図は、画像信号レベルｋがＫ1とＫ2の間の区間にある場合を示している。
【００７０】
データ補正回路１７においては、画像信号レベルｋが、誤差信号を検出しているＮ点のうち、どの２点の間の区間にあるかを判別する。
例えば、画像信号レベルｋがＫnとＫn+1の間にある場合、実施の形態１で示した式(２)、あるいは実施の形態２で示した式(５)と同様にして、誤差検出信号Ｅ(n)及びＥ(n+1)に基づいて、画像信号レベルｋにおける誤差信号Ｅ(ｋ)を下式(６)もしくは下式(７)に従った補間により求める。
Ｅ(ｋ)＝（（Ｅ(n+1)−Ｅ(n)）／（Ｋn+1−Ｋn））・（ｋ−Ｋn）＋Ｅ(n) ・・・式(６)
Ｅ(ｋ)＝（Ｅ(n+1)−Ｅ(n)）×（（Ｒｅｆ(ｋ)−Ｒｅｆ(n)）／（Ｒｅｆ(n+1)−Ｒｅｆ(n)））＋Ｅ(n)・・・式(７)
誤差信号の検出を行ってある画像信号レベルに対応する誤差信号は特に補間により求める必要はなく、そのまま誤差信号として用いればよい。
その他の構成及び動作は実施の形態１にて説明したのと同様であるので、詳しい説明は省略する。
【００７１】
以上のように、本実施の形態３においては、Ｎ種類のレベル（３≦Ｎ≦表示階調数）の入力画像信号をそれぞれ入力したときの検出結果とＮ種類のレベルに対応した基準検出結果との差分を誤差検出結果するとともに、入力画像信号のレベルがＮ種類のレベルうちの隣接する２つのレベルの間におけるいずれの区間にあるかを判別して、該隣接する２つのレベルに対応した各列の誤差検出結果に基づいて表示すべき画像信号を補正する。これにより、特に、入力画像信号に対するデータ線駆動電流が非線形特性の関係となる場合においても、Ｎ種類のレベル以外の画像信号を入力したときのデータ線駆動電流の誤差を線形補間により容易に求めることができ、それに基づいて入力画像信号を補正するので、データ線駆動回路を形成するＴＦＴの特性ばらつきによるデータ線駆動電流のばらつきを抑えることが可能となり、表示のムラを改善することができる。
【００７２】
実施の形態４．
上記の各実施の形態１〜３においては、２点もしくは多点の誤差検出信号より入力画像信号に対応する誤差信号を補間して求めるよう構成した。本実施の形態４においては、さらに精度よく画像信号の補正ができるように入力画像信号レベルの取り得る値全てに対応した誤差信号を検出するように構成する。
【００７３】
本実施の形態４における電流検出モードでは、実施の形態１において図４をもとに説明したデータ線駆動回路３への書込み→データ線駆動電流検出→誤差信号のメモリ回路１８への書込みという一連のシーケンスを、入力画像信号レベルの取り得る値（上記各実施の形態１〜３同様に、入力画像信号を６ビットとすると、０≦ｋ≦６３の全ての整数値。）の全てにわたって順次繰り返すことになる。そして、検出された画像信号に対応する各誤差信号をメモリ回路１８へストアする。
【００７４】
表示モードにおいては、上記各実施の形態１〜３による誤差信号の補間処理が省略されるが、その他の構成及び動作は実施の形態１にて説明したのと同様であるので、詳しい説明は省略する。
また、上記実施の形態１において図７をもとに説明した処理系の構成についても、式(２)に従った補間処理のブロックが省略されるだけで、他は上記実施の形態２、３で説明したものと同様の構成である。
【００７５】
以上のように、本実施の形態４においては、表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の誤差検出結果に基づいて表示すべき画像信号を補正するので、入力画像信号をより精度良く補正することが可能となり、データ線駆動回路を形成するＴＦＴの特性ばらつきによるデータ線線駆動電流のばらつきをより効果的に抑えることが可能となり、表示のムラを改善することができる。
【００７６】
実施の形態５．
実施の形態１にて説明したように、表示装置に用いられる有機ＥＬ表示パネル１５は、シフトレジスタ回路１、データ線駆動回路３、画素回路６Ｒ，６Ｂ，６Ｇ、垂直走査回路８、データ線駆動電流検出回路９を内蔵しており、これらの回路は例えばガラス基板上に低温多結晶シリコンＴＦＴにより形成されている。さらに、画素回路６Ｒ、６Ｇ、６Ｂの画素電極（図示せず）上に有機ＥＬ層が蒸着等により形成されている。低温多結晶シリコンＴＦＴにて回路が構成された基板は一般にアレイ基板と呼ばれる。
有機ＥＬ表示パネル１５を製造する際に、データ線駆動回路３から出力されるデータ線駆動電流のばらつきの度合いにより、例えば、画素電極上に有機ＥＬ層が形成される前の工程において、アレイ基板の良品／不良品の検査を行うことができる。
すなわち、アレイ基板製造工程における良品検査において、実施の形態１の電流検出モードに必要な画像信号や制御信号を外部の検査装置より入力し、データ線検出回路９により検出された各列のデータ線駆動電流検出レベルの偏差が所定の範囲にある場合にはアレイ基板を良品、所定の範囲から外れる場合には不良品と判別することができる。
【００７７】
なお、実施の形態２〜４においては、６ビットの入力画像信号を１０ビットの信号へビット拡張を線形変換ではなく、例えばルックアップテーブルを参照することによるガンマ補正処理を兼ねるように構成することも可能である。
【００７８】
また、上記実施の形態１〜４において、画像信号レベルｋ＝０のときは、コントラスト比を高めるという観点から有機ＥＬ素子を消灯するためにデータ線駆動回路３からのデータ線駆動電流を供給しないように制御することが望ましい。このため、画像信号レベルｋ＝０の場合、すなわち、全黒表示の場合には、特にデータ線駆動電流のばらつきを補正する必要がないことも有り得る。このような場合には、画像信号レベルｋ＝０のときには、データ補正回路１７における画像信号の補正処理を行なわないように構成しても良い。
【００７９】
また、上記実施の形態２〜４においては、特に入力画像信号に対するデータ線駆動電流が非線形特性となる場合につき説明したが、要求される補正の制度との兼ね合いで、入力画像信号の一部を実施の形態１で示した線形補間により補正する、すなわち実施の形態１と組み合わせた形態をとることも可能である。
さらには、
【００８０】
また、メモリ回路１８としては、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリやＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリを用いることができる。
【００８１】
不揮発性メモリを用いる場合には、例えば装置の出荷時に電流検出モードを実行し、各列の誤差検出信号をメモリ回路１８へ書き込むようにすれば良い。また、揮発性メモリを用いる場合には、例えば装置の起動時に電流検出モードを実行し、各列の誤差検出信号をメモリ回路１８へ書き込むようにすれば良い。
【００８２】
また、Ｄ／Ａ変換回路１６、データ補正回路１７、メモリ回路１８、メモリ制御回路１９、誤差検出回路２０、Ａ／Ｄ変換回路２１はコントローラと一体のＡＳＩＣ(Application Specific IC)等として構成することが可能である。
また、データ補正回路１７や誤差検出回路２０の動作は、マイクロプロセッサ等によるソフトウェア処理によっても行うことが可能である。
【００８３】
さらに、上記各実施の形態１〜５においては、発光素子を有機ＥＬ素子として説明したが、電流により発光輝度が変化するＬＥＤ（Light Emitting Diode）やＦＥ(Field Emitter)の他の電流制御型素子を用いた表示装置においても本発明を適用できることも言うまでもない。
【００８４】
【発明の効果】
本発明の第１の構成による表示装置は、画素マトリクス回路の各列の上記信号線へ供給される信号電流を検出して検出結果として順次出力し、その検出結果に基づいて表示すべき画像信号を補正するよう構成したので、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることができる。
本発明の第１の構成による表示装置は、各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路を順次導通するように構成したので、電流検出線の本数を削減することができ、表示パネルから検出結果を出力する場合には、その取り出し用端子の数も削減することが可能となる。
本発明の第１の構成による表示装置は、信号電流検出手段により信号電流を検出するときには走査手段を停止するよう構成したので、画素回路への信号線駆動電流の分流を回避して信号線駆動電流を精度よく確実に検出することが可能となる。
【００８６】
本発明の第２の構成による表示装置は、上記第１の構成において、信号電流検出手段が、電流検出線に現れる各列の信号電流を所定の電流比により増幅したのち、電圧に変換して出力するよう構成したので、出力インピーダンスを下げることができ、ノイズの影響を低減して精度良く信号線駆動電流を検出して出力することが可能となる。
【００８７】
本発明の第３の構成による表示装置は、上記第１の構成において、第１及び第２のレベルの表示すべき画像信号をそれぞれ入力したときの上記検出結果と第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として、それに基づいて表示すべき画像信号を補正するよう構成したので、第１及び第２のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を線形補間により容易に求めることができ、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることが可能となる。
【００８８】
本発明の第４の構成による表示装置は、上記第１の構成において、Ｎ種類のレベル（３≦Ｎ≦表示階調数）の表示すべき画像信号をそれぞれ入力したときの検出結果とＮ種類のレベルに対応した基準検出結果との差分を誤差検出結果するとともに、表示すべき画像信号のレベルがＮ種類のレベルうちの隣接する２つのレベルの間のいずれの区間にあるかを判別して、該隣接する２つのレベルに対応した各列の誤差検出結果に基づいて表示すべき画像信号を補正するよう構成したので、特に、入力画像信号に対する信号線駆動電流が非線形特性の関係となる場合においても、Ｎ種類のレベル以外の画像信号を入力したときの信号線駆動電流の誤差を線形補間により容易に求めることができ、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきを抑えることが可能となる。
【００８９】
本発明の第５の構成による表示装置は、上記第１の構成において、表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の誤差検出結果に基づいて表示すべき画像信号を補正するよう構成したので、入力画像信号をより精度良く補正することが可能となり、信号線駆動手段を形成するＴＦＴの特性ばらつきによる信号線駆動電流のばらつきをより効果的に抑えることが可能となる。
【００９１】
本発明の第６の構成による表示装置は、上記第３〜５のいずかの構成において、誤差検出結果を保持するメモリ手段を備えたので、各列の信号線に供給される信号電流の誤差検出結果をメモリ手段に書き込む動作モードと、表示すべき画像信号を上記補正手段により補正して画素マトリクスに表示する動作モードとを時間的に分離することができ、前者の動作モードを装置起動時等に実行することが可能となる。
【００９２】
本発明による表示パネルは、表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に接続される電源と、画素マトリクス回路へ上記信号電流を供給する信号線と、上記画素マトリクス回路を順次走査する走査手段と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として信号線へ出力する信号線駆動手段と、画素マトリクス回路の各列の信号線へ供給される信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段を備え、上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されるので、信号線駆動電流のばらつきの度合いにより、アレイ基板の良品／不良品の検査を行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による表示装置の構成を示すブロック図である。
【図２】 本発明の実施の形態１による表示装置におけるデータ線駆動回路の構成を示す回路図である。
【図３】 本発明の実施の形態１による表示装置における画素回路の構成を示す回路図である。
【図４】 本発明の実施の形態１による表示装置におけるデータ線駆動電流検出モードの動作シーケンスを示す波形図である。
【図５】 本発明の実施の形態１による表示装置におけるデータ線駆動電流検出回路の構成を示す回路図である。
【図６】 本発明の実施の形態１による表示装置におけるデータ線駆動電流検出モードの入力画像信号レベルと電流検出レベルとの関係を示す特性図である。
【図７】 本発明の実施の形態１による表示装置における処理系の構成を示すブロック図である。
【図８】 本発明の実施の形態２による表示装置におけるデータ線駆動電流検出モードの入力画像信号レベルと電流検出レベルとの関係を示す特性図である。
【図９】 本発明の実施の形態３による表示装置におけるデータ線駆動電流検出モードの入力画像信号レベルと電流検出レベルとの関係を示す特性図である。
【符号の説明】
３ データ線駆動回路、４ データ線（信号線）、５ 画素マトリクス、８ 垂直走査回路、９ データ線駆動電流検出回路、１０ スイッチ回路、１１ 電流検出線、１２ セレクト回路、１３ シフトレジスタ回路、１４ 電流−電圧変換回路、１５ 有機ＥＬ表示パネル、１７ データ補正回路、１８ メモリ回路、２０ 誤差検出回路。
Claims (8)
- 表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に電源を接続する電源接続部と、上記画素マトリクス回路へ上記信号電流を供給する信号線と、上記画素マトリクス回路を順次走査する走査手段と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として上記信号線へ出力する信号線駆動手段と、上記画素マトリクス回路の各列の上記信号線へ供給される上記信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段と、上記信号電流検出手段により検出された検出結果に基づいて上記表示すべき画像信号を補正する補正手段とを備える表示装置であって、
上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記スイッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、
上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、
上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されることを特徴とする表示装置。 - 上記信号電流検出手段は、上記電流検出線に現れる各列の信号電流を所定の電流比により増幅した後、電圧に変換する電流−電圧変換手段を備えたことを特徴とする請求項１に記載の表示装置。
- 第１及び第２のレベルの上記表示すべき画像信号をそれぞれ入力したときの上記検出結果と上記第１及び第２のレベルに対応した基準検出結果との差分を誤差検出結果として出力する誤差検出手段を備え、上記補正手段は、上記第１及び第２のレベルに対応した各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正することを特徴とする請求項１に記載の表示装置。
- Ｎ種類のレベル（３≦Ｎ≦表示階調数）の上記表示すべき画像信号をそれぞれ入力したときの上記検出結果と上記Ｎ種類のレベルに対応した基準検出結果との差分を誤差検出結果として出力する誤差検出手段を備え、上記補正手段は、上記表示すべき画像信号のレベルが、上記Ｎ種類のレベルうちの隣接する２つのレベルの間におけるいずれの区間にあるかを判別し、該隣接する２つのレベルに対応した各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正することを特徴とする請求項１に記載の表示装置。
- 上記補正手段は、上記表示すべき画像信号の取り得る全てのレベルをそれぞれ入力したときの各列の上記誤差検出結果に基づいて、上記表示すべき画像信号を補正することを特徴とする請求項１に記載の表示装置。
- 上記誤差検出結果を保持するメモリ手段を備えたことを特徴とする請求項３〜５のいずれかに記載の表示装置。
- 表示すべき画像信号に応じて供給される信号電流にもとづいて、各画素の発光素子に駆動電流を供給する画素マトリクス回路と、上記画素マトリクス回路に電源を接続する電源接続部と、上記画素マトリクス回路へ上記信号電流を供給する信号線と、上記画素マトリクス回路を順次走査する走査手段と、表示すべき上記画像信号を上記電源と上記信号線との間に流れる上記信号電流として上記信号線へ出力する信号線駆動手段と、上記画素マトリクス回路の各列の上記信号線へ供給される上記信号電流を上記信号線駆動手段が上記信号電流を出力したときに検出し、検出結果として順次出力する信号電流検出手段を備えた表示パネルであって、
上記信号電流検出手段は、上記各列の信号線のそれぞれに一端が接続され各列毎に設けられたスイッチ回路と、上記スイッチ回路の他端が共通に接続された電流検出線と、上記ス イッチ回路を順次導通するよう制御するスイッチ制御手段とを備え、
上記画素マトリクス回路への書き込み動作時には、上記画素マトリクス回路が上記走査手段により走査されて、上記信号線駆動手段から出力される上記信号電流が上記電源接続部を介して上記電源と上記信号線との間に流れ、
上記信号電流検出手段により上記信号電流を検出するときには、上記走査手段は停止されて上記画素マトリクス回路には上記信号電流が流れず、上記スイッチ回路により上記信号線と上記電流検出線とが順次導通されて、上記信号線駆動手段から出力される各列の上記信号電流は上記電流検出線に現れて検出されることを特徴とする表示パネル。 - 上記信号電流検出手段は、上記電流検出線に現れる各列の信号電流を所定の電流比により増幅した後、電圧に変換する電流−電圧変換手段を備えたことを特徴とする請求項７に記載の表示パネル。
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