JP3266177B2 - 電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路 - Google Patents
電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路Info
- Publication number
- JP3266177B2 JP3266177B2 JP23384396A JP23384396A JP3266177B2 JP 3266177 B2 JP3266177 B2 JP 3266177B2 JP 23384396 A JP23384396 A JP 23384396A JP 23384396 A JP23384396 A JP 23384396A JP 3266177 B2 JP3266177 B2 JP 3266177B2
- Authority
- JP
- Japan
- Prior art keywords
- channel field
- effect transistor
- fet
- source
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Led Devices (AREA)
- Control Of Electrical Variables (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ｎチャンネル電界
効果トランジスタで構成される電流ミラー回路と、その
電流ミラー回路を用いた基準電圧発生回路及び発光素子
駆動回路に関するものである。
効果トランジスタで構成される電流ミラー回路と、その
電流ミラー回路を用いた基準電圧発生回路及び発光素子
駆動回路に関するものである。
【０００２】
【従来の技術】ＥＣＬ(Emitter Coupled Logic)等のバ
イポーラトランジスタを主構成素子とする集積回路で
は、回路を流れる電流はほぼ低電位側電源ＶSSに接続さ
れるトランジスタのべース電位で決定される。この電位
は基準電圧発生回路で生成されるが、一般にこの発生回
路は電流ミラー回路を基本としている。すなわち、図６
に示す様に高電位側電源ＶDDにＰＮＰトランジスタＱ
1，Ｑ2の対からなる第一の電流ミラー回路、低電位側電
源ＶSS側にＮＰＮトランジスタＱ3，Ｑ4の対からなる第
二の電流ミラー回路を設け、第一の電流ミラー回路で決
定される電流ＩCに対して第二の電流ミラー回路のべー
ス電位ＶB、すなわち基準電位ＶREFを決定しようとする
ものである。
イポーラトランジスタを主構成素子とする集積回路で
は、回路を流れる電流はほぼ低電位側電源ＶSSに接続さ
れるトランジスタのべース電位で決定される。この電位
は基準電圧発生回路で生成されるが、一般にこの発生回
路は電流ミラー回路を基本としている。すなわち、図６
に示す様に高電位側電源ＶDDにＰＮＰトランジスタＱ
1，Ｑ2の対からなる第一の電流ミラー回路、低電位側電
源ＶSS側にＮＰＮトランジスタＱ3，Ｑ4の対からなる第
二の電流ミラー回路を設け、第一の電流ミラー回路で決
定される電流ＩCに対して第二の電流ミラー回路のべー
ス電位ＶB、すなわち基準電位ＶREFを決定しようとする
ものである。
【０００３】
【発明が解決しようとする課題】図６と同等の回路を電
界効果トランジスタ(ＦＥＴ)で構成しようとした場合、
高電位側電源ＶDDの側に設けられる第一の電流ミラー回
路にはｐチャンネルＦＥＴ（ｐ−ＦＥＴ)を用いざるを
得なかった。
界効果トランジスタ(ＦＥＴ)で構成しようとした場合、
高電位側電源ＶDDの側に設けられる第一の電流ミラー回
路にはｐチャンネルＦＥＴ（ｐ−ＦＥＴ)を用いざるを
得なかった。
【０００４】しかし、ｐ−ＦＥＴはｎチャンネル電界効
果トランジスタ（ｎ−ＦＥＴ)に較べて高周波特性が悪
くかつ利得が低い問題があった。このため、必要な電流
を確保するには、素子面積を広くしなければならず、Ｉ
Ｃ化(集積回路化)した場合には実装密度の向上が図れな
い等の問題があった。さらに、ｐチャンネルのショット
キー電界効果トランジスタ（ＭＥＳＦＥＴ）に至って
は、金属とｐ型半導体との間のショットキー障壁を高く
することができず、未だに実現されていない。
果トランジスタ（ｎ−ＦＥＴ)に較べて高周波特性が悪
くかつ利得が低い問題があった。このため、必要な電流
を確保するには、素子面積を広くしなければならず、Ｉ
Ｃ化(集積回路化)した場合には実装密度の向上が図れな
い等の問題があった。さらに、ｐチャンネルのショット
キー電界効果トランジスタ（ＭＥＳＦＥＴ）に至って
は、金属とｐ型半導体との間のショットキー障壁を高く
することができず、未だに実現されていない。
【０００５】本発明は、このような問題を解決するため
になされたもので、ｎチャネル電界効果トランジスタを
用いて構成され、かつ高電位側電源に接続することが可
能な電流ミラー回路を提供することを目的とする。ま
た、この電流ミラー回路を用いた基準電圧発生回路及び
発光素子駆動回路を提供することを目的とする。
になされたもので、ｎチャネル電界効果トランジスタを
用いて構成され、かつ高電位側電源に接続することが可
能な電流ミラー回路を提供することを目的とする。ま
た、この電流ミラー回路を用いた基準電圧発生回路及び
発光素子駆動回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の電流ミラー回路
は、互いに特性の等しい二つのｎチャンネル電界効果ト
ランジスタであって、それぞれのソースとゲートをたす
きがけ接続し両方のドレインを高電位側電源に適応した
第一のＦＥＴ対と、特性が前記ｎチャンネル電界効果ト
ランジスタと等しい二つのｎチャンネル電界効果トラン
ジスタであって、それぞれのソースとゲートをたすきが
け接続し、一方のｎチャンネル電界効果トランジスタの
ドレインは前記第一のＦＥＴ対の一方のｎチャンネル電
界効果トランジスタのソースに、他のｎチャンネル電界
効果トランジスタのドレインを高電位側電源に適応した
第二のＦＥＴ対とで構成され、前記第一のＦＥＴ対の他
のｎチャンネル電界効果トランジスタのソースから取出
す電流と、前記第二のＦＥＴ対の他のｎチャンネル電界
効果トランジスタのソースから取出す電流とを等しくす
る構成とした。
は、互いに特性の等しい二つのｎチャンネル電界効果ト
ランジスタであって、それぞれのソースとゲートをたす
きがけ接続し両方のドレインを高電位側電源に適応した
第一のＦＥＴ対と、特性が前記ｎチャンネル電界効果ト
ランジスタと等しい二つのｎチャンネル電界効果トラン
ジスタであって、それぞれのソースとゲートをたすきが
け接続し、一方のｎチャンネル電界効果トランジスタの
ドレインは前記第一のＦＥＴ対の一方のｎチャンネル電
界効果トランジスタのソースに、他のｎチャンネル電界
効果トランジスタのドレインを高電位側電源に適応した
第二のＦＥＴ対とで構成され、前記第一のＦＥＴ対の他
のｎチャンネル電界効果トランジスタのソースから取出
す電流と、前記第二のＦＥＴ対の他のｎチャンネル電界
効果トランジスタのソースから取出す電流とを等しくす
る構成とした。
【０００７】また、前記の電流ミラー回路をｍ組含む電
流ミラー回路回路であって、第ｉ組目(１＜ｉ＜ｍ)の前
記第二のＦＥＴ対の他のｎチャンネル電界効果トランジ
スタのドレインを第ｉ＋１組目の前記第一のＦＥＴ対の
他のｎチャンネル電界効果トランジスタのソースに適応
し、以後前記適応を相互の組の各々のｎチャンネル電界
効果トランジスタの適応を繰り返し、かつ第ｎ組目の前
記第二のＦＥＴ対の他のｎチャンネル電界効果トランジ
スタのドレインを第一組目の前記他のｎチャンネル電界
効果トランジスタのソースに適応することで周管状に構
成され、前記ｍ組の前記第二のＦＥＴ対の一方のｎチャ
ンネル電界効果トランジスタｍ個のそれぞれのソースか
ら出力される第一の電流を全て等しくし、前記ｍ組の前
記第二のＦＥＴ対の他のｎチャンネル電界効果トランジ
スタｍ個のそれぞれのソースから出力される第二の電流
を全て等しくする構成とした。
流ミラー回路回路であって、第ｉ組目(１＜ｉ＜ｍ)の前
記第二のＦＥＴ対の他のｎチャンネル電界効果トランジ
スタのドレインを第ｉ＋１組目の前記第一のＦＥＴ対の
他のｎチャンネル電界効果トランジスタのソースに適応
し、以後前記適応を相互の組の各々のｎチャンネル電界
効果トランジスタの適応を繰り返し、かつ第ｎ組目の前
記第二のＦＥＴ対の他のｎチャンネル電界効果トランジ
スタのドレインを第一組目の前記他のｎチャンネル電界
効果トランジスタのソースに適応することで周管状に構
成され、前記ｍ組の前記第二のＦＥＴ対の一方のｎチャ
ンネル電界効果トランジスタｍ個のそれぞれのソースか
ら出力される第一の電流を全て等しくし、前記ｍ組の前
記第二のＦＥＴ対の他のｎチャンネル電界効果トランジ
スタｍ個のそれぞれのソースから出力される第二の電流
を全て等しくする構成とした。
【０００８】本発明の基準電圧発生回路は、前記の電流
ミラー回路と、特性の等しい二個のｎチャンネル電界効
果トランジスタであって、ゲートが共通接続され、それ
ぞれのソースを低電位側電源に適応し、かつそれぞれの
ドレインが前記電流ミラー回路の第一の電流を出力する
ソースあるいは第二の電流を出力するソースのうちいず
れか一方のソースに適応した第二の電流ミラー回路とを
備え、前記共通接続されたゲートに基準電圧を発生する
構成とした。
ミラー回路と、特性の等しい二個のｎチャンネル電界効
果トランジスタであって、ゲートが共通接続され、それ
ぞれのソースを低電位側電源に適応し、かつそれぞれの
ドレインが前記電流ミラー回路の第一の電流を出力する
ソースあるいは第二の電流を出力するソースのうちいず
れか一方のソースに適応した第二の電流ミラー回路とを
備え、前記共通接続されたゲートに基準電圧を発生する
構成とした。
【０００９】本発明の発光素子駆動回路は、前記の基準
電圧発生回路と、一つのｎチャンネル電界効果トランジ
スタであって、二つのソースが共通接続され、それぞれ
のゲートに相補的な信号が供給され、一方のｎチャンネ
ル電界効果トランジスタのドレインと高電位側電源との
間に発光素子が適応し、他方のｎチャンネル電界効果ト
ランジスタのドレインが高電位側電源に適応した差動回
路と、ゲートが前記基準電圧に接続され、ソースは低電
位側電源に適応し、ドレインは前記差動回路の共通接続
されたソースと接続されるｎチャンネル電界効果トラン
ジスタで構成され、前記相補的な信号により前記発光素
子の発光、消光を制御する構成とした。
電圧発生回路と、一つのｎチャンネル電界効果トランジ
スタであって、二つのソースが共通接続され、それぞれ
のゲートに相補的な信号が供給され、一方のｎチャンネ
ル電界効果トランジスタのドレインと高電位側電源との
間に発光素子が適応し、他方のｎチャンネル電界効果ト
ランジスタのドレインが高電位側電源に適応した差動回
路と、ゲートが前記基準電圧に接続され、ソースは低電
位側電源に適応し、ドレインは前記差動回路の共通接続
されたソースと接続されるｎチャンネル電界効果トラン
ジスタで構成され、前記相補的な信号により前記発光素
子の発光、消光を制御する構成とした。
【００１０】また、前記電流ミラー回路と基準電圧発生
回路及び発光素子駆動回路の前記ｎチャンネル電界効果
トランジスタをＧａＡｓをチャネル材料とするショット
キー電界効果トランジスタとした。
回路及び発光素子駆動回路の前記ｎチャンネル電界効果
トランジスタをＧａＡｓをチャネル材料とするショット
キー電界効果トランジスタとした。
【００１１】
【発明の実施の形態】本発明に係わる電流ミラー回路の
基本形態を図１に示し、この図を基に本回路の動作原理
を説明する。
基本形態を図１に示し、この図を基に本回路の動作原理
を説明する。
【００１２】本回路は、ｎチャンネル電界効果トランジ
スタ（以下、ＦＥＴという）Ｔ１〜Ｔ4で構成されてい
る。一対のＦＥＴ Ｔ1，Ｔ2のそれぞれのゲートとソー
スをたすきがけ接続することにより、第一のＦＥＴ対
（つい）が形成されている。すなわち、ＦＥＴ Ｔ1の
ゲートとＦＥＴ Ｔ2のソースが接続し、ＦＥＴ Ｔ2の
ゲートとＦＥＴ Ｔ1のソースが接続することで、第一
のＦＥＴ対が構成される。同様に、一対のＦＥＴ Ｔ3，
Ｔ4の各々のゲートとソースをたすきがけ接続すること
で第二のＦＥＴ対が構成される。さらに、ＦＥＴ Ｔ
1，Ｔ2のドレインが高電位側電源ＶDDの端子に、ＦＥＴ
Ｔ2のソースがＦＥＴ Ｔ3のドレインに接続される。
ここで、ＦＥＴ Ｔ1〜Ｔ4はすべて同一の特性を有する
ｎチャンネル電界効果トランジスタである。
スタ（以下、ＦＥＴという）Ｔ１〜Ｔ4で構成されてい
る。一対のＦＥＴ Ｔ1，Ｔ2のそれぞれのゲートとソー
スをたすきがけ接続することにより、第一のＦＥＴ対
（つい）が形成されている。すなわち、ＦＥＴ Ｔ1の
ゲートとＦＥＴ Ｔ2のソースが接続し、ＦＥＴ Ｔ2の
ゲートとＦＥＴ Ｔ1のソースが接続することで、第一
のＦＥＴ対が構成される。同様に、一対のＦＥＴ Ｔ3，
Ｔ4の各々のゲートとソースをたすきがけ接続すること
で第二のＦＥＴ対が構成される。さらに、ＦＥＴ Ｔ
1，Ｔ2のドレインが高電位側電源ＶDDの端子に、ＦＥＴ
Ｔ2のソースがＦＥＴ Ｔ3のドレインに接続される。
ここで、ＦＥＴ Ｔ1〜Ｔ4はすべて同一の特性を有する
ｎチャンネル電界効果トランジスタである。
【００１３】次に本電流ミラー回路の動作を説明する。
一般に、電界効果トランジスタでは、ゲート・ソース間
に与えられたバイアス電圧ＶGSとドレイン・ソース間に
流れる電流ＩDSの関係は次式で与えられる。
一般に、電界効果トランジスタでは、ゲート・ソース間
に与えられたバイアス電圧ＶGSとドレイン・ソース間に
流れる電流ＩDSの関係は次式で与えられる。
【００１４】
【数１】
【００１５】ここで、ＫはＦＥＴの相互コンダクタンス
に関する係数、ＶTHは閾値電圧である。従って、第一の
ＦＥＴ対のＦＥＴ Ｔ1のゲート・ソース間電圧をＶGS1
とすると、ＦＥＴ Ｔ1のドレインに流れる電流Ｉ
DS1は、
に関する係数、ＶTHは閾値電圧である。従って、第一の
ＦＥＴ対のＦＥＴ Ｔ1のゲート・ソース間電圧をＶGS1
とすると、ＦＥＴ Ｔ1のドレインに流れる電流Ｉ
DS1は、
【００１６】
【数２】 となり、また、ＦＥＴ Ｔ2のドレインに流れる電流Ｉ
DS2は、ＦＥＴ Ｔ1に対しゲート・ソース間が全く正負
反対のバイアス条件に設定されるため、
DS2は、ＦＥＴ Ｔ1に対しゲート・ソース間が全く正負
反対のバイアス条件に設定されるため、
【００１７】
【数３】 と表せる。すなわち、ＦＥＴ Ｔ1とＴ2ではそのドレイ
ンに流れる電流値は中央値Ｉ0＝Ｋ・（ＶGS1 2＋ＶTH 2）
に対し、電流ΔＩ＝Ｋ・２・ＶGS1・ＶTHだけ互いに増
減した電流が流れる。このＦＥＴ対の回路により所謂反
転電流ミラー回路が構成されていることになる。さら
に、ＦＥＴ Ｔ3，Ｔ4でも上記と同様な反転電流ミラー
回路が構成されているため、これらＦＥＴ Ｔ3，Ｔ4の
ドレインに流れる電流ＩDS3，ＩDS4でもこれと同様な関
係が成立し、中央値Ｉ0に対しいずれか一方がΔＩだけ
増加した電流が、他方にはΔＩだけ減少した電流が流れ
る。
ンに流れる電流値は中央値Ｉ0＝Ｋ・（ＶGS1 2＋ＶTH 2）
に対し、電流ΔＩ＝Ｋ・２・ＶGS1・ＶTHだけ互いに増
減した電流が流れる。このＦＥＴ対の回路により所謂反
転電流ミラー回路が構成されていることになる。さら
に、ＦＥＴ Ｔ3，Ｔ4でも上記と同様な反転電流ミラー
回路が構成されているため、これらＦＥＴ Ｔ3，Ｔ4の
ドレインに流れる電流ＩDS3，ＩDS4でもこれと同様な関
係が成立し、中央値Ｉ0に対しいずれか一方がΔＩだけ
増加した電流が、他方にはΔＩだけ減少した電流が流れ
る。
【００１８】一方、ＦＥＴ Ｔ2のソースは、ＦＥＴ
Ｔ3のドレインとＦＥＴ Ｔ1のゲートに接続されている
が、ＦＥＴ Ｔ1のゲートにはほとんど電流が流入しな
いため、ＦＥＴ Ｔ2のソースから流出する電流は全て
ＦＥＴ Ｔ3のドレインに流れ込むことになり、ＩDS2＝
ＩDS3＝Ｉ0＋ΔＩとなる。よって、上記の説明から明ら
かなように、第二のＦＥＴ対の他方のＦＥＴ Ｔ4にはこ
れと対称な電流（Ｉ0−ΔＩ）が流れ、この電流はドレ
インに流れる電流ＩDS1に等しくなり、この電流ＩDS1を
電流ＩDS4に反映させることが可能となる。すなわち、
ＦＥＴ Ｔ1〜Ｔ4の回路構成で、高電位側電源ＶDDに接
続され、互いに等しい電流値の電流ＩD S1，ＩDS4を取り
出し電流とする電流ミラー回路が実現される。
Ｔ3のドレインとＦＥＴ Ｔ1のゲートに接続されている
が、ＦＥＴ Ｔ1のゲートにはほとんど電流が流入しな
いため、ＦＥＴ Ｔ2のソースから流出する電流は全て
ＦＥＴ Ｔ3のドレインに流れ込むことになり、ＩDS2＝
ＩDS3＝Ｉ0＋ΔＩとなる。よって、上記の説明から明ら
かなように、第二のＦＥＴ対の他方のＦＥＴ Ｔ4にはこ
れと対称な電流（Ｉ0−ΔＩ）が流れ、この電流はドレ
インに流れる電流ＩDS1に等しくなり、この電流ＩDS1を
電流ＩDS4に反映させることが可能となる。すなわち、
ＦＥＴ Ｔ1〜Ｔ4の回路構成で、高電位側電源ＶDDに接
続され、互いに等しい電流値の電流ＩD S1，ＩDS4を取り
出し電流とする電流ミラー回路が実現される。
【００１９】図２は図１の基本電流ミラー回路を基に構
成された回路で、第一群の反転電流ミラー回路Ｃ1，Ｃ2
を備え、これらを構成するＦＥＴ Ｔ1〜Ｔ4のドレイン
は全て高電位側電源ＶDDの端子に接続される。一方、第
二群の反転電流ミラー回路Ｃ3，Ｃ4は、前記第一群の各
々の反転電流ミラー回路Ｃ1，Ｃ2に対称に接続されてい
る。
成された回路で、第一群の反転電流ミラー回路Ｃ1，Ｃ2
を備え、これらを構成するＦＥＴ Ｔ1〜Ｔ4のドレイン
は全て高電位側電源ＶDDの端子に接続される。一方、第
二群の反転電流ミラー回路Ｃ3，Ｃ4は、前記第一群の各
々の反転電流ミラー回路Ｃ1，Ｃ2に対称に接続されてい
る。
【００２０】図１と同様な議論により、第二群の反転電
流ミラー回路Ｃ3，Ｃ4を流れる取り出し電流Ｉa〜Ｉdに
ついて、
流ミラー回路Ｃ3，Ｃ4を流れる取り出し電流Ｉa〜Ｉdに
ついて、
【００２１】
【数４】 の関係が得られる。ここで、電流ΔＩの符号（＋／−）
は、一方が加算「＋」の場合には他方が減算「−」とな
ることを表す。電流ＩaとＩcとの間で、電流ＩbとＩdと
の間でそれぞれ前記数４の電流値で規定される電流ミラ
ーの関係が成立する。
は、一方が加算「＋」の場合には他方が減算「−」とな
ることを表す。電流ＩaとＩcとの間で、電流ＩbとＩdと
の間でそれぞれ前記数４の電流値で規定される電流ミラ
ーの関係が成立する。
【００２２】本電流ミラー回路は反転電流ミラー回路が
第一群として２組、第二群として２組の計４組で構成さ
れているが、本発明はこれに限定されるものではなく、
一般に第一群としてｍ組(ｍは自然数)、第二群としては
第一群を対称に接続するｎ組(ｎは自然数)の反転電流ミ
ラー回路を用いれば、取出し電流値が２種類(Ｉ0＋Δ
Ｉ，Ｉ0−ΔＩ）で出力端子をそれぞれｎ本有する電流
ミラー回路を構成することも可能である。すなわち、第
ｉ番目の第一群反転電流ミラー回路を構成する一方のＦ
ＥＴのソースに、第二群に属する反転電流ミラー回路の
一方のＦＥＴのドレインを接続し、他方のＦＥＴのドレ
インには第ｉ＋１番目の反転電流ミラー回路のソースを
接続する。以下これを繰り返し最後の第ｎ番目の第二群
の反転電流ミラー回路の他方のＦＥＴのドレインと、最
初の、すなわち第一番目に属する第一群の反転電流ミラ
ー回路の残余のＦＥＴのソースとを接続すればよい。
第一群として２組、第二群として２組の計４組で構成さ
れているが、本発明はこれに限定されるものではなく、
一般に第一群としてｍ組(ｍは自然数)、第二群としては
第一群を対称に接続するｎ組(ｎは自然数)の反転電流ミ
ラー回路を用いれば、取出し電流値が２種類(Ｉ0＋Δ
Ｉ，Ｉ0−ΔＩ）で出力端子をそれぞれｎ本有する電流
ミラー回路を構成することも可能である。すなわち、第
ｉ番目の第一群反転電流ミラー回路を構成する一方のＦ
ＥＴのソースに、第二群に属する反転電流ミラー回路の
一方のＦＥＴのドレインを接続し、他方のＦＥＴのドレ
インには第ｉ＋１番目の反転電流ミラー回路のソースを
接続する。以下これを繰り返し最後の第ｎ番目の第二群
の反転電流ミラー回路の他方のＦＥＴのドレインと、最
初の、すなわち第一番目に属する第一群の反転電流ミラ
ー回路の残余のＦＥＴのソースとを接続すればよい。
【００２３】次に、本電流ミラー回路を適用した基準電
圧発生回路及び発光素子駆動回路の実施の形態を図３を
基に説明する。尚、図３は発光素子駆動回路の全体構成
を示し、その内の点線で示す範囲内が基準電圧発生回路
である。また、同図中、図１あるいは図２と同一または
相当する個所は同一の符号にて示している。
圧発生回路及び発光素子駆動回路の実施の形態を図３を
基に説明する。尚、図３は発光素子駆動回路の全体構成
を示し、その内の点線で示す範囲内が基準電圧発生回路
である。また、同図中、図１あるいは図２と同一または
相当する個所は同一の符号にて示している。
【００２４】高電位側電源ＶDDには、図２で示したＦＥ
Ｔ Ｔ1〜Ｔ8より構成される電流ミラー回路を備え、こ
れらＦＥＴ Ｔ1〜Ｔ8は同一仕様のｎチャンネル電界効
果トランジスタである。但し、図２との相違点として、
この電流ミラー回路を構成する第一群の反転電流ミラー
回路Ｃ1，Ｃ2のＦＥＴ Ｔ1〜Ｔ4と、第二群の反転電流
ミラー回路Ｃ3，Ｃ4のＦＥＴ Ｔ5〜Ｔ8との間の各経路
には、ＦＥＴ Ｔ9〜Ｔ12が直列に挿入されている。そし
て、ＦＥＴ Ｔ9〜Ｔ12の各ゲートに一定のバイアスを
与えることで、ＦＥＴ Ｔ5〜Ｔ8のドレイン電圧の変化
を抑制することが可能となっている。従って、高精度の
電流ミラー回路が実現される。
Ｔ Ｔ1〜Ｔ8より構成される電流ミラー回路を備え、こ
れらＦＥＴ Ｔ1〜Ｔ8は同一仕様のｎチャンネル電界効
果トランジスタである。但し、図２との相違点として、
この電流ミラー回路を構成する第一群の反転電流ミラー
回路Ｃ1，Ｃ2のＦＥＴ Ｔ1〜Ｔ4と、第二群の反転電流
ミラー回路Ｃ3，Ｃ4のＦＥＴ Ｔ5〜Ｔ8との間の各経路
には、ＦＥＴ Ｔ9〜Ｔ12が直列に挿入されている。そし
て、ＦＥＴ Ｔ9〜Ｔ12の各ゲートに一定のバイアスを
与えることで、ＦＥＴ Ｔ5〜Ｔ8のドレイン電圧の変化
を抑制することが可能となっている。従って、高精度の
電流ミラー回路が実現される。
【００２５】互いに等しい電流を取出すことのできるＦ
ＥＴ Ｔ6，Ｔ8のソースには、ＦＥＴ対を構成する同一
仕様のＦＥＴ Ｔ13，Ｔ14の各ドレインに接続される。
ＦＥＴ Ｔ13，Ｔ14は、ゲートを共通にするとともに、
ソースは順方向にバイアスされるダイオードＤ1，Ｄ2を
介して低電位側電源ＶSSに接続されている。
ＥＴ Ｔ6，Ｔ8のソースには、ＦＥＴ対を構成する同一
仕様のＦＥＴ Ｔ13，Ｔ14の各ドレインに接続される。
ＦＥＴ Ｔ13，Ｔ14は、ゲートを共通にするとともに、
ソースは順方向にバイアスされるダイオードＤ1，Ｄ2を
介して低電位側電源ＶSSに接続されている。
【００２６】一方、もう一つの等しい電流を取出すこと
のできるＦＥＴ Ｔ5，Ｔ7のソースは、ＦＥＴ対を構成
する同仕様のＦＥＴ Ｔ15，Ｔ16の各ドレインに接続さ
れている。ＦＥＴ Ｔ15，Ｔ16はゲートを共通接続する
とともに、ＦＥＴ Ｔ15のソースには順方向にバイアス
されたダイオードＤ3を介して、ＦＥＴ Ｔ16のソース
は可変抵抗ＶＲを介して低電位側電源ＶSSに接続されて
いる。そして、共通接続されたゲート電位が基準電圧Ｖ
REFとなる。
のできるＦＥＴ Ｔ5，Ｔ7のソースは、ＦＥＴ対を構成
する同仕様のＦＥＴ Ｔ15，Ｔ16の各ドレインに接続さ
れている。ＦＥＴ Ｔ15，Ｔ16はゲートを共通接続する
とともに、ＦＥＴ Ｔ15のソースには順方向にバイアス
されたダイオードＤ3を介して、ＦＥＴ Ｔ16のソース
は可変抵抗ＶＲを介して低電位側電源ＶSSに接続されて
いる。そして、共通接続されたゲート電位が基準電圧Ｖ
REFとなる。
【００２７】更に、ドレインが高電位側電源ＶDDに、ソ
ースが順方向にバイアスされるダイオードＤ6に接続し
たＦＥＴ Ｔ19を備え、ダイオードＤ6のカソードは電圧
降下用ＦＥＴ Ｔ9〜Ｔ12のゲートとＦＥＴ Ｔ20，Ｔ22
のドレインに接続される。ＦＥＴ Ｔ20のソースは順方
向にバイアスされ直列に接続された二つのダイオードＤ
7，Ｄ8を介して、ゲート・ソースが短絡されピンチオフ
抵抗として動作するＦＥＴ Ｔ21のドレインに接続され
る。また、ＦＥＴ Ｔ22の側もＦＥＴ Ｔ20と同様にダ
イオードＤ9，Ｄ10、ＦＥＴ Ｔ23が接続される。ＦＥ
Ｔ Ｔ19のゲートは、順方向にバイアスされるダイオー
ドＤ4と抵抗ｒ1の直列回路を介して高電位側電源ＶDDと
ＦＥＴ Ｔ17のドレインに接続される。そして、ＦＥＴ
Ｔ17のゲートはＦＥＴ Ｔ20のゲートと共通接続さ
れ、ＦＥＴ Ｔ17のソースは他のＦＥＴ Ｔ18と順方向
バイアスされたダイオードＤ5を介して低電位側電源Ｖ
SSに接続される。また、ＦＥＴ Ｔ18のゲートは、ＦＥ
Ｔ Ｔ15，Ｔ16のゲートと共通接続されている。
ースが順方向にバイアスされるダイオードＤ6に接続し
たＦＥＴ Ｔ19を備え、ダイオードＤ6のカソードは電圧
降下用ＦＥＴ Ｔ9〜Ｔ12のゲートとＦＥＴ Ｔ20，Ｔ22
のドレインに接続される。ＦＥＴ Ｔ20のソースは順方
向にバイアスされ直列に接続された二つのダイオードＤ
7，Ｄ8を介して、ゲート・ソースが短絡されピンチオフ
抵抗として動作するＦＥＴ Ｔ21のドレインに接続され
る。また、ＦＥＴ Ｔ22の側もＦＥＴ Ｔ20と同様にダ
イオードＤ9，Ｄ10、ＦＥＴ Ｔ23が接続される。ＦＥ
Ｔ Ｔ19のゲートは、順方向にバイアスされるダイオー
ドＤ4と抵抗ｒ1の直列回路を介して高電位側電源ＶDDと
ＦＥＴ Ｔ17のドレインに接続される。そして、ＦＥＴ
Ｔ17のゲートはＦＥＴ Ｔ20のゲートと共通接続さ
れ、ＦＥＴ Ｔ17のソースは他のＦＥＴ Ｔ18と順方向
バイアスされたダイオードＤ5を介して低電位側電源Ｖ
SSに接続される。また、ＦＥＴ Ｔ18のゲートは、ＦＥ
Ｔ Ｔ15，Ｔ16のゲートと共通接続されている。
【００２８】ＦＥＴ Ｔ19のゲートは抵抗ｒ2を介して
外部端子に導かれている。この外部端子にコンデンサ等
から構成される平滑回路を接続することで、この電位の
変動を抑制し、耐雑音性を高めることができる。この端
子と各々の電源ＶDD，ＶSSの端子間に挿入され逆バイア
スされているダイオードＤR1，ＤR2は、静電気保護回路
として機能し、ＦＥＴ Ｔ19のゲートをサージから保護
する為のものである。
外部端子に導かれている。この外部端子にコンデンサ等
から構成される平滑回路を接続することで、この電位の
変動を抑制し、耐雑音性を高めることができる。この端
子と各々の電源ＶDD，ＶSSの端子間に挿入され逆バイア
スされているダイオードＤR1，ＤR2は、静電気保護回路
として機能し、ＦＥＴ Ｔ19のゲートをサージから保護
する為のものである。
【００２９】次に、本発明における基準電圧発生の原理
について図４を基にして説明する。なお、各素子の番号
は図３に準じている。図４は図３の基準電圧発生回路の
部分のみを取出したもので、ＦＥＴ Ｔ15，Ｔ16の２個
のｎチャンネル電界効果トランジスタと、ＦＥＴ Ｔ20
及びダイオードＤ7，Ｄ8から構成されてＦＥＴ Ｔ15の
ゲートとドレインの間に挿入される素子を単に電圧ＶD
と表し、また、ピンチオフ抵抗の役割を果たすＦＥＴ
Ｔ21は抵抗ｒで表している。ＦＥＴ Ｔ15のソースには
順方向接続されたダイオードＤ3、ＦＥＴ Ｔ16のソー
スには可変抵抗ＶＲが接続される。
について図４を基にして説明する。なお、各素子の番号
は図３に準じている。図４は図３の基準電圧発生回路の
部分のみを取出したもので、ＦＥＴ Ｔ15，Ｔ16の２個
のｎチャンネル電界効果トランジスタと、ＦＥＴ Ｔ20
及びダイオードＤ7，Ｄ8から構成されてＦＥＴ Ｔ15の
ゲートとドレインの間に挿入される素子を単に電圧ＶD
と表し、また、ピンチオフ抵抗の役割を果たすＦＥＴ
Ｔ21は抵抗ｒで表している。ＦＥＴ Ｔ15のソースには
順方向接続されたダイオードＤ3、ＦＥＴ Ｔ16のソー
スには可変抵抗ＶＲが接続される。
【００３０】ＦＥＴ Ｔ15，Ｔ16のドレインには、前記
電流ミラー回路のＦＥＴ Ｔ5，Ｔ7のソースに接続され
るので、等しい電流値の電流ＩDS15，ＩDS16が流入す
る。また、両ＦＥＴ Ｔ15，Ｔ16はゲートを共通として
いるので、ソース電位も等しくならなければならない。
ＦＥＴ Ｔ15のソースには順方向ダイオードＤ3が接続
され、電圧降下ＶONが発生している。一方、ＦＥＴ Ｔ
16のソースには、可変抵抗ＶＲが接続され、かつこの抵
抗ＶＲの両端に発生する電圧降下はＶONと等しくなけれ
ばならない。故に、ＩDS＝ＶON／ＲVRの関係によって、
二つのＦＥＴ Ｔ15，Ｔ16に流れる各電流ＩDSが決定さ
れる。なお、ＲVRは抵抗ＶＲの抵抗値である。
電流ミラー回路のＦＥＴ Ｔ5，Ｔ7のソースに接続され
るので、等しい電流値の電流ＩDS15，ＩDS16が流入す
る。また、両ＦＥＴ Ｔ15，Ｔ16はゲートを共通として
いるので、ソース電位も等しくならなければならない。
ＦＥＴ Ｔ15のソースには順方向ダイオードＤ3が接続
され、電圧降下ＶONが発生している。一方、ＦＥＴ Ｔ
16のソースには、可変抵抗ＶＲが接続され、かつこの抵
抗ＶＲの両端に発生する電圧降下はＶONと等しくなけれ
ばならない。故に、ＩDS＝ＶON／ＲVRの関係によって、
二つのＦＥＴ Ｔ15，Ｔ16に流れる各電流ＩDSが決定さ
れる。なお、ＲVRは抵抗ＶＲの抵抗値である。
【００３１】一方、基準電位ＶREFについて説明する
と、ＦＥＴ Ｔ15，Ｔ16のドレイン・ソース間電圧ＶDS
に対するドレイン電流ＩDSの特性(静特性)は、図５の実
線で表される。ＦＥＴ Ｔ15については、そのゲート・
ドレイン間に電圧ＶDからなる回路が接続されているの
で、その動作点は、ＶDS＝ＶGSを表す点線Ａに対して電
圧ＶDだけこれを右方向に移動した点線Ｂの上に存在す
ることになる。また、ＦＥＴ Ｔ15とＴ16の各ドレイン
には、ＶON／ＲVRで規定されて電流ミラー回路の作用に
より互いに等しい電流が流入するため、特性線Ｂの上の
ドレイン電流値がＶON／ＲVRである交点Ｐに一意に決定
される。その結果、ゲートバイアス電圧ＶGS15，ＶGS16
も決定されることになる。この動作点Ｐは、たとえＦＥ
Ｔ Ｔ15，Ｔ16の共通ゲート電位や、ＦＥＴ Ｔ15のド
レイン電位が、雑音等の外乱で変動しようとしても、前
記電流ミラー回路とＦＥＴ Ｔ15のゲート・ドレイン間
に挿入される帰還回路の作用により安定する。また、こ
の帰還回路の作用は、前記電流ミラー回路に接続される
他のＦＥＴ Ｔ13，Ｔ14によるＦＥＴ対にも当てはま
る。この場合、ＦＥＴ対の一方のソースに可変抵抗は接
続されていないが、上記可変抵抗ＶＲの値ＲVRを変化さ
せることで、ＦＥＴ Ｔ15，Ｔ16に流れる合等しい電流
の値を決定でき、一方、電流ミラー回路でこの電流値と
対の関係で表される電流がＦＥＴ Ｔ13，Ｔ14のＦＥＴ
対の回路に流入するため、単一の可変抵抗ＶＲにより、
ＦＥＴ Ｔ13〜Ｔ16に流入する電流値を制御できること
になる。
と、ＦＥＴ Ｔ15，Ｔ16のドレイン・ソース間電圧ＶDS
に対するドレイン電流ＩDSの特性(静特性)は、図５の実
線で表される。ＦＥＴ Ｔ15については、そのゲート・
ドレイン間に電圧ＶDからなる回路が接続されているの
で、その動作点は、ＶDS＝ＶGSを表す点線Ａに対して電
圧ＶDだけこれを右方向に移動した点線Ｂの上に存在す
ることになる。また、ＦＥＴ Ｔ15とＴ16の各ドレイン
には、ＶON／ＲVRで規定されて電流ミラー回路の作用に
より互いに等しい電流が流入するため、特性線Ｂの上の
ドレイン電流値がＶON／ＲVRである交点Ｐに一意に決定
される。その結果、ゲートバイアス電圧ＶGS15，ＶGS16
も決定されることになる。この動作点Ｐは、たとえＦＥ
Ｔ Ｔ15，Ｔ16の共通ゲート電位や、ＦＥＴ Ｔ15のド
レイン電位が、雑音等の外乱で変動しようとしても、前
記電流ミラー回路とＦＥＴ Ｔ15のゲート・ドレイン間
に挿入される帰還回路の作用により安定する。また、こ
の帰還回路の作用は、前記電流ミラー回路に接続される
他のＦＥＴ Ｔ13，Ｔ14によるＦＥＴ対にも当てはま
る。この場合、ＦＥＴ対の一方のソースに可変抵抗は接
続されていないが、上記可変抵抗ＶＲの値ＲVRを変化さ
せることで、ＦＥＴ Ｔ15，Ｔ16に流れる合等しい電流
の値を決定でき、一方、電流ミラー回路でこの電流値と
対の関係で表される電流がＦＥＴ Ｔ13，Ｔ14のＦＥＴ
対の回路に流入するため、単一の可変抵抗ＶＲにより、
ＦＥＴ Ｔ13〜Ｔ16に流入する電流値を制御できること
になる。
【００３２】残余の回路素子は、ＦＥＴ Ｔ9〜Ｔ12及
びＦＥＴ Ｔ20，Ｔ22に適切なバイアス電圧を与えるた
めに設けられたものである。
びＦＥＴ Ｔ20，Ｔ22に適切なバイアス電圧を与えるた
めに設けられたものである。
【００３３】次に発光素子駆動回路について説明する。
先の基準電圧発生回路により生成された電位ＶREFがＦ
ＥＴ Ｔ24のゲートに導かれ、そのソースは順方向接続
されたダイオードＤ12を介して低電位側電源ＶSSに接続
される。ＦＥＴ Ｔ24のドレインは、差動ＦＥＴ対を構
成するＦＥＴＴ25，Ｔ26の共通ソースに接続され、さら
に、ＦＥＴ Ｔ25のドレインは、抵抗ｒ3を介して高電
位側電源ＶDDと接続される。一方、発光素子（発光ダイ
オード：ＬＥＤ）は、ＦＥＴ Ｔ26のドレインと高電位
側電源ＶDDとの間に接続される。
先の基準電圧発生回路により生成された電位ＶREFがＦ
ＥＴ Ｔ24のゲートに導かれ、そのソースは順方向接続
されたダイオードＤ12を介して低電位側電源ＶSSに接続
される。ＦＥＴ Ｔ24のドレインは、差動ＦＥＴ対を構
成するＦＥＴＴ25，Ｔ26の共通ソースに接続され、さら
に、ＦＥＴ Ｔ25のドレインは、抵抗ｒ3を介して高電
位側電源ＶDDと接続される。一方、発光素子（発光ダイ
オード：ＬＥＤ）は、ＦＥＴ Ｔ26のドレインと高電位
側電源ＶDDとの間に接続される。
【００３４】基準電位ＶREFが接続されたＦＥＴ Ｔ24
及びこのソースに接続されたダイオードＤ12の電気的特
性が、先に説明した基準電圧発生回路のＦＥＴ Ｔ15と
ダイオードＤ3の電気的特性に対し相似の関係が満足さ
れると、ＦＥＴ Ｔ24のドレインには、前記基準電圧発
生回路で規定される定電流を流入することができる。例
えば、ＦＥＴ Ｔ24のゲート幅ＷG24をＦＥＴ Ｔ15の
ゲート幅ＷG15のＭ倍に、ダイオードＤ12の面積をダイ
オードＤ3の面積のＭ倍に設定すると、ＦＥＴＴ24を流
れる電流ＩDS24は可変抵抗ＶＲで決定され前記電流ミラ
ー回路を流れる電流値ＩDSに対しＭ倍とすることが可能
である。
及びこのソースに接続されたダイオードＤ12の電気的特
性が、先に説明した基準電圧発生回路のＦＥＴ Ｔ15と
ダイオードＤ3の電気的特性に対し相似の関係が満足さ
れると、ＦＥＴ Ｔ24のドレインには、前記基準電圧発
生回路で規定される定電流を流入することができる。例
えば、ＦＥＴ Ｔ24のゲート幅ＷG24をＦＥＴ Ｔ15の
ゲート幅ＷG15のＭ倍に、ダイオードＤ12の面積をダイ
オードＤ3の面積のＭ倍に設定すると、ＦＥＴＴ24を流
れる電流ＩDS24は可変抵抗ＶＲで決定され前記電流ミラ
ー回路を流れる電流値ＩDSに対しＭ倍とすることが可能
である。
【００３５】電流ＩDS24は、ＦＥＴ Ｔ25，Ｔ26を流れ
る電流の合計値であり、この差動ＦＥＴ対のゲートに互
いに相補的な二値論理信号を入力すると、一方のＦＥＴ
がＯＮ、他方がＯＦＦの状況を作ることができる。すな
わち、電流ＩDS24をＦＥＴＴ25，Ｔ26に交互に振り分け
ることができる。従って、例えばＦＥＴ Ｔ26に論理
「１」の信号が入力され、ＦＥＴ Ｔ25に論理「０」の
信号が入力された場合には、ほとんどの電流ＩDS24がＦ
ＥＴ Ｔ26を流れ、発光素子ＬＥＤが発光する。逆に、
ＦＥＴ Ｔ26に論理「０」、ＦＥＴ Ｔ25に論理「１」
の信号が入力された場合には、電流ＩDS24はほとんどＦ
ＥＴ Ｔ25と抵抗ｒ3を流れ得るため、発光素子ＬＥＤ
は消光する。
る電流の合計値であり、この差動ＦＥＴ対のゲートに互
いに相補的な二値論理信号を入力すると、一方のＦＥＴ
がＯＮ、他方がＯＦＦの状況を作ることができる。すな
わち、電流ＩDS24をＦＥＴＴ25，Ｔ26に交互に振り分け
ることができる。従って、例えばＦＥＴ Ｔ26に論理
「１」の信号が入力され、ＦＥＴ Ｔ25に論理「０」の
信号が入力された場合には、ほとんどの電流ＩDS24がＦ
ＥＴ Ｔ26を流れ、発光素子ＬＥＤが発光する。逆に、
ＦＥＴ Ｔ26に論理「０」、ＦＥＴ Ｔ25に論理「１」
の信号が入力された場合には、電流ＩDS24はほとんどＦ
ＥＴ Ｔ25と抵抗ｒ3を流れ得るため、発光素子ＬＥＤ
は消光する。
【００３６】発光素子ＬＥＤの発光強度は電流ＩDS24で
決定される。電流ＩDS24はＦＥＴＴ24を介して基準電位
ＶREFにのみ依存し、これは前記基準電圧発生回路の可
変抵抗ＶＲにのみよって変化させることができる。そし
て、この電位ＶREFは先の議論からも明らかな様に、電
源ＶDD，ＶSSの電圧変動や雑音等にほとんど影響されな
い。一度可変抵抗ＶＲの抵抗値ＲVRを決定すると、その
後、電流ＩDS24は不変となって、発光素子ＬＥＤは極め
て安定的に発光することが可能となる。
決定される。電流ＩDS24はＦＥＴＴ24を介して基準電位
ＶREFにのみ依存し、これは前記基準電圧発生回路の可
変抵抗ＶＲにのみよって変化させることができる。そし
て、この電位ＶREFは先の議論からも明らかな様に、電
源ＶDD，ＶSSの電圧変動や雑音等にほとんど影響されな
い。一度可変抵抗ＶＲの抵抗値ＲVRを決定すると、その
後、電流ＩDS24は不変となって、発光素子ＬＥＤは極め
て安定的に発光することが可能となる。
【００３７】この発光素子駆動回路の利点は、基準電圧
発生回路に用いいられる素子Ｔ15，Ｔ16，Ｄ3と相似の
素子Ｔ24，Ｄ12を用いるのみで、基準電流に相似な電流
値を設定できることにある。従って、本発明ではこの特
徴を発光素子駆動用の回路に適用したが、これに限定さ
れるものではなく、例えば差動増幅器、差動論理回路、
またー般の増幅回路にも適用可能である。すなわち、一
つの集積化された回路の種々のブロックでそれぞれ異な
る動作電流は、この基準電圧ＶREFに対してＦＥＴ Ｔ2
4及びダイオードＤ12に相当する素子の相似係数を変え
ることのみで規定することが可能となり、回路全体の消
費電流が簡単に設定可能となる。
発生回路に用いいられる素子Ｔ15，Ｔ16，Ｄ3と相似の
素子Ｔ24，Ｄ12を用いるのみで、基準電流に相似な電流
値を設定できることにある。従って、本発明ではこの特
徴を発光素子駆動用の回路に適用したが、これに限定さ
れるものではなく、例えば差動増幅器、差動論理回路、
またー般の増幅回路にも適用可能である。すなわち、一
つの集積化された回路の種々のブロックでそれぞれ異な
る動作電流は、この基準電圧ＶREFに対してＦＥＴ Ｔ2
4及びダイオードＤ12に相当する素子の相似係数を変え
ることのみで規定することが可能となり、回路全体の消
費電流が簡単に設定可能となる。
【００３８】なお、本発明の電流ミラー回路と基準電圧
発生回路及び発光素子駆動回路を構成するのに、種々の
ｎチャンネル電界効果トランジスタを適用することがで
きる。例えば、前記ｎチャンネル電界効果トランジスタ
（ＦＥＴ）として、ガリウム砒素（ＧａＡｓ）をチャネ
ル材料とするショットキー電界効果トランジスタ（Ｇａ
Ａｓ−ＭＥＳＦＥＴ）を用いることにより、光通信分野
で高周波特性の向上を図ることができる等の優れた効果
が得られる。
発生回路及び発光素子駆動回路を構成するのに、種々の
ｎチャンネル電界効果トランジスタを適用することがで
きる。例えば、前記ｎチャンネル電界効果トランジスタ
（ＦＥＴ）として、ガリウム砒素（ＧａＡｓ）をチャネ
ル材料とするショットキー電界効果トランジスタ（Ｇａ
Ａｓ−ＭＥＳＦＥＴ）を用いることにより、光通信分野
で高周波特性の向上を図ることができる等の優れた効果
が得られる。
【００３９】
【発明の効果】以上説明したように本発明によれば、ｎ
チャンネル電界効果トランジスタで構成され高電位側電
源に適用させることができる電流ミラー回路を提供する
ことができ、高周波特性等に優れた様々な回路を実現す
ることができる。
チャンネル電界効果トランジスタで構成され高電位側電
源に適用させることができる電流ミラー回路を提供する
ことができ、高周波特性等に優れた様々な回路を実現す
ることができる。
【００４０】また、本発明の基準電圧発生回路によれ
ば、この高電位側電源に適応された電流ミラー回路に、
低電位側電源に適応された他の電流ミラー回路を接続し
て電流モードで動作させるようにしたので、これらの電
源変動等の影響を受けない一定の基準電圧を得ることが
できる。
ば、この高電位側電源に適応された電流ミラー回路に、
低電位側電源に適応された他の電流ミラー回路を接続し
て電流モードで動作させるようにしたので、これらの電
源変動等の影響を受けない一定の基準電圧を得ることが
できる。
【００４１】また、本発明の発光素子駆動回路によれ
ば、この電流ミラー回路を用いた基準電圧発生回路より
出力される前記基準電圧に基づいて、発光素子を駆動す
るための駆動電力が設定されるので、発光素子の発光時
の光強度を一定にすることができ、高品位の光通信等を
行うことができる。
ば、この電流ミラー回路を用いた基準電圧発生回路より
出力される前記基準電圧に基づいて、発光素子を駆動す
るための駆動電力が設定されるので、発光素子の発光時
の光強度を一定にすることができ、高品位の光通信等を
行うことができる。
【図１】実施の形態に係る電流ミラー回路の基本構成を
示す回路図である。
示す回路図である。
【図２】実施の形態に係る他の電流ミラー回路の構成を
示す回路図である。
示す回路図である。
【図３】実施の形態に係る基準電圧発生回路及び発光素
子駆動回路の構成を示す回路図である。
子駆動回路の構成を示す回路図である。
【図４】実施の形態に係る基準電圧発生回路の作動を説
明するための説明図である。
明するための説明図である。
【図５】実施の形態に係る基準電圧発生回路の作動を更
に説明するための説明図である。
に説明するための説明図である。
【図６】従来の電流ミラー回路の構成を示す回路図であ
る。
る。
Ｔ1〜Ｔ26…ｎチャンネル電界効果トランジスタ、Ｄ1〜
Ｄ12，ＤR1，ＤR2…ダイオード、ｒ1〜ｒ3…抵抗、ＶＲ
…可変抵抗、ＬＥＤ…発光素子、Ｃ1〜Ｃ4…ＦＥＴ対。
Ｄ12，ＤR1，ＤR2…ダイオード、ｒ1〜ｒ3…抵抗、ＶＲ
…可変抵抗、ＬＥＤ…発光素子、Ｃ1〜Ｃ4…ＦＥＴ対。
Claims (6)
- 【請求項１】 互いに特性の等しい二つのｎチャンネル
電界効果トランジスタであって、それぞれのソースとゲ
ートをたすきがけ接続し両方のドレインを高電位側電源
に適応した第一のＦＥＴ対と、 特性が前記ｎチャンネル電界効果トランジスタと等しい
二つのｎチャンネル電界効果トランジスタであって、そ
れぞれのソースとゲートをたすきがけ接続し、一方のｎ
チャンネル電界効果トランジスタのドレインは前記第一
のＦＥＴ対の一方のｎチャンネル電界効果トランジスタ
のソースに、他のｎチャンネル電界効果トランジスタの
ドレインを高電位側電源に適応した第二のＦＥＴ対とで
構成され、 前記第一のＦＥＴ対の他のｎチャンネル電
界効果トランジスタのソースから取出す電流と、前記第
二のＦＥＴ対の他のｎチャンネル電界効果トランジスタ
のソースから取出す電流とを等しくした、ことを特徴と
する電流ミラー回路。 - 【請求項２】 請求項１に記載の電流ミラー回路をｍ組
含む回路であって、第ｉ組目(１＜ｉ＜ｍ)の前記第二の
ＦＥＴ対の他のｎチャンネル電界効果トランジスタのド
レインを第ｉ＋１組目の前記第一のＦＥＴ対の他のｎチ
ャンネル電界効果トランジスタのソースに適応し、 以後前記適応を相互の組の各々のｎチャンネル電界効果
トランジスタの適応を繰り返し、かつ第ｎ組目の前記第
二のＦＥＴ対の他のｎチャンネル電界効果トランジスタ
のドレインを第一組目の前記他のｎチャンネル電界効果
トランジスタのソースに適応することで周管状に構成さ
れ、 前記ｍ組の前記第二のＦＥＴ対の一方のｎチャンネル電
界効果トランジスタｍ個のそれぞれのソースから出力さ
れる第一の電流を全て等しくし、前記ｍ組の前記第二の
ＦＥＴ対の他のｎチャンネル電界効果トランジスタｍ個
のそれぞれのソースから出力される第二の電流を全て等
しくした、ことを特徴とする電流ミラー回路。 - 【請求項３】 前記組の数ｎが２である請求項２に記載
の電流ミラー回路。 - 【請求項４】 請求項３に記載の電流ミラー回路と、 特性の等しい二個のｎチャンネル電界効果トランジスタ
であって、ゲートが共通接続され、それぞれのソースを
低電位側電源に適応し、かつそれぞれのドレインが前記
電流ミラー回路の第一の電流を出力するソースあるいは
第二の電流を出力するソースのうちいずれか一方のソー
スに適応した第二の電流ミラー回路とを備え、 前記共通接続されたゲートに基準電圧を発生することを
特徴とする基準電圧発生回路。 - 【請求項５】 請求項４の基準電圧発生回路と、 一つのｎチャンネル電界効果トランジスタであって、二
つのソースが共通接続され、それぞれのゲートに相補的
な信号が供給され、一方のｎチャンネル電界効果トラン
ジスタのドレインと高電位側電源との間に発光素子が適
応し、他方のｎチャンネル電界効果トランジスタのドレ
インが高電位側電源に適応した差動回路と、 ゲートが前記基準電圧に接続され、ソースは低電位側電
源に適応し、ドレインは前記差動回路の共通接続された
ソースと接続されるｎチャンネル電界効果トランジスタ
で構成され、 前記相補的な信号により前記発光素子の発光、消光を制
御することを特徴とする発光素子駆動回路。 - 【請求項６】 前記ｎチャンネル電界効果トランジスタ
はＧａＡｓをチャネル材料とするショットキー電界効果
トランジスタであることを特徴とする請求項１ないし請
求項５に記載の電流ミラー回路、基準電圧発生回路、発
光素子駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384396A JP3266177B2 (ja) | 1996-09-04 | 1996-09-04 | 電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路 |
| US08/922,682 US5880582A (en) | 1996-09-04 | 1997-09-03 | Current mirror circuit and reference voltage generating and light emitting element driving circuits using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23384396A JP3266177B2 (ja) | 1996-09-04 | 1996-09-04 | 電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079627A JPH1079627A (ja) | 1998-03-24 |
| JP3266177B2 true JP3266177B2 (ja) | 2002-03-18 |
Family
ID=16961444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23384396A Expired - Fee Related JP3266177B2 (ja) | 1996-09-04 | 1996-09-04 | 電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5880582A (ja) |
| JP (1) | JP3266177B2 (ja) |
Families Citing this family (99)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19621749C2 (de) * | 1996-05-30 | 1998-07-16 | Siemens Ag | Schaltungsanordnung zum Erzeugen eines Widerstandsverhaltens mit einstellbarem positiven Temperaturkoeffizienten sowie Verwendung dieser Schaltungsanordnung |
| JPH1140840A (ja) * | 1997-07-16 | 1999-02-12 | Sumitomo Electric Ind Ltd | 光受信器 |
| CA2242720C (en) * | 1998-07-09 | 2000-05-16 | Ibm Canada Limited-Ibm Canada Limitee | Programmable led driver |
| US7569849B2 (en) * | 2001-02-16 | 2009-08-04 | Ignis Innovation Inc. | Pixel driver circuit and pixel circuit having the pixel driver circuit |
| JP2002261381A (ja) * | 2001-02-28 | 2002-09-13 | Hamamatsu Photonics Kk | 駆動電流供給回路 |
| CA2419704A1 (en) | 2003-02-24 | 2004-08-24 | Ignis Innovation Inc. | Method of manufacturing a pixel with organic light-emitting diode |
| CA2443206A1 (en) | 2003-09-23 | 2005-03-23 | Ignis Innovation Inc. | Amoled display backplanes - pixel driver circuits, array architecture, and external compensation |
| CA2472671A1 (en) | 2004-06-29 | 2005-12-29 | Ignis Innovation Inc. | Voltage-programming scheme for current-driven amoled displays |
| CA2490858A1 (en) | 2004-12-07 | 2006-06-07 | Ignis Innovation Inc. | Driving method for compensated voltage-programming of amoled displays |
| US10012678B2 (en) | 2004-12-15 | 2018-07-03 | Ignis Innovation Inc. | Method and system for programming, calibrating and/or compensating, and driving an LED display |
| US10013907B2 (en) | 2004-12-15 | 2018-07-03 | Ignis Innovation Inc. | Method and system for programming, calibrating and/or compensating, and driving an LED display |
| KR20070101275A (ko) | 2004-12-15 | 2007-10-16 | 이그니스 이노베이션 인크. | 발광 소자를 프로그래밍하고, 교정하고, 구동시키기 위한방법 및 시스템 |
| US20140111567A1 (en) | 2005-04-12 | 2014-04-24 | Ignis Innovation Inc. | System and method for compensation of non-uniformities in light emitting device displays |
| US9280933B2 (en) | 2004-12-15 | 2016-03-08 | Ignis Innovation Inc. | System and methods for extraction of threshold and mobility parameters in AMOLED displays |
| US9171500B2 (en) | 2011-05-20 | 2015-10-27 | Ignis Innovation Inc. | System and methods for extraction of parasitic parameters in AMOLED displays |
| US9799246B2 (en) | 2011-05-20 | 2017-10-24 | Ignis Innovation Inc. | System and methods for extraction of threshold and mobility parameters in AMOLED displays |
| US9275579B2 (en) | 2004-12-15 | 2016-03-01 | Ignis Innovation Inc. | System and methods for extraction of threshold and mobility parameters in AMOLED displays |
| US8576217B2 (en) | 2011-05-20 | 2013-11-05 | Ignis Innovation Inc. | System and methods for extraction of threshold and mobility parameters in AMOLED displays |
| CA2495726A1 (en) | 2005-01-28 | 2006-07-28 | Ignis Innovation Inc. | Locally referenced voltage programmed pixel for amoled displays |
| CA2496642A1 (en) | 2005-02-10 | 2006-08-10 | Ignis Innovation Inc. | Fast settling time driving method for organic light-emitting diode (oled) displays based on current programming |
| CN102663977B (zh) * | 2005-06-08 | 2015-11-18 | 伊格尼斯创新有限公司 | 用于驱动发光器件显示器的方法和*** |
| CA2518276A1 (en) | 2005-09-13 | 2007-03-13 | Ignis Innovation Inc. | Compensation technique for luminance degradation in electro-luminance devices |
| US9269322B2 (en) | 2006-01-09 | 2016-02-23 | Ignis Innovation Inc. | Method and system for driving an active matrix display circuit |
| US9489891B2 (en) | 2006-01-09 | 2016-11-08 | Ignis Innovation Inc. | Method and system for driving an active matrix display circuit |
| CA2570898C (en) | 2006-01-09 | 2008-08-05 | Ignis Innovation Inc. | Method and system for driving an active matrix display circuit |
| EP2008264B1 (en) | 2006-04-19 | 2016-11-16 | Ignis Innovation Inc. | Stable driving scheme for active matrix displays |
| CA2556961A1 (en) | 2006-08-15 | 2008-02-15 | Ignis Innovation Inc. | Oled compensation technique based on oled capacitance |
| JP4878243B2 (ja) * | 2006-08-28 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 定電流回路 |
| JP5466694B2 (ja) | 2008-04-18 | 2014-04-09 | イグニス・イノベーション・インコーポレイテッド | 発光デバイス・ディスプレイのためのシステムおよび駆動方法 |
| CA2637343A1 (en) | 2008-07-29 | 2010-01-29 | Ignis Innovation Inc. | Improving the display source driver |
| US9370075B2 (en) | 2008-12-09 | 2016-06-14 | Ignis Innovation Inc. | System and method for fast compensation programming of pixels in a display |
| US9311859B2 (en) | 2009-11-30 | 2016-04-12 | Ignis Innovation Inc. | Resetting cycle for aging compensation in AMOLED displays |
| CA2688870A1 (en) | 2009-11-30 | 2011-05-30 | Ignis Innovation Inc. | Methode and techniques for improving display uniformity |
| US9384698B2 (en) | 2009-11-30 | 2016-07-05 | Ignis Innovation Inc. | System and methods for aging compensation in AMOLED displays |
| US10319307B2 (en) | 2009-06-16 | 2019-06-11 | Ignis Innovation Inc. | Display system with compensation techniques and/or shared level resources |
| CA2669367A1 (en) | 2009-06-16 | 2010-12-16 | Ignis Innovation Inc | Compensation technique for color shift in displays |
| US8669808B2 (en) * | 2009-09-14 | 2014-03-11 | Mediatek Inc. | Bias circuit and phase-locked loop circuit using the same |
| US8497828B2 (en) | 2009-11-12 | 2013-07-30 | Ignis Innovation Inc. | Sharing switch TFTS in pixel circuits |
| US10996258B2 (en) | 2009-11-30 | 2021-05-04 | Ignis Innovation Inc. | Defect detection and correction of pixel circuits for AMOLED displays |
| US8803417B2 (en) | 2009-12-01 | 2014-08-12 | Ignis Innovation Inc. | High resolution pixel architecture |
| CA2687631A1 (en) | 2009-12-06 | 2011-06-06 | Ignis Innovation Inc | Low power driving scheme for display applications |
| US10163401B2 (en) | 2010-02-04 | 2018-12-25 | Ignis Innovation Inc. | System and methods for extracting correlation curves for an organic light emitting device |
| US9881532B2 (en) | 2010-02-04 | 2018-01-30 | Ignis Innovation Inc. | System and method for extracting correlation curves for an organic light emitting device |
| CA2692097A1 (en) | 2010-02-04 | 2011-08-04 | Ignis Innovation Inc. | Extracting correlation curves for light emitting device |
| US10176736B2 (en) | 2010-02-04 | 2019-01-08 | Ignis Innovation Inc. | System and methods for extracting correlation curves for an organic light emitting device |
| US10089921B2 (en) | 2010-02-04 | 2018-10-02 | Ignis Innovation Inc. | System and methods for extracting correlation curves for an organic light emitting device |
| US20140313111A1 (en) | 2010-02-04 | 2014-10-23 | Ignis Innovation Inc. | System and methods for extracting correlation curves for an organic light emitting device |
| CA2696778A1 (en) * | 2010-03-17 | 2011-09-17 | Ignis Innovation Inc. | Lifetime, uniformity, parameter extraction methods |
| US8907991B2 (en) | 2010-12-02 | 2014-12-09 | Ignis Innovation Inc. | System and methods for thermal compensation in AMOLED displays |
| US9351368B2 (en) | 2013-03-08 | 2016-05-24 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| US9606607B2 (en) | 2011-05-17 | 2017-03-28 | Ignis Innovation Inc. | Systems and methods for display systems with dynamic power control |
| US20140368491A1 (en) | 2013-03-08 | 2014-12-18 | Ignis Innovation Inc. | Pixel circuits for amoled displays |
| US9886899B2 (en) | 2011-05-17 | 2018-02-06 | Ignis Innovation Inc. | Pixel Circuits for AMOLED displays |
| CN105869575B (zh) | 2011-05-17 | 2018-09-21 | 伊格尼斯创新公司 | 操作显示器的方法 |
| US9530349B2 (en) | 2011-05-20 | 2016-12-27 | Ignis Innovations Inc. | Charged-based compensation and parameter extraction in AMOLED displays |
| US9466240B2 (en) | 2011-05-26 | 2016-10-11 | Ignis Innovation Inc. | Adaptive feedback system for compensating for aging pixel areas with enhanced estimation speed |
| WO2012164475A2 (en) | 2011-05-27 | 2012-12-06 | Ignis Innovation Inc. | Systems and methods for aging compensation in amoled displays |
| EP2715711A4 (en) | 2011-05-28 | 2014-12-24 | Ignis Innovation Inc | SYSTEM AND METHOD FOR FAST COMPENSATION PROGRAMMING OF PIXELS ON A DISPLAY |
| US8901579B2 (en) | 2011-08-03 | 2014-12-02 | Ignis Innovation Inc. | Organic light emitting diode and method of manufacturing |
| US9070775B2 (en) | 2011-08-03 | 2015-06-30 | Ignis Innovations Inc. | Thin film transistor |
| US9385169B2 (en) | 2011-11-29 | 2016-07-05 | Ignis Innovation Inc. | Multi-functional active matrix organic light-emitting diode display |
| US9324268B2 (en) | 2013-03-15 | 2016-04-26 | Ignis Innovation Inc. | Amoled displays with multiple readout circuits |
| US10089924B2 (en) | 2011-11-29 | 2018-10-02 | Ignis Innovation Inc. | Structural and low-frequency non-uniformity compensation |
| US8937632B2 (en) | 2012-02-03 | 2015-01-20 | Ignis Innovation Inc. | Driving system for active-matrix displays |
| US9747834B2 (en) | 2012-05-11 | 2017-08-29 | Ignis Innovation Inc. | Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore |
| US8922544B2 (en) | 2012-05-23 | 2014-12-30 | Ignis Innovation Inc. | Display systems with compensation for line propagation delay |
| US9786223B2 (en) | 2012-12-11 | 2017-10-10 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| US9336717B2 (en) | 2012-12-11 | 2016-05-10 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| WO2014108879A1 (en) | 2013-01-14 | 2014-07-17 | Ignis Innovation Inc. | Driving scheme for emissive displays providing compensation for driving transistor variations |
| US9830857B2 (en) | 2013-01-14 | 2017-11-28 | Ignis Innovation Inc. | Cleaning common unwanted signals from pixel measurements in emissive displays |
| CA2894717A1 (en) | 2015-06-19 | 2016-12-19 | Ignis Innovation Inc. | Optoelectronic device characterization in array with shared sense line |
| US9721505B2 (en) | 2013-03-08 | 2017-08-01 | Ignis Innovation Inc. | Pixel circuits for AMOLED displays |
| EP2779147B1 (en) | 2013-03-14 | 2016-03-02 | Ignis Innovation Inc. | Re-interpolation with edge detection for extracting an aging pattern for AMOLED displays |
| CN105247462A (zh) | 2013-03-15 | 2016-01-13 | 伊格尼斯创新公司 | Amoled显示器的触摸分辨率的动态调整 |
| DE112014002086T5 (de) | 2013-04-22 | 2016-01-14 | Ignis Innovation Inc. | Prüfsystem für OLED-Anzeigebildschirme |
| US9437137B2 (en) | 2013-08-12 | 2016-09-06 | Ignis Innovation Inc. | Compensation accuracy |
| US9761170B2 (en) | 2013-12-06 | 2017-09-12 | Ignis Innovation Inc. | Correction for localized phenomena in an image array |
| US9741282B2 (en) | 2013-12-06 | 2017-08-22 | Ignis Innovation Inc. | OLED display system and method |
| US9502653B2 (en) | 2013-12-25 | 2016-11-22 | Ignis Innovation Inc. | Electrode contacts |
| US10997901B2 (en) | 2014-02-28 | 2021-05-04 | Ignis Innovation Inc. | Display system |
| US10176752B2 (en) | 2014-03-24 | 2019-01-08 | Ignis Innovation Inc. | Integrated gate driver |
| DE102015206281A1 (de) | 2014-04-08 | 2015-10-08 | Ignis Innovation Inc. | Anzeigesystem mit gemeinsam genutzten Niveauressourcen für tragbare Vorrichtungen |
| CA2872563A1 (en) | 2014-11-28 | 2016-05-28 | Ignis Innovation Inc. | High pixel density array architecture |
| CA2873476A1 (en) | 2014-12-08 | 2016-06-08 | Ignis Innovation Inc. | Smart-pixel display architecture |
| CA2879462A1 (en) | 2015-01-23 | 2016-07-23 | Ignis Innovation Inc. | Compensation for color variation in emissive devices |
| CA2886862A1 (en) | 2015-04-01 | 2016-10-01 | Ignis Innovation Inc. | Adjusting display brightness for avoiding overheating and/or accelerated aging |
| CA2889870A1 (en) | 2015-05-04 | 2016-11-04 | Ignis Innovation Inc. | Optical feedback system |
| CA2892714A1 (en) | 2015-05-27 | 2016-11-27 | Ignis Innovation Inc | Memory bandwidth reduction in compensation system |
| US10373554B2 (en) | 2015-07-24 | 2019-08-06 | Ignis Innovation Inc. | Pixels and reference circuits and timing techniques |
| CA2898282A1 (en) | 2015-07-24 | 2017-01-24 | Ignis Innovation Inc. | Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays |
| US10657895B2 (en) | 2015-07-24 | 2020-05-19 | Ignis Innovation Inc. | Pixels and reference circuits and timing techniques |
| CA2900170A1 (en) | 2015-08-07 | 2017-02-07 | Gholamreza Chaji | Calibration of pixel based on improved reference values |
| CA2908285A1 (en) | 2015-10-14 | 2017-04-14 | Ignis Innovation Inc. | Driver with multiple color pixel structure |
| CA2909813A1 (en) | 2015-10-26 | 2017-04-26 | Ignis Innovation Inc | High ppi pattern orientation |
| US10957500B2 (en) | 2016-07-15 | 2021-03-23 | Apple Inc. | Keyboard backlighting with reduced driver circuitry |
| DE102017222059A1 (de) | 2016-12-06 | 2018-06-07 | Ignis Innovation Inc. | Pixelschaltungen zur Minderung von Hysterese |
| US10714018B2 (en) | 2017-05-17 | 2020-07-14 | Ignis Innovation Inc. | System and method for loading image correction data for displays |
| US11025899B2 (en) | 2017-08-11 | 2021-06-01 | Ignis Innovation Inc. | Optical correction systems and methods for correcting non-uniformity of emissive display devices |
| US10971078B2 (en) | 2018-02-12 | 2021-04-06 | Ignis Innovation Inc. | Pixel measurement through data line |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4069460A (en) * | 1976-09-30 | 1978-01-17 | National Semiconductor Corporation | Current comparator circuit |
| JPS60211693A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | Ｍｏｓ増幅回路 |
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| US4816742A (en) * | 1988-02-16 | 1989-03-28 | North American Philips Corporation, Signetics Division | Stabilized current and voltage reference sources |
| US4994688A (en) * | 1988-05-25 | 1991-02-19 | Hitachi Ltd. | Semiconductor device having a reference voltage generating circuit |
| US4896121A (en) * | 1988-10-31 | 1990-01-23 | Hughes Aircraft Company | Current mirror for depletion-mode field effect transistor technology |
| US5126974A (en) * | 1989-01-20 | 1992-06-30 | Hitachi, Ltd. | Sense amplifier for a memory device |
| US5055720A (en) * | 1990-08-31 | 1991-10-08 | Simtek Corporation | Current mirror sense amplifier with reduced current consumption and enhanced output signal |
| US5543746A (en) * | 1993-06-08 | 1996-08-06 | National Semiconductor Corp. | Programmable CMOS current source having positive temperature coefficient |
-
1996
- 1996-09-04 JP JP23384396A patent/JP3266177B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-03 US US08/922,682 patent/US5880582A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1079627A (ja) | 1998-03-24 |
| US5880582A (en) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3266177B2 (ja) | 電流ミラー回路とそれを用いた基準電圧発生回路及び発光素子駆動回路 | |
| JP2525346B2 (ja) | 定電流源回路を有する差動増幅回路 | |
| US5311115A (en) | Enhancement-depletion mode cascode current mirror | |
| JP3510100B2 (ja) | カレントミラー回路および該カレントミラー回路を有する半導体集積回路 | |
| JPH1075133A (ja) | オペアンプ回路 | |
| EP0138823B1 (en) | A current source circuit having reduced error | |
| JP3476363B2 (ja) | バンドギャップ型基準電圧発生回路 | |
| US6528981B1 (en) | Low-voltage current mirror circuit | |
| US5635869A (en) | Current reference circuit | |
| US6914485B1 (en) | High voltage supply sensing high input resistance operational amplifier input stage | |
| US6525602B1 (en) | Input stage for a buffer with negative feed-back | |
| KR950016002A (ko) | 3치 입력 버퍼 회로 | |
| JP2795046B2 (ja) | 出力バッファ回路 | |
| JP3252875B2 (ja) | 電圧比較器 | |
| US6469548B1 (en) | Output buffer crossing point compensation | |
| JP2002232239A (ja) | 演算増幅器 | |
| US20050237106A1 (en) | Constant-current generating circuit | |
| JP2743729B2 (ja) | Ｅｃｌレベル出力回路およびｅｃｌ／ｄｃｆｌレベル変換入力回路ならびに半導体集積回路装置 | |
| JP3438878B2 (ja) | 定電流回路 | |
| JP3305057B2 (ja) | 増幅回路 | |
| JP3963251B2 (ja) | 電子回路 | |
| JP2615005B2 (ja) | 半導体集積回路 | |
| KR100265347B1 (ko) | 입력 버퍼링 장치 | |
| JP2748477B2 (ja) | 定電圧発生回路 | |
| JP2711030B2 (ja) | 基準電圧発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |