JP2007519256A - ドープされた部分を有する堆積チャネル領域を含むトランジスタ - Google Patents

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Abstract

ゲート電極（１２、６０）と、ソース電極（２０、６２）と、ドレイン電極（２２、６４）と、誘電体材料（１６、７０）と、ソース電極（２０、６２）とドレイン電極（２２、６４）との間に配置されるチャネル領域（１８、８０）とを有するトランジスタ（１０、４０、４２、４４、４６）。チャネル領域（１８、８０）が、不純物がドープされている部分（８２）を含み、これにより、チャネル領域（１８、８０）の残りの部分に対して、その部分（８２）内の固定電荷密度が変えられる。

Description

関連出願の相互参照
本出願は、２００３年７月２５日に出願され、参照によって本明細書に組み込まれる同時係属中の特許出願第６０／４９０，２３９号からの優先権を主張するものである。
薄膜トランジスタおよび他の三端子半導体デバイスは、典型的には、ゲート電極、ソース電極およびドレイン電極を有している。半導電性薄膜チャネルが、ソース電極とドレイン電極との間に設けられている。また、トランジスタは、ゲート電極をチャネルから、ならびにソース電極およびドレイン電極から物理的に分離する誘電性絶縁体も有している。半導電性チャネルは、ソース電極とドレイン電極との間に、制御可能な導電特性を有する電気経路を提供する。詳細には、ゲート電極に印加される電圧によって、チャネルの導電特性が変化する。具体的には、印加されるゲート電圧が、チャネル材料を通して他の２つの電極（例えばソース電極およびドレイン電極）間での電荷輸送を可能にするチャネル材料の能力を制御する。薄膜トランジスタにおいて用いられる種々の材料の電気的特性によって、トランジスタをオンに切り替えかつソース電極とドレイン電極との間に導電経路を誘起するために必要とされる閾値電圧が決定される。
本明細書は、デバイスの電荷輸送部分のうちの１つまたは複数において新規の構成が用いられる多端子半導体デバイスを含むシステムおよび方法に関する。本システムおよび方法は種々の半導体の用途に応用することができるが、薄膜トランジスタ（ＴＦＴ）技術との関連において特に有用であることが分かっている。
図１は、本明細書による１つの例示的な三端子半導体デバイス、例えば薄膜トランジスタ（ＴＦＴ）１０を示す。図示のように、ＴＦＴ１０は、ゲート電極１２を含む材料が基板１４に隣接して配置されるボトムゲート構造を用いることができる。ゲート１２の上には、誘電体１６が配置されている。チャネル層１８が、誘電体１６とソース電極２０およびドレイン電極２２との間に配置されている。トランジスタ技術分野において知られているように、ゲート電極１２において存在する電気的条件（例えば、端子２４に印加されるゲート電圧）により、デバイスが、チャネル１８を通して、ソース２０とドレイン２２との間で電荷を輸送する能力（例えば、チャネルを通って端子２６と２８との間に流れる電流）が決まる。
図面に示したような薄膜トランジスタを製造するために、種々の異なる製造技法および材料を用いることができることは理解されよう。図示の例では、基板１４はガラスから形成され、酸化インジウムスズ（ＩＴＯ）のような材料で被覆して、ゲート電極を形成することができる。図１では、ゲート電極および誘電体は、全面的に被覆されかつパターニングされていない層として示すが、それらの層は、一般には、必要に応じてパターニングすることができる。後述のように、チャネル層が誘電体上に配置され、ソース電極およびドレイン電極のための酸化インジウムスズコンタクトが配置される。個々の製造技法に関係なく、ソース電極およびドレイン電極を互いに物理的に分離し（例えば、チャネル材料によって分離し）、３つの端子（ソース、ドレインおよびゲート）を互いに物理的に分離し（例えば、誘電体およびチャネルによる）、そして誘電体がゲートをチャネルから分離するように、種々の領域が配置／構成される。
ＩＴＯソース／ドレインコンタクトは、ＲＦスパッタリングによって、または他の適当な堆積方法を通して堆積することができる。ソースおよびドレインコンタクトは、シャドーマスク等を用いるスパッタリングによって、または他の適当なパターニング方法を通して堆積することができる。
図２〜図５は、本明細書による薄膜トランジスタのさらなる実施形態を示す。種々の例示的な実施形態をそれぞれ、４０、４２、４４および４６として示す。
典型的には、図示の例のように、薄膜トランジスタは、基板５０上に、例えばガラスまたは別の適当な材料上に構成されるであろう。導電性材料、絶縁性／誘電性材料および半導電性材料からなる種々の層は、堆積および／またはパターニングされ、導電性電極および所望の電気的特性を有する介在材料が設けられる。
デバイスの種々の部分を形成するために用いられる特定の製造方法または手順を用いる場合の典型的な構成は、（ａ）ゲート６０、ソース６２およびドレイン６４と呼ばれる３つの主な電極と、（ｂ）ソースおよびドレインからゲートを物理的に分離するように、ゲート電極６０と、ソース電極６２およびドレイン電極６４のそれぞれとの間に介在させた誘電体材料７０と、（ｃ）チャネル８０と呼ばれ、ソース電極とドレイン電極との間に制御可能な電気経路が形成されるように配置されている半導電性材料とを含むであろう。この構成を概括的に、図２〜図５のそれぞれの例に示す。そのような構成では、上記の例を参照して説明したように、ゲート電極６０に印加される電圧がチャネル８０の能力を変化させ、電荷がソース電極とドレイン電極との間で移動できるようにする。こうして、チャネルの導電特性は、ゲート電極に電圧を印加することによって、少なくともある程度制御される。
ソース電極、ドレイン電極およびゲート電極は、金、アルミニウムあるいは別の適当な導電性の金属または他の材料から製造することができる。多くの場合、必要以上の導電性材料を堆積し（例えば、全面堆積層として）、その後、マスク、エッチング等を用いて、所望のように電極をパターニングすることが望ましいであろう。誘電体７０として、種々の異なる材料を用いることができるが、多くの状況において二酸化シリコンが有用であることがわかっている。
本明細書に記述される薄膜の例は、バルク半導体材料から製造されるチャネルを含まない。それに代えて、典型的には、チャネル８０を、誘電体材料７０に直接的に隣接する薄層として堆積させる。実際には、図面中の表現は例示にすぎず、図解を意図していることが理解されよう。本明細書に従って構成されるデバイス、またはその構成部品の相対的な寸法は、本図面に示される相対的な寸法とは大きく異なる場合もある。
チャネル８０ならびにソース電極６２／ドレイン電極６４が堆積され、パターニングされる手順を用いる多くの場合に、結果として形成される構成は、典型的には、先に記述した通りである、すなわち、ソース電極とドレイン電極との間に制御可能な電荷経路が設けられるようにチャネルが配置され、誘電体７０が、チャネルおよびゲート電極６０を物理的に分離する。チャネル８０に対しては、任意の適当な半導体材料を用いることができる。例えば、酸化亜鉛、酸化スズまたは酸化インジウムを、チャネルを製造する際に用いることができる。後に詳細に説明するように、事例によっては、チャネル８０の一部に不純物が導入されるように、この内在する（下層の）チャネル材料にドープすることが望ましい場合がある。典型的には、この部分は、チャネルと誘電体との間の界面またはその付近にある境界領域であろう。
図示の例のように、本明細書による薄膜トランジスタは種々の異なる構成を取ることができる。図２および図３に、ボトムゲート構成の例示的な薄膜トランジスタを示す。基板５０が用いられているが、基板を省く構成も実現可能である。その後、ゲート電極６０を堆積させ、必要に応じてパターニングする。誘電体７０をゲート電極上に堆積し、必要に応じてパターニングする。その後、チャネル８０ならびにソース電極６２およびドレイン電極６４を堆積し、必要に応じてパターニングする。図２の例では、ソース電極およびドレイン電極を最初に形成し、その後、ソース電極およびドレイン電極上にチャネル８０を堆積させる。図３の例では、チャネル８０を最初に堆積し、その後、ソース／ドレイン電極を堆積させる。
図４および図５の例の場合のように、トップゲート構造を用いることもできる。このような構成でも、基板５０を用いてよいが、ソース６２、ドレイン６４およびチャネル８０を、誘電体７０およびゲート電極６０を含む層を堆積する前に形成する。図４の例では、チャネル８０を薄膜として最初に堆積し、堆積されたチャネル層上に、ソース６２およびドレイン６４を堆積し、パターニングする。図５の例では、チャネル８０を、既に形成されているソース電極６２およびドレイン電極６４上に堆積させる。いずれの場合でも、次に誘電体７０を堆積し、必要に応じてパターニングして、この誘電体７０上にゲート電極６０を堆積し、パターニングする。
本明細書において説明する例では、チャネル８０（図２〜図５）の導電特性は、ゲート電極６０に印加される電圧に応じて変化することが理解されよう。ターンオンまたは閾値電圧と呼ばれる、ある特定のゲート電圧レベルにおいて、印加される電位に応答する電荷を輸送するチャネルの能力が発揮される。閾値未満のゲート電圧では、所与のソース−ドレイン電位に応答するソース−ドレイン電流は、典型的には、ゲート電圧が増加しても変化しない（または、少なくともドレイン電流は大きくは増加しない；以下の図７の関連する説明を参照されたい）。しかし、一旦、閾値電圧に達すると、ゲート電圧を増加に伴い徐々に増加するソース−ドレイン電流が得られる。
ある特定の応用形態では、トランジスタ閾値電圧は、ある所望の電圧範囲にわたって、一貫してかつ再現可能に制御されることが望ましいであろう。さらに、トランジスタが０ボルトの閾値電圧で構成されることが望ましい場合もあるであろう。
したがって、チャネル８０と誘電体７０との間の界面またはその付近にある境界領域８２において、チャネル８０の基本材料に不純物をドープすることができる。不純物は典型的には、ドープされたエリアにおいてチャネル内に導入される固定電荷を増加または減少させるように選択される。そのような選択のバリエーションにより、結果として、ソース電極とドレイン電極との間に導電性経路を誘起するために必要なターンオン電圧のバリエーションが得られる。
上述のように、典型的には、チャネルの一部だけを異なる状態になるようにドープし、ターンオン電圧を変化させる。通常、ドープされるエリアは、チャネル８０と誘電体７０との間の界面またはその付近にある境界部分または領域８２である。これを達成するための１つの方法は、図２〜図５に示す例のように、異なる状態にドープされたチャネル材料からなる個別の層を、誘電体７０に隣接しかつ接触するように堆積することによる。チャネルの１つまたは複数の残された層（例えば、図２の部分８４）は、下層の同じ材料（例えば酸化亜鉛）で製造されるが、付加的な不純物でドープされていない。追加的にまたは別法では、異なる状態にドープされた材料からなる領域は、チャネル層の堆積中に、ある特定の処理パラメータを変更することによって達成することができ、その結果、チャネルの残りの部分とは異なる状態にドープされた、局在化したチャネル領域が得られる。
境界領域内に導入される不純物は、下層の材料と相互作用するドナー型の不純物であってよく、これにより、ドープされた領域内に導入される正の固定電荷密度が高まる。こうして、正の電荷密度が高まると、ソース電極６２とドレイン電極６４との間に導電性経路を誘起するために必要なゲート電圧が低下する。下層のチャネル材料として酸化亜鉛が用いられる場合には、アルミニウムが、適当なドナー型の不純物の一例であり、この場合、境界領域８２内の正の固定電荷密度を高め、それによりソース６２とドレイン６４との間に電気伝導を誘発するためのゲート電極６０で必要なターンオン電圧を低下させるために導入できるものである。下層の酸化亜鉛チャネルとともに用いることができる他のドナー型の不純物は、ホウ素、ガリウム、インジウム、フッ素および塩素を含む。これらの不純物は、ＲＦスパッタリング、ＤＣスパッタリングまたはイオンビームスパッタリング（例えば、酸化物ターゲットによるスパッタリングかまたは金属ターゲットによる反応性スパッタリング）、熱蒸着または電子ビーム蒸着、化学気相成長、パルスレーザ堆積、原子層堆積、分子ビームエピタキシおよび／または他の適当な方法によって、デバイス内に添加することができる。
また、アクセプタ型の不純物を用いることもでき、これにより、異なる状態にドープされた領域内の負の固定電荷密度が高まり、それにより、閾値電圧が高まる。ドナー型の不純物と同様に、そのようなドーピングの変化は、典型的には、チャネルの一部中のみで実施することができ、そのような部分は典型的には、チャネル８０と誘電体７０との間の界面またはその付近に位置する。酸化亜鉛チャネルとともに用いることができる例示的なアクセプタ型の不純物は、窒素、リン、ヒ素、アンチモン、リチウム、ナトリウム、カリウムおよび銅を含む。
下層の酸化インジウムチャネルに対して、許容可能なドナー型の不純物は、シリコン、ゲルマニウム、スズ、鉛、フッ素および塩素であり、一方、許容可能なアクセプタ型の不純物は、窒素、リン、ヒ素およびアンチモンを含む。下層の酸化スズチャネルに対しては、許容可能なドナー型の不純物は、ヒ素、アンチモン、ビスマス、フッ素および塩素を含み、一方、許容可能なアクセプタ型の不純物は、ホウ素、アルミニウム、ガリウム、インジウム、窒素、リン、ヒ素およびアンチモンを含む。
得られる閾値電圧の変動は、チャネル８０の、異なる状態にドープされた部分の寸法により変動することが確認されている。図６は、種々の厚みを有するチャネル境界領域内のドープされた領域に対応する種々のＩ−Ｖ特性を示す。図示のデータは、６：１の幅対長さ比を有する本明細書による薄膜トランジスタを用いて、かつ４００℃の加熱炉アニール温度を用いて得た。用いられた下層のチャネル材料は酸化亜鉛であり、チャネル内に異なる状態にドープされた界面層を有する種々のトランジスタを形成した。ドナー型のドーパント不純物としてアルミニウムを用いて、トランジスタ誘電体材料に隣接する境界層を形成した。
ソース−ドレイン間電圧を一定の値（この例では１０ボルト）に設定し、ゲート電圧を掃引することにより、閾値電圧を評価した。図６は、４つの異なるトランジスタに対応する伝達曲線を示し、境界領域（例えば、異なる状態にドープされた境界領域８２）のチャネル厚は、図の右から左に向かってそれぞれ０、５、１０および１５オングストローム（０、０．５、１、１．５ナノメートル）である。伝達特性毎の閾値電圧は垂直方向の矢印で指示されており、その掃引電圧でゲート電圧を増加していくと、その関数としてドレイン電流が増加し始める。図示のように、閾値電圧ＶＴは、異なる状態にドープされたチャネル領域の厚みが５オングストローム厚くなる度に、概ね１ボルトだけ減少する。
本開示の薄膜トランジスタ技術は、種々の異なる応用形態において用いることができることを理解されたい。１つの応用形態は、図７のディスプレイ１００のような、薄膜トランジスタを用いるアクティブマトリックスディスプレイにおいて上記のように選択的にドーピングされたチャネルの配置を含む。ディスプレイの応用形態および他の応用形態において、多くの場合には、少なくとも部分的に透明であるようにチャネルおよび他のデバイス層を製造することが望ましいであろう。
さらに図７を参照すると、例示的なディスプレイ１００は、画素１０２のような複数の表示素子を含み、それらの素子は画像データを表示するために協動する。各画素は、画素の動作を選択的に制御するために、上記のトランジスタのような１つまたは複数の薄膜トランジスタを含むことができる。例えば、各画素は、赤色、青色および緑色のサブ画素毎に１つずつの３つの薄膜トランジスタを含むことができる。そのようなディスプレイにおいては、本明細書に記述されるトランジスタの例を、サブ画素の動作を選択的に制御するためのスイッチとして用いることができる。
以上、本発明の実施形態および方法の実施態様を詳細に図示し、説明したが、添付の特許請求の範囲に規定される精神および範囲から逸脱することがなければ、それらの実施形態において多数の変更が可能であることは、当業者に理解されよう。本明細書の記述は、本明細書において説明される要素の、新規でかつ自明でない全ての組み合わせを含むものと理解されるべきであり、本発明の特許請求の範囲は、これらの要素の新規でかつ自明でないあらゆる組み合わせに対する現在または将来の応用形態内で提示されうる。請求項が「１つの」または「第１の」要素あるいはそれと同等のものを列挙する場合、そのような請求項は、１つまたは複数のそのような要素を組み込むことを含み、２つ以上のそのような要素を要求も排除もしないものと理解されるべきである。
薄膜トランジスタの形をとる、本明細書による１つの例示的な三端子半導体デバイスの一実施形態を示す図である。 トランジスタのチャネルの一部がドープされ、トランジスタをオンに切り替えるために必要とされる閾値ゲート電圧が変更される、本明細書による薄膜トランジスタの１つの例示的な実施形態を示す概略図である。 本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す概略図である。 本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す概略図である。 本明細書による薄膜トランジスタのさらに別の例示的な実施形態を示す概略図である。 本明細書の薄膜トランジスタチャネルの複数の実施形態の中で、ドープされた領域の寸法を変更することによって達成することができる閾値電圧の変化を示す、種々の電流−電圧特性曲線を示す図である。 本明細書の薄膜トランジスタ技術を用いることができる、１つの例示的なディスプレイシステムの１つの実施形態を示す図である。

Claims (10)

  1. ソース電極（２０、６２）と、
    ドレイン電極（２２、６４）と、
    ゲート電極（１２、６０）と、
    堆積薄膜チャネル領域（１８、８０）であって、不純物がドープされている部分（８２）を有し、これにより、該チャネル領域（１８、８０）の残りの部分に対して当該部分（８２）内の固定電荷密度が変更されており、前記ソース電極（２０、６２）と前記ドレイン電極（２２、６４）との間に配置されている堆積薄膜チャネル領域（１８、８０）と、
    前記ゲート電極（１２、６０）を前記チャネル領域（１８、８０）から電気的に分離する誘電体材料（１６、７０）とを備えている、薄膜トランジスタ（１０、４０、４２、４４、４６）。
  2. 前記チャネル領域（１８、８０）が、二元酸化物半導体材料から形成される堆積層である、請求項１に記載の薄膜トランジスタ（１０、４０、４２、４４、４６）。
  3. 前記不純物が、前記チャネル領域の前記部分（８２）内の正の固定電荷密度を高めるドナー型の不純物である、請求項２に記載の薄膜トランジスタ（１０、４０、４２、４４、４６）。
  4. 前記不純物が、前記チャネル領域の前記部分（８２）内の負の固定電荷密度を高めるアクセプタ型の不純物である、請求項２に記載の薄膜トランジスタ（１０、４０、４２、４４、４６）。
  5. ソース電極（２０、６２）と、
    ドレイン電極（２２、６４）と、
    ゲート電極（１２、６０）と、
    誘電性絶縁体（１６、７０）と、
    堆積薄膜半導電性チャネル（１８、８０）とを備えており、
    前記電極（２０、６２、２２、６４、１２、６０）、前記誘電性絶縁体（１６、７０）および前記半導電性チャネル（１８、８０）が、当該誘電性絶縁体（１６、７０）が前記ゲート電極（１２、６０）を前記半導電性チャネル（１８、８０）からかつ前記ソース電極（２０、６２）および前記ドレイン電極（２２、６４）から絶縁するように配置されており、
    前記半導電性チャネル（１８、８０）が、第１の部分および第２の部分を含み、該第１の部分が前記第２の部分とは異なる状態にドープされ、前記薄膜トランジスタ（１０、４０、４２、４４、４６）をオンに切り替えるために必要なゲート閾値電圧の所望の変化を達成する、薄膜トランジスタ（１０、４０、４２、４４、４６）。
  6. ゲート電極（１２、６０）と、
    ソース電極（２０、６２）と、
    ドレイン電極（２２、６４）と、
    前記ソース電極（２０、６２）と前記ドレイン電極（２２、６４）との間に、選択的に制御可能な導電特性を有する半導電性電気経路（１８、８０）を設けるための手段と、
    前記ゲート電極（１２、６０）を、前記半導電性電気経路（１８、８０）からかつ前記ソース電極（２０、６２）および前記ドレイン電極（２２、６４）から絶縁するための誘電体（１６、７０）を設けるための手段とを備えており、
    前記半導電性電気経路（１８、８０）を設けるための手段が、非境界領域と、該非境界領域とは異なる状態にドープされる境界領域（８２）とを含み、該境界領域（８２）が、前記非境界領域よりも前記誘電体（１６、７０）を設けるための手段に近接し、当該非境界領域には、前記非境界領域に対して前記境界領域（８２）内の固定電荷密度を変更するように不純物がドープされ、該不純物が、該薄膜トランジスタ（１０、４０、４２、４４、４６）をオンに切り替えるために必要なゲート閾値電圧の所望の変化を達成するように選択される、薄膜トランジスタ（１０、４０、４２、４４、４６）。
  7. 薄膜トランジスタ（１０、４０、４２、４４、４６）を製造する方法であって、
    導電性材料からゲート電極（１２、６０）を形成し、
    誘電体材料（１６、７０）を配設し、
    ソース電極（２０、６２）およびドレイン電極（２２、６４）を形成し、前記誘電体材料（１６、７０）が、前記ゲート電極（１２、６０）を該ソース電極（２０、６２）からかつ該ドレイン電極（２２、６４）から物理的に分離するように配置され、
    前記誘電体材料（１６、７０）に隣接して薄膜チャネル材料（１８、８０）を堆積し、前記誘電体材料（１６、７０）が、前記ゲート電極（１２、６０）と該薄膜チャネル材料（１８、８０）との間に物理的に介在するようにし、
    前記薄膜チャネル材料（１８、８０）と前記誘電体材料（１６、７０）との間にある境界領域（８２）に、残りのチャネル材料に対して該境界領域（８２）内の固定電荷密度を変更するために不純物をドープすることを含む、方法。
  8. ゲート電極（１２、６０）、ソース電極（２０、６２）およびドレイン電極（２２、６４）を形成し、
    誘電体材料（１６、７０）を配置し、該誘電体材料（１６、７０）が、前記ゲート電極（１２、６０）を前記ソース電極（２０、６２）からかつ前記ドレイン電極（２２、６４）から分離するようにし、
    薄膜工程によって、チャネル材料（１８、８０）を配置し、該チャネル材料（１８、８０）が前記誘電体材料（１６、７０）と接触し、また前記チャネル材料（１８、８０）が前記ソース電極（２０、６２）および前記ドレイン電極（２２、６４）を分離するようにし、
    前記チャネル材料（１８、８０）の一部分（８２）をドープし、該部分（８２）内の固定電荷密度が、前記チャネル材料（１８、８０）のドープされない部分に対して変化するようにすることを含むプロセスによって形成される、薄膜トランジスタ（１０、４０、４２、４４、４６）。
  9. ソース電極（２０、６２）と、
    ドレイン電極（２２、６４）と、
    ゲート電極（１２、６０）と、
    チャネル領域（１８、８０）であって、不純物がドープされている部分（８２）を有し、これにより、該チャネル領域（１８、８０）の残りの部分に対して該部分（８２）内の固定電荷密度を変更させている、チャネル領域（１８、８０）と、
    前記ゲート電極（１２、６０）を前記チャネル領域（１８、８０）から電気的に分離する誘電体材料（１６、７０）とを備えており、
    前記チャネル領域（１８、８０）の前記部分（８２）が、前記チャネル領域（１８、８０）と前記誘電体材料（１６、７０）との間の境界に沿って、前記ソース電極（２０、６２）と前記ドレイン電極（２２、６４）との間に延在するように配置されている、トランジスタ（１０、４０、４２、４４、４６）。
  10. 画像を表示するために協動するように構成される複数の表示素子（１０２）を備えており、該表示素子（１０２）がそれぞれ、当該表示素子（１０２）によって放射される光を制御するように構成されている薄膜トランジスタ（１０、４０、４２、４４、４６）を含み、
    前記薄膜トランジスタ（１０、４０、４２、４４、４６）が、
    ソース電極（２０、６２）と、
    ドレイン電極（２２、６４）と、
    ゲート電極（１２、６０）と、
    堆積薄膜チャネル領域（１８、８０）であって、不純物がドープされている部分（８２）を有し、これにより、該チャネル領域（１８、８０）の残りの部分に対して前記部分（８２）内の固定電荷密度が変更されており、前記ソース電極（２０、６２）と前記ドレイン電極（２２、６４）との間に配置されている、堆積薄膜チャネル領域と、
    前記ゲート電極（１２、６０）を前記チャネル領域（１８、８０）から電気的に分離する誘電体材料（１６、７０）とを備えている、ディスプレイ。
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