TWI574259B - 半導體記憶體裝置和其驅動方法 - Google Patents

半導體記憶體裝置和其驅動方法 Download PDF

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Description

半導體記憶體裝置和其驅動方法
本發明有關使用半導體的記憶體裝置。
將簡明地解說此說明書中所使用之用語。首先，當在此說明書中的電晶體之源極及汲極的其中一者係稱作汲極時，則另一者將稱為源極。也就是說，它們並非根據電位位準而有所區別。因此，在此說明書中所稱作源極的部分可被選擇性地稱作汲極。
進一步地，即使當在此說明書中所書寫的是〝將被連接〞時，亦具有其中在實際電路中並未作成實體連接且僅係延伸佈線之情況。例如，在絕緣閘極場效應電晶體(下文中簡稱為電晶體)電路中，存在有其中一佈線用作複數個電晶體之閘極的情況。在此情況中，一佈線可在電路圖中對閘極具有複數個分支。在此說明書中，亦使用〝佈線係連接至閘極〞之表達而敘述該情況。
注意的是，在此說明書中，於對矩陣中之特定列、特定行、或特定位置的表示中，例如，參考符號係藉由指示座標之符號而予以伴隨如下：〝第一選擇電晶體STr1_n_m〞、〝位元線MBL_m〞、及〝子位元線SBL_n_m〞。在其中列、行、或位置並未被指明之情況，其中元件係集體地表示之情況，或其中位置係明顯的之情況中，可使用以下的表示：〝第一選擇電晶體STr1〞、〝位元線MBL〞、及〝子位元線SBL〞，或單純地，〝第一選擇電晶體〞、〝位元線〞、及〝子位元線〞。
其中記憶體胞格包含一電晶體及一電容器的DRAM可高度地積集，不具有寫入次數上的限制，以及可相對高速地執行寫入和讀取；因此，DRAM係使用於許多種類的電子裝置中。DRAM藉由累積電荷於各自記憶體胞格的電容器中而儲存資料，以及藉由釋放該電荷而讀取資料。
習知DRAM電路係描繪於第9圖中。與其他記憶體裝置之情況相似地，記憶體胞格係配置於矩陣中。在第9圖中，描繪第n至第(n+5)列以及第m及第(m+1)行中之六個記憶體胞格和用以讀取之驅動器電路。
在下文中，將簡略地敘述操作。資料係以以下方式而寫入於第n列中的記憶體胞格之中。字線WL_n的電位係設定成適當的電位(例如，+1.8V)，以致使第n列中之該等記憶體胞格的電晶體導通。然後，將諸如位元線MBL_m或位元線MBL_m+1之位元線MBL的電位設定成依據資料的電位(例如，+1V或0V)。此操作可藉由設定第9圖中的驅動器電路之資料輸入/輸出端子DATA的電位而加以執行。各自記憶體胞格的電容器係充電至該電位。
當與資料寫入比較時，則資料讀取係較複雜的。首先，將包含位元線MBL_m及MBL_m+1之所有位元線MBL的電位充電(預充電)至適當的電位(例如，+0.5V)。此操作係藉由控制第9圖中的驅動器電路之第一行驅動器線RL1的電位以使第一行電晶體CTr1導通，而執行。該第一行電晶體CTr1之源極的電位係+0.5V且其汲極係連接至位元線MBL，而該位元線MBL則藉以預充電至+0.5V。
所連接至位元線MBL之正反器電路FF的電源供應電位之高電位及低電位二者係設定為+0.5V。注意的是，正反器電路FF_m/m+1作用成為感測放大器，而放大位元線MBL_m與位元線MBL_m+1間的電位差。正反器電路被廣泛使用做為DRAM的感測放大器。
在該狀態中，於其中執行讀取的列中之字線的電位係控制成為適當的電位，以致使該列中之記憶體胞格的電晶體導通。從而，位元線的電位依據記憶體胞格之電容器的電位而改變。例如，為了要執行第(n+2)列中之記憶體胞格的讀取，字線WL_n+2係設定成為上述之電位。
在其中第n+2列及第m行中之記憶體胞格CL_(n+2)_m的電容器係充電至+1V的情況中，位元線MBL_m的電位變成高於+0.5V，例如，+0.6V。在其中該電容器係充電至0V的情況中，位元線MBL_m的電位變成低於+0.5V，例如，+0.4V。另一方面，在位元線MBL_m+1中，並無連接至字線WL_n+2的記憶體胞格；因此，位元線MBL_m+1的電位保持於+0.5V之原狀。
在該狀態中，正反器電路FF的電源供應電位係設定成預定值。例如，在此，高電源供應電位係設定為+1V，且低電源供應電位係設定為0V。該正反器電路FF具有放大輸入電位間之差異的功能。例如，當正反器電路FF之第一端子的電位比該正反器電路FF之第二端子的電位更高時，則在上述情形中，第一端子的電位變成+1V，以及第二端子的電位變成0V。
因而，當位元線MBL_m的電位高於+0.5V時，則所連接至該位元線MBL_m的正反器電路FF_m/m+1之端子的電位變成+1V，且所連接至位元線MBL_m+1的正反器電路FF_m/m+1之端子的電位變成0V。相反地，當位元線MBL_m的電位低於+0.5V時，則所連接至該位元線MBL_m的正反器電路FF_m/m+1之端子的電位變成0V，且連接至位元線MBL_m+1的正反器電路FF_m/m+1之端子的電位變成+1V。
因為位元線MBL_m係連接至資料輸入/輸出端子DATA_m，所以在記憶體胞格之中所儲存的資料可藉由讀取該資料輸入/輸出端子DATA_m的電位而予以讀取。在上述操作之中的問題係讀取準確度。當位元線MBL的寄生電容(其係顯示為CS_m或CS_m+1)係充分地小於其中執行讀取的記憶體胞格之電容器的電容時，則該位元線MBL的電位係與電容器的電位實質相同。
相反地，當位元線MBL的寄生電容係大於該記憶體胞格之電容器的電容時，則該位元線MBL的電位不可能受到電容器的電位所影響。例如，若位元線MBL的寄生電容係比該電容器的電容大10倍時，當電容器中所累積之電荷係藉由使記憶體胞格的電晶體導通而釋放至位元線MBL時，則電位改變僅約為0.05V。
當輸入電位間之差異變小時，則正反器電路FF中之誤差的可能性會變高。當與許多佈線交叉之位元線MBL的長度變成更長時，則其將具有更大的寄生電容。當電容器的電容相對地變成比該位元線MBL的寄生電容更小時，則電位改變會變成更小；因此，誤差容易發生在讀取時。
雖然記憶體胞格之尺寸易於在當小型化進行時降低，但因為電容器的電容對位元線的寄生電容之預定比係以上述方式而保持，所以記憶體胞格之電容器的電容無法降低。換言之，雖然其中形成電容器的面積降低，但該電容器仍必須具有與習知之電容器相同的電容。
目前，電容器係形成為具有其中形成深的孔於矽晶圓中之溝渠結構，或其中提供似煙囪狀的突出物之堆疊結構(請參閱非專利文獻1及2)。該孔及該突出物二者均需具有50或更大的縱橫比。也就是說，深度或高度係2μm或更大之極長且窄的結構體需在受限的區域之中形成，而其並不容易以高產能而實現。
為了要克服該難度，其中位元線係設置有子位元線且正反器電路型之感測放大器係連接至該等子位元線的每一者，以致使電容器的電容降低之方法被揭示(請參閱專利文獻1)。惟，本發明人發現專利文獻1中所揭示之半導體記憶體裝置無法穩定地操作，且動作失調易於發生在當電容(包含寄生電容)係1fF或更小時，而該電容(包含寄生電容)的實例係子位元線的電容、所連接至該子位元線之電容器的電容、及正反器電路之輸入的電容。
該動作失調主要係由雜訊所造成。例如，考慮到其中電路的電位係由某些雜訊所改變之情況。在電路中的電位改變係反比於電路的電容。也就是說，當相同數量的電位改變被假定為由於雜訊而被造成時，則在其中電路的電容係大之情況中，由該雜訊所造成的電位改變可予以忽視，但在其中電路的電容係小之情況中，電位則會由於該雜訊而被大大地改變。
在一般的DRAM中，位元線的電容係數百fF或更大。因此，即使具有很大的雜訊，位元線的電位改變亦會受到限制。另一方面，在其中電容係1fF的子位元線中，如0.1V一樣大或更大之電位改變則會由於其中將在一般位元線中造成如1mV一樣小之電位改變的雜訊而被造成。在其中電容係0.1fF或更小的子位元線中，電位改變係如1V一樣大或更大。
在許多情況中，該雜訊發生於短時間中，且該雜訊的不利效應可藉由長時間累積資料及平均該資料而予以去除。然而，當結合正反器電路或其類似物時，則雜訊的不利效應將呈表面化。此係因為正反器電路係正回授電路之故，其中第一反相器的輸出係第二反相器的輸入，且第二反相器的輸出係第一反相器的輸入。
在正回授電路中，一旦觀察到預定的電位差，即使該電位差係暫時的，該電位差亦會在隨後被放大且固定。也就是說，在一般DRAM中並不會造成問題的雜訊(主要地，熱雜訊)會在包含子位元線，而該子位元線之電容係極小的半導體記憶體裝置之中導致動作失調。因此，在專利文獻1中所揭示的DRAM無法在其中電容器的電容係極小的情況之中被使用。
進一步地，當電容器的電容係10fF或更小時，則所使用於感測放大器的正反器電路之輸入的電容(具體而言，其意指所連接至輸入端子或其類似物之電晶體的閘極之電容，雖其相依於電晶體的尺寸，但通常係1fF或更小)之影響無法被忽視。
位元線(或子位元線)的電位係由於所累積於電容器中之電荷對該位元線(或該子位元線)之釋放而改變。在該位元線(或該子位元線)中之電位改變亦係由於正反器電路中之電晶體在正反器電路操作期間的開啟/關閉之閘極電容的改變所造成。
在一般DRAM的情況中，電容器的電容係極大於正反器電路之輸入的電容。因此，可認為位元線之電位的改變主要係由於電容器。然而，當電容器的電容係正反器電路之輸入的電容之10倍大或更小倍數大時，則該正反器電路會受到其閘極電容所影響，且操作變成不穩定。特別地，在其中電容器的電容係正反器電路之輸入的電容之2倍大或更小倍數大的情況中，幾乎無法依據該電容器的電容而控制該正反器電路。
進一步地，在包含子位元線之習知半導體記憶體裝置中，針對其中無法充分降低記憶體胞格的電晶體之截止電流的結構，電容器之電容的降低易於導致再新頻率增加之問題。當電容器的電容係習知電容之三十分之一的1fF時，則再新頻率需高至習知再新頻率的三十倍，其中將消耗更多的功率。
[參考文件] [專利文獻]
[專利文獻1]　美國專利第4777625號
[非專利文獻]
[非專利文獻1] K. Kim，〝用於次50奈米DRAM及NAND快閃製造之技術〞，國際電子裝置會議之技術文摘，第333至336頁，2005年。
[非專利文獻2] W. Muller等人，〝針對定尺寸至40奈米之DRAM胞格的挑戰〞，國際電子裝置會議之技術文摘，第347至350頁，2005年。
本發明之一實施例的目的在於提供能充分作用的記憶體裝置，即使當電容器的電容係小於或等於習知DRAM中之電容器的電容，特別地係1fF或更小，較佳地係0.1fF或更小時，亦然。本發明之一實施例的目的在於提供能充分作用的記憶體裝置，即使當電容器的電容係所使用之電晶體的閘極電容之10倍大或更小倍數大，較佳地係所使用之電晶體的閘極電容之2倍大或更小倍數大時，亦然。進一步地，本發明之一實施例的目的在於提供記憶體裝置，其中用於電容器所必要的深度或高度係1μm或更小，較佳地係0.3μm或更小。
進一步地，本發明之一實施例的目的在於提供具有新結構之記憶體裝置或該記憶體裝置的驅動方法。特別地，本發明之一實施例的目的在於提供其中可降低功率消耗之記憶體裝置或其中可降低功率消耗之記憶體裝置的驅動方法。
本發明之一實施例係半導體記憶體裝置，包含一或更多個位元線、四或更多個字線、及二或更多個胞格。該等胞格各自包含二或更多個記憶體胞格、子位元線、第一選擇電晶體、第二選擇電晶體、及放大器電路。第一選擇電晶體的汲極係連接至第一位元線。第一選擇電晶體的源極及放大器電路的第一端子係連接至子位元線。放大器電路的第二端子係連接至第二選擇電晶體的源極。第二選擇電晶體的汲極或放大器電路的第三端子係連接至第一位元線或其他的位元線。該等記憶體胞格各自包含一或更多個電晶體及一或更多個電容器。電容器的電容係1fF或更小。該等記憶體胞格之每一者的該等電晶體之其中一者的閘極、汲極、及源極係分別連接至該等字線的其中一者，該子位元線、及該電容器的一電極。
本發明之一實施例係半導體記憶體裝置，包含：一或更多個位元線；四或更多個字線；一或更多個第一選擇線，平行於字線；一或更多個第二選擇線，平行於字線；以及二或更多個胞格。該等胞格各自包含二或更多個記憶體胞格、子位元線、第一選擇電晶體、第二選擇電晶體、及 放大器電路。第一選擇電晶體的汲極係連接至第一位元線。第一選擇電晶體的閘極及第二選擇電晶體的閘極係分別連接至第一選擇線的其中一者及第二選擇線的其中一者。第一選擇電晶體的源極及放大器電路的第一端子係連接至子位元線。放大器電路的第二端子係連接至第二選擇電晶體的源極。第二選擇電晶體的汲極或放大器電路的第三端子係連接至第一位元線或其他的位元線。該等記憶體胞格各自包含一或更多個電晶體及一或更多個電容器。電容器的電容係1fF或更小。該等記憶體胞格之每一者中所包含的該等電晶體之其中一者的閘極係連接至該等字線的其中一者。
本發明之一實施例係記憶體裝置的驅動方法，該記憶體裝置包含一或更多個位元線、四或更多個字線、及二或更多個胞格。該等胞格各自包含二或更多個記憶體胞格，子位元線、第一選擇電晶體、第二選擇電晶體、及放大器電路。第一選擇電晶體的汲極係連接至位元線的其中一者。第一選擇電晶體的源極及放大器電路的第一端子係連接至子位元線。放大器電路的第二端子係連接至第二選擇電晶體的源極。該等記憶體胞格各自包含一或更多個電晶體及一或更多個電容器。電容器的電容係1fF或更小。該等記憶體胞格之每一者的該等電晶體之其中一者的閘極、汲極、及源極係分別連接至該等字線的其中一者，該子位元線、及該電容器的一電極。該記憶體裝置的驅動方法包含藉由使第一選擇電晶體導通而設定子位元線的電位成為特定的電位之第一步驟、及使該等記憶體胞格的其中一者之該等電晶體的其中一者導通之第二步驟。
在上文中，於一胞格中之第一選擇電晶體及該等記憶體胞格的其中一者之該等電晶體的其中一者可設置於不同的層之中。進一步地，在一胞格中之所使用於第一選擇電晶體中之半導體及所使用於該等記憶體胞格的其中一者之該等電晶體的其中一者之半導體可係不同的種類。在上文中，該等記憶體胞格的其中一者之該等電晶體的其中一者及另一記憶體胞格之該等電晶體的其中一者係設置於一胞格中之不同的層之中。
在上文中，放大器電路可係包含一至三個電晶體之電路(例如，互補型反相器)。進一步地，放大器電路可係一n通道電晶體或一p通道電晶體。此外，一胞格可包含4至64個記憶體胞格。再者，用於電容器之必要深度或必要高度可係1μm或更小，較佳地係0.3μm或更小。
藉由使用上述該等結構的任一者，可達成上述該等目的之至少一者。本發明之一實施例的功效將參照第1圖而加以敘述。在第1圖中所描繪的電路係本發明之技術概念的一部分。在第1圖中，顯示第n及第(n+1)列以及第m及第(m+1)行中之四個胞格，其中該等胞格的每一者包含四個記憶體胞格。與習知之DRAM相似地，每一個記憶體胞格包含一電晶體及一電容器。
在讀取時，子位元線SBL_n_m係設定為其中保持適當電位的狀態，且第一選擇電晶體STr1_n_m係關閉。在其中執行讀取之記憶體胞格中的電晶體係在此狀態之中導通，而該子位元線SBL_n_m的電位則藉以依據所累積於該記憶體胞格之電容器中之電荷而改變。
子位元線SBL_n_m的電位係由放大器電路AMP_n_m所放大。然後，第二選擇電晶體STr2_n_m導通，而放大器電路AMP_n_m的輸出電位則藉以輸出至位元線MBL_m。
在此，子位元線SBL_n_m係足夠短，且因此，當與位元線MBL_m的寄生電容相較時，則其寄生電容係充分地小。因而，即使當記憶體胞格的電容器之電容小時，信號亦可藉由放大器電路AMP_n_m所放大而無動作失調，且放大的信號可被輸出至位元線MBL_m。
不用多說地，放大的信號包含當以極短時間測量時之大的雜訊；然而，該雜訊的不利效應可在累積電荷於其中電容係足夠大之位元線MBL_m中的處理中被消除。也就是說，可製造出具有等效於習知DRAM之功能以及小於習知DRAM之電容器的記憶體裝置。
該小的電容器無需以高的縱橫比而形成習知DRAM中所包含之結構體。在習知DRAM中，不僅具有難以製造出該結構體的問題，且具有不容易藉由使用該等結構體以製造出具有多層結構而增進記憶體密度之記憶體裝置的問題。當鑑於上述問題而使用其中無需該結構體之本發明一實施例時，則可實現其中記憶體胞格堆疊於記憶體胞格上之多層的技術。
在下文中，將參照圖式來敘述實施例。然而，該等實施例可以以各式各樣的模式而實施。熟習於本項技藝之該等人士將立即理解的是，模式和細節可以以各式各樣的方式來加以改變，而不會背離本發明的精神和範疇。因此，本發明不應被解讀為受限於下文該等實施例之說明。
[實施例1]
在此實施例中，將參照第2A至2C圖、第3A及3B圖、第4A至4C圖、及第5A至5C圖來敘述第1圖中所描繪的半導體記憶體裝置及其操作的實例。注意的是，為促成對於本發明技術概念之瞭解的目的，將在下文給定特定的值做為電位。不用多說地，該等值係依據電晶體、電容器、或其類似物之各式各樣的特徵、或針對業者的便利而改變。進一步地，在此實施例中所敘述之半導體記憶體裝置可使用除了下文所敘述的方法之外的方法來寫入或讀取資料。
在第1圖中所描繪的半導體記憶體裝置包含：字線WL；位元線MBL，係與字線交叉；第一選擇線SL1及第二選擇線SL2，其係平行於字線WL；以及複數個胞格。每一個胞格包含第一選擇電晶體STr1、第二選擇電晶體STr2、子位元線SBL、放大器電路AMP、及複數個記憶體胞格CL。雖然在第1圖中的每一個胞格之中係設置四個記憶體胞格CL，但可設置大量的記憶體胞格。
在第1圖中所描繪之第n列及第m行中的胞格包含自頂 部算起之記憶體胞格CL_n_m_1、記憶體胞格CL_n_m_2、記憶體胞格CL_n_m_3、及記憶體胞格CL_n_m_4。與習知之DRAM相似地，每一個記憶體胞格包含一電晶體及一電容器，且可包含二或更多個電晶體或二或更多個電容器。較佳地，記憶體胞格之電晶體的汲極係連接至子位元線SBL，該電晶體的源極係連接至電容器的一電極、以及該電晶體的閘極係連接至該等字線WL的其中一者。
進一步地，第一選擇電晶體STr1的汲極及第二選擇電晶體STr2的汲極係連接至位元線MBL；第一選擇電晶體STr1的源極及放大器電路AMP的輸入係連接至子位元線SBL；放大器電路AMP的輸出係連接至第二選擇電晶體STr2的源極；第一選擇電晶體STr1的閘極係連接至第一選擇線的其中一者；以及第二選擇電晶體STr2的閘極係連接至第二選擇線的其中一者。
任何各式各樣的半導體可使用於第一選擇電晶體STr1、第二選擇電晶體STr2、記憶體胞格CL之中所包含的電晶體、以及放大器電路AMP所使用的電晶體。例如，所有該等電晶體可使用相同的半導體材料而形成。例如，該等電晶體可使用單晶矽半導體基板而形成。
選擇性地，第一選擇電晶體STr1、第二選擇電晶體STr2、及放大器電路AMP所使用的電晶體可使用單晶矽半導體基板而予以製造，以及在記憶體胞格CL之中所包含的電晶體可使用以薄膜形狀的半導體層而形成。在該情況中，對於薄膜形狀的半導體層，可使用單晶矽、多晶矽、或除了矽之外的半導體(例如，氧化物半導體)。
特別地，在具有3電子伏特或更大的能隙之氧化物半導體的情況中，藉由使施體或受體之濃度成為1×1012cm-3或更低，則在截止狀態中之電阻可變成極高。換言之，藉由使閘極的電位最佳化，則在源極與汲極間之電阻可成為1×1024Ω或更高。例如，即使當記憶體胞格的電容係1×10-17F(其係小於或等於習知DRAM的記憶體胞格之電容的千分之一)時，時間常數亦可係1×107秒(115天)，且資料可長期保持，而此在習知DRAM中係無法想像的。
換言之，在平常的使用中，於習知DRAM中需每秒執行10或更多次之再新(為補償電容器中所累積之電荷降低的目的之資料重寫入)變成非必要。
在DRAM中的資料寫入時，除了用於記憶體胞格之電容器的充電之外，流動於位元線中的很多電流係使用於位元線間之寄生電容的充電和放電。因為當佈線寬度減少時，位元線間之寄生電容會增加，所以在高積集度的目前情勢中，將使用到記憶體胞格的電容器之充電所需的電流之10倍或更高倍數的電流以供位元線間之寄生電容的充電和放電之用。
不用多說地，在位元線之間的寄生電容之充電和放電係與資料保持無關聯的現象，且執行再新將導致功率消耗的增加。有鑑於此，在抑制功率消耗中，再新次數的降低或再新的省略係有效的。
任何各式各樣的結構均可施加至放大器電路AMP；鑑於積集度，較佳地使用盡量平易的結構。例如，可給定第2A圖中所描繪之使用n通道電晶體及p通道電晶體的互補型反相器CMOS，第2B圖中所描繪之僅使用一n通道電晶體的NMOS，或第2C圖中所描繪之僅使用一p通道電晶體之PMOS。
在第1圖中之一胞格中所包含之記憶體胞格CL的數目係四個，且較佳地，在一胞格之中所包含之記憶體胞格CL的數目係4至64個。當記憶體胞格的數目增加時，則子位元線SBL的長度亦增加，而導致更大的寄生電容。當記憶體胞格CL之電容器的電容係恆定時，則記憶體胞格CL之電容器的電容對子位元線SBL的寄生電容之比例會減少；因此，在藉由放大器電路AMP而放大信號時之動作失調容易發生。
另一方面，在形成第一選擇電晶體STr1、第二選擇電晶體STr2、及放大器電路AMP於一平面上的情況中，就包含該等組件的積集度而言，該半導體記憶體裝置係比習知DRAM低。鑑於上述，較佳地，在一胞格中所包含之記憶體胞格CL的數目係8至32個。
將參照第3A及3B圖、第4A至4C圖、及第5A至5C圖來敘述第1圖(或第2A至2C圖)中所描繪之半導體記憶體裝置的操作。注意的是，在第3A及3B圖、第4A至4C圖、及第5A至5C圖中，在截止狀態中的電晶體係藉由重疊有x之電晶體符號所表示；在導通狀態中的電晶體係藉由重疊有圓圈之電晶體符號所表示；以及其中供應用以使連接至該處的電晶體導通之電位(H)的第一選擇線SL1、第二選擇線SL2、及字線WL則藉由伴隨有包圍圓之其參考符號所表示。注意的是，用以使連接至該等線之電晶體關閉的電位係L。
首先，將敘述寫入操作。例如，考慮其中資料係寫入於第n列和第m行中之胞格中的第二記憶體胞格CL_n_m_2之中的情況。注意的是，不管所使用的係第2A至2C圖中所描繪之該等電路的何者，均可施加寫入操作。
首先，如第3A圖中所描繪地，位元線MBL_m的電位係根據資料而設定成為0V或+1V。在此階段，於第n列及第m行中之胞格中的所有電晶體(包含並未被顯示之第二選擇電晶體STr2_n_m)均係關閉。
然後，如第3B圖中所描繪地，第一選擇線SL1_n及字線WL_n_2係設定為H，以致使第一選擇電晶體STr1_n_m及記憶體胞格CL_n_m_2的電晶體導通。因而，記憶體胞格CL_n_m_2的電容器被充電至位元線MBL_m的電位。
在完成充電之後，第一選擇線SL1_n及字線WL_n_2係設定為L，以致使第一選擇電晶體STr1_n_m及記憶體胞格CL_n_m_2的電晶體關閉。因此，完成資料寫入。
其次，將敘述記憶體胞格CL_n_m_2中之讀取。首先，敘述其中使用第2A圖中所描繪之互補型反相器CMOS做為放大器電路AMP的情況。此處，該互補型反相器CMOS在其中輸入係+0.6V或更高的情況中輸出0V，以及在其中輸入係+0.4V或更低的情況中輸出+1V。
進一步地，記憶體胞格CL_n_m_2之電容器的電容係子位元線SBL_n_m的寄生電容與互補型反相器CMOS_n_m的電容(包含閘極電容及寄生電容)之總和的四分之一。注意的是，在此實施例之記憶體裝置的製造中，較佳地，記憶體胞格CL之電容器的電容係子位元線SBL的寄生電容與互補型反相器CMOS的電容(包含閘極電容及寄生電容)之總和的20%或更大。
首先，如第4A圖中所描繪地，位元線MBL_m的電位係設定為+0.5V，且第一選擇線SL1_n的電位係設定為H，以致使第一選擇電晶體STr1_n_m導通。因而，子位元線SBL_n_m的電位係+0.5V。
然後，如第4B圖中所描繪地，第一選擇線SL1_n的電位係設定為L，以致使第一選擇電晶體STr1_n_m關閉。進一步地，字線WL_n_2的電位係設定為H，以致使記憶體胞格CL_n_m_2的電晶體導通。因而，子位元線SBL_n_m的電位改變。
因為第一選擇電晶體STr1_n_m係關閉，所以有關電位改變，僅可考慮記憶體胞格CL_n_m_2之電容器的電容、子位元線SBL_n_m的寄生電容、及互補型反相器CMOS_n_m的電容於此。
如上述地，因為記憶體胞格CL_n_m_2之電容器的電容係子位元線SBL_n_m的寄生電容與互補型反相器CMOS_n_m的電容之總和的四分之一，所以子位元線SBL_n_m的電位係+0.4V或+0.6V。該子位元線SBL_n_m的電位係藉由該互補型反相器而被轉換成為+1V或0V。
之後，如第4C圖中所描繪地，第二選擇線SL2_n的電位係設定為H，以致使第二選擇電晶體STr2_n_m導通。注意的是，當記憶體胞格CL_n_m_2的電晶體導通時，則子位元線SBL_n_m的電位會透過該電晶體的閘極電容，而受到字線WL_n_2的電位所影響。
此現象會在當電容器的電容、子位元線SBL_n_m的寄生電容、及互補型反相器CMOS_n_m的電容之總和係記憶體胞格CL_n_m_2的閘極電容之5倍大或更小倍數大時，變成明顯；因而，特別地，當電容器的電容小於或等於記憶體胞格CL_n_m_2的閘極電容時，則較佳地將字線WL_n_2的電位設定為L，使得該記憶體胞格CL_n_m_2的電晶體關閉。
互補型反相器CMOS_n_m的輸出係透過第二選擇電晶體STr2_n_m而輸出至位元線MBL_m。因為位元線MBL_m之電位的改變係足夠大，所以可無需使用感測放大器而決定該電位改變。
其次，將敘述其中使用第2B圖中所描繪之n通道電晶體NMOS做為放大器電路AMP的實例中之讀取方法。在此，n通道電晶體NMOS_n_m的臨限電壓係+0.4V，且當閘極的電位係+0.5V時，則在當閘極的電位係+0.3V時所流動之電流的100倍高之電流會在源極與汲極之間流動(亦即，在源極與汲極之間的電阻係百分之一)。
注意的是，n通道電晶體NMOS_n_m的源極係保持於0V，且汲極係連接至第二選擇電晶體STr2_n_m的源極。進一步地，電晶體胞格CL_n_m_2之電容器的電容係子位元線SBL_n_m的寄生電容與n通道電晶體NMOS_n_m的電容(包含閘極電容及寄生電容)之總和的四分之一。
首先，如第5A圖中所描繪地，位元線MBL_m的電位係設定為+0.4V，且第一選擇線SL1_n的電位係設定為H，以致使第一選擇電晶體STr1_n_m導通。因而，子位元線SBL_n_m的電位變成+0.4V。
然後，如第5B圖中所描繪地，第一選擇線SL1_n的電位係設定為L，以致使第一選擇電晶體STr1_n_m關閉。進一步地，位元線MBL_m係預充電至+1V。此外，字線WL_n_2的電位係設定為H，以致使記憶體胞格CL_n_m_2的電晶體導通。因而，子位元線SBL_n_m的電位改變。
因為第一選擇電晶體STr1_n_m係關閉，所以有關電位改變，僅可考慮記憶體胞格CL_n_m_2之電容器的電容、子位元線SBL_n_m的寄生電容、及n通道電晶體NMOS_n_m的電容於此。
如上述地，因為記憶體胞格CL_n_m_2之電容器的電容係子位元線SLB_n_m的寄生電容與n通道電晶體NMOS_n_m的電容之總和的四分之一，所以子位元線SBL_n_m的電位係+0.3V或+0.5V。
然後，如第5C圖中所描繪地，第二選擇線SL2_n的電位係設定為H，以致使第二選擇電晶體STr2_n_m導通。注意的是，在此，較佳地，將字線WL_n_2的電位設定為L，使得記憶體胞格CL_n_m_2的電晶體關閉。
當子位元線SBL_n_m的電位係+0.5V時，位元線MBL_m的正電荷係以其中該子位元線SBL_n_m的電位係+0.3V之情況中的速度之100倍高的速度而被吸收；因而，位元線MBL_m的電位會急劇地減少。另一方面，當該子位元線SBL_n_m的電位係+0.3V時，該電位會緩慢地減少。
因而，在經過適當週期T之後，可將位元線MBL_m的電位設定成為：可實質地視為+1V的值(例如，+0.96V)，或可實質地視為0V的值(例如，+0.02V)。
在該情況中，可無需使用感測放大器而決定位元線MBL_m的電位。週期T則可考慮位元線MBL_m的寄生電容，以及當n通道電晶體NMOS_n_m的閘極之電位係設定為+0.5V時的導通電阻，而予以決定。
例如，較佳地，週期T係藉由位元線MBL_m的寄生電容及n通道電晶體NMOS_n_m的導通電阻所計算出之時間常數的4至10倍大。當位元線MBL_m的電位可更精密地測量出時，則甚至可在其中週期T係上述時間常數的0.7至60倍大之情況中區別資料。需注意的是，在經過足夠長的時間之後，不管子位元線SBL_n_m的電位為何，位元線MBL_m的電位均會減少很多，以致無法被決定。
注意的是，在上述實例中，子位元線SBL_n_m的寄生電容係比記憶體胞格CL_n_m_2之電容器的電容更大，所以由於所累積在記憶體胞格CL_n_m_2之電容器中的電荷所導致之子位元線SBL_n_m的電位改變變成小至±0.1V；該電位改變可藉由增加記憶體胞格CL_n_m_2之電容器的電容，或藉由降低子位元線SBL_n_m的電容，而成為更大。在該情況中，週期T可係上述時間常數的0.7倍大或更小倍數大；選擇性地，該週期T可係上述時間常數的60倍大或更大倍數大。
本發明並未受限於上述之讀取方法；且位元線MBL_m的末端可連接至具有適當電阻RM之電阻器的一端子。在此，電阻RM係在電阻RL與電阻RH之間，而電阻RL係在當n通道電晶體NMOS_n_m的閘極電位係+0.5V時之源極與汲極間的電阻，以及電阻RH係在當n通道電晶體NMOS_n_m的閘極電位係+0.3V時之源極與汲極間的電阻(亦即，RL<RM<RH)。在下文所敘述的實例中，RM=RH/10且RM=10RL。該電阻器之另一端子的電位係設定為+1V。
在該情況中，無需將位元線MBL_m預充電至+1V，且在位元線MBL_m與電阻器之連接點的電位VR可加以測量。當子位元線SBL_n_m的電位係+0.5V時，則n通道電晶體NMOS_n_m的電阻係RL，且因此，電位VR係+0.09V。進一步地，當子位元線SBL_n_m的電位係+0.3V時，則n通道電晶體NMOS_n_m的電阻係RH，且因此，電位VR係+0.91V。
在該情況中，該電位並未根據測量時間而改變。相似的電路亦可在其中使用n通道電晶體或p通道電晶體以取代該電阻器的情況之中形成。例如，較佳的是，將具有與該n通道電晶體NMOS_n_m實質相同尺寸之n通道電晶體的源極連接至位元線MBL_m，將該n通道電晶體的汲極之電位設定為+1V，以及將該n通道電晶體的閘極之電位設定為+0.4V。
雖然在上述實例中係使用n通道電晶體NMOS做為放大器電路AMP，但可選擇性地使用第2C圖中所描繪之p通道電晶體PMOS。
[實施例2]
將參照第6A至6C圖、第7A及7B圖、及第8圖來敘述依據本發明之部分技術概念的半導體記憶體裝置之製造方法的實例。注意的是，第6A至6C圖、第7A及7B圖、以及第8圖顯示跟隨著該半導體記憶體裝置的製造處理之半導體記憶體裝置的橫剖面；該等橫剖面並不顯示特定部件的橫剖面。
首先，藉由已知的半導體處理技術，形成元件分離絕緣體102、p阱101P、及n阱101N於基板101的一表面上，而該基板101係由諸如矽、砷化鎵、磷化鎵、碳化矽、鍺、或矽化鍺之單晶半導體所形成。進一步地，形成n通道電晶體的閘極104N、n型雜質區103N、p通道電晶體的閘極104P、及p型雜質區103P。此外，形成第一層間絕緣體105以及形成第一接觸柱塞106a至106d(請參閱第6A圖)。
然後，形成第一嵌入絕緣體107及第一層佈線108a至108d(請參閱第6B圖)。對於第一層佈線108a至108d，可使用銅以供導電率的增加之用。在該情況中，第一層佈線108a至108d係較佳地藉由鑲嵌法而予以製造。透過上述步驟，可形成第一選擇電晶體STr1、第二選擇電晶體STr2、及放大器電路AMP。
之後，形成第二層間絕緣體109，且形成第二接觸柱塞110a及110b於其中。進一步地，形成第二嵌入絕緣體111及第二層佈線112a至112g(請參閱第6C圖)。在此，第二層佈線112a至112g的頂部表面係與將於稍後被形成之氧化物半導體直接接觸，或與該氧化物半導體接觸，而薄的絕緣體介於其間；因此，該等第二層佈線係較佳地使用適合於該目的之材料而形成。例如，使用諸如鈦或氮化鈦之功函數小於氧化物半導體的電子親合力之材料係較佳的。該等第二層佈線112a至112g之各自的高度(厚度)可係50奈米(nm)至500奈米(nm)。
進一步地，用於電容器的絕緣體113係形成為6奈米至20奈米的厚度。在用於電容器的絕緣體中，形成到達第二層佈線112b及112e之開口部。記憶體胞格之電容器的電容係透過用於電容器的絕緣體113之厚度及介電常數而決定。當用於電容器的絕緣體113變薄時，則電容器的電容會變大，且同時，漏電流亦變大。因為漏電流的增加會使記憶體胞格的資料保持特徵降級，所以用於電容器的絕緣體113較佳地係10奈米或更大。做為用於電容器之絕緣體113的材料，可使用氧化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯、或其類似物。
然後，形成氧化物半導體層114a及114b。做為氧化物半導體，較佳地使用其中銦佔所有金屬元素的20原子百分比或更大之氧化物半導體。在形成時，需注意以防止氫之混合，且氧化物半導體的沈積係較佳地藉由濺鍍法所執行，而在氛圍或靶極中的氫和水應予以充分地降低。該等氧化物半導體層114a及114b之各自的厚度可係1奈米至20奈米。
進一步地，形成閘極絕緣體115。做為閘極絕緣體115之材料，可使用氧化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鋯、或其類似物。較佳地，該閘極絕緣體115的厚度係6奈米至20奈米，更佳地係10奈米至16奈米。
之後，形成字線116a至116d(請參閱第7A圖)。做為用於該等字線116a至116d之材料，較佳地使用諸如鎢、氮化鎢、氮化銦、氮化鋅、或鉑之功函數大於氧化物半導體的電子親合力之材料。選擇性地，可僅藉由該材料而形成其中與閘極絕緣體115接觸之字線116a至116d的一部分。
由上述步驟，可形成第一記憶體胞格層。在第7A圖中，描繪四個記憶體胞格。該四個記憶體胞格係包含電晶體之記憶體胞格，而該等電晶體的閘極係字線116a至116d。
在此，將敘述包含電晶體，而該電晶體之閘極係字線116d的記憶體胞格。此記憶體胞格之電晶體係使用氧化物半導體層114b的右半部而形成。第二層佈線112f係此記憶體胞格之電容器的相對電極。雖未清楚地顯示，但面向該第二層佈線112f之氧化物半導體層114b的一部分對應於電容器的另一電極。
換言之，當第二層佈線112f的表面係使用諸如鈦或氮化鈦之功函數小於氧化物半導體的材料而形成時，則電子會在面向第二層佈線112f的氧化物半導體層114b之中被感應出，且該氧化物半導體層114b顯現n型導電性；因此，可將氧化物半導體層114b使用做為電容器的電極。
記憶體胞格的電容器係平面電容器。雖然該電容器的電容係因而變小，但如實施例1中所敘述地，當該電容係子位元線的寄生電容與放大器電路的電容之總和的20%或更大時，則無任何關係；因而，即使當該電容器之電容係例如，0.1fF或更小時，操作亦不會受到干擾。此外，因為該平面的結構，所以易於堆疊該等記憶體胞格；此對於積集度之增加係較佳的。
進一步地，第二層佈線112e用作記憶體胞格之電晶體的汲極。注意的是，因為該第二層佈線112e亦用作鄰接的記憶體胞格之電晶體(其使用氧化物半導體層114b的左半部)的汲極，所以可增加積集度。
注意的是，針對積集度的增加，如第7A圖中所描繪之其中電容器的相對電極(第二層佈線112f)及字線116d係以氧化物半導體層114b介於其間而設置之結構係有效的。此外，透過此結構，可降低字線116d與第二層佈線112f之間的寄生電容，而仍具備所維持之積集度。
然後，形成第三層間絕緣體117以及第三接觸柱塞118a及118b(請參閱第7B圖)。進一步地，第二記憶體胞格層、第三記憶體胞格層、及第四記憶體胞格層係同樣地形成於其上。形成第六嵌入絕緣體119及第六層佈線120，而藉以完成記憶體胞格的形成(請參閱第8圖)。在此，所連接至第六層佈線120之該等佈線及接觸柱塞用作子位元線，且連接該等記憶體胞格之電晶體的汲極。
雖然在上述實例中利用氧化物半導體做為記憶體胞格之電晶體中所使用的半導體，但可選擇性地使用另一種類的半導體。例如，可使用藉由雷射光之照射而晶體化之多晶或單晶矽膜。
[實施例3]
在此實施例中，將敘述第10圖中所描繪之半導體記憶體裝置及其操作實例。第10圖顯示第n列及第m行中之胞格、第n列及第(m+1)行中之胞格、及在第m行及第(m+1)行中之驅動器電路的一部分，其均係包含於半導體記憶體裝置中。
此實施例之半導體記憶體裝置的胞格包含第一選擇電晶體STr1、第二選擇電晶體STr2、複數個記憶體胞格、放大器電路、及子位元線SBL。雖然在第10圖中所描繪的半導體記憶體裝置之中包含n通道電晶體NMOS做為放大器電路，但可選擇性地使用p通道電晶體。
第一選擇電晶體STr1_n_m的汲極及第一選擇電晶體STr1_n_m+1的汲極係分別連接至位元線MBL_m及位元線MBL_m+1；第一選擇電晶體STr1_n_m的源極及第一選擇電晶體STr1_n_m+1的源極係分別連接至子位元線SBL_n_m及子位元線SBL_n_m+1；以及第一選擇電晶體STr1_n_m的閘極及第一選擇電晶體STr1_n_m+1的閘極二者均係連接至第一選擇線SL1_n。
第二選擇電晶體STr2_n_m的汲極及第二選擇電晶體STr2_n_m+1的汲極係分別n通道電晶體NMOS_n_m的源極及n通道電晶體NMOS_n_m+1的源極；第二選擇電晶體STr2_n_m的閘極及第二選擇電晶體STr2_n_m+1的閘極二者均係連接至第二選擇線SL2_n；以及第二選擇電晶體STr2_n_m的源極及第二選擇電晶體STr2_n_m+1的源極係保持於固定電位(在此，0V)。
該n通道電晶體NMOS_n_m的汲極及該n通道電晶體NMOS_n_m+1的汲極係分別連接至位元線MBL_m及位元線MBL_m+1；以及該n通道電晶體NMOS_n_m的閘極及該n通道電晶體NMOS_n_m+1的閘極係分別連接至子位元線SBL_n_m+1及子位元線SBL_n_m。
進一步地，記憶體胞格包含電晶體及電容器；電容器的一電極與電晶體的源極係連接著，且電晶體的汲極係連接至子位元線SBL。該電容器的另一電極係保持於固定電位(在此，0V)。
進一步地，記憶體胞格之電晶體的閘極係以以下方式而連接至字線WL；字線WL_n_1係連接至第n列及第m行中的胞格中之記憶體胞格的電晶體之閘極，但並不連接至第n列及第(m+1)行的胞格中之記憶體胞格的電晶體之閘極；以及字線WL_n_2係連接至第n列及第(m+1)行中的胞格中之記憶體胞格的電晶體之閘極，但並不連接至第n列及第m行中的胞格中之記憶體胞格的電晶體之閘極。
也就是說，當一字線WL之電位係H時，則關於該字線WL所通往之第m行中的胞格及第(m+1)行中之鄰接的胞格，該等胞格的其中一者具有其中電晶體係導通之一記憶體胞格，且另一胞格並不具有其中電晶體係導通之任何記憶體胞格。
驅動器電路包含第一行電晶體CTr1_m及CTr1_m+1、第二行電晶體CTr2_m及CTr2_m+1、第三行電晶體CTr3_m及CTr3_m+1、以及正反器電路FF_m/m+1。
第一行電晶體CTr1_m的閘極及第一行電晶體CTr1_m+1的閘極二者係連接至第一行驅動器線RL1；第一行電晶體CTr1_m的汲極及第一行電晶體CTr1_m+1的汲極係分別連接至位元線MBL_m及位元線MBL_m+1；以及第一行電晶體CTr1_m的源極及第一行電晶體CTr1_m+1的源極二者係保持於固定電位(在此，+0.5V)。
第二行電晶體CTr2_m的閘極及第二行電晶體CTr2_m+1的閘極二者係連接至第二行驅動器線RL2；第二行電晶體CTr2_m的汲極及第二行電晶體CTr2_m+1的汲極係分別連接至位元線MBL_m及位元線MBL_m+1；以及第二行電晶體CTr2_m的源極及第二行電晶體CTr2_m+1的源極係分別連接至正反器電路FF_m/m+1的第一輸入及該正反器電路FF_m/m+1的第二輸入。
第三行電晶體CTr3_m的閘極及第三行電晶體CTr3_m+1的閘極二者係連接至第三行驅動器線RL3；第三行電晶體CTr3_m的源極及第三行電晶體CTr3_m+1的源極係分別連接至第二行電晶體CTr2_m的源極及第二行電晶體CTr2_m+1的源極；以及第三行電晶體CTr3_m的汲極及第三行電晶體CTr3_m+1的汲極係分別連接至第m行中之資料輸入/輸出端子DATA_m及第(m+1)行中之資料輸入/輸出端子DATA_m+1。
將參照第11圖來敘述具有該結構之半導體記憶體裝置的讀取方法。在此，假定其中包含所連接至第n列及第m行中的胞格中之字線WL_n_1的電晶體之記憶體胞格的電容器係充電至+1V。進一步地，該等記憶體胞格的每一者之電容器的電容係子位元線SBL的寄生電容及n通道電晶體NMOS的電容(包含閘極電容及寄生電容)之總和的四分之一。
進一步地，n通道電晶體NMOS的臨限電壓係+0.5V，且當閘極的電位係+0.5V時，則當閘極的電位係+0.4V時所流動的電流之10倍高的電流會流動於源極與汲極之間(亦即，在源極與汲極之間的電阻係十分之一)；以及當閘極的電位係+0.6V時，則當閘極的電位係+0.5V時所流動的電流之10倍高的電流會流動於源極與汲極之間。
首先，如第11圖中的週期T1之中所示地，第一行驅動器線RL1及第一選擇線SL1_n的電位係設定為H，以致使第一行電晶體CTr1_m及CTr1_m+1以及第一選擇電晶體STr1_n_m及STr1_n_m+1導通。進一步地，正反器電路FF_m/m+1之高電源供應電位及低電源供應電位二者係先設定為+0.5V。
因而，位元線MBL_m及MBL_m+1以及子位元線SBL_n_m及SBL_n_m+1的電位係+0.5V。然後，將第一行驅動器線RL1及第一選擇線SL1_n的電位設定為L，以致使第一行電晶體CTr1_m及CTr1_m+1以及第一選擇電晶體STr1_n_m及STr1_n_m+1關閉。
之後，如第11圖中的週期T2之中所示地，字線WL_n_1的電位係設定為H。因為在第n列及第m行中的胞格包含其中包含所連接至該字線WL_n_1的電晶體之記憶體胞格，所以此電晶體導通，以致使電容器中所累積之電荷被釋放出，且子位元線SBL_n_m的電位改變。
該記憶體胞格之電容器的電位係+1V，且該電容器的電容係子位元線SBL_n_m的寄生電容與n通道電晶體NMOS_n_m+1的電容(包含閘極電容及寄生電容)之總和的四分之一；因此，該子位元線SBL_n_m的電位變成+0.6V。注意的是，當電容器的電位係0V時，則子位元線SBL_n_m的電位變成+0.4V。
另一方面，在第n列及第(m+1)行中的胞格並不具有其中包含所連接至字線WL_n_1之電晶體的任何記憶體胞格；因此，子位元線SBL_n_m+1的電位不改變，且保持+0.5V之原狀。
然後，如第11圖中的週期T3之中所示地，第二選擇線SL2_n係設定為H，以致使第二選擇電晶體STr2_n_m及STr2_n_m+1導通。因而，位元線MBL_m及MBL_m+1的電位自+0.5V之最初電位而改變。
因為在第(m+1)行中之n通道電晶體NMOS_n_m+1的電阻係低於m行中之n通道電晶體NMOS_n_m的電阻，所以位元線MBL_m+1的電位係比位元線MBL_m的電位明顯地減少更多。換言之，位元線MBL_m的電位變成比位元線MBL_m+1的電位更高。
之後，如第11圖中的週期T4之中所示地，第二行驅動器線RL2的電位係設定為H，以致使第二行電晶體CTr2_m及CTr2_m+1導通。進一步地，將正反器電路FF_m/m+1的高電源供應電位設定為+1V，且將低電源供應電位設定為0V。因而，該正反器電路FF_m/m+1操作，以致使具有較高電位之位元線MBL_m的電位變成+1V，且具有較低電位之位元線MBL_m+1的電位變成0V。
然後，如第11圖中的週期T5之中所示地，第三行驅動器線RL3的電位係設定為H，以致使第三行電晶體CTr3_m及CTr3_m+1導通。因而，該等位元線的電位係輸出至第m行中之資料輸入/輸出端子DATA_m，及第(m+1)行中之資料輸入/輸出端子DATA_m+1。在該情況中，可讀取資料輸入/輸出端子DATA_m的電位。
因此，讀取完成。然而，因為早已將所累積在記憶體胞格中的電荷釋放出，所以資料被破壞。因此，如第11圖中的週期T6之中所示地，將第一選擇線SL1_n的電位設定為H，使得第一選擇電晶體STr1_n_m及STr1_n_m+1導通。
從而，子位元線SBL_n_m的電位變成相等於位元線MBL_m的電位，亦即，+1V。因為所連接至字線WL_n_1之電晶體係導通，所以所連接至該電晶體的電容器亦被充電至+1V。換言之，起初係+1V之電容器的電位係在讀取時減少至+0.6V，但藉由第11圖中的週期T6之中的操作而返回至+1V的最初電位。
記憶體胞格之電容器的電位係在上述實例中被設定為+1V；同樣地，在其中電容器的電位係最初設定為0V的情況中，在讀取時增加至+0.4V之電容器的電位亦可藉由隨後的操作而返回至0V之最初電位。
在上述操作完成之後，第一選擇線SL1_n、第二行驅動器線RL2、字線WL_n_1、第二選擇線SL2_n、及第三行驅動器線RL3係設定為L，以致使所連接至該等線之電晶體均關閉。
上文係說明讀取；而在寫入時，可在用於讀取之週期T5中供應將被寫入之電位至資料輸入/輸出端子DATA。例如，當資料將在上述處理中被寫入至第(m+2)行之內時，則可將資料輸入/輸出DATA_m+2的電位設定成為依據週期T4至T6中之資料的電位(在此，+1V)，且可將第(m+3)行中的鄰接之資料輸入/輸出端子DATA_m+3的電位設定成為依據相反之資料的電位(亦即，0V)(請參閱第11圖)。
[實施例4]
在此實施例中，將參照第12A至12E圖及第13A至13C圖來敘述與第10圖中所描繪之半導體記憶體裝置相似的半導體記憶體裝置之佈局及製造方法的實例。在第12A至12E圖中，係描繪第n列及第m行中的胞格以及第n列及第(m+1)行中的胞格中之主要佈線及其類似物的逐層佈局之實例。此實施例之半導體記憶體裝置係藉由堆疊該等層所形成。
注意的是，僅第n列及第m行中之胞格係在下文以參考符號而予以說明。該說明亦可施加至第n列及第(m+1)行中之胞格。進一步地，第13A至13C圖係描繪該半導體記憶體裝置之製造方法的橫剖面視圖，且各自對應於沿著第12A至12E圖中之線A-B所取得的橫剖面。
在第12A圖中，係描繪單晶半導體基板上所設置之n型雜質區203、第一層佈線204a至204c、及第一接觸柱塞206a至206d的位置。第一接觸柱塞206d對應至下一列中之胞格中的第一接觸柱塞206a。第一層佈線204a作用成為第一選擇線SL1_n，以及第一層佈線204b作用成為第二選擇線SL2_n。
進一步地，第一層佈線204c作用成為n通道電晶體NMOS_n_m的閘極。注意的是，第一層佈線204c係如第12A圖中所描繪地定位成為以水平方向自第n列及第(m+1)行中之對應的第一層佈線204d偏移，而可藉以使位元線之間的距離變小，且因此，可降低由胞格所佔的面積。
在第12B圖中，係描繪第二層佈線208a至208e及第二接觸柱塞210a至210d的位置。第二層佈線208c係使用以連接子位元線SBL_n_m+1及n通道電晶體NMOS_n_m的閘極。進一步地，第二層佈線208d係使用以連接子位元線SBL_n_m及n通道電晶體NMOS_n_m+1的閘極。
在第12C圖中，係描繪第三層佈線212a至212g的位置。第三層佈線212b、212d、212e各自用作記憶體胞格之電容器的電極。在第12D圖中，係描繪氧化物半導體層214a及214b的位置。在第12E圖中，係描繪字線216a至216f的位置。
製造方法係參照第13A至13C圖而敘述於下文；實施例2可屬於針對將被使用之材料、條件、及其類似者。如第13A圖中所描繪地，元件分離絕緣體202、n型雜質區203、第一層佈線204a至204c、第一層間絕緣體205、及第一接觸柱塞206a至206d係形成於單晶半導體基板201上。
注意的是，亦如第12A圖中所描繪一樣地，第13A圖中所描繪之在第一層佈線204b的左側之n型雜質區203的部件203a係以與第一選擇線(亦即，第一層佈線204a)或第二選擇線(亦即，第一層佈線204b)相同的方向而延伸，且可使用做為佈線。換言之，該部件203a可使用以保持第二選擇電晶體之源極的電位於固定值。
然後，如第13B圖中所描繪地，形成第一嵌入絕緣體207、第二層佈線208a至208e、第二層間絕緣體209、及第二接觸柱塞210a至210d。
進一步地，如第13C圖中所描繪地，形成第二嵌入絕緣體211、第三層佈線212a至212g、用於電容器的絕緣體213、氧化物半導體層214a及214b、閘極絕緣體215、字線216a至216f、第三層間絕緣體217、及第三接觸柱塞218a至218d。
藉由上述步驟，可形成一記憶體胞格層。積集度可如實施例2中似地藉由堆疊更多個記憶體胞格層而增加。注意的是，第一接觸柱塞206b、第二層佈線208b及208d、第二接觸柱塞210b及210c、第三層佈線212c及212f、以及第三接觸柱塞218b及218c必須電性連接，以便形成子位元線SBL_n_m。進一步地，第一接觸柱塞206c及第二層佈線208c係子位元線SBL_n_m+1的一部分。
此外，第一接觸柱塞206a及206d、第二層佈線208a及208e、第二接觸柱塞210a及210d、第三層佈線212a及212g、及第三接觸柱塞218a及218d形成位元線MBL_m。
在第13C圖中，係描繪三個記憶體胞格。該三個記憶體胞格係包含其中閘極係字線216b、216c、及216f之電晶體的記憶體胞格。在此，將敘述包含其中閘極係字線216c之電晶體的記憶體胞格。
此記憶體胞格的電晶體係使用氧化物半導體層214a的右半部而形成。第三層佈線212d係此記憶體胞格之電容器的相對電極。該記憶體胞格係設置有電容器，而電容器的電容約係閘極電容的兩倍大。
進一步地，第三層佈線212c用作該記憶體胞格之電晶體的汲極。注意的是，因為該第三層佈線212c亦用作鄰接記憶體胞格之電晶體(其使用氧化物半導體層214a的左半部)的汲極，所以可增加積集度。
[實施例5]
在此實施例中，將敘述第14圖中所描繪的半導體記憶體裝置。第14圖顯示第n列及第m行中之胞格和第n列及第(m+1)行中之胞格，以及第m行及第(m+1)行中之驅動器電路的一部分，其均係包含於該半導體記憶體裝置之中。
與第2A圖中所描繪之胞格相似地，此實施例之半導體記憶體裝置的胞格包含第一選擇電晶體STr1、第二選擇電晶體STr2、複數個記憶體胞格、互補型反相器CMOS、及子位元線SBL。記憶體胞格包含電晶體及電容器；電容器的一電極與電晶體的源極係連接，且該電晶體的汲極係連接至子位元線SBL。進一步地，電容器的另一電極係保持於固定電位(在此，0V)。在下文說明中，互補型反相器CMOS的高電源供應電位係保持於+1V，且該互補型反相器CMOS的低電源供應電位係保持於0V。
注意的是，在該等胞格的其中一者中之互補型反相器CMOS的輸出係連接至該等胞格的另一者中之第二選擇電晶體STr2的源極。換言之，互補型反相器CMOS_n_m的輸出係連接至第二選擇電晶體STr2_n_m+1，且互補型反相器CMOS_n_m+1的輸出係連接至第二選擇電晶體STr2_n_m。
第二選擇電晶體STr2_n_m的閘極係連接至第二選擇線SL2a_n，以及第二選擇電晶體STr2_n_m+1的閘極係連接至第二選擇線SL2b_n。因而，在相同列之中的鄰接兩胞格中之第二選擇電晶體STr2可被獨立地控制。
進一步地，記憶體胞格之電晶體的閘極係以以下方式而連接至字線WL；字線WL_n_1係連接至第n列及第m行中的胞格中之記憶體胞格的電晶體之閘極，但並不連接至第n列及第(m+1)行中的胞格中之記憶體胞格的電晶體之閘極；以及字線WL_n_2係連接至第n列及第(m+1)行中的胞格中之記憶體胞格的電晶體之閘極，但並不連接至第n列及第m行中的胞格中之記憶體胞格的電晶體之閘極。
也就是說，當一字線之電位係H時，則關於該字線所通往之第m行中的胞格及第(m+1)行中之鄰接的胞格，該等胞格的其中一者具有其中電晶體係導通之一記憶體胞格，且另一胞格並不具有其中電晶體係導通之任何記憶體胞格。
驅動器電路包含第一行電晶體CTr1_m及CTr1_m+1、第二行電晶體CTr2_m及CTr2_m+1、及正反器電路FF_m/m+1。
第一行電晶體CTr1_m的閘極及第一行電晶體CTr1_m+1的閘極二者係連接至第一行驅動器線RL1；第一行電晶體CTr1_m的汲極及第一行電晶體CTr1_m+1的汲極係分別連接至位元線MBL_m及位元線MBL_m+1；以及第一行電晶體CTr1_m的源極及第一行電晶體CTr1_m+1的源極二者係保持於固定電位(在此，+0.5V)。
第二行電晶體CTr2_m的閘極及第二行電晶體CTr2_m+1的閘極二者係連接至第二行驅動器線RL2；第二行電晶體CTr2_m的汲極及第二行電晶體CTr2_m+1的汲極係分別連接至位元線MBL_m及位元線MBL_m+1；以及第二行電晶體CTr2_m的源極及第二行電晶體CTr2_m+1的源極係分別連接至正反器電路FF_m/m+1的第一輸入及該正反器電路FF_m/m+1的第二輸入。
進一步地，位元線MBL_m及位元線MBL_m+1係分別連接至第m行中之資料輸入/輸出端子DATA_m及第(m+1)行中之資料輸入/輸出端子DATA_m+1。
將敘述具有該結構之半導體記憶體裝置的讀取方法。在此，假定其中包含所連接至第n列及第m行中的胞格中之字線WL_n_1的電晶體之記憶體胞格的電容器係充電至+1V。
進一步地，該等記憶體胞格的每一者之電容器的電容係子位元線SBL的寄生電容及互補型反相器CMOS的電容(包含閘極電容及寄生電容)之總和的四分之一。再者，互補型反相器CMOS在其中輸入係+0.6V或更高的情況中輸出0V，且在其中輸入係+0.4V或更低的情況中輸出+1V。
＜第一步驟(預充電)＞
最初，正反器電路FF_m/m+1的高電源供應電位及低電源供應電位係設定為+0.5V。首先，將第一行驅動器線RL1及第一選擇線SL1_n的電位設定為H，以致使第一行電晶體CTr1_m及CTr1_m+1以及第一選擇電晶體STr1_n_m及STr1_n_m+1導通。
因而，位元線MBL_m及MBL_m+1以及子位元線SBL_n_m及SBL_n_m+1的電位係+0.5V。然後，將第一行驅動器線RL1及第一選擇線SL1_n的電位設定為L，使得第一行電晶體CTr1_m及CTr1_m+1以及第一選擇電晶體STr1_n_m及STr1_n_m+1關閉。
＜第二步驟(釋放電荷)＞
然後，將字線WL_n_1的電位設定為H。因為在第n列及第m行中的胞格包含記憶體胞格，而該記憶體胞格包含所連接至字線WL_n_1之電晶體，所以此電晶體導通，以致使電容器中所累積之電荷釋放出，且子位元線SBL_n_m的電位改變。
使子位元線SBL_n_m之電位變成穩定的時間係成比例於所連接至字線WL_n_1之電晶體的導通電阻與該子位元線SBL_n_m的電容之乘積。該子位元線的電容可係1fF或更小，而其係小於或等於習知DRAM的位元線之電容的數百分之一。因此，即使當該電晶體的導通電阻係通常所使用於習知DRAM中之使用矽的電晶體的導通電阻之數百倍高時，使子位元線SBL_n_m之電位變成穩定的時間與在習知DRAM的情況中之該時間亦係幾乎相同。該子位元線SBL_n_m的電位可藉由使該位元線SBL_n_m的電容變成更小，而在更短的時間中變成穩定。
例如，即使透過其中導通電阻係使用矽的電晶體之導通電阻的數十倍至數百倍高之使用氧化物半導體的電晶體(亦即，使用氧化物半導體之電晶體的場效應遷移率係使用矽之電晶體的數十分之一或數百分之一)，亦可以以與習知DRAM相同的速度或比習知DRAM更高的速度而執行讀取。
記憶體胞格之電容器的電位係+1V，且該電容器的電容係子位元線SBL_n_m的寄生電容及n通道電晶體NMOS_n_m+1的電容(包含閘極電容及寄生電容)之總和的四分之一；因此，該子位元線SBL_n_m的電位變成+0.6V。注意的是，當電容器的電位係0V時，則子位元線SBL_n_m的電位變成+0.4V。
另一方面，在第n列及第(m+1)行中的胞格並不具有其中包含所連接至字線WL_n_1之電晶體的任何記憶體胞格；因此，子位元線SBL_n_m+1的電位不改變且仍保持+0.5V之原狀。
＜第三步驟(充電位元線)＞
接著，將第二選擇線SL2b_n的電位設定為H，使得第二選擇電晶體STr2_n_m+1導通。此時，第二選擇線SL2a_n的電位係保持於L。因而，僅位元線MBL_m+1的電位係自+0.5V的初始電位而改變。位元線MBL_m的電位保持於+0.5V。注意的是，在讀取第(m+1)行中之胞格中的資料時，可使第二選擇線SL2b_n的電位保持於L且可設定第二選擇線SL2a_n的電位為H。
因為子位元線SBL_n_m的電位係+0.6V，所以互補型反相器CMOS_n_m的輸出係0V，且位元線MBL_m+1的電位變成接近於此值。換言之，位元線MBL_m的電位(+0.5V)變成比該位元線MBL_m+1的電位更高。
注意的是，同時執行第二及第三步驟並不會導致不利效應，且對於讀取速度之增加係較佳的。也就是說，將字線WL_n_1的電位及第二選擇線SL2b_n的電位實質同時地設定成H係較佳的。
＜第四步驟(放大位元線的電位)＞
接著，將第二行驅動器線RL2的電位設定為H，以致使第二行電晶體CTr2_m及CTr2_m+1導通。進一步地，將正反器電路FF_m/m+1的高電源供應電位設定為+1V，且將正反器電路FF_m/m+1的低電源供應電位設定為0V。因而，正反器電路FF_m/m+1操作，使得具有較高電位之位元線MBL_m的電位變成+1V，且具有較低電位之位元線MBL_m+1的電位變成0V。從而，該位元線MBL_m的電位被輸出至第m行中之資料輸入/輸出端子DATA_m。
因此，讀取完成。然而，因為早已將所累積在記憶體胞格中的電荷釋放出，所以資料被破壞。因此，將第一選擇線SL1_n的電位設定為H，使得第一選擇電晶體STr1_n_m及STr1_n_m+1導通。
從而，子位元線SBL_n_m的電位變成相等於位元線MBL_m的電位，亦即，+1V。因為所連接至字線WL_n_1之電晶體係導通，所以所連接至該電晶體的電容器亦被充電至+1V。換言之，起初係+1V之電容器的電位係在讀取時減少至+0.6V，但藉由上述之操作而返回至+1V的最初電位。
記憶體胞格之電容器的電位係在上述實例中被設定為+1V；同樣地，在其中電容器的電位係最初設定為0V的情況中，在讀取時增加至+0.4V之電容器的電位亦可藉由隨後的操作而返回至0V之最初電位。
在上述操作完成之後，第一選擇線SL1_n、第二行驅動器線RL2、字線WL_n_1、及第二選擇線SL2b_n係設定為L，以致使所連接至該等線之電晶體均關閉。
上文係說明讀取；當需執行寫入時，則可在第四步驟之後，供應將被寫入之電位至資料輸入/輸出端子DATA_m以及供應與將被寫入之電位相反的電位至資料輸入/輸出端子DATA_m+1。例如，當0V之電位及+1V之電位係分別供應至資料輸入/輸出端子DATA_m及資料輸入/輸出端子DATA_m+1時，則記憶體胞格CL_n_m的電容器被充電至0V。
注意的是，與記憶體胞格之電晶體的導通電阻相關聯的問題亦係在寫入時較小，而允許使用例如諸如氧化物半導體之其中場效應遷移率係矽半導體的數十分之一或數百分之一的半導體材料。詳細的說明係如下。
在習知DRAM中，用於寫入所需的時間係成比例於位元線的電容，與位元線的電阻和記憶體胞格之電晶體的導通電阻之總和的乘積。實際上，因為位元線的電阻係比電晶體的導通電阻足夠地低，所以用於寫入所需的時間可成比例於位元線的電容與記憶體胞格之電晶體的導通電阻的乘積而計算。
相反地，在此實施例中，寫入係透過以下兩個分離的步驟而執行。也就是說，寫入係透過(1)充電位元線至將被寫入之電位的步驟，及(2)充電子位元線和電容器的步驟而執行。因為用於該兩步驟之步驟(1)所需的時間係位元線之電阻與電容的乘積，所以在此實施例中，習知DRAM中之時間的百分之幾或百分之幾十的時間係足夠的。
另一方面，用於步驟(2)所需的時間係成比例於子位元線之電容及電容器之電容的總和，與第一選擇電晶體之導通電阻及記憶體胞格的電晶體之導通電阻的總和之乘積。在第一選擇電晶體之導通電阻與記憶體胞格的電晶體之導通電阻間的比較中，第一選擇電晶體之導通電阻可在其中使用遷移率低之氧化物半導體於記憶體胞格的電晶體之情況中被忽視；因此，用於步驟(2)所需的時間係成比例於子位元線之電容及電容器之電容的總和，與記憶體胞格的電晶體之導通電阻的乘積。
在其間，記憶體胞格的電晶體之導通電阻係使用矽的電晶體之導通電阻的數十倍至數百倍高。然而，藉由使子位元線之電容及電容器之電容的總和小於或等於習知DRAM的位元線之電容的數百分之一，則可使子位元線之電容及電容器之電容的總和與記憶體胞格的電晶體之導通電阻的乘積小於習知DRAM的位元線之電容與記憶體胞格的電晶體之導通電阻的乘積。
換言之，用於此實施例中所述之半導體記憶體裝置中的寫入所需之時間(上述步驟(1)及(2)的總計時間)幾乎可等於或短於習知DRAM中的寫入所需之時間。尤其，當使用能隙大的氧化物半導體做為記憶體胞格之電晶體的半導體時，則再新可係實質地非必要，而可藉以導致功率消耗的降低。
進一步地，在此實施例中，諸如正反器電路之正回授電路並不在放大子位元線的電位於讀取之中時使用。因此，可降低讀取時之動作失調的可能性。該結構之優點將以所給定之特定實例而敘述於下文。
例如，假定在讀取的最初階段(正好在電容器的電位釋放之前)，子位元線的電位由於來自外部的雜訊而僅自+0.5V改變至+0.4V 1奈秒。從而，在其中正反器電路係連接至該子位元線的情況中，該子位元線的電位會被立即固定至0V，且輸出0V的電位至位元線，而取代所需輸出之+1V的電位。
另一方面，因為諸如正反器電路之正回授電路並不在此實施例中被連接至子位元線，所以不可能發生該動作失調。假定雜訊係產生於第三步驟之中，則互補型反相器依據該雜訊而輸出信號；例如，當該互補型反相器之電晶體的導通電流係10μA時，則在位元線中之電荷的改變量係小於或等於位元線中之電荷總量的數十分之一。
也就是說，位元線MBL_m的電位係在最初階段時至多改變0.1V 1奈米。此外，當雜訊的不利效應係在隨後被消除時，則在位元線MBL_m之電位中的改變會立即被消除。因此，雜訊的不利效應係實質地消除於當正反器電路FF_m/m+1操作時的時候。
進一步地，即使當該雜訊係在第四步驟(放大位元線之電位的步驟)期間產生於此實施例的半導體記憶體裝置之中時，亦無不利的效應發生。在該階段，位元線MBL_m的電位早已係+0.5V，且位元線MBL_m+1的電位係0V。若該互補型反相器CMOS_n_m的電位由於雜訊而僅變成0V 1奈秒時，則位元線MBL_m+1的電位會稍微增加，但不會變成+0.1V或更高。不管雜訊的不利效應是否存在，位元線MBL_m的電位均會比位元線MBL_m+1的電位更高，且因此，正反器電路FF_m/m+1可準確地操作。
[實施例6]
在此實施例中，將參照第15A至15C圖、第16A至16C圖、以及第17A及17B圖來敘述與第14圖中所描繪之半導體記憶體裝置相似的半導體記憶體裝置之佈局及橫剖面視圖的實例。在第15A至15C圖及第16A至16C圖中，係描繪第n列及第m行中之胞格及鄰接於該胞格之胞格中的主要佈線及其類似物之逐層佈局的實例。此實施例之半導體記憶體裝置係藉由堆疊該等層而形成。注意的是，其他的實施例則可視為屬於此實施例中所敘述之半導體記憶體裝置的細節。
注意的是，雖然在第n列及第m行中之胞格係在下文以參考符號而予以說明，但該說明亦可施加至其他的胞格。進一步地，第17A及17B圖係該半導體記憶體裝置的橫剖面視圖，且對應於沿著第15A至15C圖或第16A至16C圖中之線A-B所取得的橫剖面。注意的是，沿著線A-B所取得之橫剖面的一部分係省略於第17A及17B圖的每一者中。而且，請注意的是，線A-B指示第n列及第m行中之胞格的位置。
第15A圖顯示單晶半導體基板上所設置之元件分離絕緣體302、n型雜質區303N、p型雜質區303P、第一層佈線304a至304h、及第一接觸柱塞306的位置。第一層佈線304a對應於第一選擇線SL1_n、第一層佈線304d對應於第二選擇線SL2a_n、以及第一層佈線304e對應於第二選擇線SL2b_n。進一步地，第一層佈線304f對應於下一列中之胞格中的第一選擇線SL1_n+1。
進一步地，第層一佈線304b對應於互補型反相器CMOS_n_m的閘極、以及第一層佈線304c對應於互補型反相器CMOS_n_m+1的閘極。第一層佈線304g及304h亦係其他行中之互補型反相器CMOS的閘極。注意的是，如第15A圖中所描繪地，第一層佈線304c及第一層佈線304d係定位以便以位元線之方向(圖式中之水平方向)自第一層佈線304g及304h偏移(該第一層佈線304g及304h係鄰接胞格中之互補型反相器的閘極)，而位元線之間的距離則可藉以變小，且因此，可降低由胞格所占有的面積。
在第15B圖中，係描繪第二層佈線308a至308f及第二接觸柱塞310的位置。第二層佈線308c係使用以供應低電位至互補型反相器CMOS、以及第二層佈線308d係使用以供應高電位至互補型反相器CMOS。第二層佈線308e係連接互補型反相器CMOS_n_m+1的輸出與第二選擇電晶體STr2_n_m的源極之佈線。
在第15C圖中，係描繪第三層佈線312a及312b以及第三接觸柱塞314的位置。第三層佈線312b係連接互補型反相器CMOS_n_m的輸出與第二選擇電晶體STr2_n_m+1的源極之佈線。
在第16A圖中，係描繪第四層佈線316a及316b的位置。第四層佈線316a用作記憶體胞格之電容器的電極。第四層佈線316b用作記憶體胞格之電晶體的汲極電極。在第16B圖中，係描繪氧化物半導體層318的位置。在第16C圖中，係描繪字線320及第四接觸柱塞322的位置。
將敘述第17A及17B圖於下文。注意的是，實施例2或4可視為屬於製造方法的細節。第17A圖描繪其中形成第一接觸柱塞306的階段(其對應於第15A圖)之橫剖面的狀態。元件分離絕緣體302係形成於基板301的一表面之上，且第一層佈線304a至304h(第一層佈線304g及304h並未顯示於第17A及17B圖之中)形成。進一步地，n型雜質區303N及p型雜質區303P(其未顯示於第17A及17B圖之中)形成。然後，第一層間絕緣體305及第一接觸柱塞306形成。
在第17B圖中，係描繪其中重疊另一層的狀態。在第17A圖中所描繪的狀態中，係進一步堆疊以下：第一嵌入絕緣體307、第二層佈線308a至308f、第二層間絕緣體309、第二接觸柱塞310、第二嵌入絕緣體311、第三層佈線312a及312b、第三層間絕緣體313、第三接觸柱塞314、第三嵌入絕緣體315、第四層佈線316a及316b，用於電容器的絕緣體317、氧化物半導體層318、閘極絕緣體319、字線320、第四層間絕緣體321、及第四接觸柱塞322。
藉由上述步驟，可形成一記憶體胞格層。積集度可藉由如實施例2中一樣地堆疊更多個記憶體胞格層而予以增加。在第17B圖中，係顯示複數個記憶體胞格。於該等記憶體胞格的每一者之中，第四層佈線316a及316b係設置在氧化物半導體層318之底部表面的下面。在第四層佈線316a及316b之間、第四層佈線316a用作記憶體胞格之電容器的相對電極。進一步地，第三接觸柱塞314或第四接觸柱塞322與第四層佈線316b係連接，而用作子位元線SBL_n_m的一部分。
STr1．．．第一選擇電晶體
STr2．．．第二選擇電晶體
MBL．．．位元線
SL1．．．第一選擇線
SBL．．．子位元線
SL2．．．第二選擇線
AMP．．．放大器電路
CL．．．記憶體胞格
WL，116a～116d，216a～216f，320．．．字線
101．．．基板
102，302．．．元件分離絕緣體
101P．．．p阱
101N．．．n阱
104N，104P．．．閘極
103N，203，303N．．．n型雜質區
103P，303P．．．p型雜質區
105．．．第一層間絕緣體
106a～106d，206a～206d，306．．．第一接觸柱塞
107，207，307．．．第一嵌入絕緣體
108a～108d，204a～204c，304a～304h．．．第一層佈線
109，209，309．．．第二層間絕緣體
110a，110b，210a～210d，310．．．第二接觸柱塞
111，211，311．．．第二嵌入絕緣體
112a～112g，208a～208e．．．第二層佈線
113，213，317．．．用於電容器之絕緣體
114a，114b，214a，214b，318．．．氧化物半導體層
115，215，319．．．閘極絕緣體
117，217．．．第三層間絕緣體
118a，118b，218a～218d，314．．．第三接觸柱塞
119．．．第六嵌入絕緣體
120．．．第六層佈線
FF．．．正反器電路
CTr．．．行電晶體
RL．．．行驅動器線
DATA．．．資料輸入/輸出端子
212a～212g，312a，312b．．．第三層佈線
322．．．第四接觸柱塞
316a，316b．．．第四層佈線
321．．．第四層間絕緣體
315．．．第三嵌入絕緣體
在附圖中：
第1圖描繪本發明之半導體記憶體裝置的實例；
第2A至2C圖描繪本發明之半導體記憶體裝置的實例；
第3A及3B圖描繪本發明之半導體記憶體裝置的驅動方法之實例；
第4A至4C圖描繪本發明之半導體記憶體裝置的驅動方法之實例；
第5A至5C圖描繪本發明之半導體記憶體裝置的驅動方法之實例；
第6A至6C圖描繪本發明之半導體記憶體裝置的製造方法之實例；
第7A及7B圖描繪本發明之半導體記憶體裝置的製造方法之實例；
第8圖描繪本發明之半導體記憶體裝置的製造方法之實例；
第9圖描繪習知之半導體記憶體裝置(DRAM)的實例；
第10圖描繪本發明之半導體記憶體裝置的實例；
第11圖描繪本發明之半導體記憶體裝置的驅動方法之實例；
第12A至12E圖描繪本發明之半導體記憶體裝置的實例；
第13A至13C圖描繪本發明之半導體記憶體裝置的製造方法之實例；
第14圖描繪本發明之半導體記憶體裝置的實例；
第15A至15C圖描繪本發明之半導體記憶體裝置的實例；
第16A至16C圖描繪本發明之半導體記憶體裝置的實例；以及
第17A及17B圖描繪本發明之半導體記憶體裝置的實例。
STr1．．．第一選擇電晶體
STr2．．．第二選擇電晶體
MBL．．．位元線
SL1．．．第一選擇線
SBL．．．子位元線
SL2．．．第二選擇線
AMP．．．放大器電路
CL．．．記憶體胞格
WL．．．字線

Claims (11)

  1. 一種半導體記憶體裝置，包含：第一位元線以及第二位元線；四個字線；以及兩個胞格，各自包含兩個記憶體胞格、子位元線、第一選擇電晶體、第二選擇電晶體、及放大器電路，其中該第一選擇電晶體的汲極係連接至該第一位元線，其中該第一選擇電晶體的源極及該放大器電路的第一端子係連接至該子位元線，其中該放大器電路的第二端子係連接至該第二選擇電晶體的源極，其中該放大器電路的第三端子係連接至該第二位元線，其中該兩個記憶體胞格各自包含電晶體及電容器，其中該電容器的電容係1fF或更小，且其中該兩個記憶體胞格之各自的該電晶體包含閘極、汲極、及源極，而該閘極係連接至該四個字線的其中一者，該汲極係連接至該子位元線，及該源極係連接至該電容器的一電極。
  2. 一種半導體記憶體裝置，包含：第一位元線及第二位元線；四個字線；以及第一子位元線及第二子位元線， 其中兩個記憶體胞格、第一選擇電晶體的源極、及放大器電路的第一端子係連接至該第一子位元線，其中該第一選擇電晶體的汲極係連接至該第一位元線，其中該放大器電路的第二端子係連接至該第二選擇電晶體的汲極，其中該放大器電路的第三端子係連接至該第二位元線，其中該兩個記憶體胞格各自包含電晶體及電容器，其中該電容器的電容係1fF或更小，且其中該兩個記憶體胞格之各自的該電晶體包含閘極、汲極、及源極，而該閘極係連接至該四個字線的其中一者，該汲極係連接至該第一子位元線及該源極係連接至該電容器的一電極。
  3. 一種半導體記憶體裝置，包含：位元線；四個字線；第一選擇線，平行於該四個字線；第二選擇線，平行於該四個字線；以及兩個胞格，各自包含兩個記憶體胞格、子位元線、第一選擇電晶體、第二選擇電晶體、及放大器電路，其中該第一選擇電晶體的汲極係連接至該位元線，其中該第一選擇電晶體的閘極及該第二選擇電晶體的閘極係分別連接至該第一選擇線及該第二選擇線， 其中該第一選擇電晶體的源極及該放大器電路的第一端子係連接至該子位元線，其中該放大器電路的第二端子係連接至該第二選擇電晶體的源極；其中該第二選擇電晶體的汲極係連接至該位元線，其中該兩個記憶體胞格各自包含電晶體及電容器，其中該電容器的電容係1fF或更小，且其中該兩個記憶體胞格之各自的該電晶體包含連接至該四個字線的其中一者之閘極、連接至該電容器的其中一個電極之源極以及連接至該子位元線的汲極。
  4. 一種半導體記憶體裝置，包含：兩個位元線；四個字線；第一選擇線，平行於該四個字線；第二選擇線，平行於該四個字線；以及兩個胞格，各自包兩個記憶體胞格、子位元線、第一選擇電晶體、第二選擇電晶體、及放大器電路，其中該第一選擇電晶體的汲極係連接至該兩個位元線中的一者，其中該第一選擇電晶體的閘極及該第二選擇電晶體的閘極係分別連接至該第一選擇線及該第二選擇線，其中該第一選擇電晶體的源極及該放大器電路的第一端子係連接至該子位元線，其中該放大器電路的第二端子係連接至該第二選擇電 晶體的源極，其中該放大器電路的第三端子係電連接至該兩個位元線中的另一者，其中該兩個記憶體胞格各自包含電晶體及電容器，其中該電容器的電容係1fF或更小，且其中該兩個記憶體胞格之各自的該電晶體包含閘極，而該閘極係連接至該四個字線的其中一者。
  5. 如申請專利範圍第3或4項之半導體記憶體裝置，其中該兩個胞格各自包含4至64個記憶體胞格。
  6. 一種半導體記憶體裝置，包含：第一位元線及第二位元線；四個字線；第一選擇線，平行於該四個字線；第二選擇線，平行於該四個字線；以及第一子位元線及第二子位元線，其中兩個記憶體胞格、第一選擇電晶體的源極、及放大器電路的第一端子係連接至該第一子位元線，其中該第一選擇電晶體的閘極及該第二選擇電晶體的閘極係分別連接至該第一選擇線及該第二選擇線，其中該第一選擇電晶體的汲極係連接至該第一位元線，其中該放大器電路的第二端子係連接至該第二選擇電晶體的汲極，其中該放大器電路的第三端子係連接至該第二位元 線，其中該兩個記憶體胞格各自包含電晶體及電容器，其中該電容器的電容係1fF或更小，且其中該兩個記憶體胞格之各自的該電晶體包含閘極，而該閘極係連接至該四個字線的其中一者。
  7. 如申請專利範圍第1至4項及第6項中任一項之半導體記憶體裝置，其中該第一選擇電晶體及該兩個記憶體胞格之各自的該電晶體係設置於不同的層之中。
  8. 如申請專利範圍第1至4項及第6項中任一項之半導體記憶體裝置，其中所使用於該第一選擇電晶體之半導體及所使用於該兩個記憶體胞格之各自的該電晶體之半導體係不同的種類。
  9. 如申請專利範圍第1至4項及第6項中任一項之半導體記憶體裝置，其中該兩個記憶體胞格之其中一者的該電晶體及該兩個記憶體胞格之另一者的該電晶體係設置於不同的層之中。
  10. 如申請專利範圍第1至4項及第6項中任一項之半導體記憶體裝置，其中該放大器電路係互補型反相器。
  11. 如申請專利範圍第1至4項及第6項中任一項之半導體記憶體裝置，其中用於該電容器的必要深度或必要高度係1μm或更小。
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