TWI638519B - 可程式邏輯裝置及半導體裝置 - Google Patents

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Abstract

本發明的目的是提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的可程式邏輯裝置。本發明的一個方式的可程式邏輯裝置包括：第一電路；第二電路；根據其閘極的電位控制上述第一電路與上述第二電路之間的電連接的第一電晶體；控制對第一節點供應信號的第一開關；控制對第二節點供應上述信號的第二開關；其源極和汲極中的一個及閘極電連接到上述第一節點且上述源極和上述汲極中的另一個電連接到上述第二節點的第二電晶體；以及保持供應到上述第一節點的上述信號的電位的電容元件。

Description

可程式邏輯裝置及半導體裝置
本發明的一個方式係關於一種半導體裝置。例如，本發明的一個方式係關於一種能夠改變硬體的結構的可程式邏輯裝置和使用上述可程式邏輯裝置的半導體裝置。
可程式邏輯裝置(PLD：Programmable Logic Device)具有適當的規模的邏輯電路(邏輯塊、可程式邏輯元件)藉由佈線資源彼此電連接的結構，其特徵在於能夠在製造之後改變各邏輯塊的功能和邏輯塊之間的連接結構。根據組態資料定義各邏輯塊的功能和由佈線資源構成的邏輯塊之間的連接結構，上述組態資料儲存在各邏輯塊所具有的暫存器或佈線資源所具有的暫存器。以下，將用來儲存組態資料的暫存器稱為組態記憶體。
以下非專利文獻1記載有由SRAM單元藉由隔離器電晶體(isolator transistor)與路徑電晶體(path transistor)的閘極連接的電路構成佈線資源的FPGA (Field Programmable Gate Array：現場可程式邏輯閘陣列)。
[非專利文獻1] F. Eslami and M. Sima，“Capacitive Boosting for FPGA Interconnection Networks” Int. Conf. on Field Programmable Logic and Applications，2011，pp.453-458.
在可程式邏輯裝置等半導體裝置的性能評價上，低耗電量和高速工作都是關鍵的要素。但是，在為了實現半導體裝置的低耗電量化而減少電源電壓時，電晶體的通態電流(on-state current)變小，因此半導體裝置的工作速度也變慢。就是說，在耗電量的降低與工作速度的提高之間權衡(trade-off)，若考慮到工作速度，則不能只為了實現低耗電量化而減少電源電壓。
另外，藉由n通道型電晶體施加到半導體裝置內的節點的高位準電位低出該電晶體的臨界電壓。因此，在為了降低耗電量而減少半導體裝置的電源電壓時，半導體裝置內部的節點中的電位變得過低，使得從半導體裝置輸出的信號的邏輯位準變化，由此容易降低資料的可靠性。
鑒於上述技術背景，本發明的一個方式的目的之一是提供一種能夠在抑制工作速度的降低的同時實現 低耗電量化的可程式邏輯裝置、可程式開關或半導體裝置。另外，本發明的一個方式的目的之一是提供一種能夠在確保正常工作的同時實現低耗電量化的可程式邏輯裝置、可程式開關或半導體裝置。
在本發明的一個方式中，將電荷藉由第一開關儲存在第一節點，由此對半導體裝置寫入資料。另外，將電荷藉由第二開關儲存在第二節點，由此對半導體裝置寫入上述資料。第二節點與第一電晶體的閘極連接。並且，第一節點與第二節點之間的電連接由其閘極電連接到第一節點的第二電晶體控制。此外，第一節點與電容元件電連接。
另外，在本發明的一個方式中，第一開關及第二開關的關態電流(off-state current)極小。此外，第二電晶體的關態電流極小。藉由採用上述結構，在第一開關及第二電晶體處於非導通狀態時，可以使第一節點成為與其他電極或佈線之間的絕緣性極高的浮動狀態。另外，藉由採用上述結構，在第二開關及第二電晶體處於非導通狀態時，可以使第二節點成為與其他電極或佈線之間的絕緣性極高的浮動狀態。因此，在第一開關、第二開關和第二電晶體處於非導通狀態時，在上述第一節點及上述第二節點中保持包括資料的信號的電位。
並且，在上述信號的電位為高位準的情況下，在第一開關、第二開關和第二電晶體處於非導通狀態時，如果第二節點的電位隨著時間的經過而下降，儲存在 儲存電容器的電荷則藉由第二電晶體供應到第二節點，因此可以防止第二節點的電位下降。
再者，在根據本發明的一個方式的半導體裝置還包括其閘極電連接到第二節點的第一電晶體。在第一電晶體的源極和汲極中的一個的電位從低位準上升到高位準時，由於處於浮動狀態的第二節點及形成在第一電晶體的源極與閘極之間的容量C的電容耦合，第一電晶體的閘極的電位，即第二節點的電位也上升。
因此，在上述信號的電位為高位準的情況下，即使第二節點的電位相對於該電位出現相當於第二開關所具有的電晶體的臨界電壓的下降，也可以藉由上述工作使第二節點的電位上升。因此，可以使其閘極電連接到第二節點的第一電晶體的閘極電壓充分大於第一電晶體的臨界電壓，而可以確保第一電晶體的導通狀態。因此，在根據本發明的一個方式的半導體裝置中，即使供應到半導體裝置的電源電壓變小，也可以防止半導體裝置的工作速度下降。
明確而言，根據本發明的一個方式的半導體裝置包括：根據其閘極的電位控制導通或非導通的選擇的第一電晶體；控制對第一節點供應信號的第一開關；控制對第二節點供應上述信號的第二開關；其源極和汲極中的一個及閘極電連接到上述第一節點且上述源極和上述汲極中的另一個電連接到上述第二節點的第二電晶體；以及保持供應到上述第一節點的上述信號的電位的電容元件。
明確而言，根據本發明的一個方式的可程式邏輯裝置包括：第一電路；第二電路；根據其閘極的電位控制上述第一電路與上述第二電路之間的電連接的第一電晶體；控制對第一節點供應信號的第一開關；控制對第二節點供應上述信號的第二開關；其源極和汲極中的一個及閘極電連接到上述第一節點且上述源極和上述汲極中的另一個電連接到上述第二節點的第二電晶體；以及保持供應到上述第一節點的上述信號的電位的電容元件。
根據本發明的一個方式，可以提供一種能夠在抑制工作速度的降低的同時實現低耗電量化的可程式邏輯裝置或半導體裝置。另外，根據本發明的一個方式，可以提供一種能夠在確保正常工作的同時實現低耗電量化的可程式邏輯裝置或半導體裝置。
10‧‧‧半導體裝置
10-1‧‧‧半導體裝置
10-2‧‧‧半導體裝置
10a‧‧‧PLD
10b‧‧‧半導體裝置
11‧‧‧開關
11t‧‧‧電晶體
12‧‧‧開關
12t‧‧‧電晶體
13‧‧‧電晶體
14‧‧‧電晶體
15‧‧‧電容元件
16a‧‧‧端子
16b‧‧‧端子
17-1‧‧‧電晶體
17-2‧‧‧電晶體
18a‧‧‧邏輯塊
18b‧‧‧邏輯塊
20‧‧‧開關
21‧‧‧佈線
22‧‧‧閂鎖器
23‧‧‧反相器
24‧‧‧電晶體
25‧‧‧佈線
30‧‧‧反相器
31‧‧‧反相器
40‧‧‧邏輯塊
41‧‧‧LUT
42‧‧‧正反器
43‧‧‧記憶體裝置
43a‧‧‧記憶體裝置
43b‧‧‧記憶體裝置
44‧‧‧輸入端子
45‧‧‧輸出端子
46‧‧‧輸出端子
47‧‧‧AND電路
48‧‧‧多工器
50‧‧‧PLD
51‧‧‧佈線群
52‧‧‧開關電路
53‧‧‧佈線資源
54‧‧‧端子
55‧‧‧佈線
56‧‧‧佈線
57‧‧‧電晶體
58‧‧‧電晶體
59‧‧‧電晶體
60‧‧‧電晶體
61‧‧‧電晶體
62‧‧‧電晶體
70‧‧‧I/O元件
71‧‧‧PLL
72‧‧‧RAM
73‧‧‧乘法器
400‧‧‧半導體基板
401‧‧‧元件分離區
402‧‧‧p井
404‧‧‧雜質區
405‧‧‧雜質區
406‧‧‧閘極電極
407‧‧‧閘極絕緣膜
411‧‧‧絕緣膜
412‧‧‧導電膜
413‧‧‧導電膜
418‧‧‧導電膜
419‧‧‧導電膜
420‧‧‧絕緣膜
421‧‧‧導電膜
430‧‧‧半導體膜
431‧‧‧閘極絕緣膜
432‧‧‧導電膜
433‧‧‧導電膜
434‧‧‧導電膜
441‧‧‧絕緣膜
442‧‧‧絕緣膜
443‧‧‧導電膜
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧透鏡
5806‧‧‧連接部
在圖式中：圖1A和圖1B是示出半導體裝置的結構的圖；圖2是示出半導體裝置的結構的圖；圖3是時序圖；圖4A和圖4B是示出半導體裝置的結構的圖；圖5是示出半導體裝置的結構的圖；圖6是示出初始化用開關和閂鎖器的結構的圖；圖7A至圖7C是示出邏輯塊的結構的圖； 圖8A和圖8B是示出PLD的結構的圖；圖9是示出PLD的結構的圖；圖10是示出半導體裝置的剖面結構的圖；圖11A至圖11F是示出電子裝置的圖。
以下，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，在本發明的一個方式的半導體裝置的範疇內包括使用半導體元件的各種半導體積體電路，諸如微處理器、影像處理電路、半導體顯示裝置用控制器、DSP(Digital Signal Processor：數位訊號處理器)、微控制器、二次電池等電池的控制電路或保護電路等。另外，在本發明的一個方式的半導體裝置的範疇內包括使用上述半導體積體電路的RF標籤、半導體顯示裝置等各種裝置。在半導體顯示裝置的範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(Field Emission Display：場致發射顯示器)等以 及在驅動電路中具有半導體元件的其他半導體顯示裝置。
另外，在本說明書中，“連接”是指“電連接”，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，“連接”的狀態不一定必須是指直接連接的狀態，而在其範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、電阻、二極體、電晶體等的電路元件電連接的狀態。
注意，電晶體的源極是指用作活性層的半導體膜的一部分的源極區或與上述半導體膜電連接的源極電極。與此同樣，電晶體的汲極是指用作活性層的半導體膜的一部分的汲極區或與上述半導體膜電連接的汲極電極。另外，閘極是指閘極電極。
電晶體的源極和汲極的名稱根據電晶體的導電型及施加到各端子的電位的高低而互換。一般而言，在n通道型電晶體中，將被施加低電位的端子稱為源極，而將被施加高電位的端子稱為汲極。另外，在p通道型電晶體中，將被施加低電位的端子稱為汲極，而將被施加高電位的端子稱為源極。在本說明書中，儘管為方便起見在一些情況下假定源極和汲極是固定的來描述電晶體的連接關係，但是實際上，源極和汲極的名稱根據上述電位關係而互換。
<半導體裝置的結構例子1>
首先，對根據本發明的一個方式的半導體裝置的結構 例子進行說明。圖1A例示出根據本發明的一個方式的半導體裝置10的結構。
根據本發明的一個方式的半導體裝置10包括：第一開關11；第二開關12；電晶體13；電晶體14；以及電容元件15。第一開關11具有控制將從佈線BL供應的包括資料的信號供應到節點ND1的功能。雖然圖1A例示出根據供應到佈線WL的信號的電位進行第一開關11和第二開關12的導通或非導通的選擇的情況，但是也可以根據藉由不同的佈線供應的信號分別進行第一開關11和第二開關12的導通或非導通的選擇。
該信號的電位藉由第一開關11供應到節點ND1，由此對應於該電位的電荷儲存在節點ND1，而對節點ND1寫入資料。第二開關12具有控制將從佈線BL供應的包括資料的信號供應到節點ND2的功能。該信號的電位藉由第二開關12供應到節點ND2，由此對應於該電位的電荷儲存在節點ND2，而對節點ND2寫入資料。
在電晶體13中，源極和汲極中的一個及閘極電連接到節點ND1。在電晶體13中，源極和汲極中的另一個電連接到節點ND2。電容元件15具有保持藉由第一開關11供應到節點ND1的信號的電位的功能。明確而言，電容元件15具有一對電極，一個電極電連接到節點ND1。
另外，節點ND2與佈線DL連接。根據節點ND2的電位選擇電晶體14的導通或非導通。明確而言， 佈線DL與電晶體14的閘極連接。並且，在電晶體14處於導通狀態時，連接到電晶體14的源極及汲極中的一個的端子16a與連接到電晶體14的源極及汲極中的另一個的端子16b電連接。此外，在電晶體14處於非導通狀態時，連接到電晶體14的源極及汲極中的一個的端子16a與連接到電晶體14的源極及汲極中的另一個的端子16b電分離。
並且，在本發明的一個方式中，第一開關11及第二開關12的關態電流極小。明確而言，第一開關11所具有的電晶體及第二開關12所具有的電晶體的關態電流極小。再者，在本發明的一個方式中，電晶體13的關態電流極小。
與通常的使用矽或鍺等半導體形成的電晶體相比，在其能帶間隙比矽的能帶間隙寬且其本質載子密度比矽的本質載子密度低的半導體膜中形成通道形成區的電晶體可以具有極小的關態電流。由此，上述電晶體適合用於第一開關11、第二開關12和電晶體13。作為這種半導體，例如可以舉出具有矽的能帶間隙的2倍以上的寬能隙的氧化物半導體、氮化鎵等。
藉由採用上述結構，在第一開關11及電晶體13處於非導通狀態時，可以使節點ND1成為與其他電極或佈線之間的絕緣性極高的浮動狀態。另外，藉由採用上述結構，在第二開關12及電晶體13處於非導通狀態時，可以使節點ND2成為與其他電極或佈線之間的絕緣性極 高的浮動狀態。因此，在第一開關11、第二開關12和電晶體13處於非導通狀態時，在上述節點ND1及上述節點ND2中保持包括資料的信號的電位。
注意，在沒有特別的說明的情況下，本說明書所述的關態電流是指在截止區(cut-off region)中流過電晶體的源極與汲極之間的電流。
下面，對根據本發明的一個方式的PLD的結構例子進行說明。圖1B示出根據本發明的一個方式的PLD10a的結構的一個例子。
在圖1B所示的PLD10a中，圖1A所示的半導體裝置10的端子16a與邏輯塊18a的輸出端子連接，端子16b與邏輯塊18b的輸入端子連接。並且，圖1B例示出如下情況：在PLD10a中，根據節點ND2的電位，即佈線DL的電位，決定邏輯塊18a與邏輯塊18b之間的電連接的情況。
因此，在從佈線BL供應到PLD10a的資料為組態資料的情況下，可以根據保持在節點ND2的該組態資料控制邏輯塊18a與邏輯塊18b之間的電連接。
<半導體裝置的具體結構例子>
下面，對圖1A所示的半導體裝置10的更具體的結構例子進行說明。圖2示出根據本發明的一個方式的半導體裝置10的結構的一個例子。
圖2所示的半導體裝置10包括：用作第一開 關11的電晶體11t；用作第二開關12的電晶體12t；電晶體13；電晶體14；以及電容元件15。
在電晶體11t中，閘極連接到佈線WL。另外，在電晶體11t中，源極和汲極中的一個連接到佈線BL，源極和汲極中的另一個連接到節點ND1。在電晶體12t中，閘極連接到佈線WL。此外，在電晶體12t中，源極和汲極中的一個連接到佈線BL，源極和汲極中的另一個連接到節點ND2。在電晶體13中，源極和汲極中的一個及閘極連接到節點ND1。另外，在電晶體13中，源極和汲極中的另一個連接到節點ND2。節點ND2連接到佈線DL，佈線DL連接到電晶體14的閘極。在電晶體14中，源極和汲極中的一個連接到端子16a，源極和汲極中的另一個連接到端子16b。
<半導體裝置的工作例子>
下面，參照圖3所示的時序圖對圖2所示的半導體裝置10的工作的一個例子進行說明。注意，以電晶體11t、電晶體12t、電晶體13和電晶體14都是n通道型的情況為例，對半導體裝置10的工作進行說明。
首先，藉由對佈線WL施加高位準的電位VDD，電晶體11t及電晶體12t成為導通狀態。並且，與供應到佈線BL的“1”的邏輯位準對應的高位準的電位VDD藉由電晶體11t施加到節點ND1，藉由電晶體12t施加到節點ND2。明確而言，節點ND1成為從電位VDD減 去電晶體11t的臨界電壓的電位。另外，節點ND2成為從電位VDD減去電晶體12t的臨界電壓的電位(這裡電位VDD-Vth)。
另外，在電晶體11t及電晶體12t處於導通狀態時對佈線BL供應與“0”的邏輯位準對應的低位準的電位(例如，接地電位GND)的情況下，對節點ND1及節點ND2施加接地電位GND。在以下說明中，以與“1”的邏輯位準對應的電位VDD從佈線BL施加到節點ND1及節點ND2的情況為例，對半導體裝置10的工作進行說明。
接著，藉由對佈線WL施加低位準的電位，電晶體11t及電晶體12t成為非導通狀態。因此，在節點ND1及節點ND2中，保持與“1”的邏輯位準對應的資料。另外，因為電晶體13處於非導通狀態，所以節點ND1及節點ND2成為浮動狀態。因此，與節點ND2同樣，佈線DL也保持從電位VDD減去電晶體12t的臨界電壓的電位VDD-Vth。
接著，在時刻T1中，端子16a的電位從接地電位GND上升到電位VDD。並且，隨著端子16a的電位的上升，由於形成在電晶體14的源極與閘極之間的容量C的電容耦合，電晶體14的閘極，即佈線DL及節點ND2的電位也開始上升。在附加到節點ND2的寄生電容比形成在電晶體14的源極與閘極之間的容量C極小的理想的狀態下，佈線DL及節點ND2的電位上升到電位 2VDD-Vth，該電位2VDD-Vth是對從電位VDD減去電晶體12t的臨界電壓的電位VDD-Vth加上相當於接地電位GND與電位VDD的差的電壓的電位。因此，可以使電晶體14的閘極電壓充分大於電晶體14的臨界電壓，而可以確保上述電晶體14的導通狀態。因此，對端子16b供應端子16a的電位。
在根據本發明的一個方式的半導體裝置10中，即使供應到半導體裝置10的電源電壓變小，而電位VDD與接地電位GND之間的電位差變小，也可以防止電晶體14的通態電流下降，由此，可以防止半導體裝置10的工作速度下降。
節點ND2的電位的上升幅度根據附加到節點ND2的寄生電容及形成在電晶體14的源極與閘極之間的容量C的容量比變化。就是說，附加到節點ND2的寄生電容比容量C越小，節點ND2的電位的上升幅度則越大，且附加到節點ND2的寄生電容比容量C越大，節點ND2的電位的上升幅度則越小。因此，可以說，節點ND2的寄生電容越小，可以使電晶體14的通態電流越上升，而提高半導體裝置10的工作速度。
另外，越能夠在節點ND2中長期地保持對應於資料的電位，則越能夠在半導體裝置10中長期地保持資料。因此，為了確保長的資料的保持時間，節點ND2與具有更大的容量值的電容元件連接是較佳的。但是，如上所述，為了增大由於電晶體14的容量C的電容耦合的 閘極的電位的上升幅度，節點ND2與包括寄生電容的容量值大的電容元件連接不是較佳的。就是說，可以說，由於電晶體14的容量C的電容耦合的閘極的電位的上升幅度與半導體裝置10中的資料的保持時間是權衡的關係。
在根據本發明的一個方式的半導體裝置10中，節點ND1與電容元件15連接，並且，由其閘極連接到節點ND1的電晶體13控制節點ND1與節點ND2之間的連接。因此，在電晶體13處於非導通狀態時，節點ND2與電容元件15電分離，電容元件15的容量值不影響到由於電晶體14的容量C的電容耦合的電晶體14的閘極的電位的上升幅度。並且，當隨著時間的經過由於電晶體12t的關態電流或流在電晶體14的閘極與源極及汲極中的一個的洩漏電流等而節點ND2的電位將要低於節點ND1的電位時，將電位從節點ND1藉由電晶體13供應到節點ND2。因此，電容元件15有助於節點ND2中的電位的保持。就是說，可以說，在本發明的一個方式中，可以在提高由於上述容量C的電容耦合的電晶體14的閘極的電位的上升幅度的同時，確保長的半導體裝置10中的資料的保持時間。
另外，因為連接到節點ND1的電容元件15的容量值比附加到節點ND2的寄生電容的容量值大，所以控制對節點ND1供應電位的電晶體11t的通道寬度比控制對節點ND2供應電位的電晶體12t及電晶體13的通道寬度大是較佳的。
在時刻T2中，在端子16a的電位從電位VDD變為接地電位GND時，由於電晶體14的容量C的電容耦合，節點ND2的電位降低到從電位VDD減去電晶體12t的臨界電壓的電位VDD-Vth。
<半導體裝置的結構例子2>
下面，對圖1A所示的半導體裝置10的其他結構例子進行說明。圖4A示出半導體裝置10的一個例子。與圖1A所示的半導體裝置10同樣，圖4A所示的半導體裝置10包括開關11、開關12、電晶體13及電晶體14。但是，圖4A所示的半導體裝置10與圖1A所示的半導體裝置10之間的不同之處在於：圖4A所示的半導體裝置10設置有用來保持節點ND1的電位的反相器30及反相器31代替電容元件15。
明確而言，在圖4A中，反相器30的輸入端子及反相器31的輸出端子與節點ND1電連接，反相器30的輸出端子與反相器31的輸入端子電連接。藉由採用上述結構，在圖4A所示的半導體裝置10中，可以由反相器30及反相器31保持節點ND1的電位。
下面，對圖1A所示的半導體裝置10的其他結構例子進行說明。圖4B示出半導體裝置10的一個例子。與圖1A所示的半導體裝置10同樣，圖4B所示的半導體裝置10包括開關11、電晶體13、電晶體14及電容元件15。但是，圖4B所示的半導體裝置10與圖1A所示 的半導體裝置10之間的不同之處在於：圖4B所示的半導體裝置10不包括開關12，以及電晶體13具有隔著半導體膜彼此重疊的一對閘極。
明確而言，在圖4B中，電晶體13的一個閘極(前閘極)與節點ND1連接，電晶體13的另一個閘極與佈線BG連接。並且，在對節點ND1及節點ND2供應包括資料的信號的電位時，藉由對佈線BG供應比電晶體13的源極和汲極高的電位，使電晶體13的臨界電壓向負方向漂移。藉由採用上述結構，在節點ND2保持高位準的電位的情況下，即使不設置開關12，也可以將低位準的電位藉由電晶體13供應到節點ND2。
根據需要，圖4A及圖4B所示的半導體裝置10可以還包括電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
<半導體裝置的結構例子3>
下面，對組合多個圖2所示的半導體裝置10而控制端子16a與端子16b之間的電連接的半導體裝置10b的結構例子進行說明。
圖5示出半導體裝置10b的一個例子。半導體裝置10b包括多個圖2所示的半導體裝置10。圖5例示出半導體裝置10b包括以半導體裝置10-1及半導體裝置10-2表示的兩個半導體裝置的情況。
另外，在半導體裝置10b中，用來控制端子 16a與端子16b之間的電連接的電晶體17-1串聯連接到半導體裝置10-1所具有的電晶體14。再者，在半導體裝置10b中，用來控制端子16a與端子16b之間的電連接的電晶體17-2串聯連接到半導體裝置10-2所具有的電晶體14。電晶體17-1的閘極與佈線CL1連接，電晶體17-2的閘極與佈線CL2連接。
在半導體裝置10-1及半導體裝置10-2中，根據保持在節點ND2及佈線DL的包括資料的信號的電位選擇電晶體14的導通或非導通。因此，藉由使佈線CL1和佈線CL2中的任一個成為高位準的電位，根據保持在半導體裝置10-1和半導體裝置10-2中的任一個的包括資料的信號的電位控制端子16a與端子16b之間的連接。
明確而言，在對佈線CL1供應高位準的電位，對佈線CL2供應低位準的電位的情況下，電晶體17-1成為導通狀態，電晶體17-2成為非導通狀態。因此，根據保持在半導體裝置10-1的包括資料的信號的電位，由於半導體裝置10-1所具有的電晶體14控制端子16a與端子16b之間的連接。在對佈線CL1供應低位準的電位，對佈線CL2供應高位準的電位的情況下，電晶體17-2成為導通狀態，電晶體17-1成為非導通狀態。因此，根據保持在半導體裝置10-2的包括資料的信號的電位，由半導體裝置10-2所具有的電晶體14控制端子16a與端子16b之間的連接。
<PLD的更詳細的結構例子>
在根據本發明的一個方式的PLD中，端子16b也可以與用來使端子16b的電位初始化的開關或用來保持端子16b的電位的閂鎖器電連接。圖6示出用來使端子16b的電位初始化的開關20及用來保持端子16b的電位的閂鎖器22與端子16b電連接的情況。
開關20具有控制端子16b與被施加初始化用的電位的佈線21之間的電連接的功能。在本發明的一個方式中，藉由將開關20與端子16b電連接，可以在開啟PLD的電源之後將端子16b的電位保持為低位準，所以可以防止中間的電位被施加到端子16b，其結果，可以防止在其輸入端子連接到端子16b的邏輯塊18b中產生貫通電流。
另外，圖6所示的閂鎖器22具有將端子16b的電位保持為高位準和低位準中的任一個的功能。明確而言，閂鎖器22包括反相器23和p通道型的電晶體24。反相器23的輸入端子與端子16b電連接，反相器23的輸出端子與電晶體24的閘極電連接。電晶體24的源極及汲極中的一個與被施加比佈線21高的電位的佈線25電連接，另一方與端子16b電連接。
在本發明的一個方式中，藉由將具有上述結構的閂鎖器22與端子16b電連接，可以在開啟PLD的電源之後將端子16b的電位保持為高位準和低位準中的任一個，所以可以防止中間的電位被施加到端子16b，其結 果，可以防止在其輸入端子連接到端子16b的邏輯塊18b中產生貫通電流。
下面，圖7A例示出邏輯塊(LB)40的一個方式。圖7A所示的邏輯塊40包括：LUT(查找表)41；正反器42；以及記憶體裝置43。根據記憶體裝置43的組態資料定義在LUT41中進行的邏輯運算。明確而言，決定與施加到輸入端子44的多個輸入信號的輸入值相對的LUT41的一個輸出值。並且，從LUT41輸出包括上述輸出值的信號。正反器42保持從LUT41輸出的信號，與信號CLK同步地從第一輸出端子45及第二輸出端子46輸出對應於該信號的輸出信號。
另外，邏輯塊40也可以還包括多工器電路，並且可以藉由該多工器電路選擇來自LUT41的輸出信號是否經過正反器42。
另外，也可以採用能夠根據組態資料定義正反器42的種類的結構。明確而言，也可以根據組態資料，正反器42具有D型正反器、T型正反器、JK型正反器和RS型正反器中的任一個功能。
另外，圖7B例示出邏輯塊40的其他方式。圖7B所示的邏輯塊40具有對圖7A所示的邏輯塊40附加AND電路47的結構。對AND電路47施加來自正反器42的信號作為正邏輯的輸入，還施加用來使佈線DL的電位初始化的信號INIT2作為負邏輯的輸入。藉由採用上述結構，可以使被供應來自邏輯塊40的輸出信號的佈線的 電位初始化。因此，可以防止在邏輯塊40之間流過大量的電流而導致PLD的損壞。
另外，圖7C例示出邏輯塊40的其他方式。圖7C所示的邏輯塊40具有對圖7A所示的邏輯塊40附加多工器48的結構。另外，圖7C所示的邏輯塊40具有以記憶體裝置43a和記憶體裝置43b表示的兩個記憶體裝置43。根據記憶體裝置43a的組態資料定義在LUT41進行的邏輯運算。另外，對多工器48輸入來自LUT41的輸出信號和來自正反器42的輸出信號。並且，多工器48具有根據儲存在記憶體裝置43b中的組態資料選擇而輸出上述兩個輸出信號中的任一個的功能。來自多工器48的輸出信號從第一輸出端子45和第二輸出端子46輸出。
圖8A示意性地例示出PLD50的結構的一部分。圖8A所示的PLD50包括：多個邏輯塊(LB)40；與多個邏輯塊40中的任何一個連接的佈線群51；以及控制構成佈線群51的佈線之間的連接的開關電路52。佈線群51和開關電路52相當於佈線資源53。
圖8B示出開關電路52的結構例子。圖8B所示的開關電路52具有控制包括在佈線群51中的佈線55與佈線56之間的連接結構的功能。明確地說，開關電路52具有電晶體57至電晶體62。電晶體57至電晶體62相當於半導體裝置10所具有的電晶體14。另外，雖然未圖示，但是電晶體57至電晶體62的閘極與多個半導體裝置10的佈線DL及節點ND2連接。並且，根據保持在半導 體裝置10的節點ND2及佈線DL中的資料決定電晶體57至電晶體62的導通狀態或非導通狀態的選擇(開關)。
電晶體57具有控制佈線55的PointA與佈線56的PointC之間的電連接的功能。電晶體58具有控制佈線55的PointB與佈線56的PointC之間的電連接的功能。電晶體59具有控制佈線55的PointA與佈線56的PointD之間的電連接的功能。電晶體60具有控制佈線55的PointB與佈線56的PointD之間的電連接的功能。電晶體61具有控制佈線55的PointA與PointB之間的電連接的功能。電晶體62具有控制佈線56的PointC與PointD之間的電連接的功能。
另外，開關電路52還具有控制佈線群51與PLD50的端子54之間的電連接的功能。
圖9示出PLD50整體的結構的一個例子。在圖9中，PLD50包括I/O元件70、PLL(phase lock loop：鎖相環)71、RAM72和乘法器73。I/O元件70具有控制來自PLD50的外部電路的信號輸入或向外部電路的信號輸出的介面功能。PLL71具有產生信號CLK的功能。RAM72具有儲存用於邏輯運算的資料的功能。乘法器73相當於乘法專用的邏輯電路。只要PLD50具有進行乘法的功能，不一定必須要設置乘法器73。
<半導體裝置的剖面結構的例子>
下面，圖10示出圖2所示的半導體裝置10所具有的 電晶體13及電晶體14的剖面結構的一個例子。
另外，圖10例示出在氧化物半導體膜中具有通道形成區的電晶體13形成於在單晶的矽基板中具有通道形成區的電晶體14上的情況。
電晶體14也可以在處於非晶、微晶、多晶或單晶的狀態的矽或鍺等的半導體膜或半導體基板中具有通道形成區。或者，電晶體14也可以在氧化物半導體膜或氧化物半導體基板中具有通道形成區。當在所有的電晶體在氧化物半導體膜或氧化物半導體基板中具有通道形成區時，電晶體13也可以不層疊在電晶體14上，電晶體13和電晶體14也可以形成在同一個層中。
在使用薄膜矽形成電晶體14的情況下，該薄膜也可以使用：藉由電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火法等處理使非晶矽結晶化的多晶矽；以及對單晶矽晶片注入氫離子等而使其表層部分剝離的單晶矽等。
作為半導體基板400，例如可以使用矽基板、鍺基板、矽鍺基板等。在圖10中例示出使用單晶矽基板作為半導體基板400的情況。
另外，電晶體14藉由元件分離法而電分離。作為元件分離法，可以使用矽的局部氧化(LOCOS：Local Oxidation of Silicon)法或溝槽分離法(STI法：Shallow Trench Isolation)等。圖10例示出使用溝槽分離法使電晶體14電分離的情況。明確而言，圖10例示出如 下情況：在半導體基板400上利用蝕刻等形成溝槽之後，藉由將包含氧化矽等的絕緣物埋入在該溝槽中而形成的元件分離區401，使電晶體14元件分離的情況。
另外，在元件分離區401之間，形成n通道型的電晶體14的區域中設置有選擇性地引入賦予p型的導電性的雜質元素的p井402。
並且，電晶體14包括：形成在p井402中的用作源極區或汲極區的雜質區404及雜質區405；閘極電極406；以及設置在半導體基板400與閘極電極406之間的閘極絕緣膜407。閘極電極406隔著閘極絕緣膜407重疊於形成在雜質區404與雜質區405之間的通道形成區。
在電晶體14上設置有絕緣膜411。在絕緣膜411中形成有開口部。並且，在上述開口部中形成有：分別與雜質區404、雜質區405電連接的導電膜412、導電膜413。
並且，導電膜412與形成在絕緣膜411上的導電膜418電連接，導電膜413與形成在絕緣膜411上的導電膜419電連接。
在導電膜418及導電膜419上形成有絕緣膜420。在絕緣膜420中形成有開口部，在上述開口部中形成有與導電膜419電連接的導電膜421。
並且，在圖10中，在絕緣膜420上形成有電晶體13。
電晶體13在絕緣膜420上包括：包含氧化物 半導體的半導體膜430；半導體膜430上的用作源極電極或汲極電極的導電膜432及導電膜433；半導體膜430、導電膜432和導電膜433上的閘極絕緣膜431；以及位於閘極絕緣膜431上且在導電膜432與導電膜433之間重疊於半導體膜430，並且用作閘極電極的導電膜434。另外，導電膜433與導電膜421電連接。
並且，在電晶體13上依次層疊有絕緣膜441和絕緣膜442。在絕緣膜441和絕緣膜442中設置有開口部，在絕緣膜442上設置有在上述開口部中與導電膜432及導電膜434接觸的導電膜443。
另外，在圖10中，電晶體13在半導體膜430的至少一側具有導電膜434即可，但是也可以具有隔著半導體膜430存在的一對閘極電極。
在電晶體13具有隔著半導體膜430存在的一對閘極電極的情況下，也可以處於如下狀態：對一個閘極電極供應用來控制導通狀態或非導通狀態的信號，對另一個閘極電極供應來自其他元件的電位的狀態。在此情況下，既可以對一對閘極電極施加相同位準的電位，又可以只對另一個閘極電極施加接地電位等固定電位。藉由控制對另一個閘極電極施加的電位的位準，可以控制電晶體的臨界電壓。
另外，在圖10中，例示出電晶體13具有包括對應於一個導電膜434的一個通道形成區的單閘極結構的情況。但是，電晶體13也可以具有多閘極結構，其中 藉由具有彼此電連接的多個閘極電極，在一個活性層中具有多個通道形成區。
<關於半導體膜>
藉由減少用作電子施體(施體)的水分或氫等雜質且減少氧缺損來實現高度純化的氧化物半導體(purified Oxide Semiconductor)是i型(本質半導體)或無限趨近於i型。因此，在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流極小且可靠性高。
明確而言，根據各種實驗可以證明在被高度純化的氧化物半導體膜中具有通道形成區的電晶體的關態電流小。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極與汲極電極之間的電壓(汲極電壓)為1V至10V的範圍內獲得關態電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知以電晶體的通道寬度標準化的關態電流為100zA/μm以下。此外，在電路中將電容元件與電晶體連接且由該電晶體控制流入電容元件或從電容元件流出的電荷，並藉由使用該電路來測量關態電流。在該測量時，將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移來測量該電晶體的關態電流。其結果是，可知當電晶體的源極電極與汲極電極之間的電壓為3V時，可以獲得更小的關態電流，即幾十yA/μm。由此，將被高度純化的氧化物 半導體膜用於通道形成區的電晶體的關態電流比使用具有結晶性的矽的電晶體的關態電流小得多。
另外，當作為半導體膜使用氧化物半導體膜時，作為氧化物半導體，至少包含銦(In)或鋅(Zn)是較佳的。另外，作為降低使用該氧化物半導體的電晶體的電特性的不均勻的穩定劑，除了上述元素以外還包含鎵(Ga)是較佳的。此外，作為穩定劑較佳為包含錫(Sn)。此外，作為穩定劑較佳為包含鉿(Hf)。此外，作為穩定劑較佳為包含鋁(Al)。此外，作為穩定劑較佳為包含鋯(Zr)。
在氧化物半導體中，In-Ga-Zn類氧化物、In-Sn-Zn類氧化物等與碳化矽、氮化鎵或氧化鎵不同，可以藉由濺射法或濕處理製造電特性優良的電晶體，並具有生產性高等優點。此外，與使用碳化矽、氮化鎵或氧化鎵的情況不同，在使用上述In-Ga-Zn類氧化物的情況下，可以在玻璃基板上製造電特性優良的電晶體。此外，可以對應於基板的大型化。
此外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)中的一種或多種。
例如，作為氧化物半導體，可以使用：氧化銦、氧化鎵、氧化錫、氧化鋅、In-Zn類氧化物、Sn-Zn 類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物、In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Ce-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
注意，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比例沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物在無電場時的電阻足夠高而能夠充分地降低關態電流且移動率也高。
例如，In-Sn-Zn類氧化物比較容易得到高移動率。但是，使用In-Ga-Zn類氧化物也可以藉由降低塊體內缺陷密度而提高移動率。
以下說明氧化物半導體膜的結構。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括 非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括1nm以上且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳細的說明。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的 CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下，因此也包括角度為-5°以上且5°以下的情況。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下，因此也包括角度為85°以上且95°以下的情況。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)設備對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方向。
另一方面，當利用從大致垂直於c軸的方向 使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜時或在進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的法線向量。
此外，CAAC-OS膜中的結晶度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的結晶度高於被形成面附近的結晶度。另外，當對CAAC-OS膜添加雜質 時，被添加了雜質的區域的結晶度改變，所以有時CAAC-OS膜中的結晶度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近出現峰值而在2θ為36°附近不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶狀態的破損。例如，可以降低存在於處理室內的雜質(氫、水、二氧化碳及氮等)的濃度。另外，可以降低成膜氣體中的雜質濃度。明確而言，使用露點為-80℃以下，較佳為-100℃以下的成膜氣體。
此外，藉由增高成膜時的基板加熱溫度使濺射粒子在到達基板之後發生濺射粒子的遷移。明確而言，在將基板加熱溫度設定為100℃以上且740℃以下，較佳 為200℃以上且500℃以下的狀態下進行成膜。當平板狀或顆粒狀的濺射粒子到達基板時，藉由增高成膜時的基板加熱溫度使平板狀或顆粒狀的濺射粒子在基板上發生遷移，於是濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對電力進行最佳化，來減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為30vol.%以上，較佳為100vol.%。
下面，作為靶材的一個例子示出In-Ga-Zn類氧化物靶材。
將InOX粉末、GaOY粉末以及ZnOZ粉末以規定的莫耳數比混合，並進行加壓處理，然後在1000℃以上且1500℃以下的溫度下進行加熱處理，由此得到多晶的In-Ga-Zn類氧化物靶材。另外，X、Y及Z為任意正數。在此，InOX粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，粉末的種類以及混合粉末時的莫耳數比可以根據所製造的靶材適當地改變。
另外，因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的鍵合或擠進 其鍵合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常導通化、移動率的降低等的電晶體的電特性的劣化，而且還產生特性偏差。明確而言，利用二次離子質譜分析法測量的Na濃度的測定值較佳為5×1016/cm3以下，更佳為1×1016/cm3以下，進一步較佳為1×1015/cm3以下。同樣地，Li濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。同樣地，K濃度的測定值較佳為5×1015/cm3以下，更佳為1×1015/cm3以下。
另外，在使用包含銦的金屬氧化物的情況下，與氧的鍵能比銦大的矽或碳有時切斷銦與氧的鍵合而形成氧缺陷。由此，在矽或碳混入到氧化物半導體膜時，與鹼金屬或鹼土金屬同樣，容易發生電晶體的電特性的劣化。因此，較佳為降低氧化物半導體膜中的矽或碳的濃度。明確而言，利用二次離子質譜分析法的C濃度的測量值或Si濃度的測量值較佳為1×1018/cm3以下。藉由採用上述結構，可以防止電晶體的電特性的劣化而可以提高半導體裝置的可靠性。
另外，根據用於源極電極及汲極電極的導電材料有時源極電極及汲極電極中的金屬從氧化物半導體膜抽出氧。此時，氧化物半導體膜中的接觸於源極電極及汲極電極的區域由於氧缺陷的形成而n型化。
因為被n型化的區域用作源極區或汲極區，所以可以降低氧化物半導體膜與源極電極及汲極電極之間的接觸電阻。因此，藉由形成n型化的區域，可以增大電 晶體的移動率及通態電流，從而可以實現使用電晶體的開關電路的高速工作。
另外，源極電極及汲極電極中的金屬所引起的氧的抽出有可能在利用濺射法等形成源極電極及汲極電極時發生，還有可能在形成源極電極及汲極電極之後進行的加熱處理時發生。
另外，藉由將容易與氧鍵合的導電材料用於源極電極及汲極電極更容易形成被n型化的區域。作為上述導電材料，例如可以舉出Al、Cr、Cu、Ta、Ti、Mo或W等。
此外，氧化物半導體膜既可以使用一個金屬氧化物膜構成，又可以使用被層疊的多個金屬氧化物膜構成。例如，在依次層疊有第一至第三金屬氧化物膜的半導體膜中，第一金屬氧化物膜及第三金屬氧化物膜是作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一個的氧化物膜，其導帶底能量比第二金屬氧化物膜近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上，且2eV以下、1eV以下、0.5eV以下或0.4eV以下。並且，較佳的是，第二金屬氧化物膜至少包含銦，以使載子移動率得到提高。
在電晶體包括上述結構的半導體膜的情況下，當對閘極電極施加電壓而電場施加到半導體膜時，通道區形成在半導體膜中的導帶底能量低的第二金屬氧化物膜中。換言之，藉由在第二金屬氧化物膜與閘極絕緣膜之 間設置第三金屬氧化物膜，能夠將通道區形成在與閘極絕緣膜隔離的第二金屬氧化物膜中。
另外，由於第三金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第三金屬氧化物膜之間的介面不容易發生介面散射。因此，在該介面載子的遷移不易被妨礙，因此電晶體的場效移動率得到提高。
另外，當在第二金屬氧化物膜與第一金屬氧化物膜之間的介面形成介面能階時，通道區還形成在介面附近的區域，因此電晶體的臨界電壓會發生變動。然而，由於第一金屬氧化物膜作為構成要素包含構成第二金屬氧化物膜的金屬元素中的至少一種，因此在第二金屬氧化物膜與第一金屬氧化物膜之間的介面不容易形成介面能階。由此，藉由採用上述結構，能夠降低電晶體的臨界電壓等電特性的偏差。
此外，較佳的是，以防止因雜質存在於金屬氧化物膜之間而在各膜之間的介面形成妨礙載子的遷移的介面能階的方式層疊多個氧化物半導體膜。這是因為當雜質存在於層疊的金屬氧化物膜之間時，金屬氧化物膜之間的導帶底能量失去連續性，從而在介面附近載子會被俘獲或因再結合而消失。藉由減少各膜之間的雜質，與只是層疊作為主成分至少包含相同一種金屬的多個金屬氧化物膜的情況相比，更容易形成連續結合(在此尤其是指各膜的導帶底能量連續變化的U型井(U-shape well)結構的狀 態)。
為了形成連續結合，需要使用具備負載鎖定室的多室成膜裝置(濺射裝置)以不暴露於大氣的方式連續地層疊各膜。在濺射裝置中的各室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)來盡可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體從排氣系統倒流到各室內。
為了獲得高純度本質的氧化物半導體，不僅需要對各室進行高真空抽氣，而且濺射氣體的高度純化也是重要的。藉由將用作上述氣體的氧氣體或氬氣體的露點設定為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，來使所使用的氣體高度純化，能夠盡可能地防止水分等混入氧化物半導體膜。明確而言，在第二金屬氧化物膜為In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)的情況下，在為了形成第二金屬氧化物膜使用的靶材中，在將金屬元素的原子數比設定為In：M：Zn=x1：y1：z1時，x1/y1較佳為1/3以上且6以下，更佳為1以上且6以下，z1/y1較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z1/y1設定為1以上且6以下，作為第二金屬氧化物膜容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：1：1、In：M：Zn=3：1：2等的比例。
明確而言，在第一金屬氧化物膜、第三金屬 氧化物膜為In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)的情況下，在為了形成第一金屬氧化物膜、第三金屬氧化物膜使用的靶材中，在將金屬元素的原子數比設定為In：M：Zn=x2：y2：z2時，較佳為滿足x2/y2<x1/y1，並且z2/y2較佳為1/3以上且6以下，更佳為1以上且6以下。另外，藉由將z2/y2設定為1以上且6以下，作為第一金屬氧化物膜、第三金屬氧化物膜容易形成CAAC-OS膜。作為靶材的金屬元素的原子數比的典型例子，有In：M：Zn=1：3：2，In：M：Zn=1：3：4，In：M：Zn=1：3：6，In：M：Zn=1：3：8等的比例。
此外，將第一金屬氧化物膜及第三金屬氧化物膜的厚度設定為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二金屬氧化物膜的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。
在三層結構的半導體膜中，第一金屬氧化物膜至第三金屬氧化物膜有可能為非晶或具有結晶性。注意，當形成有通道區的第二金屬氧化物膜具有結晶性時，能夠使電晶體具有穩定的電特性，因此第二金屬氧化物膜具有結晶性是較佳的。
另外，通道形成區是指電晶體的半導體膜中的重疊於閘極電極且夾在源極電極與汲極電極之間的區域。另外，通道區是指通道形成區中的電流主要流過的區域。
例如，當第一金屬氧化物膜及第三金屬氧化物膜使用利用濺射法形成的In-Ga-Zn類氧化物膜時，第一金屬氧化物膜及第三金屬氧化物膜可以使用In-Ga-Zn類氧化物(In：Ga：Zn=1：3：2[原子數比])的靶材形成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體；壓力為0.4Pa；基板溫度為200℃；DC功率為0.5kW。
另外，當第二金屬氧化物膜為CAAC-OS膜時，第二金屬氧化物膜較佳為使用包含多晶的In-Ga-Zn類氧化物(In：Ga：Zn=1：1：1[原子數比])的靶材形成。成膜條件例如可以為如下：作為成膜氣體使用30sccm的氬氣體及15sccm的氧氣體；壓力為0.4Pa；基板溫度為300℃；DC功率為0.5kW。
此外，電晶體既可以具有半導體膜的端部傾斜的結構，又可以具有半導體膜的端部為圓形的結構。
此外，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時也可以使接觸於源極電極及汲極電極的區域n型化。藉由採用上述結構，可以增大電晶體的移動率及通態電流，從而可以實現使用電晶體的半導體裝置的高速工作。再者，當將包括被層疊的多個金屬氧化物膜的半導體膜用於電晶體時，為了增大電晶體的移動率及通態電流以實現半導體裝置的更高速的工作，被n型化的區域較佳為到達用作通道區的第二金屬氧化物膜。
<電子裝置的例子>
根據本發明的一個方式的PLD或半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的PLD或半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生装置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。在圖11A至圖11F中示出這些電子裝置的具體例子。
圖11A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。注意，雖然圖11A所示的可攜式遊戲機包括兩個顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖11B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。第一顯示部5603設置在第一外殼5601中，第二顯示 部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，由連接部5605可以改變第一外殼5601和第二外殼5602之間的角度。第一顯示部5603的影像也可以根據連接部5605所形成的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。作為位置輸入裝置的功能可以藉由在顯示裝置中設置觸控面板而附加。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中附加作為位置輸入裝置的功能。
圖11C示出筆記本式個人電腦，其包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。
圖11D示出電冷藏冷凍箱，其包括外殼5301、冷藏室門5302、冷凍室門5303等。
圖11E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、透鏡5805以及連接部5806等。操作鍵5804及透鏡5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖11F示出普通汽車，其包括車體5101、車輪5102、儀表板5103及燈5104等。

Claims (10)

  1. 一種半導體裝置，包括：具有閘極、源極和汲極的第一電晶體；具有閘極、源極和汲極的第二電晶體，其中該第二電晶體的該閘極及該第二電晶體的該源極和該汲極中的一個電連接到第一節點，且該第二電晶體的該源極和該汲極中的另一個電連接到第二節點，並且該第二節點電連接到該第一電晶體的該閘極；電連接到該第一節點的第一開關，其中該第一開關具有電連接到該第一節點的第一端子和電連接到第一佈線的第二端子；電連接到該第二節點的第二開關，其中該第二開關具有電連接到該第二節點的第一端子和電連接到該第一佈線的第二端子；以及電連接到該第一節點的電容器。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一開關和該第二開關分別是第三電晶體和第四電晶體，且其中該第二電晶體、該第三電晶體和該第四電晶體都包括氧化物半導體膜中的通道形成區。
  3. 根據申請專利範圍第2項之半導體裝置，其中該氧化物半導體膜包含In、Ga及Zn。
  4. 根據申請專利範圍第1項之半導體裝置，其中該半導體裝置包括可程式邏輯裝置。
  5. 一種可程式邏輯裝置，包括：具有閘極、源極和汲極的第一電晶體，其中該第一電晶體的該源極和該汲極中的一個電連接到第一電路，且該第一電晶體的該源極和該汲極中的另一個電連接到第二電路；具有閘極、源極和汲極的第二電晶體，其中該第二電晶體的該閘極及該第二電晶體的該源極和該汲極中的一個電連接到第一節點，且該第二電晶體的該源極和該汲極中的另一個電連接到第二節點，且其中該第二節點電連接到該第一電晶體的該閘極；具有電連接到該第一節點的第一端子及電連接到第一佈線的第二端子的第一開關；具有電連接到該第二節點的第一端子及電連接到該第一佈線的第二端子的第二開關；以及具有電連接到該第一節點的第一電極的電容器。
  6. 根據申請專利範圍第5項之可程式邏輯裝置，其中該第一開關是具有閘極、源極和汲極的第三電晶體，其中該第三電晶體的該源極和該汲極中的一個電連接到該第一節點，該第三電晶體的該源極和該汲極中的另一個電連接到該第一佈線，且該第三電晶體的該閘極電連接到第二佈線，其中該第二開關是具有閘極、源極和汲極的第四電晶體，且 其中該第四電晶體的該源極和該汲極中的一個藉由該第二節點電連接到該第一電晶體的該閘極，該第四電晶體的該源極和該汲極中的另一個電連接到該第一佈線，並且該第四電晶體的該閘極電連接到該第二佈線。
  7. 一種可程式邏輯裝置，包括：具有閘極、源極和汲極的第一電晶體，該第一電晶體的該源極和該汲極中的一個電連接到第一電路，且該第一電晶體的該源極和該汲極中的另一個電連接到第二電路，其中該第一電晶體根據該第一電晶體的該閘極的電位控制該第一電路與該第二電路之間的電連接；具有閘極、源極和汲極的第二電晶體，該第二電晶體的該閘極及該源極和該汲極中的一個電連接到第一節點，且該第二電晶體的該源極和該汲極中的另一個電連接到第二節點；控制對該第一節點的信號的供應的第一開關；控制對該第二節點的該信號的供應的第二開關；以及保持供應到該第一節點的該信號的電位的電容器。
  8. 根據申請專利範圍第7項之可程式邏輯裝置，其中該第一開關是具有閘極、源極和汲極的第三電晶體，其中該第三電晶體的該源極和該汲極中的一個電連接到該第一節點，該第三電晶體的該源極和該汲極中的另一個電連接到第一佈線，且該第三電晶體的該閘極電連接到第二佈線， 其中該第二開關是具有閘極、源極和汲極的第四電晶體，且其中該第四電晶體的該源極和該汲極中的一個藉由該第二節點電連接到該第一電晶體的該閘極，該第四電晶體的該源極和該汲極中的另一個電連接到該第一佈線，並且該第四電晶體的該閘極電連接到該第二佈線。
  9. 根據申請專利範圍第5或7項之可程式邏輯裝置，其中該第一開關和該第二開關分別是第三電晶體和第四電晶體，且其中該第二電晶體、該第三電晶體和該第四電晶體都包括氧化物半導體膜中的通道形成區。
  10. 根據申請專利範圍第9項之可程式邏輯裝置，其中該氧化物半導體膜包含In、Ga及Zn。
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