JP5702689B2 - 半導体装置の駆動方法、及び半導体装置 - Google Patents
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Description
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその駆動方法について、図1乃至図4を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
はじめに、基本的な回路構成およびその駆動方法について、図1を参照して説明する。図1(A)に示す半導体装置の回路構成は、一つのメモリセルが、半導体材料を含む基板に設けられた第1のトランジスタ201と、酸化物半導体層を含んで構成された第2のトランジスタ202と、容量素子203と、により構成されている。また、第1のトランジスタ201は、第1のワード線(WL_1)に電気的に接続された第1のゲート端子と、第1のビット線(BL_1)に電気的に接続された第1のソース端子と、ソース線に電気的に接続された第1のドレイン端子により形成され、第2のトランジスタ202は、第1の酸化物半導体用ワード線(WL_OS1)に電気的に接続された第2のゲート端子と、第1の酸化物半導体用ビット線(BL_OS1)に電気的に接続された第2のソース端子と、第1のトランジスタ201の第1のゲート端子及び、第1の酸化物半導体用線に電気的に接続された第2のドレイン端子により形成され、第1のトランジスタ201の第1のゲート端子と第1のワード線の間には、容量素子203が電気的に接続されている。
図1(A)に示す回路構成では、第1のトランジスタ201の第1のゲート端子の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
次に、図1(A)に示す半導体装置の回路構成の駆動方法1と異なる駆動方法について、図1(B)を用いて説明する。
次に、図1に示す回路を応用したより具体的な回路構成及び駆動方法について、図2乃至図5を参照して説明する。
図2は、NOR型の回路構成のメモリ(1bit/cell)の一例を示す。図2に示す回路構成は、設定電位の信号を送る設定電位回路250(Reference Bias)と、ワード線のアドレスを選択/制御するワード線選択回路251(Row Decoder)と、ビット線のアドレスを選択/制御するビット線選択回路252(Column Decoder)と、情報を格納するメモリセルアレイ253と、設定電位とメモリセルアレイ253との電位を比較する電位比較回路254(センスアンプともいう)と、制御と確認を可能とする制御回路259により形成されている。
(実施の形態3)
次に、図2に示した回路構成と異なる回路構成及び駆動方法について、図6及び図7を参照して説明する。
図2と図6の相違点は、図2に示した回路構成は1bit/cellであったのに対し、図6に示す回路構成は2bit/cellのメモリ回路となる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図8乃至図10を参照して説明する。
図8は、図1に示すメモリセルアレイ240または図2に示すメモリセルアレイ253、図6に示すメモリセルアレイ353に対応する半導体装置の構成の一例である。図8(A)には、半導体装置の断面を、図8(B)には、半導体装置の平面を、それぞれ示す。ここで、図8(A)は、図8(B)のA1−A2における断面に相当する。なお、図8(B)では、煩雑になることを避けるため、当該半導体装置の構成要素の一部(絶縁層154、絶縁層172、配線171、及び配線158)を省略している。図8(A)および図8(B)に示される半導体装置は、下部に第1の半導体材料を用いた第1のトランジスタ160を有し、上部に第2の半導体材料を用いた第2のトランジスタ162、及び容量素子164を有するものである。
次に、ゲート電極110、電極126、絶縁層128などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極142a、ドレイン電極142bを形成する(図11(A)参照)。
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いることができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された2つのゲート電極層を有する、デュアルゲート型でもよい。
上記実施の形態1乃至5において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図15を用いて説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図16を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置の駆動方法を適用する場合について説明する。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
120a 不純物領域
120b 不純物領域
122 金属層
124 金属化合物領域
124a 金属化合物領域
124b 金属化合物領域
126 電極
128 絶縁層
140 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148 ゲート電極
150 絶縁層
152 電極
154 絶縁層
156 電極
158 配線
160 トランジスタ
162 トランジスタ
164 容量素子
170 電極
171 配線
172 絶縁層
201 トランジスタ
202 トランジスタ
203 容量素子
211 トランジスタ
212 トランジスタ
213 容量素子
214 ビット線
215 酸化物半導体用ビット線
216 酸化物半導体用ワード線
217 ワード線
240 メモリセルアレイ
250 設定電位回路
251 ワード線選択回路
252 ビット線選択回路
253 メモリセルアレイ
254 電位比較回路
255 出力
256 ラッチ回路
257 電位制御回路
258 状態遷移回路
259 制御回路
301 設定電位
302 抵抗
303 抵抗
304 スイッチ
305 レギュレータ回路
306 カウンタ回路
307 電位比較器
308 トランジスタ
311 トランジスタ
312 トランジスタ
313 容量素子
314 ビット線
315 酸化物半導体用ビット線
316 酸化物半導体用ワード線
317 ワード線
350 設定電位回路
351 ワード線選択回路
352 ビット線選択回路
353 メモリセルアレイ
354a 電位比較回路
354b 電位比較回路
354c 電位比較回路
355 出力
356 ラッチ回路
357 電位制御回路
358 状態遷移回路
359 制御回路
360 設定電位回路
370 設定電位回路
400 絶縁層
401 ゲート電極層
402 ゲート絶縁層
403 酸化物半導体層
404a 酸化物導電層
404b 酸化物導電層
405a ソース電極層
405b ドレイン電極層
407 絶縁層
409 絶縁層
410 トランジスタ
420 トランジスタ
427 絶縁層
430 トランジスタ
436a 配線層
436b 配線層
437 絶縁層
440 トランジスタ
441 トランジスタ
442 トランジスタ
450a 結晶性酸化物半導体層
450b 結晶性酸化物半導体層
453 酸化物半導体層
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
Claims (5)
- 第1のトランジスタと、
第2のトランジスタと、
容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、半導体材料を有し、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体材料を有し、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、第1のビット線と電気的に接続され、
前記第2のトランジスタのゲートは、第1のワード線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第2のビット線と電気的に接続され、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、第2のワード線と電気的に接続されている半導体装置の駆動方法であって、
書き込み期間では、
前記第2のトランジスタをオンとして、前記第2のビット線に段階的な電位を与え、
前記第1のトランジスタのソース又はドレインの他方の電位を用いて、前記第1のトランジスタに流れる電流を読み取り、
前記第1のトランジスタに流れる電流が設定値を満たすまで、前記第2のビット線に段階的な電位を与え続けることを特徴とする半導体装置の駆動方法。 - 第1のトランジスタと、
第2のトランジスタと、
容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、半導体材料を有し、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体材料を有し、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、第1のビット線と電気的に接続され、
前記第2のトランジスタのゲートは、第1のワード線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第2のビット線と電気的に接続され、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、第2のワード線と電気的に接続されている半導体装置の駆動方法であって、
書き込み期間では、
前記第2のトランジスタをオンとして、前記第2のビット線に段階的な電位を与え、
前記第1のトランジスタのソース又はドレインの他方の電位を用いて、前記第1のトランジスタに流れる電流を読み取り、
前記第1のトランジスタに流れる電流が設定値を満たすまで、前記第2のビット線に段階的な電位を与え続け、
保持期間では、
前記第1のワード線への電位の供給を停止して、前記第1のトランジスタのゲートの電位を保持することを特徴とする半導体装置の駆動方法。 - 請求項1又は請求項2において、
前記段階的な電位は、第1の電位と、前記第1の電位より高い第2の電位とを有することを特徴とする半導体装置の駆動方法。 - 第1のトランジスタと、
第2のトランジスタと、
容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、半導体材料を有し、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体材料を有し、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、第1のビット線と電気的に接続され、
前記第2のトランジスタのゲートは、第1のワード線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第2のビット線と電気的に接続され、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、第2のワード線と電気的に接続され、
前記第2のビット線は、段階的な電位が与えられる機能を有することを特徴とする半導体装置。 - 第1のトランジスタと、
第2のトランジスタと、
容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、半導体材料を有し、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体材料を有し、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、第1のビット線と電気的に接続され、
前記第2のトランジスタのゲートは、第1のワード線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、第2のビット線と電気的に接続され、
前記容量素子の一方の電極は、前記第1のトランジスタのゲートと電気的に接続され、
前記容量素子の他方の電極は、第2のワード線と電気的に接続され、
前記第2のビット線は、段階的な電位が与えられる機能を有し、
前記第2のトランジスタがオンとなっているとき、前記第2のビット線の電位に基づき、前記第1のトランジスタに流れる電流を読み取る手段を有することを特徴とする半導体装置。
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