TWI642186B - 半導體裝置 - Google Patents

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TWI642186B
TWI642186B TW103142615A TW103142615A TWI642186B TW I642186 B TWI642186 B TW I642186B TW 103142615 A TW103142615 A TW 103142615A TW 103142615 A TW103142615 A TW 103142615A TW I642186 B TWI642186 B TW I642186B
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小林由幸
松林大介
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日商半導體能源研究所股份有限公司
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Abstract

本發明提供一種具有良好的電特性的半導體裝置。該半導體裝置包括：絕緣層；絕緣層上的半導體層；與半導體層電連接的源極電極層及汲極電極層；半導體層、源極電極層以及汲極電極層上的閘極絕緣膜；以及隔著閘極絕緣膜與部分半導體層、部分源極電極層以及部分汲極電極層重疊的閘極電極層，其中半導體層的通道寬度方向上的剖面為大致三角形或大致梯形，以使實效的通道寬度短於剖面為四邊形的情況。

Description

半導體裝置
本發明係關於一種物體、方法或者製造方法。另外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。本發明的一個方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、記憶體裝置、算術裝置、拍攝裝置、上述裝置的驅動方法或者上述裝置的製造方法。
在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。電晶體、半導體電路為半導體裝置的一個方式。另外，記憶體裝置、顯示裝置、電子裝置有時包含半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(也簡稱為顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄 膜，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到注目。
例如，公開了作為氧化物半導體使用氧化鋅或In-Ga-Zn類氧化物半導體製造電晶體的技術(參照專利文獻1及專利文獻2)。
近年來，隨著電子裝置的高性能化、小型化或輕量化，對高密度地集成有被微型化的電晶體等半導體元件的積體電路的要求得到提高。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
本發明的一個方式的目的之一是使半導體裝置具有良好的電特性。本發明的一個方式的其他目的之一是提供一種適合於微型化的半導體裝置。本發明的一個方式的其他目的之一是提供一種集成度高的半導體裝置。本發明的一個方式的其他目的之一是提供一種低功耗的半導體裝置。本發明的一個方式的其他目的之一是提供一種可靠性高的半導體裝置。本發明的一個方式的其他目的之一是提供一種在關閉電源的狀態下也能保持資料的半導體裝置。本發明的一個方式的其他目的之一是提供一種新穎的半導體裝置。
注意，這些目的的記載不妨礙其他目的的存在。另外，本發明的一個方式並不一定必須要得到所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並推出上述以外的目的。
本發明的一個方式係關於一種在通道形成區域中具有氧化物半導體層的電晶體，該電晶體的特徵在於該氧化物半導體層的通道寬度(W)方向上的剖面形狀。
本發明的一個方式是一種半導體裝置，包括：絕緣層；絕緣層上的半導體層；與半導體層電連接的源極電極層及汲極電極層；半導體層、源極電極層以及汲極電極層上的閘極絕緣膜；以及隔著閘極絕緣膜與部分半導體層、部分源極電極層以及部分汲極電極層重疊的閘極電極層，其中從通道寬度方向上的剖面來看，在以a和b分別表示半導體層接觸於絕緣層的一邊的長度和半導體層的高度時，半導體層與閘極絕緣膜相接觸的區域的長度D在下述算式(1)的範圍內。
上述半導體層接觸於絕緣層的一邊的長度a較佳為大於10nm且為100nm以下。
半導體層的高度b較佳為10nm以上且200nm以下。
半導體層可以使用氧化物半導體層。
上述氧化物半導體層較佳為具有c軸配向的 結晶。
在上述結構中，也可以形成有隔著絕緣層與半導體層重疊的導電層。
另外，本發明的一個方式是一種半導體裝置，包括：絕緣層；絕緣層上依次形成的第一半導體層、第二半導體層以及第三半導體層的疊層；與疊層電連接的源極電極層及汲極電極層；疊層、源極電極層以及汲極電極層上的閘極絕緣膜；以及隔著閘極絕緣膜與部分疊層、部分源極電極層以及部分汲極電極層重疊的閘極電極層，其中從通道寬度方向上的剖面來看，在以f和g分別表示第二半導體層接觸於第一半導體層的一邊的長度和第二半導體層的高度時，第二半導體層接觸於閘極絕緣膜及第三半導體層的區域的長度J在下述算式(2)的範圍內。
注意，在本說明書等中使用的“第一”、“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目上進行限定。
上述第二半導體層接觸於第一半導體層的一邊的長度f較佳為大於10nm且為100nm以下。
第二半導體層的高度g較佳為10nm以上且200nm以下。
在上述結構中，也可以形成有隔著絕緣層與疊層重疊的導電層。
另外，本發明的一個方式是一種半導體裝置，包括：絕緣層；絕緣層上依次形成的第一半導體層及第二半導體層的疊層；與疊層的一部分電連接的源極電極層及汲極電極層；覆蓋部分疊層、部分源極電極層以及部分汲極電極層的第三半導體層；以及與部分疊層、部分源極電極層、部分汲極電極層及第三半導體層重疊的閘極絕緣膜及閘極電極層，其中從通道寬度方向上的剖面來看，在以m和n分別表示第二半導體層接觸於第一半導體層的一邊的長度和第二半導體層的高度時，第二半導體層與第三半導體層相接觸的區域的長度Q在下述算式(3)的範圍內。
上述第二半導體層接觸於第一半導體層的一邊的長度m較佳為大於10nm且為100nm以下。
第二半導體層的高度n較佳為10nm以上且200nm以下。
在上述結構中，也可以形成有隔著絕緣層與疊層重疊的導電層。
上述兩種方式中的第一半導體層至第三半導體層也可以分別為第一氧化物半導體層至第三氧化物半導體層。
第一氧化物半導體層至第三氧化物半導體層較佳為In-M-Zn氧化物(M為Al、Ti、Ga、Sn、Y、Zr、 La、Ce、Nd或Hf)，第一氧化物半導體層及第三氧化物半導體層中的相對於In的M原子個數比高於第二氧化物半導體層。
上述第一氧化物半導體層至第三氧化物半導體層具有c軸配向的結晶。
藉由使用本發明的一個方式，可以使半導體裝置具有良好的電特性。另外，可以提供一種適合於微型化的半導體裝置。另外，可以提供一種集成度高的半導體裝置。另外，可以提供一種低功耗的半導體裝置。可以提供一種可靠性高的半導體裝置。可以提供一種在關閉電源的狀態下也能保持資料的半導體裝置。可以提供一種新穎的半導體裝置。
注意，這些效果的記載不妨礙其他效果的存在。另外，本發明的一個方式並不一定必須要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並推出上述以外的效果。
10‧‧‧電子槍室
12‧‧‧光學系統
14‧‧‧樣本室
16‧‧‧光學系統
18‧‧‧拍攝裝置
20‧‧‧觀察室
22‧‧‧膠片室
24‧‧‧電子
28‧‧‧物質
32‧‧‧螢光板
101‧‧‧電晶體
102‧‧‧電晶體
103‧‧‧電晶體
104‧‧‧電晶體
110‧‧‧基板
120‧‧‧絕緣層
130‧‧‧氧化物半導體層
131‧‧‧氧化物半導體層
131a‧‧‧氧化物半導體膜
132‧‧‧氧化物半導體層
132a‧‧‧氧化物半導體膜
133‧‧‧氧化物半導體層
133a‧‧‧氧化物半導體膜
135‧‧‧偏置區域
140‧‧‧源極電極層
150‧‧‧汲極電極層
141‧‧‧源極區
151‧‧‧汲極區
142‧‧‧佈線
152‧‧‧佈線
160‧‧‧閘極絕緣膜
170‧‧‧閘極電極層
170a‧‧‧導電膜
172‧‧‧導電膜
180‧‧‧絕緣層
185‧‧‧絕緣層
190‧‧‧光阻遮罩
191‧‧‧區域
192‧‧‧區域
520‧‧‧絕緣層
530‧‧‧氧化物半導體層
531‧‧‧氧化物半導體層
532‧‧‧氧化物半導體層
533‧‧‧氧化物半導體層
540‧‧‧源極電極層
541‧‧‧源極區
550‧‧‧汲極電極層
551‧‧‧汲極區
560‧‧‧閘極絕緣膜
570‧‧‧閘極電極層
700‧‧‧基板
701‧‧‧像素部
702‧‧‧掃描線驅動電路
703‧‧‧掃描線驅動電路
704‧‧‧信號線驅動電路
710‧‧‧電容佈線
712‧‧‧閘極佈線
713‧‧‧閘極佈線
714‧‧‧資料線
716‧‧‧電晶體
717‧‧‧電晶體
718‧‧‧液晶元件
719‧‧‧液晶元件
720‧‧‧像素
721‧‧‧開關電晶體
722‧‧‧驅動電晶體
723‧‧‧電容元件
724‧‧‧發光元件
725‧‧‧信號線
726‧‧‧掃描線
727‧‧‧電源線
728‧‧‧共同電極
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧顯示部
933‧‧‧腕帶
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
2201‧‧‧絕緣膜
2202‧‧‧佈線
2203‧‧‧插頭
2204‧‧‧絕緣膜
2205‧‧‧佈線
2206‧‧‧佈線
2207‧‧‧絕緣膜
2208‧‧‧障壁膜
2211‧‧‧半導體基板
2212‧‧‧絕緣膜
2213‧‧‧閘極電極
2214‧‧‧閘極絕緣膜
2215‧‧‧汲極區
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF標籤
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003‧‧‧FPC
8004‧‧‧觸控面板
8005‧‧‧FPC
8006‧‧‧顯示面板
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷電路板
8011‧‧‧電池
在圖式中：圖1A和1B是說明電晶體的俯視圖及剖面圖；圖2A和2B是說明電晶體的通道寬度方向上的剖面的圖；圖3A至3D是說明電晶體的通道寬度方向上的剖面 的圖；圖4A和4B是說明電晶體的剖面圖；圖5A和5B是說明電晶體的俯視圖及剖面圖；圖6A和6B是說明電晶體的通道寬度方向上的剖面的圖；圖7A至7D是說明電晶體的通道寬度方向上的剖面的圖；圖8A和8B是說明電晶體的俯視圖及剖面圖；圖9A和9B是說明電晶體的通道寬度方向上的剖面的圖；圖10A至10D是說明電晶體的通道寬度方向上的剖面的圖；圖11A至11C是說明電晶體的製造方法的圖；圖12A至12C是說明電晶體的製造方法的圖；圖13A至13C是說明電晶體的製造方法的圖；圖14A至14C是說明電晶體的製造方法的圖；圖15是說明電晶體的剖面圖；圖16A至16C是氧化物半導體的剖面TEM影像及局部的傅立葉變換影像；圖17A至17D是示出氧化物半導體膜的奈米束電子繞射圖案的圖及示出穿透式電子繞射測定裝置的一個例子的圖；圖18A至18C是示出利用穿透式電子繞射測定的結構分析的一個例子的圖及平面TEM影像； 圖19A和19B是說明裝置模型的俯視圖及剖面圖；圖20A至20C是說明裝置模型的剖面圖；圖21是示出裝置模型的Id-Vg特性的圖；圖22A至22C是說明裝置模型的剖面圖；圖23A至23C是說明裝置模型的剖面圖；圖24是示出裝置模型的Id-Vg特性的圖；圖25是示出裝置模型的Id-Vg特性的圖；圖26A和26B是說明通態電流(on-state current)及S值的通道寬度依賴性的計算結果的圖；圖27A至27D是半導體裝置的剖面圖及電路圖；圖28A至28C是記憶體裝置的電路圖及剖面圖；圖29是說明RF標籤的結構例的圖；圖30是說明CPU的結構例的圖；圖31是記憶元件的電路圖；圖32A至32C是說明顯示裝置的結構例的圖及像素的電路圖；圖33是說明顯示模組的圖；圖34A至34F是說明電子裝置的圖；圖35A至35F是說明RF標籤的使用例子的圖；圖36是電晶體的剖面TEM照片；圖37A至37D是樣本的剖面TEM照片；圖38A和38B是說明電晶體的俯視圖及剖面圖；圖39A和39B是說明電晶體的俯視圖及剖面圖；圖40A和40B是說明電晶體的俯視圖及剖面圖； 圖41A和41B是說明電晶體的俯視圖及剖面圖；圖42A和42B是說明電晶體的剖面圖；圖43A和43B是說明電晶體的俯視圖及剖面圖；圖44A和44B是說明電晶體的俯視圖及剖面圖；圖45A和45B是說明電晶體的俯視圖及剖面圖；圖46A和46B是說明電晶體的俯視圖及剖面圖；圖47A和47B是說明電晶體的俯視圖及剖面圖；圖48A和48B是說明電晶體的俯視圖及剖面圖；圖49A和49B是說明電晶體的俯視圖及剖面圖。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，本發明的方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的發明的結構中，有時在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。注意，有時在不同的圖式中適當地省略或改變相同構成要素的陰影。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，即在本說明書等中公開了如下情況：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與 Y直接連接的情況。因此，不侷限於諸如圖式或文中所示的連接關係這樣的規定的連接關係，圖式或文中所示的連接關係以外的連接關係也在本說明書等中公開了。
這裡，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)，並且X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)而藉由只有電連接功能的元件(例如連接佈線等)連接的情況。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能 上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
另外，當明確地記載為“X與Y電連接”時，即在本說明書等中公開了如下情況：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，當明確記載為“電連接”時，在本說明書等中公開了與只明確記載為“連接”的情況相同的內容。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連 接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表述為如下。
例如，可以表述為“X、Y、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)互相電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表述為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，並以X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的順序依次電連接”。或者，可以表述為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，並按照X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y的連接順序進行設置”。藉由使用與這些例子相同的表述方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而確定技術範圍。
另外，作為其他表述方法，例如可以表述為“電晶體的源極(或第一端子等)至少藉由第一連接路徑與X電連接，該第一連接路徑不具有第二連接路徑，該第二連接路徑是藉由電晶體的、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，該第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端 子等)至少藉由第三連接路徑與Y電連接，該第三連接路徑不具有該第二連接路徑，該第三連接路徑是藉由Z2的路徑”。或者，也可以表述為“電晶體的源極(或第一端子等)至少經過第一連接路徑，藉由Z1與X電連接，該第一連接路徑不具有第二連接路徑，該第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少經過第三連接路徑，藉由Z2與Y電連接，該第三連接路徑不具有該第二連接路徑”。或者，也可以表述為“電晶體的源極(或第一端子等)至少經過第一電子路徑，藉由Z1與X電連接，該第一電子路徑不具有第二電子路徑，該第二電子路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電子路徑，電晶體的汲極(或第二端子等)至少經過第三電子路徑，藉由Z2與Y電連接，該第三電子路徑不具有第四電子路徑，該第四電子路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電子路徑”。藉由使用與這些例子同樣的表述方法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來確定技術範圍。
注意，這些表述方法只是一個例子而已，不侷限於上述表述方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜和層等)。
另外，即使圖式示出在電路圖上獨立的構成 要素彼此電連接，也有一個構成要素兼有多個構成要素的功能的情況。例如，在佈線的一部分被用作電極時，一個導電膜兼有佈線和電極這兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”調換為“導電膜”。另外，有時可以將“絕緣膜”調換為“絕緣層”。
實施方式1
在本實施方式中，參照圖式說明本發明的一個方式的半導體裝置。
在本發明的一個方式的電晶體中，可以將矽(單晶矽、多晶矽、非晶矽等)、鍺、矽鍺、碳化矽、鎵砷、砷化鋁鎵、磷化銦、氮化鎵、有機半導體或氧化物半導體等用於通道形成區域。尤其是，較佳為包含比矽的能帶間隙大的氧化物半導體形成通道形成區域。
例如，作為上述氧化物半導體，較佳為至少包含銦(In)或鋅(Zn)。更佳的是，上述氧化物半導體採用包含以In-M-Zn類氧化物(M是Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)表示的氧化物的結構。
下面，在沒有特別的說明的情況下，作為一個例子舉出在通道形成區域中包含氧化物半導體的半導體 裝置而進行說明。
圖1A至2B是本發明的一個方式的電晶體101的俯視圖及剖面圖。圖1A為俯視圖，並且圖1A所示的點劃線A1-A2方向上的剖面相當於圖1B。另外，圖1A所示的點劃線A3-A4方向上的剖面相當於圖2A或2B。在圖1A至2B中，為了明確起見，放大、縮小或省略要素的一部分而進行圖示。另外，有時將點劃線A1-A2方向稱為通道長度方向，將點劃線A3-A4方向稱為通道寬度方向。
“通道長度”是指例如電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不成為唯一的值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
“通道寬度”是指例如半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極重疊的區域或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不成為唯一的值。因此，在本說明書中，通道 寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時因為實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有微型且立體的結構的電晶體中，有時形成在半導體的側面上的通道區域的比例大於形成在半導體的頂面上的通道區域的比例。在此情況下，實際上形成通道的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測估計實效的通道寬度。例如，為了根據設計值估計實效的通道寬度，需要預先知道半導體的形狀作為前提。因此，當半導體的形狀不清楚時，難以準確地測量實效的通道寬度。
於是，在本說明書中，有時在電晶體的俯視圖中將半導體和閘極電極重疊的區域中的源極和汲極相對的部分的長度、即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。另外，在本說明書中，在簡單地表記為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地表記為“通道寬度”時，有時表示實效的通道寬 度。注意，藉由取得剖面TEM影像等並對其影像進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度進行計算。在此情況下，有時成為與使用實效的通道寬度進行計算時不同的值。
電晶體101包括：基板110上的絕緣層120；絕緣層120上的氧化物半導體層130；與氧化物半導體層130電連接的源極電極層140及汲極電極層150；氧化物半導體層130、源極電極層140及汲極電極層150上的閘極絕緣膜160；以及隔著閘極絕緣膜160與部分氧化物半導體層130、部分源極電極層140以及部分汲極電極層150重疊的閘極電極層170。另外，在閘極絕緣膜160及閘極電極層170上也可以設置有絕緣層180。在絕緣層180上也可以設置有由氧化物形成的絕緣層185。絕緣層180及185根據需要設置即可，也可以在其上還設置其他絕緣層。
在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，電晶體的“源極”和“汲極”的功能有時互相調換。因此，在本說明書中，“源極”和“汲極”可以調換而使用。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導 體層的表面、側面、頂面或/及底面的至少一部分(或者全部)。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)與氧化物半導體層130等半導體層的表面、側面、頂面或/及底面的至少一部分(或者全部)接觸。另外，源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)與氧化物半導體層130等半導體層的至少一部分(或者全部)接觸。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)與氧化物半導體層130等半導體層的表面、側面、頂面或/及底面的至少一部分(或者全部)電連接。另外，源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)與氧化物半導體層130等半導體層的至少一部分(或者全部)電連接。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的表面、側面、頂面或/及底面的至少一部分(或者全部)的鄰近。另外，源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的至少一部分(或者全部)的鄰近。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的表面、側面、頂面或/及底面的至少一部分(或者全部)的橫方向上。另外，源極電極層140(或/及汲極電 極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的至少一部分(或者全部)的橫方向上。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的表面、側面、頂面或/及底面的至少一部分(或者全部)的斜上方。另外，源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的至少一部分(或者全部)的斜上方。
源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的表面、側面、頂面或/及底面的至少一部分(或者全部)的上方。另外，源極電極層140(或/及汲極電極層150)的至少一部分(或者全部)設置在氧化物半導體層130等半導體層的至少一部分(或者全部)的上方。
本發明的一個方式的電晶體採用通道長度為10nm以上且300nm以下的頂閘極型結構。該電晶體還包括閘極電極層170與源極電極層140重疊的區域191(LovS)及閘極電極層170與汲極電極層150重疊的區域192(LovD)。區域191及區域192的通道長度方向上的寬度較佳為3nm以上且小於300nm，以減小寄生電容。或者，也可以為不具有區域191及區域192的形狀。圖43A和43B示出這種情況的例子。或者，也可以為在閘極電極層170與源極電極層140之間及閘極電極層170與汲極電 極層150之間具有偏置(offset)區域135的形狀。圖44A和44B示出這種情況的例子。
圖2A示出圖1A所示的電晶體101的點劃線A3-A4方向(通道寬度方向)上的剖面的一個方式。從通道寬度方向上的剖面來看，氧化物半導體層130為大致三角形。注意，“大致三角形”除了包括三角形以外還包括如下形狀：一部分頂點或全部頂點具有曲率的形狀；一部分邊或全部邊為曲線或折線的形狀。
另外，如圖2B所示，氧化物半導體層130的通道寬度方向上的剖面也可以為大致梯形。注意，“大致梯形”除了包括梯形以外還包括如下形狀：一部分頂點或全部頂點具有曲率的形狀；一部分邊或全部邊為曲線或折線的形狀。
如圖2A和2B所示，在本發明的一個方式的電晶體中，氧化物半導體層130的通道寬度方向上的剖面為大致三角形或大致梯形。這裡，從氧化物半導體層130的通道寬度方向上的剖面來看，假設為氧化物半導體層130接觸於絕緣層120的一邊的長度a與氧化物半導體層130的高度b相等，則氧化物半導體層130接觸於閘極絕緣膜160的區域的長度比上述剖面為四邊形的情況短。注意，高度b較佳為一邊的長度a以上(ba)。藉由滿足ba，可以增大實效的通道寬度並提高電晶體的通態電流。
在電晶體的通道形成在半導體層表面的情況 下，若被形成通道的半導體層的通道寬度方向上的剖面為大致三角形或大致梯形，則其表面積比上述剖面為四邊形的情況小。由此，實效的通道寬度變得更短，通態電流稍微減少。另一方面，因為閘極電極層下的半導體層的體積減小，所以從閘極電極層施加的電場容易被施加到半導體層的內部，由此S值(次臨界擺幅值)變得更小。因此，Icut(閘極電壓為0V時的電流)變得極小，使得電晶體的綜合電特性得到提高。上述效果是與將在本說明書中說明的其他電晶體的結構共通的。
另外，藉由使半導體層的通道寬度方向上的剖面成為大致三角形或大致梯形，閘極絕緣膜對半導體層的覆蓋率得到提高，由此可以容易實現閘極絕緣膜的薄膜化。另外，藉由提高閘極絕緣膜的覆蓋率，可以形成閘極耐壓性高的電晶體。
為了使得來自閘極電極的電場容易被施加到半導體層的內部，半導體層的通道寬度方向上的剖面較佳為大致梯形，更佳為上底短的大致梯形，進一步佳為大致三角形。以下參照圖3A至3D說明上述剖面形狀的詳細內容。
圖3A至3D示出電晶體的通道寬度方向上的剖面的一部分的結構。圖3A至3C示出本發明的一個方式的電晶體，該電晶體具有其剖面為大致三角形或大致梯形的氧化物半導體層130，而圖3D示出作為比較物件的電晶體的一個方式，該電晶體具有其剖面為四邊形的氧化 物半導體層130。
在圖3A中，氧化物半導體層130的通道寬度方向上的剖面為大致三角形，在以a和b分別表示氧化物半導體層130接觸於絕緣層120的一邊的長度和氧化物半導體層130的高度時，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D(在圖式中由粗線表示)由下述算式(4)表示。
在圖3B中，氧化物半導體層130的通道寬度方向上的剖面為上底短的大致梯形，在以a、b和c分別表示氧化物半導體層130接觸於絕緣層120的一邊(下底)的長度、氧化物半導體層130的高度和氧化物半導體層130的上底時，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D由下述算式(5)表示。
例如，在上底c=a/3時，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D由下述算式(6)表示。
另外，如圖3C所示，在氧化物半導體層130的通道寬度方向上的剖面為大致梯形，例如，上底c=a/2時，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D由下述算式(7)表示。
在圖3D中，氧化物半導體層130的通道寬度方向上的剖面為四邊形，在以a和b分別表示氧化物半導體層130接觸於絕緣層120的一邊的長度和氧化物半導體層130的高度時，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D由下述算式(8)表示。
這裡，如上所述，因為氧化物半導體層130的通道寬度方向上的剖面為大致三角形，與四邊形相比更佳，所以根據算式(4)及(8)，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D較佳為在下述算式(1)的範圍內。
另外，因為氧化物半導體層130的通道寬度方向上的剖面為大致三角形，與大致梯形相比更佳，所以根據算式(4)及(7)，例如氧化物半導體層130接觸於 閘極絕緣膜160的區域的長度D更佳為在下述算式(9)的範圍內。
另外，因為氧化物半導體層130的通道寬度方向上的剖面為大致三角形，與上底短的梯形相比更佳，所以根據算式(4)及(6)，例如氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D進一步佳為在下述算式(10)的範圍內。
總之，關於本發明的一個方式的電晶體101中的氧化物半導體層130的通道寬度方向上的剖面形狀，在以a和b分別表示氧化物半導體層130接觸於絕緣層120的一邊的長度和氧化物半導體層130的高度時，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D在算式(1)的範圍內，較佳為在算式(9)的範圍內，更佳為在算式(10)的範圍內。
注意，氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D雖然藉由使各形狀與理想的三角形、梯形或四邊形近似而算出，但是在實際的形狀上頂點或邊有可能具有曲率而包括若干的誤差。因此，較佳為進行用來檢測出氧化物半導體層130的外周的影像處理，以 算出氧化物半導體層130接觸於閘極絕緣膜160的區域的長度D。上述方法也可以用來算出將在本說明書中說明的其他電晶體的結構中的目的層的外周。
氧化物半導體層130接觸於絕緣層120的一邊的長度a較佳為10nm以上且100nm以下。藉由將該一邊的長度a設定為上述範圍內，容易形成其通道寬度方向上的剖面為大致三角形或上底短的大致梯形的氧化物半導體層130。若一邊的長度a長於100nm，則電晶體的電特性有時會變得與通道寬度方向上的剖面為四邊形的情況相等。
氧化物半導體層130的高度b較佳為10nm以上且200nm以下。若高度b在上述範圍外，則形成通道寬度方向上的剖面為大致三角形或上底短的大致梯形的氧化物半導體層130變得非常困難。
另外，如圖4A所示，本發明的一個方式的電晶體101也可以包括氧化物半導體層130與基板110之間的導電膜172。藉由將該導電膜用作第二閘極電極層(背閘極)，能夠進一步增加通態電流或控制臨界電壓。當想要增加通態電流時，例如，對閘極電極層170和導電膜172供應相同的電位來實現雙閘極電晶體驅動即可。在此情況下，例如，如圖4B所示那樣可以使閘極電極層170與導電膜172藉由接觸孔連接。另外，當想要控制臨界電壓時，對導電膜172供應與閘極電極層170不同的恆定電位即可。
本發明的一個方式的電晶體也可以採用圖5A至6B所示的結構。圖5A為俯視圖，並且圖5A所示的點劃線B1-B2方向上的剖面相當於圖5B。另外，圖5A所示的點劃線B3-B4方向上的剖面相當於圖6A或6B。在圖5A至6B中，為了明確起見，放大、縮小或省略要素的一部分而進行圖示。另外，有時將點劃線B1-B2方向稱為通道長度方向，將點劃線B3-B4方向稱為通道寬度方向。
圖5A至6B所示的電晶體102與電晶體101之間的不同之處在於從絕緣層120一側依次形成有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133而構成氧化物半導體層130。
例如，作為第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133，可以使用其組成彼此不同的氧化物半導體層等。
另外，也可以將圖4A和4B所示的結構應用於電晶體102。
圖6A是圖5A所示的點劃線B3-B4方向(通道寬度方向)上的剖面的一個方式。從通道寬度方向上的剖面來看，氧化物半導體層130為大致三角形，其中被形成通道的第二氧化物半導體層132為上底短的大致梯形。
另外，如圖6B所示，氧化物半導體層130的通道寬度方向上的剖面也可以為大致梯形。此時，被形成通道的第二氧化物半導體層132也成為大致梯形。
如圖6A和6B所示，在本發明的一個方式的 電晶體中，氧化物半導體層130的通道寬度方向上的剖面為大致三角形或大致梯形，且第二氧化物半導體層132的通道寬度方向上的剖面為大致梯形。此時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度比第二氧化物半導體層132的通道寬度方向上的剖面為四邊形的情況短。
圖7A至7D示出電晶體的通道寬度方向上的剖面的一部分的結構。圖7A至7C示出本發明的一個方式的電晶體，該電晶體具有其剖面為大致三角形或大致梯形的氧化物半導體層130，而圖7D示出作為比較物件的電晶體的一個方式，該電晶體具有其剖面為四邊形的氧化物半導體層130。
在圖7A中，氧化物半導體層130的通道寬度方向上的剖面為大致三角形，且第二氧化物半導體層132的剖面為上底h極短的大致梯形，在以f和g分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度和第二氧化物半導體層132的高度時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J(在圖式中由粗線表示)由下述算式(11)表示。例如，上底h可以為0<hf/4(h大於0且為f/4以下)等。
因為上底h的長度大於0，所以第二氧化物半 導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J也可以由下述算式(12)表示。
在圖7B中，氧化物半導體層130的通道寬度方向上的剖面為大致梯形，且第二氧化物半導體層132的通道寬度方向上的剖面為上底h短的大致梯形，在以f、g和h分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊(下底)的長度、第二氧化物半導體層132的高度和第二氧化物半導體層132接觸於第三氧化物半導體層133的一邊(上底)的長度時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J與圖7A同樣由算式(11)表示。
例如，在上底h=f/2時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J由下述算式(13)表示。
另外，如圖7C所示，在氧化物半導體層130的通道寬度方向上的剖面為大致梯形，且第二氧化物半導體層132的通道寬度方向上的剖面為大致梯形，例如，上底h=2f/3時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J由下述 算式(14)表示。
在圖7D中，氧化物半導體層130的通道寬度方向上的剖面為四邊形，在以f和g分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度和第二氧化物半導體層132的高度時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J由下述算式(15)表示。
這裡，基於與電晶體101同樣的理由，因為氧化物半導體層130的通道寬度方向上的剖面為大致三角形，與四邊形相比更佳，所以根據算式(12)及(15)，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J較佳為在下述算式(2)的範圍內。
另外，因為氧化物半導體層130的通道寬度方向上的剖面為大致三角形，與大致梯形相比更佳，所以根據算式(12)及(14)，例如第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域 的長度J更佳為在下述算式(16)的範圍內。
另外，因為氧化物半導體層130的通道寬度方向上的剖面為大致三角形，與上底短的大致梯形相比更佳，所以根據算式(12)及(13)，例如第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J進一步佳為在下述算式(17)的範圍內。
總之，關於本發明的一個方式的電晶體102中的氧化物半導體層130的通道寬度方向上的剖面形狀，在以f和g分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度和第二氧化物半導體層132的高度時，第二氧化物半導體層132接觸於閘極絕緣膜160及第三氧化物半導體層133的區域的長度J在算式(2)的範圍內，較佳為在算式(16)的範圍內，更佳為在算式(17)的範圍內。
第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度f較佳為10nm以上且100nm以下。藉由將該一邊的長度f設定為上述範圍內，容易形成其通道寬度方向上的剖面為上底短的大致梯形的第二氧 化物半導體層132。若一邊的長度f長於100nm，則電晶體的電特性有時會變得與通道寬度方向上的剖面為四邊形的情況相等。
第二氧化物半導體層132的高度g較佳為10nm以上且200nm以下。若高度g在上述範圍外，則形成通道寬度方向上的剖面為上底短的大致梯形的第二氧化物半導體層132變得非常困難。
本發明的一個方式的電晶體也可以採用圖8A至9B所示的結構。圖8A為俯視圖，並且圖8A所示的點劃線C1-C2方向上的剖面相當於圖8B。另外，圖8A所示的點劃線C3-C4方向上的剖面相當於圖9A或9B。在圖8A至9B中，為了明確起見，放大、縮小或省略要素的一部分而進行圖示。另外，有時將點劃線C1-C2方向稱為通道長度方向，將點劃線C3-C4方向稱為通道寬度方向。
圖8A至9B所示的電晶體103與電晶體101及電晶體102之間的不同之處在於氧化物半導體層130包括從絕緣層120一側依次形成的第一氧化物半導體層131和第二氧化物半導體層132的疊層及覆蓋該疊層的一部分的第三氧化物半導體層133。
例如，作為第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133，可以使用其組成彼此不同的氧化物半導體層等。
在圖8A和8B中，也可以為不具有區域191及區域192的形狀。圖45A和45B示出這種情況的例 子。
另外，如圖38A和38B所示，也可以採用如下結構：第三氧化物半導體層133形成為島狀，而閘極絕緣膜160形成為覆蓋第三氧化物半導體層133。在此情況下，也可以為不具有區域191及區域192的形狀。圖46A和46B示出這種情況的例子。或者，也可以為在閘極電極層170與源極電極層140之間及閘極電極層170與汲極電極層150之間具有偏置區域135的形狀。圖47A和47B示出這種情況的例子。
另外，如圖39A和39B所示，也可以採用如下結構：第三氧化物半導體層133和閘極絕緣膜160都形成為島狀。在此情況下，也可以為不具有區域191及區域192的形狀。圖48A和48B示出這種情況的例子。或者，也可以為在閘極電極層170與源極電極層140之間及閘極電極層170與汲極電極層150之間具有偏置區域的形狀。圖49A和49B示出這種情況的例子。
另外，如圖40A和40B所示，也可以採用如下結構：第三氧化物半導體層133和閘極絕緣膜160都形成為覆蓋第一氧化物半導體層131及第二氧化物半導體層132。在此情況下，既可以為不具有區域191及區域192的形狀又可為在閘極電極層170與源極電極層140之間及閘極電極層170與汲極電極層150之間具有偏置區域的形狀。
另外，也可以將圖4A和4B所示的結構應用 於電晶體103。
明確而言，電晶體103包括：基板110上的絕緣層120；絕緣層120上的依次形成的第一氧化物半導體層131及第二氧化物半導體層132的疊層；與疊層的一部分電連接的源極電極層140及汲極電極層150；覆蓋部分疊層、部分源極電極層140及部分汲極電極層150的第三氧化物半導體層133；以及與部分疊層、部分源極電極層140、部分汲極電極層150以及第三氧化物半導體層133重疊的閘極絕緣膜160及閘極電極層170。另外，也可以在源極電極層140、汲極電極層150及閘極電極層170上設置有絕緣層180。在絕緣層180上也可以設置由氧化物形成的絕緣層185。該絕緣層180及絕緣層185根據需要設置即可，也可以在其上還設置其他絕緣層。
圖9A是圖8A所示的點劃線C3-C4方向(通道寬度方向)上的剖面的一個方式。從通道寬度方向上的剖面來看，第二氧化物半導體層132的單層或由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層為大致三角形。
另外，如圖9B所示，氧化物半導體層130的通道寬度方向上的剖面也可以為大致梯形。此時，被形成通道的第二氧化物半導體層132也成為大致梯形。
如圖9A和9B所示，在本發明的一個方式的電晶體中，第二氧化物半導體層132的通道寬度方向上的剖面為大致三角形或大致梯形。此時，第二氧化物半導體 層132接觸於第三氧化物半導體層133的區域的長度比第二氧化物半導體層132的通道寬度方向上的剖面為四邊形的情況短。
圖10A至10D示出電晶體的通道寬度方向上的剖面的一部分的結構。圖10A至10C示出本發明的一個方式的電晶體，該電晶體具有其剖面為大致三角形或大致梯形的由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層，而圖10D示出作為比較物件的電晶體的一個方式，該電晶體具有其剖面為四邊形的由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層。
在圖10A中，由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為大致三角形，在以m和n分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度和第二氧化物半導體層132的高度時，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q(在圖式中由粗線表示)由下述算式(18)表示。
在圖10B中，由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為上底短的大致梯形，在以m、n和p分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度、第二氧化物半導體層132的高度和第二氧化物 半導體層132的上底的長度時，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q由下述算式(19)表示。
例如，在上底p=m/3時，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q由下述算式(20)表示。
另外，如圖10C所示，在由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為大致梯形，例如，上底p=m/2時，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q由下述算式(21)表示。
在圖10D中，由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為四邊形，在以m和n分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度和第二氧化物半導體層132的高度時，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q由下 述算式(22)表示。
這裡，基於與電晶體101同樣的理由，因為由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為大致三角形，與四邊形相比更佳，所以根據算式(18)及(22)，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q較佳為在下述算式(3)的範圍內。
另外，因為由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為大致三角形，與大致梯形相比更佳，所以根據算式(18)及(21)，例如第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q更佳為在下述算式(23)的範圍內。
另外，因為由第一氧化物半導體層131及第二氧化物半導體層132構成的疊層的通道寬度方向上的剖面為大致三角形，與上底短的大致梯形相比更佳，所以根據算式(18)及(20)，例如第二氧化物半導體層132接 觸於第三氧化物半導體層133的區域的長度Q進一步佳為在下述算式(24)的範圍內。
總之，關於本發明的一個方式的電晶體103中的氧化物半導體層130的通道寬度方向上的剖面形狀，在以m和n分別表示第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度和第二氧化物半導體層132的高度時，第二氧化物半導體層132接觸於第三氧化物半導體層133的區域的長度Q在算式(3)的範圍內，較佳為在算式(23)的範圍內，更佳為在算式(24)的範圍內。
第二氧化物半導體層132接觸於第一氧化物半導體層131的一邊的長度m較佳為10nm以上且100nm以下。藉由將該一邊的長度m設定為上述範圍內，容易形成其通道寬度方向上的剖面為上底短的大致梯形的第二氧化物半導體層132。若一邊的長度m長於100nm，則電晶體的電特性有時會變得與通道寬度方向上的剖面為四邊形的情況相等。
第二氧化物半導體層132的高度n較佳為10nm以上且200nm以下。若高度n在上述範圍外，則形成通道寬度方向上的剖面為上底短的大致梯形的第二氧化物半導體層132變得非常困難。
本發明的一個方式的電晶體也可以採用圖 41A和41B所示的結構。圖41A為俯視圖，並且圖41A所示的點劃線D1-D2方向上的剖面相當於圖41B。在圖41A和41B中，為了明確起見，放大、縮小或省略要素的一部分而進行圖示。另外，有時將點劃線D1-D2方向稱為通道長度方向，將點劃線D3-D4方向稱為通道寬度方向。
圖41A和41B所示的電晶體104是自對準型結構，作為一個例子示出三層結構的氧化物半導體層130，但是也可以為單層結構等。關於通道寬度方向上的剖面的說明，可以參照電晶體101或電晶體102的說明。
在氧化物半導體層130的一部分形成有n型低電阻區域的源極區141及汲極區151。該低電阻區域藉由以閘極電極層170為遮罩添加雜質而形成。作為雜質的添加方法，可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等。
作為用來提高氧化物半導體層130的導電率的雜質，例如，可以使用選自磷(P)、砷(As)、銻(Sb)、硼(B)、鋁(Al)、氮(N)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)、鋅(Zn)以及碳(C)中的任一種以上。
源極區141及汲極區151分別接觸於佈線142及佈線152。
另外，如圖42A所示，電晶體104也可以採用去除了源極區141及汲極區151上的閘極絕緣膜160的 結構。另外，如圖42B所示，電晶體104也可以採用去除了源極區141及汲極區151中的一部分的結構。
另外，也可以將圖4A和4B所示的結構應用於電晶體104。
另外，在圖1A至2B所示的電晶體101的形成通道的區域中，氧化物半導體層130為單層，而在圖5A至6B所示的電晶體102的形成通道的區域中，氧化物半導體層130具有從基板110一側層疊有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的三層結構。另外，在圖8A至9B所示的電晶體103中，氧化物半導體層130具有與電晶體102相同的三層結構，其中在通道形成區域中第二氧化物半導體層132被第一氧化物半導體層131及第三氧化物半導體層133圍繞。另外，圖41A和41B所示的電晶體104的通道形成區具有與電晶體102同樣的結構。
在上述任何結構中，在通道寬度方向上由閘極電極層170電性上包圍氧化物半導體層130，從而可以提高通態電流。將這種電晶體結構稱為“包圍通道”(surrounded channel：s-channel)結構。在電晶體102及電晶體103中，藉由適當地選擇構成氧化物半導體層130的三層的材料，可以使電流流過第二氧化物半導體層132的整個部分。由於電流流過氧化物半導體層130內的第二氧化物半導體層132，因此不容易受到界面散射的影響，所以可以獲得很大的通態電流。另外，藉由增加第二氧化 物半導體層132的厚度，可以增加通態電流。
藉由使用具有上述結構的電晶體，可以使半導體裝置具有良好的電特性。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式2
在本實施方式中，對實施方式1所示的電晶體的構成要素進行詳細的說明。
基板110不侷限於僅進行支撐的基板，也可以是形成有電晶體等其他裝置的基板。此時，電晶體的閘極電極層170、源極電極層140和汲極電極層150中的至少一個也可以與上述其他裝置電連接。
絕緣層120除了防止雜質從基板110擴散的功能以外，還可以具有對氧化物半導體層130供應氧的功能。因此，絕緣層120較佳為包含氧的絕緣膜，更佳為包含超過化學計量組成的氧的絕緣膜。例如，該絕緣膜為如下：當在膜的表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的溫度範圍中進行TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析時，換算為氧原子的氧的釋放量為1.0×1019atoms/cm3以上的膜。另外，如上所述，當基板110是形成有其他裝置的基板時，絕緣層120還被用作層間絕緣膜。在此情況下，較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋 光)法等進行平坦化處理，以使其表面平坦。
在本實施方式中，以氧化物半導體層130採用三層結構的情況為主而進行詳細的說明，但是對疊層的個數沒有特別限制。當如電晶體101那樣氧化物半導體層130是單層時，可以使用相當於本實施方式所說明的第二氧化物半導體層132的層。另外，當氧化物半導體層130是兩層時，例如也可以在電晶體102或電晶體103中所示的氧化物半導體層130中沒有設置第三氧化物半導體層133。在該結構中，也可以調換第二氧化物半導體層132和第一氧化物半導體層131。當氧化物半導體層130為四層以上時，例如可以採用在本實施方式所說明的三層結構的疊層上層疊其他的氧化物半導體層的結構或者該三層結構的層間***其他的氧化物半導體層的結構。
例如，第二氧化物半導體層132使用其電子親和力(真空能階與導帶底之間的能量差)大於第一氧化物半導體層131及第三氧化物半導體層133的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差(游離電位)減去導帶底與價帶頂之間的能量差(能隙)的值。
第一氧化物半導體層131及第三氧化物半導體層133較佳為使用如下氧化物半導體形成，該氧化物半導體包含一種以上的構成第二氧化物半導體層132的金屬元素，且例如其導帶底能階與真空能階之間的距離比第二氧化物半導體層132近0.05eV、0.07eV、0.1eV或0.15eV 以上且2eV、1eV、0.5eV或0.4eV以下。
在上述結構中，當對閘極電極層170施加電場時，通道形成在氧化物半導體層130中的導帶底能階最低的第二氧化物半導體層132中。
另外，第一氧化物半導體層131包含一種以上的構成第二氧化物半導體層132的金屬元素，因此，與第二氧化物半導體層132與絕緣層120接觸時的兩者之間的界面相比，在第二氧化物半導體層132與第一氧化物半導體層131之間的界面不容易形成界面能階。上述界面能階有時形成通道，因此有時導致電晶體的臨界電壓的變動。所以，藉由設置第一氧化物半導體層131，能夠抑制電晶體的臨界電壓等電特性的偏差。另外，可以提高該電晶體的可靠性。
另外，第三氧化物半導體層133包含一種以上的構成第二氧化物半導體層132的金屬元素，因此，與第二氧化物半導體層132與閘極絕緣膜160接觸時的兩者之間的界面相比，在第二氧化物半導體層132與第三氧化物半導體層133之間的界面不容易發生載子散射。所以，藉由設置第三氧化物半導體層133，能夠提高電晶體的場效移動率。
例如，第一氧化物半導體層131及第三氧化物半導體層133可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子個數比高於第二氧化物半導體層132的材料。明確而言，上述元素 的原子個數比為第二氧化物半導體層132的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體層中產生氧缺損的功能。由此可說，與第二氧化物半導體層132相比，在第一氧化物半導體層131及第三氧化物半導體層133中不容易產生氧缺損。
另外，在第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133為至少包含銦、鋅及M(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且第一氧化物半導體層131的原子個數比為In：M：Zn=x1：y1：z1，第二氧化物半導體層132的原子個數比為In：M：Zn=x2：y2：z2，第三氧化物半導體層133的原子個數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在第二氧化物半導體層132中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為低於x2的3倍。
第一氧化物半導體層131及第三氧化物半導體層133中的除了Zn及O之外的In與M的原子個數比較佳為In的比例低於50atomic%且M的比例為50atomic%以上，更佳為In的比例低於25atomic%且M的比例為75atomic%以上。另外，第二氧化物半導體層132 中的除了Zn及O之外的In與M的原子個數比較佳為In的比例為25atomic%以上且M的比例低於75atomic%，更佳為In的比例為34atomic%以上且M的比例低於66atomic%。
第一氧化物半導體層131及第三氧化物半導體層133的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，第二氧化物半導體層132的厚度為3nm以上且200nm以下，較佳為10nm以上且150nm以下，更佳為20nm以上且100nm以下。另外，第二氧化物半導體層132較佳為比第一氧化物半導體層131及第三氧化物半導體層133厚。
另外，為了對其通道形成在氧化物半導體層中的電晶體賦予穩定電特性，藉由降低氧化物半導體層中的雜質濃度，來使氧化物半導體層成為本質(i型)或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體層的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
另外，對氧化物半導體層來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。另外，矽引起氧化物半導體層中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133中或各層之間的界面的雜質濃度。
為了使氧化物半導體層成為本質或實質上本質，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域較佳為如下：藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析測定出的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。另外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域較佳為如下：氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步佳為5×1018atoms/cm3以下。另外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域較佳為如下：氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步佳為5×1017atoms/cm3以下。
另外，當氧化物半導體層包含結晶時，如果以高濃度包含矽或碳，氧化物半導體層的結晶性則有可能降低。為了防止氧化物半導體層的結晶性的降低，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中為如下即可：矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。另外，例如在氧化物半導體層的某個深度或氧化物半導體層的某個區域中為如下即可：碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。
另外，將如上述那樣的被高度純化了的氧化物半導體層用於通道形成區域的電晶體的關態電流(off-state current)極小。例如，可以使在源極與汲極之間的電壓為0.1V、5V或10V左右時的、用電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
另外，作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，由於上述原因較佳為如本發明的一個方式的電晶體那樣不使氧化物半導體層的用作通道的區域與閘極絕緣膜接觸。另外，當通道形成在閘極絕緣膜與氧化物半導體層之間的界面時，有時在該界面產生載子散射而使電晶體的場效移動率降低。從上述觀點來看，也可以說較佳為使氧化物半導體層的用作通道的區域遠離閘極絕緣膜。
因此，藉由使氧化物半導體層130具有第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的疊層結構，能夠將通道形成在第二氧化物半導體層132中，由此能夠形成具有高場效移動率及穩定的電特性的電晶體。
在第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的能帶圖中，導帶底能階連續地變化。這是可以理解的，因為：由於第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的組成相似，氧容易互相擴散。由此可以說，第一氧化物半導體層131、第二氧化物半導體層132 及第三氧化物半導體層133雖然是組成不相同的疊層體，但是在物性上是連續的。因此，在本說明書的圖式中，被層疊的各氧化物半導體層之間的界面由虛線表示。
主要成分相同而層疊的氧化物半導體層130不是簡單地將各層層疊，而以形成連續結合(在此，尤其是指各層之間的導帶底能階連續地變化的U型井(U-shaped well)結構)的方式形成。換言之，以在各層的界面之間不存在會形成俘獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的氧化物半導體層的層間，能帶則失去連續性，因此載子在界面被俘獲或者再結合而消失。
例如，第一氧化物半導體層131及第三氧化物半導體層133，可以使用In：Ga：Zn=1：3：2、1：3：3、1：3：4、1：3：6、1：6：4或1：9：6(原子個數比)的In-Ga-Zn氧化物等，第二氧化物半導體層132可以使用In：Ga：Zn=1：1：1、5：5：6或3：1：2(原子個數比)等的In-Ga-Zn氧化物等。第一氧化物半導體層131可以使用In：Ga：Zn=1：6：4或1：9：6(原子個數比)的In-Ga-Zn氧化物等，第三氧化物半導體層133可以使用In：Ga：Zn=1：3：2、1：3：3或1：3：4(原子個數比)的In-Ga-Zn氧化物等。另外，第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133的原子個數比分別包括上述原子個數比的±20%的變動的誤差。
氧化物半導體層130中的第二氧化物半導體 層132用作井(well)，而在包括氧化物半導體層130的電晶體中，通道形成在第二氧化物半導體層132中。另外，氧化物半導體層130的導帶底能階連續地變化，因此，也可以將氧化物半導體層130稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在第一氧化物半導體層131與氧化矽膜等絕緣膜之間以及第三氧化物半導體層133與氧化矽膜等絕緣膜之間的界面附近有可能形成起因於雜質或缺陷的陷阱能階，但是藉由設置第一氧化物半導體層131及第三氧化物半導體層133，可以使第二氧化物半導體層132遠離該陷阱能階。
注意，第一氧化物半導體層131及第三氧化物半導體層133的導帶底能階與第二氧化物半導體層132的導帶底能階之間的差異小時，有時第二氧化物半導體層132的電子越過該能量差到達陷阱能階。成為負電荷的電子被陷阱能階俘獲，在絕緣膜界面產生負固定電荷，使得電晶體的臨界電壓向正方向漂移。
因此，為了抑制電晶體的臨界電壓的變動，需要使第一氧化物半導體層131及第三氧化物半導體層133的導帶底能階與第二氧化物半導體層132的導帶底能階之間產生一定以上的差異。該能量差都較佳為0.1eV以上，更佳為0.15eV以上。
第一氧化物半導體層131、第二氧化物半導體層132及第三氧化物半導體層133較佳為包含結晶部。尤 其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。另外，c軸配向的結晶抗彎曲，由此可以提高使用撓性基板的半導體裝置的可靠性。
源極電極層140及汲極電極層150較佳為使用具有從氧化物半導體膜抽出氧的性質的導電膜。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd和Sc等。另外，也可以使用上述材料的合金或上述材料的導電氮化物。另外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。作為典型的材料，特別佳為使用容易與氧鍵合的Ti或在後面能以較高的溫度進行處理的熔點高的W。另外，也可以使用低電阻的Cu或Cu-Mn等合金或者上述材料與Cu或Cu-Mn等合金的疊層。
借助於具有從氧化物半導體膜抽出氧的性質的導電膜的作用，氧化物半導體膜中的氧被脫離，而在氧化物半導體膜中形成氧缺損。包含於膜中的微量的氫與該氧缺損鍵合而使該區域明顯地n型化。因此，可以使該n型化的區域用作電晶體的源極或汲極。
作為閘極絕緣膜160，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。另外，閘極絕緣膜160也可以是上述材料的疊層。另外，閘極絕緣膜160也可以包含鑭(La)、氮、鋯(Zr)等作為雜質。
另外，說明閘極絕緣膜160的疊層結構的一個例子。閘極絕緣膜160例如包含氧、氮、矽、鉿等。具體地，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，可以使物理厚度比等效氧化物厚度(equivalent oxide thickness)大，即使將等效氧化物厚度設定為10nm以下或5nm以下也可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，與包括非晶結構的氧化鉿相比，包括結晶結構的氧化鉿具有的相對介電常數高。因此，為了形成關態電流小的電晶體，較佳為使用包括結晶結構的氧化鉿。作為結晶結構的一個例子，可以舉出單斜晶結構或立方體晶結構。但是，本發明的一個方式不侷限於此。
另外，在包括結晶結構的氧化鉿中有時具有起因於缺陷的界面能階。該界面能階有時用作陷阱中心。由此，當氧化鉿鄰近地設置在電晶體的通道區域時，有時該界面能階引起電晶體的電特性的劣化。於是，為了減少界面能階的影響，有時較佳為在電晶體的通道區域與氧化鉿之間設置其他膜而使它們互相分開。該膜具有緩衝功能。具有緩衝功能的膜可以為包含於閘極絕緣膜160的膜或者包含於氧化物半導體膜的膜。就是說，作為具有緩衝功能的膜，可以使用氧化矽、氧氮化矽、氧化物半導體等。另外，作為具有緩衝功能的膜，例如使用其能隙比成 為通道區域的半導體大的半導體或絕緣體。另外，作為具有緩衝功能的膜，例如使用其電子親和力比成為通道區域的半導體小的半導體或絕緣體。另外，作為具有緩衝功能的膜，例如使用其電離能比成為通道區域的半導體大的半導體或絕緣體。
另一方面，藉由使包括上述結晶結構的氧化鉿中的界面能階(陷阱中心)俘獲電荷，有時可以調整電晶體的臨界電壓。為了使該電荷穩定地存在，例如在通道區域與氧化鉿之間可以設置其能隙比氧化鉿大的絕緣體。或者，可以設置其電子親和力比氧化鉿小的半導體或絕緣體。另外，作為具有緩衝功能的膜，可以設置其電離能比氧化鉿大的半導體或絕緣體。藉由使用這種半導體或絕緣體，可以不容易釋放被界面能階俘獲的電荷，從而可以長期間保持電荷。
作為上述絕緣體，例如可以舉出氧化矽、氧氮化矽。藉由使電子從氧化物半導體層130移到閘極電極層170，可以使閘極絕緣膜160的界面能階俘獲電荷。作為具體例子，可以舉出如下條件：以高溫度(例如，125℃以上且450℃以下，典型的是150℃以上且300℃以下)在使閘極電極層170的電位處於比源極電極或汲極電極高的狀態下保持1秒以上，典型的是1分以上。
如此，在使閘極絕緣膜160等的界面能階俘獲所希望的量的電子的電晶體中，臨界電壓向正方向漂移。藉由調整閘極電極層170的電壓或施加電壓的時間， 可以控制將俘獲電子的量(臨界電壓的變動量)。另外，只要能夠俘獲電荷，也可以不在閘極絕緣膜160中。也可以將具有相同的結構的疊層膜用於其他絕緣層。
作為閘極電極層170，例如可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta和W等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。另外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。典型的是，可以使用鎢、鎢及氮化鈦的疊層、鎢及氮化鉭的疊層等。另外，也可以使用低電阻的Cu或Cu-Mn等合金或者上述材料與Cu或Cu-Mn等合金的疊層。
形成在閘極絕緣膜160及閘極電極層170上的絕緣層180較佳為包含氧化鋁膜。氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高。因此，將氧化鋁膜適合用作具有如下效果的保護膜：在電晶體的製程中及製造電晶體之後，防止導致電晶體的電特性的變動的氫、水分等雜質向氧化物半導體層130混入；防止從氧化物半導體層釋放作為構成氧化物半導體層130的主要成分的材料的氧；防止從絕緣層120釋放無用的氧。也可以將包含於氧化鋁膜的氧擴散到氧化物半導體層中。
在絕緣層180上較佳為形成有絕緣層185。作為絕緣層185，可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化 鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中的一種以上的絕緣膜。另外，該絕緣層也可以是上述材料的疊層。
在此，絕緣層185較佳為與絕緣層120同樣地包含超過化學計量組成的氧。能夠將從絕緣層185釋放的氧經由閘極絕緣膜160擴散到氧化物半導體層130的通道形成區域，因此能夠對形成在通道形成區域中的氧缺損填補氧。因此，可以獲得電晶體的穩定的電特性。
為了實現半導體裝置的高集成化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化。通道寬度的縮短導致通態電流的減少。
例如，在圖8A至9B所示的本發明的一個方式的電晶體中，如上所述，以覆蓋其中形成通道的第二氧化物半導體層132的方式設置有第三氧化物半導體層133，由此，通道形成層與閘極絕緣膜沒有接觸。因此，能夠抑制在通道形成層與閘極絕緣膜的界面產生的載子散射，而可以增加電晶體的通態電流。
在本發明的一個方式的電晶體中，如上所述，以在通道寬度方向上電性上包圍氧化物半導體層130的方式形成有閘極電極層170，由此除了垂直方向上的閘極電場之外，側面方向上的閘極電場也被施加到氧化物半導體層130。換而言之，閘極電場施加到整個氧化物半導體膜，所以電流流過整個成為通道的第二氧化物半導體層132，從而可以進一步提高通態電流。
另外，在本發明的一個方式的電晶體中，藉由將第二氧化物半導體層132形成在第一氧化物半導體層131上，來使界面能階不容易產生。另外，藉由使第二氧化物半導體層132位於三層結構中的中間層，來防止雜質從上下方混入第二氧化物半導體層132。因此，除了可以增加電晶體的通態電流之外，還可以實現臨界電壓的穩定化及S值(次臨界值)的下降。因此，可以降低Icut(閘極電壓VG為0V時的電流)，而可以降低功耗。另外，由於電晶體的臨界電壓得到穩定，因此能夠提高半導體裝置的長期可靠性。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式3
在本實施方式中，說明實施方式1所說明的電晶體101、電晶體102及電晶體103的製造方法。
首先，參照圖11A至圖12C說明電晶體102的製造方法。另外，在本實施方式中還說明僅氧化物半導體層130的結構不同的電晶體101的製造方法。在圖11A至圖12C中，左邊的圖式示出電晶體的通道長度方向的剖面，而右邊的圖式示出電晶體的通道寬度方向的剖面。注意，通道寬度方向的圖式為放大圖，所以外觀上的各要素的膜厚度在左邊的圖式與右邊的圖式之間不同。
基板110可以使用玻璃基板、陶瓷基板、石 英基板、藍寶石基板等。另外，也可以採用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Semiconductor On Insulator：絕緣體上半導體)基板等，並且也可以在上述基板上設置半導體元件並將其用作基板110。
作為絕緣層120可以藉由電漿CVD法或濺射法等使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等的氧化物絕緣膜、氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等的氮化物絕緣膜或者混合上述材料的膜而形成。另外，絕緣層120也可以是上述材料的疊層，其中，較佳為至少與氧化物半導體層130接觸的上層使用包含過剩氧的材料形成，以對氧化物半導體層130供應氧。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術(Plasma-immersion ion implantation method)等對絕緣層120添加氧。藉由添加氧，可以更容易地將氧從絕緣層120供應到氧化物半導體層130中。
注意，在基板110的表面由絕緣體構成，並且，雜質不會擴散到後面形成的氧化物半導體層130中的情況下，也可以不設置絕緣層120。
接著，在絕緣層120上藉由濺射法、CVD法及MBE法等形成成為第一氧化物半導體層131的第一氧化物半導體膜131a、成為第二氧化物半導體層132的第 二氧化物半導體膜132a及成為第三氧化物半導體層133的第三氧化物半導體膜133a(參照圖11A)。
另外，當形成圖1A和1B所示的電晶體101時，也可以單獨設置第二氧化物半導體膜132a。
當氧化物半導體層130採用疊層結構時，較佳為使用具備負載鎖定室的多腔室成膜裝置(例如，濺射裝置)以不暴露於大氣的方式連續地層疊氧化物半導體膜。在濺射裝置中的各腔室中，較佳為使用低溫泵等吸附式真空泵進行高真空抽氣(抽空到5×10-7Pa至1×10-4Pa左右)且將被成膜的基板加熱到100℃以上，較佳為500℃以上，來儘可能地去除對氧化物半導體來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止將包含碳成分或水分等的氣體從排氣系統倒流到腔室內。另外，也可以使用組合渦輪分子泵和低溫泵的排氣系統。
為了獲得高純度本質的氧化物半導體，不僅需要對腔室進行高真空抽氣，而且需要進行濺射氣體的高度純化。藉由作為用作濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下的高純度氣體，能夠儘可能地防止水分等混入氧化物半導體膜。
第一氧化物半導體膜131a、第二氧化物半導體膜132a及在第三氧化物半導體膜133a可以使用實施方式2所說明的材料。例如，第一氧化物半導體膜131a可以使用原子個數比為In：Ga：Zn=1：3：6、1：3：4、1：3：3或 1：3：2的In-Ga-Zn氧化物，第二氧化物半導體膜132a可以使用原子個數比為In：Ga：Zn=1：1：1、3：1：2或5：5：6的In-Ga-Zn氧化物，第三氧化物半導體膜133a可以使用原子個數比為In：Ga：Zn=1：3：6、1：3：4、1：3：3或1：3：2的In-Ga-Zn氧化物。另外，第一氧化物半導體膜131a、第二氧化物半導體膜132a及第三氧化物半導體膜133a的原子個數比分別包括上述原子個數比的±20%的變動的誤差。另外，在作為成膜方法利用濺射法時，可以以上述材料為靶材進行成膜。
另外，能夠用於第一氧化物半導體膜131a、第二氧化物半導體膜132a及第三氧化物半導體膜133a的氧化物半導體較佳為至少包含銦(In)或鋅(Zn)。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化 物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga和Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金屬元素。注意，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Y、Zr、La、Ce或Nd中的一種金屬元素或多種金屬元素。另外，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
注意，如在實施方式2中詳細地說明那樣，以使第一氧化物半導體膜131a及第三氧化物半導體膜133a的電子親和力小於第二氧化物半導體膜132a的方式選擇材料。
另外，當形成氧化物半導體膜時，較佳為利 用濺射法。作為濺射法，可以使用RF濺射法、DC濺射法、AC濺射法等。
當第一氧化物半導體膜131a、第二氧化物半導體膜132a及第三氧化物半導體膜133a藉由使用In-Ga-Zn氧化物作為靶材的濺射法形成時，作為該靶材例如可以使用In、Ga、Zn的原子個數比為In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1、In：Ga：Zn=3：1：2、In：Ga：Zn=5：5：6、In：Ga：Zn=1：3：2、In：Ga：Zn=1：3：3、In：Ga：Zn=1：3：4、In：Ga：Zn=1：3：6、In：Ga：Zn=1：4：3、In：Ga：Zn=1：5：4、In：Ga：Zn=1：6：6、In：Ga：Zn=2：1：3、In：Ga：Zn=1：6：4、In：Ga：Zn=1：9：6、In：Ga：Zn=1：1：4、In：Ga：Zn=1：1：2中的任一個的材料。
另外，較佳的是，第二氧化物半導體膜132a的銦的含量多於第一氧化物半導體膜131a及第三氧化物半導體膜133a的銦的含量。在氧化物半導體中，重金屬的s軌域主要有助於載子傳導，並且藉由增加In的比例來增加s軌域的重疊，由此In的比例多於Ga的氧化物的移動率比In的比例等於或少於Ga的氧化物高。因此，藉由將銦的比例高的氧化物用於第二氧化物半導體層132，可以實現高移動率的電晶體。
在形成第三氧化物半導體膜133a之後可以進行第一加熱處理。第一加熱處理在250℃以上且650℃以下，較佳為300℃以上且500℃以下的溫度下且在惰性氣體氛圍、包含10ppm以上的氧化氣體的氛圍或減壓狀態 下進行即可。作為第一加熱處理，也可以進行惰性氣體氛圍下的加熱處理，然後為了補充脫離了的氧而進行包含10ppm以上的氧化氣體的氛圍下的加熱處理。藉由進行第一加熱處理，可以提高第一氧化物半導體膜131a至第三氧化物半導體膜133a的結晶性，而且可以從絕緣層120、第一氧化物半導體膜131a至第三氧化物半導體膜133a中去除氫或水等雜質。另外，也可以在後面說明的用來形成第一氧化物半導體層131至第三氧化物半導體層133的蝕刻之後進行第一加熱處理。
接著，在第三氧化物半導體膜133a上形成第一光阻遮罩。光阻遮罩較佳為例如藉由利用電子束曝光、液浸曝光、EUV曝光等的光微影製程形成。此時，藉由使用負性光阻劑形成第一光阻遮罩，可以縮短曝光製程所需要的時間。另外，也可以利用奈米壓印法形成第一光阻遮罩。使用該光阻遮罩對第三氧化物半導體膜133a、第二氧化物半導體膜132a及第一氧化物半導體膜131a選擇性地進行蝕刻，來形成層疊第三氧化物半導體層133、第二氧化物半導體層132及第一氧化物半導體層131的氧化物半導體層130(參照圖11B)。另外，也可以在第三氧化物半導體膜133a上形成金屬膜或絕緣膜等，利用第一光阻遮罩對該金屬膜或絕緣膜選擇性地進行蝕刻來形成層，將該層用於硬遮罩以形成氧化物半導體層130。此時，藉由以適當的膜厚度的金屬膜或絕緣膜作為硬遮罩，可以將氧化物半導體層130的通道寬度方向上的剖面形成為大致 三角形或上底極小的大致梯形。另外，當形成圖1A和1B所示的電晶體101時，藉由上述方法對所形成的氧化物半導體膜的單膜進行蝕刻，形成氧化物半導體層130即可。
此時，如圖式所示，也可以對絕緣層120的一部分進行了蝕刻。藉由對絕緣層120的一部分進行蝕刻，可以容易使之後形成的閘極電極層170隔著閘極絕緣膜160覆蓋形成通道的第二氧化物半導體層132。
接著，在氧化物半導體層130上形成第一導電膜。作為第一導電膜，可以使用Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd和Sc等。另外，也可以使用上述材料的合金或上述材料的導電氮化物。另外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。例如，藉由濺射法或CVD法等，形成100nm厚的鎢膜。
接著，在第一導電膜上形成第二光阻遮罩。並且，將第二光阻遮罩用於遮罩對第一導電膜選擇性地進行蝕刻，來形成源極電極層140及汲極電極層150(參照圖11C)。
另外，在將氧化物半導體層130的通道寬度方向上的剖面形成為大致梯形的情況下，可以使用被用作硬遮罩的金屬膜形成源極電極層140及汲極電極層150。此時，區域191或區域192中的通道寬度方向上的剖面成為圖15所示的形狀。在該結構中，源極電極層140及汲極電極層150不形成在氧化物半導體層130的側面，由此 容易對氧化物半導體層130施加閘極電場，來降低S值。
接著，在氧化物半導體層130、源極電極層140及汲極電極層150上形成閘極絕緣膜160(參照圖12A)。作為閘極絕緣膜160，可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等。另外，閘極絕緣膜160也可以為上述材料的疊層。藉由濺射法、CVD法、MBE法等可以形成閘極絕緣膜160。
接著，在閘極絕緣膜160上形成成為閘極電極層170的第二導電膜。作為第二導電膜，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta和W等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。另外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。例如，藉由濺射法或CVD法等形成鎢和氮化鈦的疊層膜。
接著，在第二導電膜上形成第三光阻遮罩，使用該光阻遮罩對第二導電膜選擇性地進行蝕刻，來形成閘極電極層170(參照圖12B)。
接著，在閘極絕緣膜160及閘極電極層170上形成絕緣層180及絕緣層185(參照圖12C)。絕緣層180及絕緣層185可以與絕緣層120同樣的材料及方法形成。另外，絕緣層180特別佳為使用氧化鋁。
另外，也可以利用離子植入法、離子摻雜法、電漿浸沒離子佈植技術等對絕緣層180或/及絕緣層185添加氧。藉由添加氧，可以更容易地將氧從絕緣層180或/及絕緣層185供應到氧化物半導體層130中。
接著，也可以進行第二加熱處理。第二加熱處理可以在與第一加熱處理同樣的條件下進行。藉由進行第二加熱處理，容易使絕緣層120、絕緣層180及絕緣層185釋放過剩氧，因此可以降低氧化物半導體層130中的氧缺損。
經過上述步驟，可以製造圖5A至6B所示的電晶體102。另外，如上所述，藉由氧化物半導體層130為單層，可以製造圖1A至2B所示的電晶體101。
接下來，說明圖8A至9B所示的電晶體103的製造方法。注意，省略與電晶體101及電晶體102的製造方法相同的製程而進行說明。
在基板110上形成絕緣層120，在絕緣層120上利用濺射法、CVD法、MBE法等形成成為第一氧化物半導體層131的第一氧化物半導體膜131a及成為第二氧化物半導體層132的第二氧化物半導體膜132a(參照圖13A)。
接著，在第二氧化物半導體膜132a上形成第一光阻遮罩。使用第一光阻遮罩對第二氧化物半導體膜132a及第一氧化物半導體膜131a選擇性地進行蝕刻，來形成第二氧化物半導體層132及第一氧化物半導體層131 的疊層(參照圖13B)。此時，與電晶體101及電晶體102同樣，藉由以適當的膜厚度的金屬膜或絕緣膜作為硬遮罩，可以將氧化物半導體層130的通道寬度方向上的剖面形成為大致三角形或上底極小的大致梯形。另外，在對第二氧化物半導體膜132a及第一氧化物半導體膜131a的蝕刻製程中，較佳為如圖13B所示那樣對絕緣層120進行過蝕刻。如圖13B中的右邊的圖式所示，第二氧化物半導體層132、第一氧化物半導體層131以及絕緣層120在過蝕刻區域的側部分別具有在它們之間沒有水平差的形狀。藉由採用上述形狀，可以提高對第二氧化物半導體層132及第一氧化物半導體層131的疊層的閘極絕緣膜及閘極電極層的覆蓋率。
接著，在第二氧化物半導體層132及第一氧化物半導體層131的疊層上形成第一導電膜。該製程可以參照如上所述的電晶體101及電晶體102的第一導電膜的說明。
接著，在第一導電膜上形成第二光阻遮罩。並且，將第二光阻遮罩用於遮罩對第一導電膜選擇性地進行蝕刻，來形成源極電極層140及汲極電極層150(參照圖13C)。
接著，藉由濺射法、CVD法、MBE法等在第二氧化物半導體層132及第一氧化物半導體層131的疊層以及在源極電極層140及汲極電極層150上形成成為第三氧化物半導體層133的第三氧化物半導體膜133a。
接著，在第三氧化物半導體膜133a上形成閘極絕緣膜160。該製程可以參照如上所述的電晶體101及電晶體102的閘極絕緣膜160的說明。
接著，在閘極絕緣膜160上形成成為閘極電極層170的第二導電膜170a。該製程可以參照如上所述的電晶體101及電晶體102的第二導電膜的說明。
接著，在第二導電膜170a上形成第四光阻遮罩190(參照圖14A)。然後，利用該蝕劑遮罩對第二導電膜170a選擇性地進行蝕刻，形成閘極電極層170。
然後，將閘極電極層170用作遮罩對閘極絕緣膜160選擇性地進行蝕刻。
然後，將閘極電極層170或閘極絕緣膜160用作遮罩對第三氧化物半導體膜133a進行蝕刻，來形成第三氧化物半導體層133(參照圖14B)。
既可以對上述第二導電膜170a、閘極絕緣膜160及第三氧化物半導體膜133a分別按每個層進行蝕刻，又可以連續地進行蝕刻。另外，作為蝕刻方法可以使用乾蝕刻或濕蝕刻，也可以對每個層分別使用適當的蝕刻方法。
接著，在源極電極層140、汲極電極層150及閘極電極層170上形成絕緣層180及絕緣層185(參照圖14C)。該製程可以參照如上所述的電晶體101及電晶體102的絕緣層180及絕緣層185的說明。
經過上述步驟，可以製造圖8A至9B所示的 電晶體103。
雖然本實施方式所說明的金屬膜、半導體膜及無機絕緣膜等各種膜可以典型地利用濺射法或電漿CVD法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法等。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
在熱CVD法中，可以進行如下成膜：將源氣體及氧化劑同時供應到腔室內，將腔室內的壓力設定為大氣壓或負壓，使其在基板附近或在基板上起反應以在基板上沉積膜。
在ALD法中，可以進行如下成膜：將腔室內的壓力設定為大氣壓或負壓，將用於反應的源氣體依次引入腔室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到腔室內。為了防止多種源氣體混合，例如，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以利用真空抽氣將第一源氣體排出來代替引入惰性氣體，然後引入第二源 氣體。第一源氣體附著到基板表面形成第一層，之後引入的第二源氣體與該第一層起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於製造微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的金屬膜、半導體膜、無機絕緣膜等各種膜，例如，當形成In-Ga-Zn-O膜時，可以使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式為In(CH3)3。三甲基鎵的化學式為Ga(CH3)3。二甲基鋅的化學式為Zn(CH3)2。但是，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD法的成膜裝置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽溶液，典型為四二甲基醯胺鉿(TDMAH))氣化而得到的源氣體；以及用作氧化劑的臭氧(O3)。另外，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其它材料液有四(乙基甲基醯胺)鉿等。
例如，在使用利用ALD法的成膜裝置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體 化合物的液體(三甲基鋁(TMA)等)氣化而得到的源氣體；以及用作氧化劑的H2O。另外，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的成膜裝置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，去除附著物所包含的氯，供應氧化性氣體(O2、一氧化二氮)的自由基使其與附著物起反應。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的成膜裝置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次反復引入In(CH3)3氣體和O3氣體形成In-O層，然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層，之後同時引入Zn(CH3)2和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。另外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。也可以使用Zn(CH3)2氣體。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式4
在本實施方式中，說明可以用於本發明的一個方式的電晶體的氧化物半導體膜。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜包括CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
首先，說明CAAC-OS膜。
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
在CAAC-OS膜的穿透式電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶 部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生由晶界引起的電子移動率的下降。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映被形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
圖16A是CAAC-OS膜的剖面TEM影像。另外，圖16B是進一步放大圖16A的剖面TEM影像，其中，為便於理解而突出顯示原子排列。
圖16C是圖16A中的A-O-A’之間的由圓圈包圍的區域(直徑大致為4nm)的局部性的傳立葉變換影像。在圖16C所示的各區域中可以確認到c軸配向性。另外，A-O間的c軸方向不同於O-A’間的c軸方向，由此可知A-O間的晶粒不同於O-A’間的晶粒。另外，可知在A-O之間，c軸的角度以14.3°、16.6°、26.4°等而逐漸地連續變化。同樣地，可知在O-A’之間，c軸的角度以-18.3°、-17.6°、-15.9°等而逐漸地連續變化。
另外，在CAAC-OS膜的電子繞射圖案中，觀察到呈現配向性的斑點(亮點)。例如，在使用例如為1nm以上且30nm以下的電子束獲得的CAAC-OS膜的頂面的電子繞射圖案(也稱為奈米束電子繞射圖案)中，觀察到斑點(參照圖17A)。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
注意，CAAC-OS膜所包含的結晶部幾乎都可以容納在一個邊長小於100nm的立方體內。因此，有時包括在CAAC-OS膜中的結晶部能夠容納在一邊短於10nm、短於5nm或短於3nm的立方體。但是，有時包含在CAAC-OS膜中的多個結晶部聯結，從而形成一個大結晶區。例如，在平面TEM影像中有時會觀察到2500nm2以上、5μm2以上或1000μm2以上的結晶區。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時常出現峰值。該峰值來源於InGaZnO4 結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行Φ掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
另外，在CAAC-OS膜中，c軸配向的晶化部的分佈不一定要均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面附近的結晶成長而形成時，有時頂面附近的c軸配向的結晶部比例會高於被形成面附近的結晶度。另外，在添加有雜質的CAAC-OS膜中，添加有雜質的區域變質而有時CAAC-OS膜中的c軸配向結晶部所 占的比例根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，某一種元素如矽等與氧的鍵合力比構成氧化物半導體膜的金屬元素與氧的鍵合力強，該元素會奪取氧化物半導體膜中的氧，從而打亂氧化物半導體膜的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以若包含在氧化物半導體膜內，則會打亂氧化物半導體膜的原子排列，導致結晶性下降。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
另外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺損有時成為載子陷阱，或因俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺損量少)的狀態稱為“高純度本質”或“實質上高純度本質”。在高純度本質或實質上高純度本質的氧化物半導體膜中載子發 生源少，所以可以降低載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。在高純度本質或實質上高純度本質的氧化物半導體膜中載子陷阱少。因此，使用該氧化物半導體膜的電晶體的電特性變動小，於是成為高可靠性電晶體。另外，被氧化物半導體膜的載子陷阱俘獲的電荷的釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
另外，在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體膜。
在微晶氧化物半導體膜的TEM影像中，有時難以明確地確認到結晶部。微晶氧化物半導體膜中含有的結晶部的尺寸大多為1nm以上且100nm以下或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的TEM影像中，有時難以明確地確認到晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀 察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。另外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(也稱為選區電子繞射)時，觀察到類似於光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於或小於結晶部的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。在nc-OS膜的奈米束電子繞射圖案中，還有時觀察到環狀的區域內的多個斑點(參照圖17B)。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
在氧化物半導體膜具有多個結構時，有時藉由利用奈米束電子繞射可以進行結構分析。
圖17C示出一種穿透式電子繞射測量裝置， 包括：電子槍室10；電子槍室10下的光學系統12；光學系統12下的樣本室14；樣本室14下的光學系統16；光學系統16下的觀察室20；設置於觀察室20的拍攝裝置18；以及觀察室20下的膠片室22。以朝向觀察室20內部的方式設置拍攝裝置18。另外，該穿透式電子繞射測量裝置也可以不包括膠片室22。
另外，圖17D示出圖17C所示的穿透式電子繞射測量裝置內部的結構。在穿透式電子繞射測量裝置內部中，從設置在電子槍室10的電子槍發射的電子藉由光學系統12照射到配置在樣本室14中的物質28。穿過物質28的電子藉由光學系統16入射到設置在觀察室20內部的螢光板32中。在螢光板32中，藉由呈現對應於所入射的電子的強度的圖案，可以測量穿透式電子繞射圖案。
因為拍攝裝置18朝向螢光板32地設置，所以可以拍攝呈現於螢光板32的圖案。穿過拍攝裝置18的透鏡的中間部及螢光板32的中間部的直線和螢光板32的頂面所形成的角度例如為15°以上且80°以下，30°以上且75°以下或45°以上且70°以下。該角度越小，由拍攝裝置18拍攝的穿透式電子繞射圖案的應變越大。但若預先得知該角度，則能夠校正所得到的穿透式電子繞射圖案的應變。另外，有時也可以將拍攝裝置18設置在膠片室22。例如，也可以以與電子24的入射方向相對的方式將拍攝裝置18設置在膠片室22中。在此情況下，可以從螢光板32的背面拍攝應變少的穿透式電子繞射圖案。
樣本室14設置有用來固定樣本的物質28的支架。支架具有使穿過物質28的電子透過的結構。例如，支架也可以具有在X軸、Y軸、Z軸等上移動物質28的功能。支架的移動功能例如具有在1nm以上且10nm以下、5nm以上且50nm以下、10nm以上且100nm以下、50nm以上且500nm以下、100nm以上且1μm以下等的範圍內移動的精度即可。至於這些範圍，根據物質28的結構設定最適合的範圍即可。
接著，說明使用上述穿透式電子繞射測量裝置測量物質的穿透式電子繞射圖案的方法。
例如，如圖17D所示，藉由改變物質中的奈米束的電子24的照射位置(進行掃描)，可以確認到物質的結構逐漸地產生變化的狀況。此時，若物質28是CAAC-OS膜，則可以觀察到圖17A所示的繞射圖案。或者，若物質28是nc-OS膜，則可以觀察到圖17B所示的繞射圖案。
即使物質28是CAAC-OS膜，有時也部分地觀察到與nc-OS膜等同樣的繞射圖案。因此，有時可以以在一定範圍內觀察到CAAC-OS膜的繞射圖案的區域的比例(也稱為CAAC化率)表示CAAC-OS膜的優劣。例如，優良的CAAC-OS膜的CAAC化率為50%以上，較佳為80%以上，更佳為90%以上，進一步佳為95%以上。另外，將觀察到與CAAC-OS膜不同的繞射圖案的區域的比率表示為非CAAC化率。
作為一個例子，對具有剛進行成膜之後(表示為as-sputtered)的CAAC-OS膜或在包含氧的氛圍中以450℃進行加熱處理之後的CAAC-OS膜的各樣本的頂面一邊進行掃描一邊得到穿透式電子繞射圖案。在此，一邊以5nm/秒鐘的速度進行掃描60秒鐘一邊觀察繞射圖案，且每隔0.5秒鐘將觀察到的繞射圖案轉換為靜態影像，從而導出CAAC化率。注意，作為電子線使用束徑為1nm的奈米束電子線。另外，對六個樣本進行同樣的測量。並且，利用六個樣本的平均值算出CAAC化率。
圖18A示出各樣本的CAAC化率。剛進行成膜之後的CAAC-OS膜的CAAC化率為75.7%(非CAAC化率為24.3%)。另外，進行450℃的加熱處理之後的CAAC-OS膜的CAAC化率為85.3%(非CAAC化率為14.7%)。由此可知，與剛進行成膜之後相比，450℃的加熱處理之後的CAAC化率較高。也就是說，可知高溫(例如400℃以上)下的加熱處理降低非CAAC化率(提高CAAC化率)。另外，在進行低於500℃的加熱處理時也可以得到具有高CAAC化率的CAAC-OS膜。
在此，與CAAC-OS膜不同的繞射圖案的大部分是與nc-OS膜同樣的繞射圖案。另外，在測量區域中觀察不到非晶氧化物半導體膜。由此可知，藉由加熱處理，具有與nc-OS膜同樣的結構的區域受到相鄰的區域的結構的影響而重新排列，並CAAC化。
圖18B及圖18C是剛進行成膜之後及450℃ 的加熱處理之後的CAAC-OS膜的平面TEM影像。藉由對圖18B和圖18C進行比較，可知450℃的加熱處理之後的CAAC-OS膜的性質更均勻。也就是說，可知藉由高溫的加熱處理提高CAAC-OS膜的性質。
藉由採用這種測量方法，有時可以對具有多種結構的氧化物半導體膜進行結構分析。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式5
在本實施方式中，說明對本發明的一個方式的電晶體的通道寬度方向上的剖面形狀及其電特性進行了計算的結果。
圖19A至20C是說明用於計算的裝置模型的圖。圖19A為俯視圖，並且圖19A所示的點劃線E1-E2方向上的剖面相當於圖19B。圖19A所示的點劃線E3-E4方向上的剖面相當於圖20A至20C。另外，有時將點劃線E1-E2方向稱為通道長度方向，將點劃線E3-E4方向稱為通道寬度方向。
明確而言，圖19A至20C的裝置模型包括：絕緣層520上的依次形成有第一氧化物半導體層531及第二氧化物半導體層532的疊層；與疊層的一部分電連接的源極電極層540及汲極電極層550；覆蓋疊層的一部分、源極電極層540的一部分及汲極電極層550的一部分的第 三氧化物半導體層533；以及與疊層的一部分、源極電極層540的一部分、汲極電極層550的一部分以及第三氧化物半導體層533重疊的閘極絕緣膜560及閘極電極層570。
上述裝置模型的結構根據上述實施方式所說明的電晶體103而設定，且各構成要素的材料與電晶體103相同。另外，在第二氧化物半導體層532中設置有作為源極區541及汲極區551的n+區域。
圖20A示出第二氧化物半導體層532的通道寬度方向上的剖面為四邊形的裝置模型(以下稱為DM1)。圖20B示出第二氧化物半導體層532的通道寬度方向上的剖面為梯形的裝置模型(以下稱為DM2)。圖20C示出第二氧化物半導體層532的通道寬度方向上的剖面為三角形的裝置模型(以下稱為DM3)。在上述三個裝置模型中，第二氧化物半導體層532與第一氧化物半導體層531相接觸的區域的寬度(通道寬度(W))與第二氧化物半導體層532的高度H相等。
表1示出用於上述三個裝置模型的計算的共同數值。使用由Synopsys公司製造的Sentaurus進行計算。注意，不考慮陷阱能階及閘極洩漏電流。
在上述裝置模型中，與本發明的一個方式的電晶體同樣地以覆蓋用作通道的第二氧化物半導體層532的方式設置閘極電極層570。第二氧化物半導體層532接觸於第一氧化物半導體層531的一面的位置與第一氧化物半導體層531側面附近的閘極電極層570接觸於閘極絕緣膜560的一面的位置之間的高度差X為20nm。
另外，以In：Ga：Zn=1：3：2(原子個數 比)的IGZO膜為第一氧化物半導體層531及第三氧化物半導體層533，且以In：Ga：Zn=1：1：1(原子個數比)的IGZO膜為第二氧化物半導體層532。
圖21示出在上述條件下進行計算而得到的各裝置模型的Id-Vg特性。由圖21可知，通態電流(Vg=Vth+1.5V時的電流值)為DM3<DM2<DM1，而S值及臨界電壓(Vth)按照其倒數的順序趨向良好。
這裡，表2示出DM1的通道剖面積、實效的通道寬度、通態電流分別為1時的DM2及DM3的相對數值。注意，通道剖面積相當於第二氧化物半導體層532的剖面積，而實效的通道寬度相當於第二氧化物半導體層532接觸於第三氧化物半導體層533的區域的長度。
由表2可知，通態電流的比例接近於實效的通道寬度的比例。這是因為在定義通態電流的閘極電壓方面，在第二氧化物半導體層532的表面流動的電流的比例得到提高的緣故。
為了得知更詳細的內容，對通道寬度方向上的剖面為四邊形、梯形、三角形的裝置模型在通道剖面積 相等的條件下及在實效的通道寬度相等的條件下進行計算。
圖22A至22C示出通道剖面積相等的裝置模型。圖22A示出第二氧化物半導體層532的通道寬度方向上的剖面為四邊形的裝置模型(以下稱為DM4)。圖22B示出第二氧化物半導體層532的通道寬度方向上的剖面為梯形的裝置模型(以下稱為DM5)。圖22C示出第二氧化物半導體層532的通道寬度方向上的剖面為三角形的裝置模型(以下稱為DM6)。在以S1、S2、S3分別表示DM4、DM5、DM6的通道剖面積時，S1=S2=S3。在上述三個裝置模型中，第二氧化物半導體層532與第一氧化物半導體層531相接觸的區域的寬度(通道寬度(W))相等，但是第二氧化物半導體層532的高度H為DM4<DM5<DM6。此時，實效的通道寬度為DM4<DM5<DM6。
圖23A至23C示出實效的通道寬度相等的裝置模型。圖23A示出第二氧化物半導體層532的通道寬度方向上的剖面為四邊形的裝置模型(以下稱為DM7)。圖23B示出第二氧化物半導體層532的通道寬度方向上的剖面為梯形的裝置模型(以下稱為DM8)。圖23C示出第二氧化物半導體層532的通道寬度方向上的剖面為三角形的裝置模型(以下稱為DM9)。在以R1、R2、R3分別表示DM7、DM8、DM9的實效的通道寬度時，R1=R2=R3。在上述三個裝置模型中，第二氧化物半導體 層532與第一氧化物半導體層531相接觸的區域的寬度(通道寬度(W))相等，但是第二氧化物半導體層532的高度H為DM7<DM8<DM9。此時，通道剖面積為DM9<DM8<DM7。
對於具有上述形狀的裝置模型，在與DM1、DM2、DM3相等的數值條件(第二氧化物半導體層532的厚度差異除外)下進行計算。
圖24示出在通道剖面積相等的條件下進行計算而得到的各裝置模型的Id-Vg特性。表3示出DM4的實效的通道寬度、通態電流分別為1時的DM5及DM6的相對數值。
由圖24及表3可知，剖面形狀越接近三角形，S值及Vth越良好，且通態電流不依賴於通道剖面積而依賴於實效的通道寬度。
圖25示出在實效的通道寬度相等的條件下進行計算而得到的各裝置模型的Id-Vg特性。表4示出DM7的通道剖面積、通態電流分別為1時的DM8及DM9的相對數值。
由圖25及表4可知，剖面形狀越接近三角形，S值及Vth越良好，且通態電流不依賴於通道剖面積而依賴於實效的通道寬度。
根據上述計算結果可知，藉由增大實效的通道寬度並減小通道剖面積，可以提高電晶體的電特性(通態電流、S值、Vth)。就是說，通道寬度方向上的剖面為梯形比四邊形較佳，且為三角形比梯形更佳。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式6
在本實施方式中，說明對本發明的一個方式的電晶體的通道寬度給其電特性帶來的影響進行了計算的結果。
在本實施方式中，使用在實施方式5中使用的DM1(四邊形)及DM3(三角形)在表1中的通道寬度(W)為10nm至100nm的條件下進行計算。除此以外的條件與實施方式5中的DM1及DM3的計算相同。
圖26A和26B示出根據計算結果得到的通態 電流(Vg=Vth+1.5V)及S值的通道寬度(W)依賴性。
DM1也好，DM3也好，都有通道寬度(W)越小電晶體特性越好的傾向，但是在通道寬度減小到10nm時通態電流下降。
因此，本發明的一個方式的電晶體的通道寬度(W)較佳為大於10nm且為100nm以下。
為了將氧化物半導體層的通道寬度方向上的剖面形成為大致三角形或大致梯形，需要同時蝕刻遮罩。由此，在通道寬度(W)較大時，難以將上述剖面形成為大致三角形或大致梯形。因此，通道寬度(W)更佳為大於10nm且為60nm以下，進一步佳為大於10nm且為40nm以下。
本實施方式可以與本說明書所示的其他實施方式及實施例適當地組合。
實施方式7
在本實施方式中，參照圖式說明利用本發明的一個方式的電晶體的電路的一個例子。
[剖面結構]
圖27A示出本發明的一個方式的半導體裝置的剖面圖。圖27A所示的半導體裝置在下部包括使用第一半導體材料的電晶體2200，而在上部包括使用第二半導體材料的電晶體2100。圖27A示出作為使用第二半導體材料的 電晶體2100應用上述實施方式所示的電晶體103的例子。注意，點劃線的左側表示電晶體的通道長度方向的剖面，而點劃線的右側表示電晶體的通道寬度方向的剖面。
第一半導體材料和第二半導體材料較佳為具有彼此不同的禁止帶寬度的材料。例如，可以將氧化物半導體以外的半導體材料(矽(包含應變矽)、鍺、矽鍺、碳化矽、鎵砷、砷化鋁鎵、磷化銦、氮化鎵、有機半導體等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的材料使用單晶矽等的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體的關態電流小。
電晶體2200可以是n通道電晶體和p通道電晶體中的任一個，根據電路使用適合的電晶體即可。另外，除了使用包含氧化物半導體的根據本發明的一個方式的電晶體之外，半導體裝置的材料及構造等具體結構不侷限於在此所示的結構。
在圖27A所示的結構中，在電晶體2200上隔著絕緣膜2201及絕緣膜2207設置有電晶體2100。電晶體2200與電晶體2100之間設置有多個佈線2202。另外，藉由埋入各種絕緣膜中的多個插頭2203電連接設置在該絕緣層上及下的佈線或電極。另外，還設置有覆蓋電晶體2100的絕緣膜2204、絕緣膜2204上的佈線2205以及藉由對與電晶體2100的一對電極相同的導電膜進行加工來獲得的佈線2206。
如此，藉由層疊兩種電晶體，可以減少電路的佔有面積，而可以高密度地設置多個電路。
在此，在將矽類半導體材料用於設置在下層的電晶體2200時，設置在電晶體2200的半導體膜的附近的絕緣膜中的氫具有使矽的懸空鍵終結而提高電晶體2200的可靠性的效果。另一方面，在將氧化物半導體用於設置在上層的電晶體2100時，設置在電晶體2100的半導體膜的附近的絕緣膜中的氫有可能成為在氧化物半導體中生成載子的原因之一，所以有時引起電晶體2100的可靠性的下降。因此，當在使用矽類半導體材料的電晶體2200上層疊使用氧化物半導體的電晶體2100時，在它們之間設置具有阻擋氫的擴散的功能的絕緣膜2207是有效的。藉由利用絕緣膜2207將氫封閉在下層，可以提高電晶體2200的可靠性，另外，由於從下層到上層的氫的擴散得到抑制，所以同時可以提高電晶體2100的可靠性。
絕緣膜2207例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等。
另外，較佳為在電晶體2100上以覆蓋包括氧化物半導體膜的電晶體2100的方式形成具有阻擋氫的擴散的功能的障壁膜2208(在電晶體101至電晶體103中相當於絕緣層180)。障壁膜2208可以使用與絕緣膜2207相同的材料，特別佳為使用氧化鋁。氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因 此，藉由作為覆蓋電晶體2100的障壁膜2208使用氧化鋁膜，可以防止氧從電晶體2100中的氧化物半導體膜脫離，還可以防止水及氫混入氧化物半導體膜。
另外，電晶體2200不僅是平面型電晶體，而且還可以是各種類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型電晶體等。圖27D示出此時的剖面圖的例子。在半導體基板2211上設置有絕緣膜2212。半導體基板2211具有先端細的凸部(也稱為鰭)。在該凸部上可以設置有絕緣膜。該絕緣膜是當形成凸部時起到不讓半導體基板2211受到蝕刻的遮罩的作用。另外，凸部可以是先端不細的形狀，例如該凸部也可以是大致長方體或先端粗的形狀。在半導體基板2211的凸部上設置有閘極絕緣膜2214，且在該閘極絕緣膜2214上設置有閘極電極2213。在半導體基板2211中形成有源極區域及汲極區域2215。另外，雖然在此示出了半導體基板2211具有凸部的例子，但是根據本發明的一個方式的半導體裝置不侷限於此。例如，也可以加工SOI基板形成具有凸部的半導體區域。
[電路結構例]
在上述結構中，藉由改變電晶體2100及電晶體2200的電極的連接結構，可以構成各種電路。下面說明藉由使用本發明的一個方式的半導體裝置來可以實現的電路結構例。
[CMOS電路]
圖27B所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各自的閘極連接。
[類比開關]
圖27C所示的電路圖示出將電晶體2100和電晶體2200各自的源極和汲極連接的結構。藉由採用該結構，可以將其用作所謂的類比開關。
[記憶體裝置的例子]
圖28A至28C示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個方式的電晶體，即使在沒有電力供應的情況下也能夠保持儲存內容，並且，對寫入次數也沒有限制。
在圖28A所示的半導體裝置包括：使用第一半導體材料的電晶體3200；使用第二半導體材料的電晶體3300；以及電容元件3400。作為電晶體3300，可以使用在上述實施方式中所說明的電晶體。
圖28B示出圖28A所示的半導體裝置的剖面圖。該剖面圖的半導體裝置採用在電晶體3300中設置有背閘極的結構，但是也可以是不設置背閘極的結構。
電晶體3300是其通道形成在包含氧化物半導 體的半導體層中的電晶體。因為電晶體3300的關態電流小，所以藉由使用該電晶體，可以長期保持儲存內容。換言之，因為可以形成不需要更新工作或更新工作的頻率極低的半導體記憶體裝置，所以可以充分降低功耗。
在圖28A中，第一佈線3001與電晶體3200的源極電極電連接，第二佈線3002與電晶體3200的汲極電極電連接。另外，第三佈線3003與電晶體3300的源極電極和汲極電極中的一個電連接，第四佈線3004與電晶體3300的閘極電極電連接。再者，電晶體3200的閘極電極與電晶體3300的源極電極和汲極電極中的另一個及電容元件3400的電極中的一個電連接，第五佈線3005與電容元件3400的電極中的另一個電連接。
在圖28A所示的半導體裝置中，藉由有效地利用能夠保持電晶體3200的閘極電極的電位的特徵，可以如下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為開啟狀態的電位，使電晶體3300成為開啟狀態。由此，第三佈線3003的電位施加到電晶體3200的閘極電極及電容元件3400。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一種。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為關閉狀態的電位，來使電晶體3300成為關閉狀態，而保持 施加到電晶體3200的閘極的電荷(保持)。
因為電晶體3300的關態電流極小，所以電晶體3200的閘極電極的電荷被長時間地保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆定電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，根據保持在電晶體3200的閘極中的電荷量，第二佈線3002具有不同的電位。這是因為如下緣故：一般而言，在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“開啟狀態”所需要的第五佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_L與Vth_H之間的電位V0，可以辨別施加到電晶體3200的閘極的電荷。例如，在寫入時被供應高位準電荷的情況下，如果第五佈線3005的電位為V0(>Vth_H)，電晶體3200則成為“開啟狀態”。當被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出所保持的資料。
注意，當將記憶單元配置為陣列狀時，需要僅讀出所希望的記憶單元的資料。如此，當不讀出資料時，對第五佈線3005施加不管閘極的狀態如何都使電晶 體3200成為“關閉狀態”的電位，即小於Vth_H的電位，即可。或者，對第五佈線3005施加不管閘極的狀態如何都使電晶體3200成為“開啟狀態”的電位，即大於Vth_L的電位，即可。
圖28C所示的半導體裝置與圖28A所示的半導體裝置不同點是圖28C所示的半導體裝置沒有設置電晶體3200。在此情況下也可以藉由與上述相同的工作進行資料的寫入及保持工作。
接著，對資料的讀出進行說明。在電晶體3300成為開啟狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，且在第三佈線3003和電容元件3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容元件3400的電極中的一個的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的電極中的一個的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，在假定作為記憶單元的狀態，電容元件3400的電極中的一個的電位成為兩種狀態，即V1和V0(V1>V0)時，可以知道保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位 (=(CB×VB0+C×V0)/(CB+C))。
藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出資料。
在此情況下，可以將使用上述第一半導體材料的電晶體用於用來驅動記憶單元的驅動電路，並在該驅動電路上作為電晶體3300層疊使用第二半導體材料的電晶體。
在本實施方式所示的半導體裝置中，藉由使用其通道形成區域包含氧化物半導體的關態電流極小的電晶體，可以極長期地保持儲存內容。換言之，因為不需要進行更新工作，或者，可以使更新工作的頻率變得極低，所以可以充分降低功耗。另外，即使在沒有電力供給的情況下(注意，較佳為固定電位)，也可以長期保持儲存內容。
另外，在本實施方式所示的半導體裝置中，資料的寫入不需要高電壓，而且也沒有元件劣化的問題。由於例如不需要如習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不發生如閘極絕緣膜的劣化等的問題。換言之，在根據所公開的發明的半導體裝置中，對重寫的次數沒有限制，這限制是習知的非揮發性記憶體所具有的問題，所以可靠性得到極大提高。再者，根據電晶體的開啟狀態或關閉狀態而進行資料寫入，而可以容易實現高速工作。
另外，在本說明書等中，有時即使不指定主 動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的所有端子的連接位置，所屬技術領域的普通技術人員也能夠構成發明的一個方式。也就是說，即使未指定連接位置，也可以說發明的一個方式是明確的。並且，當在本說明書等中記載有指定了連接位置的內容時，有時可以判斷為本說明書等中還記載有未指定連接位置的發明的一個方式。尤其是，在作為端子的連接位置有可能有多個位置的情況下，該端子的連接位置不限於指定的位置。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容元件、電阻元件等)等所具有的一部分的端子的連接位置，就能夠構成發明的一個方式。
另外，在本說明書等中，只要至少指定某個電路的連接位置，有時所屬技術領域的普通技術人員就能夠確定發明。或者，只要至少指定某個電路的功能，有時所屬技術領域的普通技術人員就能夠確定發明。也就是說，只要指定功能，有時就可以說發明的一個方式是明確的，並且可以判斷為具備指定功能的發明的一個方式在本說明書等中有記載。因此，即使未指定某一個電路的功能，只要指定其連接位置，該電路就是可作為發明的一個方式被公開的電路，而可以構成發明的一個方式。或者，即使不指定某個電路的連接位置，只要指定其功能，該電路就是可以作為發明的一個方式被公開的電路，而可以構成發明的一個方式。
另外，在本說明書等中，可以在某一個實施 方式中所述的圖式或文章中取出其一部分而構成發明的一個方式。因此，在記載有說明某一部分的圖式或文章的情況下，被取出的其一部分的圖式或文章的內容也是作為發明的一個方式被公開的內容，而能夠構成發明的一個方式。因此，例如，可以在記載有一個或多個主動元件(電晶體、二極體等)、佈線、被動元件(電容元件、電阻元件等)、導電層、絕緣層、半導體層、有機材料、無機材料、構件、裝置、工作方法、製造方法等的圖式或文章中，取出其一部分而構成發明的一個方式。例如，可以從包括N個(N是整數)電路元件(電晶體、電容元件等)的電路圖中取出M個(M是整數，M<N)電路元件(電晶體、電容元件等)來構成發明的一個方式。作為其他例子，可以從包括N個(N是整數)層而構成的剖面圖中取出M個(M是整數，M<N)層來構成發明的一個方式。再者，作為其他例子，可以從包括N個(N是整數)要素而構成的流程圖中取出M個(M是整數，M<N)要素來構成本發明的一個方式。
本實施方式可以與本說明書中所記載的其他實施方式及實施例適當地組合。
實施方式8
在本實施方式中，參照圖29說明包括上述實施方式所說明的電晶體或記憶體裝置的RF標籤。
根據本發明的一個方式的RF標籤在其內部包 括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸方式諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖29說明RF標籤的結構。圖29是示出RF標籤的結構例的方塊圖。
如圖29所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係接近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應電磁場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及 接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升沿而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包絡檢測對輸入交流信號進行解調並生成解調信號的電路。另外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、儲存區域等。另外，ROM811是保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，根據需要可以適當地取捨上述各電路。
在此，可以將上述實施方式所示的記憶體電路用於記憶體電路810。因為本發明的一個方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用 於RF標籤。再者，因為根據本發明的一個方式的記憶體電路的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低得多，所以資料讀出時和寫入時最大通信距離也不會產生差異。再者，本發明的一個方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
另外，因為本發明的一個方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令，防止使用者任意地重寫。由於生產者在預先寫入識別號碼後出廠，並不是所製造的所有RF標籤、而是只有出廠的合格品可以具有識別號碼，由此不發生出廠後的產品的識別號碼不連續的情況而可以容易根據出廠後的產品進行顧客管理。
本實施方式可以與本說明書所記載的其他實施方式及實施例適當地組合。
實施方式9
在本實施方式中，說明包含上述實施方式所說明的記憶體裝置的CPU。
圖30是示出將在上述實施方式中說明的電晶體用於至少其一部分的CPU的結構的一個例子的方塊圖。
圖30所示的CPU在基板1190上具有： ALU1191(ALU：Arithmetic logic unit：算術邏輯單元)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖30所示的CPU只不過是簡化其結構而表示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖30所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在CPU的程式執行過程中，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位 址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據參考時脈信號CLK1生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路。
在圖30所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖30所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，可以對電容元件進行資料的重寫，停止對暫存器1196中的記憶單元供應電源電壓。
圖31是可以用作暫存器1196的記憶元件的電路圖的一個例子。記憶元件1200包括當關閉電源時丟失儲存資料的電路1201、當關閉電源時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202 包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所示的記憶體裝置。在停止對記憶元件1200供應電源電壓時，接地電位(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的第一閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(即，電晶體1213的開啟狀態或關閉狀態)由輸入到電晶體1213的閘極的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(即，電晶體1214的開啟狀態或關閉狀態)由輸入到電晶體1214的閘極的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘 極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個電連接。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。對電容元件1208的一對電極中的另一個可以輸入固定電位。例如，可以輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極 (第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
在圖31所示的電晶體1209中示出具有第二閘極(第二閘極電極：背閘極)的結構。可以對第一閘極輸入控制信號WE並對第二閘極輸入控制信號WE2。控制信號WE2可以是具有固定電位的信號。作為該固定電位例如可以選擇接地電位GND或低於電晶體1209的源極電位的電位等。此時，控制信號WE2為具有用來控制電晶體1209的臨界電壓的電位的信號，能夠降低電晶體1209的Icut。控制信號WE2也可以是與控制信號WE相同的電位信號。另外，電晶體1209也可以使用不具有第二閘極的電晶體。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖31示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖31示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號 經由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖31所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。另外，也可以作為用於記憶元件1200的所有的電晶體使用其通道形成在氧化物半導體層中的電晶體。或者，記憶元件1200還可以包括電晶體1209以外的其通道由氧化物半導體層形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖31所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資 料。
另外，其通道形成在氧化物半導體層中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體層中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短在再次開始供應電源電壓之後直到電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(開啟狀態或關閉狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電 源之前的狀態。因此，在整個處理器或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
在本實施方式中，雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位訊號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等、RF標籤(Radio Frequency Tag：射頻標籤)。
本實施方式可以與本說明書中所記載的其他實施方式及實施例適當地組合。
實施方式10
在本實施方式中，說明利用本發明的一個方式的電晶體的顯示裝置的結構例。
[結構例]
圖32A是本發明的一個方式的顯示裝置的俯視圖，圖32B是在將液晶元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。圖32C是在將有機EL元件用於本發明的一個方式的顯示裝置的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。另外，因為該電晶體容易形成為n通道電晶 體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖32A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板700上設置有：像素部701；第一掃描線驅動電路702；第二掃描線驅動電路703；以及信號線驅動電路704。在像素部701中配置有從信號線驅動電路704延伸的多個信號線以及從第一掃描線驅動電路702及第二掃描線驅動電路703延伸的多個掃描線。另外，在掃描線與信號線的交叉區中，具有顯示元件的像素配置為矩陣狀。另外，顯示裝置的基板700藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接到時序控制電路(也稱為控制器、控制IC)。
在圖32A中，在設置有像素部701的基板700上形成有第一掃描線驅動電路702、第二掃描線驅動電路703、信號線驅動電路704。由此，設置在外部的驅動電路等的元裝置的數量減少，從而能夠實現成本的降低。另外，當在基板700的外部設置驅動電路時，需要使佈線延伸，佈線之間的連接數增加。當在基板700上設置驅動電路時，可以減少該佈線之間的連接數，從而可以實現可靠性或良率的提高。
[液晶顯示裝置]
圖32B示出像素的電路結構的一個例子。在此，作為一個例子示出可以用於VA方式的液晶顯示裝置的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極層的結構。各像素電極層分別與不同的電晶體連接，且藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到多域像素中的各像素電極層的信號。
電晶體716的閘極佈線712和電晶體717的閘極佈線713彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體716和電晶體717共同使用資料線714。作為電晶體716及電晶體717，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示裝置。
以下說明與電晶體716電連接的第一像素電極層及與電晶體717電連接的第二像素電極層的形狀。第一像素電極層和第二像素電極層的形狀被狹縫彼此分離。第一像素電極層呈擴展為V字型的形狀，第二像素電極層以圍繞在第一像素電極層外側的方式形成。
電晶體716的閘極電極連接到閘極佈線712，而電晶體717的閘極電極連接到閘極佈線713。藉由對閘極佈線712和閘極佈線713施加不同的閘極信號，可以使電晶體716及電晶體717的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線710、用作電介質的 閘極絕緣膜以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
多域結構在一個像素中設置有第一液晶元件718和第二液晶元件719。第一液晶元件718由第一像素電極層、反電極層以及它們之間的液晶層構成，而第二液晶元件719由第二像素電極層、反電極層以及它們之間的液晶層構成。
另外，圖32B所示的像素電路不侷限於此。例如，也可以還對圖32B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
[有機EL顯示裝置]
圖32C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖32C是示出可以應用的像素電路的一個例子的圖。這裡示出一個像素包括兩個n通道電晶體的例子。本發明的一個方式的金屬氧化物膜可以用於n通道電晶體的通道形成區域。另外，該像素電路可以採用數位時 間灰階級驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階級驅動時的像素的工作。
像素720包括開關電晶體721、驅動電晶體722、發光元件724以及電容元件723。在開關電晶體721中，閘極電極層與掃描線726連接，第一電極(源極電極層和汲極電極層中的一個)與信號線725連接，並且第二電極(源極電極層和汲極電極層中的另一個)與驅動電晶體722的閘極電極層連接。在驅動電晶體722中，閘極電極層藉由電容元件723與電源線727連接，第一電極與電源線727連接，第二電極與發光元件724的第一電極(像素電極)連接。發光元件724的第二電極相當於共同電極728。共同電極728與形成在同一基板上的共用電位線電連接。
作為開關電晶體721及驅動電晶體722，可以適當地利用其他實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示裝置。
將發光元件724的第二電極(共同電極728)的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線727的高電源電位的電位，例如，低電源電位可以為GND、0V等。將高電源電位與低電源電位設定為發光元件724的正向臨界電壓以上，將它們的電位差施加到發光元件724來使電流流過發光元件724，以獲得發光。發光元件724的正向電壓是指獲得所希望的亮度的電 壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體722的閘極電容代替電容元件723。作為驅動電晶體722的閘極電容，也可以利用在通道形成區域和閘極電極層之間的電容。
接著，說明輸入到驅動電晶體722的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體722輸入使驅動電晶體722充分處於開啟狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體722在線性區域中工作，將比電源線727的電壓高的電壓施加到驅動電晶體722的閘極電極層。另外，對信號線725施加電源線電壓加驅動電晶體722的臨界電壓Vth的值以上的電壓。
當進行類比灰階級驅動時，對驅動電晶體722的閘極電極層施加發光元件724的正向電壓加驅動電晶體722臨界電壓Vth的值以上的電壓。另外，藉由輸入使驅動電晶體722在飽和區域中工作的視訊信號，使電流流過發光元件724。為了使驅動電晶體722在飽和區域中工作，使電源線727的電位高於驅動電晶體722的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件724，而進行類比灰階級驅動。
注意，像素電路的結構不侷限於圖32C所示的像素結構。例如，還可以對圖32C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖32A至32C所示的電路應用上述實施 方式所示的電晶體時，使源極電極(第一電極)及汲極電極(第二電極)分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，且由未圖示的佈線將比源極電極低的電位等如上所示的電位輸入第二閘極電極。
例如，在本說明書等中，顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如具有EL(電致發光)元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、利用MEMS(微機電系統)的顯示元件、數位微鏡裝置(DMD)、DMS(數位微快門)、MIRASOL(註冊商標)、IMOD(干涉調變)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電濕潤(electrowetting)元件、壓電陶瓷顯示器、具有碳奈米管的顯示元件等中的至少一種。除了上述以外，還可以具有對比度、亮度、反射率、透射率等因電作用或者電磁作用而產生變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方 式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透過型液晶顯示器、透反型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水、電子粉流體或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現透反型液晶顯示器或反射型液晶顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此可以進一步降低功耗。
本實施方式可以與本說明書中所記載的其他實施方式及實施例適當地組合。
實施方式11
另外，在本實施方式中，參照圖33對應用本發明的一個方式的半導體裝置的顯示模組進行說明。
在圖33所示的顯示模組8000中，在上蓋8001與下蓋8002之間包括與FPC8003連接的觸控面板8004、與FPC8005連接的顯示面板8006、背光單元8007、框架8009、印刷電路板8010和電池8011。另外，有時不設置背光單元8007、電池8011、觸控面板8004等。
例如，可以將本發明的一個方式的半導體裝 置用於顯示面板8006。
上蓋8001及下蓋8002根據觸控面板8004及顯示面板8006的尺寸可以適當地改變形狀或尺寸。
觸控面板8004是能夠將電阻膜式或靜電電容式觸控面板重疊在顯示面板8006而使用的。另外，也可以使顯示面板8006的反基板(密封基板)具有觸控面板功能。或者，也可以在顯示面板8006的每個像素中設置光感測器，以製成光觸控面板。或者，也可以在顯示面板8006的每個像素中設置觸控感測器用電極，以製成靜電容量型觸控面板。
背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部，且使用光擴散板的結構。
除了顯示面板8006的保護功能之外，框架8009還具有用來阻擋因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。另外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號和時脈信號的信號處理電路。作為用來給電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另外設置的電池8011。注意，當使用商用電源時可以省略電池8011。
另外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
本實施方式可以與本說明書中所記載的其他實施方式及實施例適當地組合。
實施方式12
根據本發明的一個方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示其影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭部安裝顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖34A至34F示出這些電子裝置的具體例子。
圖34A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖34A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖34B是可攜式資料終端，該可攜式資料終端包括第一外殼911、第二外殼912、第一顯示部913、 第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置被稱為光感測器的光電轉換元件來附加位置輸入功能。
圖34C是膝上型個人電腦，該膝上型個人電腦包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖34D是手錶型資訊終端，該手錶型資訊終端包括外殼931、顯示部932及腕帶933等。顯示部932也可以是觸控面板。
圖34E是視頻攝影機，該視頻攝影機包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的 第一外殼941和第二外殼942之間的角度切換。
圖34F是一般的汽車，該汽車包括車體951、車輪952、儀表板953及燈954等。
本實施方式可以與本說明書中所記載的其他實施方式及實施例適當地組合。
實施方式13
在本實施方式中，參照圖35A至35F說明根據本發明的一個方式的RF標籤的使用例子。RF標籤的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名證券類、證書類(駕駛證、居民卡等，參照圖35A)、儲存介質(DVD軟體、錄影帶等，參照圖35B)、車輛類(自行車等，參照圖35C)、包裝用容器類(包裝紙、瓶子等，參照圖35D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等或者各物品的裝運標籤(參照圖35E和35F)等。
當將根據本發明的一個方式的RF標籤4000固定到物品時，將其附著到物品的表面上或者填埋於物品中。例如，當固定到書本時，將RF標籤嵌入在書本的紙張裡，而當固定到有機樹脂的包裝時，將RF標籤填埋於有機樹脂內部。根據本發明的一個方式的RF標籤4000實現了小型、薄型以及輕量，所以即使在固定到物品中也不 會影響到該物品的設計性。另外，藉由將根據本發明的一個方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名證券類或證書類等，可以賦予驗證功能。藉由利用該驗證功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存介質、個人物品、食物類、衣服、生活用品類或電子裝置等中設置根據本發明的一個方式的RF標籤，可以提高物品分檢系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個方式的RF標籤，可以防止盜竊等而提高安全性。
如上所述，藉由將根據本發明的一個方式的RF標籤應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等的工作的功耗，因此能夠使最大通信距離長。另外，即使在關閉電力供應的狀態下，也可以在極長的期間保持資料，所以上述RF標籤適用於寫入或讀出的頻率低的用途。
本實施方式可以與本說明書中所記載的其他實施方式及實施例適當地組合。
實施例
在本實施例中，說明製造電晶體及用來觀察剖面的樣本來對該剖面進行觀察而得到的結果。
[電晶體及樣本的製造]
電晶體及用來觀察剖面的樣本採用相當於實施方式1 所說明的電晶體103的結構。在用來觀察剖面的樣本中，為了明確地觀察相當於第二氧化物半導體層132的層的形狀而不設置有第三氧化物半導體層133，並製造通道寬度方向上的剖面形狀不同的樣本1至4。
作為基板使用矽晶圓，藉由使該矽晶圓熱氧化形成熱氧化膜，利用電漿CVD法在該熱氧化膜上形成氧氮化矽膜。
接著，在電晶體中，藉由濺射法依次形成厚度大約為10nm的第一氧化物半導體膜及厚度大約為40nm的第二氧化物半導體膜。另外，在用來觀察剖面的樣本中，藉由濺射法依次形成厚度大約為20nm的第一氧化物半導體膜及厚度大約為40nm、60nm、90nm的第二氧化物半導體膜。上述膜厚度為目標值。
接著，在第二氧化物半導體膜上形成鎢膜及有機樹脂，並形成負性光阻膜，藉由掃描電子束等對該光阻膜進行曝光而進行顯影處理，來形成光阻膜的圖案。
將上述光阻膜用作遮罩，對鎢膜及有機樹脂選擇性地進行蝕刻。作為蝕刻方法，利用感應耦合方式的乾蝕刻裝置。
接著，利用灰化製程去除光阻膜及有機樹脂。並且，以鎢膜為遮罩對第一氧化物半導體膜及第二氧化物半導體膜選擇性地進行蝕刻，來形成第一氧化物半導體層、第二氧化物半導體層的疊層。
接著，藉由蝕刻製程去除鎢膜。
用來觀察剖面的樣本經上述蝕刻製程而完成，為了觀察而形成覆蓋上述疊層的碳膜及鉑膜。
以下只說明電晶體的製造方法。在進行上述蝕刻製程之後，在第二氧化物半導體膜上藉由濺射法形成鎢膜。並且，在鎢膜上形成光阻膜的圖案，對鎢膜選擇性地進行蝕刻來形成源極電極層及汲極電極層。
接著，藉由濺射法在第一氧化物半導體層及第二氧化物半導體層的疊層上形成厚度為5nm的第三氧化物半導體膜。
接著，藉由電漿CVD法在第三氧化物半導體膜上形成成為閘極絕緣膜的氧氮化矽膜。
接下來，藉由濺射法連續地形成氮化鈦膜及鎢膜。然後，在鎢膜上形成光阻膜的圖案。
接著，藉由利用光阻膜對該氮化鈦膜及該鎢膜選擇性地進行蝕刻來形成閘極電極層，將該閘極電極層用作遮罩對閘極絕緣膜及第三氧化物半導體膜進行蝕刻，以形成第三氧化物半導體層。
接著，作為絕緣層形成氧化鋁膜及氧氮化矽膜。
經過上述步驟，製造電晶體及用來觀察剖面的樣本1至4。
[剖面觀察]
利用STEM(Scanning Transmission Electron Microscopy： 掃描穿透式電子顯微鏡)觀察製造的電晶體及用來觀察剖面的樣本1至4的剖面。
圖36示出電晶體(相當於電晶體103)的通道長度方向上的剖面照片。該剖面照片相當於圖8B。
圖37A至37D示出樣本1至4的通道寬度方向上的剖面照片。該剖面照片相當於圖9A或9B所示的剖面圖。關於剖面形狀的詳細說明可以參照圖10A至10D。
由圖37A所示的樣本1的剖面照片可知，藉由使用上述方法對以40nm的目標值形成的第二氧化物半導體層進行蝕刻，得到大致梯形的剖面形狀。該剖面形狀近於圖10C。
由剖面照片還可知，第二氧化物半導體層接觸於第一氧化物半導體層的區域的長度m為36nm，而第二氧化物半導體層的高度n為36nm。另外，對樣本1的剖面照片進行影像處理而算出的長度Q為91nm。根據算式(22)得出80.5nmQ<108nm，根據算式(23)得出80.5nmQ92.2nm，由此可知樣本1的形狀合適於本發明的一個方式的電晶體。
由圖37B所示的樣本2的剖面照片可知，藉由使用上述方法對以60nm的目標值形成的第二氧化物半導體層進行蝕刻，得到大致梯形的剖面形狀。該剖面形狀近於圖10B。
由剖面照片還可知，第二氧化物半導體層接 觸於第一氧化物半導體層的區域的長度m為54nm，而第二氧化物半導體層的高度n為60nm。另外，對樣本2的剖面照片進行影像處理而算出的長度Q為142nm。根據算式(23)得出132nmQ<153nm，根據算式(24)得出132nmQ145nm，由此可知樣本2的形狀合適於本發明的一個方式的電晶體。
由圖37C所示的樣本3的剖面照片可知，藉由使用上述方法對以60nm的目標值形成的第二氧化物半導體層進行蝕刻，得到大致三角形的剖面形狀。該剖面形狀近於圖10A。
由剖面照片還可知，第二氧化物半導體層接觸於第一氧化物半導體層的區域的長度m為46nm，而第二氧化物半導體層的高度n為62nm。另外，對樣本3的剖面照片進行影像處理而算出的長度Q為139nm。根據算式(24)得出132nmQ143nm，由此可知樣本3的形狀合適於本發明的一個方式的電晶體。
由圖37D所示的樣本4的剖面照片可知，藉由使用上述方法對以90nm的目標值形成的第二氧化物半導體層進行蝕刻，得到大致三角形的剖面形狀。該剖面形狀近於圖10A。
由剖面照片還可知，第二氧化物半導體層接觸於第一氧化物半導體層的區域的長度m為53nm，而第二氧化物半導體層的高度n為91nm。另外，對樣本4的剖面照片進行影像處理而算出的長度Q為197nm。根據算 式(24)得出189nmQ203nm，由此可知樣本4的形狀合適於本發明的一個方式的電晶體。
由上述實施例的結果可知，可以形成本發明的一個方式的電晶體。
本實施例可以與本說明書中所記載的其他實施方式適當地組合。

Claims (18)

  1. 一種半導體裝置，包括電晶體，該電晶體包括：半導體層；與該半導體層電連接的源極及汲極電極層；與該半導體層重疊的閘極絕緣膜；以及隔著該閘極絕緣膜與該半導體層重疊的閘極電極層，其中：在該半導體層的通道形成區中，長度Z，即該半導體層的第一側邊的長度、頂邊的長度以及第二側邊的長度的總和，在由下述算式表示的範圍內， Z<X+2Y,X是指從該電晶體的通道寬度方向上的剖面來看時的該半導體層的底邊的長度，Y是指從該剖面來看時的該半導體層的高度，Y等於或大於X，並且，在該通道形成區中，從該剖面來看時的該半導體層的周長為(X+Z)。
  2. 根據申請專利範圍第1項之半導體裝置，還包括在該半導體層之下的第二半導體層，其中該半導體層的底邊接觸於該第二半導體層。
  3. 根據申請專利範圍第1項之半導體裝置，還包括被在該閘極絕緣膜與該半導體層之間的第二半導體層，其中該半導體層的頂邊接觸於該第二半導體層。
  4. 根據申請專利範圍第3項之半導體裝置，其中該半導體層的第一側邊以及第二側邊接觸於該第二半導體層。
  5. 一種半導體裝置，包括電晶體，該電晶體包括：絕緣層；半導體層；與該半導體層電連接的源極及汲極電極層；與該半導體層重疊的閘極絕緣膜；以及隔著該閘極絕緣膜與該半導體層重疊的閘極電極層，其中：在該半導體層於該源極及汲極電極層之間與該閘極電極層重疊的部分中，在從該電晶體的通道寬度方向上的剖面來看時，該半導體層與該閘極絕緣膜相接觸的區域的長度D在由下述算式表示的範圍內， D<a+2b，a是指從該剖面來看時的該半導體層的一邊的長度，b是指從該剖面來看時的該半導體層的高度，並且，b等於或大於a。
  6. 根據申請專利範圍第5項之半導體裝置，其中該半導體層的底邊的長度a大於10nm且為100nm以下。
  7. 根據申請專利範圍第5項之半導體裝置，其中該半導體層的高度b為10nm以上且200nm以下。
  8. 根據申請專利範圍第1或5項之半導體裝置，其中該半導體層包含氧化物半導體。
  9. 根據申請專利範圍第8項之半導體裝置，其中該氧化物半導體為c軸配向。
  10. 一種半導體裝置，包括電晶體，該電晶體包括：包括依次形成的第一至第三半導體層的疊層，該第三半導體層接觸於該第二半導體層；與該疊層電連接的源極及汲極電極層；該疊層以及該源極及汲極電極層上的閘極絕緣膜，該閘極絕緣膜接觸於該第二半導體層；以及隔著該閘極絕緣膜與該疊層重疊的閘極電極層，其中：在該疊層於該源極及汲極電極層之間與該閘極電極層重疊的部分中，在從該電晶體的通道寬度方向上的剖面來看時，該第二半導體層接觸於該閘極絕緣膜或該第三半導體層的區域的長度J在由下述算式表示的範圍內，<J<f+2g f是指從該剖面來看時的該第二半導體層接觸於該第一半導體層的一邊的長度，g是指從該剖面來看時的該第二半導體層的高度，並且，g等於或大於f。
  11. 根據申請專利範圍第10項之半導體裝置，其中該第二半導體層的底邊的長度f大於10nm且為100nm以下。
  12. 根據申請專利範圍第10項之半導體裝置，其中該第二半導體層的高度g為10nm以上且200nm以下。
  13. 一種半導體裝置，包括電晶體，該電晶體包括：包括依次形成的第一及第二半導體層的疊層；與該疊層電連接的源極及汲極電極層；該疊層以及該源極及汲極電極層上的第三半導體層，該第三半導體層接觸於該第二半導體層；以及與該疊層重疊的閘極絕緣膜及閘極電極層，其中：在該疊層於該源極及汲極電極層之間與該閘極電極層重疊的部分中，在從該電晶體的通道寬度方向上的剖面來看時，該第二與第三半導體層相接觸的區域的長度Q在由下述算式表示的範圍內， Q<m+2n m是指從該剖面來看時的該第二半導體層接觸於該第一半導體層的一邊的長度，n是指從該剖面來看時的該第二半導體層的高度，並且，n等於或大於m。
  14. 根據申請專利範圍第13項之半導體裝置，其中該第二半導體層的底邊的長度m大於10nm且為100nm以下。
  15. 根據申請專利範圍第13項之半導體裝置，其中該第二半導體層的高度n為10nm以上且200nm以下。
  16. 根據申請專利範圍第10或13項之半導體裝置，其中該第一至第三半導體層均包含氧化物半導體。
  17. 根據申請專利範圍第10或13項之半導體裝置，其中：該第一至第三半導體層均包括In-M-Zn氧化物，M為Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf，並且，該第一及第三氧化物半導體層中的相對於In的M原子個數比均高於該第二氧化物半導體層。
  18. 根據申請專利範圍第16項之半導體裝置，其中該氧化物半導體為c軸配向。
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