JP6717604B2 - 半導体装置、中央処理装置及び電子機器 - Google Patents
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Description
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
図1に、本発明の一態様にかかる半導体装置10の構成例を示す。半導体装置10は、記憶装置としての機能を有する。そのため、半導体装置10は、記憶装置10とよぶこともできる。半導体装置10は、半導体装置10、記憶回路20、記憶回路30、または記憶回路40を空間的粒度とした、細粒度パワーゲーティングを行う機能を有する。このような半導体装置10の構成について、以下に説明する。
図4に、図1乃至3に示す記憶ブロック40の構成例を示す。記憶ブロック40は、セルアレイ110、駆動回路120、駆動回路130を有する。また、セルアレイ110は、複数のメモリセル111を有する。
図5、6に、電力の供給を制御するためのスイッチ(パワースイッチ)が設けられた回路の構成例を示す。
次に、図7、8に、回路210の具体的な構成例を示す。
図4における駆動回路120にパワースイッチを設けた構成例について説明する。
図11に、図1乃至3における選択回路S1乃至S3への電力の供給を制御するパワースイッチ、および記憶ブロック40内の回路(駆動回路120、130等、図4参照)への電力の供給を制御するパワースイッチに、制御信号を出力するための回路(パワースイッチイネーブル生成回路)の構成例を示す。なお、選択回路S1乃至S3や駆動回路120、130に設けるパワースイッチの構成については、図5乃至10を参酌することができる。
本実施の形態では、本発明の一態様に係るメモリセルの構成例について説明する。ここでは特に、OSトランジスタを用いて構成したメモリセル111の構成について説明する。
図13(A)に、メモリセル111の構成の一例を示す。メモリセル111は、回路510、回路520を有する。
図13(B)に、メモリセル111の他の構成例を示す。図13(B)に示すメモリセル111は、トランジスタ531、容量素子532を有する。ここでは、トランジスタ531はnチャネル型のOSトランジスタとしている。
図14(A)に、メモリセル111の他の構成例を示す。図14(A)に示すメモリセル111は、トランジスタ541、542、容量素子543を有する。なお、トランジスタ541はOSトランジスタとする。また、ここではトランジスタ542をnチャネル型としているが、pチャネル型であってもよい。
本実施の形態では、本発明の一態様に係る記憶ブロックのより具体的な構成例を説明する。
本実施の形態では、本発明の一態様にかかる半導体装置の積層構造の一例を説明する。
本発明の一態様における半導体装置が有するトランジスタは、Siトランジスタ又はOSトランジスタで構成することができる。また、半導体装置の断面構造は、Siトランジスタを有する層と、OSトランジスタを有する層とが積層された構成とすることができる。それぞれの層では、同じ材料の半導体で構成される、複数のトランジスタを有する。
図17に、図16で説明したSiトランジスタを有する層61と、Siトランジスタを有する層61上の配線層62の断面構造の一例を示す。図17では、Siトランジスタを有する層61が有するトランジスタ71の断面構造について説明する。図17のトランジスタ71の断面構造は、例えば、図5、6における回路210や、図12乃至14における、OSトランジスタ以外のトランジスタに用いることができる。なお、図17において、破線A1−A2で示す領域では、トランジスタ71のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ71のチャネル幅方向における構造を示している。
次いで、図18では、図16で説明したOSトランジスタを有する層63の断面構造の一例について示す。図18(A)では、OSトランジスタを有する層63が有するトランジスタ72の断面構造について説明する。図18(A)のトランジスタ72の断面構造は、例えば、図5、6におけるトランジスタ221、222や、図12乃至14におけるOSトランジスタなどに用いることができる。
次いで図19乃至21では、図17で説明したSiトランジスタを有する層および配線層と、図18(A)で説明したOSトランジスタを有する層と、を積層した際の断面構造の一例について示す。
図22に、Siトランジスタを有する層61とOSトランジスタを有する層63を積層した場合の具体的な構成を示す。なお、ここでは一例として、図14におけるメモリセル111の構成例を示すが、Siトランジスタを有する層61とOSトランジスタを有する層63を積層した構成は、他の回路にも適用することができる。
本実施の形態では、本発明の一態様に用いることができるOSトランジスタの構成例について説明する。
図24に、OSトランジスタの構成の一例を示す。図24(A)はOSトランジスタの構成の一例を示す上面図である。図24(B)は、y1−y2線断面図であり、図24(C)はx1−x2線断面図であり、図24(D)はx3−x4線断面図である。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図24(B)は、OSトランジスタのチャネル長方向の断面構造を示す図であり、図24(C)および図24(D)は、OSトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図24(A)では、一部の構成要素が省略されている。
基板910としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でもよいし、半導体基板に絶縁領域を介して半導体層が設けられているSOI(Silicon On Insulator)型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
絶縁層911乃至916は、単層構造または積層構造の絶縁層で形成される。絶縁層を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
導電層931および導電層932は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
半導体層922は、例えば、インジウム(In)を含む酸化物半導体である。半導体層922は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、半導体層922は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などとする。そのほかの元素Mに適用可能な元素としては、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層922は、亜鉛(Zn)を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
図24に示すトランジスタ901は、導電層930をマスクにして、半導体層923及び絶縁層915をエッチングすることができる。そのような工程を経たOSトランジスタの構成例を図26(A)に示す。図26(A)に示すトランジスタ902では、半導体層923および絶縁層915の端部は導電層930の端部とほぼ一致することになる。導電層930の下部のみに半導体層923および絶縁層915が存在する。
図26(B)に示すトランジスタ903は、トランジスタ902に導電層935、導電層936を追加したデバイス構造を有する。トランジスタ903のソース電極およびドレイン電極として一対の電極は、導電層935と導電層931の積層、および導電層936と導電層932の積層で構成される。
図24に示すトランジスタ901は、導電層931及び導電層932が、半導体層921、922の側面と接していてもよい。そのような構成例を図26(C)に示す。図26(C)に示すトランジスタ904は、導電層931及び導電層932が半導体層921の側面及び半導体層922の側面と接している。
以下に、半導体領域920を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
半導体装置を構成する絶縁層、導電層、半導体層等の成膜方法としては、スパッタ法や、プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成すること可能である。熱CVD法として、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使用することができる。
本実施の形態では、本発明の一態様に係る半導体装置を記憶装置として用いた、中央処理装置の構成例について説明する。
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。
本実施例では、OSトランジスタを用いた記憶装置の特性の測定結果について説明する。
20 マクロ
30 サブアレイ
40 記憶ブロック
61 層
62 配線層
63 層
71 トランジスタ
72 トランジスタ
73 容量素子
110 セルアレイ
111 メモリセル
112 トランジスタ
113 容量素子
120 駆動回路
130 駆動回路
210 回路
211 論理回路
221 トランジスタ
222 トランジスタ
231 トランジスタ
232 トランジスタ
233 インバータ
234 AND回路
235 NAND回路
236 インバータ
237 AND回路
238 NAND回路
239 インバータ
241 トランジスタ
242 トランジスタ
251 トランジスタ
252 トランジスタ
253 トランジスタ
254 トランジスタ
310 論理回路
311 論理回路
321 トランジスタ
322 トランジスタ
323 トランジスタ
324 トランジスタ
331 トランジスタ
332 トランジスタ
341 トランジスタ
342 トランジスタ
400 回路
510 回路
511 トランジスタ
512 トランジスタ
513 トランジスタ
514 トランジスタ
515 トランジスタ
516 トランジスタ
520 回路
521 トランジスタ
522 トランジスタ
523 容量素子
524 容量素子
531 トランジスタ
532 容量素子
541 トランジスタ
542 トランジスタ
543 容量素子
544 トランジスタ
610 メモリセルアレイ
620 周辺回路
630 コントロールロジック回路
640 ロードライバ
641 ローデコーダ
642 ワード線ドライバ
643 ワード線ドライバ
650 カラムドライバ
651 ソースドライバ
652 書き込みドライバ
653 出力マルチプレクサ
654 センスアンプ
655 プリチャージ回路
661 カラムデコーダ
660 出力ドライバ
670 プレデコーダ
700 基板
701 素子分離領域
702 不純物領域
703 不純物領域
704 チャネル形成領域
705 絶縁膜
706 ゲート電極
711 絶縁膜
712 導電膜
713 導電膜
714 導電膜
716 導電膜
717 導電膜
718 導電膜
720 絶縁膜
721 絶縁膜
722 絶縁膜
730 半導体膜
730a 酸化物半導体膜
730b 酸化物半導体膜
730c 酸化物半導体膜
731 ゲート絶縁膜
732 導電膜
733 導電膜
734 ゲート電極
740 絶縁膜
741 導電膜
751 導電層
761 導電層
762 導電層
771 導電層
772 導電層
773 導電層
774 導電層
775 絶縁層
776 導電層
781 導電層
782 導電層
783 導電層
784 導電層
785 導電層
901 トランジスタ
902 トランジスタ
903 トランジスタ
904 トランジスタ
910 基板
911 絶縁層
912 絶縁層
913 絶縁層
914 絶縁層
915 絶縁層
916 絶縁層
920 半導体領域
921 半導体層
922 半導体層
923 半導体層
930 導電層
931 導電層
932 導電層
933 導電層
935 導電層
936 導電層
1000 CPU
1001 CPUコア
1002 パワーコントローラ
1003 パワースイッチ
1004 キャッシュ
1005 バスインターフェース
1006 デバッグインターフェース
1007 制御装置
1008 PC
1009 パイプラインレジスタ
1010 パイプラインレジスタ
1011 ALU
1012 レジスタファイル
1021 PMU
1022 周辺回路
1023 データバス
1500 電子部品
1501 リード
1502 プリント基板
1503 回路部
1504 回路基板
2000 携帯型ゲーム機
2001 筐体
2002 筐体
2003 表示部
2004 表示部
2005 マイクロホン
2006 スピーカ
2007 操作キー
2008 スタイラス
2010 携帯情報端末
2011 筐体
2012 筐体
2013 表示部
2014 表示部
2015 接続部
2016 操作キー
2021 筐体
2022 表示部
2023 キーボード
2024 ポインティングデバイス
2030 電気冷凍冷蔵庫
2031 筐体
2032 冷蔵室用扉
2033 冷凍室用扉
2040 ビデオカメラ
2041 筐体
2042 筐体
2043 表示部
2044 操作キー
2045 レンズ
2046 接続部
2050 自動車
2051 車体
2052 車輪
2053 ダッシュボード
2054 ライト
Claims (7)
- 複数の記憶回路と、選択回路と、を有し、
前記複数の記憶回路はそれぞれ、セルアレイと、駆動回路と、スイッチと、を有し、
前記選択回路は、前記複数の記憶回路と電気的に接続され、
前記選択回路は、前記選択回路に入力されたアドレス信号に基づいて、前記複数の記憶回路のうち特定の記憶回路を選択する機能を有し、
前記駆動回路は、低電位電源線及び高電位電源線から電力の供給が行われ、
前記スイッチは、前記選択回路によって選択されていない記憶回路において、前記駆動回路への前記電力の供給を停止する機能を有し、
前記スイッチは、nチャネル型トランジスタと、pチャネル型トランジスタと、を有し、
前記nチャネル型トランジスタは、前記駆動回路への前記低電位電源線の電位の供給を制御する機能を有し、
前記pチャネル型トランジスタは、前記駆動回路の出力端子への前記高電位電源線の電位の供給を制御する機能を有し、
前記nチャネル型トランジスタのゲートと前記pチャネル型トランジスタのゲートとは、互いに電気的に接続され、
前記nチャネル型トランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。 - 複数の第1の記憶回路と、第1の選択回路と、を有し、
前記複数の第1の記憶回路はそれぞれ、複数の第2の記憶回路と、第2の選択回路と、を有し、
前記複数の第2の記憶回路はそれぞれ、セルアレイと、駆動回路と、スイッチと、を有し、
前記第1の選択回路は、前記複数の第1の記憶回路と電気的に接続され、
前記第2の選択回路は、前記複数の第2の記憶回路と電気的に接続され、
前記第1の選択回路は、前記第1の選択回路に入力されたアドレス信号に基づいて、前記複数の第1の記憶回路のうち特定の第1の記憶回路を選択する機能を有し、
前記第2の選択回路は、前記第2の選択回路に入力されたアドレス信号に基づいて、前記複数の第2の記憶回路のうち特定の第2の記憶回路を選択する機能を有し、
前記駆動回路は、低電位電源線及び高電位電源線から電力の供給が行われ、
前記スイッチは、前記第1の選択回路によって選択されていない前記第1の記憶回路において、前記駆動回路への電力の供給を停止する機能を有し、
前記スイッチは、前記第2の選択回路によって選択されていない前記第2の記憶回路において、前記駆動回路への電力の供給を停止する機能を有し、
前記スイッチは、nチャネル型トランジスタと、pチャネル型トランジスタと、を有し、
前記nチャネル型トランジスタは、前記駆動回路への前記低電位電源線の電位の供給を制御する機能を有し、
前記pチャネル型トランジスタは、前記駆動回路の出力端子への前記高電位電源線の電位の供給を制御する機能を有し、
前記nチャネル型トランジスタのゲートと前記pチャネル型トランジスタのゲートとは、互いに電気的に接続され、
前記nチャネル型トランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。 - 請求項1又は2において、
前記nチャネル型トランジスタは、前記駆動回路が有するトランジスタの上方に積層されている半導体装置。 - 請求項1乃至3のいずれか一項において、
前記セルアレイは、第1のメモリセルと、第2のメモリセルと、を有し、
前記駆動回路は、第1の論理回路と、第2の論理回路と、を有し、
前記第1の論理回路は、第1の配線を介して前記第1のメモリセルと電気的に接続され、
前記第2の論理回路は、第2の配線を介して前記第2のメモリセルと電気的に接続され、
前記第1のメモリセルが選択されている期間において、前記第2の論理回路への電力の供給を停止する機能を有する半導体装置。 - 請求項4において、
前記第1のメモリセル及び前記第2のメモリセルは、トランジスタと、容量素子と、を有し、
前記トランジスタのソースまたはドレインの一方は、前記容量素子と電気的に接続され、
前記トランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。 - 請求項1乃至5のいずれか一項に記載の半導体装置を備えたキャッシュメモリを有する中央処理装置。
- 請求項1乃至6のいずれか一項に記載の半導体装置、又は請求項6に記載の中央処理装置と、
表示部、マイクロホン、スピーカ、または操作キーと、を有する電子機器。
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