KR101848516B1 - 반도체 장치 - Google Patents

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KR101848516B1
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？뻬이 야마자끼
šœ뻬이 야마자끼
준 고야마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전력이 공급되지 않는 때에도 저장된 데이터가 보유될 수 있고, 기입 사이클의 횟수에 제한이 없는 반도체 장치를 제공하는 것이 목적이다. 반도체 장치는, 소스선, 비트선, 제1 신호선, 제2 신호선, 워드선, 소스선과 비트선 사이에 접속된 메모리 셀, 비트선에 전기적으로 접속된 제1 구동 회로, 제1 신호선에 전기적으로 접속된 제2 구동 회로, 제2 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선 및 소스선에 전기적으로 접속된 제4 구동 회로를 포함한다. 제1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 이용하여 형성된다. 제2 트랜지스터는 산화물 반도체 재료를 이용하여 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
여기서 개시된 발명은 반도체 소자를 포함하는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자를 포함하는 기억 장치(storage device)는 크게 2개 범주로 분류된다: 전력 공급이 중단되면 저장된 데이터를 잃어버리는 휘발성 기억 장치와, 전력이 공급되지 않더라도 저장된 데이터를 보유하는 비휘발성 기억 장치.
휘발성 기억 장치의 대표적인 예는 다이내믹 랜덤 액세스 메모리(DRAM; dynamic random access memory)이다. DRAM은, 기억 소자(storage element)에 포함된 트랜지스터가 선택되어 용량 소자(capacitor)에 전하가 저장되는 방식으로 데이터를 저장한다.
전술된 원리 때문에, DRAM 내의 데이터가 판독될 때 용량 소자의 전하가 소실된다; 따라서, 데이터가 판독될 때마다 기입 동작을 행하는 것이 필요하다. 또한, 기억 소자에 포함된 트랜지스터가 선택되지 않은 때에도, 오프 상태에서 트랜지스터의 소스와 드레인 사이의 리크 전류(오프 전류) 등으로 인해, 트랜지스터에 전하가 유입되거나 트랜지스터로부터 전하가 유출된다; 따라서, DRAM의 데이터 보유 시간이 짧다. 이 때문에, 미리결정된 간격으로 또 다른 기입 동작(리프레쉬 동작)이 필요하고, 전력 소비를 충분히 저감하는 것이 어렵다. 또한, 전력 공급이 중단되면 저장된 데이터가 소실되기 때문에, 데이터를 장기간 유지하기 위해서는 자성 재료나 광학 재료를 이용하는 추가의 기억 장치가 필요하다.
휘발성 기억 장치의 또 다른 예는 SRAM(static random access memory)이다. SRAM은 플립 플롭 등의 회로를 이용해 저장된 데이터를 보유하므로, 리프레쉬 동작이 요구되지 않는다. 이것은 SRAM이 DRAM에 비해 이점을 가진다는 것을 의미한다. 그러나, 플립 플롭 등의 회로가 이용되기 때문에 기억 용량당 비용이 증가된다. 게다가, DRAM에서와 같이, SRAM 내의 저장된 데이터는 전력 공급이 중단되면 소실된다.
비휘발성 기억 장치의 대표적인 예는 플래쉬 메모리(flash memory)이다. 플래쉬 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 플로팅 게이트에 전하를 유지함으로써 데이터를 저장한다. 따라서, 플래쉬 메모리는, 데이터 보유 기간이 극히 길고(거의 영구적), 휘발성 기억 장치에서 필요한 리프레쉬 동작이 불필요하다는 이점을 가지고 있다(예를 들어, 특허 문헌 1 참조).
그러나, 기입 시에 발생하는 터널링 전류에 의해 기억 소자에 포함된 게이트 절연층이 열화되어, 미리결정된 횟수의 기입 동작 후에는 기억 소자가 그 기능을 중단한다. 이 문제의 악영향을 줄이기 위하여, 예를 들어, 기억 소자에 대한 기입 동작의 횟수를 균일화하는 방법이 이용된다. 그러나, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 게다가, 이러한 방법의 이용이 근본적인 수명 문제를 해결하지는 않는다. 즉, 플래쉬 메모리는 데이터가 빈번하게 재기입되는 응용에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 유지하거나 전하를 제거하기 위해서는 고전압이 필요하고, 전하를 유지하거나 제거하기 위한 회로가 요구된다. 또한, 전하를 유지하거나 제거하기 위해서는 비교적 긴 시간이 걸리므로, 기입과 소거를 고속으로 행하는 것이 용이하지 않다.
일본 특허출원 공개번호 제S57-105889호
전술된 문제에 비추어, 여기서 개시된 발명의 한 실시형태의 목적은, 전력이 공급되지 않는 때에도 저장된 데이터가 유지될 수 있고 기입 사이클의 횟수에 관해 제한이 없는 신규한 구조를 갖는 반도체 장치를 제공하는 것이다.
여기서 개시된 발명에서, 반도체 장치는 고순도화된 산화물 반도체를 이용하여 형성된다. 고순도화된 산화물 반도체를 포함하는 트랜지스터는 극히 작은 리크 전류를 갖기 때문에, 데이터를 장기간 유지할 수 있다.
여기서 개시된 발명의 한 실시형태는 다음과 같이 설명되는 반도체 장치이다. 반도체 장치는, 소스선, 비트선, 제1 신호선, 제2 신호선, 워드선, 소스선과 비트선 사이에 접속된 메모리 셀, 비트선에 전기적으로 접속된 제1 구동 회로, 제1 신호선에 전기적으로 접속된 제2 구동 회로, 제2 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선과 소스선에 전기적으로 접속된 제4 구동 회로를 포함한다. 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 갖는 제1 트랜지스터와; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 갖는 제2 트랜지스터와; 용량 소자를 포함한다. 제1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 포함한다. 제2 트랜지스터는 산화물 반도체 재료를 포함한다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선과 제1 소스 전극은 서로 전기적으로 접속된다. 비트선과 제1 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제2 소스선 및 제2 게이트 전극은 서로 전기적으로 접속된다. 워드선과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
여기서 개시된 발명의 한 실시형태는 다음과 같이 설명되는 반도체 장치이다. 반도체 장치는, 소스선, 비트선, 제1 신호선, 제2 신호선, 워드선, 소스선과 비트선 사이에 접속된 메모리 셀, 소스선에 전기적으로 접속된 제1 구동 회로, 제1 신호선에 전기적으로 접속된 제2 구동 회로, 제2 신호선에 전기적으로 접속된 제3 구동 회로, 및 워드선과 비트선에 전기적으로 접속된 제4 구동 회로를 포함한다. 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 갖는 제1 트랜지스터와; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 갖는 제2 트랜지스터와; 용량 소자를 포함한다. 제1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 포함한다. 제2 트랜지스터는 산화물 반도체 재료를 포함한다. 제1 게이트 전극과, 제2 소스 전극 및 제2 드레인 전극 중 하나와, 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. 소스선과 제1 소스 전극은 서로 전기적으로 접속된다. 비트선과 제1 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선과, 제2 소스 전극 및 제2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 제2 소스선 및 제2 게이트 전극은 서로 전기적으로 접속된다. 워드선과 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
임의의 상기 구조에 있어서, 제1 트랜지스터는, 산화물 반도체 이외의 반도체 재료를 포함하는 제1 채널 형성 영역; 제1 채널 형성 영역을 사이에 개재시킨 불순물 영역; 제1 채널 형성 영역 위의 제1 게이트 절연층; 제1 게이트 절연층 위의 제1 게이트 전극; 및 상기 불순물 영역에 전기적으로 접속된 상기 제1 소스 전극 및 상기 제1 드레인 전극을 포함할 수도 있다.
임의의 상기 구조에 있어서, 제2 트랜지스터는, 제1 트랜지스터의 위의 제2 소스 전극 및 제2 드레인 전극; 산화물 반도체 재료를 포함하고 제2 소스 전극 및 상기 제2 드레인 전극에 전기적으로 접속된 제2 채널 형성 영역; 제2 채널 형성 영역 위의 제2 게이트 절연층; 및 제2 게이트 절연층 위의 제2 게이트 전극을 포함할 수도 있다.
상기 구조에서, 용량 소자는, 제2 소스 전극 또는 제2 드레인 전극, 제2 게이트 절연층, 및 제2 게이트 절연층 위의 용량 소자 전극을 포함할 수도 있다.
전술된 구조들에서, 트랜지스터는 산화물 반도체 재료를 이용하여 형성된다; 그러나, 여기서 개시된 발명은 이것으로 한정되지 않는다. 산화물 반도체 재료와 동등한 오프 전류 특성이 실현될 수 있는 재료, 예를 들어, 탄화 실리콘 등의 와이드 밴드 갭 재료(구체적으로는, 예를 들어, 에너지 갭 Eg가 3 eV보다 큰 반도체 재료)를 이용하는 것도 가능하다.
본 명세서 등에서, "위" 및 "아래"라는 용어는, 각각 반드시 "바로 위" 및 "바로 아래"의 위치를 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 구성요소가 배치되는 경우를 배제하지 않는다. 또한, "위" 및 "아래"라는 용어는 설명의 편의를 위해서 이용되는 것일 뿐이며, 달리 명시하지 않는 한, 구성요소들의 관계가 역전되는 경우에는 서로 뒤바뀔 수 있다.
또한, 본 명세서 등에서, "전극" 및 "배선"이라는 용어는 기능적 제한을 갖지 않는다. 예를 들어, "전극"은 때때로 "배선"의 일부로서 이용되며, 그 반대도 마찬가지다. 또한, "전극" 또는 "배선"이라는 용어는, 일체로 형성된 복수의 "전극"이나 "배선"을 의미할 수도 있다.
또한, "소스"와 "드레인"의 기능은, 예를 들어, 반대 극성의 트랜지스터가 이용되는 경우나, 회로 동작시에 전류의 방향이 변하는 경우에는, 때때로 서로 뒤바뀐다. 따라서, 본 명세서 등에서 "소스"와 "드레인"이라는 용어는 서로 뒤바뀔 수 있다.
본 명세서 등에서, "전기적으로 접속된"이라는 용어는 임의의 전기적 기능을 갖는 물체가 구성요소들 사이에 제공된 접속을 의미할 수 있다는 점에 유의한다. 임의의 전기적 기능을 갖는 물체에 관해서는, 그 물체를 통해 전기 신호가 전송되고 수신될 수 있는 한, 특별한 제한은 없다.
"임의의 전기적 기능을 갖는 물체"의 예로서는, 전극 및 배선 외에도, 트랜지스터 등의 스위칭 소자, 저항, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자가 있다.
산화물 반도체를 포함하는 트랜지스터의 오프 전류는 극히 작기 때문에, 이 트랜지스터를 이용함으로써 저장된 데이터가 극히 장기간 보유될 수 있다. 즉, 리프레쉬 동작이 불필요해지거나 리프레쉬 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 경우에도 저장된 데이터가 장기간 보유될 수 있다.
여기서 개시된 발명에 따른 반도체 장치는 데이터 기입에 대해 고전압을 요구하지 않고 소자 열화의 문제를 갖지 않는다. 예를 들어, 종래의 비휘발성 메모리에서 요구되는 플로팅 게이트로의 전자의 주입 및 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화 등의 문제가 발생하지 않는다. 즉, 여기서 개시된 발명에 따른 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되는 기입 사이클의 횟수에 관한 제약을 갖지 않으므로, 상당히 향상된 신뢰성을 가진다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기입되므로, 고속 동작이 용이하게 실현될 수 있다. 또한, 데이터 소거를 위한 동작이 필요하지 않다.
산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 반도체 장치는 산화물 반도체를 포함하는 트랜지스터와 산화물 반도체 이외의 재료를 포함하는 트랜지스터의 조합을 이용함으로써 충분히 고속으로 동작(예를 들어, 데이터 판독 동작)을 행할 수 있다. 게다가, 산화물 반도체 이외의 재료를 포함하는 트랜지스터에 의해, 고속 동작이 요구되는 것이 바람직한 회로(예를 들어, 논리 회로 및 구동 회로)가 실현될 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
첨부된 도면에서:
도 1의 (a1) 및 (a2)는 반도체 장치의 회로도이다;
도 2는 반도체 장치의 회로도이다;
도 3은 타이밍도이다;
도 4는 반도체 장치의 회로도이다;
도 5는 반도체 장치의 회로도이다;
도 6은 반도체 장치의 회로도이다;
도 7은 타이밍도이다;
도 8은 반도체 장치의 회로도이다;
도 9는 반도체 장치의 회로도이다;
도 10은 반도체 장치의 회로도이다;
도 11은 반도체 장치의 회로도이다;
도 12는 반도체 장치의 회로도이다;
도 13은 반도체 장치의 회로도이다;
도 14의 (a)는 반도체 장치의 단면도이고, 도 14의 (b)는 반도체 장치의 평면도이다;
도 15의 (a) 내지 (h)는 반도체 장치의 제조 단계를 나타내는 단면도이다;
도 16의 (a) 내지 (e)는 반도체 장치의 제조 단계를 나타내는 단면도이다;
도 17의 (a)는 반도체 장치의 단면도이고, 도 17의 (b)는 반도체 장치의 평면도이다;
도 18의 (a) 내지 (d)는 반도체 장치의 제조 단계를 나타내는 단면도이다;
도 19의 (a)는 반도체 장치의 단면도이고, 도 19의 (b)는 반도체 장치의 평면도이다;
도 20의 (a) 내지 (d)는 반도체 장치의 제조 단계를 나타내는 단면도이다;
도 21의 (a) 내지 (c)는 반도체 장치의 제조 단계를 나타내는 단면도이다;
도 22의 (a) 내지 (f)는 각각 반도체 장치를 포함하는 전자 장치를 나타낸다;
도 23은 메모리 윈도우폭(memory window width)의 조사 결과를 도시하는 그래프이다;
도 24는 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다;
도 25는 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 소자의 회로도이다;
도 26은 산화물 반도체를 포함하는 트랜지스터의 특성 평가용 소자의 타이밍도이다;
도 27은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다; 그리고,
도 28은 산화물 반도체를 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
본 발명의 실시형태들의 예가 첨부된 도면들을 참조하여 이하에서 설명될 것이다. 본 발명은 이하의 설명으로 한정되는 것은 아니며, 당업자라면 본 명세서에서 개시된 형태들과 세부사항들이 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이라는 점에 유의한다. 따라서, 본 발명은 본 명세서에 포함된 실시형태들의 내용으로 한정되는 것으로 해석되어서는 안 된다.
도면 등에 나타낸 각 구성요소의, 위치, 크기, 범위 등은, 용이한 이해를 위해 일부 경우에는 정확하게 표현된 것은 아니라는 점에 유의한다. 따라서, 여기서 개시된 발명은 도면 등에 개시된 위치, 크기, 범위 등으로 반드시 한정되는 것은 아니다.
본 명세서 등에서, "제1", "제2", 및 "제3" 등의 서수는, 구성요소들 간의 혼동을 피하기 위하여 이용되며, 이 용어들이 구성요소들의 수에 대한 한정을 의미하는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 여기서 개시된 발명의 한 실시형태에 따른 반도체 장치의 회로 구성 및 동작을 도 1의 (a1) 및 (a2)를 참조하여 설명한다. 회로도에서, 트랜지스터가 산화물 반도체를 포함한다는 것을 나타내기 위하여, 때때로 트랜지스터 옆에 "OS"를 부기한다는 점에 유의한다.
도 1의 (a1)에 나타낸 반도체 장치에서, 제1 배선(1st line, 소스선이라고도 함)과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. 제2 배선(2nd line, 비트선이라고도 함)과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 제3 배선(3rd line, 제1 신호선이라고도 함)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나는 서로 전기적으로 접속된다. 제4 배선(4th line, 제2 신호선이라고도 함)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는, 용량 소자(164)의 전극들 중 하나에 전기적으로 접속된다. 제5 배선(5th line, 워드선이라고도 함)과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터가 트랜지스터(162)로서 이용된다. 산화물 반도체를 포함하는 트랜지스터는 극히 작은 오프 전류 특성을 가진다. 이 때문에, 트랜지스터(162)를 오프로 함으로써 트랜지스터(160)의 게이트 전극의 전위가 극히 장기간 유지될 수 있다. 용량 소자(164)는 트랜지스터(160)의 게이트 전극에 인가된 전하의 보유와 저장된 데이터의 판독을 용이하게 한다. 산화물 반도체를 포함하는 트랜지스터(162)는 10 nm 내지 1000 nm의 채널 길이(L)를 가지므로, 낮은 전력 소비와 극히 높은 동작 속도를 특징으로 한다.
도 1의 (a1)의 반도체 장치에서, 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있다는 이점을 이용하여, 데이터의 기입, 유지, 및 판독이 이하에서 설명되는 바와 같이 실시될 수 있다.
우선, 데이터의 기입 및 유지를 설명한다. 우선, 제4 배선의 전위가 트랜지스터(162)를 온으로 하는 전위에 설정되어, 트랜지스터(162)가 온으로 된다. 따라서, 제3 배선의 전위가 트랜지스터(160)의 게이트 전극과 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극에 미리결정된 전하가 인가된다(기입). 여기서는, 상이한 전위 레벨을 갖는 2개 타입의 전하(이하 로우 레벨 전하, 및 하이 레벨 전하라고 함) 중 어느 하나가 트랜지스터(160)의 게이트 전극과 용량 소자(164)에 인가된다. 그 후, 제4 배선의 전위는 트랜지스터(162)를 오프로 하는 전위에 설정되어, 트랜지스터(162)가 오프로 된다. 따라서, 트랜지스터(160)의 게이트 전극에 인가된 전하가 유지된다(저장).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장기간 유지된다.
두 번째, 데이터의 판독을 설명한다. 제1 배선에 미리결정된 전위(일정한 전위)를 공급할 때에 제5 배선에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제2 배선의 전위가 변동한다. 이것은, 트랜지스터(160)가 n채널 트랜지스터인 경우, 트랜지스터(160)의 게이트 전극에 하이(high) 레벨 전하가 인가되는 때의 피상 임계 전압(apparent threshold voltage)(Vth_H)은, 트랜지스터(160)의 게이트 전극에 로우(low) 레벨 전하가 인가되는 때의 피상 임계 전압(Vth _L)보다 대개는 낮기 때문이다. 여기서, 피상 임계 전압이란, 트랜지스터(160)를 온으로 하는 데 필요한 제5 배선의 전위를 말한다. 따라서, 제5 배선의 전위가 Vth _H와 Vth _L 사이의 중간 전위 V0로 설정되면, 트랜지스터(160)의 게이트 전극에 인가된 전하가 판정될 수 있다. 예를 들어, 기입시에 하이-레벨 전하가 인가되는 경우, 제5 배선의 전위가 V0(＞Vth _H)가 되면 트랜지스터(160)는 온으로 된다. 기입시에 로우-레벨 전하가 인가되는 경우, 제5 배선의 전위가 V0(＜Vth _L)이 되더라도 트랜지스터(160)는 오프로 남아 있다. 따라서, 저장된 데이터는 제2 배선의 전위를 검사함으로써 판독될 수 있다.
메모리 셀을 어레이화하여 이용하는 경우, 소망 메모리 셀의 데이터만이 판독될 필요가 있다는 점에 유의한다. 미리결정된 메모리 셀의 데이터를 판독하고 그 외의 메모리 셀의 데이터는 판독하지 않기 위하여, 트랜지스터(160)들이 메모리 셀들 사이에서 병렬로 접속되어 있는 경우에는, 데이터 판독의 대상이 아닌 메모리 셀의 제5 배선에는 게이트 전극 상태에 관계없이 트랜지스터(160)를 오프로 하는 전위, 즉, Vth _H보다 낮은 전위가 공급된다. 반면, 트랜지스터(160)들이 메모리 셀들 사이에서 직렬로 접속되어 있는 경우에는, 데이터 판독의 대상이 아닌 메모리 셀의 제5 배선에는 게이트 전극 상태에 관계없이 트랜지스터(160)를 온으로 하는 전위, 즉, Vth _L보다 높은 전위가 공급된다.
세 번째, 데이터의 재기입을 설명한다. 데이터의 재기입은 데이터의 기입 및 유지와 유사한 방식으로 행해진다. 즉, 제4 배선의 전위는 트랜지스터(162)를 온으로 하는 전위에 설정되어, 트랜지스터(162)가 온으로 된다. 따라서, 제3 배선의 전위(새로운 데이터에 관련된 전위)가 트랜지스터(160)의 게이트 전극과 용량 소자(164)에 공급된다. 그 후, 제4 배선의 전위가 트랜지스터(162)를 오프로 하는 전위에 설정되고, 트랜지스터(162)가 오프로 된다; 따라서, 새로운 데이터 관련된 전하가 트랜지스터(160)의 게이트 전극에 인가된다.
여기서 개시된 발명에 따른 반도체 장치에서, 전술된 바와 같이 다시 한번 데이터를 기입함으로써 데이터가 직접 재기입될 수 있다. 이러한 이유로, 플래쉬 메모리 등에서 필요한 고전압을 이용한 플로팅 게이트로부터의 전하의 추출이 필요하지 않고, 소거 동작으로 인한 동작 속도의 저하가 억제될 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자에 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 기능을 얻을 수 있다는 점에 유의한다. 따라서, 도면에서 트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되는 부분을 때때로 플로팅 게이트부(FG)라고 부른다. 트랜지스터(162)가 오프인 경우, 플로팅 게이트부(FG)는 절연체에 매립된 것으로 간주될 수 있고 플로팅 게이트부(FG)에는 전하가 저장된다. 산화물 반도체를 포함하는 트랜지스터(162)의 오프 전류는, 실리콘 반도체 등을 포함하는 트랜지스터의 오프 전류의 10만 분의 1 이하이다; 따라서, 트랜지스터(162)의 리크 전류로 인한 플로팅 게이트부(FG)에 저장되는 전하의 소실은 무시할 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)에 의해, 전력이 공급되지 않는 때에도 데이터를 저장할 수 있는 비휘발성 기억 장치가 실현될 수 있다.
예를 들어, 실온에서 트랜지스터(162)의 오프 전류가 10 zA/㎛(1 zA(젭토암페어)는 1×10-21 A임) 이하이고 용량 소자(164)의 용량값이 약 10 fF이면, 데이터는 적어도 104초 동안 저장될 수 있다. 데이터 보유 시간이 트랜지스터 특성 및 용량 소자(164)의 용량값에 의존한다는 것은 말할 필요도 없다.
또한, 그 경우, 종래의 플로팅 게이트형 트랜지스터에서 문제가 되어 왔던 게이트 절연막(터널 절연막)의 열화의 문제가 발생하지 않는다. 즉, 플로팅 게이트로의 전자의 주입으로 인한 게이트 절연막의 열화라는 기존의 문제가 해결될 수 있다. 이것은, 원리상 기입 사이클의 횟수에 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 데이터의 기입이나 소거에 필요한 고전압이 필요하지 않다.
도 1의 (a1)의 반도체 장치에 포함된 트랜지스터 등의 구성요소는, 도 1의 (a2)에 도시된 바와 같이 저항과 용량 소자로 구성된 것으로 간주될 수 있다. 즉, 도 1의 (a2)에서, 트랜지스터(160)와 용량 소자(164)는, 각각, 저항과 용량 소자를 포함하는 것으로 간주된다. 용량 소자(164)의 저항값 및 용량값은 각각 R1 및 C1로 표기된다. 저항값(R1)은, 용량 소자(164)에 포함된 절연층에 의존하는 저항값에 대응한다. 트랜지스터(160)의 저항값 및 용량값은 각각 R2 및 C2로 표기된다. 저항값(R2)은 트랜지스터(160)가 온 일때 게이트 절연층에 의존하는 저항값에 대응한다. 용량값(C2)은 소위 게이트 용량(게이트 전극과 소스 전극이나 드레인 전극 사이에 생성된 용량, 및 게이트 전극과 채널 형성 영역 사이에 생성된 용량)의 값에 대응한다.
트랜지스터(162)가 오프일 때 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 함)은 ROS로 표기된다. 트랜지스터(162)의 게이트 리크가 충분히 작은 조건 하에서 R1 및 R2가, R1≥ROS(R1는 ROS 이상) 및 R2≥ROS(R2는 ROS 이상)의 관계를 만족하는 경우, 전하의 유지 기간(데이터 보유 기간이라고도 함)은 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
반면, 상기 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작더라도 충분한 보유 기간을 확보하는 것이 어렵다. 이것은, 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 소스 전극과 게이트 전극의 사이에서 발생하는 리크 전류)가 크기 때문이다. 따라서, 본 실시형태에서 개시되는 반도체 장치는 상기 관계를 만족하는 것이 바람직하다.
게다가, C1 및 C2는 관계: C1≥C2(C1이 C2이상)을 만족하는 것이 바람직하다. 이것은, C1이 크다면, 플로팅 게이트부(FG)의 전위가 제5 배선에 의해 제어될 때(예를 들어, 판독시), 제5 배선의 전위 변동이 억제될 수 있기 때문이다.
상기 관계가 만족되면, 더욱 바람직한 반도체 장치가 실현될 수 있다. R1 및 R2는 트랜지스터들(160 및 162)의 게이트 절연층들에 의해 제어된다는 점에 유의한다. 동일한 관계가 C1 및 C2에 적용될 수 있다. 따라서, 게이트 절연층의 재료, 두께 등을 적절히 설정하여 상기 관계를 만족시키는 것이 바람직하다.
본 실시형태의 반도체 장치에서, 플로팅 게이트부(FG)가 플래쉬 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 기능을 갖지만, 본 실시형태의 플로팅 게이트부(FG)는 플래쉬 메모리 등의 플로팅 게이트와는 본질적으로 다른 특징을 가진다. 플래쉬 메모리에서, 제어 게이트에 인가되는 전압이 높기 때문에, 그 전위가 인접 셀의 플로팅 게이트에 악영향을 미치는 것을 방지하기 위하여 셀들 사이에 적절한 간격을 유지하는 것이 필요하다. 이것은 반도체 장치의 고집적화를 저해하는 요인들 중 하나이다. 이 요인은, 고전계 인가에 의해 터널링 전류가 흐른다는, 플래쉬 메모리의 기본 원리에 기인하는 것이다.
또한, 플래쉬 메모리의 상기 원리 때문에, 절연막의 열화가 진행되므로 기입 사이클의 횟수에 관한 제한(약 104 내지 105회)이라는 또 다른 문제가 발생한다.
여기서 개시된 발명에 따른 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작하며, 전술된 터널링 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와는 달리, 전하 주입을 위한 고전계가 필요하지 않다. 따라서, 인접 셀에 미치는 제어 게이트로부터의 고전계의 영향을 고려할 필요가 없고, 이것은 고집적화를 용이하게 한다.
또한, 터널링 전류에 의한 전하 주입을 이용하지 않기 때문에, 이것은 메모리 셀의 열화 원인이 존재하지 않는다는 것을 의미한다. 즉, 여기서 개시된 발명에 따른 반도체 장치는 플래쉬 메모리보다 높은 내구성과 신뢰성을 가진다.
또한, 본 발명에 따른 반도체 장치는, 고전계가 불필요하고 대형의 주변 회로(승압 회로 등)가 불필요하다는 점에 있어서, 플래쉬 메모리에 비해 이점을 가진다.
C1을 갖는 용량 소자(164)의 절연층의 비유전율 εr1이 C2를 갖는 트랜지스터(160)의 절연층의 비유전율 εr2와 상이한 경우, C1에 관련된 면적을 나타내는 S1과 C2에 관련된 면적을 나타내는 S2가, 2ㆍS2≥S1(2ㆍS2는 S1이상), 바람직하게는 S2≥S1(S2는 S1이상)를 만족하면서, C1≥C2(C1은 C2이상)를 만족하는 것이 용이하다. 구체적으로는, 예를 들어, 산화 하프늄 등의 하이-k(high-k) 재료로 형성된 막, 또는 산화 하프늄 등의 하이-k(high-k) 재료로 형성된 막과 산화물 반도체로 형성된 막의 적층 구조를 C1에 관련된 절연층에 이용하여 εr1을 10 이상, 바람직하게는 15 이상으로 할 수 있다; C2에 관련된 절연층에 대해 산화 실리콘을 이용하여 εr2를 3 내지 4로 할 수 있다.
이러한 구조의 조합은, 여기서 개시된 발명에 따른 반도체 장치의 고집적화를 가능케한다.
상기 설명에서는 전자가 다수 캐리어인 n-채널 트랜지스터가 이용되었다; n-채널 트랜지스터 대신해 정공이 다수 캐리어인 p-채널 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다는 점에 유의한다.
전술된 바와 같이, 여기서 개시된 발명의 한 실시형태에 따른 반도체 장치는, 오프 상태에서 소스와 드레인 사이의 리크 전류(오프 전류)가 작은 기입용 트랜지스터와, 기입용 트랜지스터와는 상이한 반도체 재료를 이용하여 형성된 판독용 트랜지스터와, 용량 소자를 포함하는 비휘발성 메모리 셀을 가지고 있다.
기입용 트랜지스터의 오프 전류는, 반도체 장치의 동작 온도(예를 들어, 25℃)에서 바람직하게는 100 zA(1×10-19 A) 이하, 더 바람직하게는 10 zA(1×10-20 A) 이하, 더 바람직하게는, 1 zA(1×10-21 A) 이하이다. 일반적인 실리콘 반도체가 전술된 바와 같은 작은 오프 전류를 달성하는 것은 어렵다. 대조적으로, 이러한 작은 오프 전류는 적절한 조건 하에서 산화물 반도체를 처리함으로써 얻어지는 트랜지스터에서 달성될 수 있다. 따라서, 산화물 반도체를 포함하는 트랜지스터가 기입용 트랜지스터로서 이용되는 것이 바람직하다.
또한, 산화물 반도체를 포함하는 트랜지스터는 작은 임계이하 스윙(S 값)을 가지므로, 이동도가 비교적 낮더라도 스위칭 속도가 충분히 높을 수 있다. 따라서, 이 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 플로팅 게이트부(FG)에 부여되는 기입 펄스의 상승(rise)이 매우 가파를 수 있다. 또한, 오프 전류가 작기 때문에 플로팅 게이트부(FG)에 유지되는 전하량을 저감할 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터를 기입용 트랜지스터로서 이용함으로써, 데이터의 재기입이 고속으로 행해질 수 있다.
판독용 트랜지스터의 오프 전류에 관해서는 제한이 없지만, 판독 속도를 증가시키기 위해서는 고속으로 동작하는 트랜지스터가 판독용 트랜지스터로서 이용되는 것이 바람직하다. 예를 들어, 1 나노초 이하의 스위칭 속도를 갖는 트랜지스터를 판독용 트랜지스터로서 이용하는 것이 바람직하다.
다음과 같은 방식으로 메모리 셀에 데이터가 기입된다: 기입용 트랜지스터를 온으로 하여 기입용 트랜지스터의 소스 전극 및 드레인 전극 중 하나와, 용량 소자의 한 전극과, 판독용 트랜지스터의 게이트 전극이 서로 전기적으로 접속되어 있는 노드에 전위를 공급한 다음, 기입용 트랜지스터를 오프로 하여 미리결정된 양의 전하를 노드에 유지한다. 기입용 트랜지스터의 오프 전류는 매우 작기 때문에, 노드에 공급된 전하는 장기간 유지된다. 오프 전류가, 예를 들어, 실질적으로 0이면, 종래의 DRAM에서 요구되는 리프레쉬 동작이 불필요하거나, 리프레쉬 동작의 빈도가 상당히 낮아질(예를 들어, 1달에 한 번이나 1년에 한 번 정도) 수 있다. 따라서, 반도체 장치의 전력 소비가 충분히 저감될 수 있다.
또한, 메모리 셀로의 데이터의 또 다른 기입에 의해 데이터가 직접 재기입될 수 있다. 이 때문에, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않아, 소거 동작에 기인한 동작 속도의 저하가 방지될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다. 또한, 종래의 플로팅 게이트형 트랜지스터가 데이터를 기입 및 소거하는 데 필요한 고전압이 불필요하다; 따라서, 반도체 장치의 전력 소비가 더욱 저감될 수 있다. 본 실시형태에 따른 메모리 셀에 인가되는 가장 높은 전압(메모리 셀의 단자들에 동시에 인가되는 최고 전위와 최저 전위 사이의 최대 차이)은, 2-레벨(1 비트) 데이터가 기입되는 경우 하나의 메모리 셀에서, 5 V 이하, 바람직하게는 3 V 이하이다.
여기서 개시된 발명에 따른 반도체 장치의 메모리 셀은, 적어도 기입용 트랜지스터, 판독용 트랜지스터, 및 용량 소자를 포함하며, 용량 소자의 면적은 작아도 동작할 수 있다. 이러한 이유로, 예를 들어, 메모리 셀당 6개의 트랜지스터를 필요로 하는 SRAM에 비해 메모리 셀당 면적이 충분히 저감될 수 있다; 따라서, 반도체 장치에서 메모리 셀을 고밀도로 배치할 수 있다.
종래의 플로팅 게이트형 트랜지스터에서는, 기입 동작 동안에 게이트 절연막(터널 절연막)에서 전하가 이동하여, 그 게이트 절연막(터널 절연막)의 열화가 불가피하다. 대조적으로, 본 발명의 한 실시형태에 따른 메모리 셀에서는, 기입용 트랜지스터의 스위칭 동작에 의해 데이터가 기입된다; 따라서, 문제라고 인식되어 왔던 게이트 절연막의 열화가 무시될 수 있다. 이것은, 원리상 기입 사이클의 횟수에 제한이 없으며 기입 내구성이 매우 높다는 것을 의미한다. 예를 들어, 본 발명의 한 실시형태에 따른 메모리 셀에서는, 1×109회(10억회) 이상 데이터가 기입된 후에도 전류-전압 특성이 열화되지 않는다.
또한, 메모리 셀의 기입용 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 이용하는 경우, 산화물 반도체는 3.0 eV 내지 3.5 eV의 넓은 에너지 갭과 극히 적은 수의 열적으로 여기된 캐리어를 갖기 때문에, 예를 들어, 150℃의 고온에서도 메모리 셀의 전류-전압 특성이 열화되지 않는다.
집중적인 연구 결과, 본 발명자들은, 산화물 반도체를 포함하는 트랜지스터는, 150℃의 고온하에서도 트랜지스터의 특성이 열화되지 않고 트랜지스터가 100 zA이하의 극히 작은 오프 전류를 갖는 우수한 특성을 갖는다는 것을 처음으로 발견했다. 여기서 개시된 발명의 한 실시형태에 따르면, 이러한 우수한 특성을 갖는 트랜지스터를 메모리 셀의 기입용 트랜지스터로서 이용함으로써, 신규한 특징을 갖는 반도체 장치가 제공된다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명된 반도체 장치의 한 응용예를 설명한다. 구체적으로는, 실시형태 1에서 설명된 반도체 장치가 매트릭스로 배치된 반도체 장치의 예를 설명한다.
도 2는 m×n 비트의 기억 용량(storage capacity)을 갖는 반도체 장치의 회로도의 예이다.
본 발명의 한 실시형태에 따른 반도체 장치는, m개의 워드선(WL), m개의 소스선(SL), m개의 제2 신호선(S2), n개의 비트선(BL), n개의 제1 신호선(S1), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
각 메모리 셀(1100)은, 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함한다. 제1 트랜지스터의 게이트 전극, 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자의 한 전극은 서로 접속된다. 소스선(SL)과 제1 트랜지스터의 소스 전극은 서로 접속된다. 비트선(BL)과 제1 트랜지스터의 드레인 전극은 서로 접속된다. 제1 신호선(S1)과 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 접속된다. 제2 신호선(S2)과 제2 트랜지스터의 게이트 전극은 서로 접속된다. 워드선(WL)과 용량 소자의 다른 전극은 서로 접속된다.
도 2에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 워드선 WL(i), 소스선 SL(i), 비트선 BL(j), 제1 신호선 S1(j), 및 제2 신호선 S2(i)에 접속된다.
n개의 비트선(BL)은 제1 구동 회로(1111)에 접속된다. n개의 제1 신호선(S1)은 제2 구동 회로(1112)에 접속된다. m개의 제2 신호선(S2)은 제3 구동 회로(1113)에 접속된다. m개의 워드선(WL) 및 m개의 소스선(SL)은 제4 구동 회로(1114)에 접속된다. 여기서, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114)는 별개로 제공된다; 그러나, 여기서 개시된 발명은 이 구조로 한정되지 않는다는 점에 유의한다. 하나의 기능이나 몇 개의 기능을 갖는 구동 회로가 이용될 수도 있다.
그 다음, 기입 동작 및 판독 동작을 도 3의 타이밍도를 참조하여 설명한다.
간소화를 위해 2행×2열의 반도체 장치의 동작을 설명할 것이지만, 여기서 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다.
도 3은 도 2의 반도체 장치의 동작을 나타낸다. 도 3에서, S1(1) 및 S1(2)는 제1 신호선(S1)의 전위이다; S2(1) 및 S2(2)는 제2 신호선(S2)의 전위이다; BL(1) 및 BL(2)은 비트선(BL)의 전위이다; WL(1) 및 WL(2)은 워드선(WL)의 전위이다; 그리고, SL(1) 및 SL(2)은 소스선(SL)의 전위이다.
제1 행의 메모리 셀 1100(1, 1) 및 메모리 셀 1100(1, 2)로의 데이터 기입과, 제1 행의 메모리 셀 1100(1, 1) 및 메모리 셀 1100(1, 2)로부터의 데이터 판독을 설명한다. 이하의 설명에서는, 메모리 셀 1100(1, 1)에 기입되는 데이터가 "1"이고 메모리 셀 1100(1, 2)에 기입되는 데이터는 "0"인 것으로 가정한다는 점에 유의한다.
기입 동작을 설명한다. 우선, 제1 행의 제2 신호선 S2(1)에 전위 V1이 인가되어 제1 행의 메모리 셀들의 제2 트랜지스터들이 온으로 된다. 또한, 제2 행의 제2 신호선 S2(2)에 전위 0 V가 인가되어 제2 행의 제2 트랜지스터들이 오프로 된다.
또한, 제1 열의 제1 신호선 S1(1)에 전위 V2가 인가되고, 제2 열의 제1 신호선 S1(2)에 전위 0 V가 인가된다.
그 결과, 메모리 셀 1100(1, 1)의 플로팅 게이트부(FG)에는 전위 V2가 인가되고, 메모리 셀 1100(1, 2)의 플로팅 게이트부(FG)에는 전위 0 V가 인가된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 그 다음, 제1 행의 제2 신호선 S2(1)의 전위는 0 V에 설정되어, 제1 행의 제2 트랜지스터들이 오프로 된다; 따라서, 기입이 완료된다.
워드선 WL(1) 및 WL(2)는 0 V에 설정된다는 점에 유의한다. 또한, 기입의 끝에서, 제1 신호선 S1의 전위가 변하기 전에, 제1 행의 제2 신호선 S2(1)의 전위가 0 V에 설정된다. 기입 후에, 워드선(WL)에 접속된 단자가 제어 게이트 전극이고, 제1 트랜지스터의 소스 전극이 소스 전극이며, 제1 트랜지스터의 드레인 전극이 드레인 전극이라고 가정하면, 메모리 셀의 임계 전압은, 데이터 "0"이 기입된 경우에는 Vw0이고, 데이터 "1"이 기입된 경우에는 Vw1이다. 여기서, 메모리 셀의 임계 전압이란, 제1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항 상태를 변화시키는, 워드선(WL)에 접속된 단자의 전압을 의미한다. 여기서, Vw0＞0＞Vw1을 만족한다는 점에 유의한다.
그 다음, 판독 동작을 설명한다. 도 4에 나타낸 판독 회로는 비트선(BL)에 전기적으로 접속된다는 점에 유의한다.
우선, 제1 행의 워드선 WL(1)에 전위 0 V가 인가되고, 제2 행의 워드선 WL(2)에 전위 VL이 인가된다. 전위 VL은 임계 전압 Vw1보다 낮다. 워드선 WL(1)이 전위 0 V로 설정되면, 제1 행에서, 데이터 "0"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 오프로 되고, 데이터 "1"이 저장되어 있는 메모리 셀의 제1 트랜지스터는 온으로 된다. 워드선 WL(2)이 전위 VL로 설정되면, 제2 행에서, 데이터 "0"이 저장되어 있는 메모리 셀과 데이터 "1"이 저장되어 있는 메모리 셀 양쪽 모두의 제1 트랜지스터들이 오프로 된다.
그 결과, 비트선 BL(1)과 소스선 SL(1) 사이의 저항은, 메모리 셀 1100(1, 1)의 제1 트랜지스터가 온이기 때문에 낮고, 비트선 BL(2)와 소스선 SL(2) 사이의 저항은, 메모리 셀 1100(1, 2)의 제1 트랜지스터가 오프이기 때문에 높다. 비트선 BL(1)과 비트선 BL(2)에 접속된 판독 회로를 이용하여, 비트선(BL)들의 저항 상태의 차이에 따라 데이터가 판독될 수 있다.
도 4는 판독 회로의 예를 나타낸다. 이 판독 회로는 비트선 BL(1) 및 비트선 BL(2)에 접속되고 있다. 판독 회로로서 도 4에 나타낸 회로를 이용하는 경우의 출력 전위를 설명한다. 도 4의 판독 회로에서, 비트선(BL)은, 판독 인에이블 신호(RE 신호)에 의해 제어되는 스위치를 통해, 클록형 인버터와, 전위 V1이 인가된 배선에 다이오드-접속된 트랜지스터에 접속된다.
여기서, 소스선 SL(1) 및 소스선 SL(2)에는 전위 0 V가 인가된다. 비트선 BL(1)과 소스선 SL(1) 사이의 저항은 낮기 때문에, 클록형 인버터에는 저전위가 인가되고 출력 D(1)은 하이-레벨 신호이다. 비트선 BL(2)과 소스선 SL(2) 사이의 저항은 높기 때문에, 클록형 인버터에는 고전위가 인가되고 출력 D(2)는 로우-레벨 신호이다.
판독 동작 동안에, 제2 신호선 S2(1)에는 전위 0 V가 인가되고 제2 신호선 S2(2)에는 전위 VL이 인가되어, 모든 제2 트랜지스터들이 오프로 된다. 제1 행의 플로팅 게이트부(FG)의 전위는 0 V 또는 V2이다; 따라서, 제2 신호선 S2(1)의 전위를 0 V로 설정함으로써 모든 제2 트랜지스터들이 오프로 될 수 있다. 한편, 워드선 WL(2)에 전위 VL이 인가되면, 제2 행의 플로팅 게이트부(FG)의 전위는 데이터 기입 직후의 전위보다 낮다. 제2 트랜지스터들이 온으로 되는 것을 방지하기 위하여, 제2 신호선 S2(2)의 전위가 워드선 WL(2)의 전위와 동일한 낮은 전위(전위 VL)로 설정된다. 따라서, 모든 제2 트랜지스터가 오프로 될 수 있다.
동작 전압의 예로서, V1=2 V, V2=1.5 V, VH=2 V, 및 VL=-2 V이다.
도 2의 반도체 장치에서는 극히 작은 오프 전류를 갖는 산화물 반도체가 이용되고 있기 때문에, 저장된 데이터가 극히 장기간 동안 보유될 수 있다. 즉, 리프레쉬 동작이 불필요해지거나 리프레쉬 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 경우에도 저장된 데이터가 장기간 유지될 수 있다.
도 2의 반도체 장치는 데이터 기입에 대해 고전압을 요구하지 않고 소자 열화의 문제를 갖지 않는다. 따라서, 도 2의 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되는 기입 사이클의 횟수에 관한 제약을 갖지 않으므로, 상당히 향상된 신뢰성을 가진다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기입되므로, 고속 동작이 용이하게 실현될 수 있다. 또한, 데이터 소거를 위한 동작이 필요하지 않다.
산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 반도체 장치는 산화물 반도체를 포함하는 트랜지스터와 산화물 반도체 이외의 재료를 포함하는 트랜지스터의 조합을 이용함으로써 충분히 고속으로 동작(예를 들어, 데이터 판독 동작)을 행할 수 있다. 게다가, 산화물 반도체 이외의 재료를 포함하는 트랜지스터에 의해 고속 동작이 요구되는 것이 양호한 회로(예를 들어, 논리 회로 및 구동 회로)가 실현될 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 설명된 반도체 장치가 매트릭스로 배치된 반도체 장치의 또 다른 예를 설명한다.
도 5는 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예를 나타낸다; 이 반도체 장치의 구조는 도 2의 구조와는 부분적으로 상이하다.
도 5의 반도체 장치는, m개의 워드선(WL), m개의 소스선(SL), m개의 제1 신호선(S1), n개의 비트선(BL), n개의 제2 신호선(S2), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
각 메모리 셀(1100)은, 제1 트랜지스터, 제2 트랜지스터, 및 용량 소자를 포함한다. 제1 트랜지스터의 게이트 전극, 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자의 한 전극은 서로 접속된다. 소스선(SL)과 제1 트랜지스터의 소스 전극은 서로 접속된다. 비트선(BL)과 제1 트랜지스터의 드레인 전극은 서로 접속된다. 제1 신호선(S1)과 제2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 접속된다. 제2 신호선(S2)과 제2 트랜지스터의 게이트 전극은 서로 접속된다. 워드선(WL)과 용량 소자의 다른 전극은 서로 접속된다.
도 5에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 워드선 WL(i), 소스선 SL(i), 제1 신호선 S1(j), 비트선 BL(j), 및 제2 신호선 S2(j)에 접속된다.
도 5에서, n개의 비트선(BL)은 제1 구동 회로(1111)에 접속된다. n개의 제2 신호선(S2)은 제2 구동 회로(1112)에 접속된다. m개의 제1 신호선(S1)은 제3 구동 회로(1113)에 접속된다. m개의 소스선(SL) 및 m개의 워드선(WL)은 제4 구동 회로(1114)에 접속된다. 여기서, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114)는 별개로 제공된다; 그러나, 여기서 개시된 발명은 이 구조로 한정되지 않는다는 점에 유의한다. 하나의 기능이나 몇 개의 기능을 갖는 구동 회로가 이용될 수도 있다.
도 5의 반도체 장치의 동작은 도 2의 반도체 장치의 동작(도 3 참조)과 유사하다. 동작의 세부사항에 대해 실시형태 2를 참조할 수 있다.
그 다음, 도 6은 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예를 나타낸다; 이 반도체 장치의 구조는 도 2 및 도 5의 구조와는 부분적으로 상이하다.
도 6의 반도체 장치는, m개의 소스선(SL), m개의 제2 신호선(S2), n개의 비트선(BL), n개의 워드선(WL), n개의 제1 신호선(S1), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
도 6에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 소스선 SL(i), 비트선 BL(j), 워드선 WL(j), 제1 신호선 S1(j), 및 제2 신호선 S2(i)에 접속된다.
도 6에서, n개의 비트선(BL) 및 n개의 워드선(WL)은 제1 구동 회로(1111)에 접속된다. n개의 제1 신호선(S1)은 제2 구동 회로(1112)에 접속된다. m개의 제2 신호선(S2)은 제3 구동 회로(1113)에 접속된다. m개의 소스선(SL)은 제4 구동 회로(1114)에 접속된다. 여기서, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114)는 별개로 제공된다; 그러나, 여기서 개시된 발명은 이 구조로 한정되지 않는다는 점에 유의한다. 하나의 기능이나 몇 개의 기능을 갖는 구동 회로가 이용될 수도 있다.
그 다음, 기입 동작 및 판독 동작을 도 7의 타이밍도를 참조하여 설명한다.
간소화를 위해 2행×2열의 반도체 장치의 동작을 설명할 것이지만, 여기서 개시된 발명은 이것으로 한정되지 않는다는 점에 유의한다.
도 7은 도 6의 반도체 장치의 동작을 나타낸다. 도 7에서, S1(1) 및 S1(2)는 제1 신호선(S1)의 전위이다; S2(1) 및 S2(2)는 제2 신호선(S2)의 전위이다; BL(1) 및 BL(2)은 비트선(BL)의 전위이다; WL(1) 및 WL(2)은 워드선(WL)의 전위이다; 그리고, SL(1) 및 SL(2)은 소스선(SL)의 전위이다.
제1 행의 메모리 셀 1100(1, 1) 및 1100(1, 2)로의 데이터 기입과, 제1 행의 메모리 셀 1100(1, 1) 및 1100(1, 2)로부터의 데이터 판독을 설명한다. 이하의 설명에서는, 메모리 셀 1100(1, 1)에 기입되는 데이터가 "1"이고 메모리 셀 1100(1, 2)에 기입되는 데이터는 "0"인 것으로 가정한다는 점에 유의한다.
우선, 기입 동작을 설명한다. 제1 행의 데이터 기입 기간에서, 제1 행의 제2 신호선 S2(1)에 전위 V1이 인가되어 제1 행의 제2 트랜지스터들이 온으로 된다. 또한, 제2 행의 제2 신호선 S2(2)에 전위 0 V가 인가되어 제2 행의 제2 트랜지스터들이 오프로 된다.
또한, 제1 열의 제1 신호선 S1(1)에 전위 V2가 인가되고, 제2 열의 제1 신호선 S1(2)에 전위 0 V가 인가된다.
그 결과, 메모리 셀 1100(1, 1)의 플로팅 게이트부(FG)에는 전위 V2가 인가되고, 메모리 셀 1100(1, 2)의 플로팅 게이트부(FG)에는 전위 0 V가 인가된다. 여기서, 전위 V2는 제1 트랜지스터의 임계 전압보다 높다. 그 다음, 제1 행의 제2 신호선 S2(1)의 전위는 0 V에 설정되어, 제1 행의 제2 트랜지스터들이 오프로 된다; 따라서, 기입이 완료된다.
워드선 WL(1) 및 WL(2)는 0 V에 설정된다는 점에 유의한다. 기입의 끝에서, 제1 신호선 S1의 전위가 변하기 전에, 제1 행의 제2 신호선 S2(1)의 전위가 0 V에 설정된다. 기입 후에, 메모리 셀의 임계 전압은, 데이터 "0"이 기입된 경우에는 Vw0이고, 데이터 "1"이 기입된 경우에는 Vw1이다. 여기서, 메모리 셀의 임계 전압이란, 제1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항 상태를 변화시키는, 워드선(WL)에 접속된 단자의 전압을 의미한다. 여기서, Vw0＞0＞Vw1을 만족한다는 점에 유의한다.
그 다음, 판독 동작을 설명한다. 판독 동작이 개시되기 이전에, 비트선 BL(1), 비트선 BL(2), 소스선 SL(1), 및 소스선 SL(2)은 전위 V3로 미리 프리차지된다. 또한, 제1 행의 워드선 WL(1)과 제2 행의 워드선 WL(2)에 전위 0 V가 인가된다.
이 상태에서, 플로팅 게이트부(FG)의 전위는 0 V 또는 전위 V2이며, 제1 트랜지스터의 소스 전극 및 드레인 전극은 전위 V3를 가진다. 전위 V3가 전위 V2 및 0 V보다 높아서, 모든 제1 트랜지스터들이 오프로 된다. 판독 동작은 이 상태에서 실시된다.
제1 행의 데이터 판독 기간에서, 제1 행의 소스선 SL(1)의 전위는 0 V로 저하된다. 이 때, 제1 행에서, 데이터 "0"이 저장되어 있는 메모리 셀 1100(1, 2)의 제1 트랜지스터는, 게이트 전극이 0 V, 소스 전극이 0 V, 드레인 전극이 전위 V3를 갖기 때문에 오프이다; 반면, 데이터 "1"이 저장되어 있는 메모리 셀 1100(1, 1)의 제1 트랜지스터는, 게이트 전극이 전위 V2, 소스 전극이 0 V, 드레인 전극이 전위 V3를 갖기 때문에 온이다.
그 결과, 메모리 셀 1100(1, 1)의 제1 트랜지스터가 온이기 때문에, 비트선 BL(1)에 프리차지된 전하는 메모리 셀 1100(1, 1)의 제1 트랜지스터를 통해 방전되어, 비트선 BL(1)의 전위는 V3로부터 저하한다. 한편, 메모리 셀 1100(1, 2)의 제1 트랜지스터가 오프이기 때문에, 비트선 BL(2)와 소스선 SL(2) 사이에 프리차지된 전하는 유지되고 비트선 BL(2)의 전위는 V3로 남아 있다. 비트선 BL(1)과 비트선 BL(2)에 접속된 판독 회로를 이용하여, 비트선(BL)의 전위차에 따라 데이터가 판독될 수 있다.
도 8은 도 4와는 상이한 판독 회로를 나타낸다. 이 판독 회로는 비트선 BL(1) 및 비트선 BL(2)에 접속되고 있다. 판독 회로로서 도 8에 나타낸 회로를 이용하는 경우의 출력 전위를 설명한다. 도 8의 판독 회로에서, 비트선(BL)으로의 전위 V3의 프리차지는, 프리차지 신호(Φpc)에 의해 제어되는 스위치를 이용하여 제어된다. 또한, 비트선(BL)과 센스 증폭기의 한 입력 사이의 접속은 판독 인에이블 신호(RE 신호)에 의해 제어되는 스위치를 이용하여 제어된다. 센스 증폭기의 또 다른 입력에는 전위 V4가 인가된다.
판독 동작시에는, 비트선 BL(1)의 전하는 메모리 셀 1100(1, 1)을 통해 방전되어 비트선 BL(1)의 전위가 저하된다; 따라서, 비트선 BL(1)의 전위는 전위 V4보다 낮아지고 출력 D(1)은 하이-레벨 신호가 된다. 비트선 BL(2)에는 전위 V3가 유지되기 때문에, 비트선 BL(1)의 전위는 전위 V4보다 높아지고, 출력 D(2)는 로우-레벨 신호가 된다. 전위 V4는 전위 V3보다 낮다. 또한, 전위 V4는 전위 V2보다 높은 것이 바람직하다.
판독 동작 동안에, 제2 신호선 S2(1)과 제2 신호선 S2(2)에는 전위 0 V가 인가되어, 모든 제2 트랜지스터들이 오프로 된다.
동작 전압의 예로서, V1=2 V, V2=1.5 V, V3=3 V, 및 V4=2 V이다.
그 다음, 도 9는 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예이다; 이 반도체 장치의 구조는 도 2, 도 5 및 도 6의 구조와는 부분적으로 상이하다.
도 9의 반도체 장치는, m개의 소스선(SL), m개의 제1 신호선(S1), n개의 비트선(BL), n개의 워드선(WL), n개의 제2 신호선(S2), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
도 9에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 소스선 SL(i), 비트선 BL(j), 워드선 WL(j), 제1 신호선 S1(i), 및 제2 신호선 S2(j)에 접속된다.
도 9에서, n개의 비트선(BL) 및 n개의 워드선(WL)은 제1 구동 회로(1111)에 접속된다. n개의 제2 신호선(S2)은 제2 구동 회로(1112)에 접속된다. m개의 제1 신호선(S1)은 제3 구동 회로(1113)에 접속된다. m개의 소스선(SL)은 제4 구동 회로(1114)에 접속된다.
그 다음, 도 10은 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예를 나타낸다; 이 반도체 장치의 구조는 도 2, 도 5, 도 6, 및 도 9의 구조와는 부분적으로 상이하다. 도 10의 반도체 장치는, 소스선(SL) 및 비트선(BL)의 방향에 있어서, 도 2, 도 5, 도 6, 및 도 9의 반도체 장치와 상이하다.
도 10의 반도체 장치는, m개의 워드선(WL), m개의 비트선(BL), m개의 제2 신호선(S2), n개의 소스선(SL), n개의 제1 신호선(S1), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
도 10에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 소스선 SL(j), 워드선 WL(i), 비트선 BL(i), 제1 신호선 S1(j), 및 제2 신호선 S2(i)에 접속된다.
도 10에서, n개의 소스선(SL)은 제1 구동 회로(1111)에 접속된다. n개의 제1 신호선(S1)은 제2 구동 회로(1112)에 접속된다. m개의 제2 신호선(S2)은 제3 구동 회로(1113)에 접속된다. m개의 워드선(WL) 및 m개의 비트선(BL)은 제4 구동 회로(1114)에 접속된다.
그 다음, 도 11은 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예를 나타낸다; 이 반도체 장치의 구조는 도 2, 도 5, 도 6, 도 9, 및 도 10의 구조와는 부분적으로 상이하다.
도 11의 반도체 장치는, m개의 워드선(WL), m개의 비트선(BL), m개의 제1 신호선(S1), n개의 소스선(SL), n개의 제2 신호선(S2), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
도 11에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 소스선 SL(j), 비트선 BL(i), 워드선 WL(i), 제1 신호선 S1(i), 및 제2 신호선 S2(j)에 접속된다.
도 11에서, n개의 소스선(SL)은 제1 구동 회로(1111)에 접속된다. n개의 제2 신호선(S2)은 제2 구동 회로(1112)에 접속된다. m개의 제1 신호선(S1)은 제3 구동 회로(1113)에 접속된다. m개의 비트선(BL) 및 m개의 워드선(WL)은 제4 구동 회로(1114)에 접속된다.
그 다음, 도 12는 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예를 나타낸다; 이 반도체 장치의 구조는 도 2, 도 5, 도 6, 및 도 9 내지 도 11의 구조와는 부분적으로 상이하다.
도 12의 반도체 장치는, m개의 비트선(BL), m개의 제2 신호선(S2), n개의 워드선(WL), n개의 소스선(SL), n개의 제1 신호선(S1), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
도 12에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 소스선 SL(j), 비트선 BL(i), 워드선 WL(j), 제1 신호선 S1(j), 및 제2 신호선 S2(i)에 접속된다.
도 12에서, n개의 소스선(SL) 및 n개의 워드선(WL)은 제1 구동 회로(1111)에 접속된다. n개의 제1 신호선(S1)은 제2 구동 회로(1112)에 접속된다. m개의 제2 신호선(S2)은 제3 구동 회로(1113)에 접속된다. m개의 비트선(BL)은 제4 구동 회로(1114)에 접속된다.
그 다음, 도 13은 m×n 비트의 기억 용량을 갖는 반도체 장치의 회로도의 예이다; 이 반도체 장치의 구조는 도 2, 도 5, 도 6, 및 도 9 내지 도 12의 구조와는 부분적으로 상이하다.
도 13의 반도체 장치는, m개의 비트선(BL), m개의 제1 신호선(S1), n개의 워드선(WL), n개의 소스선(SL), n개의 제2 신호선(S2), 및 복수의 메모리 셀(1100)이 m개(행)(수직 방향) × n개(열)(수평 방향)(m 및 n은 자연수)의 매트릭스로 배치된 메모리 셀 어레이와, 제1 구동 회로(1111), 제2 구동 회로(1112), 제3 구동 회로(1113), 및 제4 구동 회로(1114) 등의 주변 회로를 포함한다. 여기서, 실시형태 1에서 설명된 구성(도 1의 (a1)의 구성)이 메모리 셀(1100)에 적용된다.
도 13에서, i행 j열의 메모리 셀 1100(i, j)(i는 1 내지 m의 정수, j는 1 내지 n의 정수)는, 소스선 SL(j), 비트선 BL(i), 워드선 WL(j), 제1 신호선 S1(i), 및 제2 신호선 S2(j)에 접속된다.
도 13에서, n개의 소스선(SL) 및 n개의 워드선(WL)은 제1 구동 회로(1111)에 접속된다. n개의 제2 신호선(S2)은 제2 구동 회로(1112)에 접속된다. m개의 제1 신호선(S1)은 제3 구동 회로(1113)에 접속된다. m개의 비트선(BL)은 제4 구동 회로(1114)에 접속된다.
도 5, 도 12, 및 도 13의 반도체 장치의 동작은 도 2의 반도체 장치의 동작(도 3 참조)과 유사하다. 동작의 세부사항에 대해 실시형태 2를 참조할 수 있다. 또한, 도 9 내지 도 11의 반도체 장치의 동작은 도 6의 반도체 장치의 동작(도 7 참조)과 유사하다. 동작의 세부사항에 대해 도 7을 참조할 수 있다.
도 5, 도 6, 및 도 9 내지 도 13의 반도체 장치에서는 극히 작은 오프 전류를 갖는 산화물 반도체가 이용되고 있기 때문에, 저장된 데이터가 극히 장기간 동안 보유될 수 있다. 즉, 리프레쉬 동작이 불필요해지거나 리프레쉬 동작의 빈도가 극히 낮아질 수 있기 때문에 전력 소비가 충분히 저감될 수 있다. 게다가, 전력이 공급되지 않는 경우에도 저장된 데이터가 장기간 유지될 수 있다.
도 5, 도 6, 및 도 9 내지 도 13의 반도체 장치는 데이터 기입에 대해 고전압을 요구하지 않고 소자 열화의 문제를 갖지 않는다. 따라서, 도 5, 도 6, 및 도 9 내지 도 13의 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되는 기입 사이클의 횟수에 관한 제약을 갖지 않으므로, 상당히 향상된 신뢰성을 가진다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기입되므로, 고속 동작이 용이하게 실현될 수 있다. 또한, 데이터 소거를 위한 동작이 필요하지 않다.
산화물 반도체 이외의 재료를 이용한 트랜지스터는 충분히 고속으로 동작할 수 있기 때문에, 반도체 장치는 산화물 반도체를 포함하는 트랜지스터와 산화물 반도체 이외의 재료를 포함하는 트랜지스터의 조합을 이용함으로써 충분히 고속으로 동작(예를 들어, 데이터 판독 동작)을 행할 수 있다. 게다가, 산화물 반도체 이외의 재료를 포함하는 트랜지스터에 의해 고속 동작이 요구되는 것이 양호한 회로(예를 들어, 논리 회로 및 구동 회로)가 실현될 수 있다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터 양쪽 모두를 포함함으로써, 신규한 특징을 갖는 반도체 장치가 실현될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는, 여기서 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 14의 (a) 및 (b), 도 15의 (a) 내지 (h), 및 도 16의 (a) 내지 (e)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 14의 (a) 및 (b)는 반도체 장치의 구조예를 나타낸다. 도 14의 (a)는 반도체 장치의 단면을 나타내고, 도 14의 (b)는 반도체 장치의 평면도를 나타낸다. 여기서, 도 14의 (a)는 도 14의 (b)의 라인 A1-A2 및 라인 B1-B2를 따른 단면에 대응한다. 도 14의 (a) 및 (b)에 나타낸 반도체 장치는, 하부에 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)와 상부에 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 전술된 트랜지스터들이 n채널형 트랜지스터이지만, p채널형 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다. 여기서 개시된 발명의 기술적인 본질은, 데이터 보유를 위해 트랜지스터(162)에서 산화물 반도체를 이용하는 것이다; 따라서, 반도체 장치의 구체적인 구조는 반드시 여기서 설명된 구조로 한정되는 것은 아니다.
도 14의 (a) 및 도 14의 (b)의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 개재시킨 불순물 영역(114) 및 고농도 도핑된 영역(120)(이들 영역들을 집합적으로 단순히 불순물 영역이라고도 할 수 있음), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108a), 게이트 절연층(108a) 위에 제공된 게이트 전극(110a), 및 불순물 영역에 전기적으로 접속된 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)을 포함한다.
여기서, 게이트 전극(110a)의 측면에는 측벽 절연층(118)이 제공된다. 기판(100)의 표면에 수직인 방향으로부터 보았을 때, 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에 고농도 도핑된 영역(120)이 배치된다. 금속 화합물 영역(124)은 고농도 도핑된 영역(120)에 접하여 제공된다. 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공된다. 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)은, 층간 절연층(126 및 128)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 소스/드레인 전극(130a 및 130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 도핑된 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 소스/드레인 전극(130a) 및 소스/드레인 전극(130b) 위에는, 각각, 배선(142c) 및 배선(142d)이 제공된다. 전극(130c)은 층간 절연층(126 및 128)에 형성된 개구에서 게이트 전극(110a)에 전기적으로 접속된다. 트랜지스터(160)의 고집적화 등을 실현하기 위해 일부 경우에는 측벽 절연층(118)이 형성되지 않는다는 점에 유의한다.
도 14의 (a) 및 (b)의 트랜지스터(162)는, 층간 절연층(128) 위에 제공된 소스/드레인 전극(142a) 및 소스/드레인 전극(142b); 소스/드레인 전극(142a 및 142b)에 전기적으로 접속된 산화물 반도체층(144); 소스/드레인 전극(142a 및 142b)과 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 산화물 반도체층(144)과 중첩하도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다. 트랜지스터(162)의 소스/드레인 전극(142a)은 전극(130c)을 통해 트랜지스터(160)의 게이트 전극에 접속된다.
여기서, 산화물 반도체층(144)은, 수소 등의 불순물을 충분히 제거하고 충분한 산소를 공급함으로써 고순도화된 산화물 반도체층인 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS：secondary ion mass spectrometry)에 의해 측정된다는 점에 유의한다. 수소 농도의 충분한 저감에 의해 고순도화되고 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭의 결함 준위가 저감된 산화물 반도체층(144)은, 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만의 캐리어 농도를 가진다. 예를 들어, 실온에서의 트랜지스터(162)의 오프 전류(여기서는, 단위 채널폭(1 ㎛)당)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다. 이런 방식으로, 진성(i형화) 또는 실질적으로 진성의 산화물 반도체로 된 산화물 반도체를 이용함으로써, 극히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
도 14의 (a) 및 (b)의 트랜지스터(162)에서는, 산화물 반도체층(144)이 섬 형상으로 가공되지 않아서, 가공을 위한 에칭에 기인한 산화물 반도체층(144)의 오염이 방지될 수 있다는 점에 유의한다.
용량 소자(164)는, 소스/드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 소스/드레인 전극(142a)은 용량 소자(164)의 전극들 중 하나로서 기능하고, 전극(148b)은 용량 소자(164)의 전극들 중 다른 하나로서 기능한다.
도 14의 (a) 및 (b)의 용량 소자(164)에서 산화물 반도체층(144)과 게이트 절연층(146)이 적층되면, 소스/드레인 전극(142a)과 전극(148b) 사이에 충분한 절연성을 얻는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164)에서, 소스/드레인 전극(142a 및 142b)의 단부(edge)는 테이퍼링되는(tapered) 것이 바람직하다는 점에 유의한다. 여기서, 테이퍼링 각도는, 예를 들어, 30° 내지 60°이다. 테이퍼링 각도란, 테이퍼링된 층을 그 단면(기판의 표면에 수직인 면)에 수직인 방향에서 관찰한 경우, 테이퍼링된 층(예를 들어, 소스/드레인 전극(142a))의 측면 및 하부면 사이의 경사각을 말한다는 점에 유의한다. 소스/드레인 전극(142a 및 142b)의 단부가 테이퍼링되면, 산화물 반도체층(144)에 의한 소스/드레인 전극(142a 및 142b)의 피복성이 향상되고 절단이 방지될 수 있다.
트랜지스터(162) 및 용량 소자(164) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법의 예>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 우선, 이하에서 도 15의 (a) 내지 (h)를 참조하여 하부 트랜지스터(160)의 제조 방법을 설명한 다음, 도 16의 (a) 내지 (e)를 참조하여 상부 트랜지스터(162)의 제조 방법을 설명한다.
<하부 트랜지스터 제조 방법>
우선, 반도체 재료를 포함하는 기판(100)이 준비된다(도 15의 (a) 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; SOI 기판 등이 이용될 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 이용하는 예를 설명한다. 용어 "SOI 기판"이란, 일반적으로, 절연면 위에 실리콘 반도체 층이 제공된 기판을 의미한다는 점에 유의한다. 본 명세서 등에서, 용어 "SOI 기판"이란, 절연면 위에 실리콘 이외의 재료를 포함하는 반도체층이 제공된 기판도 의미한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘층으로 한정되지 않는다. 또한, SOI 기판은, 유리 기판 등의 절연 기판 위에, 절연층을 사이에 두고, 반도체층이 제공된 기판일 수 있다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크로서 역할하는 보호층(102)이 형성된다(도 15의 (a) 참조). 보호층(102)으로서, 예를 들어, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘 등을 이용하여 형성된 절연층이 이용될 수 있다. 이 단계의 이전 또는 이후에, 트랜지스터의 임계 전압을 제어하기 위하여, n형 도전성을 부여하는 불순물 원소나 p형 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 점에 유의한다. 기판(100)에 포함된 반도체 재료가 실리콘인 경우, n형 도전성을 부여하는 불순물로서, 인이나 비소 등이 이용될 수 있다. p형 도전성을 부여하는 불순물로서는, 붕소, 알루미늄, 갈륨 등이 이용될 수 있다.
그 다음, 마스크로서 보호층(102)을 이용한 에칭에 의해, 보호층(102)으로 덮이지 않은 영역(즉, 노출된 영역)의 기판(100)의 일부가 제거된다. 이 에칭에 의해, 다른 반도체 영역들과는 분리된 반도체 영역(104)이 형성된다(도 15의 (b) 참조). 에칭으로서, 건식 에칭을 실시하는 것이 바람직하지만, 습식 에칭을 실시할 수도 있다. 에칭 가스 및 에칭액(etchant)은 에칭되는 층의 재료에 따라 적절히 선택될 수 있다.
그 다음, 반도체 영역(104)을 덮도록 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역에서 선택적으로 제거되어, 소자 분리 절연층(106)이 형성된다(도 15의 (b) 참조). 절연층은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된다. 절연층을 제거하기 위한 방법으로서, CMP 등의 연마 처리와 에칭 처리 중 임의의 것이 이용될 수 있다. 반도체 영역(104)의 형성 후 또는 소자 분리 절연층(106)의 형성 후에 보호층(102)이 제거된다는 점에 유의한다.
그 다음, 반도체 영역(104) 위에 절연층이 형성되고, 절연층 위에 도전 재료를 포함하는 층이 형성된다.
절연층은 이후에 게이트 절연층으로서 역할한다. 절연층은, CVD법, 스퍼터링법 등에 의해 형성된, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy (x＞0, y＞0)) 등을 포함하는 막을 포함하는 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 대안으로서, 절연층은, 고밀도 플라즈마 처리나 열산화 처리에 의해 반도체 영역(104)의 표면을 산화 또는 질화하는 방식으로 형성될 수도 있다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, 또는 Xe 등의 희가스와, 산소, 산화 질소, 암모니아, 질소, 또는 수소 등과의 혼합 가스를 이용하여 실시될 수 있다. 절연층의 두께는 예를 들어 1 nm 내지 100 nm일 수 있으며, 10 nm 내지 50 nm인 것이 바람직하다.
도전 재료를 포함하는 층은, 알루미늄, 구리, 티타늄, 탄탈, 또는 텅스텐 등의 금속 재료를 이용하여 형성될 수 있다. 대안으로서, 도전 재료를 포함하는 층은, 다결정 실리콘 등의 반도체 재료를 이용하여 형성될 수도 있다. 도전 재료를 포함하는 층을 형성하는 방법에 관해서는 특별한 제한이 없으며, 증착법, CVD법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법이 이용될 수 있다. 본 실시형태는, 도전 재료를 포함하는 층이 금속 재료를 이용하여 형성되는 경우의 예를 나타내고 있다는 점에 유의한다.
그 후, 절연층과 도전 재료를 포함하는 층이 선택적으로 에칭되어, 게이트 절연층(108a) 및 게이트 전극(110a)이 형성된다(도 15의 (c) 참조).
그 다음, 게이트 전극(110a)을 덮는 절연층(112)이 형성된다(도 15의 (c) 참조). 그 다음, 반도체 영역(104)에 인(P), 비소(As) 등이 첨가되어, 얕은 접합 깊이를 갖는 불순물 영역(114)이 형성된다(도 15의 (c) 참조). 여기서는 n-채널 트랜지스터를 형성하기 위하여 인이나 비소가 첨가되지만, p-채널 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소가 첨가될 수도 있다는 점에 유의한다. 불순물 영역(114)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108a) 아래에는 채널 형성 영역(116)이 형성된다(도 15의 (c) 참조). 여기서, 첨가되는 불순물의 농도는 적절히 설정될 수 있다; 반도체 소자의 크기가 극히 줄어드는 경우 그 농도를 증가시키는 것이 바람직하다. 여기서는, 절연층(112)의 형성 후에 불순물 영역(114)이 형성되는 단계가 이용되고 있다; 그러나, 불순물 영역(114)의 형성 후에 절연층(112)이 형성될 수도 있다.
그 다음, 측벽 절연층(118)이 형성된다(도 15의 (d) 참조). 측벽 절연층(118)은, 절연층(112)을 덮도록 절연층을 형성한 다음 그 절연층에 고도의 이방성 에칭을 실시함으로써 자기정렬적 방식으로 형성될 수 있다. 이 때, 절연층(112)을 부분적으로 에칭하여 게이트 전극(110a)의 상부면과 불순물 영역(114)의 상부면을 노출시키는 것이 바람직하다. 트랜지스터의 고집적화 등을 실현하기 위해 일부 경우에는 측벽 절연층(118)이 형성되지 않는다는 점에 유의한다.
그 다음, 게이트 전극(110a), 불순물 영역(114), 측벽 절연층(118) 등을 덮도록 절연층이 형성된다. 그 다음, 절연층이 불순물 영역(114)에 접하는 영역에 인(P), 비소(As) 등이 첨가되어, 고농도 도핑된 영역(120)이 형성된다(도 15의 (e) 참조). 그 후, 절연층이 제거되고, 게이트 전극(110a), 측벽 절연층(118), 고농도 도핑된 영역(120) 등을 덮도록 금속층(122)이 형성된다(도 15의 (e) 참조). 진공 증착법, 스퍼터링법, 또는 스핀 코팅법 등의 다양한 성막법에 의해 금속층(122)이 형성될 수 있다. 금속층(122)은, 반도체 영역(104)에 포함된 반도체 재료와의 반응에 의해 저저항 금속 화합물이 되는 금속 재료를 이용하여 형성되는 것이 바람직하다. 이러한 금속 재료의 예로서는, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 및 백금이 있다.
그 다음, 열 처리가 실시되어 금속층(122)이 반도체 재료와 반응한다. 따라서, 고농도 도핑된 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 15의 (f) 참조). 게이트 전극(110a)이 다결정 실리콘 등을 이용하여 형성되는 경우에는, 게이트 전극(110a)이 금속층(122)에 접하는 영역에도 금속 화합물 영역이 형성된다는 점에 유의한다.
열 처리로서, 예를 들어, 플래시 램프(flash lamp)를 이용한 조사가 이용될 수 있다. 물론 또 다른 열 처리 방법이 이용될 수도 있지만, 금속 화합물의 형성을 위한 화학 반응의 제어성을 향상시키기 위하여 극히 짧은 시간 동안 열 처리를 달성할 수 있는 방법이 이용되는 것이 바람직하다. 금속 화합물 영역은 금속 재료와 반도체 재료의 반응에 의해 형성되며, 충분히 높은 도전성을 가진다는 점에 유의한다. 금속 화합물 영역의 형성은 전기 저항을 충분히 저감시키고 소자 특성을 향상시킬 수 있다. 금속 화합물 영역(124)이 형성된 후, 금속층(122)은 제거된다는 점에 유의한다.
그 다음, 상기 단계들에서 형성된 구성요소들을 덮도록 층간 절연층(126) 및 층간 절연층(128)이 형성된다(도 15의 (g) 참조). 층간 절연층(126 및 128)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 이용하여 형성될 수 있다. 또한, 층간 절연층(126 및 128)은, 폴리이미드나 아크릴 등의 유기 절연 재료를 이용하여 형성될 수 있다. 본 실시형태에서는, 층간 절연층(126 및 128)의 적층 구조가 이용되고 있다; 그러나, 여기서 개시된 발명의 한 실시형태는 이 예로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상을 포함하는 적층 구조가 이용될 수도 있다. 층간 절연층(128)의 형성 후, 층간 절연층(128)의 표면이, CMP, 에칭 등에 의해 평탄화되는 것이 바람직하다.
그 후, 금속 화합물 영역(124)에 도달하는 개구가 층간 절연층에 형성되고, 그 개구에 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)이 형성된다(도 15의 (h) 참조). 소스/드레인 전극(130a 및 130b)은, 예를 들어, 다음과 같은 방식으로 형성될 수 있다: PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭, 또는 CMP 등에 의해 제거된다.
구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구에 매립되도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성된 면 위에 형성된 산화막(예를 들어, 자연 산화막 등)을 환원시켜 하부 전극(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 감소시키는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수도 있다.
도전층의 일부를 제거하여 형성된 소스/드레인 전극(130a 및 130b)이 형성되는 경우, 그 표면이 평탄하게 되도록 가공하는 것이 바람직하다는 점에 유의한다. 예를 들어, 개구를 포함한 영역에 얇은 티타늄막이나 얇은 질화 티타늄막이 형성된 다음, 개구에 매립되도록 텅스텐막이 형성되는 경우, 후속하는 CMP에 의해, 과도한 텅스텐, 티타늄, 질화 티타늄 등이 제거될 수 있고, 그 표면의 평탄성이 향상될 수 있다. 소스/드레인 전극(130a 및 130b)을 포함하는 표면이 이러한 방식으로 평탄화되어, 이후의 단계들에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다.
여기서는, 금속 화합물 영역(124)에 접하는 소스/드레인 전극(130a 및 130b) 만이 도시되어 있다; 그러나, 이 단계에서, 게이트 전극(110a)에 접하는 전극 등도 역시 형성될 수 있다는 점에 유의한다. 소스/드레인 전극(130a 및 130b)에 대해 이용되는 재료에 관해서는 특별한 제한은 없고, 다양한 도전 재료가 이용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐 등의 도전성 재료가 이용될 수 있다. 또한, 이후에 실시되는 열 처리를 고려하여, 소스/드레인 전극(130a 및 130b)은 이 열 처리를 견디기에 충분히 높은 내열성을 갖는 재료를 이용하여 형성되는 것이 바람직하다.
상기 공정을 통해, 반도체 재료를 포함하는 기판(100)을 이용하는 트랜지스터(160)가 형성된다(도 15의 (h) 참조). 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)는 용이하게 고속으로 동작할 수 있다.
상기 공정 후에 전극, 배선, 절연층 등이 추가로 형성될 수도 있다는 점에 유의한다. 배선이, 층간 절연층 및 도전층을 포함하는 적층 구조의 다층 구조를 갖는 경우, 고도로 집적된 반도체 장치가 제공될 수 있다.
<상부 트랜지스터 제조 방법>
그 다음, 층간 절연층(128) 위에 트랜지스터(162)를 제조하는 공정을 도 16의 (a) 내지 (e)를 참조하여 설명한다. 도 16의 (a) 내지 (e)는, 층간 절연층(128) 위에 전극, 트랜지스터(162) 등을 제조하는 단계를 나타낸다; 따라서, 트랜지스터(162) 아래에 위치한 트랜지스터(160) 등은 생략된다는 점에 유의한다.
우선, 층간 절연층(128) 위에 도전층이 형성되고 선택적으로 에칭되어, 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)이 형성된다(도 16의 (a) 참조).
도전층은 스퍼터링법 등의 PVD법, 또는 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 도전층에 대한 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 및/또는 베릴륨 중 하나 또는 조합이 이용될 수도 있다. 대안으로서, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소와 조합된 알루미늄이 이용될 수도 있다.
도전층은 단층 구조 또는 2층 이상을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 도전층은, 티타늄막이나 질화 티타늄막의 단층 구조; 실리콘을 포함하는 알루미늄막의 단층 구조; 알루미늄막 위에 티타늄막이 적층된 2층 구조; 질화 티타늄막 위에 티타늄막이 적층된 2층 구조; 또는 티타늄막과 알루미늄막과 티타늄막이 이 순서로 적층된 3층 구조를 가질 수 있다. 도전층이 티타늄막이나 질화 티타늄막의 단층 구조를 갖는 경우, 도전층이 테이퍼링된 소스/드레인 전극(142a 및 142b)으로 용이하게 가공된다는 이점이 있다.
대안으로서, 도전성 금속 산화물을 이용하여 도전층이 형성될 수도 있다. 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 및 산화 주석의 합금(In2O3-SnO2, 때때로 ITO라고 함), 산화 인듐 및 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함하는 이들 금속 산화물 재료들 중 임의의 것이 이용될 수 있다.
형성되는 소스/드레인 전극(142a 및 142b)의 단부(edge)가 테이퍼링되도록 도전층이 에칭되는 것이 바람직하다. 여기서, 테이퍼링 각도는, 예를 들어, 30° 내지 60°인 것이 바람직하다. 소스/드레인 전극(142a 및 142b)의 단부가 테이퍼링되도록 에칭이 실시되면, 이후에 형성되는 게이트 절연층(146)에 의한 소스/드레인 전극(142a 및 142b)의 피복성이 향상되고 절단이 방지될 수 있다.
트랜지스터의 채널 길이(L)는, 소스/드레인 전극(142a)의 하단부와, 소스/드레인 전극(142b)의 하단부 사이의 간격에 의해 결정된다. 25 nm 미만의 채널 길이(L)를 갖는 트랜지스터가 형성되는 경우에 이용되는 마스크를 형성하기 위해 노광이 실시되는 경우, 수 나노미터 내지 수십 나노미터의 짧은 파장을 갖는 초자외선을 이용하는 것이 바람직하다. 초자외선을 이용한 노광의 해상도는 높으며, 초점 심도가 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)가 10 nm 내지 1000 nm (1 ㎛)의 범위가 될 수 있어서, 회로의 동작 속도가 증가될 수 있다. 또한, 트랜지스터의 크기 감소에 의해 반도체 장치의 전력 소비가 저감될 수 있다.
층간 절연층(128) 위에는, 베이스(base)로서 기능하는 절연층이 제공될 수도 있다. 절연층은 PVD법, CVD법 등에 의해 형성될 수 있다.
절연층은 소스/드레인 전극(142a 및 142b) 위에 형성될 수도 있다. 절연층을 제공함으로써, 이후에 형성되는 게이트 전극과 소스/드레인 전극(142a 및 142b) 사이의 기생 용량이 저감될 수 있다.
그 다음, 소스/드레인 전극(142a 및 142b)을 덮도록 산화물 반도체층(144)이 형성된다(도 16의 (b) 참조).
산화물 반도체층(144)은, 4 금속 원소의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체; 3 금속 원소의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, 또는 Sn-Al-Zn-O계 산화물 반도체막; 2 금속 원소의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, 또는 In-Mg-O계 산화물 반도체; 또는 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등의 산화물 반도체를 이용하여 형성될 수 있다.
특히, In-Ga-Zn-O계 산화물 반도체 재료는, 전계가 인가되지 않을 때 충분히 높은 저항을 가지며 충분히 작은 오프 전류를 실현할 수 있고, 높은 전계 효과 이동도를 가진다; 따라서, In-Ga-Zn-O계 산화물 반도체 재료는 반도체 장치에 이용되는 반도체 재료로서 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 대표적인 예는, InGaO3(ZnO)m (m＞0)로 표기되는 재료이다. 또한, Ga 대신에 M을 이용하여, InMO3(ZnO)m (m > 0)로 표기되는 산화물 반도체 재료가 있다. 여기서, M은, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, 또는 Ga 및 Co일 수도 있다. 전술된 조성은 산화물 반도체 재료가 갖는 결정 구조로부터 도출되며, 단지 예일 뿐이라는 점에 유의한다.
스퍼터링법에 의해 산화물 반도체층(144)을 형성하기 위한 타겟으로서, In:Ga:Zn=1:x:y(x는 0이상, y는 0.5 내지 5)의 조성비로 표기될 수 있는 타겟을 이용하는 것이 바람직하다. 즉, 예를 들어, In2O3：Ga2O3：ZnO=1：1：2［몰비］의 조성비를 갖는 타겟이 이용될 수 있다. 또한, In2O3：Ga2O3：ZnO=1：1：1［몰비］의 조성비를 갖는 타겟, In2O3：Ga2O3：ZnO=1：1：4［몰비］의 조성비를 갖는 타겟, 또는 In2O3：Ga2O3：ZnO=1：0：2［몰비］의 조성비를 갖는 타겟이 이용될 수 있다.
본 실시형태에서는, 아몰퍼스 구조를 갖는 산화물 반도체층(144)이 In-Ga-Zn-O계의 금속 산화물 타겟을 이용하여 스퍼터링법에 의해 형성될 수 있다.
금속 산화물 타겟 내의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상이다. 높은 상대 밀도를 갖는 금속 산화물 타겟의 이용은, 치밀한 구조를 갖는 산화물 반도체층(144)의 형성을 가능케 한다.
산화물 반도체층(144)의 형성 분위기는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기인 것이 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거되어, 불순물 농도가 1 ppm 이하(바람직하게는 10 ppb 이하)로 저감된 고순도 가스 분위기를 이용하는 것이 바람직하다.
산화물 반도체층(144)이 형성될 때, 예를 들어, 감압 상태에서 유지된 처리 챔버에 피처리물을 보관 유지하고, 피처리물의 온도가 100℃이상 550℃미만, 바람직하게는 200℃ 내지 400℃가 되도록 피처리물을 가열한다. 대안으로서, 산화물 반도체층(144)의 형성시의 피처리물의 온도는 실온일 수도 있다. 그 다음, 처리 챔버 내의 수분이 제거되면서 수소, 물 등이 제거된 스퍼터링 가스가 도입되고, 전술된 타겟을 이용하여 산화물 반도체층(144)이 형성된다. 피처리물이 가열되면서 산화물 반도체층(144)이 형성되면, 산화물 반도체층(144)에 포함되는 불순물이 저감될 수 있다. 또한, 스퍼터링에 기인한 손상이 저감될 수 있다. 처리 챔버 내의 수분을 제거하기 위하여, 흡착형 진공 펌프(entrapment vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump) 등이 이용될 수 있다. 콜드 트랩(cold trap)을 갖춘 터보 펌프(turbo pump)가 이용될 수도 있다. 크라이오펌프에 의해 배기된 처리 챔버로부터 수소, 물 등이 제거될 수 있기 때문에, 산화물 반도체층(144)의 불순물의 농도가 저감될 수 있다.
산화물 반도체층(144)의 형성 조건은, 예를 들어, 다음과 같이 설정될 수 있다: 피처리물과 타겟의 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기는 산소(산소 비율 100%) 분위기, 아르곤(아르곤 비율 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기. 먼지(예를 들어, 성막시에 생성되는 분말 물질)가 저감될 수 있고 막 두께가 균일해질 수 있기 때문에 펄스 직류(DC) 전원을 이용하는 것이 바람직하다는 점에 유의한다. 산화물 반도체층(144)의 두께는 1 nm 내지 50 nm, 바람직하게는 1 nm 내지 30 nm, 더욱 바람직하게는 1 nm 내지 10 nm이다. 이러한 두께를 갖는 산화물 반도체층(144)의 이용은, 트랜지스터의 크기 저감으로 인한 단-채널 효과(short-channel effect)를 억제할 수 있다. 산화물 반도체층(144)의 적절한 두께는, 이용되는 산화물 반도체 재료, 반도체 장치의 의도된 용도 등에 따라 다르다; 따라서, 그 두께는 재료, 의도된 용도 등에 따라 결정될 수 있다는 점에 유의한다.
산화물 반도체층(144)이 스퍼터링법에 의해 형성되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링을 실시해 산화물 반도체층(144)이 형성되는 표면(예를 들어, 층간 절연층(128)의 표면)에 부착된 물질을 제거하는 것이 바람직하다는 점에 유의한다. 여기서, 역스퍼터링이란, 스퍼터링 타겟에 이온을 충돌시키는 통상의 스퍼터링과는 대조적으로, 처리될 표면에 이온을 충돌시켜 표면을 개질하는 방법을 말한다. 표면에 이온을 충돌시키는 방법의 예로서, 아르곤 분위기 하에서 처리될 표면에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법이 있다. 아르곤 분위기에 대신에 질소, 헬륨, 산소 등의 분위기가 이용될 수도 있다는 점에 유의한다.
그 후, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 이 제1 열 처리에 의해 산화물 반도체층(144)의 과잉 수소(물과 수산기 포함)가 제거될 수 있어서, 산화물 반도체층의 구조가 정돈될 수 있고, 에너지 갭 내의 결함 준위가 저감될 수 있다. 제1 열 처리의 온도는, 예를 들어, 300℃이상 550℃미만, 또는 400℃ 내지 500℃이다.
열 처리는, 예를 들어, 저항 발열체 등을 포함하는 전기로에 피처리물을 도입한 후에, 질소 분위기에서, 450℃, 1시간 동안 실시될 수 있다. 열 처리 동안에, 산화물 반도체층(144)은 물과 수소의 혼입을 방지하기 위해 대기에 노출되지 않는다.
열 처리 장치는 전기로에 한정되지 않는다; 열 처리 장치는, 가열된 가스 등의 매체에 의해 주어지는 열 복사나 열 전도를 이용하여 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열 처리를 실시하기 위한 장치이다. 가스로서는, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스, 예를 들어, 아르곤 등의 희가스나 질소가 이용된다.
예를 들어, 제1 열 처리로서, GRTA 처리는 다음과 같이 실시될 수도 있다: 가열된 불활성 가스 분위기에 피처리물을 두고, 수 분간 가열한 다음, 불활성 가스 분위기로부터 꺼낸다. GRTA 처리는 단시간 동안 고온의 열 처리를 가능케 한다. 또한, 온도가 피처리물의 온도 상한을 초과하는 때에도 GRTA 처리가 이용될 수 있다. 처리 동안에 불활성 가스가, 산소를 포함한 가스로 전환될 수도 있다는 점에 유의한다. 이것은, 산소를 포함한 분위기에서 제1 열 처리를 실시함으로써 산소 결손에 기인하는 에너지 갭 내의 결함 준위가 저감될 수 있기 때문이다.
불활성 가스 분위기로서, 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 주성분으로서 포함하고 물, 수소 등을 포함하지 않는 분위기를 이용하는 것이 바람직하다는 점에 유의한다. 예를 들어, 열 처리 장치에 도입되는 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
어쨌든, 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 반도체이거나 i형 반도체에 극히 가까운 산화물 반도체층(144)을 형성하면, 극히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다.
상기 열 처리(제1 열 처리)는 수소, 물 등을 제거하는 효과를 가지기 때문에, 탈수화 처리, 탈수소화 처리 등이라고 부를 수 있다는 점에 유의한다. 탈수화 처리 또는 탈수소화 처리는, 예를 들어, 산화물 반도체층의 형성 후, 게이트 절연층의 형성 후, 게이트 절연층의 형성 후, 또는 게이트 전극의 형성 후에 실시될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는, 한 번 또는 복수회 실시될 수도 있다.
그 다음, 산화물 반도체층(144)에 접하는 게이트 절연층(146)이 형성된다(도 16의 (c) 참조). 게이트 절연층(146)은 CVD법, 스퍼터링법 등에 의해 형성될 수 있다. 게이트 절연층(146)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하도록 형성되는 것이 바람직하다. 게이트 절연층(146)은 단층 구조 또는 적층 구조를 가질 수 있다. 게이트 절연층(146)의 두께에는 특별한 제한이 없다; 반도체 장치의 크기를 줄이는 경우에는, 트랜지스터가 정상적으로 동작하도록 게이트 절연층(146)이 얇은 것이 바람직하다. 예를 들어, 산화 실리콘을 이용하는 경우, 게이트 절연층(146)의 두께는 1 nm 내지 100 nm, 바람직하게는, 10 nm 내지 50 nm가 될 수 있다.
전술된 바와 같이 게이트 절연층이 얇은 경우, 터널링 효과 등에 기인한 게이트 리크가 문제가 된다. 게이트 리크의 문제를 해결하기 위해, 게이트 절연층(146)이, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 또는 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등의 고유전율(high-k) 재료를 이용하여 형성되는 것이 바람직하다. 게이트 절연층(146)에 대해 하이 k(high-k) 재료가 이용되면, 게이트 리크를 억제하고 전기적 특성을 확보하기 위해 게이트 절연층(146)의 두께가 증가될 수 있다. 또한, 게이트 절연층(146)은, 하이 k(high-k) 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 및 산화 알루미늄 중 임의의 것을 포함하는 막과의 적층 구조를 가질 수도 있다.
게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 열 처리의 온도는, 200℃ 내지 450℃, 바람직하게는 250℃ 내지 350℃ 범위로 설정된다. 예를 들어, 열 처리는 질소 분위기에서 250℃, 1시간 동안 실시될 수도 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 보상함으로써, 산화물 반도체층은 i형(진성) 산화물 반도체층이 되거나 진성 산화물 반도체층에 극히 가깝게 될 수 있다.
본 실시형태에서는, 제2 열 처리는 게이트 절연층(146)이 형성된 후에 실시되고 있다; 제2 열 처리의 타이밍에는 특별한 제한이 없다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 게다가, 제1 열 처리에 후속하여 제2 열 처리가 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스/드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 16의 (d) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법 등의 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세사항은 소스/드레인 전극(142a) 등의 경우와 유사하므로, 소스/드레인 전극(142a) 등의 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다(도 16의 (e) 참조). 층간 절연층(150 및 152)은 PVD법, CVD법 등에 의해 형성될 수 있다. 층간 절연층(150 및 152)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈 등의 무기 절연 재료를 이용하여 형성될 수 있다. 본 실시형태에서는 층간 절연층(150 및 152)의 적층 구조가 이용되고 있지만, 여기서 개시된 발명의 한 실시형태는 이 예로 한정되지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상을 포함하는 적층 구조가 이용될 수도 있다. 또한, 층간 절연층(150 및 152)이 제공되지 않는 구조를 이용하는 것도 가능하다.
평탄화된 표면을 갖도록 층간 절연층(152)을 형성하는 것이 바람직한데, 이것은, 예를 들어, 반도체 장치의 크기가 줄어드는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있기 때문이라는 점에 유의한다. 층간 절연층(152)은 CMP(화학적 기계적 연마) 등의 방법을 이용하여 평탄화될 수 있다.
상기 공정을 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완성된다(도 16의 (e) 참조). 또한, 용량 소자(164)가 완성된다.
도 16의 (e)에 나타낸 트랜지스터(162)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스/드레인 전극(142a 및 142b); 산화물 반도체층(144), 소스/드레인 전극(142a 및 142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 용량 소자(164)는, 소스/드레인 전극(142a), 산화물 반도체층(144), 소스/드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
산화물 반도체층(144)은 고순도화되기 때문에, 본 실시형태에서의 트랜지스터(162)의 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 캐리어 밀도(예를 들어, 1×1012/cm3 미만, 바람직하게는, 1.45×1010/cm3 미만)는, 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/cm3)에 비해 충분히 낮다. 이러한 이유로, 오프 전류가 충분히 작다. 예를 들어, 실온에서의 트랜지스터(162)의 오프 전류(여기서는, 단위 채널폭(1 ㎛)당)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다.
고순도화된 진성 산화물 반도체층(144)을 이용함으로써, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 이러한 트랜지스터를 이용하여, 저장된 데이터를 극히 장기간 유지할 수 있는 반도체 장치가 제공될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 실시형태 4와는 상이한 여기서 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을, 도 17의 (a) 및 (b)와 도 18의 (a) 내지 (d)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 17의 (a) 및 (b)는 반도체 장치의 구조예를 나타낸다. 도 17의 (a)는 반도체 장치의 단면도를 나타내고, 도 17의 (b)는 반도체 장치의 평면도를 나타낸다. 여기서, 도 17의 (a)는 도 17의 (b)의 라인 A1-A2 및 라인 B1-B2를 따른 단면에 대응한다. 도 17의 (a) 및 도 17의 (b)에 나타낸 반도체 장치는, 하부에 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)와 상부에 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 전술된 트랜지스터들이 n채널형 트랜지스터이지만, p채널형 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다. 여기서 개시된 발명의 기술적인 본질은, 데이터 보유를 위해 트랜지스터(162)에서 산화물 반도체를 이용하는 것이다; 따라서, 반도체 장치의 구체적인 구조는 반드시 여기서 설명된 구조로 한정되는 것은 아니다.
도 17의 (a) 및 도 17의 (b)의 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘)를 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 개재시킨 불순물 영역(114) 및 고농도 불순물 영역(120)(이들 영역들을 집합적으로 단순히 불순물 영역이라고도 할 수 있음), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108a), 게이트 절연층(108a) 위에 제공된 게이트 전극(110a), 및 불순물 영역에 전기적으로 접속된 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)을 포함한다. 소스/드레인 전극(130a) 및 소스/드레인 전극(130b) 위에는, 각각, 배선(142c) 및 배선(142d)이 제공된다. 반도체 재료에 대해, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨 비소가 이용될 수 있고, 단결정 반도체를 이용하는 것이 바람직하다.
여기서, 게이트 전극(110a)의 측면에는 측벽 절연층(118)이 제공된다. 기판(100)의 표면에 수직인 방향으로부터 보았을 때, 측벽 절연층(118)과 중첩하지 않는 기판(100)의 영역에 고농도 도핑된 영역(120)이 배치된다. 금속 화합물 영역(124)은 고농도 도핑된 영역(120)에 접하여 제공된다. 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공된다. 트랜지스터(160)를 덮도록 층간 절연층(126) 및 층간 절연층(128)이 제공된다. 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)은, 층간 절연층(126)에 형성된 개구를 통해 금속 화합물 영역(124)에 전기적으로 접속된다. 즉, 소스/드레인 전극(130a 및 130b) 각각은, 금속 화합물 영역(124)을 통해 고농도 도핑된 영역(120) 및 불순물 영역(114)에 전기적으로 접속된다. 트랜지스터(160)의 고집적화 등을 실현하기 위해 일부 경우에는 측벽 절연층(118)이 형성되지 않는다는 점에 유의한다.
도 17의 (a) 및 (b)의 트랜지스터(162)는, 층간 절연층(128) 위에 제공된 소스/드레인 전극(142a) 및 소스/드레인 전극(142b); 소스/드레인 전극(142a 및 142b)에 전기적으로 접속된 섬 형상의 산화물 반도체층(144); 소스/드레인 전극(142a 및 142b)과 섬 형상의 산화물 반도체층(144)을 덮는 게이트 절연층(146); 및 섬 형상의 산화물 반도체층(144)과 중첩하도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 하부 트랜지스터(160)와 상부 트랜지스터(162)는, 게이트 전극(110a) 위에 소스/드레인 전극(142a)이 직접 형성되기 때문에, 서로 전기적으로 접속된다. 즉, 본 실시형태의 반도체 장치는, 실시형태 4의 반도체 장치로부터 게이트 전극(110a)의 상부면 위의 구성요소들이 제거되고, 하부 트랜지스터(160) 위에 상부 트랜지스터(162)가 형성되는 구조를 가진다.
여기서, 산화물 반도체층(144)은, 수소 등의 불순물을 충분히 제거하고 충분한 산소를 공급함으로써 고순도화된 산화물 반도체층인 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 2차 이온 질량분석법(SIMS)에 의해 측정된다는 점에 유의한다. 수소 농도의 충분한 저감에 의해 고순도화되고 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭의 결함 준위가 저감된 산화물 반도체층(144)은, 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 더욱 바람직하게는 1.45×1010/cm3 미만의 캐리어 농도를 가진다. 예를 들어, 실온에서의 트랜지스터(162)의 오프 전류(여기서는, 단위 채널폭(1 ㎛)당)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다. 이런 방식으로, 진성(i형화) 또는 실질적으로 진성의 산화물 반도체로 된 산화물 반도체를 이용함으로써, 극히 우수한 오프 전류 특성을 갖는 트랜지스터(162)가 얻어질 수 있다.
용량 소자(164)는, 소스/드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 및 전극(148b)을 포함한다. 즉, 소스/드레인 전극(142a)은 용량 소자(164)의 전극들 중 하나로서 기능하고, 전극(148b)은 용량 소자(164)의 전극들 중 다른 하나로서 기능한다.
도 17의 (a) 및 (b)의 용량 소자(164)에서 산화물 반도체층(144)과 게이트 절연층(146)이 적층되면, 소스/드레인 전극(142a)과 전극(148b) 사이에 충분한 절연성을 얻는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164)에서, 소스/드레인 전극(142a 및 142b)의 단부(edge)는 테이퍼링되는(tapered) 것이 바람직하다는 점에 유의한다. 여기서, 테이퍼링 각도는, 예를 들어, 30° 내지 60°이다. 테이퍼링 각도란, 테이퍼링된 층을 그 단면(기판의 표면에 직교하는 면)에 수직인 방향에서 관찰한 경우, 테이퍼링된 층(예를 들어, 소스/드레인 전극(142a))의 측면 및 하부면 사이의 경사각을 말한다는 점에 유의한다. 소스/드레인 전극(142a 및 142b)의 단부가 테이퍼링되면, 산화물 반도체층(144)에 의한 소스/드레인 전극(142a 및 142b)의 피복성이 향상되고 절단이 방지될 수 있다.
트랜지스터(162) 및 용량 소자(164) 위에는 층간 절연층(150)이 제공되고, 층간 절연층(150) 위에는 층간 절연층(152)이 제공된다.
<반도체 장치 제조 방법의 예>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 하부 트랜지스터(160)의 형성 후에 실시되는 단계들과 상부 트랜지스터(162)의 제조 방법을 도 18의 (a) 내지 (d)를 참조하여 이하에서 설명한다. 하부 트랜지스터(160)는 실시형태 4에서 설명된 방법과 유사한 방법에 의해 형성될 수 있으며, 세부사항에 대해서는 실시형태 4의 설명을 참조할 수 있다.
우선, 실시형태 4에서 설명되는 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 트랜지스터(160)의 게이트 전극(110a)의 상부면 위의 구성요소들이 제거된다(도 18의 (a) 참조). 트랜지스터(160)의 전술된 구성요소들은, 게이트 전극(110a)의 상부면이 노출될 때까지 하부 트랜지스터(160)에 연마 처리(CMP)를 실시함으로써 제거된다. 따라서, 게이트 전극(110a) 위에 놓인, 층간 절연층(126 및 128)과 소스/드레인 전극(130a 및 130b)의 일부가 제거된다. 이 때, 층간 절연층(126 및 128)과 소스/드레인 전극(130a 및 130b)을 포함하는 표면이 평탄화되면, 이후의 단계들에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다. 실시형태 4에서 설명된 전극(130c)은, 이 CMP 처리에 의해 완전하게 제거되므로 형성될 필요가 없다.
이러한 방식으로 CMP 처리를 실시하여 게이트 전극(110a)의 상부면을 노출시킴으로써, 게이트 전극(110a)과 소스/드레인 전극(142a)은 서로 직접 접속될 수 있다; 따라서, 트랜지스터(160)와 트랜지스터(162)는 용이하게 서로 전기적으로 접속될 수 있다.
그 다음, 층간 절연층(126 및 128) 위에 도전층이 형성되고 선택적으로 에칭되어, 소스/드레인 전극(142a), 소스/드레인 전극(142b), 배선(142c), 및 배선(142d)이 형성된다(도 18의 (b) 참조). 여기서, 소스/드레인 전극(142a)은 게이트 전극(110a)에 직접 접속된다; 배선(142c)은 소스/드레인 전극(130a)에 직접 접속되고; 배선(142d)은 소스/드레인 전극(130b)에 직접 접속된다.
소스/드레인 전극(142a 및 142b) 및 배선(142c 및 142d)을 형성하기 위한 도전층에 대해, 실시형태 4에서 설명된 재료와 유사한 재료가 이용될 수 있으며, 세부사항에 대해 실시형태 4의 설명을 참조할 수 있다. 또한, 도전층은 실시형태 4에서 설명된 방법과 유사한 방식으로 에칭될 수 있으며, 세부사항에 대해서는 실시형태 4의 설명을 참조할 수 있다.
실시형태 4에 설명된 바와 같이, 절연층은 소스/드레인 전극(142a 및 142b) 위에 형성될 수도 있다. 절연층을 제공함으로써, 이후에 형성되는 게이트 전극과 소스/드레인 전극(142a 및 142b) 사이의 기생 용량이 저감될 수 있다.
그 다음, 소스/드레인 전극(142a 및 142b) 및 배선(142c 및 142d)을 덮도록 산화물 반도체층이 형성되고 선택적으로 에칭되어, 소스/드레인 전극(142a 및 142b)에 접하도록 산화물 반도체층(144)이 형성된다(도 18의 (c) 참조).
산화물 반도체층은, 실시형태 4와 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 산화물 반도체층의 재료와 성막 방법에 대해 실시형태 4를 참조할 수 있다.
이렇게 형성된 산화물 반도체층은, 마스크를 이용한 에칭 등에 의해 섬 형상으로 가공되어, 섬 형상의 산화물 반도체층(144)이 형성된다.
산화물 반도체층의 에칭 방법으로서, 건식 에칭 또는 습식 에칭이 이용될 수도 있다. 건식 에칭 및 습식 에칭이 조합하여 이용될 수 있다는 것은 말할 필요도 없다. 원하는 형상으로 산화물 반도체층이 에칭될 수 있도록 재료에 따라 적절하게 에칭 조건(예를 들어, 에칭 가스나 에칭액, 에칭 시간, 및 온도)이 설정된다.
실시형태 4에서 설명된 바와 같이, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 제1 열 처리는 실시형태 4에서 설명된 방식으로 실시될 수 있으며, 세부사항에 대해 실시형태 4를 참조할 수 있다. 제1 열 처리에 의해 불순물이 저감되어 i형(진성) 반도체이거나 i형 반도체에 극히 가까운 산화물 반도체층(144)을 형성한다; 따라서, 극히 우수한 특성을 갖는 트랜지스터가 실현될 수 있다. 제1 열 처리는, 산화물 반도체층이 에칭되기 이전에, 또는 에칭이 실시되어 산화물 반도체층이 섬 형상으로 가공된 후에 실시될 수도 있다.
그 다음, 산화물 반도체층(144)에 접하는 게이트 절연층(146)이 형성된다(도 18의 (c) 참조).
게이트 절연층(146)은, 실시형태 4와 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 게이트 절연층(146)의 재료와 성막 방법에 대해 실시형태 4를 참조할 수 있다.
게이트 절연층(146)이 형성된 후, 실시형태 4에서와 같이 불활성 가스 분위기 또는 산소 분위기에서 제2 열 처리가 실시되는 것이 바람직하다. 제2 열 처리는 실시형태 4에서 설명된 방식으로 실시될 수 있으며, 세부사항에 대해 실시형태 4를 참조할 수 있다. 제2 열 처리는 트랜지스터의 전기적 특성의 변동을 저감할 수 있다. 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소가 공급되어 산화물 반도체층(144)의 산소 결손을 보상함으로써, i형(진성) 산화물 반도체층 또는 i형(진성) 산화물 반도체층에 극히 가깝게 될 수 있다.
본 실시형태에서는, 제2 열 처리는 게이트 절연층(146)이 형성된 후에 실시되고 있다; 제2 열 처리의 타이밍에는 특별한 제한이 없다는 점에 유의한다. 예를 들어, 제2 열 처리는 게이트 전극이 형성된 후에 실시될 수도 있다. 게다가, 제1 열 처리에 후속하여 제2 열 처리가 실시되거나, 제1 열 처리가 제2 열 처리로서도 역할하거나, 제2 열 처리가 제1 열 처리로서도 역할할 수 있다.
그 다음, 게이트 절연층(146) 위에, 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스/드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 18의 (d) 참조). 게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법 등의 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세사항은 소스/드레인 전극(142a) 등의 경우와 유사하므로, 소스/드레인 전극(142a) 등의 설명을 참조할 수 있다.
그 다음, 실시형태 4에서 설명된 바와 같이, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다. 게이트 절연층(150 및 152)은, 실시형태 4와 유사한 재료 및 방법을 이용하여 형성될 수 있다. 따라서, 층간 절연층(150 및 152)의 재료와 성막 방법에 대해 실시형태 4를 참조할 수 있다.
예를 들어, 반도체 장치의 크기가 축소되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다는 이유 때문에, 평면 표면을 갖도록 층간 절연층(152)을 형성하는 것이 바람직하다는 점에 유의한다. 층간 절연층(152)은 CMP(화학적 기계적 연마) 등의 방법을 이용하여 평탄화될 수 있다.
상기 공정을 통해, 고순도화된 산화물 반도체층(144)을 포함하는 트랜지스터(162)가 완성된다(도 18의 (d) 참조). 또한, 용량 소자(164)가 완성된다.
도 18의 (d)에 나타낸 트랜지스터(162)는, 산화물 반도체층(144); 산화물 반도체층(144)에 전기적으로 접속된 소스/드레인 전극(142a 및 142b); 산화물 반도체층(144)과 소스/드레인 전극(142a 및 142b)을 덮는 게이트 절연층(146); 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 용량 소자(164)는, 소스/드레인 전극(142a), 산화물 반도체층(144), 소스/드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
산화물 반도체층(144)은 고순도화되기 때문에, 본 실시형태의 트랜지스터(162)의 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3이하, 더욱 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 캐리어 밀도(예를 들어, 1×1012/cm3 미만, 바람직하게는, 1.45×1010/cm3 미만)는, 일반적인 실리콘 웨이퍼의 캐리어 밀도(약 1×1014/cm3)에 비해 충분히 낮다. 이러한 이유로, 오프 전류가 충분히 작다. 예를 들어, 실온에서의 트랜지스터(162)의 오프 전류(여기서는, 단위 채널폭(1㎛)당)는, 100 zA/㎛(1 zA(젭토암페어)는 1×10-21 A) 이하, 바람직하게는, 10 zA/㎛ 이하이다.
고순도화된 진성 산화물 반도체층(144)을 이용함으로써, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 이러한 트랜지스터를 이용하여, 저장된 데이터를 극히 장기간 유지할 수 있는 반도체 장치가 제공될 수 있다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 4 및 실시형태 5와는 상이한, 여기서 개시된 발명의 한 실시형태에 따른 반도체 장치의 구조 및 제조 방법을 도 19의 (a) 및 (b)와 도 20의 (a) 내지 (d)와 도 21의 (a) 내지 (c)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면 구조>
도 19의 (a) 및 (b)는 반도체 장치의 구조예를 나타낸다. 도 19의 (a)는 반도체 장치의 단면을 나타내고, 도 19의 (b)는 반도체 장치의 평면도를 나타낸다. 여기서, 도 19의 (a)는 도 19의 (b)의 라인 C1-C2 및 라인 D1-D2를 따른 단면에 대응한다. 도 19의 (b)의 평면도에서, 복잡성을 피하기 위해, 소스/드레인 전극(154)과 배선(156) 등의 일부 구성요소는 생략한다. 도 19의 (a) 및 도 19의 (b)에 나타낸 반도체 장치는, 하부에는 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터(160)와 상부에는 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터는 용이하게 고속으로 동작할 수 있다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 전하를 장기간 유지할 수 있다.
여기서는 전술된 트랜지스터들이 n채널형 트랜지스터이지만, p채널형 트랜지스터가 이용될 수 있다는 것은 말할 필요도 없다. 여기서 개시된 발명의 기술적인 본질은, 데이터 보유를 위해 트랜지스터(162)에서 산화물 반도체를 이용하는 것이다; 따라서, 반도체 장치의 구체적인 구조는 반드시 여기서 설명된 구조로 한정되는 것은 아니다.
도 19의 (a) 및 (b)에 나타낸 반도체 장치와 실시형태 4 및 5의 반도체 장치 사이의 차이점들 중 하나는 반도체 장치의 평면 레이아웃이다. 본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)는 트랜지스터(160)와 중첩한다. 이러한 평면 레이아웃을 이용함으로써, 고집적화가 실현될 수 있다. 예를 들어, 최소 가공 치수(feature size)를 F라 하면, 메모리 셀에 의해 점유되는 면적은 15F 2 내지 25F 2가 될 수 있다.
도 19의 (a) 및 (b)에 나타낸 반도체 장치와 실시형태 4 및 5의 반도체 장치 사이의 또 다른 차이점은 트랜지스터(160)에서 측벽 절연층(118)의 존재 유무이다. 즉, 도 19의 (a) 및 (b)의 반도체 장치는 측벽 절연층을 포함하지 않는다. 또한, 불순물 영역(114)은 측벽 절연층이 형성되지 않기 때문에 형성되지 않는다. 따라서, 상기와 같이 측벽 절연층이 제공되지 않는 경우, 측벽 절연층(118)이 제공되는 경우에 비해 고집적화가 용이하게 실현될 수 있다. 또한, 측벽 절연층(118)이 제공되는 경우에 비해 제조 공정이 간략화될 수 있다.
도 19의 (a) 및 (b)에 나타낸 반도체 장치와 실시형태 4 및 5의 반도체 장치 사이의 또 다른 차이점은 트랜지스터(160)에서 층간 절연층(125)의 존재 유무이다. 즉, 도 19의 (a) 및 (b)의 반도체 장치는 층간 절연층(125)을 포함한다. 수소를 포함하는 절연층이 층간 절연층(125)으로서 이용되면, 트랜지스터(160)에 수소를 공급하여 트랜지스터(160)의 특성을 향상시킬 수 있다. 층간 절연층(125)의 예는, 플라즈마 CVD법에 의해 형성된, 수소를 포함하는 질화 실리콘층이다. 또한, 수소가 충분히 저감된 절연층이 층간 절연층(126)으로서 이용되면, 트랜지스터(162)의 특성을 열화시킬 수도 있는 수소가 트랜지스터(162)에 혼입되는 것이 방지될 수 있다. 층간 절연층(126)의 예는, 스퍼터링법에 의해 형성된 질화 실리콘층이다. 이러한 구조가 이용되면, 트랜지스터(160 및 162)의 특성이 충분히 향상될 수 있다.
도 19의 (a) 및 (b)에 나타낸 반도체 장치와 실시형태 4 및 5의 반도체 장치 사이의 또 다른 차이점은 트랜지스터(162)에서 절연층(143a)과 절연층(143b)의 존재 유무이다. 즉, 도 19의 (a) 및 (b)의 반도체 장치는 절연층(143a 및 143b)을 포함한다. 이렇게 절연층(143a 및 143b)을 제공함으로써, 게이트 전극(148a)과 소스/드레인 전극(142a)(또는, 게이트 전극(148a)과 소스/드레인 전극(142b)) 사이의 소위 게이트 용량이 저감될 수 있고, 트랜지스터(162)의 동작 속도가 증가될 수 있다.
실시형태 5에서와 같이, 하부 트랜지스터(160)와 상부 트랜지스터(162)는, 게이트 전극(110a) 위에 소스/드레인 전극(142a)이 직접 형성되기 때문에, 서로 전기적으로 접속된다는 점에 유의한다. 이러한 구조에 의해, 전극 및 배선이 별도로 제공되는 경우에 비해 집적도가 증가될 수 있다. 또한, 제조 공정이 간략화될 수 있다.
본 실시형태에서는 상기 모든 차이점들을 포함하는 구조가 설명되었지만, 이들 차이점들 중 임의의 것을 포함하는 구조가 이용될 수도 있다.
<반도체 장치 제조 방법의 예>
그 다음, 반도체 장치 제조 방법의 예를 설명한다. 하부 트랜지스터(160)의 형성 후에 실시되는 단계들과 상부 트랜지스터(162)의 제조 방법을 도 20의 (a) 내지 (d)와 도 21의 (a) 내지 (c)를 참조하여 이하에서 설명한다. 하부 트랜지스터(160)는 실시형태 4에서 설명된 방법과 유사한 방법에 의해 형성될 수 있다. 세부사항에 대해 실시형태 4의 설명을 참조할 수 있다. 본 실시형태에서는 트랜지스터(160)를 덮도록 3개의 층간 절연층(125, 126, 및 128)이 형성된다는 점에 유의한다(도 20의 (a) 참조). 또한, 본 실시형태에서는 트랜지스터(160)의 제조 공정에서 도 15의 (h) 등에 도시된 소스/드레인 전극(130a 및 130b)이 형성되지 않는다; 그러나, 소스/드레인 전극(130a 및 130b)이 형성되어 있지 않은 구조도 편의상 트랜지스터(160)라고 부른다.
우선, 실시형태 4에서 설명되는 방법에 의해 하부 트랜지스터(160)가 형성된 다음, 트랜지스터(160)의 게이트 전극(110a)의 상부면 위의 구성요소들이 제거된다. 제거 단계에 대해, CMP(화학적 기계적 연마) 연마 처리가 이용될 수도 있다. 따라서, 게이트 전극(110a)의 상부면 위에 놓인 층간 절연층(125, 126, 및 128)의 일부가 제거된다. 이러한 연마 처리된 표면이 충분히 평탄화됨으로써, 이후의 단계들에서 전극, 배선, 절연층, 및 반도체층 등이 양호하게 형성될 수 있다는 점에 유의한다.
그 다음, 게이트 전극(110a) 및 층간 절연층(125, 126, 및 128) 위에 도전층이 형성되고 그 도전층이 선택적으로 에칭되어, 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)이 형성된다(도 20의 (a) 참조). 여기서, 소스/드레인 전극(142a)은 게이트 전극(110a)에 직접 접속되도록 형성된다.
소스/드레인 전극(142a 및 142b)을 형성하기 위한 도전층에 대해, 실시형태 4에서 설명된 것과 유사한 재료가 이용될 수 있다. 또한, 도전층은 실시형태 4에서 설명된 방법과 유사한 방식으로 에칭될 수 있다. 세부사항에 대해 실시형태 4의 설명을 참조할 수 있다.
그 다음, 소스/드레인 전극(142a 및 142b)을 덮도록 절연층이 형성되고 선택적으로 에칭되어, 소스/드레인 전극(142a) 및 소스/드레인 전극(142b) 위에 각각 절연층(143a) 및 절연층(143b)이 형성된다(도 20의 (b) 참조).
절연층(143a 및 143b)을 제공함으로써, 이후에 형성되는 게이트 전극과 소스/드레인 전극(142a 및 142b) 사이의 기생 용량이 저감될 수 있다.
그 다음, 소스/드레인 전극(142a 및 142b)을 덮도록 산화물 반도체층(144)이 형성되고, 산화물 반도체층(144) 위에 게이트 절연층(146)이 형성된다(도 20의 (c) 참조).
산화물 반도체층(144)은 실시형태 4에서 설명된 임의의 재료 및 방법을 이용하여 형성될 수 있다. 또한, 산화물 반도체층(144)에 열 처리(제1 열 처리)를 실시하는 것이 바람직하다. 세부사항은 실시형태 4를 참조할 수 있다.
게이트 절연층(146)은 실시형태 4에서 설명된 임의의 재료 및 방법을 이용하여 형성될 수 있다. 게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 열 처리(제2 열 처리)가 실시되는 것이 바람직하다. 세부사항은 실시형태 4를 참조할 수 있다.
그 다음, 게이트 절연층(146) 위에, 트랜지스터(162)의 채널 형성 영역으로서 역할하는 영역과 중첩하는 영역에 게이트 전극(148a)이 형성되고, 소스/드레인 전극(142a)과 중첩하는 영역에 전극(148b)이 형성된다(도 20의 (d) 참조).
게이트 전극(148a)과 전극(148b)은, 게이트 절연층(146) 위에 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 게이트 전극(148a)과 전극(148b)이 되는 도전층은, 스퍼터링법 등의 PVD법이나 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 상세사항은 소스/드레인 전극(142a) 등의 경우와 유사하므로, 소스/드레인 전극(142a) 등의 설명을 참조할 수 있다.
그 다음, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에, 층간 절연층(150) 및 층간 절연층(152)이 형성된다(도 21의 (a) 참조). 게이트 절연층(150 및 152)은, 실시형태 4와 유사한 재료 및 방법을 이용하여 형성될 수 있다. 세부사항은 실시형태 4를 참조할 수 있다.
예를 들어, 반도체 장치의 크기가 축소되는 경우에도, 층간 절연층(152) 위에 전극, 배선 등이 양호하게 형성될 수 있다는 이유 때문에, 평탄화된 표면을 갖도록 층간 절연층(152)을 형성되는 것이 바람직하다는 점에 유의한다. 층간 절연층(152)은 CMP(화학적 기계적 연마) 등의 방법에 의해 평탄화될 수 있다.
그 다음, 층간 절연층(125, 126, 및 128), 산화물 반도체층(144), 게이트 절연층(146), 층간 절연층(150 및 152)이 선택적으로 에칭되어, 트랜지스터(160)의 금속 화합물 영역(124)에 도달하는 개구가 형성된다(도 21의 (b) 참조). 에칭으로서, 건식 에칭 또는 습식 에칭이 이용될 수도 있다; 미세제조의 관점에서 건식 에칭을 이용하는 것이 바람직하다.
그 다음, 소스/드레인 전극(154)이 개구에 매립되도록 형성된다. 그 후, 소스/드레인 전극(154)에 접속되는 배선(156)이 형성된다(도 21의 (c) 참조).
소스/드레인 전극(154)은, 예를 들어, 다음과 같은 방식으로 형성될 수 있다: PVD법, CVD법 등에 의해 개구를 포함하는 영역에 도전층이 형성된 다음, 그 도전층의 일부가 에칭, 또는 CMP 등에 의해 제거된다. 구체적으로는, 예를 들어, PVD법에 의해 개구를 포함한 영역에 얇은 티타늄막이 형성되고, CVD법에 의해 얇은 질화 티타늄막이 형성된 다음, 개구에 매립되도록 텅스텐막이 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은, 티타늄막이 형성된 면 위에 형성된 산화막(예를 들어, 자연 산화막 등)을 환원시켜 하부 전극(여기서는, 금속 화합물 영역(124))과의 접촉 저항을 감소시키는 기능을 가진다. 티타늄막의 형성 후에 형성되는 질화 티타늄막은, 도전성 재료의 확산을 방지하는 배리어(barrier) 기능을 가진다. 티타늄, 질화 티타늄 등으로 된 배리어막의 형성 후에, 도금법에 의해 구리막이 형성될 수도 있다.
배선(156)은, 소스/드레인 전극(154)에 접하여 도전층이 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. 도전층은 스퍼터링법 등의 PVD법, 또는 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 세부사항은 소스 전극(142a) 등의 경우와 유사하다.
상기 공정을 통해, 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)를 포함하는 반도체 장치가 완성된다.
본 실시형태의 반도체 장치의 고집적화는, 예를 들어, 다음과 같은 이유 때문에 가능하다: 트랜지스터(162) 및 용량 소자(164)는 트랜지스터(160)와 중첩하고, 트랜지스터(160)는 측벽 절연층을 포함하지 않으며, 게이트 전극(110a) 위에 소스/드레인 전극(142a)이 직접 형성된다. 또한, 제조 공정이 간략화된다.
또한, 본 실시형태에서 설명되는 반도체 장치에서는, 층간 절연층(125)으로서 수소를 포함하는 절연층이 이용되고, 층간 절연층(126)으로서 수소가 충분히 저감된 절연층이 이용된다; 따라서, 트랜지스터(160 및 162)의 특성이 향상된다. 본 실시형태의 반도체 장치는 절연층(143a 및 143b)을 포함하기 때문에, 소위 게이트 용량이 저감되고, 트랜지스터(162)의 동작 속도가 증가된다.
본 실시형태에서 설명된 전술된 특징은, 상당히 우수한 특성을 갖는 반도체 장치를 제공하는 것을 가능케한다.
본 실시형태에서 설명된 구조, 방법 등은 다른 실시형태들에서 설명된 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 임의의 실시형태에서 설명된 반도체 장치가 전자 장치에 적용되는 경우를 도 22의 (a) 내지 (f)를 참조하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화 세트(휴대 전화, 또는 휴대 전화 장치라고도 함), PDA(휴대형 게임기, 오디오 재생 장치 등을 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 또는 텔레비전 세트(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자 장치에, 전술된 반도체 장치가 적용되는 경우를 설명한다.
도 22의 (a)는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 노트북 퍼스널 컴퓨터를 나타낸다. 상기 실시형태에서 설명된 반도체 장치가 하우징(701)과 하우징(702)에 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장기간 저장될 수 있으며, 전력 소비가 충분히 낮은 노트북 퍼스널 컴퓨터를 실현할 수 있다.
도 22의 (b)는 PDA(personal digital assistant)를 나타낸다. 본체(711)에는, 표시부(713), 외부 인터페이스(715), 및 조작 버튼(714) 등이 제공된다. 예를 들어, PDA를 동작시키기 위한 스타일러스(712)도 역시 제공된다. 본체(711)에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장기간 저장될 수 있으며, 전력 소비가 충분히 낮은 PDA를 실현할 수 있다.
도 22의 (c)는 전자 페이퍼를 포함하는 전자서적 리더를 나타낸다. 전자서적 리더는 2개의 하우징(721 및 723)을 포함한다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 제공된다. 하우징(721) 및 하우징(723)은 경첩부(737)에 의해 접속되고, 경첩부(737)에 의해 개방되거나 폐쇄될 수 있다. 또한, 하우징(721)에는 전원 스위치(731), 조작 키(733), 스피커(735) 등이 제공된다. 상기 실시형태에서 설명된 반도체 장치가 하우징(721 및 723) 중 적어도 하나에 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장기간 저장될 수 있으며, 전력 소비가 충분히 낮은 전자서적 리더를 실현할 수 있다.
도 22의 (d)는, 2개의 하우징(740 및 741)을 포함하는 휴대 전화를 나타낸다. 도 22의 (d)에서 펼쳐져 있는 하우징(740 및 741)은 서로 포개지도록 슬라이드될 수 있다. 따라서, 휴대 전화의 크기가 줄어들 수 있고, 이것은 휴대 전화를 소지하기에 적합하게 한다. 하우징(741)에는, 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 장치(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등이 제공된다. 하우징(740)에는, 휴대 전화를 충전하기 위한 태양전지(solar cell, 749), 외부 메모리 슬롯(750) 등이 제공된다. 또한, 하우징(741)에 안테나가 병합된다. 상기 실시형태에서 설명된 반도체 장치가 하우징(740 및 741) 중 적어도 하나에 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장기간 저장될 수 있으며, 전력 소비가 충분히 낮은 휴대 전화를 실현할 수 있다.
도 22의 (e)는, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지털 카메라이다. 본체(761)에는, 상기 실시형태들에서 설명된 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장기간 저장될 수 있으며, 전력 소비가 충분히 낮은 디지털 카메라를 실현할 수 있다.
도 22의 (f)는 하우징(771), 표시부(773), 및 지지대(775) 등을 포함하는 텔레비전 세트이다. 텔레비전 세트(770)는, 리모콘(780) 또는 하우징(771)의 조작 스위치에 의해 작동될 수 있다. 상기 실시형태에서 설명된 반도체 장치가 하우징(771)과 리모콘(780)에 탑재된다. 따라서, 데이터의 기입 및 판독이 고속으로 실시되고, 데이터가 장기간 저장될 수 있으며, 전력 소비가 충분히 낮은 텔레비전 세트를 실현할 수 있다.
전술된 바와 같이, 상기 실시형태에서 설명된 반도체 장치가 본 실시형태의 전자 장치에 탑재된다. 따라서, 더 낮은 전력 소비를 갖는 전자 장치가 실현된다.
(예 1)
여기서 개시된 발명의 한 실시형태에 따른 반도체 장치의 기입 사이클의 횟수가 조사되었다. 이 예에서는, 도 23을 참조하여 조사 결과를 설명한다.
조사에 이용되는 반도체 장치는, 도 1의 (a1)의 회로 구성을 갖는 반도체 장치이다. 여기서, 트랜지스터(162)에 대응하는 트랜지스터에 대해서는 산화물 반도체가 이용되었고, 용량 소자(164)에 대응하는 용량 소자로서는, 0.33 pF의 용량값이 이용되었다.
조사는, 초기의 메모리 윈도우폭과, 데이터의 저장 및 기입이 미리결정된 수만큼 반복된 후의 메모리 윈도우폭을 비교함으로써 실시되었다. 도 1의 (a1)의 제3 배선에 대응하는 배선에 0 V 또는 5 V를 인가하고 도 1의 (a1)의 제4 배선에 대응하는 배선에 0 V 또는 5 V를 인가함으로써, 데이터가 저장 및 기입되었다. 제4 배선에 대응하는 배선의 전위가 0 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터(기입용 트랜지스터)는 오프로 된다; 따라서, 플로팅 게이트부(FG)에 공급된 전위는 유지된다. 제4 배선에 대응하는 배선의 전위가 5 V인 경우, 트랜지스터(162)에 대응하는 트랜지스터는 온으로 된다; 따라서, 제3 배선에 대응하는 배선의 전위가 플로팅 게이트부(FG)에 공급된다.
메모리 윈도우폭은 기억 장치의 특성 지표들 중 하나이다. 여기서는, 메모리 윈도우폭은, 제5 배선에 대응하는 배선의 전위(Vcg)와 트랜지스터(160)에 대응하는 트랜지스터(판독용 트랜지스터)의 드레인 전류(Id) 사이의 관계를 나타내는, 상이한 메모리 상태들 사이의 곡선(Vcg-Id 곡선)의 시프트량(ΔVcg)을 나타낸다. 상이한 메모리 상태란, 플로팅 게이트부(FG)에 0 V가 인가된 상태(이하, 로우(low) 상태라고 함)와 플로팅 게이트부(FG)에 5 V가 인가된 상태(이하, 하이(high) 상태라고 함)를 의미한다. 즉, 메모리 윈도우폭은, 로우 상태와 하이 상태에서 전위(Vcg)를 스위핑(sweeping)함으로써 확인될 수 있다.
도 23은 초기 상태의 메모리 윈도우폭과 1×109회의 데이터 기입을 실시한 후에 얻어진 메모리 윈도우폭의 조사 결과를 도시한다. 도 23에서, 횡축은 Vcg (V)를 나타내고, 종축은 Id (A)를 나타낸다. 굵은 실선은, 1회째의 하이-상태 데이터 기입시의 Vcg-Id 특성 곡선이다. 가는 실선은, 1회째의 로우-상태 데이터 기입시의 Vcg-Id 특성 곡선이다. 굵고 긴 점선은, 1×109회째의 하이 상태 데이터 기입 후의 Vcg-Id 특성 곡선이다. 가늘고 긴 점선은, 1×109회째의 로우 상태 데이터 기입 후의 Vcg-Id 특성 곡선이다. 도 23으로부터, 1×109회의 데이터의 기입 전과 후에 메모리 윈도우폭이 변하지 않는 것을 알 수 있으며, 이것은 적어도 데이터 기입이 1×109회 실시될 때까지 반도체 장치가 열화되지 않는다는 것을 의미한다.
전술된 바와 같이, 여기서 개시된 발명의 한 실시형태에 따른 반도체 장치의 특성은, 데이터의 저장 및 기입을 1×109만큼 많이 반복해도 변화하지 않고, 반도체 장치가 극히 높은 기입 내구성을 가진다. 즉, 여기서 개시된 발명의 한 실시형태에 따르면, 지극히 신뢰성을 갖는 반도체 장치가 실현된다.
(예 2)
이 예에서는, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류를 측정함으로써 얻어진 결과를 설명한다.
본 예에서는, 실시형태 4에 따라 고순도화된 산화물 반도체를 포함하는 트랜지스터가 제조되었다. 우선, 고순도화된 산화물 반도체를 포함하는 트랜지스터는 충분히 작은 오프 전류를 가진다는 사실을 고려하여, 1 m의 충분히 큰 채널폭(W)을 갖는 트랜지스터가 준비되어, 오프 전류가 측정되었다. 도 24는 1m의 채널폭(W)을 갖는 트랜지스터의 오프 전류의 측정에 의해 얻어진 결과를 도시한다. 도 24에서, 횡축은 게이트 전압(VG)을 나타내고, 종축은 드레인 전류(ID)를 나타낸다. 드레인 전압(VD)이 +1 V 또는 +10 V이고 게이트 전압(VG)이 -20 V 내지 -5 V의 범위에 있는 경우, 트랜지스터의 오프 전류는 1×10-12 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류는 1 aA/㎛(1×10-18 A/㎛) 이하였음을 알 수 있었다.
그 다음, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류를 더 정확히 측정함으로써 얻어진 결과를 설명한다. 전술된 바와 같이, 고순도화된 산화물 반도체를 포함하는 트랜지스터의 오프 전류는 1×10-12 A 이하인 것을 알 수 있었다. 여기서는, 특성 평가용 소자를 이용하여 더 정확한 오프 전류를 측정함으로써 얻어진 결과를 설명한다.
우선, 전류 측정에 이용된 특성 평가용 소자를 도 25를 참조하여 설명한다.
도 25의 특성 평가용 소자에서, 3개의 측정 시스템(800)이 병렬로 접속된다. 측정 시스템(800)은, 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 트랜지스터(804 및 808)로서, 실시형태 4에 따라 제조된 트랜지스터가 이용되었다.
측정 시스템(800)에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 단자들 중 하나, 및 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나는, (V2를 공급하는) 전원에 접속된다. 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 다른 단자, 및 트랜지스터(805)의 게이트 단자는 서로 접속된다. 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나, 및 트랜지스터(806)의 게이트 단자는, (V1을 공급하는) 전원에 접속된다. 트랜지스터(805)의 소스 단자 및 드레인 단자 중 다른 하나와, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 다른 하나는 서로 접속되어 출력 단자(Vout)로서 역할한다.
트랜지스터(804)의 게이트 단자에는, 트랜지스터(804)의 온/오프 상태를 제어하는 전위(Vext_b2)가 공급된다. 트랜지스터(808)의 게이트 단자에는, 트랜지스터(808)의 온/오프 상태를 제어하는 전위(Vext_b1)가 공급된다. 출력 단자로부터는 전위(Vout)가 출력된다.
그 다음, 전술된 측정 시스템을 이용한 전류 측정 방법을 설명한다.
우선, 오프 전류를 측정하기 위해서 전위차를 인가하는 초기화 기간을 간략하게 설명한다. 초기화 기간에서, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온으로 하는 전위(Vext_b1)가 입력되고, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 다른 하나에 접속된 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 용량 소자(802)의 다른 단자, 및 트랜지스터(805)의 게이트 단자에 접속된 노드)인 노드 A에는 전위(V1)이 공급된다. 여기서, 전위(V1)는, 예를 들어, 고전위이다. 트랜지스터(804)는 오프이다.
그 후, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 오프로 하는 전위(Vext_b1)가 입력되어, 트랜지스터(808)가 오프로 된다. 트랜지스터(808)가 오프로 된 후, 전위(V1)는 로우로 설정된다. 트랜지스터(804)는 오프로 남아 있다. 전위(V2)는 전위(V1)와 동일한 전위이다. 따라서, 초기화 기간이 종료된다. 초기화 기간이 종료되면, 노드 A와 트랜지스터(804)의 소스 전극 및 드레인 전극 중 하나 사이에 전위차가 발생하고, 노드 A와 트랜지스터(808)의 소스 전극 및 드레인 전극 중 다른 하나 사이에 전위차가 발생한다. 따라서, 트랜지스터(804) 및 트랜지스터(808)를 통해 소량의 전하가 흐른다. 즉, 오프 전류가 야기된다.
그 다음, 오프 전류의 측정 기간을 간략하게 설명한다. 측정 기간에서, 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나의 전위(즉, V2), 및 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나의 전위(즉, 전위 V1)는 저전위에 고정된다. 한편, 측정 기간에서 노드 A의 전위는 고정되지 않는다(노드 A는 플로팅 상태에 있음). 따라서, 트랜지스터(804)를 통해 전하가 흐르고, 시간의 경과에 따라 노드 A에 저장된 전하량이 변한다. 노드 A의 전위는 노드 A에 저장된 전하량의 변화에 의존하여 변한다. 즉, 출력 단자의 출력 전위(Vout)도 변동한다.
도 26은, 전위차가 인가되는 초기화 기간 및 그 후의 측정 기간에서 전위들 사이의 관계의 상세사항(타이밍도)을 나타낸다.
초기화 기간에, 우선, 전위(Vext_b2)는 트랜지스터(804)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V2, 즉, 저전위(VSS)가 된다. 그 후, 전위(Vext_b2)가 트랜지스터(804)를 오프로 하는 전위(저전위)에 설정되어, 트랜지스터(804)가 오프로 된다. 그 다음, 전위(Vext_b1)는 트랜지스터(808)를 온으로 하는 전위(고전위)로 설정된다. 따라서, 노드 A의 전위는 V1, 즉, 고전위(VDD)가 된다. 그 후, 전위(Vext_b1)가 트랜지스터(808)를 오프로 하는 전위로 설정된다. 따라서, 노드 A는 플로팅 상태로 진입하고, 초기화 기간이 종료된다.
그 후의 측정 기간에서는, 전위 V1 및 전위 V2는, 노드 A에 전하가 유입되는 전위, 또는 노드 A로부터 전하가 유출되는 전위로 설정된다. 여기서, 전위(V1) 및 전위(V2) 각각은 저전위(VSS)이다. 출력 전위(Vout)의 측정시, 출력 회로를 동작시킬 필요가 있기 때문에, 일부 경우에 V1은 일시적으로 고전위(VDD)로 설정된다는 점에 유의한다. V1이 고전위(VDD)인 기간은, 측정에 영향을 주지 않도록 단기간으로 한다.
전술된 바와 같이 전위차를 인가하여 측정 기간이 개시되면, 시간의 경과에 따라 노드 A에 저장된 전하량이 변하고, 그에 따라 노드 A의 전위가 변한다. 이것은 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 의미한다; 따라서, 시간의 경과에 따라 출력 단자의 출력 전위(Vout)도 변동한다.
얻어진 출력 전위(Vout)로부터 오프 전류를 계산하는 방법을 이하에 설명한다.
오프 전류의 계산 이전에 미리 노드 A의 전위(VA)와 출력 전위(Vout) 사이의 관계를 얻는다. 이 관계에 의해, 출력 전위(Vout)로부터 노드 A의 전위(VA)를 구할 수 있다. 전술된 관계에 따라, 노드 A의 전위(VA)는 다음과 같은 수학식에 의해 출력 전위(Vout)의 함수로서 표현될 수 있다.
Figure 112012064474529-pct00001
노드 A의 전하(QA)는, 노드 A의 전위(VA), 노드 A에 접속된 용량(CA), 및 상수(const)를 이용하여 다음과 같은 수학식에 의해 표현된다. 여기서, 노드 A에 접속된 용량(CA)은, 용량 소자(802)의 용량과 다른 용량의 합이다.
Figure 112012064474529-pct00002
노드 A의 전류(IA)는, 노드 A로 유입되는 전하(또는 노드 A로부터 유출되는 전하)를 시간에 관하여 미분하여 얻어지기 때문에, 노드 A의 전류(IA)는 다음과 같은 수학식으로 표현된다.
Figure 112012064474529-pct00003
이런 방식으로, 노드 A에 접속된 용량(CA)과 출력 단자의 출력 전위(Vout)로부터 노드 A의 전류(IA)를 구할 수 있다.
상기 방법에 의해, 오프 상태에서 트랜지스터의 소스와 드레인 사이에 흐르는 리크 전류(오프 전류)가 측정될 수 있다.
본 예에서는, 고순도화된 산화물 반도체를 이용하여 트랜지스터(804) 및 트랜지스터(808)가 제조되었다. 트랜지스터의 채널 길이(L)와 채널폭(W)의 비는, L/W=1:5이었다. 병렬로 배치된 측정 시스템(800)에서, 용량 소자(802)의 용량값은, 100 fF, 1 pF, 3 pF이었다.
본 예의 측정에서, VDD는 5 V였고, VSS는 0 V였다는 점에 유의한다. 측정 기간에서, 전위(V1)은 기본적으로 VSS로 설정되었고 10초 내지 300초마다 100 msec의 기간에서만 VDD로 설정되어, Vout을 측정했다. 또한, 소자를 통해 흐르는 전류 I의 계산에 이용된 Δt는 약 30000 초였다.
도 27은 전류 측정시의 경과 시간(Time)과 출력 전위(Vout) 사이의 관계를 도시한다. 도 27로부터 시간이 경과함에 따라 전위가 변한다는 것을 알 수 있다.
도 28은 전술된 전류 측정에서 계산된 오프 전류를 도시한다. 도 28은 소스-드레인 전압(V)과 오프 전류(I) 사이의 관계를 도시한다. 도 28에 따르면, 소스-드레인 전압이 4 V인 조건 하에서, 오프 전류는 약 40 zA/㎛ 였다. 또한, 소스-드레인 전압이 3.1 V인 조건 하에서 오프 전류는 10 zA/㎛ 이하였다. 1 zA는 10-21 A임에 유의한다.
전술된 바와 같이, 이 예로부터 고순도화된 산화물 반도체를 포함하는 트랜지스터에서는 오프 전류가 충분히 작다는 것을 확인하였다.
본 출원은 2010년 1월 15일 일본 특허청에 출원된 일본 특허 출원번호 제2010-007482호에 기초하며, 그 전체 내용을 본 명세서에서 참조용으로 인용한다.
100: 기판, 102: 보호층, 104: 반도체 영역, 106: 소자 분리 절연층, 108a: 게이트 절연층, 110a; 게이트 전극, 112: 절연층, 114: 불순물 영역, 116: 채널 형성 영역, 118: 측벽 절연층, 120: 고농도 도핑된 영역, 122: 금속층, 124: 금속 화합물 영역, 125: 층간 절연층, 126: 층간 절연층, 128: 층간 절연층, 130a: 소스/드레인 전극, 130b: 소스/드레인 전극, 130c: 전극, 132: 절연층, 134: 절연층, 138: 절연층, 142a: 소스/드레인 전극, 142b: 소스/드레인 전극, 143a : 절연층, 143b: 절연층, 144: 산화물 반도체층, 146: 게이트 절연층, 148a: 게이트 전극, 148b: 전극, 150: 층간 절연층, 152: 층간 절연층, 154: 소스/드레인 전극, 160: 트랜지스터, 162: 트랜지스터, 164: 용량 소자, 701: 하우징, 702: 하우징, 703: 표시부, 704: 키보드, 711: 본체, 712: 스타일러스, 713: 표시부, 714: 조작 버튼, 715: 외부 인터페이스, 721: 하우징, 723: 하우징, 725: 표시부, 727: 표시부, 731: 전원 스위치, 733: 조작 키, 735: 스피커, 737: 경첩부, 740: 하우징, 741: 하우징, 742: 표시 패널, 743: 스피커, 744: 마이크로폰, 746: 포인팅 장치, 747: 카메라 렌즈, 748: 외부 접속 단자, 749: 태양 전지, 750: 외부 메모리 슬롯, 761: 본체, 763: 접안부, 764: 조작 스위치, 765: 표시부, 766: 배터리, 767: 표시부, 770: 텔레비전 세트, 771: 하우징, 773: 표시부, 775: 스탠드, 780: 리모콘, 800: 측정 시스템, 802: 용량 소자, 804: 트랜지스터, 805: 트랜지스터, 806: 트랜지스터, 808: 트랜지스터, 1100: 메모리 셀, 1111: 제1 구동 회로, 1112: 제2 구동 회로, 1113: 제3 구동 회로, 1114: 제4 구동 회로.

Claims (25)

  1. 반도체 장치로서,
    소스선;
    상기 소스선을 가로질러 연장되는 비트선;
    제1 신호선;
    제2 신호선;
    워드선;
    메모리 셀;
    상기 비트선에 전기적으로 접속된 제1 구동 회로; 및
    상기 소스선에 전기적으로 접속된 제2 구동 회로
    를 포함하고,
    상기 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 갖는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 갖는 제2 트랜지스터; 및 용량 소자를 포함하며,
    상기 제2 트랜지스터는 산화물 반도체를 포함하고,
    상기 제1 트랜지스터는 실리콘을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 전극들 중 하나는 서로 전기적으로 접속되며,
    상기 소스선은 상기 제1 소스 전극에 전기적으로 접속되고,
    상기 비트선은 상기 제1 드레인 전극에 전기적으로 접속되며,
    상기 제1 신호선은 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나에 전기적으로 접속되고,
    상기 제2 신호선은 상기 제2 게이트 전극에 전기적으로 접속되며,
    상기 워드선은 상기 용량 소자의 전극들 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 장치로서,
    소스선;
    상기 소스선을 가로질러 연장되는 비트선;
    제1 신호선;
    제2 신호선;
    워드선;
    메모리 셀;
    상기 비트선에 전기적으로 접속된 제1 구동 회로;
    상기 소스선 및 상기 워드선에 전기적으로 접속된 제2 구동 회로;
    상기 제1 신호선에 전기적으로 접속된 제3 구동 회로; 및
    상기 제2 신호선에 전기적으로 접속된 제4 구동 회로
    를 포함하고,
    상기 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 갖는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 갖는 제2 트랜지스터; 및 용량 소자를 포함하며,
    상기 제2 트랜지스터는 산화물 반도체를 포함하고,
    상기 제1 트랜지스터는 실리콘을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 전극들 중 하나는 서로 전기적으로 접속되며,
    상기 소스선은 상기 제1 소스 전극에 전기적으로 접속되고,
    상기 비트선은 상기 제1 드레인 전극에 전기적으로 접속되며,
    상기 제1 신호선은 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나에 전기적으로 접속되고,
    상기 제2 신호선은 상기 제2 게이트 전극에 전기적으로 접속되며,
    상기 워드선은 상기 용량 소자의 전극들 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
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  17. 반도체 장치로서,
    소스선;
    상기 소스선을 가로질러 연장되는 비트선;
    제1 신호선;
    제2 신호선;
    워드선;
    메모리 셀;
    상기 비트선과 상기 워드선에 전기적으로 접속된 제1 구동 회로;
    상기 소스선에 전기적으로 접속된 제2 구동 회로;
    상기 제1 신호선에 전기적으로 접속된 제3 구동 회로; 및
    상기 제2 신호선에 전기적으로 접속된 제4 구동 회로
    를 포함하고,
    상기 메모리 셀은, 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극을 갖는 제1 트랜지스터; 제2 게이트 전극, 제2 소스 전극, 및 제2 드레인 전극을 갖는 제2 트랜지스터; 및 용량 소자를 포함하며,
    상기 제2 트랜지스터는 산화물 반도체를 포함하고,
    상기 제1 트랜지스터는 실리콘을 포함하고,
    상기 제1 게이트 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나, 및 상기 용량 소자의 전극들 중 하나는 서로 전기적으로 접속되며,
    상기 소스선은 상기 제1 소스 전극에 전기적으로 접속되고,
    상기 비트선은 상기 제1 드레인 전극에 전기적으로 접속되며,
    상기 제1 신호선은 상기 제2 소스 전극 및 상기 제2 드레인 전극 중 다른 하나에 전기적으로 접속되고,
    상기 제2 신호선은 상기 제2 게이트 전극에 전기적으로 접속되며,
    상기 워드선은 상기 용량 소자의 전극들 중 다른 하나에 전기적으로 접속되는, 반도체 장치.
  18. 제1항, 제9항, 및 제17항 중 어느 한 항에 있어서, 상기 제1 트랜지스터는 산화물 반도체 재료 이외의 반도체를 포함하는, 반도체 장치.
  19. 제1항, 제9항, 및 제17항 중 어느 한 항에 있어서, 상기 비트선에 전기적으로 접속된 판독 회로를 더 포함하는, 반도체 장치.
  20. 제1항, 제9항, 및 제17항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는,
    실리콘을 포함하는 제1 채널 형성 영역;
    불순물 영역;
    상기 제1 채널 형성 영역 위의 제1 게이트 절연층;
    상기 제1 게이트 절연층 위의 상기 제1 게이트 전극; 및
    상기 불순물 영역에 전기적으로 접속된 상기 제1 소스 전극 및 상기 제1 드레인 전극
    을 포함하는, 반도체 장치.
  21. 제1항, 제9항, 및 제17항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터는,
    상기 제1 트랜지스터 위의 상기 제2 소스 전극 및 상기 제2 드레인 전극;
    상기 산화물 반도체를 포함하고 상기 제2 소스 전극 및 상기 제2 드레인 전극에 전기적으로 접속된 제2 채널 형성 영역;
    상기 제2 채널 형성 영역 위의 제2 게이트 절연층; 및
    상기 제2 게이트 절연층 위의 상기 제2 게이트 전극
    을 포함하는, 반도체 장치.
  22. 제21항에 있어서,
    상기 용량 소자는,
    상기 제2 소스 전극 및 상기 제2 드레인 전극 중 하나;
    상기 제2 게이트 절연층; 및
    상기 제2 게이트 절연층 위의, 상기 용량 소자의 전극들 중 다른 하나를 포함하는, 반도체 장치.
  23. 제1항, 제9항, 및 제17항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 인듐, 갈륨, 주석, 및 아연 중 적어도 하나를 포함하는, 반도체 장치.
  24. 제1항, 제9항, 및 제17항 중 어느 한 항에 따른 반도체 장치를 포함하는 전자 장치로서,
    상기 전자 장치는, 컴퓨터, 휴대 전화, 휴대 정보 단말기, 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 및 텔레비전 장치로 이루어지는 그룹으로부터 선택된 하나인, 전자 장치.
  25. 삭제
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