JP6653129B2 - 記憶装置 - Google Patents
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Description
本実施の形態では、半導体装置の一例として記憶装置について説明する。
図1は、記憶装置の構成の一例を示すブロック図である。図1に示す記憶装置10は、ダイナミック・ランダム・アクセス・メモリ(DRAM)として用いることが可能である。
図2は、メモリセルの構成の一例を示す回路図であり、図3はメモリセルアレイの構成の一例を示す回路図である。なお、図2において、トランジスタの導電型は適宜変更することが可能である。例えば、図2Aに示すトランジスタMA1はp型トランジスタであるが、これをn型トランジスタとすることができる。メモリセル21は、1ビットのデータを保持できる2値のメモリセルでもよいし、2ビット以上のデータを保持できる多値のメモリセルでもよい。
メモリセル21のリフレッシュ回数を低減させるには、書き込みトランジスタ(具体的には、トランジスタMW1、トランジスタMW2)はオフ状態におけるドレイン電流(オフ電流)が小さいほど望ましい。トランジスタのオフ電流をきわめて小さくするには、例えば、バンドギャップが2.5電子ボルト以上で、かつ、キャリア濃度が1×1014cm−3以下の半導体でチャネルを形成すればよい。このような特性を有する半導体層として、例えば、酸化物半導体層が挙げられる。したがって、メモリセル21のリフレッシュ回数の低減のため、トランジスタMW1をOSトランジスタとすることが非常に効果的である。OSトランジスタでは、ソースードレイン間電圧が10Vの状態で、チャネル幅1μmあたりの規格化されたオフ電流を10×10−21A(10ゼプトA)以下とすることが可能である。
モニタ回路50は、リフレッシュ動作を要求する信号rfshを生成することができる機能を有する。具体的には、信号rfshは、リフレッシュの実行を許可する機能を有し、セルフリフレッシュ動作のトリガー信号として機能することができる。図4に、モニタ回路50の構成の一例を示す。図4に示すモニタ回路50は、レプリカ回路51、読み出し回路52、書き込み回路53を有する。
図5Aにモニタ回路の回路構成の一例を示す。図5Aに示すモニタ回路101は、レプリカ回路111、コンパレータ(CMP)112、回路113を有する。図5Bは、CMP112の回路構成の一例を示す。
レプリカ回路111は、ノードMNT、トランジスタMrp1、容量素子Crp1を有する。トランジスタMrp1は、トランジスタMW1と同様、書き込みトランジスタとして機能することができる。容量素子Crp1は、ノードMNTの電位Vmntを保持する保持容量として機能する。容量素子Crp1の第1端子はノードMNTに接続され、第2端子は一定電位(例えば、VSS、接地電位)が印加される。レプリカ回路111のトランジスタMrp1は、ゲートが回路113の出力に電気的に接続され、第1端子は配線BLrpに接続され、第2端子はノードMNTに電気的に接続されている。配線BLrpはビット線として機能することができ、レプリカ回路111に書き込む電位が入力される配線である。
CMP112は、図4の読み出し回路52に対応する回路であり、ノードMNTの電位Vnmtが、参照電位Vref未満であるかどうかを検出することができる機能を有する。CMP112は、参照電位Vrefと電位Vmntを比較し、その比較結果を、高レベル電位または低レベル電位の2つ論理状態で出力することができる機能を有する。図5Aの例では、CMP112の出力信号が信号rfshであり、かつ信号rfshが信号strとしても用いられている。信号rfshと、他の制御信号等との論理演算をすることができる回路を別途設けて、信号strを生成するようにしてもよい。
回路113は、図4に示す書き込み回路53を構成する回路である。図5Aの例では、回路113は、回路131および回路132を有する。回路131、回路132は、それぞれ、偶数段のインバータ回路を有しており、遅延回路として機能することができる。なお、トランジスタMrp1がp型トランジスタの場合は、回路131に奇数段のインバータ回路を設ければよい。回路131は、信号strを遅延して、遅延信号strdly1を生成できる機能を有し、回路132は、信号strdly1を遅延し、遅延信号strdly2を生成できる機能を有する。回路131の最終段のインバータ回路の高電源電位により、信号strdly1の高レベル電位を設定でき、回路132の最終段のインバータ回路の高電源電位により、信号strdly2の高レベル電位を設定できる。
また、回路113の代わりに、回路132を含まない回路114(図5C参照)を、書き込み回路53として用いることができる。この場合、トランジスタMrp1のゲートおよび配線BLrpに、信号strdly1が入力される。書き込み回路53としては、回路132を有する回路113の方が好ましい。その理由は、例えば、レプリカ回路111のトランジスタMrp1を非導通状態から導通状態への遷移を開始させてから、配線BLrpを高レベル電位にできること、または、トランジスタMW1のゲートの高レベル電位と、配線BLrpの高レベル電位を異ならせることができること、等である。
図6にモニタ回路の他の構成例を示す。図6に示すモニタ回路102は、レプリカ回路111を複数行設けたものである。これにより、ノードMNTの電位を平均化することができる。モニタ回路102において、回路132を設けなくてもよい。
図1に示す記憶装置10では、モニタ回路50から出力される信号rfshによって、メモリセルアレイ20の全てのメモリセル21のセルフリフレッシュが実行される。メモリセルアレイ20を部分的にリフレッシュするようにすることが可能である。例えば、バンク単位、マット単位、またはロウ単位でリフレッシュを行うようにしてもよい。
図1に示すメモリセルアレイは、複数のバンクを有するマルチバンク構造としてもよい。この場合、図1の例では、信号rfshにより、全てのバンクに対してセルフリフレッシュが行われることとなる。メモリセルアレイ20がマルチバンク構造である場合、バンクごとにモニタ回路50およびリフレッシュ制御回路60を設けて、バンクごとに独立してセルフリフレッシュすることも可能である。そのような例を、図7に示す。図7の例では、メモリセルアレイ20は、4つのバンク(BNK0、BNK1、BNK2、BNK3)に区分されている。バンクBNK0−BNK3には、それぞれ、モニタ回路(50_0、50_1、50_2、50_3)、およびリフレッシュ制御回路(60_0、60_1、60_2、60_3)が設けられている。バンクBNK0−BNK3について、独立して、書き込みおよび読み出し動作が可能となっている。そのため、ロウデコーダ33、カラムデコーダ34、ロウ駆動回路35、およびカラム駆動回路36は、バンクBNK0−BNK3にそれぞれ設けられている。図7では、各回路に符号_0等を付記して、回路がバンクごとに設けられていることを表している。
本実施の形態では、OSトランジスタについて説明する。
図11にOSトランジスタの構成の一例を示す。図11AはOSトランジスタの構成の一例を示す上面図である。図11Bは、y1−y2線断面図であり、図11Cはx1−x2線断面図であり、図11Dはx3−x4線断面図である。ここでは、y1−y2線の方向をチャネル長方向と、x1−x2線方向をチャネル幅方向と呼称する場合がある。よって、図11Bは、OSトランジスタのチャネル長方向の断面構造を示す図になり、図11Cおよび図11Dは、OSトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図11Aでは、一部の構成要素が省略されている。
図12に示すOSトランジスタ502は、OSトランジスタ501の変形例である。図12AはOSトランジスタ502の上面図である。図12Bは、y1−y2線断面図であり、図12Cは、x1−x2線断面図であり、図12Dは、x3−x4線断面図である。なお、デバイス構造を明確にするため、図12Aでは、一部の構成要素が省略されている。
図13に示すOSトランジスタ503は、OSトランジスタ501の変形例であり、図14に示すOSトランジスタ504は、OSトランジスタ502の変形例である。OSトランジスタ503およびOSトランジスタ504では、導電層530をマスクに用いて、OS層523および絶縁層513がエッチングされている。そのため、OS層523および絶縁層513の端部は導電層530の端部とほぼ一致することになる。
図15に示すOSトランジスタ505は、OSトランジスタ501の変形例であり、図16に示すOSトランジスタ506は、OSトランジスタ502の変形例である。OSトランジスタ505およびOSトランジスタ506は、それぞれ、OS層523と導電層541の間に層551を有し、OS層523と導電層542の間に層552を有する。
OS層521−523の半導体材料としては、代表的には、In−Ga酸化物、In−Zn酸化物、In−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)がある。また、OS層521−523は、インジウムを含む酸化物層に限定されない。OS層521−523は、例えば、Zn−Sn酸化物層、Ga−Sn酸化物層、Zn−Mg酸化物層等で形成することができる。また、OS層522は、In−M−Zn酸化物で形成することが好ましい。また、OS層521、OS層523は、それぞれ、Ga酸化物で形成することができる。
次に、OS層521、OS層522、およびOS層523の積層により構成されるOS層520の機能およびその効果について、図17Bに示すエネルギーバンド構造図を用いて説明する。図17Aは、OSトランジスタ502のチャネル領域を拡大した図であり、図12Bの部分拡大図である。図17Bに、図17Aで点線z1−z2で示した部位(OSトランジスタ502のチャネル形成領域)のエネルギーバンド構造を示す。以下、OSトランジスタ502を例に説明するが、OSトランジスタ501、503−506でも同様である。
以下に、OS層520を構成する酸化物半導体膜の構造について説明する。
CAAC−OS膜は、c軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
微結晶酸化物半導体膜は、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、1nm以上100nm以下、または1nm以上10nm以下の大きさであることが多い。特に、1nm以上10nm以下、または1nm以上3nm以下の微結晶であるナノ結晶(nc:nanocrystal)を有する酸化物半導体膜を、nc−OS(nanocrystalline Oxide Semiconductor)膜と呼ぶ。また、nc−OS膜は、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
基板510は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、OSトランジスタ501の導電層530、導電層541、および導電層542の一つは、上記の他のデバイスと電気的に接続されていてもよい。
絶縁層511は、基板510からの不純物の拡散を防止する役割を有する。絶縁層512はOS層520に酸素を供給する役割を有することが好ましい。したがって、絶縁層512は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、TDS(Thermal Desorption Spectroscopy:昇温脱離ガス分光法)において、膜の表面温度が100℃以上700℃以下、または100℃以上500℃以下の範囲における酸素分子の放出量が1.0×1018[分子/cm3]以上である膜とする。基板510が他のデバイスが形成された基板である場合、絶縁層511は、表面が平坦になるようにCMP(Chemical Mechanical Polishing)法等で平坦化処理を行うことが好ましい。
導電層530は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、イリジウム(Ir)、ストロンチウム(Sr)、白金(Pt)等の金属、これらを主成分とする合金、またはこれらを主成分とする化合物で形成することが好ましい。
絶縁層513は、単層構造または積層構造の絶縁膜で形成される。絶縁層513には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層513は上記材料の積層であってもよい。なお、絶縁層513に、ランタン(La)、窒素、ジルコニウム(Zr)などを、不純物として含んでいてもよい。また、絶縁層511も絶縁層513と同様に形成することができる。絶縁層513は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
導電層541、導電層542および導電層531は、導電層530と同様に作製することができる。Cu−Mn合金膜は、電気抵抗が低く、且つ、OS層520との界面に酸化マンガンを形成し、Cuの拡散を防ぐことができるため、導電層541、導電層542に用いることが好ましい。
絶縁層514は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層514を設けることで、OS層520からの酸素の外部への拡散と、外部からOS層520への水素、水等の入り込みを防ぐことができる。絶縁層514としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
また、絶縁層514上には絶縁層515が形成されていることが好ましい。絶縁層515は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成すること可能である。熱CVD法として、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使用することができる。
本実施の形態では、半導体装置のデバイス構造について説明する。実施の形態1で述べたように、半導体装置をSiトランジスタとOSトランジスタとで構成することが可能である。このような構成例においては、SiトランジスタとOSトランジスタを積層することで、半導体装置を小型化することが可能である。図18を参照して、このような積層構造を有する半導体装置の構成例について説明する。
ここでは、トランジスタMA1は、プレーナ型の電界効果トランジスタとしている。トランジスタMA1は、単結晶シリコン層を有するSOI型半導体基板から作製されている。基板400は、単結晶シリコン層を支持する基板(例えば、単結晶シリコン基板)である。絶縁層401は、単結晶シリコン層と基板400を絶縁分離するための埋め込み酸化物層(BOX層)である。もちろん、トランジスタMA1等のSiトランジスタを、バルク型の単結晶シリコン基板から作製することも可能である。また、トランジスタMA1のデバイス構造は図18の例に限定されるものではない。例えば、半導体基板の凸部を利用して作成される3Dトランジスタ(フィン型、トライゲート型など)とすることが可能である。
トランジスタMW2は、バックゲートを設けたOSトランジスタ504と同様のデバイス構造を有している。トランジスタMW2のデバイス構造は、これに限定されるものではない。
導電体461および導電体462が誘電体を介して重なっている領域が容量素子C1として機能する。また、導電体461は、配線RWLとして機能する領域を有する。導電体462は、導電体463―466により、トランジスタMA1のゲート電極(導電体420)と電気的に接続されている。
本実施の形態では、半導体装置の一例として記憶装置と、記憶装置に記憶したデータを処理するプロセッシングユニットについて説明する。
図19に、CPUの構成の一例を示す。図19に示すCPU300は、CPUコア301、パワーマネージメントユニット321および周辺回路322を有する。パワーマネージメントユニット321は、パワーコントローラ302、およびパワースイッチ303を有する。周辺回路322は、キャッシュメモリを有するキャッシュ304、バスインターフェース(BUS I/F)305、及びデバッグインターフェース(Debug I/F)306を有する。CPUコア301は、データバス323、制御装置307、プログラムカウンタ(PC)308、パイプラインレジスタ309、パイプラインレジスタ310、ALU(Arithmetic logic unit)311、およびレジスタファイル312を有する。CPUコア301と、キャッシュ304等の周辺回路322とのデータのやり取りは、データバス323を介して行われる。
プロセッシングユニットの一例として、RFIDタグについて説明する。RFIDタグは、無線タグ、RFID、RFタグ、IDタグ、ICタグ、ICチップ、電子タグ、無線ICタグ等と呼ばれている。RFIDタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFIDタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
RFIDタグの用途は多岐にわたる。その用途として、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図21A)、包装用容器類(包装紙やボトル等、図21C)、記録媒体(DVDやビデオテープ等、図21B)、乗り物類(自転車等、図21D))、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液晶表示装置、EL表示装置、スマートフォン、携帯電話、時計、腕時計)等の物品、若しくは各物品に取り付けるタグ(図21E、図21F)等に、RFIDタグ800を設けて使用することができる。
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。
図22Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
図23A−図23Fは、表示部を備え、またバッテリーで駆動される電子機器の例である。
20、22、23 メモリセルアレイ
21 メモリセル
31 ロウアドレスバッファ
32 カラムアドレスバッファ
33 ロウデコーダ
34 カラムデコーダ
35 ロウ駆動回路
36 カラム駆動回路
37 入出力回路
40 コントロールロジック回路
41 クロック生成回路
42 選択回路
50 モニタ回路
51 レプリカ回路
52 読み出し回路
53 書き込み回路
60 リフレッシュ制御回路
61 アドレス生成回路
75 サブ・ロウ駆動回路
76 センスアンプ部
80 マット
81 メモリセルアレイ
101、102 モニタ回路
102 モニタ回路
111 レプリカ回路
112 コンパレータ(CMP)
113 回路
115 増幅回路
116 回路
121―124 メモリセル
131、132、150 回路
151 AND回路
152 OR回路
Claims (7)
- メモリセルと、
第1回路と、を有し、
前記メモリセルは、第1トランジスタ、および第1容量素子を有し、
前記第1トランジスタは、第1配線と第1容量素子の第1端子との間の導通状態を制御する機能を有し、
前記第1トランジスタのゲートは、第2配線に電気的に接続され、
前記第1回路は、第2トランジスタ、第3トランジスタ、第2容量素子、および第3容量素子を有し、
前記第2トランジスタは、第3配線と前記第2容量素子の第1端子との間の導通状態を制御する機能を有し、
前記第3トランジスタは、前記第3配線と前記第3容量素子の第1端子との間の導通状態を制御する機能を有し、
前記第2トランジスタのゲートは、前記第3配線に電気的に接続され、
前記第3トランジスタのゲートは、前記第3配線に電気的に接続され、
前記第2容量素子の第1端子は、前記第3容量素子の第1端子に電気的に接続され、
前記第1回路は、前記第2容量素子の前記第1端子の電位と、前記第3容量素子の第1端子の電位とが第2電位未満であることを検出する機能と、前記検出結果に基づいて第1信号および第2信号を生成する機能と、前記第2信号に従い、前記第2トランジスタ及び前記第3トランジスタを導通状態にする機能と、前記第2信号に従い、前記第3配線に第3電位を印加する機能と、を有する記憶装置であって、
前記第1信号に従い、前記メモリセルのリフレッシュ動作を開始する機能を有する記憶装置。 - 請求項1において、
前記第1回路は、増幅回路、およびスイッチを有し、
前記増幅回路は、前記第2容量素子の前記第1端子の電位と、前記第2電位との差を増幅する機能を有し、
前記増幅回路は、第4トランジスタを有し、
前記第4トランジスタは電流源としての機能を有し、
前記スイッチは、第4電位を供給する機能を有する配線と、前記増幅回路との間の導通状態を制御する機能を有し、
前記第4トランジスタが非導通状態の期間、導通状態になる記憶装置。 - 請求項1または請求項2において、
前記第1トランジスタ乃至前記第3トランジスタは、チャネルが酸化物半導体を有する記憶装置。 - 請求項3において、
前記酸化物半導体は、c軸に配向している結晶部をする記憶装置。 - 請求項1乃至請求項4の何れか1項において、
前記メモリセル、前記第1配線、および前記第2配線が複数配列されているメモリセルアレイを有し、
前記メモリセルアレイは、複数のバンクを有し、
前記複数のバンクは、それぞれ、前記第1回路を有する記憶装置であって、
前記第1回路で生成される前記第1信号に従い、対応する前記バンクのリフレッシュ動作を開始する機能を有する記憶装置。 - 請求項1乃至請求項4の何れか1項において、
前記メモリセル、前記第1配線、および前記第2配線が複数配列されているメモリセルアレイを有し、
前記メモリセルアレイは、複数のバンクを有し、
前記複数のバンクは、それぞれ、複数のブロックを有し、
前記複数のブロックは、それぞれ、前記第1回路を有する記憶装置であって、
前記第1回路で生成される前記第1信号に従い、対応する前記ブロックのリフレッシュ動作を開始する機能を有する記憶装置。 - 請求項1乃至請求項4の何れか1項において、
前記メモリセル、前記第1配線、および前記第2配線が複数配列されているメモリセルアレイを有し、
前記メモリセルアレイは、複数のバンクを有し、
前記複数のバンクは、それぞれ、複数のブロックを有し、
前記複数のブロックにおいて、それぞれ、前記第2配線ごとに、前記第1回路が設けられる記憶装置であって、
前記第1回路で生成される前記第1信号に従い、対応する前記第2配線に電気的に接続されている前記メモリセルのリフレッシュ動作を開始する機能を有する記憶装置。
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