KR102112065B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막을 포함하는 트랜지스터에서, 대전 방지 기능을 가지고 소스 전극 및 드레인 전극을 피복하는 금속 산화막이 상기 산화물 반도체막과 접하여 형성되고, 그 후에, 열 처리가 수행된다. 상기 열 처리를 통해, 수소, 습기, 수산기, 또는 수소화물과 같은 불순물들이 상기 산화물 반도체막으로부터 의도적으로 제거되고, 그에 의해 상기 산화물 반도체막은 고순도화된다. 상기 금속 산화막을 제공함으로써, 상기 트랜지스터에서의 상기 산화물 반도체막의 백 채널 측 상의 기생 채널의 발생이 방지될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 실시예는 반도체 장치 및 상기 반도체 장치를 제작하는 방법에 관한 것이다.
이 명세서에서, 반도체 장치는 일반적으로 반도체 특성들을 이용함으로써 기능할 수 있는 장치를 의미하고, 전기-광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치들이다.
절연 표면을 가진 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터(또한 박막 트랜지스터(TFT)라고 칭해짐)를 형성하기 위한 기술이 주목받고 있다. 이러한 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(표시 장치)와 같은 광범위한 전자 기기들에 적용된다. 상기 트랜지스터에 적용 가능한 반도체 박막으로서, 실리콘 기반 반도체 재료가 널리 알려져 있다. 또한, 다른 재료로서 산화물 반도체가 주목받고 있다.
예를 들면, 활성층이 1018/cm3 미만의 전자 캐리어 농도를 가지고 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 비정질 산화물을 포함하는 트랜지스터가 개시된다(특허 문헌 1 참조).
[참조]
[특허 문헌]
[특허 문헌 1] 일본 공개 특허 출원 제2006-165528호
그러나, 산화물 반도체의 전기 도전성은 산소 등의 과잉 또는 부족으로 인해 화학량론적 조성으로부터의 일탈이 발생할 때, 또는 전자 공여체(electron donor)를 형성하는 수소 또는 습기가 박막 형성 공정 동안 상기 산화물 반도체에 혼입할 때 변화한다. 이러한 현상은 상기 산화물 반도체를 포함하는 트랜지스터의 전기적 특성들의 변동 요인이 된다.
상기 문제점들에 비추어, 본 발명의 목적은 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이고, 이는 안정한 전기적 특성들 및 높은 신뢰도를 가진다.
또한, 본 발명의 목적은 산화물 반도체막의 백 채널 측 상에 기생 채널의 발생을 방지하는 것이다.
산화물 반도체막을 포함하는 트랜지스터의 전기적 특성들의 변동을 억제하기 위해, 변동을 유발하는 수소, 습기, 수산기, 또는 수소화물(또한 수소 화합물이라고 칭해짐)과 같은 불순물들이 상기 산화물 반도체막으로부터 의도적으로 제거된다. 또한, 산화물 반도체의 주성분이고 상기 불순물들을 제거하는 단계에서 감소되는 산소가 공급된다. 상기 산화물 반도체막은 이와 같이 고순도화되고 전기적으로 i형(진성)이 된다.
i형(진성) 산화물 반도체는 상기 산화물 반도체의 주성분이 아닌 불순물들이 가능한 거의 함유되지 않도록 상기 산화물 반도체로부터, n형 불순물인, 수소를 제거함에 의해 고순도화됨으로써 i형(진성) 또는 실질적으로 i형(진성)이 되는 산화물 반도체이다. 즉, 고순도화된 i형(진성) 산화물 반도체 또는 그에 근접한 산화물 반도체는 불순물들을 첨가함에 의해서가 아닌 수소 또는 수분과 같은 불순물들을 가능한 많이 제거함으로써 획득되는 것이 특징이다. 이것은 페르미 준위(Ef)가 진성 페르미 준위(Ei)와 동일한 준위가 될 수 있게 한다.
산화물 반도체막을 포함하는 트랜지스터에 있어서, 대전 방지 기능을 갖는 금속 산화막이 상기 산화물 반도체막 위에 접하여 형성되고, 절연층이 상기 금속 산화막 위에 형성되고, 그 후, 열처리가 수행된다.
상기 열처리를 통해, 수소, 수분, 수산기, 또는 수소화물(또한 수소 화합물이라고 칭해짐)과 같은 불순물들이 상기 산화물 반도체막으로부터 의도적으로 제거되고, 그에 의해 상기 산화물 반도체막은 고순도화된다. 불순물인 수소 또는 수산기는 상기 열처리에 의해 물로서 용이하게 제거될 수 있다.
상기 산화물 반도체막 및 산소를 포함하는 상기 금속 산화막은 상기 열처리가 실시될 때 서로 접한 상태이고; 따라서, 상기 산화물 반도체의 주성분들 중 하나이고 불순물들을 제거하는 단계에서 감소되는 산소는, 산소를 포함하는 상기 금속 산화막으로부터 상기 산화물 반도체막으로 공급될 수 있다. 따라서, 상기 산화물 반도체막은 더욱 고순도화되어 전기적으로 i형(진성)이 된다.
산화물 반도체막을 포함하는 트랜지스터에 있어서, 대전 방지 기능을 갖는 산화물층이 상기 산화물 반도체막 위에 접하여 형성되고, 그 후, 열처리가 수행된다.
대전 방지 기능을 가진 상기 산화물층은 상기 산화물 반도체막, 바람직하게, 고순도화된 산화물 반도체막의 상기 백 채널측(상기 게이트 절연막측에 반대측) 상에 제공되고, 상기 산화물층은 상기 산화물 반도체의 유전률보다 낮은 유전률을 가지는 것이 바람직하다. 예를 들면, 8 이상 20 이하의 유전률을 가진 산화물층이 이용된다.
상기 산화물층은 상기 산화물 반도체막보다 두껍다. 예를 들면, 상기 산화물 반도체막의 두께가 3nm 이상 30nm 이하라고 가정하면, 상기 산화물층의 두께는 10nm 초과하고 상기 산화물 반도체막의 두께 이상인 것이 바람직하다.
금속 산화물이 상기 산화물층에 이용될 수 있다. 상기 금속 산화물로서, 예를 들면, 산화 갈륨 또는 인듐이나 아연이 0.01원자% 내지 5원자%로 첨가된 산화 갈륨이 이용될 수 있다.
또한, 상기 열처리 후에 수분 또는 수소와 같은 불순물들의 상기 산화물 반도체막으로의 혼입을 방지하기 위해, 외부로부터 그곳으로 혼입을 방지하는 보호 절연층이 상기 절연층 위에 더 형성될 수 있다.
문턱 전압 및 오프 전류와 같은, 상기 고순도화된 산화물 반도체막을 포함하는 상기 트랜지스터의 전기적 특성들은, 거의 온도 의존성이 없다. 또한, 상기 트랜지스터 특성들은 광열화(light deterioration)로 인한 변화가 거의 없다.
상술된 바와 같이, 상기 고순도화되고 전기적으로 i형(진성) 산화물 반도체막을 포함하는 상기 트랜지스터의 상기 전기적 특성들의 변동이 억제되고 상기 트랜지스터는 전기적으로 안정하다. 결과적으로, 안정한 전기적 특성들을 가진, 상기 산화물 반도체를 포함하는 매우 신뢰 가능한 반도체 장치가, 제공될 수 있다.
상기 열 처리는 250℃ 이상 650℃ 이하, 450℃ 이상 600℃ 이하, 또는 기판의 변형점(strain point) 미만의 온도로 수행된다. 상기 열 처리는 질소, 산소, 초건조 공기(수분 함량이 20ppm 이하, 바람직하게 1ppm 이하, 더욱 바람직하게 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기에서 수행될 수 있다.
이 명세서에서 개시되는 본 발명의 구성의 일 실시예에 따르면, 반도체 장치는: 게이트 전극, 상기 게이트 전극을 피복하는 게이트 절연막, 상기 게이트 절연막 위의 상기 게이트 전극과 중첩하는 영역의 산화물 반도체막, 상기 산화물 반도체막과 접하는 소스 전극과 드레인 전극, 상기 산화물 반도체막과 접하고 상기 소스 전극과 상기 드레인 전극을 피복하는 금속 산화막, 및 상기 금속 산화막을 피복하는 절연막을 포함한다.
상기 장치에 있어서, 상기 금속 산화막은 일부의 경우들에서 산화 갈륨을 함유한다. 또한, 상기 금속 산화막은 일부의 경우들에서 인듐 또는 아연을 0.01원자% 내지 5원자%에서 함유한다.
상기 장치에 있어서, 상기 산화물 반도체막은 인듐 및 갈륨을 함유하는 것이 바람직하다.
상기 장치에 있어서, 상기 소스 전극과 상기 드레인 전극은 일함수가 일부의 경우들에서 3.9eV 이상인 도전성 재료를 함유한다. 일함수가 3.9eV 이상인 상기 도전성 재료는 예를 들어, 질화 텅스텐 또는 질화 티탄이 될 수 있다.
이 명세서에서 개시되는 본 발명의 구성의 다른 실시예에 따르면, 반도체 장치를 제작하는 방법은: 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 피복하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막을 사이에 개재하여 상기 게이트 전극과 중첩하는 영역에 산화물 반도체막을 형성하는 단계, 상기 산화물 반도체막 위에 소스 전극과 드레인 전극을 형성하는 단계, 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극을 피복하는 금속 산화막을 형성하는 단계, 상기 금속 산화막을 피복하는 절연막을 형성하는 단계, 및 열처리를 수행하는 단계를 포함한다.
상기 방법에 있어서, 산화 갈륨을 함유하는 막은 일부의 경우들에서 상기 금속 산화막으로서 형성된다. 또한, 인듐 또는 아연을 0.01원자% 내지 5원자%에서 함유하는 막은 일부의 경우들에서 상기 금속 산화막으로서 형성된다. 또한, 상기 열처리는 450℃ 내지 600℃의 온도에서 수행될 수 있다.
상기 구조에서, 산화 갈륨막은 상기 금속 산화막으로서 이용되는 것이 바람직하다. 상기 산화 갈륨막은 스퍼터링법, CVD법, 증착법 등에 의해 형성될 수 있다. 상기 산화 갈륨막은 산소 및 갈륨의 조성비에 의존하지만, 약 4.9eV의 에너지 갭을 가지고 가시광 파장 범위의 투광성을 가진다.
이 명세서에서, 산화 갈륨은 일부의 경우들에서 GaOx(x>0)로 표현된다. 예를 들면, GaOx가 결정 구조를 가질 때, x가 1.5인 Ga2O3이 알려져 있다.
상기 구성들에서, 상기 금속 산화막이 상기 산화물 반도체막 위에 형성되기 전에 상기 산화물 반도체막에 대해 열 처리가 수행될 수 있다.
금속 산화막이 산화물 반도체막 위에서 이와 접하여 형성되고, 그 후, 열 처리가 수행된다. 열 처리를 통해, 수소, 습기, 수산기, 또는 수소화물과 같은 불순물들이 상기 산화물 반도체막으로부터 의도적으로 제거될 수 있고, 그에 의해 상기 산화물 반도체막은 고순도화될 수 있다. 상기 고순도화되고 전기적으로 i형(진성) 산화물 반도체막을 포함하는 트랜지스터의 상기 전기적 특성들의 변동이 억제되고 상기 트랜지스터는 전기적으로 안정하다.
따라서, 본 발명의 일 실시예에 따라, 안정한 전기적 특성들을 가진 트랜지스터가 제작될 수 있다.
또한, 본 발명의 일 실시예에 따라, 양호한 전기적 특성들 및 높은 신뢰성을 가진, 트랜지스터를 포함하는 반도체 장치가 제작될 수 있다.
도 1a 내지 도 1d는 반도체 장치 및 상기 반도체 장치를 제작하는 방법의 일 실시예를 도시한 도면들.
도 2a 내지 도 2c는 반도체 장치의 일 실시예를 각각 도시한 도면들.
도 3은 반도체 장치의 일 실시예를 도시한 도면.
도 4는 반도체 장치의 일 실시예를 도시한 도면.
도 5는 반도체 장치의 일 실시예를 도시한 도면.
도 6a 및 도 6b는 반도체 장치의 일 실시예를 도시한 도면들.
도 7a 및 도 7b는 전자 기기를 도시한 도면들.
도 8a 내지 도 8f는 전자 기기를 각각 도시한 도면들.
도 9a는 유전체들의 적층 구조를 도시한 모델도이고 도 9b는 등가 회로도.
도 10a 및 도 10b는 시뮬레이션을 위해 이용된 트랜지스터의 모델을 각각 도시한 도면들.
도 11a 및 도 11b는 산화 갈륨막의 두께와 트랜지스터의 문턱 전압 사이의 관계를 각각 도시한 그래프들.
도 12는 게이트 전압(Vg)-드레인 전류(Id) 특성들을 도시한 그래프.
이후, 본 발명의 실시예들 및 예가 첨부 도면들을 참조하여 상세히 기술될 것이다. 그러나, 본 발명은 하기의 기술에 제한되지 않고, 본 기술분야의 통상의 기술자들은 여기에 개시된 모드들 및 상세들이 다양한 방식들로 변형될 수 있다는 것을 쉽게 알 것이다. 따라서, 본 발명은 하기의 실시예들 및 예의 기술에 제한되는 것으로서 해석되어서는 안 된다.
이 명세서에서 "제 1(first)" 및 "제 2(second)"와 같은 서수들은 편의를 위해 이용되고 단계들의 순서 및 층들의 적층 순서를 표시하지 않음을 유념한다. 또한, 이 명세서의 상기 서수들은 본 발명을 명시하는 특정 명칭들을 표시하지 않는다.
(실시예 1)
이 실시예에서, 반도체 장치 및 상기 반도체 장치를 제작하는 방법의 일 실시예가 도 1a 내지 도 1d를 참조하여 기술될 것이다. 이 실시예에서, 산화물 반도체막을 포함하는 트랜지스터가 상기 반도체 장치의 예로서 기술될 것이다.
도 1d에 도시된 바와 같이, 트랜지스터(410)는, 절연 표면을 가진 기판(400) 위에, 게이트 전극(401), 게이트 절연막(402), 산화물 반도체막(403), 소스 전극(405a), 및 드레인 전극(405b)을 포함한다. 상기 산화물 반도체막(403)의 백 채널측 상의 대전 방지 기능을 가진 금속 산화막(407) 및 절연막(409)이 상기 산화물 반도체막(403) 위에 이 순서로 적층된다.
도 1a 내지 도 1d는 상기 트랜지스터(410)를 제작하는 방법의 예를 도시한다.
먼저, 절연 표면을 가진 상기 기판(400) 위에 도전막이 형성되고, 그 후에, 제 1 포토리소그래피 단계에 의해 상기 게이트 전극(401)이 형성된다. 레지스트 마스크는 잉크젯법에 의해 형성될 수 있음을 유념한다. 상기 레지스트 마스크의 잉크젯법에 의한 형성은 포토마스크를 필요로 하지 않고; 따라서, 제작 비용이 저감될 수 있다.
절연 표면을 가진 상기 기판(400)으로서 이용될 수 있는 기판에 관한 특정 제한은 존재하지 않지만, 상기 기판은 적어도 나중에 수행될 열 처리에 대한 충분한 내열성을 가지는 것이 필요하다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판이 이용될 수 있다. 또한, 실리콘, 탄화 실리콘(silicon carbide) 등의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등은 상기 기판이 절연 표면을 가지는 한 이용될 수 있다. 반도체 소자들은 이러한 기판 상에 제공될 수 있다.
또한, 가요성 기판이 상기 기판(400)으로서 이용될 수 있다. 가요성 기판이 이용되는 경우, 상기 산화물 반도체막(403)을 포함하는 상기 트랜지스터(410)는 가요성 기판 위에 직접 형성될 수 있다. 대안적으로, 상기 산화물 반도체막(403)을 포함하는 상기 트랜지스터(410)는 제작 기판 위에 형성될 수 있고, 그 후에, 상기 트랜지스터(410)는 상기 제작 기판으로부터 분리되어 가요성 기판으로 전치될 수 있다. 상기 제작 기판으로부터 상기 트랜지스터를 분리하고 이를 상기 가요성 기판에 전치하기 위해, 상기 제작 기판과 상기 산화물 반도체막을 포함하는 상기 트랜지스터 사이에 분리층이 제공될 수 있음을 유념한다.
상기 기판(400)과 상기 게이트 전극(401) 사이에 기저막(base film)의 역할을 하는 절연막이 제공될 수 있다. 상기 기저막은 상기 기판(400)으로부터의 불순물 원소들의 확산을 방지하는 기능을 가지고, 질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 및 산화질화 실리콘막 중 하나 이상을 이용한 단층 구조 또는 적층 구조로 형성될 수 있다.
또한, 상기 게이트 전극(401)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 또는 스칸듐과 같은 금속 재료, 또는 이들 재료들 중 어느 것을 주성분으로 함유한 합금 재료를 이용하여 단층 구조 또는 적층 구조를 가지도록 형성될 수 있다.
다음에, 상기 게이트 절연막(402)은 상기 게이트 전극(401) 위에 형성된다. 상기 게이트 절연막(402)은 산화 실리콘층, 질화 실리콘층, 산화질화 실리콘층, 질화산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화질화 알루미늄층, 질화산화 알루미늄층, 및 산화 하프늄층 중 하나 이상을 이용하여 플라즈마 CVD법, 스퍼터링법 등에 의해 단층 구조 또는 적층 구조로 형성될 수 있다.
이 실시예에서 상기 산화물 반도체막(403)은 캐리어 공여체의 역할을 하고 상기 산화물 반도체의 주성분 이외의 물질인 불순물을 가능한 거의 함유하지 않도록 고순도화되고 불순물들이 제거된 진성(i형) 또는 실질적으로 진성(i형) 산화물 반도체를 이용하여 형성된다. 구체적으로 말하면, 상기 산화물 반도체막(403)에서 수소 농도는 5 x 1019 원자들/㎤ 이하, 바람직하게 5 x 1018 원자들/㎤ 이하, 더욱 바람직하게 5 x 1017 원자들/㎤ 이하이다. 상기 산화물 반도체막(403)에서 수소 농도는 이차 이온 질량 분석기(SIMS)에 의해 측정된다. 수소 농도를 충분히 저감시킴에 의해 고순도화되고 산소 결핍에 기인한 에너지 갭에서 결함 준위들이 충분한 양의 산소를 공급함으로써 감소된 상기 산화물 반도체막(403)에 있어서, 캐리어 농도는 1 x 1012/㎤ 미만, 바람직하게 1 x 1011/㎤ 미만, 더욱 바람직하게 1.45 x 1010/㎤ 미만이다. 예를 들면, 실온(25℃)에서 오프 전류(여기에서, 채널 폭의 마이크로미터(㎛) 당 전류)는 100 zA(1 zA(zeptoampere)는 1 x 10-21 A임) 이하, 바람직하게 10 zA 이하이다. 우수한 오프 전류 특성들을 갖는 트랜지스터(410)가 i형(진성) 또는 실질적으로 i형 산화물 반도체의 이용으로 획득될 수 있다.
이러한 고순도화된 산화물 반도체는 계면 상태 또는 계면 전하에 매우 민감하고; 따라서, 상기 산화물 반도체막과 상기 게이트 절연막 사이의 계면이 중요하다. 따라서, 상기 고순도화된 산화물 반도체와 접할 상기 게이트 절연막은 고품질을 가져야 한다.
상기 게이트 절연막을 제작하기 위한 방법에 대해, 형성되는 절연층이 조밀할 수 있고 높은 파괴 전압(breakdown voltage) 및 고품질을 가질 수 있기 때문에 마이크로파들(예를 들면, 2.45GHz의 주파수를 가진)을 이용한 고밀도 플라즈마 CVD법이 이용되는 것이 바람직하다. 상기 고순도화된 산화물 반도체막과 상기 고품질 게이트 절연막이 밀착될 때, 상기 계면 상태는 감소될 수 있고 양호한 계면 특성들은 획득될 수 있다.
물론, 상기 게이트 절연막으로서 고품질 절연막이 형성될 수 있는 한 스퍼터링법 또는 플라즈마 CVD법과 같은 상이한 성막 방법이 이용될 수 있다. 또한, 절연막이 이용될 수 있고, 상기 게이트 절연막으로의 막 품질 및 상기 산화물 반도체와의 계면의 특성들은 성막 후에 수행되는 열 처리에 의해 개질된다. 어느 경우든, 상기 게이트 절연막으로서의 막 품질이 양호하고, 상기 산화물 반도체와의 계면 상태 밀도가 저감되고, 양호한 계면이 형성될 수 있는 한 어떠한 절연막도 이용될 수 있다.
수소, 수산기, 및 습기가 상기 게이트 절연막(402) 및 상기 산화물 반도체막에 가능한 거의 함유되지 않도록 하기 위해, 상기 게이트 전극(401)이 형성되는 상기 기판(400) 또는 상기 게이트 절연막(402)까지의 막들이 형성되는 상기 기판(400)이 상기 산화물 반도체막의 형성을 위한 전처리로서 스퍼터링 장치의 예비 가열 챔버에서 예비 가열되어, 상기 기판(400) 상에 흡착된 수소 또는 습기와 같은 불순물들이 제거되는 것이 바람직하다. 상기 예비 가열 챔버에 제공되는 배기 수단으로서, 크라이오펌프가 바람직하다. 이 예비 가열 처리는 생략될 수 있음을 유념한다. 또한, 이 예비 가열 처리는 유사한 방식으로 나중 단계에서 상기 소스 전극(405a) 및 상기 드레인 전극(405b)까지의 막들이 형성된 상기 기판(400)에 대해 수행될 수 있다(상기 금속 산화막(407) 형성 전).
다음에, 3nm 이상 30nm 이하의 두께를 가진 산화물 반도체막이 스퍼터링법에 의해 상기 게이트 절연막(402) 위에 형성된다. 상기 산화물 반도체막의 두께가 매우 클 때(예를 들면, 상기 두께가 50nm 이상일 때), 상기 트랜지스터가 노멀리 온(normally on) 될 수 있기 때문에 상기 범위의 두께가 바람직하다.
상기 산화물 반도체막이 스퍼터링법에 의해 형성되기 전에, 아르곤 가스가 도입되고 플라즈마가 생성되는 역 스퍼터링에 의해 상기 게이트 절연막(402)의 표면 상에 부착된 가루 물질들(또한 입자들 또는 먼지들이라고 칭해짐)이 제거되는 것이 바람직함을 유념한다. 상기 역 스퍼터링은, 타겟측에의 전압의 인가없이, RF 전원이 아르곤 분위기에서 기판측에의 전압의 인가를 위해 이용되어 상기 기판의 부근에 플라즈마를 생성하여 표면을 개질하는 방법을 나타낸다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 이용될 수 있음을 유념한다.
상기 산화물 반도체막에 이용되는 산화물 반도체로서, 다음의 산화물 반도체들이 이용될 수 있다: In-Sn-Ga-Zn-O-계 산화물 반도체와 같은 4원계 금속 산화물; In-Ga-Zn-O-계 산화물 반도체, In-Sn-Zn-O-계 산화물 반도체, In-Al-Zn-O-계 산화물 반도체, Sn-Ga-Zn-O-계 산화물 반도체, Al-Ga-Zn-O-계 산화물 반도체, 또는 Sn-Al-Zn-O-계 산화물 반도체와 같은 3원계 금속 산화물, In-Zn-O-계 산화물 반도체, Sn-Zn-O-계 산화물 반도체, Al-Zn-O-계 산화물 반도체, Zn-Mg-O-계 산화물 반도체, Sn-Mg-O-계 산화물 반도체, In-Mg-O-계 산화물 반도체, 또는 In-Ga-O-계 산화물 반도체와 같은 2원계 금속 산화물, In-O-계 산화물 반도체, Sn-O-계 산화물 반도체, 또는 Zn-O-계 산화물 반도체 등. 또한, SiO2가 상기 산화물 반도체에 함유될 수 있다. 여기서, 예를 들면, In-Ga-Zn-O-계 산화물 반도체는 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 산화막을 의미하고 그 조성비에 대한 특정 제한은 없음을 유념한다. 상기 In-Ga-Zn-O-계 산화물 반도체는 In, Ga, 및 Zn 이외의 원소를 함유할 수 있다.
또한, 상기 산화물 반도체막에 대해, 화학식, InMO3(ZnO)m(m > 0)으로 표현되는 재료의 박막이 이용될 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소를 표현한다. 예를 들면, M은 Ga, Ga 및 Al, Ga 및 Mn, Ga 및 Co 등일 수 있다.
In-Ga-Zn-O-계 재료가 상기 산화물 반도체로서 이용될 때, 예를 들면, In2O3 : Ga2O3 : ZnO = 1 : 1 : 1 [몰수비]의 조성비를 가진 산화물 타겟이 이용될 수 있다. 이 타겟의 재료 및 성분에 대한 제한없이, 예를 들면, In2O3 : Ga2O3 : ZnO = 1 : 1 : 2 [몰수비]의 조성비를 가진 산화물 타겟이 이용될 수 있다.
In-Zn-O-계 재료가 상기 산화물 반도체로서 이용될 때, 이용될 타겟은 원자수비가 In : Zn = 50 : 1 내지 1 : 2(몰수비가 In2O3 : ZnO = 25 : 1 내지 1 : 4), 바람직하게 원자수비가 In : Zn = 20 : 1 내지 1 : 1(몰수비가 In2O3 : ZnO = 10 : 1 내지 1 : 2), 더욱 바람직하게 원자수비가 In : Zn = 15 : 1 내지 1.5 : 1(몰수비가 In2O3 : ZnO = 15 : 2 내지 3 : 4)의 조성비를 가진다. 예를 들면, In : Zn: O = X : Y : Z의 원자수비를 가지는 In-Zn-O-계 산화물 반도체의 형성에 이용된 타겟에서, Z > 1.5X + Y의 부등식이 만족된다.
또한, 상기 타겟의 충전률은 90% 이상 100% 이하이고, 바람직하게 95% 이상 99.9% 이하이다. 높은 충전률을 가진 상기 타겟을 이용하여, 조밀한 산화물 반도체막이 형성될 수 있다.
이 실시예에서, 상기 산화물 반도체막은 In-Ga-Zn-O-계 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다. 또한, 상기 산화물 반도체막은 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스 및 산소를 함유한 혼합 분위기에서 스퍼터링법에 의해 형성될 수 있다.
상기 산화물 반도체막이 형성될 때 이용되는 스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물과 같은 불순물들이 제거된 고순도화 가스를 이용하는 것이 바람직하다.
상기 산화물 반도체막의 형성을 위해, 상기 기판(400)은 감압하에서 성막 챔버에 배치되고 상기 기판 온도는 100℃ 이상 600℃ 이하, 바람직하게 200℃ 이상 400℃ 이하로 설정된다. 상기 기판(400)이 가열되는 상태에서 성막이 수행될 때, 상기 산화물 반도체막에 함유된 불순물들의 농도는 저감될 수 있다. 또한, 스퍼터링에 의한 손상이 저감될 수 있다. 그 후에, 상기 성막 챔버 내의 잔여 습기가 제거되고, 수소 및 습기가 제거된 스퍼터링 가스가 도입되고, 상술된 타겟이 이용되어, 상기 산화물 반도체막이 상기 기판(400) 위에 형성된다. 상기 성막 챔버 내의 잔여 습기를 제거하기 위해, 크라이오펌프, 이온 펌프, 또는 티탄 서브리메이션 펌프와 같은 기체저장식(entrapment) 진공 펌프가 이용되는 것이 바람직하다. 상기 배기 수단은 냉각 트랩(cold trap)이 제공된 터보 분자 펌프일 수 있다. 크라이오펌프로 배기되는 상기 성막 챔버에서, 예를 들면, 수소 원자, 물(H2O)과 같이, 수소 원자를 함유한 화합물, (바람직하게, 또한 탄소 원자를 함유한 화합물) 등이 제거되고, 그에 의해 상기 성막 챔버에서 형성된 상기 산화물 반도체막에 불순물들의 농도가 저감될 수 있다.
상기 성막 조건의 일례로서, 상기 기판과 상기 타겟 사이의 거리가 100mm이고, 압력이 0.6Pa이고, 직류(DC) 전원의 전력이 0.5kW이고, 분위기가 산소 분위기(산소 유량비는 100%임)이다. 성막시 생성되는 가루 물질들(또한 입자들 또는 먼지들이라고 칭해짐)이 경감될 수 있고 막 두께가 균일해질 수 있으므로, 펄스 직류 전류 전원이 이용되는 것이 바람직함을 유념한다.
다음에, 상기 산화물 반도체막은 제 2 포토리소그래피 단계에 의해 섬형상 산화물 반도체막(441)으로 가공된다(도 1a 참조). 상기 섬형상 산화물 반도체막(441)을 형성하기 위한 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다. 잉크젯법에 의한 상기 레지스트 마스크의 형성은 포토마스크를 필요로 하지 않고; 따라서, 제작 비용이 저감될 수 있다.
상기 산화물 반도체막의 에칭은 건식 에칭, 습식 에칭, 또는 건식 에칭과 습식 에칭 둘 다일 수 있음을 유념한다. 상기 산화물 반도체막의 습식 에칭에 이용되는 에천트로서, 예를 들어, 인산, 아세트산, 및 질산의 혼합 용액 등이 이용될 수 있다. 또한, ITO07N(KANTO CHEMICAL CO., INC.에 의해 생산됨)이 이용될 수 있다.
다음에, 상기 소스 전극 및 상기 드레인 전극(상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성된 배선을 포함)을 형성하기 위한 도전막이 상기 게이트 절연막(402) 및 상기 산화물 반도체막(441) 위에 형성된다. 상기 소스 전극 및 상기 드레인 전극을 형성하기 위한 상기 도전막으로서, 예를 들면, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소를 함유하는 금속막, 상기 원소들 중 어느 것을 성분으로 함유하는 금속 질화막(예를 들면, 질화 티탄막, 질화 몰리브덴막, 또는 질화 텅스텐막) 등이 이용될 수 있다. 대안적으로, Ti, Mo, 또는 W와 같은 고융점 금속막 또는 그것의 금속 질화막(예를 들면, 질화 티탄막, 질화 몰리브덴막, 또는 질화 텅스텐막)이 Al 막 또는 Cu 막과 같은 금속막 위 및/또는 아래에 형성될 수 있다. 대안적으로, 상기 소스 전극 및 상기 드레인 전극을 형성하기 위한 상기 도전막은 도전성 금속 산화물을 이용하여 형성될 수 있다. 상기 도전성 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐-산화 주석의 합금(In2O3-SnO2; ITO로 약기함), 산화 인듐-산화 아연의 합금(In2O3-ZnO), 또는 산화 실리콘이 함유된 이들 금속 산화물 재료들 중 어느 것이 이용될 수 있다.
상기 소스 전극 및 상기 드레인 전극의 재료는 상기 산화물 반도체의 전자 친화력 및 상기 금속 산화막의 전자 친화력을 고려하여 선택되는 것이 바람직함을 유념한다. 즉, 상기 소스 전극 및 상기 드레인 전극의 상기 재료의 일함수가 W[eV]이고, 상기 산화물 반도체의 전자 친화력이 φ1[eV]이고, 상기 금속 산화막의 전자 친화력이 φ2[eV]일 때, 다음의 부등식이 만족되는 것이 바람직하다: (φ2 + 0.4) < W < (φ1 + 0.5), 바람직하게 (φ2 + 0.9) < W < (φ1 + 0.4). 예를 들면, 전자 친화력이 4.5eV인 재료 및 전자 친화력이 3.5eV인 재료가 각각 상기 산화물 반도체 및 상기 금속 산화막에 이용될 때, 일함수가 3.9eV 내지 5.0eV, 바람직하게 4.4eV 내지 4.9eV인 금속 또는 금속 화합물이 상기 소스 전극 및 상기 드레인 전극의 상기 재료에 이용되는 것이 바람직하다. 따라서, 상기 트랜지스터(410)에서, 상기 소스 전극(405a) 및 상기 드레인 전극(405b)으로부터 상기 금속 산화막(407)으로 전자들이 주입되는 것이 방지될 수 있고, 누설 전류의 발생이 억제될 수 있다. 또한, 상기 산화물 반도체막과 상기 소스 및 드레인 전극들 사이의 접합에서 양호한 전기적 특성들이 획득될 수 있다. 이러한 일함수를 가진 재료에 대해, 예를 들면, 질화 몰리브덴, 질화 텅스텐 등이 주어질 수 있다. 이들 재료들이 또한 내열성이 우수하기 때문에 이들 재료들이 바람직하다. 상기 부등식으로부터, 부등식 φ2 < (φ1 + 0.1), 바람직하게 부등식 φ2 < (φ1 - 0.5)가 도출되지만, 부등식 φ2 < (φ1 - 0.9)가 만족되는 것이 더욱 바람직함을 유념한다.
레지스트 마스크가 제 3 포토리소그래피 단계에 의해 상기 도전막 위에 형성된다. 에칭은 선택적으로 수행되어, 상기 소스 전극(405a) 및 상기 드레인 전극(405b)이 형성된다. 그 후에, 상기 레지스트 마스크가 제거된다(도 1b 참조).
제 3 포토리소그래피 단계에서 상기 레지스트 마스크의 형성시의 노광은 자외선, KrF 레이저광, 또는 ArF 레이저광을 이용하여 수행될 수 있다. 나중에 형성될 상기 트랜지스터의 채널 길이 L은 상기 산화물 반도체막(441) 위에서 서로 근접한 상기 소스 전극의 하단부와 상기 드레인 전극의 하단부 사이의 거리에 의해 결정된다. 25nm 미만의 채널 길이 L에 대해 노광이 수행되는 경우에, 상기 제 3 포토리소그래피 단계에서의 상기 레지스트 마스크의 형성 시의 노광은 수 나노미터 이상 수십 나노미터 이하의 초단파장을 가진 초자외선을 이용하여 수행될 수 있다. 초자외선을 이용한 상기 노광에서, 해상도가 높고 초점 심도가 크다. 이러한 이유들로, 나중에 형성될 상기 트랜지스터의 상기 채널 길이 L은 10nm 이상 1000nm 이하가 될 수 있고, 상기 회로가 더 고속으로 동작할 수 있다.
포토리소그래피에서 포토마스크들의 수 및 단계들의 수를 감소시키기 위해, 복수의 강도들을 가지도록 광이 투과되는 노광 마스크인 다계조 마스크(multi-tone mask)를 이용하여 형성되는 레지스트 마스크의 이용으로 에칭 단계가 수행될 수 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께들을 가지고 또한 에칭에 의해 형상이 변화될 수 있고; 따라서, 상기 레지스트 마스크는 상이한 패턴들로 가공하기 위한 복수의 에칭 단계들에서 이용될 수 있다. 따라서, 적어도 두 종류의 상이한 패턴들에 대응하는 레지스트 마스크가 하나의 다계조 마스크에 의해 형성될 수 있다. 따라서, 노광 마스크들의 수가 감소될 수 있고 대응하는 포토리소그래피 단계들의 수도 또한 감소될 수 있고, 그에 의해 공정의 간이화가 실현될 수 있다.
상기 도전막이 에칭될 때 상기 산화물 반도체막(441)을 에칭하여 분리하지 않도록 에칭 조건들이 최적화되는 것이 바람직함을 유념한다. 그러나, 상기 도전막만 에칭되고 상기 산화물 반도체막(441)이 전혀 에칭되지 않는 에칭 조건들을 획득하는 것은 어렵다. 일부 경우들에서, 상기 도전막이 에칭될 때 상기 산화물 반도체막(441)의 일부만 에칭되어, 홈부(함몰 부분)를 가진 산화물 반도체막이 형성된다.
이 실시예에서, Ti막이 상기 도전막으로서 이용되고 In-Ga-Zn-O-계 산화물 반도체가 상기 산화물 반도체막(441)으로서 이용되기 때문에, 암모니아 과산화수소(암모니아, 물, 및 과산화수소의 혼합)가 에천트로서 이용된다.
다음에, N2O, N2, 또는 Ar과 같은 가스를 이용하는 플라즈마 처리에 의해, 상기 산화물 반도체막의 노출된 부분의 표면에 흡착된 수분 등이 제거될 수 있다. 플라즈마 처리가 수행되는 경우에, 상기 산화물 반도체막(441)의 일부와 접하는 상기 금속 산화막(407)은 대기에 노출되지 않고 상기 플라즈마 처리에 이어 형성되는 것이 바람직하다.
그 후에, 상기 소스 전극(405a) 및 상기 드레인 전극(405b)을 피복하고 상기 산화물 반도체막(441)의 일부와 접하는, 상기 금속 산화막(407)이 형성된다. 상기 금속 산화막(407)의 두께는 상기 산화물 반도체막(441)의 두께보다 두꺼운 것을 유념한다. 상기 금속 산화막(407)은 상기 산화물 반도체막(441)의 상기 백 채널측과 접하며, 즉, 상기 소스 전극(405a)과 상기 드레인 전극(405b) 사이에 있는 상기 산화물 반도체막(441)의 일부와 접한다. 상기 금속 산화막(407)은 상기 산화물 반도체막(441)과의 계면에 축적되는 전하들을 제거하는 막이다.
상기 소스 전극(405a) 또는 상기 드레인 전극(405b)에 축적된 전하들로 인해 상기 소스 전극(405a) 또는 상기 드레인 전극(405b)으로부터 상기 산화물 반도체막으로 양전하가 이동되어, 상기 산화물 반도체막의 상기 백 채널 측의 상기 계면이 대전될 수 있다. 특히, 산화물 반도체막의 전기 전도성 및 상기 산화물 반도체막의 백 채널측과 접한 재료층의 전기 전도성이 서로 상이할 때, 상기 산화물 반도체막으로 전하가 흐르고, 상기 전하는 계면에서 포획되고 상기 산화물 반도체막의 수소에 결합되어 상기 계면의 도너 센터(donor center)가 된다. 결과적으로, 트랜지스터의 특성들이 변화하는 문제가 존재한다. 따라서, 상기 산화물 반도체막의 수소의 저감 및 대전의 방지 둘 다가 중요하다.
상기 산화물 반도체막의 밴드 갭과 상기 금속 산화막의 밴드 갭 사이의 차는 3eV 미만이 바람직하다. 예를 들면, In-Ga-Zn-O-계 산화물 반도체가 상기 산화물 반도체막으로서 이용되고 산화 실리콘 또는 산화 알루미늄이 상기 금속 산화막으로서 이용되는 경우에, 상기 In-Ga-Zn-O-계 산화물 반도체의 상기 밴드 갭이 3.15eV이고, 산화 실리콘 또는 산화 알루미늄의 상기 밴드 갭이 8eV이기 때문에, 상술된 문제가 발생할 수 있다. 또한, 질화물을 함유하는 막(질화 실리콘막과 같은)이 상기 금속 산화막 대신에 이용될 때, 상기 산화물 반도체막의 상기 전기 전도성은 상기 질화물을 함유하는 막과 산화물 반도체막 사이의 접촉으로 인해 변화할 수 있다.
상기 금속 산화막(407)은 상기 백 채널측에 양전하가 대전될 때, 양전하를 즉시 제거하는 성질을 가지는 막이다. 상기 금속 산화막(407)의 재료로서, 수소 함유량이 상기 산화물 반도체막의 수소 함유량보다 한 자릿수 이상 크지 않고 에너지 갭이 상기 산화물 반도체막의 재료의 에너지 갭 이상인 재료가 이용됨에 유념한다.
상술된 바와 같이, 대전 방지 기능을 가진 상기 금속 산화막(407)의 이용으로, 상기 산화물 반도체막(403)의 상기 백 채널측에서의 전하들의 축적이 억제될 수 있다. 또한, 상기 산화물 반도체막(403)의 상기 백 채널측에 양전하가 대전될 때에도, 양전하는 상기 산화물 반도체막(403)의 상면 위에 제공되는 상기 금속 산화막(407)으로 즉시 제거될 수 있다. 또한, 상기 금속 산화막(407)을 이용하여, 상기 산화물 반도체막(403)의 상기 백 채널측 상의 기생 채널의 발생이 방지될 수 있다. 결과적으로, 전기 전도성과 같은, 상기 산화물 반도체막(403)의 전기적 특성들의 변동이, 억제될 수 있고, 그에 의해 상기 트랜지스터(410)의 신뢰성이 개선될 수 있다.
이 실시예에서, 펄스 직류 전류(DC) 전원을 이용하여 스퍼터링법에 의해 획득되는 산화 갈륨막이 상기 금속 산화막(407)으로서 이용된다. 산화 갈륨 타겟은 스퍼터링법에 이용되는 타겟으로서 이용되는 것이 바람직함을 유념한다. 상기 금속 산화막(407)의 상기 전기 전도성은 이용되는 상기 산화물 반도체막의 상기 전기 전도성에 따라, 상기 금속 산화막(407)에 In 또는 Zn을 첨가함으로써 적합하게 조정될 수 있다. 예를 들면, 0.01원자% 내지 5원자%에서 인듐 또는 아연을 함유하는 막이 산화 갈륨에 인듐 또는 아연을 첨가함으로써 획득된 타겟을 이용하여 스퍼터링법에 의해 형성된다. 상기 금속 산화막(407)의 상기 전기 전도성이 개선되고 인듐 또는 아연을 첨가함으로써 상기 산화물 반도체막(403)의 상기 전기 전도성에 가깝게 될 때, 축적된 전하들이 더욱 저감될 수 있다.
산화 갈륨의 밴드 갭은 약 3.0eV 이상 5.2eV 이하(예를 들면, 4.9eV)이고, 그 유전률은 8 내지 20이고, 그 전자 친화력은 3.5eV이다. In-Ga-Zn-O-계 산화물 반도체의 상기 밴드 갭은 3.15eV이고, 그 유전률은 15이고, 그 전자 친화력은 4.3eV이다. 따라서, 산화 갈륨과 상기 산화물 반도체 사이에 밴드 갭, 유전률, 및 전자 친화력의 차이가 작고, 이것이 바람직하다. 산화 갈륨이 약 4.9eV의 넓은 밴드 갭을 가지기 때문에, 가시광 파장 범위에서 투광성들을 가진다. 또한, In-Ga-Zn-O-계 산화물 반도체막과 산화 갈륨막 사이의 접촉 저항이 저감될 수 있기 때문에 상기 금속 산화막으로서 산화 갈륨이 이용되는 것이 바람직하다. 상기 금속 산화막으로서 산화 갈륨이 이용되는 경우에, 상기 In-Ga-Zn-O-계 산화물 반도체 외에도, In-Ga-O-계 산화물 반도체 또는 Ga-Zn-O-계 산화물 반도체가 상기 산화물 반도체 재료로서 이용될 수 있다.
특히, In-Ga-Zn-O막, In-Ga-O-계 산화물 반도체, 또는 Ga-Zn-O-계 산화물 반도체가 상기 산화물 반도체막에 이용되는 경우에, 상기 산화물 반도체막이 상기 금속 산화막(407)으로서 이용되는 GaOx와 공용인 갈륨 원소를 함유하기 때문에, 상기 산화물 반도체막의 재료 및 상기 금속 산화막의 재료는 서로 호환 가능하다.
상기 금속 산화막(407)은 상기 금속 산화막(407)에 수분 또는 수소와 같은 불순물들이 혼입되지 않는 방법을 이용하여 형성되는 것이 바람직하다. 수소가 상기 금속 산화막(407)에 함유될 때, 상기 산화물 반도체막으로의 수소의 혼입 또는 상기 산화물 반도체막으로부터의 수소에 의한 산소의 추출이 유발되고; 따라서, 상기 산화물 반도체막의 백 채널은 저저항화(n형 도전성)될 수 있고 기생 채널이 형성될 수 있다. 따라서, 수소가 이용되지 않는 형성 방법이 이용되어 상기 금속 산화막(407)이 가능한 수소를 함유하지 않는 것이 중요하다.
이 실시예에서, 상기 금속 산화막(407)으로서, 10nm 초과 및 상기 산화물 반도체막(441)의 두께 이상의 두께를 가지는 산화 갈륨막이 스퍼터링법에 의해 형성된다. 이것은 상기 금속 산화막(407)이 상기 금속 산화막(407)의 두꺼운 두께에 의해 이러한 방식으로 효율적으로 전하를 방출할 수 있기 때문이다. 성막시의 기판 온도는 실온 이상 300℃ 이하일 수 있다. 산화 갈륨막은 희가스(통상적으로, 아르곤) 분위기, 산소 분위기, 또는 희가스 및 산소를 함유한 혼합 분위기에서 스퍼터링법에 의해 형성될 수 있다.
상기 산화물 반도체막의 형성 시와 유사한 방식으로 상기 금속 산화막(407)의 성막 챔버로부터 잔여 습기를 제거하기 위해, 기체저장식 진공 펌프(크라이오펌프와 같은)가 이용되는 것이 바람직하다. 상기 금속 산화막(407)이 크라이오펌프를 이용하여 배기된 성막 챔버에서 형성될 때, 상기 금속 산화막(407)에 함유된 불순물들의 농도는 저감될 수 있다. 또한, 상기 금속 산화막(407)의 상기 성막 챔버로부터의 잔여 습기를 제거하기 위한 배기 수단으로서, 냉각 트랩이 구비된 터보 분자 펌프가 이용될 수 있다.
상기 금속 산화막(407)이 형성될 때의 스퍼터링 가스로서 수소, 수분, 수산기, 또는 수소화물과 같은 불순물들이 제거된 고순도화 가스를 이용하는 것이 바람직하다.
상기 금속 산화막(407)은 적어도 상기 산화물 반도체막의 상기 채널 형성 영역, 상기 소스 전극(405a), 및 상기 드레인 전극(405b)을 피복할 수 있다. 필요하다면, 상기 금속 산화막(407)은 선택적으로 제거될 수 있다. 알려진 습식 에칭 또는 알려진 건식 에칭이 이 실시예에서 이용되는 상기 산화 갈륨막의 에칭에 이용될 수 있음을 유념한다. 예를 들면, 습식 에칭이 플루오르화 수소산 용액 또는 질산 용액을 이용하여 수행된다.
그 후, 상기 절연막(409)이 상기 금속 산화막(407) 위에 형성된다(도 1c 참조). 상기 절연막(409)으로서, 무기 절연막이 이용되고, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 및 산화질화 알루미늄막과 같은 산화 절연막들, 또는 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 및 질화산화 알루미늄막과 같은 질화 절연막들 중 하나 이상을 이용한 단층 구조 또는 적층 구조가 이용될 수 있다. 예를 들면, 산화 실리콘막 및 질화 실리콘막이 스퍼터링법에 의해 상기 금속 산화막(407) 위에 이 순서로 적층된다.
다음에, 일부(채널 형성 영역)가 상기 금속 산화막(407)과 접하는 산화물 반도체막(441)에 열 처리가 실시된다.
상기 열 처리는 250℃ 이상 650℃ 이하, 바람직하게 450℃ 이상 600℃ 이하, 또는 상기 기판의 변형점 미만의 온도에서 수행된다. 예를 들면, 상기 기판이 열 처리 장치들의 하나인 전기로에 도입되고, 상기 산화물 반도체막에 질소 분위기에서 1시간 동안 450℃에서 열 처리가 수행된다.
또한, 상기 열 처리 장치는 전기로에 제한되지 않고, 저항 발열체(resistance heating element)와 같은 발열체로부터 열전도 또는 열복사에 의해 피처리물을 가열하기 위한 장치가 이용될 수 있다. 예를 들면, 가스 급속 열어닐링(GRTA) 장치 또는 램프 급속 열어닐링(LRTA) 장치와 같은 급속 열어닐링(RTA) 장치가 이용될 수 있다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자기파)의 복사에 의해 피처리물을 가열하기 위한 장치이다. GRTA 장치는 고온 가스를 이용하는 열처리를 위한 장치이다. 상기 고온 가스로서, 질소 또는 아르곤과 같은 희가스와 같이, 열처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다. GRTA 장치가 상기 열 처리 장치로서 이용되는 경우에, 상기 기판은 열 처리 시간이 짧기 때문에 650℃ 이상 700℃ 이하의 고온으로 가열된 불활성 가스로 가열될 수 있음을 유념한다.
상기 열 처리는 질소, 산소, 초건조 공기(수분 함유량이 20ppm 이하, 바람직하게 1ppm 이하, 더욱 바람직하게 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기에서 수행될 수 있다. 질소, 산소, 초건조 공기, 또는 희가스의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직함을 유념한다. 대안적으로, 상기 열 처리 장치에 도입되는 질소, 산소, 또는 희가스는 6N(99.9999%) 이상, 바람직하게 7N(99.99999%) 이상(즉, 불순물 농도는 1ppm 이하, 바람직하게 0.1ppm 이하)의 순도를 갖는다.
또한, 상기 산화물 반도체막 및 산소를 함유한 상기 금속 산화막(407)은 서로 접한 상태로 열 처리를 받고; 따라서, 상기 산화물 반도체의 주성분들 중 하나이고 불순물들을 제거하는 단계에서 감소되는 산소가, 산소를 함유한 상기 금속 산화막(407)에서 상기 산화물 반도체막으로 공급될 수 있다. 따라서, 상기 산화물 반도체막의 전하 포획 중심(charge trapping center)이 저감될 수 있다. 상기 단계들을 통해, 고순도화되고 전기적으로 i형(진성)으로 되는 상기 산화물 반도체막(403)이 획득될 수 있다. 또한, 불순물들이 이 열 처리에 의해 동시에 상기 금속 산화막(407)으로부터 제거되고, 상기 금속 산화막(407)이 고순도화될 수 있다.
상기 고순도화된 산화물 반도체막(403)은 도너로부터 도출되는 극히 적은 캐리어들(0에 근접)을 포함한다. 상기 산화물 반도체막(403)의 캐리어 농도는 1 × 1014/cm3 미만, 바람직하게 1 × 1012/cm3 미만, 더욱 바람직하게 1 × 1011/cm3 미만이다.
상술된 단계들을 통해, 상기 트랜지스터(410)가 형성된다(도 1d 참조). 상기 트랜지스터(410)는 고순도화되고 수소, 습기, 수산기, 또는 수소화물(또한 수소 화합물이라고 칭해짐)과 같은 불순물들이 의도적으로 제거된 산화물 반도체막(403)을 포함하는 트랜지스터이다. 따라서, 상기 트랜지스터(410)의 상기 전기적 특성들의 변동이 억제되고 상기 트랜지스터(410)가 전기적으로 안정하다.
상기 열 처리는 상기 절연막(409)의 형성 전에 수행될 수 있음을 유념한다. 이 경우, 상기 절연막(409)은 상기 열 처리 후에 상기 금속 산화막(407) 위에 형성된다.
상기 열 처리 외에도 다른 열 처리가 수행될 수 있다. 예를 들면, 열 처리(제 1 열 처리)는 상기 산화물 반도체막(441)이 형성된 후에 수행될 수 있고, 열 처리(제 2 열 처리)는 상기 금속 산화막(407)이 형성된 후에 부가적으로 수행될 수 있다. 이 경우, 상기 제 1 열 처리는 예를 들면, 불활성 가스 분위기에서 가열이 수행되고 산소 분위기에서(적어도 산소를 함유한 분위기에서) 냉각이 수행되는 처리일 수 있다. 이러한 제 1 열 처리가 이용될 때, 상기 산화물 반도체막에 대해 탈수화 및 산소의 공급이 수행되는 것이 양호할 수 있다.
도 1d의 단계 후에, 열 처리가 부가로 수행될 수 있다. 예를 들면, 열 처리는 1시간 이상 30시간 이하 동안 대기 중에서 100℃ 이상 200℃ 이하로 수행될 수 있다. 이 열 처리는 고정된 가열 온도로 수행될 수 있다. 대안적으로, 상기 가열 온도의 다음의 변화가 복수 회 반복적으로 행해질 수 있다: 상기 가열 온도는 실온에서 100℃ 이상 200℃ 이하의 온도로 증가된 후에 실온으로 감소된다.
상기 산화물 반도체막(403)을 포함하는 상기 트랜지스터(410)에 있어서, 상대적으로 높은 전계 효과 이동도가 획득될 수 있어서, 그에 의해 고속 동작이 가능하다. 결과적으로, 상기 트랜지스터가 화소부에서 이용될 때, 고품질 화상들이 획득될 수 있다. 또한, 고순도화된 산화물 반도체막을 포함하는 상기 트랜지스터를 각각 포함하는 구동 회로부 및 화소부가 하나의 기판 위에 형성될 수 있기 때문에, 상기 반도체 장치의 성분들의 수가 저감될 수 있다.
상기 금속 산화막(407)을 포함한 상기 트랜지스터(410)에서, 상기 산화물 반도체막(403)의 상기 백 채널측 상의 기생 채널의 발생이 방지될 수 있다. 상기 트랜지스터(410)의 상기 산화물 반도체막(403)의 상기 백 채널측 상의 기생 채널의 상기 발생의 방지에 의해, 문턱 전압의 변동이 억제될 수 있고, 그에 의해 상기 트랜지스터의 신뢰성이 개선될 수 있다.
도 1d에 도시된 상기 트랜지스터(410)에서, 상기 산화물 반도체막(403) 및 상기 금속 산화막(407)의 2개의 유전체 층들은 서로 접하여 제공된다. 2개의 상이한 유전체층들이 적층되는 경우에, 상기 적층된 2개의 층들은 제 1 층(상기 트랜지스터(410)의 상기 산화물 반도체막(403))의 유전률, 전기 전도성, 및 두께가 각각 ε1, σ1, 및 d1로 설정되고, 제 2 층(상기 트랜지스터(410)의 상기 금속 산화막(407))의 유전률, 전기 전도성, 및 두께가 각각 ε2, σ2, 및 d2로 설정될 때 도 9a의 모델도에서와 같이 표현될 수 있다. 도 9a에서, S는 면적을 표현함을 유념한다. 도 9a의 모델도는 도 9b의 등가 회로로 대체될 수 있다. 도면에서 C1, G1, C2, 및 G2는 상기 제 1 층의 용량값, 상기 제 1 층의 저항값, 상기 제 2 층의 용량값, 및 상기 제 2 층의 저항값을 각각, 표현한다. 여기서, 전압 V가 상기 2개의 층들에 인가되는 경우에, 다음의 [수학식 1]에 의해 표현된 전하 Q는 t초 후에 상기 2개의 층들 사이의 상기 계면에서 축적되는 것으로 간주된다.
Figure 112019027336207-pat00001
도 1d에 도시된 상기 트랜지스터(410)에서, 상기 전하 Q가 축적되는 상기 계면은 상기 산화물 반도체막(403)의 상기 백 채널측에 대응한다. 상기 백 채널측 상의 상기 계면에 축적된 상기 전하 Q는 상기 금속 산화막(407)의 상기 유전률, 상기 전기 전도성, 또는 상기 두께를 적합하게 설정함으로써 저감될 수 있다.
여기서, [수학식 1]은 [수학식 2] 및 [수학식 3]으로 변형된다.
Figure 112019027336207-pat00002
Figure 112019027336207-pat00003
Figure 112019027336207-pat00004
[수학식 2] 및 [수학식 3]으로부터, 상기 전하 Q를 감소시키기 위해 4개의 조건들 (A) 내지 (D)가 상정된다.
조건 (A): τi는 극히 크다.
조건 (B): V2는 영에 근접하고, 즉, G2는 G1에 비해 훨씬 크다.
조건 (C): C2는 영에 근접한다.
조건 (D):τ1은 τ2에 근접한다.
상기 조건 (A) 하에서 τi를 극히 크게 만들기 위해, τi = (C1 + C2)/(G1 + G2)로부터 (C1 + C2)는 (G1 + G2)보다 극히 크게 만들어질 수 있다. C1 및 G1이 상기 산화물 반도체막(403)의 파라미터들이기 때문에, C2는 상기 금속 산화막(407)에 의해 상기 전하 Q를 감소시키기 위해 증가되어야 한다. 그러나, C2 = ε2S/d2이기 때문에 C2가 ε2에 의해 증가될 때, Q는 [수학식 2]에 따라 커지게 되어, 모순이 존재한다. 즉, 상기 전하 Q는 τi에 의해 조정될 수 없다.
상기 조건 (B) 하에서 V2를 영에 근접하게 만들기 위해, G2 >> G1은 [수학식 3]으로부터 만족될 수 있다. G1이 상기 산화물 반도체막(403)의 파라미터이기 때문에, G2는 상기 금속 산화막(407)에 의해 상기 전하 Q를 감소시키기 위해 증가되어야 한다. 구체적으로 말하면, d2가 감소되거나 또는 G2 = σ2S/d2이기 때문에 σ2가 큰 재료가 선택된다. 그러나, d2가 감소될 때, C2 = ε2S/d2로부터 C2가 증가되어, 상기 조건 (A)의 경우에서와 같이 Q가 증가되고; 따라서, d2의 감소는 이용될 수 없다. 또한, σ2가 클 때, 상기 금속 산화막(407)의 상기 전기 전도성은 상기 산화물 반도체막(403)의 전기 전도성보다 높고, 이것은 누설 전류 및 단락 회로의 높은 발생 가능성을 유발하고; 따라서, σ2가 큰 재료는 이용될 수 없다.
상기 조건 (C) 하에서 C2를 극히 작게 만들기 위해, C2 = ε2S/d2로부터, d2가 증가되거나 ε2가 작은 재료가 선택된다.
상기 조건 (D) 하에서 τ1을 τ2에 근접하게 만들기 위해, τ1 = ε1/σ1 및 τ2 = ε2/σ2이기 때문에, ε1/σ1 ≒ ε2/σ2를 만족하는 막이 선택될 수 있다. 이것은 C1/G1 ≒ C2/G2와 등가이다. 결과적으로, 효율적으로 상기 전하 Q의 축적을 방지하기 위해, 상기 금속 산화막(407)의 두께(d2)가 증가되거나 유전률(ε2)이 작은 재료, 바람직하게 유전률이 상기 산화물 반도체막(403)의 유전률보다 작은 재료(예를 들면, 유전률 ε이 8 이상 20 이하인 재료)가 상기 금속 산화막(407)의 재료로서 선택되는 것이 바람직하다. 대안적으로, ε1/σ1 ≒ ε2/σ2(ε1은 상기 산화물 반도체의 상기 유전률이고 σ1은 상기 산화물 반도체의 상기 전기 전도성임)를 만족하도록 그 물리적인 속성값이 상기 산화물 반도체막의 물리적인 속성값에 근접한 재료가 상기 금속 산화막의 재료로서 선택되는 것이 바람직하다.
상술된 바와 같이, 대전 방지 기능을 가진 상기 금속 산화막(407)을 포함하는 상기 트랜지스터(410)에서, 상기 산화물 반도체막의 상기 백 채널측 상에 전하들이 축적되는 것이 방지될 수 있다. 또한, 상기 산화물 반도체막의 상기 백 채널측이 양전하로 대전될 때에도, 상기 양전하는 상기 산화물 반도체막의 상면 위에 제공된 상기 금속 산화막으로 즉시 제거될 수 있다. 또한, 상기 금속 산화막(407)을 포함하는 상기 트랜지스터(410)에서, 상기 산화물 반도체막(403)의 상기 백 채널측 상의 기생 채널의 발생이 방지될 수 있다. 상기 트랜지스터의 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 상기 발생의 방지에 의해, 상기 문턱 전압의 변동이 억제될 수 있다. 결과적으로, 상기 산화물 반도체막의 상기 전기 전도성 등의 변동이 억제될 수 있고, 그에 의해 상기 트랜지스터의 신뢰성이 개선될 수 있다.
상술된 바와 같이, 안정한 전기적 특성들을 가진 산화물 반도체를 포함하는 반도체 장치가 제공될 수 있다. 따라서, 높은 신뢰성을 가진 반도체 장치가 제공될 수 있다.
이 실시예에 기술된 구성들, 방법들 등은 다른 실시예들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시예 2)
이 실시예에서, 반도체 장치를 제작하는 방법의 다른 실시예가 기술될 것이다. 상기 실시예의 부분과 동일한 부분 또는 유사한 기능을 가진 부분은 상기 실시예에서와 같이 형성될 수 있고, 상기 실시예에서의 단계와 동일한 단계 또는 유사한 단계는 상기 실시예에서와 같이 수행될 수 있고, 따라서, 반복 기술이 생략된다. 또한, 동일한 부분의 상세한 기술은 반복되지 않는다.
이 실시예에서, 실시예 1의 상기 트랜지스터(410)를 제작하는 방법에서, 상기 산화물 반도체막과 접하여 상기 금속 산화막(407)을 형성하기 전에 상기 산화물 반도체막에 대한 열 처리를 수행하는 예가 기술될 것이다.
이 열 처리는 상기 산화물 반도체막의 형성 후 및 상기 금속 산화막(407)의 형성 전에 상기 열 처리가 수행되는 한, 섬형상 산화물 반도체막으로 가공되기 전에 상기 산화물 반도체막에 대해 수행될 수 있고, 상기 열 처리는 상기 소스 전극(405a) 및 상기 드레인 전극(405b)의 형성 전 또는 상기 소스 전극(405a) 및 상기 드레인 전극(405b)의 형성 후에 수행될 수 있다.
상기 열 처리는 250℃ 이상 650℃ 이하, 바람직하게 450℃ 이상 600℃ 이하의 온도로 수행된다. 예를 들면, 상기 기판은 열 처리 장치들 중 하나인 전기로에 도입되고, 질소 분위기에서 1시간 동안 450℃로 상기 산화물 반도체막에 대해 상기 열 처리가 수행된다. 상기 열 처리 후, 상기 금속 산화막은 물 또는 수소가 상기 산화물 반도체막에 혼입하는 것이 방지될 수 있도록 상기 기판을 대기에 노출하지 않고 형성되는 것이 바람직하다.
또한, 상기 열 처리 장치는 전기로에 제한되지 않고, 저항 발열체와 같은 발열체로부터 열전도 또는 열복사에 의해 피처리물을 가열하기 위한 장치가 이용될 수 있다. 예를 들면, GRTA 장치 또는 LRTA 장치와 같은 RTA 장치가 이용될 수 있다. GRTA 장치가 상기 열 처리 장치로서 이용되는 경우, 열 처리 시간이 짧기 때문에 상기 기판은 650℃ 이상 700℃ 이하의 고온으로 가열된 불활성 가스로 가열될 수 있음을 유념한다.
상기 열 처리는 질소, 산소, 초건조 공기(수분 함유량이 20ppm 이하, 바람직하게 1ppm 이하, 더욱 바람직하게 10ppb 이하인 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기에서 수행될 수 있다. 질소, 산소, 초건조 공기, 또는 희가스의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직함을 유념한다. 대안적으로, 상기 열 처리 장치에 도입되는 질소, 산소, 또는 희가스는 6N(99.9999%) 이상, 바람직하게 7N(99.99999%) 이상(즉, 상기 불순물 농도는 1ppm 이하, 바람직하게 0.1ppm 이하)의 순도를 가지는 것이 바람직하다.
이 열 처리로, 상기 산화물 반도체막의 습기 또는 수소와 같은 불순물들이 저감될 수 있다.
또한, 산소를 함유하는 상기 금속 산화막 및 상기 산화물 반도체막이 서로 접한 상태에서 열 처리를 받을 때, 상기 산화물 반도체의 주성분들 중 하나이고 불순물들을 제거하는 단계에서 감소되는 산소가, 산소를 함유하는 상기 금속 산화막으로부터 상기 산화물 반도체막으로 공급될 수 있다.
따라서, 상기 산화물 반도체막에 상기 금속 산화막을 형성하기 전에 상기 열처리가 실시되고 상기 금속 산화막을 형성한 후에 상기 열처리가 실시될 때, 습기 또는 수소와 같은 불순물들이 부가적으로 제거된 i형(진성) 산화물 반도체막 또는 실질적으로 i형인 산화물 반도체막이 획득될 수 있다.
따라서, 상기 고순도화된 산화물 반도체막을 포함하는 상기 트랜지스터는 전기적 특성들의 억제된 변동을 갖고 전기적으로 안정하다.
또한, 상기 금속 산화막을 포함하는 상기 트랜지스터에서, 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 발생이 방지될 수 있다.
상술된 바와 같이, 안정한 전기적 특성들을 가진, 산화물 반도체를 포함하는 반도체 장치가 제공될 수 있다. 따라서, 높은 신뢰성을 가진 반도체 장치가 제공될 수 있다.
이 실시예에 기술된 구성들, 방법들 등은 다른 실시예들에 기술된 구성들, 방법들 등 중 어느 것과 적합하게 조합될 수 있다.
(실시예 3)
표시 기능을 가진 반도체 장치(또한 표시 장치라고 칭해짐)가 실시예 1 및 실시예 2에 예로 기술된 상기 트랜지스터를 이용하여 제작될 수 있다. 또한, 트랜지스터들을 포함하는 구동 회로의 일부 또는 전부는 화소부와 동일한 기판 위에 형성될 수 있고, 그에 의해 시스템-온-패널이 획득될 수 있다.
도 2a에서, 씰재(4005)가 제 1 기판(4001) 위에 제공된 화소부(4002)를 둘러싸도록 제공되고, 상기 화소부(4002)는 제 2 기판(4006)을 이용함으로써 밀봉된다. 도 2a에서, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성되는 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)가 상기 제 1 기판(4001) 위에서 상기 씰재(4005)에 의해 둘러싸인 영역과 상이한 영역에 장착된다. 각각이 별도로 형성된 상기 신호선 구동 회로(4003)와 상기 주사선 구동 회로(4004) 및 상기 화소부(4002)에 다양한 신호들 및 전위들이 가요성 인쇄 기판들(FPCs)(4018a 및 4018b)로부터 공급된다.
도 2b 및 도 2c에서, 상기 씰재(4005)는 상기 제 1 기판(4001) 위에 제공된 상기 화소부(4002) 및 상기 주사선 구동 회로(4004)를 둘러싸도록 제공된다. 상기 제 2 기판(4006)은 상기 화소부(4002) 및 상기 주사선 구동 회로(4004) 위에 제공된다. 결과적으로, 상기 화소부(4002) 및 상기 주사선 구동 회로(4004)는 표시 소자와 함께, 상기 제 1 기판(4001), 상기 씰재(4005), 및 상기 제 2 기판(4006)에 의해 밀봉된다. 도 2b 및 도 2c에서, 별도로 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 상기 신호선 구동 회로(4003)가 상기 제 1 기판(4001) 위에서 상기 씰재(4005)에 의해 둘러싸인 영역과 상이한 영역에 장착된다. 도 2b 및 도 2c에서, 별도로 형성된 상기 신호선 구동 회로(4003), 상기 주사선 구동 회로(4004), 및 상기 화소부(4002)로 다양한 신호들 및 전위가 FPC(4018)로부터 공급된다.
도 2b 및 도 2c가 상기 신호선 구동 회로(4003)가 별도로 형성되어 상기 제 1 기판(4001) 상에 장착되는 예를 각각 도시하지만, 본 발명은 이 구성에 제한되지 않는다. 상기 주사선 구동 회로가 별도로 형성된 다음 장착될 수 있거나, 상기 신호선 구동 회로의 일부 또는 상기 주사선 구동 회로의 일부만 별도로 형성된 다음 장착될 수 있다.
별도로 형성된 구동 회로의 접속 방법은 특별히 제한되지 않고, 칩 온 글래스(COG) 방법, 와이어 본딩 방법, 테이프 자동 접합(TAB) 방법 등이 이용될 수 있음을 유념한다. 도 2a는 상기 신호선 구동 회로(4003) 및 상기 주사선 구동 회로(4004)가 COG 방법에 의해 장착되는 예를 도시한다. 도 2b는 상기 신호선 구동 회로(4003)가 COG 방법에 의해 장착되는 예를 도시한다. 도 2c는 상기 신호선 구동 회로(4003)가 TAB 방법에 의해 장착되는 예를 도시한다.
또한, 상기 표시 장치는 상기 표시 소자가 밀봉되는 패널, 및 제어기를 포함하는 IC 등이 상기 패널 상에 장착된 모듈을 포함한다.
이 명세서에서의 상기 표시 장치는 화상 표시 장치, 표시 장치, 또는 광원(조명 장치를 포함)을 의미함을 유념한다. 또한, 상기 표시 장치는 또한 다음의 모듈들을 그 범주에 포함한다: FPC, TAB 테이프, 또는 TCP와 같은 접속기가 부착된 모듈; 말단에 프린트 배선판이 제공된 TAB 테이프 또는 TCP를 구비한 모듈; 및 집적 회로(IC)가 COG 방법에 의해 표시 소자 상에 직접 장착된 모듈.
또한, 상기 제 1 기판 위에 제공된 상기 화소부 및 상기 주사선 구동 회로는 실시예 1 또는 실시예 2에 예가 기술된 상기 트랜지스터가 적용될 수 있는, 복수의 트랜지스터들을 포함한다.
상기 표시 장치에 제공된 표시 소자로서, 액정 소자(또한 액정 표시 소자라고 칭해짐) 또는 발광 소자(또한 발광 표시 소자라고 칭해짐)가 이용될 수 있다. 상기 발광 소자는, 그 범주에, 휘도가 전류 또는 전압에 의해 제어되는 소자를 포함하고, 구체적으로, 그 범주에, 무기 전계 발광(EL) 소자, 유기 EL 소자 등을 포함한다. 또한, 전자 잉크와 같이, 콘트라스트가 전기 효과에 의해 변화되는 표시 매체가 이용될 수 있다.
상기 반도체 장치의 실시예들이 도 3, 도 4, 및 도 5를 참조하여 기술될 것이다. 도 3, 도 4, 및 도 5는 도 2b의 선 M-N을 따른 단면도들에 대응한다.
도 3, 도 4, 및 도 5에 도시된 바와 같이, 상기 반도체 장치는 접속 단자 전극(4015) 및 단자 전극(4016)을 포함하고, 상기 접속 단자 전극(4015) 및 상기 단자 전극(4016)은 이방성 도전막(4019)을 통해 FPC(4018)에 포함되는 단자에 전기적으로 접속된다.
상기 접속 단자 전극(4015)은 제 1 전극층(4030)과 동일한 도전막을 이용하여 형성되고, 상기 단자 전극(4016)은 트랜지스터들(4010 및 4011)의 소스 및 드레인 전극들과 동일한 도전막을 이용하여 형성된다.
상기 제 1 기판(4001) 위에 제공되는 상기 화소부(4002) 및 상기 주사선 구동 회로(4004)가 복수의 트랜지스터들을 각각 포함한다. 도 3, 도 4, 및 도 5에는, 상기 화소부(4002)에 포함되는 상기 트랜지스터(4010) 및 상기 주사선 구동 회로(4004)에 포함되는 상기 트랜지스터(4011)가 예로서 도시된다. 도 3에는, 절연막(4024) 및 대전 방지 기능을 가진 금속 산화막(4020)이 상기 트랜지스터들(4010 및 4011) 위에 제공된다. 도 4 및 도 5에서는, 절연층(4021)이 더 제공된다. 절연막(4023)은 기저막으로 기능하는 절연막임을 유념한다.
이 실시예에서, 실시예 1 또는 실시예 2에 기술된 상기 트랜지스터는 상기 트랜지스터들(4010 및 4011)에 적용될 수 있다.
상기 트랜지스터들(4010 및 4011)에서, 상기 산화물 반도체막은 수소, 습기, 수산기, 또는 수소화물(또한 수소 화합물이라고 칭해짐)과 같은 불순물들을 의도적으로 제거함으로써 고순도화된 산화물 반도체막이다. 이러한 산화물 반도체막은 상기 금속 산화막(4020)과 상기 금속 산화막(4020) 위에 적층된 상기 절연막(4024)을 형성한 후 열 처리를 수행함으로써 획득된다.
상기 산화물 반도체막 및 산소를 함유한 상기 금속 산화막(4020)은 서로 접한 상태에서 상기 열 처리를 받고; 따라서, 상기 산화물 반도체의 주성분들 중 하나이고 불순물들을 제거하는 단계에서 감소되는 산소가, 산소를 함유한 상기 금속 산화막(4020)으로부터 상기 산화물 반도체막으로 공급될 수 있다. 따라서, 상기 산화물 반도체막은 전기적으로 i형(진성)이 되도록 더욱 고순도화된다.
결과적으로, 상기 고순도화된 산화물 반도체막을 각각 포함하는 상기 트랜지스터들(4010 및 4011)의 상기 전기적 특성들의 변동이 억제되고 상기 트랜지스터들(4010 및 4011)은 전기적으로 안정하다. 상술된 바와 같이, 높은 신뢰성을 가진 반도체 장치들이 도 3, 도 4, 및 도 5에 도시된 이 실시예의 상기 반도체 장치들로서 제공될 수 있다.
또한, 대전 방지 기능을 가진 상기 금속 산화막을 포함하는 상기 트랜지스터에서, 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 발생이 방지될 수 있다. 상기 트랜지스터에서의 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 상기 발생을 방지함으로써, 상기 문턱 전압의 변동이 억제될 수 있다.
또한, 이 실시예에서, 상기 구동 회로에 대해 상기 트랜지스터(4011)에서 상기 산화물 반도체막의 채널 형성 영역과 중첩하도록 상기 절연막(4024) 위에 도전층이 제공된다. 상기 산화물 반도체막의 상기 채널 형성 영역과 중첩하도록 상기 도전층을 제공함으로써, BT 시험 전 및 후 상기 트랜지스터(4011)의 상기 문턱 전압의 변동량이 더욱 감소될 수 있다. 상기 도전층의 전위는 상기 트랜지스터(4011)의 게이트 전극의 전위와 동일하거나 상이할 수 있다. 상기 도전층은 또한 제 2 게이트 전극으로서 기능할 수 있다. 상기 도전층의 전위는 GND, 0V, 또는 부동 상태(floating state)일 수 있다.
또한, 상기 도전층은 외부 전계를 차단하는 기능을 가지고, 즉, 외부 전계가 내부(박막 트랜지스터를 포함하는 회로부)에 영향을 미치는 것을 방지하는(특히, 정전기를 차단하는) 기능을 가진다. 상기 도전층의 차단 기능은 정전기와 같은 외부 전계의 영향으로 인한 상기 트랜지스터의 상기 전기적 특성들의 변동을 방지할 수 있다.
상기 화소부(4002)에 포함된 상기 트랜지스터(4010)는 표시 패널을 형성하기 위해 표시 소자에 전기적으로 접속된다. 표시가 수행될 수 있는 한 다양한 표시 소자들이 상기 표시 소자로서 이용될 수 있다.
표시 소자로서 액정 소자를 이용한 액정 표시 장치의 예가 도 3에 도시됨을 유념한다. 도 3에서, 표시 소자인 액정 소자(4013)는 상기 제 1 전극층(4030), 제 2 전극층(4031), 및 액정층(4008)을 포함한다. 상기 액정층(4008)이 사이에 개재되도록 배향막들(alignment films)의 역할을 하는 절연막들(4032 및 4033)이 제공된다. 상기 제 2 전극층(4031)은 상기 제 2 기판(4006)측 상에 제공되고, 상기 제 1 전극층(4030) 및 상기 제 2 전극층(4031)이, 상기 액정층(4008)을 사이에 개재하여 적층된다.
절연막의 선택적인 에칭에 의해 참조 번호(4035)로 표시된 기둥형 스페이서가 획득되고 상기 액정층(4008)의 두께(셀 갭)를 제어하기 위해 제공된다. 대안적으로, 구형 스페이서가 이용될 수 있다.
액정 소자가 상기 표시 소자로서 이용되는 경우에, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자(polymer) 분산형 액정, 강유전성 액정, 반강유전성 액정 등이 이용될 수 있다. 이러한 액정 재료는 조건들에 의존하여 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방상 등을 나타낸다.
대안적으로, 배향막이 불필요한 블루 상을 나타내는 액정이 이용될 수 있다. 블루 상은 액정 상들 중 하나이고, 이것은 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭 상이 등방상으로 변하기 직전에 발생한다. 상기 블루 상이 협소한 온도 범위에만 나타나기 때문에, 몇몇의(several) 중량 퍼센트 이상의 키랄 재료가 혼합된 액정 조성물이 상기 온도 범위를 개선하기 위해 상기 액정층에 이용된다. 블루 상을 나타내는 액정 및 키랄 재료를 포함하는 상기 액정 조성물은 1msec 이하의 짧은 응답 시간을 가지고, 배향 공정을 불필요하게 하는, 광학적 등방성을 가지고, 작은 시야각 의존성을 가진다. 또한, 배향막이 제공될 필요가 없고 따라서 러빙 처리(rubbing treatment)가 불필요하기 때문에, 러빙 처리로 유발되는 정전기 방전 손상(electrostatic discharge damage)이 방지될 수 있고, 상기 액정 표시 장치의 결함들 및 손상이 상기 제작 공정에서 감소될 수 있다. 따라서, 상기 액정 표시 장치의 생산성이 증가될 수 있다. 산화물 반도체막을 포함하는 트랜지스터는 상기 전기적 특성들이 정전기의 영향에 의해 상당히 변화할 수 있고 설계 범위로부터 이탈할 가능성을 가진다. 따라서, 산화물 반도체막을 포함하는 트랜지스터를 포함하는 액정 표시 장치에 대해 블루 상을 나타내는 액정 재료를 이용하는 것이 더욱 효과적이다.
상기 액정 재료의 고유 저항률은 1 × 109Ω·cm 이상, 바람직하게 1 × 1011Ω·cm 이상, 더욱 바람직하게 1 × 1012Ω·cm 이상이다. 이 명세서에서 상기 고유 저항률의 값은 20℃에서 측정된다.
상기 액정 표시 장치에 형성된 저장 용량 소자의 크기는 전하들이 미리 결정된 기간 동안 보유될 수 있도록 상기 화소부에 제공된 상기 트랜지스터의 누설 전류 등을 고려하여 설정된다. 상기 고순도화된 산화물 반도체막을 포함하는 상기 트랜지스터를 이용함으로써, 각각의 화소의 액정 용량의 1/3 이하, 바람직하게 1/5 이하인 용량을 가진 저장 용량 소자를 제공하는 것은 충분하다.
상기 고순도화된 산화물 반도체막을 포함하는, 이 실시예에 이용된 상기 트랜지스터에서, 오프 상태의 전류(오프 전류)가 작아질 수 있다. 따라서, 화상 신호와 같은 전기 신호가 더 긴 기간 동안 보유될 수 있고, 기록 간격이 온 상태(on state)에서 길게 설정될 수 있다. 따라서, 리프레시(refresh) 동작의 빈도가 감소될 수 있고, 이것은 소비 전력을 억제하는 효과를 유발한다.
또한, 이 실시예에서 이용된 상기 고순도화된 산화물 반도체막을 포함하는 상기 트랜지스터는 비교적 높은 전계-효과 이동도를 가질 수 있고 따라서 고속으로 동작할 수 있다. 따라서, 액정 표시 장치의 화소부에서 상기 트랜지스터를 이용함으로써, 고품질 화상이 제공될 수 있다. 또한, 구동 회로부 및 화소부가 상기 트랜지스터와 함께 일 기판 위에 형성될 수 있기 때문에, 상기 액정 표시 장치의 성분들의 수가 감소될 수 있다.
상기 액정 표시 장치에 대해, 비틀린 네마틱(TN) 모드, 평면 정렬 스위칭(IPS) 모드, 프린지 필드 스위칭(FFS) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, 강유전성 액정(FLC) 모드, 반강유전성 액정(AFLC) 모드 등이 이용될 수 있다.
수직 배향(VA) 모드를 이용한 투과형 액정 표시 장치와 같은 노멀리 블랙(normally black) 액정 표시 장치가 이용될 수 있다. 상기 수직 배향 모드는 액정 표시 패널의 액정 분자들의 배열을 제어하는 방법으로서, 액정 분자들은 전압이 인가되지 않을 때 패널 표면에 대해 수직 방향으로 정렬된다. 일부 예들은 수직 배향 모드로서 주어진다. 예를 들면, 멀티-도메인 수직 배향(MVA) 모드, PVA(patterned vertical alignment) 모드, ASV 모드 등이 주어질 수 있다. 또한, 화소가 일부 영역들(서브픽셀들)로 나누어지고 분자들이 상이한 영역들에서 상이한 방향들로 정렬되는, 소위 멀티도메인화(domain multiplication) 또는 멀티-도메인 설계라고 칭하는 방법을 이용하는 것이 가능하다.
또한, 상기 표시 장치에서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 또는 반사 방지 부재와 같은 광학 부재(광학 기판) 등이 적합하게 제공된다. 예를 들면, 원편광이 편광 기판 및 위상차 기판을 이용하여 획득될 수 있다. 또한, 백라이트, 사이드라이트 등이 광원으로서 이용될 수 있다.
또한, 복수의 발광 다이오드들(LED들)을 백라이트로서 이용하는 시간 분할 표시 방법(또한 필드-순차 구동 방법이라고 칭해짐)을 이용하는 것이 가능하다. 필드-순차 구동 방법을 이용함으로써, 컬러 필터를 이용하지 않고 컬러 표시가 수행될 수 있다.
상기 화소부에서의 표시 방법으로서, 프로그래시브 방법, 인터레이스 방법 등이 이용될 수 있다. 또한, 컬러 표시할 때 화소에서 제어되는 색 요소들은 3색들에 제한되지 않는다: R, G, 및 B(R, G, 및 B는 적색, 녹색, 및 청색에 각각, 대응함). 예를 들면, R, G, B, 및 W(W는 백색에 대응함); 또는 R, G, B, 및 옐로우, 시안, 마젠타 등 중 하나 이상이 이용될 수 있다. 또한, 표시 영역들의 크기들은 각각의 색 요소들의 도트들 사이에 상이할 수 있다. 이 실시예는 컬러 표시를 위한 표시 장치에 대한 적용에 제한되는 것이 아니라 모노크롬 표시를 위한 표시 장치에도 또한 적용될 수 있다.
대안적으로, 상기 표시 장치에 포함되는 상기 표시 소자로서, 전계 발광(electroluminescence)을 이용한 발광 소자가 이용될 수 있다. 전계 발광을 이용하는 발광 소자들은 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자가 유기 EL 소자라고 칭해지고, 후자가 무기 EL 소자라고 칭해진다.
유기 EL 소자에서, 발광 소자로의 전압의 인가에 의해, 전자들 및 정공들(holes)이 한 쌍의 전극들로부터 발광 유기 화합물을 함유하는 층으로 별도로 주입되고, 전류가 흐른다. 캐리어들(전자들 및 정공들)이 재결합되고, 따라서, 상기 발광 유기 화합물이 여기된다. 상기 발광 유기 화합물은 여기된 상태(excited state)로부터 기저 상태(ground state)로 돌아가고, 그에 의해 발광된다. 이러한 매커니즘으로 인해, 이 발광 소자는 전류-여기형 발광 소자라고 칭해진다.
상기 무기 EL 소자들은 그들 소자 구성들에 따라 분산형 무기 EL 소자 및 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자들이 바인더(binder)에서 분산되는 발광층을 갖고, 그 발광 메커니즘은 도너 준위 및 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층이 유전체층들 사이에 개재되고, 유전체층들은 또한 전극들 사이에 개재된 구조를 가지고, 그 발광 메커니즘은 금속 이온들의 내부-셀 전자 전이를 이용하는 국재형 발광(localized type light emission)이다. 발광 소자로서 유기 EL 소자의 예가 여기에 기술됨을 유념한다.
상기 발광 소자로부터 방출된 광을 추출하기 위해, 한 쌍의 전극들 중 적어도 하나가 투명한 한 수용 가능하다. 기판 위에 트랜지스터 및 발광 소자가 형성된다. 상기 발광 소자는 발광이 상기 기판에 반대인 표면을 통해 추출되는 상면 방출 구조; 발광이 상기 기판측 상의 표면을 통해 추출되는 하면 방출 구조; 또는 발광이 상기 기판에 반대인 표면과 상기 기판측 상의 표면을 통해 추출되는 양면 방출 구조를 가질 수 있다. 이들 방출 구조들 중 어느 것을 가지는 발광 소자가 이용될 수 있다.
도 4는 발광 소자가 표시 소자로서 이용되는 발광 장치의 예를 도시한다. 표시 소자인 발광 소자(4513)는 상기 화소부(4002)에 제공되는 상기 트랜지스터(4010)에 전기적으로 접속된다. 상기 발광 소자(4513)의 구조는 도 4에 도시된, 상기 제 1 전극층(4030), 전계 발광층(4511), 및 상기 제 2 전극층(4031)을 포함하는 적층 구조에 제한되지 않는다. 상기 발광 소자(4513)의 상기 구조는 상기 발광 소자(4513)로부터 광이 추출되는 방향 등에 의존하여 적합하게 변경될 수 있다.
유기 절연 재료 또는 무기 절연 재료를 이용하여 격벽(4510)이 형성된다. 상기 격벽(4510)은 상기 제 1 전극층(4030) 위에 개구부를 가지도록 감광성 수지 재료를 이용하여 형성되어 상기 개구부의 측벽이 연속된 곡률을 가진 경사면으로 형성되는 것이 특히 바람직하다.
상기 전계 발광층(4511)은 단층 또는 복수의 적층들로 형성될 수 있다.
산소, 수소, 습기, 이산화탄소 등이 상기 발광 소자(4513)에 혼입되는 것을 방지하기 위해 보호막이 상기 제 2 전극층(4031) 및 상기 격벽(4510) 위에 형성될 수 있다. 상기 보호막으로서, 질화 실리콘막, 질화산화 실리콘막, DLC막 등이 형성될 수 있다. 또한, 상기 제 1 기판(4001), 상기 제 2 기판(4006), 및 상기 씰재(4005)로 형성된 공간에서, 충전재(4514)가 밀봉을 위해 제공된다. 상기 발광 장치는 기밀성이 높고 탈기성이 적은 피복 재료 또는 보호막(적층 필름 또는 자외선 경화 수지 필름과 같은)으로 패키징(밀봉)되어 이러한 방식으로, 외부 공기에 노출되지 않는 것이 바람직하다.
상기 충전재(4514)로서, 질소 또는 아르곤과 같은 불활성 가스 외에도, 자외선 경화 수지 또는 열경화 수지가 이용될 수 있고, 폴리비닐 클로라이드(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리비닐 부티랄(PVB), 또는 에틸렌 비닐 아세테이트(EVA)가 이용될 수 있다. 예를 들면, 질소가 상기 충전재에 이용된다.
또한, 필요시, 편광판, 원 편광판(타원 편광판을 포함), 위상차판(λ/4판 또는 λ/2판), 또는 컬러 필터와 같은 광학 필름이 상기 발광 소자의 발광 표면 상에 적합하게 제공될 수 있다. 또한, 상기 편광판 또는 상기 원 편광판에는 반사 방지막이 제공될 수 있다. 예를 들면, 글레어를 저감하기 위해 상기 표면 상의 요철에 의해 반사광이 확산될 수 있는 안티-글레어 처리가 수행될 수 있다.
또한, 전자 잉크가 구동되는 전자 페이퍼가 상기 표시 장치로서 제공될 수 있다. 상기 전자 페이퍼는 또한 전기영동 표시 장치(전기영동 디스플레이)라고 칭해지고 일반 종이와 동일한 수준의 가독성을 가지고, 다른 표시 장치들보다 전력 소비가 적고, 얇고 경량인 형태를 가지도록 설정될 수 있는 이점들이 있다.
전기영동 표시 장치는 다양한 모드들을 가질 수 있다. 전기영동 표시 장치는 용매 또는 용질에 분산된 복수의 마이크로캡슐들을 포함하고, 각각의 마이크로캡슐은 양전하를 가진 제 1 입자들 및 음전하를 가진 제 2 입자들을 포함한다. 상기 마이크로캡슐들에 전계를 인가함으로써, 상기 마이크로캡슐들의 상기 입자들은 서로 반대 방향들로 이동하고 한 측면 상에 모인 상기 입자들의 컬러만 표시된다. 상기 제 1 입자들 및 상기 제 2 입자들 각각은 안료를 포함하고 전계없이 이동하지 않음을 유념한다. 또한, 상기 제 1 입자들 및 상기 제 2 입자들은 상이한 컬러들을 가진다(무색을 포함할 수 있음).
따라서, 전기영동 표시 장치는 높은 유전률을 가진 물질이 높은 전계 영역으로 이동하는 소위 유전영동(dielectrophoretic) 효과를 활용하는 디스플레이이다.
상기 마이크로캡슐들이 용매에서 분산된 용액은 전자 잉크라고 칭해진다. 이 전자 잉크는 유리, 플라스틱, 직물, 종이 등의 표면 상에 인쇄될 수 있다. 또한, 안료를 가지는 입자들 또는 컬러 필터의 이용에 의해, 컬러 표시도 또한 달성될 수 있다.
상기 마이크로캡슐들의 상기 제 1 입자들 및 상기 제 2 입자들은 각각 도전 재료, 절연 재료, 반도체 재료, 자기 재료, 액정 재료, 강유전성 재료, 전계 발광 재료, 일렉트로크로믹(electrochromic) 재료, 및 자기영동(magnetophoretic) 재료로부터 선택된 단일 재료로 형성될 수 있거나, 그것의 복합 재료로 이루어질 수 있음에 유념한다.
상기 전자 페이퍼로서, 트위스팅 볼 표시 방법이 이용되는 표시 장치가 이용될 수 있다. 상기 트위스팅 볼 표시 방법은 흑색 및 백색으로 각각 채색된 구형 입자들이 표시 소자에 이용된 전극층들인 제 1 전극층과 제 2 전극층 사이에 배치되고, 상기 구형 입자들의 방향을 제어하기 위해 상기 제 1 전극층과 상기 제 2 전극층 사이에 전위차가 생성되어, 표시가 수행되는 방법을 나타낸다.
도 5는 반도체 장치의 일 실시예로서 액티브 매트릭스형 전자 페이퍼를 도시한다. 도 5의 상기 전자 페이퍼는 트위스팅 볼 표시 방법을 이용한 표시 장치의 예이다.
상기 트랜지스터(4010)에 접속된 상기 제 1 전극층(4030)과 상기 제 2 기판(4006)에 제공된 상기 제 2 전극층(4031) 사이에, 각각이 흑색 영역(4615a), 백색 영역(4615b), 및 상기 흑색 영역(4615a)과 상기 백색 영역(4615b) 주위에 액체로 채워진 구멍(cavity)(4612)을 포함하는 구형 입자들(4613)이, 제공된다. 상기 구형 입자들(4613) 주위의 공간은 수지와 같은 충전재(4614)로 채워진다. 상기 제 2 전극층(4031)은 공통 전극(대향 전극)에 대응한다. 상기 제 2 전극층(4031)은 공통 전위선에 전기적으로 접속된다.
도 3, 도 4, 및 도 5에서, 상기 제 1 기판(4001) 및 상기 제 2 기판(4006)으로서, 유리기판들 외에도, 가요성 기판들, 예를 들면, 투광성 등을 가진 플라스틱 기판 등이 이용될 수 있다. 플라스틱으로서, 유리섬유 강화 플라스틱(FRP)판, 폴리 비닐 플루오라이드(PVF) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름이 이용될 수 있다. 또한, 알루미늄 포일이 PVF 필름들 또는 폴리에스테르 필름들 사이에 개재되는 구조를 가진 시트가 이용될 수 있다.
상기 절연막(4024)은 상기 트랜지스터들의 보호막으로서 기능한다.
또한, 상기 금속 산화막(4020)은 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 발생을 방지하는 기능뿐만 아니라 수소, 습기, 수산기, 또는 수소화물과 같은 불순물들을 제거하는 단계에서 감소되는 산소를 상기 산화물 반도체막에 공급하는 기능을 가진다.
상기 금속 산화막(4020)은 스퍼터링법에 의해 형성된 산화 갈륨막을 이용하여 형성될 수 있다. 대안적으로, 상기 금속 산화막(4020)은 산화 갈륨에 인듐 또는 아연을 첨가함으로써 획득된 막일 수 있고; 예를 들면, 0.01원자% 내지 5원자%에서 인듐 또는 아연을 함유한 산화 갈륨막이 이용될 수 있다. 인듐 또는 아연의 첨가에 의해, 상기 금속 산화막(4020)의 상기 전기 전도성이 개선될 수 있고, 그에 의해 전하들의 축적이 더욱 저감될 수 있다.
상기 절연막(4024)은 스퍼터링법에 의해 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 및 질화산화 알루미늄막 중 하나 이상을 이용한 단층 구조 또는 적층 구조로 형성될 수 있다.
상기 절연층(4021)은 무기 절연 재료 또는 유기 절연 재료를 이용하여 형성될 수 있다. 아크릴 수지, 폴리이미드, 벤조사이클로부텐 수지, 폴리아미드, 또는 에폭시 수지와 같은 내열성 유기 절연 재료를 이용하여 형성된 상기 절연층(4021)이 평탄화 절연막으로서 이용되는 것이 바람직함을 유념한다. 이러한 유기 절연 재료들 외에, 저유전률 재료(low-k 재료), 실록산계 수지, 포스포실리케이트 글라스(PSG), 보로포스포실리케이트 글라스(BPSG) 등을 이용하는 것이 가능하다. 상기 절연층은 이들 재료들로 이루어진 복수의 절연막들을 적층함으로써 형성될 수 있다.
상기 절연층(4021)의 형성 방법에 관한 특정 제한은 없고, 상기 절연층(4021)은, 상기 재료에 의존하여, 스퍼터링법, 스핀 코팅법, 디핑법, 스프레이 코팅, 액적 토출법(예를 들면, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄), 롤 코팅, 커튼 코팅, 나이프 코팅 등에 의해 형성될 수 있다.
상기 표시 장치는 광원 또는 표시 소자로부터의 광을 투과함으로써 화상을 표시한다. 따라서, 광이 투과되는 상기 화소부에 제공된 상기 절연막 및 상기 도전막과 같은 상기 박막들 및 상기 기판은 가시광 파장 영역에서 광에 대해 투광성을 가진다.
상기 표시 소자에 전압을 인가하기 위한 상기 제 1 전극층(4030) 및 상기 제 2 전극층(4031)(이들 각각은 또한 화소 전극층, 공통 전극층, 대향 전극층 등이라고 칭해짐)은 투광성들 또는 광 반사성들을 가질 수 있고, 이것은 광이 추출되는 방향, 상기 전극층이 제공되는 위치, 상기 전극층의 패턴 구조 등에 의존한다.
상기 제 1 전극층(4030) 및 상기 제 2 전극층(4031)은 산화 텅스텐을 함유한 산화 인듐, 산화 텅스텐을 함유한 산화 인듐 아연, 산화 티탄을 함유한 산화 인듐, 산화 티탄을 함유한 산화 인듐 주석, 산화 인듐 주석(이하 ITO로 지칭됨), 산화 인듐 아연, 또는 산화 실리콘이 첨가된 산화 인듐 주석과 같은 투광성 도전 재료를 이용하여 형성될 수 있다.
상기 제 1 전극층(4030) 및 상기 제 2 전극층(4031)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 및 은(Ag)과 같은 금속들; 이들 금속들의 합금들; 및 이들 금속들의 질화물들로부터 선택된 재료들 중 하나 이상의 종류들로 형성될 수 있다.
도전성 고분자(또한 도전성 폴리머라고 칭해짐)를 함유하는 도전성 조성물은 상기 제 1 전극층(4030) 및 상기 제 2 전극층(4031)에 이용될 수 있다. 상기 도전성 고분자로서, 소위 π-전자 공역계(conjugated) 도전성 고분자(polymer)가 이용될 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 아닐린, 피롤, 및 티오펜 중 둘 이상의 공중합체(copolymer) 또는 그 유도체 등이 주어질 수 있다.
상기 트랜지스터가 정전기 등으로 인해 쉽게 파손되기 때문에, 상기 구동 회로를 보호하기 위한 보호 회로가 제공되는 것이 바람직하다. 상기 보호 회로는 비선형 소자를 이용하여 형성되는 것이 바람직하다.
상술된 바와 같이 실시예 1 또는 실시예 2에 기술된 상기 트랜지스터들 중 어느 것을 이용하여, 상기 반도체 장치가 다양한 기능들을 가질 수 있다.
(실시예 4)
대상의 데이터를 판독하기 위한 화상 센서 기능을 가진 반도체 장치가 실시예 1 또는 실시예 2에 예가 기술된 상기 트랜지스터를 이용하여 형성될 수 있다.
화상 센서 기능을 가진 반도체 장치의 예가 도 6a에 도시된다. 도 6a는 포토 센서의 등가 회로이고 도 6b는 상기 포토 센서의 일부를 도시한 단면도이다.
포토다이오드(602)의 하나의 전극은 포토다이오드 리셋 신호선(658)에 전기적으로 접속되고, 상기 포토다이오드(602)의 다른 전극은 트랜지스터(640)의 게이트에 전기적으로 접속된다. 상기 트랜지스터(640)의 소스 및 드레인 중 하나는 포토 센서 기준 신호선(672)에 전기적으로 접속되고, 상기 트랜지스터(640)의 상기 소스 및 상기 드레인 중 다른 하나는 트랜지스터(656)의 소스 및 드레인 중 하나에 전기적으로 접속된다. 상기 트랜지스터(656)의 게이트는 게이트 신호선(659)에 전기적으로 접속되고, 상기 트랜지스터(656)의 상기 소스 및 상기 드레인 중 다른 하나는 포토 센서 출력 신호선(671)에 전기적으로 접속된다.
이 명세서에서의 회로도들에서, 산화물 반도체막을 포함하는 트랜지스터로서 식별될 수 있도록 산화물 반도체막을 포함하는 트랜지스터는 기호 "OS"에 의해 표시됨을 유념한다. 도 6a의 상기 트랜지스터(640) 및 상기 트랜지스터(656)는 산화물 반도체막을 각각 포함하는 트랜지스터들이다.
도 6b는 상기 포토 센서의 상기 트랜지스터(640) 및 상기 포토다이오드(602)의 단면도이다. 센서로서 기능하는 상기 포토다이오드(602) 및 상기 트랜지스터(640)는 절연 표면을 가진 기판(601)(TFT 기판) 위에 제공된다. 기판(613)은 접착층(608)을 이용하여 상기 트랜지스터(640) 및 상기 포토다이오드(602) 위에 제공된다.
대전 방지 기능을 가진 금속 산화막(631), 절연막(632), 층간 절연층(633), 및 층간 절연층(634)이 상기 트랜지스터(640) 위에 제공된다. 상기 포토다이오드(602)는 상기 층간 절연층(633) 위에 제공된다. 상기 포토다이오드(602)에서, 제 1 반도체층(606a), 제 2 반도체층(606b), 및 제 3 반도체층(606c)이 상기 층간 절연층(633) 위에 형성된 전극층(641)과 상기 층간 절연층(634) 위에 형성된 전극층(642) 사이에서 상기 층간 절연층(633) 위에 이 순서로 적층된다.
상기 트랜지스터(640)에서, 상기 산화물 반도체막은 수소, 습기, 수산기, 또는 수소화물(또한 수소 화합물이라고 칭해짐)과 같은 불순물들을 의도적으로 제거함으로써 고순도화된 산화물 반도체막이다. 이러한 산화물 반도체막은 상기 금속 산화막(631) 위에 상기 절연막(632)을 형성한 후 열 처리를 수행함으로써 획득된다.
상기 산화물 반도체막 및 산소를 함유한 상기 금속 산화막(631)은 서로 접한 상태에서 상기 열 처리를 받고; 따라서, 상기 산화물 반도체의 주성분들 중 하나이고 불순물들을 제거하는 단계에서 감소되는 산소가, 산소를 함유한 상기 금속 산화막(631)에서 상기 산화물 반도체막으로 공급될 수 있다. 따라서, 상기 산화물 반도체막은 전기적으로 i형(진성)이 되도록 더욱 고순도화된다.
결과적으로, 상기 고순도화된 산화물 반도체막을 포함하는 상기 트랜지스터(640)의 상기 전기적 특성들의 변동이 억제되고 상기 트랜지스터(640)는 전기적으로 안정하다. 상술된 바와 같이, 높은 신뢰성을 가진 반도체 장치가 이 실시예의 상기 반도체 장치로서 제공될 수 있다.
상기 전극층(641)은 상기 층간 절연층(634)에 형성되는 도전층(643)에 전기적으로 접속되고, 상기 전극층(642)은 전극층(644)을 통해 게이트 전극(645)에 전기적으로 접속된다. 상기 게이트 전극(645)은 상기 트랜지스터(640)의 게이트 전극에 전기적으로 접속되고, 상기 포토다이오드(602)는 상기 트랜지스터(640)에 전기적으로 접속된다.
여기서, 상기 제 1 반도체층(606a)으로서 p형 도전성을 가진 반도체층, 상기 제 2 반도체층(606b)으로서 고저항 반도체층(i형 반도체층), 및 상기 제 3 반도체층(606c)으로서 n형 도전성을 가진 반도체층이 적층되는 pin형 포토다이오드가 예로서 도시된다.
상기 제 1 반도체층(606a)은 p형 반도체층이고 p형 도전성을 부여하는 불순물 원소를 함유하는 비정질 실리콘막을 이용하여 형성될 수 있다. 상기 제 1 반도체층(606a)은 13족에 속하는 불순물 원소(붕소(B)와 같은)를 함유한 반도체 소스 가스를 이용하여 플라즈마 CVD법에 의해 형성된다. 상기 반도체 소스 가스로서, 실란(SiH4)이 이용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 이용될 수 있다. 또한 대안적으로, 불순물 원소를 함유하지 않은 비정질 실리콘막이 형성될 수 있고, 그 후에, 확산 방법 또는 이온 주입 방법을 이용하여 불순물 원소가 상기 비정질 실리콘막에 도입될 수 있다. 상기 불순물 원소를 확산시키기 위해 이온 주입 방법 등에 의해 상기 불순물 원소를 도입한 후에 가열 등이 행해질 수 있다. 이 경우, 상기 비정질 실리콘막을 형성하기 위한 방법으로서, LPCVD법, 기상 증착법, 스퍼터링법 등이 이용될 수 있다. 상기 제 1 반도체층(606a)은 10nm 이상 50nm 이하의 두께를 가지도록 형성되는 것이 바람직하다.
상기 제 2 반도체층(606b)은 i형 반도체층(진성 반도체층)이고 비정질 실리콘막을 이용하여 형성된다. 상기 제 2 반도체층(606b)의 형성에 대해, 반도체 소스 가스를 이용하여 플라즈마 CVD법으로 비정질 실리콘막이 형성된다. 상기 반도체 소스 가스로서, 실란(SiH4)이 이용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 이용될 수 있다. 상기 제 2 반도체층(606b)은 LPCVD법, 기상 증착법, 스퍼터링법 등에 의해 형성될 수 있다. 상기 제 2 반도체층(606b)은 200nm 이상 1000nm 이하의 두께를 가지도록 형성되는 것이 바람직하다.
상기 제 3 반도체층(606c)은 n형 반도체층이고 n형 도전성을 부여하는 불순물 원소를 함유하는 비정질 실리콘막을 이용하여 형성된다. 상기 제 3 반도체층(606c)은 15족에 속하는 불순물 원소(인(P)과 같은)를 함유한 반도체 소스 가스를 이용하여 플라즈마 CVD법에 의해 형성된다. 상기 반도체 소스 가스로서, 실란(SiH4)이 이용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 이용될 수 있다. 또한 대안적으로, 불순물 원소를 함유하지 않은 비정질 실리콘막이 형성될 수 있고, 그 후에, 확산 방법 또는 이온 주입 방법을 이용하여 불순물 원소가 상기 비정질 실리콘막에 도입될 수 있다. 상기 불순물 원소를 확산시키기 위해 이온 주입 방법 등에 의해 상기 불순물 원소를 도입한 후에 가열 등이 행해질 수 있다. 이 경우, 상기 비정질 실리콘막을 형성하기 위한 방법으로서, LPCVD법, 기상 증착법, 스퍼터링법 등이 이용될 수 있다. 상기 제 3 반도체층(606c)은 20nm 이상 200nm 이하의 두께를 가지도록 형성되는 것이 바람직하다.
상기 제 1 반도체층(606a), 상기 제 2 반도체층(606b), 및 상기 제 3 반도체층(606c)은 반드시 비정질 반도체를 이용하여 형성될 필요가 없고, 이들은 다결정 반도체 또는 미결정 반도체(세미-어몰퍼스 반도체(semi-amorphous semiconductor: SAS))를 이용하여 형성될 수 있다.
기브스의 자유 에너지(Gibbs free energy)를 고려하면, 미결정 반도체는 비정질 상태와 단결정 상태 사이의 중간인 준안정 상태이다. 즉, 상기 미결정 반도체는 자유 에너지의 관점에서 안정한 제 3 상태를 가진 반도체이고 단거리 질서(short range order) 및 격자 왜곡을 가진다. 원주형 또는 침형 결정들이 기판 표면에 대해 법선 방향으로 성장한다. 미결정 반도체의 전형적인 예인, 미결정 실리콘의 라만 스펙트럼(Raman spectrum)은, 단결정 실리콘의 라만 스펙트럼의 피크를 표현하는, 520cm-1보다 저파수에 위치된다. 즉, 상기 미결정 실리콘의 상기 라만 스펙트럼의 상기 피크는 단결정 실리콘을 표현하는 520cm-1과 비정질 실리콘을 표현하는 480cm-1 사이에 존재한다. 상기 반도체는 댕글링 본드를 종단하기 위해 적어도 1원자%의 수소 또는 할로겐을 함유한다. 또한, 미결정 실리콘은 격자 왜곡을 더욱 촉진하기 위해 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희가스 원소를 함유하여, 안정성이 증가될 수 있고 양호한 미결정 반도체막이 획득될 수 있다.
상기 미결정 반도체막은 수십 메가헤르츠 내지 수백 메가헤르츠의 주파수를 가진 고주파수 플라즈마 CVD법에 의해 또는 1GHz 이상의 주파수를 가진 마이크로파 플라즈마 CVD 장치를 이용하여 형성될 수 있다. 통상적으로, 상기 미결정 반도체막은 수소로 희석된, SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, 또는 SiF4와 같은 실리콘을 함유한 가스를 이용하여 형성될 수 있다. 또한, 수소 외에도 헬륨, 아르곤, 크립톤, 및 네온으로부터 선택된 희가스 원소들 중 하나 또는 복수 종류로 희석된 실리콘을 함유한 가스를 이용하여, 상기 미결정 반도체막이 형성될 수 있다. 그 경우, 실리콘을 함유한 상기 가스에 대한 수소의 유량비는 5 : 1 이상 200 : 1 이하, 바람직하게 50 : 1 이상 150 : 1 이하, 더욱 바람직하게 100 : 1이다. 또한, CH4 또는 C2H6과 같은 탄화 수소 가스, GeH4 또는 GeF4와 같은 게르마늄 가스를 함유한 가스, F2 등이 실리콘을 함유한 상기 가스에 혼합될 수 있다.
또한, 광전 효과에 의해 생성되는 정공들의 이동도가 전자들의 이동도보다 낮기 때문에, pin형 포토다이오드는 상기 p형 반도체층측 상의 표면이 수광 표면으로서 이용될 때 더 나은 특성들을 가진다. 여기서, 상기 pin형 포토다이오드가 위에 형성되는, 상기 기판(601)의 표면으로부터 상기 포토다이오드(602)에 의해 수신된 광(622)이 전기 신호들로 변환되는 예가 기술된다. 또한, 상기 수광 표면 상의 상기 반도체층의 도전형과 반대인 도전형을 가진 상기 반도체층으로부터의 광은 교란 광(disturbance light)이고; 따라서, 그 측상의 전극층은 광 차단 도전막을 이용하여 형성되는 것이 바람직하다. 상기 n형 반도체층측의 표면이 대안적으로 상기 수광 표면으로서 이용될 수 있음을 유념한다.
상기 금속 산화막(631)은 스퍼터링법에 의해 형성되는 산화 갈륨막을 이용하여 형성될 수 있다. 또한, 상기 금속 산화막(631)은 인듐 또는 아연을 산화 갈륨에 첨가함으로써 획득된 막일 수 있고; 예를 들어, 0.01원자% 내지 5원자%에서 인듐 또는 아연을 함유한 산화 갈륨막이 이용될 수 있다. 인듐 또는 아연의 첨가에 의해, 상기 금속 산화막(631)의 상기 전기 전도성이 향상될 수 있고, 그에 의해 전하들의 축적이 더욱 저감될 수 있다.
상기 절연막(632)은 산화 실리콘층, 산화질화 실리콘층, 산화 알루미늄층, 및 산화질화 알루미늄층과 같은 산화물 절연층들, 및 질화 실리콘층, 질화산화 실리콘층, 질화 알루미늄층, 및 질화산화 알루미늄층과 같은 질화물 절연층들 중 하나 이상을 이용하여 단층 또는 적층 구조로 형성될 수 있다.
표면 거칠기의 저감을 위해, 평탄화 절연막으로서 기능하는 절연층이 상기 층간 절연층들(633 및 634)로서 이용되는 것이 바람직하다. 상기 층간 절연층들(633 및 634)은, 예를 들면, 폴리이미드, 아크릴 수지, 벤조사이클로부텐 수지, 폴리아미드, 또는 에폭시 수지와 같은 유기 절연 재료를 이용하여 형성될 수 있다. 이러한 유기 절연 재료들 외에, 저유전률 재료(low-k 재료), 실록산계 수지, 포스포실리케이트 글라스(PSG), 보로포스포실리케이트 글라스(BPSG) 등을 이용한 단층 또는 적층 구조가 이용될 수 있다.
상기 절연막(632), 상기 층간 절연층(633), 및 상기 층간 절연층(634)은 상기 재료에 의존하여 스퍼터링법, 스핀 코팅법, 디핑법, 스프레이 코팅, 액적 토출법(예를 들면, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄), 롤 코팅, 커튼 코팅, 나이프 코팅 등에 의해 절연 재료를 이용하여 형성될 수 있다.
상기 포토다이오드(602)에 진입하는 상기 광(622)이 검출될 때, 검출될 대상에 관한 데이터가 판독될 수 있다. 백라이트와 같은 광원은 검출될 대상에 관한 데이터를 판독할 때 이용될 수 있음을 유념한다.
실시예 1 또는 실시예 2에 예가 기술된 상기 트랜지스터는 상기 트랜지스터(640)로서 이용될 수 있다. 수소, 습기, 수산기, 또는 수소화물(또한 수소 화합물이라고 칭해짐)과 같은 불순물들을 의도적으로 제거함으로써 고순도화되는 상기 산화물 반도체막을 포함하는 상기 트랜지스터는 상기 전기적 특성들의 억제된 변동을 가지고 전기적으로 안정하다. 또한, 대전 방지 기능을 가진 상기 금속 산화막을 포함하는 상기 트랜지스터에서, 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 발생이 방지될 수 있다. 상기 트랜지스터에서의 상기 산화물 반도체막의 상기 백 채널측 상의 기생 채널의 상기 발생을 방지함으로써, 상기 문턱 전압의 변동이 억제될 수 있다. 따라서, 높은 신뢰성을 가진 반도체 장치가 제공될 수 있다.
이 실시예는 다른 실시예들에 기술된 구성들과 적합하게 조합하여 구현될 수 있다.
(실시예 5)
이 명세서에 개시된 상기 액정 표시 장치는 다양한 전자 기기들(게임기들을 포함)에 적용될 수 있다. 상기 전자 기기들의 예들은 텔레비전 세트(또한 텔레비전 또는 텔레비전 수신기라고 칭해짐), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 휴대 전화기(또한 휴대 전화 또는 휴대 전화 장치라고 칭해짐), 휴대용 게임기, 개인 휴대 단말기, 음성 재생 장치, 파친코 기계와 같은 대형 게임기 등이다. 상기 실시예에 기술된 상기 액정 표시 장치를 각각 포함하는 전자 기기들의 예들이 기술될 것이다.
도 7a는 하우징들(9630), 표시부(9631), 조작 키들(9632), 태양 전지(9633), 및 충방전 제어 회로(9634)를 포함할 수 있는 전자 서적(또한 e-book 이라고 칭해짐)을 도시한다. 도 7a에 도시된 상기 전자 서적은 다양한 종류의 데이터(예를 들면, 정지 화상, 동화상, 및 텍스트 화상)를 상기 표시부 상에 표시하는 기능, 달력, 날짜, 시간 등을 상기 표시부 상에 표시하는 기능, 상기 표시부 상에 표시된 상기 데이터를 조작하거나 편집하는 기능, 다양한 종류의 소프트웨어(프로그램들)에 의한 처리를 제어하는 기능 등을 가질 수 있다. 도 7a에서, 상기 충방전 제어 회로(9634)는 예로서 배터리(9635) 및 DCDC 컨버터(이후, 컨버터로 약기함)(9636)를 구비함에 유념한다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시부(9631)에 적용될 수 있고, 그에 의해 매우 신뢰 가능한 전자 서적이 제공될 수 있다.
반투과형 또는 반사형 액정 표시 장치가 도 7a에 도시된 구성에서 상기 표시부(9631)로서 이용되는 경우에, 상기 전자 서적은 비교적 밝은 환경에서 이용될 수 있다. 그 경우, 상기 태양 전지(9633)에 의한 발전 및 상기 배터리(9635)에 의한 충전이 효과적으로 수행될 수 있고, 이것은 바람직하다. 상기 태양 전지(9633)가 상기 하우징(9630)의 공간(표면 또는 후면)에 적합하게 제공될 수 있기 때문에, 상기 배터리(9635)는 효율적으로 충전될 수 있고, 이것 역시 바람직하다. 리튬 이온 전지가 상기 배터리(9635)로서 이용될 때, 소형화 등의 이점이 있다.
도 7a에 도시된 상기 충방전 제어 회로(9634)의 구성 및 동작이 도 7b의 블록도를 참조하여 기술된다. 상기 태양 전지(9633), 상기 배터리(9635), 상기 컨버터(9636), 컨버터(9637), 스위치들(SW1 내지 SW3), 및 상기 표시부(9631)가 도 7b에 도시되고, 상기 배터리(9635), 상기 컨버터(9636), 상기 컨버터(9637), 및 상기 스위치들(SW1 내지 SW3)은 상기 충방전 제어 회로(9634)에 대응한다.
먼저, 외부광을 이용하여 상기 태양 전지(9633)에 의해 발전이 되는 경우의 동작예가 기술된다. 상기 태양 전지(9633)에 의한 발전의 전압이 상기 컨버터(9636)에 의해 승압 또는 강압되어 상기 배터리(9635)를 충전하기 위한 전압이 된다. 그 후에, 상기 태양 전지(9633)로부터의 전력이 상기 표시부(9631)의 동작에 이용될 때, 상기 스위치(SW1)는 턴 온 되고 상기 전력의 전압은 상기 컨버터(9637)에 의해 승압 또는 강압되어 상기 표시부(9631)에 필요한 전압이 된다. 또한, 상기 표시부(9631) 상의 표시가 수행되지 않을 때, 상기 스위치(SW1)는 턴 오프 되고 상기 스위치(SW2)는 턴 온 되어 상기 배터리(9635)의 충전이 수행될 수 있다.
다음에, 외부광을 이용하여 상기 태양 전지(9633)에 의해 발전이 되지 않는 경우의 동작이 기술된다. 상기 스위치(SW3)를 턴 온 함으로써 상기 배터리(9635)에 축전된 전력의 전압이 상기 컨버터(9637)에 의해 승압 또는 강압된다. 그 후에, 상기 배터리(9635)로부터의 전력이 상기 표시부(9631)의 동작에 이용된다.
상기 태양 전지(9633)가 충전을 위한 수단의 예로서 기술되었지만, 상기 배터리(9635)의 충전은 다른 수단으로 수행될 수 있음을 유념한다. 또한, 상기 태양 전지(9633)와 충전을 위한 다른 수단의 조합이 이용될 수 있다.
도 8a는 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등을 포함하는, 랩탑 개인용 컴퓨터를 도시한다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시부(3003)에 적용되고, 그에 의해 매우 신뢰 가능한 랩탑 개인용 컴퓨터가 제공될 수 있다.
도 8b는 본체(3021)에 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등을 포함하는 개인 휴대 단말기(PDA)를 도시한다. 또한, 스타일러스(3022)가 조작을 위한 액세서리로서 포함된다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시부(3023)에 적용되고, 그에 의해 매우 신뢰 가능한 개인용 휴대 단말기(PDA)가 제공될 수 있다.
도 8c는 전자 서적의 예를 도시한다. 예를 들면, 전자 서적(2700)은 하우징(2701) 및 하우징(2703)의, 2개의 하우징들을 포함한다. 상기 하우징(2701) 및 상기 하우징(2703)은 힌지(2711)와 결합되어 상기 전자 서적(2700)은 축으로서 상기 힌지(2711)로 개폐될 수 있다. 이러한 구성으로, 상기 전자 서적(2700)은 종이 서적과 같이 동작할 수 있다.
표시부(2705) 및 표시부(2707)가 상기 하우징(2701) 및 상기 하우징(2703)에 각각 내장된다. 상기 표시부(2705) 및 상기 표시부(2707)는 하나의 화상 또는 상이한 화상들을 표시할 수 있다. 상이한 화상들이 상기 표시부들에 표시되는 구성에서, 예를 들면, 우측 표시부(도 8c에서 상기 표시부(2705))는 텍스트를 표시할 수 있고 좌측 표시부(도 8c에서 상기 표시부(2707))는 화상들을 표시할 수 있다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시부(2705) 및 상기 표시부(2707)에 적용되고, 그에 의해 매우 신뢰 가능한 전자 서적이 제공될 수 있다.
도 8c는 상기 하우징(2701)에 조작부 등이 구비된 예를 도시한다. 예를 들면, 상기 하우징(2701)에는 전원 스위치(2721), 조작 키들(2723), 스피커(2725) 등이 구비된다. 상기 조작 키들(2723)로 페이지들이 넘겨진다. 키보드, 포인팅 장치 등이 상기 표시부가 제공된, 상기 하우징의 표면 상에 제공될 수 있음을 유념한다. 또한, 외부 접속 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 상기 하우징의 후면 또는 측면 상에 제공될 수 있다. 또한, 상기 전자 서적(2700)은 전자 사전의 기능을 가질 수 있다.
상기 전자 서적(2700)은 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 전자 서적 서버로부터 원하는 서적 데이터 등이 구매되거나 다운로드될 수 있다.
도 8d는 하우징(2800) 및 하우징(2801)의, 2개의 하우징들을 포함하는, 휴대 전화를 도시한다. 상기 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 장치(2806), 카메라 렌즈(2807), 외부 접속 단자(2808) 등이 구비된다. 또한, 상기 하우징(2800)은 상기 휴대 전화의 충전을 위한 태양 전지(2810), 외부 메모리 슬롯(2811) 등을 포함한다. 또한, 상기 하우징(2801)에 안테나가 내장된다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시 패널(2802)에 적용되고, 그에 의해 매우 신뢰 가능한 휴대 전화가 제공될 수 있다.
상기 표시 패널(2802)에는 터치 패널이 구비된다. 화상들로서 표시되는 복수의 조작 키들(2805)이 도 8d의 파선들에 의해 도시된다. 상기 태양 전지(2810)로부터 출력되는 전압이 각각의 회로에 대해 충분히 높게 상승되기 위한 승압 회로가 또한 포함됨을 유념한다.
상기 표시 패널(2802)에서, 표시 방향은 사용 패턴에 따라 적합하게 변화할 수 있다. 또한, 상기 휴대 전화는 상기 표시 패널(2802)과 동일한 표면 상에 상기 카메라 렌즈(2807)가 제공되고, 따라서 비디오 폰으로 이용될 수 있다. 상기 스피커(2803) 및 상기 마이크로폰(2804)은 음성 통화들 뿐만 아니라, 비디오폰 전화, 소리의 녹음 및 재생 등에 이용될 수 있다. 또한, 도 8d에 도시된 바와 같이 전개된 상태에서 상기 하우징(2800) 및 상기 하우징(2801)은 하나가 다른 것 위에 겹치도록 슬라이딩될 수 있고; 따라서, 상기 휴대 전화가 소형화될 수 있고, 이것은 상기 휴대 전화를 휴대하기 적합하게 만든다.
상기 외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블과 같은 다양한 형태들의 케이블들에 접속될 수 있고, 충전 및 개인용 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 상기 외부 메모리 슬롯(2811)에 기록 매체를 삽입함으로써 대량의 데이터가 저장 및 이동될 수 있다.
또한, 상기 기능들 외에도, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 8e는 본체(3051), 표시부 A(3057), 접안부(3053), 조작 스위치(3054), 표시부 B(3055), 배터리(3056) 등을 포함하는 디지털 비디오 카메라를 도시한다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시부 A(3057) 및 상기 표시부 B(3055)에 적용되고, 그에 의해 매우 신뢰 가능한 디지털 비디오 카메라가 제공될 수 있다.
도 8f는 텔레비전 세트의 예를 도시한다. 텔레비전 세트(9600)에서, 표시부(9603)가 하우징(9601)에 내장된다. 상기 표시부(9603)는 화상들을 표시할 수 있다. 여기서, 상기 하우징(9601)은 스탠드(9605)에 의해 지지된다. 실시예 1 내지 실시예 4 중 어느 것에 기술된 상기 반도체 장치가 상기 표시부(9603)에 적용되고, 그에 의해 매우 신뢰 가능한 텔레비전 세트가 제공될 수 있다.
상기 텔레비전 세트(9600)는 상기 하우징(9601)의 조작 스위치 또는 별도의 원격 제어기로 조작될 수 있다. 또한, 상기 원격 제어기에는 상기 원격 제어기로부터 출력되는 데이터를 표시하기 위한 표시부가 구비될 수 있다.
상기 텔레비전 세트(9600)에는 수신기, 모뎀 등이 구비될 수 있음을 유념한다. 일반 텔레비전 방송은 상기 수신기로 수신될 수 있다. 또한, 상기 텔레비전 세트가 상기 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 때, 일방향(송신기에서 수신기로) 또는 양방향(송신기와 수신기 사이 또는 수신기들 사이) 데이터 통신이 수행될 수 있다.
이 실시예는 다른 실시예들에 기술된 구성들과 조합하여 적합하게 구현될 수 있다.
[예 1]
산화 갈륨을 함유한 막이 상기 금속 산화막으로서 이용되었다. 그 경우에서 효과는 계산 시뮬레이션을 이용하여 조사되었다. 이 예에서, 조사 결과들이 상기 도면들을 참조하여 기술될 것이다. 이 예에서, 계산 시뮬레이션은 실바코 데이터 시스템즈 인크(Silvaco Data Systems Inc)에 의해 개발된 "ATLAS"라는 장치 시뮬레이터로 수행되었음에 유념한다.
도 10a는 계산 시뮬레이션에 이용되는 트랜지스터의 모델을 도시한다. 도 10a에 도시된 바와 같이, 바텀-게이트 트랜지스터가 시뮬레이션 모델로서 이용되었다. 10㎚ 두께의 In-Ga-Zn-O-계 산화물 반도체막이 상기 트랜지스터의 활성층(1000)으로서 이용되었다. 산화 갈륨막이 상기 산화물 반도체막과 접하는 금속 산화막(1002)으로서 이용되었다. 산화 실리콘막이 상기 금속 산화막(1002)을 피복하는 절연막(1004)으로서 이용되었다. 일함수가 4.9eV인 텅스텐막이 게이트 전극(1006)으로서 이용되었다. 10㎚ 두께의 산화 실리콘막이 게이트 절연막(1008)으로서 이용되었다. 계산 시뮬레이션은 상기 금속 산화막인 상기 산화 갈륨막의 두께를 10㎚에서 50㎚까지 변화시키는 동안 수행되었다. 상기 트랜지스터의 채널 길이 L은 100㎚로 설정되었다.
도 10b는 상기 시뮬레이션에 대해 비교예로서 이용되는 트랜지스터의 모델을 도시한다. 도 10a에 도시된 트랜지스터와 도 10b에 도시된 트랜지스터는 도 10b에 도시된 트랜지스터가 상기 금속 산화막(1002)을 포함하지 않는다는 점에서 상이하다. 도 10a에서와 같이, 도 10b에서, 10㎚ 두께의 In-Ga-Zn-O-계 산화물 반도체막이 상기 트랜지스터의 상기 활성층(1000)으로서 이용되었다. 산화 실리콘막이 상기 산화물 반도체막과 접하는 상기 절연막(1004)으로서 이용되었다. 일함수가 4.9eV인 텅스텐막이 상기 게이트 전극(1006)으로서 이용되었다. 10㎚ 두께의 산화 실리콘막이 상기 게이트 절연막(1008)으로서 이용되었다. 상기 트랜지스터의 채널 길이 L은 100㎚로 설정되었다.
상기 계산 시뮬레이션에서, 기생 채널로 인한 상기 영향을 확인하기 위해, 고정된 양전하(1010)가 상기 절연막(1004)(패시베이션막)인 상기 산화 실리콘막의 계면(도면들에서 하부측 상의 계면)에 있는 것으로 상정되었다. 고정된 전하 Q의 밀도는 0cm-2, 1.0 × 1012cm-2, 및 2.0 × 1012cm-2 중 어느 것으로 설정되었다.
상기 계산 시뮬레이션에서 이용된 상기 산화물 반도체(IGZO)막 및 상기 산화 갈륨(GaOx)막의 물리적 속성값들은 다음과 같다. Eg는 밴드 갭을 표시하고, εr은 상대적 유전률을 표시하고, χ는 전자 친화력을 표시하고, μn은 전자 이동도를 표시함을 유념한다.
Figure 112019027336207-pat00005
도 11a 및 도 11b 및 도 12는 300K(27℃)의 온도에서의 계산 시뮬레이션 결과들을 도시한다.
도 11a는 상기 트랜지스터의 상기 문턱 전압과 상기 금속 산화막인 상기 산화 갈륨막의 두께 사이의 관계를 도시한다. 이 예에서, 일함수가 3.9eV인 도전성 재료(질화 티탄)가 소스 전극(1012) 및 드레인 전극(1014)의 재료로서 상정되었다. 도 11a에서, 수평축은 상기 산화물 반도체막 및 상기 산화 갈륨막의 총 두께(nm)를 표현한다. 상기 산화물 반도체막의 상기 두께는 일정(10nm)하였음을 유념한다. 도 11a에 따라, 상기 산화 갈륨막의 상기 두께가 약 10nm이었을때(상기 산화물 반도체막 및 상기 산화 갈륨막의 총 두께가 20nm이었음) 상기 트랜지스터의 상기 문턱 전압의 변동은 컸다. 대조적으로, 상기 변동은 상기 산화 갈륨막의 상기 두께가 10nm보다 크게 만들어졌을 때 억제되었다. 이것은 상기 산화 갈륨막과 상기 산화 실리콘막 사이의 상기 계면에서의 상기 고정된 전하들의 영향이 상기 산화 갈륨막의 상기 두께를 증가시킴으로써 경감될 수 있기 때문이다. 상기 결과로부터, 상기 산화 갈륨막의 상기 두께는 10nm보다 큰 것이 바람직하다.
도 11b는 상기 트랜지스터의 상기 문턱 전압과 상기 산화물 반도체막의 상기 두께 사이의 관계를 도시하며, 이것은 비교예이고 상기 금속 산화막을 포함하지 않는다. 이 예에서, 일함수가 3.9eV인 도전 재료(질화 티탄)가 소스 전극(1012) 및 드레인 전극(1014)의 재료로서 상정되었다. 도 11b에서, 수평축은 상기 산화물 반도체막의 두께(nm)를 표현한다. 도 11a 및 도 11b에 따라, 상기 금속 산화막을 포함하지 않는 상기 트랜지스터에서, 상기 문턱 전압의 변동은 여하한 두께의 상기 산화물 반도체막과 함께 상기 금속 산화막을 포함하는 상기 트랜지스터의 변동보다 크다. 따라서, 상기 산화 갈륨막을 제공함으로써, 상기 산화 갈륨막과 상기 산화 실리콘막 사이의 상기 계면에서의 상기 고정된 전하들로 인한 영향은 효과적으로 경감될 수 있다고 간주된다.
도 12는 상기 소스 전극(1012) 및 상기 드레인 전극(1014)의 상기 재료가 변화된 경우의 상기 게이트 전압(VG)-드레인 전류(ID) 특성들을 도시한다. 상기 소스 전극(1012) 및 상기 드레인 전극(1014)의 상기 재료로서, 일함수들이 3.6eV(아연), 3.9eV(질화 티탄), 및 4.3eV(질화 몰리브덴)인 세 종류의 도전 재료들이 상정되었다. 상기 산화 갈륨막의 상기 두께는 10nm, 30nm, 및 50nm 중 어느 것으로 설정되었다. 도 12에 따라, 상기 산화 갈륨막이 더 두껍게 만들어졌을 때 오프 상태의 상기 트랜지스터의 누설 전류가 증가되었음이 확인되었다. 한편, 상기 산화 갈륨막이 두껍게 형성되었을 때에도, 높은 일함수를 가진 도전 재료가 상기 소스 전극(1012) 및 상기 드레인 전극(1014)으로서 이용되었을 때, 오프 상태의 상기 트랜지스터의 누설 전류의 증가가 억제될 수 있음이 확인되었다. 상기 결과로부터, 상기 소스 전극(1012) 및 상기 드레인 전극(1014)은 일함수가 3.9eV 이상인 도전 재료를 이용하여 형성되는 것이 바람직하다.
또한, 도 10a의 구성에서, 누설 전류는 상기 산화 갈륨막을 통해 상기 소스 전극과 상기 드레인 전극 사이에서 유발될 수 있다. 그러나, 상기 소스 전극 및 상기 드레인 전극의 상기 재료를 적합하게 선택함으로써, 상기 소스 및 드레인 전극들과 상기 산화 갈륨막 사이에 배리어(barrier)가 제공될 수 있어서, 전자들이 상기 소스 및 드레인 전극들에서 상기 산화 갈륨막으로 이동하는 것이 방지될 수 있다. 따라서, 상기 소스 전극과 상기 드레인 전극 사이의 상기 누설 전류가 방지될 수 있다고 간주된다.
상기 계산 시뮬레이션에 따라, 상기 산화 갈륨막을 상기 금속 산화막으로서 이용함으로써, 상기 산화 갈륨막과 상기 산화 실리콘막 사이의 상기 계면에서의 상기 고정된 전하들로 인한 상기 영향이 경감되고, 따라서, 상기 트랜지스터 특성들의 변동이 억제될 수 있음을 알았다. 여기에 개시된 본 발명의 효과를 충분히 획득하기 위해, 상기 산화 갈륨막의 상기 두께는 10nm보다 큰 것이 바람직하고, 일함수가 3.9eV 이상인 도전 재료가 상기 소스 및 드레인 전극들의 상기 재료로서 이용되는 것이 바람직하다.
이 출원은 2010년 3월 26일 일본 특허청에 출원된 일본 특허 출원 일련번호 제2010-072570호에 기초하고, 그 전체 내용들은 참조로서 본 명세서에 포함된다.
400: 기판, 401: 게이트 전극, 402: 게이트 절연막, 403: 산화물 반도체막, 407: 금속 산화막, 409: 절연막, 410: 트랜지스터, 431: 금속 산화막, 441: 산화물 반도체막, 460: 트랜지스터, 601: 기판, 602: 포토다이오드, 606a: 반도체층, 606b: 반도체층, 606c: 반도체층, 608: 접착층, 613: 기판, 631: 금속 산화막, 632: 절연막, 633: 층간 절연층, 634: 층간 절연층, 640: 트랜지스터, 641: 전극층, 642: 전극층, 643: 도전층, 645: 게이트 전극, 656: 트랜지스터, 658: 포토다이오드 리셋 신호선, 659: 게이트 신호선, 671: 포토 센서 출력 신호선, 672: 포토 센서 기준 신호선, 1000: 활성층, 1002: 금속 산화막, 1004: 절연막, 1006: 게이트 전극, 1008: 게이트 절연막, 1010: 고정된 전하, 1012: 소스 전극, 1014: 드레인 전극, 2700: 전자 서적, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 2800: 하우징, 2801: 하우징, 2802: 표시 패널, 2803: 스피커, 2804: 마이크로폰, 2805: 조작 키, 2806: 포인팅 장치, 2807: 카메라 렌즈, 2808: 외부 접속 단자, 2810: 태양 전지, 2811: 외부 메모리 슬롯, 3001: 본체, 3002: 하우징, 3003: 표시부, 3004: 키보드, 3021: 본체, 3022: 스타일러스, 3023: 표시부, 3024: 조작 버튼, 3025: 외부 인터페이스, 3051: 본체, 3053: 접안부, 3054: 조작 스위치, 3055: 표시부 B, 3056: 배터리, 3057: 표시부 A, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 씰재, 4006: 기판, 4008: 액정층, 4010: 트랜지스터, 4011: 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4018a: FPC, 4018b: FPC, 4019: 이방성 도전막, 4020: 금속 산화막, 4021: 절연층, 4023: 절연막, 4024: 절연막, 4030: 전극층, 4031: 전극층, 4032: 절연막, 4033: 절연막, 405a: 소스 전극, 405b: 드레인 전극, 4510: 격벽, 4511: 전계 발광층, 4513: 발광 소자, 4514: 충전재, 4612: 구멍, 4613: 구형 입자, 4614: 충전재, 4615a: 흑색 영역, 4615b: 백색 영역, 9600: 텔레비전 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9630: 하우징, 9631: 표시부, 9632: 조작 키, 9633: 태양 전지, 9634: 충방전 제어 회로, 9635: 배터리, 9636: 컨버터, 9637: 컨버터

Claims (6)

  1. 반도체 장치에 있어서:
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    상기 게이트 절연막 위의 In, Ga, 및 Zn을 함유하는 산화물 반도체막;
    상기 산화물 반도체막 위에 있고 상기 산화물 반도체막과 접하는 소스 전극;
    상기 산화물 반도체막 위에 있고 상기 산화물 반도체막과 접하는 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위에 있고 상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극과 접하는 산화 갈륨막; 및
    상기 산화 갈륨막 위에 있고 상기 산화 갈륨막과 접하는 산화 실리콘막을 포함하고,
    상기 산화물 반도체막은 3 nm 이상 10 nm 이하의 두께를 갖고,
    상기 산화 갈륨막은 10 nm 초과 50 nm 이하의 두께를 갖고,
    상기 소스 전극 및 상기 드레인 전극의 각각은 일함수가 4.3 eV 이상인 금속 질화물을 함유하는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 산화 갈륨막은 0.01원자% 내지 5원자%에서 In 및 Zn 중 하나를 더 함유하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화 갈륨막은 상기 산화물 반도체막보다 작은 유전률을 갖는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 질화 텅스텐 및 질화 티탄 중 하나를 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 금속 질화물은 질화 티탄, 질화 몰리브덴, 또는 질화 텅스텐인, 반도체 장치.
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WO (1) WO2011118510A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011118741A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101689378B1 (ko) 2010-04-23 2016-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
DE112011101410B4 (de) 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
KR20150088324A (ko) 2010-04-23 2015-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
EP2624326A4 (en) * 2010-09-29 2017-05-10 Posco Method for manufacturing a flexible electronic device using a roll-shaped motherboard, flexible electronic device, and flexible substrate
TWI602249B (zh) 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
JP6285150B2 (ja) * 2012-11-16 2018-02-28 株式会社半導体エネルギー研究所 半導体装置
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP6250883B2 (ja) 2013-03-01 2017-12-20 株式会社半導体エネルギー研究所 半導体装置
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
JP6722980B2 (ja) 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
JPWO2017056635A1 (ja) * 2015-09-30 2018-07-19 コニカミノルタ株式会社 有機エレクトロルミネッセンス素子
WO2019025893A1 (ja) 2017-07-31 2019-02-07 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7048285B2 (ja) 2017-12-05 2022-04-05 株式会社シマノ 釣竿
US10607893B2 (en) * 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures
JP2022097012A (ja) * 2020-12-18 2022-06-30 日新電機株式会社 薄膜トランジスタの製造方法
CN113249076A (zh) * 2021-05-20 2021-08-13 山东沃赛新材料科技有限公司 一种装配式建筑用低模量改性硅酮密封胶及其制备方法
WO2023176551A1 (ja) * 2022-03-15 2023-09-21 ソニーセミコンダクタソリューションズ株式会社 光電変換素子および光検出装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007201366A (ja) * 2006-01-30 2007-08-09 Canon Inc 電界効果型トランジスタ
JP2008218495A (ja) * 2007-02-28 2008-09-18 Canon Inc 薄膜トランジスタおよびその製造方法

Family Cites Families (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
JPH08106078A (ja) * 1994-10-06 1996-04-23 Fujitsu Ltd 液晶表示装置
KR100207135B1 (ko) * 1994-10-18 1999-07-15 니시무로 타이죠 반사형 액정표시소자 및 그 제조방법
JP3286152B2 (ja) 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
DE69635107D1 (de) * 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3702096B2 (ja) * 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6566685B2 (en) 2000-04-12 2003-05-20 Casio Computer Co., Ltd. Double gate photo sensor array
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP4532460B2 (ja) * 2001-03-22 2010-08-25 シチズンホールディングス株式会社 液晶表示装置
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6828584B2 (en) 2001-05-18 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2003086803A (ja) 2001-09-07 2003-03-20 Casio Comput Co Ltd 薄膜半導体素子の製造方法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003202545A (ja) * 2002-01-08 2003-07-18 Canon Inc 液晶素子の駆動方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004071623A (ja) 2002-08-01 2004-03-04 Casio Comput Co Ltd フォトセンサ
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004296654A (ja) 2003-03-26 2004-10-21 Canon Inc 放射線撮像装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7323358B1 (en) * 2003-08-13 2008-01-29 Hewlett-Packard Development Company, L.P. Method and system for sizing a load plate
JP2005079283A (ja) 2003-08-29 2005-03-24 Seiko Epson Corp 薄膜半導体装置及びその製造方法、電気光学装置、並びに電子機器
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4529571B2 (ja) * 2004-07-26 2010-08-25 三菱化学株式会社 電界効果トランジスタ
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
AU2005302964B2 (en) * 2004-11-10 2010-11-04 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
CA2708335A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006250985A (ja) 2005-03-08 2006-09-21 Sanyo Epson Imaging Devices Corp 電気光学装置及び電子機器
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112652B1 (ko) * 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
US20090090914A1 (en) * 2005-11-18 2009-04-09 Koki Yano Semiconductor thin film, method for producing the same, and thin film transistor
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7326986B2 (en) 2006-01-06 2008-02-05 International Business Machines Corporation Trench memory
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US20070190675A1 (en) * 2006-02-10 2007-08-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of display device
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8222116B2 (en) * 2006-03-03 2012-07-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
TW200736786A (en) 2006-03-31 2007-10-01 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
KR20070101033A (ko) * 2006-04-10 2007-10-16 삼성전자주식회사 신호 구동 소자 및 이를 포함하는 표시 장치
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5271504B2 (ja) * 2006-04-28 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4878005B2 (ja) * 2006-05-30 2012-02-15 株式会社半導体エネルギー研究所 半導体装置及びそれを用いた電子機器
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4179393B2 (ja) 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124215A (ja) 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP2008171871A (ja) * 2007-01-09 2008-07-24 Hitachi Displays Ltd 高感度光センサ素子及びそれを用いた光センサ装置
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8158974B2 (en) * 2007-03-23 2012-04-17 Idemitsu Kosan Co., Ltd. Semiconductor device, polycrystalline semiconductor thin film, process for producing polycrystalline semiconductor thin film, field effect transistor, and process for producing field effect transistor
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JPWO2008136505A1 (ja) * 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP2009099777A (ja) 2007-10-17 2009-05-07 Sony Corp 表示装置と電子機器
JP5642967B2 (ja) * 2007-11-22 2014-12-17 関東化学株式会社 エッチング液組成物
JP2009130209A (ja) 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8148245B2 (en) * 2007-12-27 2012-04-03 Jx Nippon Mining & Metals Corporation Method for producing a-IGZO oxide thin film
US20100295042A1 (en) * 2008-01-23 2010-11-25 Idemitsu Kosan Co., Ltd. Field-effect transistor, method for manufacturing field-effect transistor, display device using field-effect transistor, and semiconductor device
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
JP5430248B2 (ja) 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963104B1 (ko) * 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010034343A (ja) 2008-07-30 2010-02-12 Sumitomo Chemical Co Ltd 半導体装置の製造方法および半導体装置
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI622175B (zh) 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
KR101539354B1 (ko) * 2008-09-02 2015-07-29 삼성디스플레이 주식회사 액정 표시 장치
JP5339825B2 (ja) 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
KR101545460B1 (ko) * 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
KR101509117B1 (ko) * 2008-09-16 2015-04-08 삼성디스플레이 주식회사 액정 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5300126B2 (ja) 2008-09-22 2013-09-25 花王株式会社 画像形成方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010118556A (ja) 2008-11-13 2010-05-27 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
TWI483038B (zh) 2008-11-28 2015-05-01 Semiconductor Energy Lab 液晶顯示裝置
CN102245531B (zh) * 2008-12-12 2016-05-11 出光兴产株式会社 复合氧化物烧结体及由其构成的溅射靶
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
WO2011001881A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101645061B1 (ko) 2009-06-30 2016-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR20200031709A (ko) 2009-06-30 2020-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
US8460452B2 (en) 2009-09-24 2013-06-11 Fuji Xerox Co., Ltd. Oxide material, electrophotographic photoreceptor, process cartridge, and image forming device
KR101291488B1 (ko) * 2009-10-21 2013-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR101929190B1 (ko) * 2010-03-05 2018-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011118741A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5731244B2 (ja) * 2010-03-26 2015-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN105304502B (zh) * 2010-03-26 2018-07-03 株式会社半导体能源研究所 半导体装置的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007201366A (ja) * 2006-01-30 2007-08-09 Canon Inc 電界効果型トランジスタ
JP2008218495A (ja) * 2007-02-28 2008-09-18 Canon Inc 薄膜トランジスタおよびその製造方法

Also Published As

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