CN103022012B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，能降低在半导体存储装置中产生故障的可能性。在叠层配置的存储单元阵列（例如，包括使用氧化物半导体材料构成的晶体管的存储单元阵列）和***电路（例如，包括使用半导体衬底构成的晶体管的***电路）之间配置遮蔽层。由此，可以遮蔽在该存储单元阵列和该***电路之间产生的辐射噪声。因此，可以降低在半导体存储装置中产生故障的可能性。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置。
背景技术
近年来，呈现半导体特性的金属氧化物（以下，也称为氧化物半导体材料）作为晶体管的活性层的材料而引人注目。作为活性层的材料应用氧化物半导体材料的晶体管可以通过与作为活性层的材料应用非晶硅的晶体管相同的工艺制造，并且作为活性层的材料应用氧化物半导体材料的晶体管的迁移度比作为活性层的材料应用非晶硅的晶体管高。因此，作为活性层的材料应用氧化物半导体材料的晶体管作为取代或超过作为活性层的材料应用非晶硅的晶体管的晶体管而备受期待。例如，期待将作为活性层的材料应用氧化物半导体材料的晶体管用作设置在有源矩阵型显示装置的各像素中的晶体管。
再者，活性层由氧化物半导体材料构成的晶体管具有截止电流值低的特性。由此，能够在很长期间保存当该晶体管成为截止状态时成为浮动状态的节点的电位（保存在该节点中的电荷量）。因此，期待有效地利用该晶体管构成半导体存储装置。例如，专利文献1公开了一种应用于Dynamic Random Access Memory（DRAM：动态随机存取存储器）的该晶体管，以作为构成DRAN的存储单元的晶体管。
另外，活性层由氧化物半导体材料构成的晶体管通过对各种薄膜的成膜及加工进行组合而形成。因此，该晶体管可以形成在与其他半导体元件存在的区域重叠的区域中。例如，专利文献2公开了一种半导体装置，该半导体装置具有叠层配置的两种晶体管（活性层由半导体衬底构成的晶体管（下部晶体管）以及活性层由氧化物半导体材料构成的晶体管（上部晶体管））。
[专利文献1]日本专利申请公开2011-109084号公报
[专利文献2]日本专利申请公开2011-119672号公报
DRAM具有：配置有分别保存对应于数据的电荷量的多个存储单元的存储单元阵列；以及对存储单元进行数据的写入、读取及刷新等的***电路。
具体地说，存储单元具有晶体管及电容器。并且，当该晶体管成为截止状态时，与电容器的一个电极电连接的节点的电位成为浮动状态。由此，在该节点（电容器的一个电极）中保存所希望的数据（电荷量）。
另外，***电路对由该晶体管控制与该电容器的一个电极的电连接的信号线（位线）的电位进行控制。并且，通过使该晶体管成为导通状态来对该存储单元写入所希望的数据。另外，***电路在将该位线的电位的值预先设定为规定的值之后使该晶体管成为导通状态。由此，该位线的电位根据该数据产生变动。并且，通过检测出该位线的电位，读取保存在该存储单元中的数据。此外，***电路以所希望的刷新速率对该存储单元补充电荷（刷新）。
在此，在作为构成该存储单元的晶体管应用活性层由氧化物半导体材料构成的晶体管的情况下，可以谋求刷新速率的降低。再者，通过层叠配置存储单元阵列和***电路，可以谋求DRAM的高集成化。具体地说，用单晶硅衬底构成***电路，并且用在单晶硅衬底上成膜的氧化物半导体材料构成存储单元阵列。因此，和存储单元阵列与***电路配置在同一平面上的情况相比，可以谋求DRAM的高集成化。
但是，在层叠配置存储单元阵列和***电路的情况下，在存储单元阵列和***电路之间产生辐射噪声的可能性增高。由此，当在DRAM中进行读取数据的工作时因辐射噪声而产生故障的可能性增高。如上述那样，这是因为该工作通过检测出位线的电位变动而进行。
发明内容
鉴于上述问题，本发明的一个方式的目的之一是在半导体存储装置中降低产生故障的可能性。
上述目的可以通过在存储单元阵列和***电路之间配置遮蔽层来实现。
例如，本发明的一个方式是一种半导体存储装置，该半导体存储装置具有：包括多个存储单元的存储单元阵列；包括对在存储单元中保持的数据进行辨别的读取电路的***电路；以及配置在存储单元阵列和***电路之间且电位保持为恒定的遮蔽层，其中存储单元保持对应于数据的电荷量，并且读取电路通过检测出根据保持在存储单元中的电荷量而产生变动的信号线的电位来辨别数据。
另外，本发明的一个方式也包括如下的半导体存储装置，该半导体存储装置具有：包括使用半导体衬底构成的半导体元件的***电路；配置在***电路上并使用导电性材料构成的遮蔽层；以及配置在遮蔽层上并包括使用氧化物半导体材料构成的半导体元件的存储单元阵列，其中存储单元阵列包括保持对应于数据的电荷量的存储单元，并且***电路包括通过检测出根据保持在存储单元中的电荷量而产生变动的信号线的电位来辨别数据的读取电路。
本发明的一个方式的半导体存储装置在存储单元阵列和***电路之间具有遮蔽层。由此，可以遮蔽在该存储单元阵列和该***电路之间产生的辐射噪声。因此，在半导体存储装置中可以降低产生故障的可能性。
附图说明
图1是示出半导体存储装置的结构例子的图；
图2A是示出***电路的结构例子的图；图2B是示出***电路与存储单元阵列的连接的一个方式的示意图；
图3A至图3D是用来说明半导体存储装置的结构例子及其制造工序的截面示意图；
图4A至图4C是用来说明半导体存储装置的结构例子及其制造工序的截面示意图；
图5A和图5B是用来说明半导体存储装置的结构例子及其制造工序的截面示意图；
图6A和图6B是用来说明半导体存储装置的结构例子及其制造工序的截面示意图；
图7A和图7B是用来说明半导体存储装置的结构例子及其制造工序的截面示意图；
图8是示出半导体存储装置的结构例子的图；
图9是示出半导体存储装置的结构例子的图；
图10A和图10B是用来说明半导体存储装置的结构例子的截面示意图；
图11A和图11B是用来说明半导体存储装置的结构例子的截面示意图；
图12A和图12B是用来说明半导体存储装置的结构例子的截面示意图；
图13是用来说明半导体存储装置的结构例子的截面示意图。
具体实施方式
下面，对本发明的一个方式进行详细说明。但是，本发明不局限于以下说明，在不脱离本发明的宗旨及其范围的条件下，其方式可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的记载内容中。
<半导体存储装置的结构例子>
图1是示出本发明的一个方式的半导体存储装置的结构例子的图。图1所示的半导体存储装置包括：包括使用半导体衬底10构成的半导体元件的***电路100；配置在***电路100上并使用导电材料构成的遮蔽层20；以及配置在遮蔽层20上并包括使用氧化物半导体材料构成的半导体元件的存储单元阵列30。并且，图1所示的存储单元阵列30具有分别保持对应于数据的电荷的多个存储单元300。具体地说，存储单元300包括：活性层由氧化物半导体材料构成的晶体管301；以及一个电极与当晶体管301成为截止状态时成为浮动状态的节点电连接的电容器302。另外，电容器302中的另一个电极与保持恒定的电位的布线电连接。在此，作为该恒定的电位，可以应用接地电位或0V等。
另外，为了遮蔽在***电路100和存储单元阵列30之间产生的辐射噪声而设置遮蔽层20。由此，优选的是，配置有遮蔽层20的区域与配置有***电路100的区域和配置有存储单元阵列30的区域中的至少一方重叠。这是因为如果在***电路100和存储单元阵列30之间存在没有配置遮蔽层20的区域，就在该区域中不能遮蔽辐射噪声。
<***电路100的结构例子>
图2A是示出图1所示的半导体存储装置的***电路100的结构的方框图。图2A所示的***电路100包括控制电路110、字线驱动电路120及位线驱动电路130。另外，字线驱动电路120是控制分别配置在存储单元阵列30中的多个字线320的电位的电路。并且，字线320与多个晶体管301的栅极电连接。就是说，字线驱动电路120是控制配置在存储单元阵列30中的晶体管301的开关的电路。此外，位线驱动电路130是控制并检测分别配置在存储单元阵列30中的多个位线330的电位的电路。并且，位线330与多个晶体管301的源极和漏极中的一方电连接。就是说，位线驱动电路130是对配置在存储单元阵列30中的存储单元300进行数据的写入及读取的电路。此外，控制电路110是控制字线驱动电路120及位线驱动电路130的工作的电路。
另外，字线驱动电路120具有解码器1201、电平转移器1202及缓冲器1203等。此外，位线驱动电路130具有解码器1301、电平转移器1302、选择器1303、写入电路131及读取电路132等。另外，在***电路100与存储单元阵列30之间配置有被供应接地电位的遮蔽层20。另外，向遮蔽层20提供的电位不限于接地电位。也可以采用将与接地电位不同的固定值的电位提供到遮蔽层20的结构。
下面，对图2A所示的***电路100的工作例子进行说明。
当对***电路100输入地址信号（AD）及读使能信号（RE）或写使能信号（WE）时，控制电路110控制字线驱动电路120及位线驱动电路130。并且，在该存储单元300中进行数据的写入或读取。
例如，当对所希望的存储单元300进行数据的写入时，在字线驱动电路120中生成使解码器1201对多个字线320中的任一个进行选择的信号。在由电平转移器1202调整电位且由缓冲器1203处理波形之后，向被选择了的字线320提供该信号。由此，栅极与该字线320电连接的晶体管301成为导通状态。并且，在位线驱动电路130中生成使解码器1301对多个位线330中的任一个进行选择的信号。在由电平转移器1302调整电位之后该信号被输入到选择器1303。选择器1303根据被输入的信号对数据信号（DATA）进行采样。向由写入电路131选择的位线330提供该被采样的数据。由此，对被选择了的存储单元300可以写入所希望的数据。
另外，当从所希望的存储单元300读取数据时，位线驱动电路130对与作为读取对象的存储单元300电连接的位线330供应所希望的电位。于是，使该位线330成为浮动状态。然后，字线驱动电路120与进行写入时同样地工作。就是说，使该存储单元300所具有的晶体管301成为导通状态。由此，该位线330的电位根据保持在该存储单元300中的数据产生变动。并且，在位线驱动电路130所具有的读取电路132中检测出该位线330的变动。由此，可以辨别保持在该存储单元300中的数据。
<***电路100与存储单元阵列30的连接的一个方式>
图2B是示出图1所示的半导体存储装置的***电路100与存储单元阵列30的连接的一个方式的示意图。图2B所示的半导体存储装置具有：图1所示的结构；与该结构邻近地设置的连接布线部40。在此，连接布线部40包括：从存储单元阵列30延伸设置的多个布线41A的各一部分；多个布线41B；以及从***电路100延伸设置的多个布线41C的各一部分。另外，布线41B设为与层叠有***电路100、遮蔽层20及存储单元阵列30的方向平行或大致平行地延伸。
并且，在图2B所示的连接布线部40中，布线41A与布线41B与布线41C连接。就是说，在图2B所示的半导体存储装置中，使***电路100与存储单元阵列30电连接的布线（例如，图2A所示的字线320、位线330）分别构成为包括布线41A、布线41B及布线41C。
在具有连接布线部40的半导体存储装置中，不需要在遮蔽层20中设置用来使***电路100与存储单元阵列30电连接的开口。由此，在***电路100与存储单元阵列30之间可以配置由不存在开口的单一物构成的遮蔽层20。从而，在该半导体存储装置中，可以提高对***电路100与存储单元阵列30之间产生的辐射噪声的遮蔽效果。
<半导体存储装置的结构例子>
图3至图7是用来说明本说明书所公开的半导体存储装置的结构例子及其制造工序的截面示意图。具体地说，图3至图7中的A-B截面是截面示意图，该截面示意图用于说明图1所示的***电路100所包括的晶体管（使用半导体衬底构成的晶体管）、图1所示的遮蔽层20、以及图1所示的存储单元阵列30所包括的晶体管（使用氧化物半导体材料构成的晶体管）的结构例子及其制造工序。图3至图7中的C-D截面是截面示意图，该截面示意图用于说明使图1所示的***电路100与存储单元阵列30电连接的布线（图2B所示的连接布线部40）的结构例子及其制造工序。
首先，如图3A所示，在p型半导体衬底201中形成元件分离区203。
作为p型半导体衬底201，可以使用具有p型导电型的单晶硅衬底（硅晶片）、化合物半导体衬底（SiC衬底、蓝宝石衬底、GaN衬底等）。
另外，可以使用SOI（Silicon On Insulator；绝缘体上硅）衬底代替p型半导体衬底201，作为SOI衬底，可以使用：通过在对镜面抛光晶片注入氧离子之后进行高温加热，离表面有一定深度地形成氧化层，并消除产生在表面层中的缺陷而形成的所谓的SIMOX（Separation by IMplanted OXygen；注氧隔离）衬底；或者利用通过注入氢离子而形成的微小空隙经过热处理生长而使半导体衬底劈开的智能剥离法或ELTRAN法（EpitaxialLayer Transfer；外延层转移（日本佳能公司的注册商标））等形成的SOI衬底。
元件分离区203可以利用LOCOS（Local Oxidation of Silicon；硅的局部氧化）法或STI（Shal low Trench Isolation；浅沟槽隔离）法等形成。
另外，当在同一衬底上形成p沟道型晶体管时，可以在p型半导体衬底201的一部分中形成n阱区。通过添加磷、砷等赋予n型的杂质元素形成n阱区。
另外，虽然这里使用p型半导体衬底，但是也可以使用n型半导体衬底形成p沟道型晶体管。此时，可以在n型半导体衬底中形成添加有赋予p型的硼等杂质元素的p阱区，并在同一衬底上形成n型晶体管。
接着，如图3B所示的那样，在半导体衬底201上形成栅极绝缘膜207a、绝缘膜207b、栅电极209a及布线209b。
例如，进行热处理使半导体衬底201的表面氧化或在该氧化后进行氮化处理。由此，形成氧化硅膜或包括氧化硅膜和具有氧及氮的硅膜（氧氮化硅膜）的叠层。接着，对氧化硅膜或氧氮化硅膜的一部分选择性地进行蚀刻形成栅极绝缘膜207a及绝缘膜207b。或者，也可以在利用CVD法、溅射法等形成厚度为5nm至50nm的氧化硅、氧氮化硅、作为高介电常数物质（也称为high-k材料）的钽氧化物、氧化铪、氧化铪硅酸盐、氧化锆、氧化铝、氧化钛等金属氧化物或氧化镧等稀土氧化物等之后，对其一部分选择性地进行蚀刻来形成栅极绝缘膜207a及绝缘膜207b。
栅电极209a及布线209b优选使用选自钽、钨、钛、钼、铬、铌等中的金属或以这些金属为主要成分的合金材料或化合物材料。另外，也可以使用添加有磷等杂质的多晶硅。另外，也可以以金属氮化物膜与上述金属膜的叠层结构形成栅电极209a及布线209b。作为金属氮化物，可以使用氮化钨、氮化钼、氮化钛。通过设置金属氮化物膜，可以提高金属膜的紧密性，从而能够防止剥离。
栅电极209a及布线209b是在利用溅射法、CVD法等形成导电膜之后对该导电膜的一部分选择性地进行蚀刻而形成的。
另外，为了实现高集成化，优选在栅电极209a的侧面没有侧壁绝缘层。另一方面，在注重晶体管的特性的情况下，也可以在栅电极209a的侧面设置侧壁绝缘层。
接着，如图3C所示，对半导体衬底201添加赋予n型的杂质元素形成n型杂质区211a、n型杂质区211b。另外，在同一衬底上形成n阱区的情况下，在该区域形成添加有赋予p型的杂质元素形成p型杂质区。n型杂质区211a、n型杂质区211b及p型杂质区中的赋予n型的杂质元素及赋予p型的杂质元素的浓度为1×1019/cm3以上且1×1021/cm3以下。适当地使用离子掺杂法、离子注入法等对半导体衬底201及n阱区添加赋予n型的杂质元素及赋予p型的杂质元素。
另外，在栅电极209a的侧面设置侧壁绝缘层的情况下，可以在与该侧壁绝缘层重叠的区域中形成杂质浓度与n型杂质区211a、n型杂质区211b及p型杂质区不同的杂质区。
接着，如图3D所示，利用溅射法、CVD法等在半导体衬底201、元件分离区203、栅极绝缘膜207a、绝缘膜207b、栅电极209a及布线209b上形成绝缘膜215及绝缘膜217。
绝缘膜215及绝缘膜217可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝等的叠层或单层形成。另外，通过利用CVD法形成绝缘膜215，可以提高绝缘膜215中的氢含量。通过使用这种绝缘膜215进行热处理，可以使半导体衬底氢化，利用氢来对悬空键进行终结，由此可以减少该半导体衬底中的缺陷。
另外，通过使用BPSG（Boron Phosphorus Silicate Glass；硼磷硅玻璃）等无机材料或聚酰亚胺、丙烯等有机材料形成绝缘膜217，可以提高绝缘膜217的平坦性。
在形成绝缘膜215或绝缘膜217之后，进行使添加到n型杂质区211a、n型杂质区211b及p型杂质区中的杂质元素活化的热处理。
通过上述工序，可以如图3D所示地制造n沟道型晶体管200A。
接着，对绝缘膜215及绝缘膜217的一部分选择性地进行蚀刻形成开口部。然后，在开口部中形成接触插头219a、接触插头219b及接触插头219c。典型的是，在利用溅射法、CVD法等形成导电膜之后，利用CMP（Chemical Mechanical Polishing；化学机械抛光）法、蚀刻等进行平坦化处理去除导电膜的不需要的部分，而形成接触插头219a、接触插头219b及接触插头219c（参照图4A）。
利用CVD法使用WF6气体和SiH4气体来形成硅化钨，并将导电膜嵌入开口部，而形成成为接触插头219a、接触插头219b及接触插头219c的导电膜。
接着，利用溅射法、CVD法等在绝缘膜217和接触插头219a、接触插头219b及接触插头219c上形成绝缘膜，然后对该绝缘膜的一部分选择性地进行蚀刻，从而形成具有槽部的绝缘膜221。接着，利用溅射法、CVD法等形成导电膜，然后利用CMP法、蚀刻等进行平坦化处理，去除该导电膜的不需要的部分，从而形成布线223a、布线223b及布线223c（参照图4A）。
在此，布线223a及布线223b分别用作晶体管的源电极或漏电极。
绝缘膜221可以使用与绝缘膜215相同的材料形成。
作为布线223a、布线223b及布线223c，可以使用由铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨构成的单体金属或以这些元素为主要成分的合金的单层结构或叠层结构。例如，可以采用如下结构：包含硅的铝膜的单层结构；在铝膜上层叠钛膜的两层结构；在钨膜上层叠钛膜的两层结构；在铜-镁-铝合金膜上层叠铜膜的两层结构；钛膜、在该钛膜上层叠铝膜、在其上形成钛膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
接着，利用溅射法、CVD法等在绝缘膜221、布线223a、布线223b及布线223c上形成绝缘膜225（参照图4B）。作为绝缘膜225，可以形成氧化硅、氧氮化硅、氮氧化硅、氧化镓、氧化铪、氧化钇、氧化铝、氧氮化铝的单层或叠层。
接着，对绝缘膜225的一部分选择性地进行蚀刻形成开口部。然后，在开口部中形成接触插头227。另外，作为接触插头227的制造方法及材料，可以适当地使用与接触插头219a、接触插头219b相同的制造方法及材料（参照图4C）。
接着，通过溅射法、CVD法等在绝缘膜225及接触插头227上形成绝缘膜，然后对该绝缘膜的一部分选择性地进行蚀刻，而形成绝缘膜231。接着，通过溅射法、CVD法等形成导电膜，然后通过CMP法或蚀刻等进行平坦化处理而去除该导电膜的不需要的部分，而形成导电膜229a及布线229b（参照图4C）。
另外，导电膜229a是成为图1至图2所示的半导体存储装置中的遮蔽层20的导电膜。
另外，导电膜229a及布线229b可以使用与布线223a、布线223b及布线223c相同的材料形成，而绝缘膜231可以使用与绝缘膜215、绝缘膜221相同的材料形成。
接着，通过溅射法、CVD法等在导电膜229a、布线229b及绝缘膜231上形成绝缘膜233。绝缘膜233可以使用与绝缘膜225相同的材料形成。另外，绝缘膜233优选使用通过加热使氧的一部分脱离的氧化绝缘膜形成。作为通过加热使氧的一部分脱离的氧化绝缘膜，使用含有多于满足化学计量比的氧的氧化绝缘膜。由于通过加热使氧的一部分脱离的氧化绝缘膜通过加热使氧脱离，所以可以通过之后的工序中进行的加热使氧扩散到氧化物半导体膜中（参照图5A）。
另外，优选对绝缘膜233进行CMP处理等使其平坦化。绝缘膜233的表面的平均表面粗糙度（Ra）为1nm以下，优选为0.3nm以下，更优选为0.1nm以下。
CMP处理可以进行一次或多次。在分多次进行CMP处理的情况下，优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。像这样，通过对抛光率不同的抛光进行组合，可以进一步提高绝缘膜233表面的平坦性。
另外，还可以使用等离子体处理作为绝缘膜233的平坦化处理。在真空的处理室中引入惰性气体，例如氩气体等稀有气体，并施加将被处理面设定为阴极的电场来进行等离子体处理。作为其原理，与等离子体干蚀刻法相同，但是使用惰性气体进行处理。也就是说，该等离子体处理是对被处理面照射惰性气体的离子并利用溅射效应使表面的微细的凹凸平坦化的处理。因此，有时也将该等离子体处理称为“反溅射处理”。
当进行该等离子体处理时，在等离子体中存在电子和氩的阳离子且在阴极方向上氩的阳离子被加速。被加速的氩的阳离子对被处理面进行溅射。此时，优先地从被处理面的凸部溅射。从被处理面溅射的粒子附着到被处理面的其他部分。此时，优先地附着到该被处理面的凹部。像这样，通过削掉凸部填平凹部，可以提高被处理面的平坦性。另外，通过同时进行等离子体处理和CMP处理，可以进一步实现绝缘膜233的平坦化。
另外，通过该等离子体处理，也可以利用溅射效果去除附着在绝缘膜233表面的氧、水分、有机物等杂质。
另外，优选在形成氧化物半导体之前对成膜室进行加热及排气而去除成膜室中的氢、水、羟基、氢化物等杂质。尤其重要的是去除吸着在成膜室的内壁的这些杂质。在此，热处理例如可以在100℃以上且450℃以下进行。另外，优选适当地组合干燥泵等粗真空泵和溅射离子泵、涡轮分子泵及低温泵等高真空泵进行处理室的排气。涡轮分子泵在大分子的排气方面优秀，但是对氢和水的排气能力低。再者，组合对水的排气能力高的低温泵或对氢的排气能力高的溅射离子泵来使用是有效的。此时，通过一边导入惰性气体一边去除杂质，可以进一步提高仅靠排气而不容易脱离的水等的脱离速度。通过在形成氧化物半导体膜之前通过该处理去除成膜室中的杂质，可以降低混入到氧化物半导体的氢、水、羟基、氢化物等。
此外，也可以在使用溅射装置形成氧化物半导体膜之前，将伪衬底放入到溅射装置中，在伪衬底上形成氧化物半导体膜，并进行去除附着到靶材表面或防附着板的氢、水分的工序。
接着，利用溅射法、塗布法、印刷法、蒸镀法、PCVD法、PLD法、ALD法或MBE法等在绝缘膜233上形成氧化物半导体膜235（参照图5A）。这里，作为氧化物半导体膜235，利用溅射法形成1nm以上且50nm以下，优选为3nm以上且20nm以下厚的氧化物半导体膜。通过将氧化物半导体膜235的厚度设定为上述厚度，可以抑制由于晶体管的微细化而可能引起的短沟道效应。
作为用于氧化物半导体膜235的氧化物半导体，优选为至少包含铟（In）或锌（Zn）。尤其是优选包含In及Zn。此外，作为用来降低使用该氧化物半导体而成的晶体管的电特性的偏差的稳定剂，除了上述元素以外优选还包含镓（Ga）。此外，作为稳定剂优选包含锡（Sn）。另外，作为稳定剂优选包含铪（Hf）。此外，作为稳定剂优选包含铝（Al）。
此外，作为其他稳定剂，也可以包含镧系元素的镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）中的一种或多种。
例如，作为氧化物半导体可以使用氧化铟；氧化锡；氧化锌；二元金属氧化物如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元金属氧化物如In-Ga-Zn类氧化物（也称为IGZO）、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物。此外，也可以使上述氧化物半导体包含氧化硅。在此，例如，“In-Ga-Zn氧化物”是指以铟（In）、镓（Ga）、锌（Zn）为主要成分的氧化物，对原子比没有限制。另外，也可以含有In、Ga、Zn以外的金属元素。此时，在上述氧化物半导体中，优选含有多于化学计量比的氧。通过使氧化物半导体包含过剩的氧，可以抑制氧化物半导体膜的氧缺陷所导致的载流子的生成。
另外，作为氧化物半导体，也可以使用表示为InMO3（ZnO）m（m>0且m不是整数）的材料。注意，M表示选自Ga、Fe、Mn和Co中的一种或多种金属元素。此外，作为氧化物半导体，也可以使用表示为In2SnO5（ZnO）n（n>0且n是整数）的材料。
另外，优选的是，在氧化物半导体膜235中，碱金属或碱土金属的浓度为1×1018atoms/cm3以下，更优选为2×1016atoms/cm3以下。这是因为如下缘故：碱金属及碱土金属当与氧化物半导体键合时，有时生成载流子，而成为晶体管的截止电流值上升的原因。
此外，氧化物半导体膜235也可以含有5×1018atoms/cm3以下的氮。
另外，作为可以用于氧化物半导体膜235的氧化物半导体，使用带隙比硅半导体的带隙宽且本征载流子密度比硅低的宽带隙半导体。像这样，通过使用能隙宽的氧化物半导体，可以降低晶体管的截止电流值。
氧化物半导体膜235可以为单晶结构或非单晶结构。当其为非单晶结构时，可以为非晶结构或多晶结构。另外，可以为在非晶体中含有具有结晶性的部分的结构或非非晶结构。
非晶状态的氧化物半导体由于可以比较容易地得到平坦的表面，所以可以减少在使用该氧化物半导体制造晶体管时的界面散乱，可以比较容易得到较高的迁移率。
另外，具有结晶性的氧化物半导体可以进一步降低块体内缺陷，通过提高表面的平坦性，可以得到处于非晶状态的氧化物半导体的迁移率以上的迁移率。为了提高表面的平坦性，优选在平坦的表面上形成氧化物半导体，如上所述使绝缘膜233表面的平均面粗糙度（Ra）为1nm以下，优选为0.3nm以下，更优选为0.1nm以下，并优选在其上形成氧化物半导体膜235。
这里利用溅射法形成氧化物半导体膜235。
作为用于溅射法的靶材，例如可以使用：氧化铟；氧化锡；氧化锌；二元金属氧化物如In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物；三元金属氧化物如In-Ga-Zn类氧化物（也称为IGZO）、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；以及四元金属氧化物如In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、In-Hf-Al-Zn类氧化物。
当作为氧化物半导体使用In-Ga-Zn-O类材料时，所使用的靶材中的金属元素的原子数比例如可以为In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4等。可以将上述原子数比的In-Ga-Zn类氧化物、接近该组成的氧化物用作靶材。另外，通过以上述方式设定靶材的原子数比，易于形成多晶膜或后面所述的CAAC-OS(C Axis Aligned CrystallineOxide Semiconductor：C轴取向结晶氧化物半导体)膜。
此外，当作为氧化物半导体使用In-Sn-Zn-O类材料时，作为所使用的靶材中的金属元素的原子数比，例如可以为In:Sn:Zn=1:1:1、2:1:3、1:2:2或20:45:35等。可以将上述原子数比的In-Sn-Zn类氧化物、接近该组成的氧化物用作靶材。另外，通过以上述方式设定靶材的原子数比，易于形成多晶膜或后面所述的CAAC-OS膜。
另外，当作为氧化物半导体使用In-Zn-O类材料时，将所使用的靶材中的金属元素的原子数比设定为In:Zn=50:1至1:2（换算为摩尔数比则为In2O3:ZnO=25:1至1:4），优选为In:Zn=20:1至1:1（换算为摩尔数比则为In2O3:ZnO=10:1至1:2），更优选为In:Zn=15:1至1.5:1（换算为摩尔数比则为In2O3:ZnO=15:2至3:4）。例如，作为用于形成In-Zn-O类氧化物半导体的靶材，当原子数比为In:Zn:O=X:Y:Z时，Z>1.5X+Y。可以将上述原子数比的In-Zn-O类氧化物、接近该组成的氧化物用作靶材。
但是，所公开的发明不局限于此，可以根据所需要的半导体特性（迁移率、阈值、偏差等）而使用适当的组成的氧化物。另外，优选采用适当的载流子密度、杂质浓度、缺陷密度、金属元素及氧的原子数比、原子间距离、密度等，以得到所需要的半导体特性。
例如，In-Sn-Zn类氧化物比较容易得到高迁移率。但是，即使使用In-Ga-Zn类氧化物，也可以通过降低块体内缺陷密度来提高迁移率。
另外，溅射气体适当地使用稀有气体（典型的是氩）气氛、氧气氛或稀有气体和氧的混合气体。此外，在采用稀有气体和氧的混合气体的情况下，优选为提高氧气体对稀有气体的比例。另外，作为溅射气体，为了防止氢、水、羟基、氢化物等混入到氧化物半导体膜中，优选采用使用充分地去除氢、水、羟基、氢化物等的杂质的高纯度气体的气氛。
在溅射法中，作为用来产生等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。
另外，优选将形成氧化物半导体膜的处理室的泄漏率设定为1×10-10Pa·m3/秒以下，由此当利用溅射法形成氧化物半导体膜时，可以减少混入到膜中的杂质。像这样，在氧化物半导体膜的成膜工序中，更优选在氧化绝缘膜的成膜工序中，通过控制处理室的压力、处理室的泄漏率等尽量抑制杂质的混入，能够减少包含于氧化物半导体膜中的含有氢的杂质混入。此外，可以降低氢等的杂质从氧化物绝缘膜扩散到氧化物半导体膜。
此外，作为氧化物半导体膜235，也可以使用CAAC-OS膜。
CAAC-OS膜不是完全的单晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有结晶部的结晶-非晶混合相结构的氧化物半导体膜。另外，一般该结晶部分能够存在于一边小于100nm的三维领域内。另外，在使用透射电子显微镜（TEM:Transmission ElectronMicroscope）观察时的图像中，包含于CAAC-OS膜中的非晶部与结晶部的边界不明确。另外，在CAAC-OS膜中利用TEM观察不到晶界（grain boundary）。因此，在CAAC-OS膜中，起因于晶界的电子迁移率的降低得到抑制。
在包含于CAAC-OS膜中的结晶部中，c轴在与CAAC-OS膜的被形成面的法线向量或表面的法线向量平行的方向上一致，并且在从垂直于ab面的方向看时具有三角形或六角形的原子排列。不同结晶部之间的a轴及b轴的方向也可以彼此不同。在本说明书中，在只记载“垂直”时，也包括85°以上且95°以下的范围。另外，在只记载“平行”时，也包括-5°以上且5°以下的范围。
另外，在CAAC-OS膜中，结晶部的分布也可以不均匀。例如，在CAAC-OS膜的形成过程中，当从氧化物半导体膜的表面一侧进行结晶生长时，有时在表面的附近与被形成面的附近相比结晶部所占的比例更高。
包含于CAAC-OS膜中的结晶部的c轴在与CAAC-OS膜的被形成面的法线向量或表面的法线向量平行的方向上一致，所以根据CAAC-OS膜的形状（被形成面的截面形状或表面的截面形状），结晶部的c轴方向有时朝向互不相同的方向。另外，结晶部的c轴的方向为与形成有CAAC-OS膜时的被形成面的法线向量或表面的法线向量平行的方向。结晶部是通过成膜或通过在成膜之后进行加热处理等晶化处理而形成的。
使用CAAC-OS膜的晶体管能够降低可见光或紫外光的照射所引起的电特性变动。因此，该晶体管的可靠性高。尤其是，如上述那样，优选将绝缘膜233表面的平均面粗糙度（Ra）设定为1nm以下，优选设定为0.3nm以下，更优选设定为0.1nm以下，并且在其上形成CAAC-OS膜。由此，可以提高CAAC-OS膜的结晶性，从而可以提高使用该CAAC-OS膜的晶体管的迁移率。
CAAC-OS膜例如使用多晶的氧化物半导体溅射用靶材，并利用溅射法成膜。当离子碰撞到该溅射用靶材时，有时包括在溅射用靶材中的结晶区域沿a-b面劈开，即具有与a-b面平行的面的平板状或拖台状的溅射粒子剥离。这种情况下，通过该平板状的溅射粒子在保持结晶状态的状态下到达衬底，可以形成CAAC-OS膜。
另外，为了形成CAAC-OS膜，优选采用如下条件。
通过降低成膜时的杂质的混入，可以抑制杂质所导致的结晶状态的破坏。例如，可以降低存在于成膜室内的杂质的浓度（氢、水、二氧化碳及氮等）。另外，可以降低成膜气体中的杂质的浓度。具体而言，使用露点为-80℃以下，优选为-100℃以下的成膜气体。
另外，通过提高成膜时的衬底加热温度，在溅射粒子附着到衬底之后产生溅射粒子的迁移。具体而言，在将衬底加热温度设定为100℃以上且740℃以下，优选设定为200℃以上且500℃以下的状态下进行成膜。通过提高成膜时的衬底加热温度，当平板状的溅射粒子到达衬底时，在衬底上产生迁移，溅射粒子的平坦的面附着到衬底。
另外，优选的是，通过提高成膜气体中的氧比例并将电力最优化来减轻成膜时的等离子体损伤。将成膜气体中的氧比例设定为30vol％以上，优选设定为100vol％。
以下，作为溅射用靶材的一个例子示出In-Ga-Zn-O化合物靶材。
将InOx粉末、GaOY粉末和ZnOZ粉末以规定的摩尔数比混合，进行加压处理，然后在1000℃以上且1500℃以下的温度下进行加热处理，由此得到作为多晶的In-Ga-Zn-O化合物靶材。另外，X、Y及Z为任意正数。在此，InOx粉末、GaOY粉末和ZnOZ粉末的规定的摩尔数比例如为2:2:1、8:4:3、3:1:1、1:1:1、4:2:3或3:1:2。另外，可以根据所制造的溅射用靶材适当地改变粉末的种类及其混合摩尔数比。
在氧化物半导体膜235为CAAC-OS膜的情况下，当形成氧化物半导体膜235时，以衬底温度成为超过200℃且为700℃以下，优选为超过300℃且为500℃以下，更优选为400℃以上且450℃以下的温度的方式对衬底进行加热。像这样，通过边加热衬底边形成氧化物半导体膜235，可以将氧化物半导体膜235形成为CAAC-OS膜。
另外，还可以边在上述温度范围内进行加热边形成一个原子层以上且10nm以下，优选为2nm以上且5nm以下的膜厚很薄的第一氧化物半导体膜，然后利用同样的方法，边进行加热边进一步形成厚度更厚的第二氧化物半导体膜，层叠第一氧化物半导体膜和第二氧化物半导体膜。从而形成CAAC-OS膜即氧化物半导体膜235。
另外，在氧化物半导体膜235采用非晶结构的情况下，当形成氧化物半导体膜235时，不进行衬底的加热或将衬底温度设定为低于200℃，更优选设定为低于180℃进行衬底的加热。通过像这样形成氧化物半导体膜235，可以使氧化物半导体膜235具有非晶结构。
另外，也可以在通过上述方法形成非晶结构的氧化物半导体膜之后，以250℃以上且700℃以下，优选为400℃以上，更优选为500℃以上，进一步优选为550℃以上的温度进行热处理使该非晶结构的氧化物半导体膜的至少一部分晶化，由此形成CAAC-OS膜即氧化物半导体膜235。另外，该加热处理可以在惰性气体气氛下进行。另外，作为惰性气体气氛，优选应用以氮或稀有气体（氦、氖、氩等）为主要成分且不包含水、氢等的气氛。例如，将引入热处理装置中的氮或氦、氖、氩等的稀有气体的纯度设定为6N（99.9999％）以上，优选设定为7N（99.99999％）以上（即，杂质浓度为1ppm以下，优选为0.1ppm以下）。另外，该加热处理也可以兼用作后面所述的脱水化、脱氢化的加热处理等。
在上述方法中，成膜时的衬底加热温度越高，所形成的氧化物半导体膜235的杂质浓度越低。另外，氧化物半导体膜235中的原子排列有序且高密度化，因此易于形成多晶膜或CAAC-OS膜。另外，由于在氧气气氛下进行成膜不会使其包含稀有气体等不需要的原子，因此易于形成多晶膜或CAAC-OS膜。但是，也可以采用氧气和稀有气体的混合气氛，该情况下将氧气体的比例设定为30vol％以上，优选设定为50vol％以上，更优选设定为80vol％以上。
还可以在形成氧化物半导体膜235之后对氧化物半导体膜235进行加热处理。通过进行热处理，可以进一步去除包含于氧化物半导体膜235中的包含氢原子的物质。该热处理在惰性气体气氛下进行，并且热处理的温度为300℃以上且700℃以下，优选为450℃以上且600℃以下或者在衬底具有应变点时热处理的温度低于衬底的应变点。另外，作为惰性气体气氛，优选采用以氮或稀有气体（氦、氖、氩等）为主要成分且不含有水、氢等的气氛。例如，将引入热处理装置中的氮或氦、氖、氩等的稀有气体的纯度设定为6N（99.9999％）以上，优选设定为7N（99.99999％）以上（即，杂质浓度为1ppm以下，优选为0.1ppm以下）。
例如可以将半导体衬底201引入到使用电阻发热体等的电炉中，在氮气气氛下以450℃以1小时为条件进行该热处理。
另外，热处理装置不局限于电炉，也可以使用利用来自被加热的气体等的介质的热传导或热辐射来加热被处理物的装置。例如，可以使用如LRTA（Lamp Rapid ThermalAnneal，灯快速热退火）装置、GRTA（Gas Rapid Thermal Anneal，气体快速热退火）装置等RTA（Rapid Thermal Anneal，快速热退火）装置。LRTA装置是一种利用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、或者高压汞灯等的灯发射的光（电磁波）的辐射来加热被处理物的装置。GRTA装置是一种利用高温气体进行热处理的装置。作为气体，使用即使进行热处理也不与被处理物起反应的惰性气体，如氩等的稀有气体或氮等。另外，在作为加热处理装置使用GRTA装置的情况下，其热处理时间很短，所以也可以在加热到650℃至700℃的高温的惰性气体中加热衬底。
此外，优选在通过上述热处理加热氧化物半导体膜235之后，对相同的炉中引入高纯度的氧气气体、高纯度的N2O气体或超干燥空气（使用CRDS（cavity ring-down laserspectroscopy：光腔衰荡光谱法）方式的露点仪来测定时的水分量为20ppm（露点换算为-55℃）以下，优选为1ppm以下，更优选为10ppb以下的空气）。尤其是，优选上述气体不包含水、氢等。另外，优选将引入到相同炉中的氧气体或N2O气体的纯度设定为6N以上，优选设定为7N以上（即，杂质浓度为1ppm以下，优选为0.1ppm以下）。通过利用氧气气体或N2O气体的作用可以供应氧，该氧是在脱水化或脱氢化的杂质排除工序的同时减少了的构成氧化物半导体的主要成分材料之一。
此外，由于上述热处理具有去除氢或水等的效果，所以可以将该热处理也称为脱水化处理、脱氢化处理等。该热处理例如可以在将氧化物半导体层加工为岛状之前或在形成栅极绝缘膜之后等时机进行。另外，这样的脱水化处理、脱氢化处理不局限于进行一次，而也可以进行多次。
接着，对氧化物半导体膜235的一部分选择性地进行蚀刻形成岛状的氧化物半导体膜237。然后，利用溅射法、CVD法等在氧化物半导体膜237上形成绝缘膜239。然后，在绝缘膜239上形成栅电极241（参照图5B）。
绝缘膜239例如使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化镓或Ga-Zn-O类金属氧化物膜等，即可，并且以叠层或单层设置绝缘膜239。此外，作为绝缘膜239，与绝缘膜233同样也可以使用通过加热使氧脱离的氧化绝缘膜。通过对绝缘膜239使用通过加热使氧脱离的膜，可以修复由于之后的加热处理氧化物半导体膜237中产生的氧缺陷，由此可以抑制晶体管的电特性的劣化。
此外，通过作为绝缘膜239使用硅酸铪（HfSiOx）、添加有氮的硅酸铪（HfSixOyNz）、添加有氮的铝酸铪（HfAlxOyNz）、氧化铪、氧化钇等high-k材料，即使将栅极绝缘膜的厚度形成得较薄也可以降低栅极泄漏。
可以将绝缘膜239的厚度设定为10nm以上且300nm以下，优选为5nm以上且50nm以下，更优选为10nm以上且30nm以下。
栅电极241可以使用选自铝、铬、铜、钽、钛、钼、钨中的金属元素、以上述金属元素为成分的合金或组合上述金属元素的合金等而形成。也可以使用选自锰、锆中的一个或多个的金属元素。此外，栅电极241可以具有单层结构或者两层以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜上层叠钨膜的两层结构以及依次层叠钛膜、铝膜和钛膜的三层结构等。此外，也可以使用组合铝与选自钛、钽、钨、钼、铬、钕、钪中的元素的膜、组合铝和上述元素中的多种的合金膜或氮化膜。
另外，栅电极241也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等有透光性的导电材料。另外，也可以采用有上述透光性的导电材料和上述金属元素的叠层结构。
栅电极241通过印刷法或喷墨法形成。或者，通过在利用溅射法、CVD法、蒸镀法等形成导电膜之后对该导电膜的一部分进行选择性地蚀刻来形成栅电极241。
此外，在栅电极241与绝缘膜239之间，作为接触于绝缘膜239的材料层，优选设置包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜及金属氮化膜（InN、ZnN等）。这些膜具有5eV，优选为5.5eV以上的功函数，可以使晶体管的电特性的阈值电压成为正值，即实现所谓的常关闭的开关元件。例如，当使用包含氮的In-Ga-Zn-O膜时，至少使用具有高于氧化物半导体膜237的氮浓度，具体地说使用包含7atoms％以上的氮的In-Ga-Zn-O膜。
另外，也可以在形成绝缘膜239之后，在惰性气体气氛下或在氧气气氛下进行热处理（第二热处理）。热处理的温度优选为200℃以上且450℃以下，更优选为250℃以上且350℃以下。通过进行该热处理，可以减少晶体管的电特性的偏差。此外，当与氧化物半导体膜237接触的绝缘膜233或绝缘膜239含有氧时，可以向氧化物半导体膜237供应氧来对该氧化物半导体膜237的氧缺陷填补氧。如此，由于上述热处理具有供应氧的效果，因此也可以将该热处理称为加氧化等。
另外，虽然这里在形成绝缘膜239之后进行加氧化的热处理，但是加氧化的热处理的时机不局限于此。
像上述那样，通过应用脱水化或脱氢化的热处理和加氧化的热处理减少氧化物半导体膜237中的杂质并填补氧缺陷，可以使氧化物半导体膜237尽量地不包含其主要成分以外的杂质而高纯度化。
接着，也可以以栅电极241为掩模进行对氧化物半导体膜237添加掺杂剂的处理。由此，如图6A所示地形成被栅电极241覆盖的没有添加掺杂剂的第一区域243a、含有掺杂剂的一对第二区域243b、第二区域243c。由于以栅电极241为掩模添加掺杂剂，所以可以自对准地形成没有添加掺杂剂的第一区域243a及含有掺杂剂的一对第二区域243b、第二区域243c。另外，与栅电极241重叠的第一区域243a用作沟道区。另外，含有掺杂剂的一对第二区域243b、第二区域243c用作电场缓和区。另外，将具有第一区域243a及含有掺杂剂的一对第二区域243b、第二区域243c的氧化物半导体膜称为氧化物半导体膜243。
在氧化物半导体膜243的第一区域243a中，优选将氢浓度设定为低于5×1018atoms/cm3，优选设定为1×1018atoms/cm3以下，更优选设定为5×1017atoms/cm3以下，进一步优选设定为1×1016atoms/cm3以下。因氧化物半导体和氢键合而一部分的氢成为供体，因此产生作为载流子的电子。由于这个原因，通过降低氧化物半导体膜243的第一区域243a中的氢浓度，能够抑制阈值电压向负侧漂移。
含有掺杂剂的一对第二区域243b及第二区域243c中含有的掺杂剂的浓度为5×1018atoms/cm3以上且1×1022atoms/cm3以下，优选为5×1018atoms/cm3以上且低于5×1019atoms/cm3。
因为包含掺杂剂的一对第二区域243b、第二区域243c包含掺杂剂，所以可以增加载流子密度或缺陷。因此，与不包含掺杂剂的第一区域243a相比可以提高导电性。另外，如果使掺杂剂浓度增加得太多，则掺杂剂阻碍载流子的迁移，因此导致包含掺杂剂的一对第二区域243b、第二区域243c的导电性减弱。
包含掺杂剂的一对第二区域243b、第二区域243c的导电率为0.1S/cm以上且1000S/cm以下，优选为10S/cm以上且1000S/cm以下。
在氧化物半导体膜243中，通过存在有包含掺杂剂的一对第二区域243b、第二区域243c，可以缓和施加到用作沟道区的第一区域243a的端部的电场。因此，可以抑制晶体管的短沟道效应。
作为对氧化物半导体膜237添加掺杂剂的方法，可以使用离子掺杂法或离子注入法。此外，作为所添加的掺杂剂，使用硼、氮、磷和砷中的至少一种以上。或者，作为掺杂剂，使用氦、氖、氩、氪和氙中的至少一种以上。另外，作为掺杂剂使用氢。另外，作为掺杂剂，也可以适当地组合硼、氮、磷和砷中的一种以上和氦、氖、氩、氪和氙中的一种以上及氢。
此外，在图6A中，虽然示出了通过夹着绝缘膜239对氧化物半导体膜237添加掺杂剂形成氧化物半导体膜243的工序，但是通过对没有绝缘膜239的状态下（在氧化物半导体膜237露出的状态下）的氧化物半导体膜237添加掺杂剂也可以为形成氧化物半导体膜243的工序。
再者，也可以采用离子掺杂法或离子注入法等注入之外的方法进行上述掺杂剂的添加。例如，通过在包含添加的元素的气体气氛下产生等离子体，并对被添加物进行等离子体处理，可以添加掺杂剂。作为产生上述等离子体的装置，可以使用干蚀刻装置、CVD装置或高密度CVD装置等。
然后，也可以进行热处理。作为该热处理的温度，典型的是150℃以上且450℃以下，优选的是250℃以上且325℃以下。或者，也可以一边使温度从250℃到325℃逐渐地上升，一边进行加热。
通过进行该加热处理，可以降低包含掺杂剂的一对第二区域243b、第二区域243c的电阻值。另外，在该加热处理中，包含掺杂剂的一对第二区域243b、第二区域243c可以为结晶状态或非晶状态。
接着，如图6B所示地在栅电极241的侧面形成侧壁绝缘膜245及栅极绝缘膜247，并形成电极249a、电极249b。
侧壁绝缘膜245可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝等的叠层或单层而形成。另外，作为侧壁绝缘膜245，也可以与绝缘膜233同样使用通过加热使氧的一部分脱离的氧化绝缘膜来形成。
在此，对侧壁绝缘膜245的形成方法进行说明。
首先，在绝缘膜239及栅电极241上形成在之后成为侧壁绝缘膜245的绝缘膜。通过溅射法、CVD法等形成绝缘膜。另外，对该绝缘膜的厚度没有特别的限制，考虑对应于栅电极241的形状的覆盖性适当地进行选择即可。
接着，通过对绝缘膜进行蚀刻来形成侧壁绝缘膜245。该蚀刻为各向异性高的蚀刻，通过对绝缘膜进行各向异性高的蚀刻可以自对准地形成侧壁绝缘膜245。
另外，由于在含有掺杂剂的一对第二区域243b、第二区域243c中用作电场缓和区的宽度对应于侧壁绝缘膜245的宽度，且侧壁绝缘膜245的宽度也对应于栅电极241的厚度，所以以电场缓和区的范围成为所希望的范围的方式来决定栅电极241的厚度即可。
另外，可以通过与侧壁绝缘膜245的形成工序一起利用各向异性高的蚀刻对绝缘膜239进行蚀刻，使氧化物半导体膜243露出，而形成栅极绝缘膜247。
一对电极249a、电极249b可以适当地使用与布线223a、布线223b及布线223c、导电膜229a及布线229b同样的材料形成。另外，一对电极249a、电极249b也可以用作布线。
一对电极249a、电极249b使用印刷法或喷墨法形成。或者，也可以在利用溅射法、CVD法、蒸镀法等形成导电膜之后，对该导电膜的一部分选择性地进行蚀刻，来形成一对电极249a、电极249b。
优选以与侧壁绝缘膜245及栅极绝缘膜247的侧面接触的方式形成一对电极249a、电极249b。也就是说，优选晶体管的一对电极249a、电极249b的端部位于侧壁绝缘膜245的上方并且对氧化物半导体膜243中的包含掺杂剂的一对第二区域243b、第二区域243c的露出部分全部进行覆盖。由此，包含掺杂剂的一对第二区域243b、第二区域243c与一对电极249a、电极249b接触的区域用作源区及漏区，而与侧壁绝缘膜245及栅极绝缘膜247重叠的区域用作电场缓和区。另外，由于可以通过侧壁绝缘膜245的长度控制电场缓和区的宽度，所以对用来形成一对电极249a、电极249b的掩模对准精度的要求不是很严格。因此可以减少多个晶体管中的偏差。
另外，虽然这里以接触于栅电极241的侧面的方式设置侧壁绝缘膜245，但是本发明不局限于此，也可以构成为不设置侧壁绝缘膜245。另外，虽然这里在形成一对第二区域243b、第二区域243c之后设置侧壁绝缘膜245，但是本发明不局限于此，也可以在设置侧壁绝缘膜245之后，形成一对第二区域243b、第二区域243c。通过采用该结构，可以将第一区域243a扩展到与侧壁绝缘膜245重叠的区域。
接着，如图7A所示，利用溅射法、CVD法、塗布法、印刷法等形成绝缘膜251及绝缘膜253。
绝缘膜251、绝缘膜253可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝等的叠层或单层而形成。另外，通过采用防止氧向外部扩散的绝缘膜作为绝缘膜253，可以将从绝缘膜251脱离的氧供应到氧化物半导体膜。作为防止氧向外部扩散的绝缘膜的典型的例子，可以举出氧化铝、氧氮化铝等。另外，通过采用防止来自外部的氢扩散的绝缘膜作为绝缘膜253，可以降低从外部向氧化物半导体膜的氢扩散，由此可以减少氧化物半导体膜的缺陷。作为防止来自外部的氢扩散的绝缘膜的典型的例子，可以举出氮化硅、氮氧化硅、氮化铝、氮氧化铝等。另外，通过作为绝缘膜251采用通过加热使氧的一部分脱离的氧化绝缘膜、防止氧向外部扩散的绝缘膜及氧化绝缘膜的三层结构，可以在有效地对氧化物半导体膜扩散氧的同时，抑制氧向外部脱离，即使在温度及湿度较高的情况下，也可以降低晶体管特性的变动。
通过上述工序，可以如图7A所示地制造包括氧化物半导体的晶体管200B。此外，由于上述晶体管200B具有i型（本征半导体）或无限接近于i型的包括第一区域243a的氧化物半导体膜243，因此具有极好的特性。
另外，虽然这里晶体管200B采用顶栅结构，但是本发明不局限于此，例如，也可以采用底栅结构。另外，虽然这里晶体管200B采用一对电极249a及电极249b与一对第二区域243b及第二区域243c的顶面的至少一部分接触的结构，但是本发明不局限于此，例如，也可以采用一对第二区域243b及第二区域243c与一对电极249a及电极249b的至少一部分接触的结构。另外，也可以在氧化物半导体膜237中不设置杂质区。
接着，对绝缘膜233、绝缘膜251、绝缘膜253的各一部分选择性地进行蚀刻形成开口部，而使布线223c、电极249a及电极249b的各一部分露出。然后形成接触插头255a、接触插头255b及接触插头255c。另外，作为接触插头255a、接触插头255b及接触插头255c的制造方法及材料，可以适当地使用与接触插头219a、接触插头219b、接触插头219c及接触插头227相同的制造方法及材料。
接着，通过溅射法、CVD法等在绝缘膜253、接触插头255a、接触插头255b及接触插头255c上形成导电膜，然后通过蚀刻去除该导电膜的不需要的部分，而形成布线257a、布线257b及布线257c（参照图7B）。
另外，布线257a、布线257b及布线257c可以使用与布线223a、布线223b、布线223c、导电膜229a及布线229b相同的材料形成。
通过上述工序，可以制造：图1所示的***电路100所包括的晶体管200A（使用半导体衬底构成的晶体管）；用作图1所示的遮蔽层20的导电膜229a；图1所示的存储单元阵列30所包含的晶体管200B（使用氧化物半导体材料构成的晶体管）；以及使图1所示的***电路100与存储单元阵列30电连接的布线（布线209b、接触插头219c、布线223c、接触插头227、布线229b、接触插头255c及布线257c）。
<本说明书所公开的半导体存储装置>
在本说明书所公开的半导体存储装置中，通过层叠配置存储单元阵列30和***电路100，可以谋求高集成化。另外，本说明书所公开的半导体存储装置在存储单元阵列30和***电路100之间具有遮蔽层20。由此，可以遮蔽在存储单元阵列30和***电路100之间产生的辐射噪声。从而，可以降低在半导体存储装置中产生故障的可能性。另外，当本说明书所公开的半导体存储装置为DRAM时，特别优选采用在存储单元阵列30和***电路100之间具有遮蔽层20的结构。这是因为：如上述那样，在层叠配置有存储单元阵列和***电路的DRAM中，在读取数据时，因辐射噪声而导致故障的可能性高。
<变形例子>
上述半导体存储装置是本发明的一个方式，本发明还包括具有与上述半导体存储装置不同的结构的半导体存储装置。
例如，虽然在图1中例示由一个层构成的存储单元阵列30，但是存储单元阵列30也可以包括多个分块存储单元阵列（divided memory cell array）。具体地说，如图8所示，存储单元阵列30可以采用如下结构：在各层中配置有多个存储单元且具有层叠的分块存储单元阵列层30a、分块存储单元阵列层30b及分块存储单元阵列30c。由此，可以谋求半导体存储装置的进一步的高集成化。
另外，在图8所示的半导体存储装置中，也可以在多个分块存储单元阵列层之间分别配置遮蔽层。具体地说，如图9所示，也可以采用如下结构：在***电路100与分块存储单元阵列层30a之间配置遮蔽层20a；分块存储单元阵列层30a与分块存储单元阵列层30b之间配置遮蔽层20b；分块存储单元阵列层30b与分块存储单元阵列层30c之间配置遮蔽层20c。由此，可以谋求半导体存储装置的高集成化并抑制故障的发生。
另外，在本说明书所公开的半导体存储装置中，使***电路100与存储单元阵列30电连接的布线的结构不限于图3至图7所示的结构。
例如，如图10A所示，也可以设置穿过在布线209b和布线257c之间存在的所有绝缘膜的接触插头259来使***电路100与存储单元阵列30电连接。
另外，如图10B所示，也可以设置穿过在布线223c和布线257c之间存在的所有绝缘膜的接触插头261来使***电路100与存储单元阵列30电连接，上述布线223c与使用半导体衬底构成的晶体管的源极及漏极在同一层。
如此，可以以多种方式连接***电路100与存储单元阵列30，所以可以根据设计条件或制造条件等适当地选择***电路100与存储单元阵列30的连接方式。另外，如图3至图7所示，优选构成为，与用作遮蔽层20的导电膜229a在同一层的布线229b构成使***使电路100与存储单元阵列30电连接的布线的一部分。这是因为如下缘故：即使在制造工序中因掩模没对准等导致工序图案错开的情况下，该结构与图10A、图10B所示的结构相比也可以降低产生接触不良的可能性。
另外，在本说明书所公开的半导体存储装置中，在***电路100与遮蔽层20之间或在遮蔽层20与存储单元阵列30之间存在的绝缘膜的结构不限于图3至图7所示的结构。
例如，如图11A所示，如下绝缘膜也可以为单一的绝缘膜：在用作遮蔽层20的导电膜229a和用作使***电路100与存储单元阵列30电连接的布线的一部分的布线229b之间存在的绝缘膜；以及在导电膜229a和存储单元阵列30之间存在的绝缘膜。具体地说，通过溅射法、CVD法等在绝缘膜225及接触插头227上形成导电膜，然后对该导电膜的一部分选择性地进行蚀刻，来形成导电膜229a及布线229b。接着，通过溅射法、CVD法等在导电膜229a、布线229b及绝缘膜225上形成绝缘膜263。
另外，如图11B所示，如下绝缘膜也可以为单一的绝缘膜265：在***电路100和导电膜229a之间存在的绝缘膜；在构成***使电路100的布线（布线223a、布线223b）之间的绝缘膜；以及在构成***电路100的布线和用作使***电路100与存储单元阵列30电连接的布线的一部分的布线223c之间存在的绝缘膜。
另外，也可以采用如下结构（未图示）：在***电路100与遮蔽层20之间存在绝缘膜265，并且在遮蔽层20与存储单元阵列30之间存在绝缘膜263。
另外，在本说明书所公开的半导体存储装置中，还可以采用如下结构：遮蔽层20具有遮蔽在***电路100与存储单元阵列30之间产生的辐射噪声的功能以外的功能。例如，在存储单元阵列30具有图1所示的存储单元300的情况下，也可以采用如下结构：遮蔽层20的一部分用作构成电容器302的一对电极中的一个（被供应恒定的电位的电极）。
具体地说，如图12A所示，也可以使用用作晶体管的源极或漏极的电极249a、绝缘膜233、用作遮蔽层20的导电膜229a构成电容器302。再者，优选的是，形成电容器302的区域中的绝缘膜233的厚度比其他区域的厚度薄。就是说，优选的是，构成为使电极249a与导电膜229a之间的距离比在存储单元阵列30中存在的其他电极或布线（例如，栅电极241、电极249b等）与布线229b之间的距离短。例如，如图12B所示，也可以在绝缘膜233中形成凹部，在该凹部中形成电容器302。由此，可以提高电容器302的每单位面积的存储电容并使存储单元阵列30高集成化。
另外，如图13所示，电容器302也可以为沟槽电容器（trench capacitor）。具体地说，在具有凹部或开口部的绝缘膜269中，也可以使用电极249a、绝缘膜267、导电膜229a构成电容器302。在图13所示的结构中，可以提高电容器302的每单位面积的存储电容并使存储单元阵列30高集成化。另外，绝缘膜267可以与绝缘膜231同样地形成。此外，当制造图13所示的半导体存储装置时，需要在形成导电膜229a之前预先形成具有凹部或开口部的绝缘膜269并在形成电极249a之前预先在绝缘膜233中形成开口部等。另外，绝缘膜269可以使用与绝缘膜225相同的材料形成。
另外，也可以将作为变形例子所说明的多个结构应用于参照图1至图7所说明的半导体存储装置。
附图标号说明
10半导体衬底
20遮蔽层
20a遮蔽层
20b遮蔽层
20c遮蔽层
30存储单元阵列
30a分块存储单元阵列层
30b分块存储单元阵列层
30c分块存储单元阵列层
40连接布线部
41A布线
41B布线
41C布线
100***电路
110控制电路
120字线驱动电路
130位线驱动电路
131写入电路
132读取电路
200A晶体管
200B晶体管
201半导体衬底
203元件分离区
207a栅极绝缘膜
207b绝缘膜
209a栅电极
209b布线
211a杂质区
211b杂质区
215绝缘膜
217绝缘膜
219a接触插头
219b接触插头
219c接触插头
221绝缘膜
223a布线
223b布线
223c布线
225绝缘膜
227接触插头
229a导电膜
229b布线
231绝缘膜
233绝缘膜
235氧化物半导体膜
237氧化物半导体膜
239绝缘膜
241栅电极
243氧化物半导体膜
243a第一区域
243b第二区域
243c第二区域
245侧壁绝缘膜
247栅极绝缘膜
249a电极
249b电极
251绝缘膜
253绝缘膜
255a接触插头
255b接触插头
255c接触插头
257a布线
257b布线
257c布线
259接触插头
261接触插头
263绝缘膜
265绝缘膜
267绝缘膜
269绝缘膜
300存储单元
301晶体管
302电容器
320字线
330位线
1201解码器
1202电平转移器
1203缓冲器
1301解码器
1302电平转移器
1303选择器

Claims (20)

1.一种半导体存储装置，包括：
***电路；
所述***电路上的导电膜；以及
所述导电膜上的存储单元阵列，
其中，所述存储单元阵列包括具有晶体管的存储单元，
并且，整个所述存储单元阵列与所述导电膜重叠。
2.根据权利要求1所述的半导体存储装置，
其中，所述晶体管的活性层包含氧化物半导体材料。
3.根据权利要求1所述的半导体存储装置，
其中，所述***电路使用半导体衬底形成。
4.根据权利要求1所述的半导体存储装置，还包括所述存储单元阵列上的第二导电膜及所述第二导电膜上的第二存储单元阵列。
5.根据权利要求1所述的半导体存储装置，
其中，对所述导电膜供应接地电位。
6.根据权利要求5所述的半导体存储装置，
其中，所述***电路通过接触插头电连接到所述存储单元阵列，该接触插头包括与所述导电膜相同的膜。
7.一种半导体存储装置，包括：
***电路；
所述***电路上的遮蔽层；以及
所述遮蔽层上的存储单元阵列，
其中，所述存储单元阵列包括具有晶体管的存储单元，
所述遮蔽层为所述***电路及所述存储单元阵列遮蔽在所述***电路与所述存储单元阵列之间产生的辐射噪声，
并且，对所述遮蔽层供应接地电位。
8.根据权利要求7所述的半导体存储装置，
其中，所述晶体管的活性层包括氧化物半导体材料。
9.根据权利要求7所述的半导体存储装置，
其中，所述***电路使用半导体衬底形成。
10.根据权利要求7所述的半导体存储装置，还包括所述存储单元阵列上的第二遮蔽层及所述第二遮蔽层上的第二存储单元阵列。
11.根据权利要求7所述的半导体存储装置，
其中，整个所述存储单元阵列与所述遮蔽层重叠。
12.根据权利要求7所述的半导体存储装置，
其中，所述***电路通过接触插头电连接到所述存储单元阵列，该接触插头包括与所述遮蔽层相同的层。
13.一种半导体存储装置，包括：
***电路；
所述***电路上的第一绝缘膜；
所述第一绝缘膜上的导电膜；
所述导电膜上的第二绝缘膜；以及
所述第二绝缘膜上的存储单元阵列，
其中，所述存储单元阵列包括具有与电极电连接的晶体管的存储单元，
电容器使用用作第一电极的所述导电膜的区域、所述导电膜的区域上的所述第二绝缘膜的区域及所述第二绝缘膜的区域上的用作第二电极的所述电极的区域形成，
并且，整个所述存储单元阵列与所述导电膜重叠。
14.根据权利要求13所述的半导体存储装置，
其中，所述晶体管的活性层包括氧化物半导体材料。
15.根据权利要求13所述的半导体存储装置，
其中，所述***电路使用半导体衬底形成。
16.根据权利要求13所述的半导体存储装置，还包括所述存储单元阵列上的第二导电膜及所述第二导电膜上的第二存储单元阵列。
17.根据权利要求13所述的半导体存储装置，
其中，对所述导电膜供应接地电位。
18.根据权利要求17所述的半导体存储装置，
其中，所述***电路通过接触插头电连接到所述存储单元阵列，该接触插头包括与所述导电膜相同的膜。
19.根据权利要求13所述的半导体存储装置，
其中，所述电极的区域与所述导电膜的区域之间的距离比所述晶体管的源极和漏极中的至少一个与所述导电膜之间的距离短。
20.根据权利要求13所述的半导体存储装置，
其中，所述电容器是形成在凹部或开口部中的沟槽电容器,所述凹部或开口部设置在所述第一绝缘膜中。
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