JP6406926B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、中でも酸化物半導体を用いた半導体装置に関する。
酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）をチャネル形成領域となる半導体層に用いたトランジスタ（ＯＳトランジスタともいう）は、バックゲートに適切な電圧を与えることでトランジスタの閾値電圧を制御することができる（例えば特許文献１を参照）。
なおバックゲートとは、フロントゲートと対をなす電極である。バックゲートとフロントゲートは、チャネル形成領域を有する半導体層を間に挟んで、設けられる。例えば、ボトムゲート型構造のトランジスタでいえば、チャネル形成領域の下側にあるゲートがフロントゲートであり、上側にあるゲートがバックゲートである。なおフロントゲートを第１のゲート、バックゲートを第２のゲートという場合がある。
また、ＯＳトランジスタでは、バックゲートをフロントゲートに接続した、所謂デュアルゲート構造とすることで、より小さいサイズで効率的に導通状態での電流値の向上を図ることができる（例えば特許文献２を参照）。例えば、表示装置のゲートドライバにおいて、デュアルゲート構造を採用したトランジスタを用いることで、狭額縁の表示装置とすることができる。
特開２０１１−１７２２１７号公報 特開２０１１−２５８９４１号公報
上述した閾値電圧の制御と電流値の向上は、同じバックゲートを用い、接続を切り替える必要があるため、両立させることが難しい。
そこで、本発明の一態様は、閾値電圧の制御と電流値の向上を両立できるトランジスタを有する、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、トランジスタの信頼性の向上を図ることのできる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、新規な構成の半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。
本発明の一態様は、チャネル形成領域を間に挟んで設けられた第１のゲート及び第２のゲートを有するトランジスタを有し、トランジスタは、第１のゲートに該トランジスタをオフとする第１の電圧が印加される期間において、第２のゲートに閾値電圧を制御するための制御電圧が印加され、第１のゲートに該トランジスタをオンとする第２の電圧が印加される期間において、第１のゲートには第２の電圧が印加され、第２のゲートには第１のゲートの電圧の変化に応じた電圧が制御電圧に加わった電圧が印加される、半導体装置である。
本発明の一態様は、チャネル形成領域を間に挟んで設けられた第１のゲート及び第２のゲートを有するトランジスタを有し、第２のゲートは、第１のゲートに容量素子を介して電気的に接続されており、トランジスタは、第１のゲートに該トランジスタをオフとする第１の電圧が印加される期間において、第２のゲートに閾値電圧を制御するための制御電圧が印加され、第１のゲートに該トランジスタをオンとする第２の電圧が印加される期間において、第２のゲートには、第２のゲートを電気的に浮遊状態とし、第１のゲートの電圧の変化に応じた電圧が制御電圧に加わった電圧が印加される、半導体装置である。
本発明の一態様において、制御電圧は、第２のゲートに電気的に接続されたスイッチを介して与えられる電圧である半導体装置が好ましい。
本発明の一態様において、スイッチは、トランジスタである半導体装置が好ましい。
本発明の一態様は、チャネル形成領域を間に挟んで設けられた第１のゲート及び第２のゲートを有するトランジスタを有し、第２のゲートは、第１のゲートが入力端子に電気的に接続されたソースフォロワの出力端子の電圧が与えられ、トランジスタは、第１のゲートに該トランジスタをオフとする第１の電圧が印加される期間において、第２のゲートに閾値電圧を制御するための制御電圧が印加され、第１のゲートに該トランジスタをオンとする第２の電圧が印加される期間において、第２のゲートには、第２のゲートを電気的に浮遊状態とし、第１のゲートの電圧の変化に応じた電圧が制御電圧に加わった電圧が印加される、半導体装置である。
本発明の一態様において、トランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いた半導体装置が好ましい。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
本発明の一態様により、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタとした、新規な構成の半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
本発明の一形態に係る回路及び動作を説明する図。 本発明の一形態に係る回路を説明する図。 本発明の一形態に係る回路を説明する図。 本発明の一形態に係る回路を説明する図。 本発明の一形態に係る回路及び動作を説明する図。 本発明の一形態に係る上面図。 本発明の一形態に係る断面図。 本発明の一形態に係る断面図。 半導体装置を用いた電子機器。 半導体装置を用いた電子機器。 表示モジュールを説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位とは、必ずしも、０ボルトであるとは限定されない。
また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体装置の回路構成、及びその動作について説明する。
なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、モジュールは、半導体装置だけでなく、半導体装置とは別の基板上に配置された駆動回路、電源回路等を含む場合がある。
図１（Ａ）は、半導体装置１０の一例を示す回路図である。
図１（Ａ）に示す半導体装置１０は、トランジスタ１０１、容量素子１０２、及びスイッチ１０３を有する。なおトランジスタ１０１は、駆動回路等の回路の一部を構成するトランジスタとして用いることができる。
トランジスタ１０１は、チャネル形成領域を間に挟んで設けられたフロントゲート及びバックゲートを有する。トランジスタ１０１は、導通状態ではフロントゲート及びバックゲートより導通状態とするための電圧が与えられ、非導通状態ではフロントゲートに非導通状態とするための電圧、バックゲートに閾値電圧を制御するための制御電圧（以下、電圧ＶＣともいう）が与えられる。
電圧ＶＣは、トランジスタ１０１の閾値電圧をプラスシフトさせ、エンハンスメント型、すなわちノーマリーオフ型のトランジスタとするための電圧である。電圧ＶＣはスイッチ１０３を介して、ノードＮ１に与えられ、そして保持される。
ノードＮ１は、図１（Ａ）に図示するように、トランジスタ１０１のバックゲート、容量素子１０２、及びスイッチ１０３に接続されたノードのことをいう。
トランジスタ１０１のフロントゲートは、制御信号ＧＡＴＥを与える配線に接続される。またトランジスタ１０１のバックゲートは、ノードＮ１に接続される。またトランジスタ１０１のソース及びドレインの一方は、入力信号ＩＮを与える配線に接続される。またトランジスタ１０１のソース及びドレインの他方は、出力信号ＯＵＴを与える配線に接続される。
なおトランジスタ１０１が有するフロントゲートは、第１のゲートということもある。またトランジスタ１０１が有するバックゲートは、第２のゲートということもある。
制御信号ＧＡＴＥは、Ｈレベルの電圧とＬレベルの電圧とを交互に切り替えて、トランジスタ１０１の導通状態又は非導通状態を制御する信号である。たとえば、トランジスタ１０１がｎチャネル型の場合、制御信号ＧＡＴＥのＬレベルの電圧はトランジスタ１０１を非導通状態とする電圧（第１の電圧ともいう）であり、Ｈレベルの電圧はトランジスタ１０１を導通状態とする電圧（第２の電圧ともいう）である。
なおＨレベルの電圧は、一例として高電源電位ＶＤＤであり、Ｌレベルの電圧は、一例として低電源電位ＶＳＳである。
トランジスタ１０１を非導通状態とする、第１の電圧は、ゲート（第１のゲート）とソースとの間の電圧が閾値電圧を下回るよう与えられる電圧のことをいう。また、本明細書において、制御信号ＧＡＴＥにおけるＬレベルの電圧が与えられる期間が、トランジスタ１０１を非導通状態とする第１の電圧が与えられる期間となる。
トランジスタ１０１を導通状態とする、第２の電圧は、ゲート（第１のゲート）とソースとの間の電圧が閾値電圧を上回るよう与えられる電圧のことをいう。また、本明細書において、制御信号ＧＡＴＥにおけるＨレベルの電圧が与えられる期間が、トランジスタ１０１を導通状態とする第２の電圧が与えられる期間となる。
入力信号ＩＮは、クロック信号や、定電位の信号、パルス信号等の信号であり、前段の回路が有するトランジスタ等の素子や、信号が与えられた配線より与えられる信号である。出力信号ＯＵＴは、トランジスタ１０１が導通状態の場合、入力信号ＩＮをそのまま出力して得られる信号である。出力信号ＯＵＴは、後段の回路が有するトランジスタ等の素子に与えられる。
トランジスタ１０１のバックゲートは、容量素子１０２を介した制御信号ＧＡＴＥの変化及びスイッチ１０３のオンまたはオフによって、期間に応じて与えられる電圧が異なるよう制御することができる。具体的には、トランジスタ１０１を非導通状態とする期間、すなわちトランジスタ１０１のフロントゲートに第１の電圧が加えられる期間で、電圧ＶＣが与えられるよう制御される。また、トランジスタ１０１のバックゲートは、トランジスタ１０１を導通状態とする期間、すなわちトランジスタ１０１のフロントゲートに第２の電圧が加えられる期間で、フロントゲートの電圧の変化に応じた電圧が、電圧ＶＣに加わった電圧が与えられるよう制御される。
なお本実施の形態は、トランジスタ１０１をｎチャネル型のトランジスタとして説明する。トランジスタ１０１をｐチャネル型とする場合は、各配線に与える信号を反転させて適用する構成とすればよい。
なおトランジスタ１０１の半導体層は、限定はないが一例としては、シリコン又はゲルマニウムであれば非晶質、微結晶、多結晶又は単結晶の半導体を用いることができる。他にも酸化物半導体や、窒化物半導体等の化合物半導体や、有機半導体等を用いることができる。
特に本実施の形態におけるトランジスタの半導体層は、酸化物半導体を用いた構成であると好適である。酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比べて閾値電圧の制御が難しい場合がある。本実施の形態を適用するトランジスタ１０１に酸化物半導体を用いたトランジスタを採用することで、閾値電圧の制御を行うことができ、電気的特性に優れたトランジスタとすることができるため、利点が大きい。
なおトランジスタ１０１は、フロントゲート及びバックゲートを有することで、チャネル形成領域に上下方向より電界を加えることができる。そのため、トランジスタ１０１が有する半導体層に流れるキャリアを増大させることができ、トランジスタの電界効果移動度を上昇させると共に、オン電流を増大させることができる。
またトランジスタ１０１はフロントゲート及びバックゲートを有することで、それぞれが外部からの電界を遮蔽する機能を付加することができる。そのため、フロントゲート及びバックゲートの周囲にある荷電粒子等の電荷による半導体層への影響を小さくすることができる。この結果、ストレス試験（例えば、フロントゲートにマイナスの電位を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制されると共に、異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動を抑制することができる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化（即ち、経年変化）を、短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタの閾値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、閾値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
容量素子１０２は、制御信号ＧＡＴＥの電圧の変化に応じて、トランジスタ１０１のバックゲートの電圧を、導通状態とするための電圧、あるいは電圧ＶＣに変化させるための容量素子である。本実施の形態の構成では、トランジスタ１０１のバックゲートに予めスイッチ１０３を介して電圧ＶＣを与えておき、その状態で電気的にスイッチ１０３をオフにすることで、ノードＮ１に接続された、トランジスタ１０１のバックゲートを浮遊状態とする。容量素子１０２は、この浮遊状態としたトランジスタ１０１のバックゲートの電圧を制御信号ＧＡＴＥの変化に従って変化させる手段として、容量結合による電圧の変化を利用するために設けられる。
この容量結合による電圧の変化は、制御信号ＧＡＴＥがＬレベルからＨレベルに変化する際と、ＨレベルからＬレベルに変化する際に引き起こされる。制御信号ＧＡＴＥがＬレベルからＨレベルに変化する際には、トランジスタ１０１のバックゲートの電圧は、電圧ＶＣから、電圧ＶＣに制御信号ＧＡＴＥの電圧の変化に応じた電圧が加わった電圧に、変化する。また、制御信号ＧＡＴＥがＨレベルからＬレベルに変化する際には、トランジスタ１０１のバックゲートの電圧は、電圧ＶＣに制御信号ＧＡＴＥの電圧の変化に応じた電圧が加わった電圧から、制御信号ＧＡＴＥの電圧の変化に応じた電圧を差し引いた電圧である電圧ＶＣに、変化する。
容量素子１０２の一方の電極は、制御信号ＧＡＴＥを与える配線に接続される。また容量素子１０２の他方の電極は、トランジスタ１０１のバックゲートに接続される。
スイッチ１０３は、制御信号ＳＷの制御に従って、電圧ＶＣをトランジスタ１０１のバックゲートに与えるか、該バックゲートを電気的に浮遊状態とするか、を切り替えるスイッチである。スイッチ１０３をオンにすることで、電圧ＶＣをトランジスタ１０１のバックゲートに与え、スイッチ１０３をオフにすることで、バックゲートを電気的に浮遊状態とする。
スイッチ１０３の一方の端子は、電圧ＶＣを与える配線ＣＬに接続される。スイッチ１０３の他方の端子は、トランジスタ１０１のバックゲート及び容量素子１０２の他方の電極に接続される。
制御信号ＳＷは、スイッチ１０３のオンまたはオフを制御するための信号である。例えば、スイッチ１０３がｎチャネル型のトランジスタの場合、制御信号ＳＷがＨレベルでオンとなり、Ｌレベルでオフとなる。
スイッチ１０３をｎチャネル型のトランジスタで形成する場合、図２（Ａ）に示す回路図のようにすることができる。図２（Ａ）に示すように、スイッチ１０３の代わりにトランジスタ１０３Ａを配置し、制御信号ＳＷをトランジスタ１０３Ａのゲートに与える構成とすればよい。
また、スイッチ１０３をｎチャネル型のトランジスタで形成し、デュアルゲート構造のトランジスタとする場合、図２（Ｂ）に示す回路図のようにすることができる。図２（Ｂ）に示すように、スイッチ１０３の代わりにトランジスタ１０３Ｂを配置し、制御信号ＳＷをトランジスタ１０３Ｂのフロントゲート及びバックゲートの双方に与える構成とすればよい。図２（Ｂ）の構成とすることでトランジスタ１０３Ｂは、オン電流の増大、及び−ＧＢＴストレス試験による劣化の抑制を、トランジスタ１０１と同様に行うことができる。
なお本明細書等において、スイッチとしては、様々な形態のものを用いることができる。スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有し、例えば、経路１に電流を流すことが出来るようにするか、経路２に電流を流すことができるようにするかを選択して切り替える機能を有している。スイッチの一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。スイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
なお、スイッチとしてトランジスタを用いる場合、そのトランジスタは単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流を抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタの一例としては、ＬＤＤ領域を有するトランジスタ、又はマルチゲート構造を有するトランジスタなどがある。
なお図２（Ａ）、（Ｂ）に示すように、スイッチ１０３をトランジスタ１０３Ａ又はトランジスタ１０３Ｂとする場合には、スイッチ１０３をオフとした際にノードＮ１での電荷の移動を伴った電圧の変動がないように、リーク電流が極めて小さいトランジスタを用いることが好ましい。
そのためトランジスタ１０３Ａ及びトランジスタ１０３Ｂには、ソースとドレインとの間のリーク電流が極めて小さいトランジスタを用いる。ここでは、リーク電流が小さいとは、室温におけるリーク電流が１０ｚＡ／μｍ以下であることをいう。リーク電流は小さいほど好ましいため、リーク電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。このようにソースとドレインとの間のリーク電流が極めて小さいトランジスタとしては、チャネル形成領域が酸化物半導体中に形成されているトランジスタが挙げられる。
なおトランジスタ１０１と同様に、スイッチ１０３として用いるトランジスタ１０３Ａ及びトランジスタ１０３Ｂの半導体層も酸化物半導体とすればよい。
以上説明した図１（Ａ）に示す本実施の形態の構成では、トランジスタ１０１が非導通状態での閾値電圧を制御するための制御電圧である電圧ＶＣを、スイッチ１０３を介して与え、その後バックゲートが接続されたノードを電気的に浮遊状態とするものである。
加えて図１（Ａ）に示す本実施の形態の構成では、トランジスタ１０１を導通状態とした際の電流値の向上を図るために、電圧ＶＣが与えられたバックゲートを電気的に浮遊状態としておく。そして制御信号ＧＡＴＥを変化させることで、容量素子１０２を介した容量結合を用い、トランジスタ１０１のバックゲートに制御信号ＧＡＴＥによる電位の変化分を加えて与えるものである。
そのため、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタとした、新規な構成の半導体装置を提供することができる。
次いで半導体装置１０の動作の一例について図１（Ｂ）を参照して説明する。図１（Ｂ）は、図１（Ａ）に示した半導体装置１０のタイミングチャート図である。
図１（Ｂ）に示すタイミングチャート図では、制御信号ＳＷの制御によるスイッチ１０３のオン又はオフ、配線ＣＬ、制御信号ＧＡＴＥ、及びノードＮ１における電位の変化を示している。
図１（Ｂ）に示すタイミングチャート図において、時刻Ｔ１乃至Ｔ６は、半導体装置１０の動作を説明するために付したものである。
時刻Ｔ１乃至Ｔ２の期間では、スイッチ１０３をオンにして、ノードＮ１に電圧ＶＣを与える。なお配線ＣＬに与える電圧ＶＣは、トランジスタ１０１の閾値電圧をプラスシフトさせるために、低電源電位ＶＳＳよりも小さい電位とすることが好ましい。制御信号ＧＡＴＥは第１の電圧であるＬレベルである。ノードＮ１は不定状態から電圧ＶＣとなる。このとき、トランジスタ１０１は、フロントゲートに非導通状態とするための電圧、バックゲートに閾値電圧をプラスシフトするための電圧が印加されることとなる。そのため、この間での入力信号ＩＮの変化に伴うトランジスタ１０１を介したリーク電流を抑制することができる。
時刻Ｔ２乃至Ｔ３の期間では、スイッチ１０３をオフにして、ノードＮ１の電圧ＶＣを保持する。制御信号ＧＡＴＥは第１の電圧であるＬレベルである。このとき、トランジスタ１０１は、フロントゲートに非導通状態とするための電圧、バックゲートに閾値電圧をプラスシフトするための電圧が印加されることとなる。そのため、この間での入力信号ＩＮの変化に伴うトランジスタ１０１を介したリーク電流を抑制することができる。なお時刻Ｔ４乃至Ｔ５の期間、時刻Ｔ６以降の期間でも同様である。
時刻Ｔ３乃至Ｔ４の期間では、スイッチ１０３をオフにして、ノードＮ１に書き込んだ電圧ＶＣを保持した状態で制御信号ＧＡＴＥを第１の電圧であるＬレベルから第２の電圧であるＨレベルとする。このときスイッチ１０３はオフになっているため、ノードＮ１は電気的に浮遊状態である。そのため、制御信号ＧＡＴＥが第１の電圧から第２の電圧への変化に応じた電圧が、容量素子１０２を介した容量結合によってノードＮ１の電圧ＶＣに加わることとなる。具体的には、ノードＮ１の電圧は、電圧ＶＣから制御信号ＧＡＴＥの電圧への変化に応じた電圧（ＶＤＤ−ＶＳＳ）が加わった（ＶＤＤ−ＶＳＳ＋ＶＣ）となる。
ノードＮ１、すなわちバックゲートに電圧（ＶＤＤ−ＶＳＳ＋ＶＣ）が印加され、フロントゲートに電圧ＶＤＤが印加されることで、トランジスタ１０１は、チャネル形成領域に上下方向より電界を加えることができる。そのため、トランジスタ１０１が有する半導体層に流れるキャリアを増大させることができるため、トランジスタの電界効果移動度が上昇すると共に、オン電流が増大させることができる。なお時刻Ｔ５乃至Ｔ６の期間でも同様である。
以上説明した本発明の一態様では、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタを有する半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置１０とは異なる構成の半導体装置について説明する。なお上記実施の形態１と同じ構成については、同じ符号を付し、説明を省略する。
図３（Ａ）に示す半導体装置２０は、トランジスタ１０１、トランジスタ３０１、及びトランジスタ３０２を有する。
トランジスタ３０１は、制御信号ＧＡＴＥを与える配線に接続されたゲートと、高電源電位ＶＤＤが与えられた配線に接続されたソース及びドレインの一方と、トランジスタ１０１のバックゲートに接続されたソース及びドレインの他方とを有する。
トランジスタ３０２は、バイアス電圧ＶＢを与える配線に接続されたゲートと、低電源電位ＶＳＳよりも小さい固定電位が与えられた配線に接続されたソース及びドレインの一方と、トランジスタ１０１のバックゲート及びトランジスタ３０１のソース及びドレインの他方に接続されたソース及びドレインの他方とを有する。なおトランジスタ３０２は、抵抗素子や定電流源等に置き換えることが可能である。
また図３（Ａ）では、トランジスタ１０１のバックゲート、トランジスタ３０１のソース及びドレインの他方、及びトランジスタ３０２のソース及びドレインの他方に接続されたノードをノードＮ２と図示している。
トランジスタ３０１及びトランジスタ３０２は、ソースフォロワとして機能する回路である。該回路より出力される信号は、入力される信号に対して、トランジスタ３０１のゲートとソースの間の電圧（以下、Ｖｇｓと略記する）分だけ低下したものとなる。そのため、ノードＮ２の電圧は、制御信号ＧＡＴＥの変化に従って変動する。
図３（Ａ）の構成では、トランジスタ１０１のバックゲートには、トランジスタ１０１を非導通状態とする期間、すなわちトランジスタ１０１のフロントゲートに第１の電圧が加えられる期間で、電圧（ＶＳＳ−Ｖｇｓ）が与えられる。また、トランジスタ１０１のバックゲートには、トランジスタ１０１を導通状態とする期間、すなわちトランジスタ１０１のフロントゲートに第２の電圧が加えられる期間で、フロントゲートの電圧の変化に応じた電圧（ＶＤＤ−ＶＳＳ）が、電圧（ＶＳＳ−Ｖｇｓ）に加わった電圧（ＶＤＤ−Ｖｇｓ）が与えられる。そのため、制御信号ＧＡＴＥの変化に従って、トランジスタ１０１のバックゲートの電圧を切り替えることができる。
トランジスタのバックゲートに与えられる、閾値電圧を制御するための電圧（ＶＳＳ−Ｖｇｓ）の大きさの調整は、バイアス電圧ＶＢを調整し、Ｖｇｓを変化させて行えばよい。Ｖｇｓを調整することで、電圧（ＶＳＳ−Ｖｇｓ）は、実施の形態１で説明した電圧ＶＣと同様に、トランジスタ１０１の閾値電圧をプラスシフトさせ、エンハンスメント型、すなわちノーマリーオフ型のトランジスタとするための電圧とすることができる。電圧（ＶＳＳ−Ｖｇｓ）は、トランジスタ１０１のフロントゲートに第１の電圧が加えられる期間でノードＮ２に与えられ続ける。
またトランジスタのバックゲートに与えられる、電圧（ＶＤＤ−Ｖｇｓ）の大きさの調整は、バイアス電圧ＶＢを調整し、Ｖｇｓを変化させて行えばよい。閾値電圧の制御よりも電流値の向上を優先する場合には、バイアス電圧ＶＢを調整してＶｇｓを小さくすればよい。逆に、閾値電圧の制御を優先する場合には、バイアス電圧ＶＢを調整してＶｇｓを大きくすればよい。
なおバイアス電圧ＶＢは、制御信号ＧＡＴＥの変化に追随して、変化する構成としてもよい。この場合、制御信号ＧＡＴＥが第１の電圧の場合、バイアス電圧ＶＢを上昇させてＶｇｓを大きくし、制御信号ＧＡＴＥが第２の電圧の場合、バイアス電圧ＶＢを下降させてＶｇｓを小さくするよう、切り替えて動作させればよい。
以上説明したように本実施の形態の構成は、実施の形態１の構成と同様に、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタとした、新規な構成の半導体装置を提供することができる。特に本実施の形態では、実施の形態１の構成と比べて、配線ＣＬに与える電圧ＶＣ及び制御信号ＳＷといった電圧又は信号を与えるのではなく、バイアス電圧ＶＢによる一つの電圧を与えるだけでよいため、配線数を削減する点、及び別途新たに制御信号を生成する必要がない点で好適である。
次いで半導体装置２０の動作の一例について図３（Ｂ）を参照して説明する。図３（Ｂ）は、図３（Ａ）に示した半導体装置２０のタイミングチャート図である。
図３（Ｂ）に示すタイミングチャート図では、制御信号ＧＡＴＥ、及びノードＮ２における電位の変化を示している。
図３（Ｂ）に示すタイミングチャート図において、時刻Ｔ７乃至Ｔ１０は、半導体装置２０の動作を説明するために付したものである。
時刻Ｔ７以前の期間では、制御信号ＧＡＴＥを第１の電圧であるＬレベルとする。このとき、トランジスタ１０１は、フロントゲートに非導通状態とするための電圧、バックゲートに閾値電圧を制御するための電圧（ＶＳＳ−Ｖｇｓ）が印加されることとなる。そのため、この間での入力信号ＩＮの変化に伴うトランジスタ１０１を介したリーク電流を抑制することができる。なお時刻Ｔ８乃至Ｔ９の期間、時刻Ｔ１０以降の期間でも同様である。
時刻Ｔ７乃至Ｔ８の期間では、制御信号ＧＡＴＥを第２の電圧であるＨレベルとする。このとき、制御信号ＧＡＴＥが第１の電圧から第２の電圧への変化に応じた電圧が、ノードＮ２の電圧（ＶＳＳ−Ｖｇｓ）に加わることとなる。具体的には、ノードＮ２の電圧は、電圧（ＶＳＳ−Ｖｇｓ）から制御信号ＧＡＴＥの電圧の変化に応じた電圧（ＶＤＤ−ＶＳＳ）が加わった（ＶＤＤ−Ｖｇｓ）となる。
ノードＮ２、すなわちバックゲートに電圧（ＶＤＤ−Ｖｇｓ）が印加され、フロントゲートに電圧ＶＤＤが印加されることで、トランジスタ１０１は、チャネル形成領域に上下方向より電界を加えることができる。そのため、トランジスタ１０１が有する半導体層に流れるキャリアを増大させることができるため、トランジスタの電界効果移動度が上昇すると共に、オン電流が増大させることができる。なお時刻Ｔ９乃至Ｔ１０の期間でも同様である。
なおトランジスタ３０１及びトランジスタ３０２は、ｎチャネル型のトランジスタとして説明を行ったがｐチャネル型のトランジスタでもよい。また、トランジスタ１０１と同じ工程を用いて作製されるトランジスタをトランジスタ３０１及びトランジスタ３０２として用いることができる。
以上、本実施の形態で説明した半導体装置の構成は、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタを有する半導体装置とすることができる。特に本実施の形態では、実施の形態１の構成と比べて、電圧ＶＣ及び制御信号ＳＷといった電圧又は信号を与えるのではなく、バイアス電圧ＶＢによる一つの電圧を与えるだけでよいため、配線数を削減する点、及び別途新たに制御信号を生成する必要がない点で好適である。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態１及び２で説明した半導体装置を適用しうる表示装置について説明する。特に本実施の形態では、実施の形態１で説明した半導体装置１０を適用した表示装置の構成例について説明する。
図４（Ａ）に示す表示装置２００のブロック図は、一例として、画素部２０１、ゲート線駆動回路２０２、ソース線駆動回路２０３、及びコントロール回路２０４を有する液晶表示装置の構成例を示している。
画素部２０１は、マトリクス状に設けられた複数の画素２０５を有する。画素２０５は、ゲート線駆動回路２０２に接続されたゲート線ＧＬ、ソース線駆動回路２０３に接続されたソース線ＳＬよりゲート信号、画像信号が与えられ、表示が制御される。
画素２０５は、図４（Ｂ）に示すように、トランジスタ２１１、液晶素子２１２及び容量素子２１３を有する。スイッチとして機能するトランジスタ２１１のオンまたはオフは、ゲート線に与えられるゲート信号によって制御する。画素２０５に与える画像信号は、ソース線ＳＬに与えられる。画像信号の電位は、トランジスタ２１１を介して容量素子２１３に保持され、液晶素子２１２に印加される。
なお画素の構成例として、図４（Ｃ）に示すように、トランジスタ２１１をデュアルゲート構造のトランジスタ２２１とすることもできる。該構成とすることで、トランジスタ２２１に流れる電流量の向上を図ることができるため、トランジスタサイズの縮小を図ることができ、開口率の向上を図ることができる。
なお本実施の形態では、半導体装置１０を適用する表示装置として、液晶表示装置を一例として説明するが、ＥＬ素子を用いた表示装置や電気泳動素子を用いた表示装置に適用することもできる。
一例としてＥＬ素子を用いた場合の画素の構成を図４（Ｄ）に示す。図４（Ｄ）では、トランジスタ２３１、トランジスタ２３２及びＥＬ素子２３３を有する画素２３０の構成例について示している。ＥＬ素子２３３は、トランジスタ２３２を介して電流供給線ＶＬより電流が流れ、発光する。
ゲート線駆動回路２０２は、画素２０５に与えるためのゲート信号を生成するための機能を有する回路である。ゲート信号は、ゲート線ＧＬを介して各画素に与えられる。ゲート線駆動回路２０２を動作させるための制御信号としては、ゲート線側スタートパルスＧＳＰ、ゲート線側クロック信号ＧＣＬＫ、ゲート線側反転クロック信号ＧＣＬＫｂ、等がある。該制御信号は、ゲート線駆動回路２０２が有するシフトレジスタに与えられる。
ソース線駆動回路２０３は、画像信号を与える画素２０５に対して、ゲート信号が与えられるタイミングでソース線ＳＬに出力するための機能を有する回路である。画像信号は、ソース線ＳＬを介して各画素に与えられる。ソース線駆動回路２０３を動作させるための制御信号としては、ソース線側スタートパルスＳＳＰ、ソース線側クロック信号ＳＣＬＫ、ソース線側反転クロック信号ＳＣＬＫｂ、等がある。該制御信号は、ソース線駆動回路２０３が有するシフトレジスタに与えられる。またソース線駆動回路２０３には、ラッチパルスＬＡＴ、画像信号ＤＡＴＡ等が入力される。
ゲート線駆動回路２０２及びソース線駆動回路２０３が有するシフトレジスタは、画素部２０１が有するトランジスタと同じ工程で作製されたトランジスタを用いることができる。なおゲート線駆動回路２０２及びソース線駆動回路２０３の一方のみが画素部２０１と同じ工程で作製されたトランジスタを用いる構成としてもよい。
コントロール回路２０４は、ゲート線駆動回路２０２及びソース線駆動回路２０３に与える各種信号を生成するための機能を有する回路である。コントロール回路２０４には、外部よりビデオ信号Ｖｄａｔａ、基準クロック信号ＣＬＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃが入力され、各種信号が生成される。
上記実施の形態１及び２で説明した半導体装置は、ゲート線駆動回路２０２及びソース線駆動回路２０３が有するシフトレジスタ、特にシフトレジスタを構成するパルス出力回路が有するバッファとして機能するトランジスタに適用することができる。シフトレジスタでは、狭額縁の表示装置とするために、導通状態での電流値の向上を図ることが好適である。また画素部２０１の誤動作を低減するために、各トランジスタの閾値電圧を制御できる構成とすることが好適である。上記実施の形態１及び２で説明した半導体装置の構成を適用することで、電流値の増加及び閾値電圧の制御の利点を兼ね備えた半導体装置を具備する表示装置を実現することができる。そのため、狭額縁化が図れるとともに、トランジスタがノーマリーオンとなることによる画素部の誤動作が低減された表示装置とすることができる。
次いで上述した、半導体装置１０を用いたシフトレジスタについて説明するため、図５（Ａ）、（Ｂ）には、一例としてゲート線駆動回路２０２が有するシフトレジスタのブロック図及び回路図を示す。
図５（Ａ）は、シフトレジスタの一例を説明するためのブロック図である。図５（Ａ）に示すシフトレジスタは、ｎ段（ｎは４以上）のパルス出力回路ＳＲ＿１乃至ＳＲ＿ｎで構成されるシフトレジスタである。なお図５（Ａ）に示すシフトレジスタは、ｎ段のパルス出力回路に加えて、ダミー段のパルス出力回路ＳＲ＿ｄｕｍを備えた構成である。図５（Ａ）において、パルス出力回路ＳＲ＿１には、セット信号（Ｓ）としてゲート線側スタートパルス（ＧＳＰ）が入力される。そしてパルス出力回路ＳＲ＿２以降では、１段前段の出力信号（ＯＵＴ）が当該段のセット信号（Ｓ）として入力される構成となる。さらに、パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎには、リセット信号（Ｒ）として一段後段の出力信号（ＯＵＴ）が入力される。さらに、奇数段のパルス出力回路には、ゲート線側クロック信号（ＧＣＬＫ）が入力される。さらに、偶数段のパルス出力回路には、ゲート線側反転クロック信号（ＣＬＫＢｂ）が入力される。図５（Ａ）に示すシフトレジスタでは、パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎのそれぞれの出力信号が１乃至ｎ行目のゲート線ＧＯＵＴ＿１乃至ＧＯＵＴ＿ｎに順次ゲート信号として出力される。
次いで図５（Ｂ）では、図５（Ａ）で示したパルス出力回路ＳＲの一段分の回路を示している。パルス出力回路ＳＲは、バッファとして機能するトランジスタ２４１及びトランジスタ２５１を有する。
トランジスタ２４１及びトランジスタ２５１の導通状態を制御する制御信号ＧＡＴＥは、セット信号（Ｓ）及びリセット信号（Ｒ）が与えられる回路２６１よって制御される。例えば回路２６１は、セット信号（Ｓ）としてパルス信号が回路２６１に与えられ、トランジスタ２４１のフロントゲート（ノードＶＳ）に与えられる電位が上昇し、トランジスタ２５１のフロントゲート（ノードＶＲ）に与えられる電位が下降するよう制御する。また回路２６１は、リセット信号（Ｒ）としてパルス信号が回路２６１に与えられ、トランジスタ２５１のフロントゲート（ノードＶＲ）に与えられる電位が上昇し、トランジスタ２４１のフロントゲート（ノードＶＳ）に与えられる電位が下降するよう制御する。
トランジスタ２４１のソース及びドレインの一方に与えられる電位は、入力信号ＩＮに相当するゲート線側クロック信号ＧＣＬＫに応じて変化する。なお図５（Ｂ）では図示を省略したが、トランジスタ２４１のゲートとソース及びドレインの他方との間に容量素子が設けられていてもよい。
トランジスタ２５１のソース及びドレインの一方には、グラウンド電位又は低電源電位ＶＳＳが与えられ、他方は、トランジスタ２４１のソース及びドレインの他方に接続される。なおトランジスタ２４１のソース及びドレインの他方と、トランジスタ２５１のソース及びドレインの他方とを接続する配線の電位の変化が、出力信号ＯＵＴとして出力される。
図５（Ｂ）に示すトランジスタ２４１及びトランジスタ２５１は、上記実施の形態１で説明した半導体装置１０が有するトランジスタ１０１に相当するトランジスタである。トランジスタ２４１は、フロントゲートとバックゲートとの間に容量素子２４２、電圧ＶＣ１を与える配線ＣＬ１とバックゲートとの間にスイッチとして機能するトランジスタ２４３を有する。また、トランジスタ２５１は、フロントゲートとバックゲートとの間に容量素子２５２、電圧ＶＣ２を与える配線ＣＬ２とバックゲートとの間にスイッチとして機能するトランジスタ２５３を有する。トランジスタ２４３及びトランジスタ２５３は、オンまたはオフを制御するための制御信号ＳＷが与えられている。なお、トランジスタ２４３及びトランジスタ２５３は、一例として、デュアルゲート構造のトランジスタとして示しているが、他の構造であってもよい。
容量素子２４２及び容量素子２５２は、上記実施の形態１で説明した半導体装置１０が有する容量素子１０２に相当する容量素子である。また、トランジスタ２４３及びトランジスタ２５３は、上記実施の形態１で説明した半導体装置１０が有するスイッチ１０３に相当するトランジスタである。また電圧ＶＣ１及び電圧ＶＣ２は、上記実施の形態１で説明した電圧ＶＣに相当する電位である。また制御信号ＳＷは、上記実施の形態１で説明した制御信号ＳＷに相当する信号である。
従って図５（Ｂ）に示すトランジスタ２４１及びトランジスタ２５１は、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタとすることができる。そのため、狭額縁化が図れるとともに、トランジスタがノーマリーオンとなることによる画素部の誤動作が低減された表示装置とすることができる。
なお、表示素子として、ＥＬ素子や液晶素子を用いた場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの上面図及び断面図の構造について、図面を参照して説明する。なお本実施の形態では、トランジスタが有する半導体層として酸化物半導体を用い、スイッチ１０３として図２（Ｂ）で説明したトランジスタ１０３Ｂを有する構成の場合について、説明を行う。
図６乃至図８に、図２（Ｂ）で示した半導体装置が有するトランジスタ１０１、容量素子１０２及びトランジスタ１０３Ｂの上面図及び断面図を示す。図６はトランジスタ１０１、容量素子１０２及びトランジスタ１０３Ｂの上面図であり、図７（Ａ）は、図６の一点鎖線Ａ−Ｂ間の断面図であり、図７（Ｂ）は、図６の一点鎖線Ｃ−Ｄ間の断面図であり、図８は、図６の一点鎖線Ｅ−Ｆ間の断面図である。なお、図６では、明瞭化のため、基板、ゲート絶縁層及び層間絶縁層等の絶縁層を省略している。
図６に示す上面図では、第１のゲートが設けられる導電層を、’ＧＥ’の符号を付して表している。また、酸化物半導体が設けられる半導体層を、’ＯＳＩ’の符号を付して表している。また、ソース及びドレインが設けられる導電層を、’ＭＥ’の符号を付して表している。また、第１のゲートが設けられる導電層と、ソース及びドレインが設けられる導電層とを接続するための開口部を、’ＣＯ’の符号を付して表している。また、第２のゲートが設けられる導電層を、’ＢＧ’の符号を付して表している。また、第１のゲートが設けられる導電層と、第２のゲートが設けられる導電層とを接続するための開口部を、’ＳＣ’の符号を付して表している。また図６では、上記実施の形態１で説明した各信号、入力電圧について図中併せて付している。
図７（Ａ）、（Ｂ）及び図８に示すトランジスタ１０１及びトランジスタ１０３Ｂは、デュアルゲート構造のトランジスタである。
トランジスタ１０１及びトランジスタ１０３Ｂは、基板４００上に設けられる第１のゲート電極として機能する導電層４０２と、基板４００及び導電層４０２上に形成されるゲート絶縁膜として機能する絶縁層４０４と、絶縁層４０４を介して、導電層４０２と重なる半導体層４０６と、半導体層４０６に接するソース電極又はドレイン電極として機能する導電層４０８とを有する。また、絶縁層４０４、半導体層４０６、及び導電層４０８上に、酸化物絶縁層４１０、酸化物絶縁層４１２、及び窒化物絶縁層４１４で構成されるゲート絶縁膜として機能する絶縁層４１６と、絶縁層４１６上に形成される第２のゲート電極として機能する導電層４１８とを有する。
容量素子１０２は、基板４００上に設けられる一方の電極として機能する導電層４０２と、基板４００及び導電層４０２上に形成される絶縁層４０４と、絶縁層４０４を介して、導電層４０２と重なる他方の電極として機能する半導体層４０６とを有する。
導電層４１８は、絶縁層４０４及び絶縁層４１６に設けられた開口部４２０において導電層４０２と接続する。導電層４０８は、絶縁層４０４に設けられた開口部４２２において導電層４０２と接続する。なお、導電層４１８は画素電極として機能する。
以下に、トランジスタ１０１、容量素子１０２及びトランジスタ１０３Ｂの構成の詳細について説明する。
基板４００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板４００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。なお、基板４００として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
導電層４０２は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電層４０２は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
絶縁層４０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、絶縁層４０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
半導体層４０６は、少なくともＩｎ若しくはＺｎを含む金属酸化物で形成され、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）等で形成される。
なお、半導体層４０６がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたときＩｎとＭの原子数比率は、好ましくは、Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
半導体層４０６は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ１０１及びトランジスタ１０３Ｂのオフ電流を低減することができる。
半導体層４０６の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
半導体層４０６がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。なお、成膜される半導体層４０６の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
半導体層４０６としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、半導体層４０６は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。
なお半導体層４０６を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある。または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、半導体層４０６は、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳは、多結晶構造、後述する微結晶構造、または非晶質構造と比較して最も欠陥準位密度が低い。
なお成膜される半導体層４０６は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。
導電層４０８は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁層４１６は、半導体層４０６に接する酸化物絶縁層４１０、酸化物絶縁層４１０に接する酸化物絶縁層４１２、酸化物絶縁層４１２に接する窒化物絶縁層４１４を有する。絶縁層４１６は、少なくとも、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁層を有することが好ましい。ここでは、酸化物絶縁層として、酸素を透過する酸化物絶縁層４１０を形成し、酸化物絶縁層４１２として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成し、窒化物絶縁層４１４として、水素及び酸素をブロックする窒化物絶縁膜を形成する。なお、ここでは、絶縁層４１６を３層構造としたが、適宜１層、２層、または４層以上とすることができる。なお、これらの場合、少なくとも、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を有することが好ましい。
酸化物絶縁層４１０は、酸素を透過する酸化物絶縁層である。このため、酸化物絶縁層４１０上に設けられる、酸化物絶縁層４１２から脱離する酸素を、酸化物絶縁層４１０を介して半導体層４０６に移動させることができる。また、酸化物絶縁層４１０は、後に形成する酸化物絶縁層４１２を形成する際の、半導体層４０６へのダメージ緩和膜としても機能する。
酸化物絶縁層４１０としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
また、酸化物絶縁層４１０は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、酸化物絶縁層４１０に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、酸化物絶縁層４１０における酸素の透過量が減少してしまうためである。
また、酸化物絶縁層４１０と半導体層４０６との界面における欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、半導体層４０６の欠陥に由来するｇ値が１．８９以上１．９６以下に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、さらには検出下限以下であることが好ましい。
酸化物絶縁層４１０に接するように酸化物絶縁層４１２が形成されている。酸化物絶縁層４１２は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
酸化物絶縁層４１２としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、酸化物絶縁層４１２は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、酸化物絶縁層４１２は、酸化物絶縁層４１０と比較して半導体層４０６から離れているため、酸化物絶縁層４１０より、欠陥密度が多くともよい。
窒化物絶縁層４１４は、少なくとも、水素及び酸素のブロッキング効果を有する。さらに、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する。絶縁層４１６に窒化物絶縁層４１４を設けることで、半導体層４０６からの酸素の外部への拡散と、外部から半導体層４０６への水素、水等の侵入を防ぐことができる。
窒化物絶縁層４１４としては、厚さが５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。
導電層４１８は、透光性を有する導電膜を用いる。透光性を有する導電膜は、インジウム錫酸化物（以下、ＩＴＯともいう。）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化ケイ素を含むインジウム錫酸化物等がある。
本実施の形態で説明する半導体装置の構成では、上記実施の形態１で説明したように、閾値電圧の制御と電流値の向上を両立し、信頼性と電気的特性に優れたトランジスタとした、新規な構成の半導体装置とすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明したオフ電流の低いトランジスタの、チャネル形成領域となる半導体層に用いることのできるＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。
微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図１１を用いて説明を行う。
図１１に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、容量型式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する例について、図９、図１０を用いて説明する。上述の実施の形態で説明した半導体装置は、閾値電圧の制御と電流値の向上を両立できるトランジスタであり、該半導体装置を具備する電子機器は、トランジスタ特性及び信頼性に優れた電子機器とすることができる。
なお半導体装置を適用できる電子機器の一例としては、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどを挙げることができる。
図９（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有する。表示部９６３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、トランジスタ特性及び信頼性に優れた表示部を具備する携帯型遊技機が実現される。
図９（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７、等を有することができる。表示部９６３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、トランジスタ特性及び信頼性に優れた表示部を具備するデジタルカメラが実現される。
図９（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、等を有することができる。表示部９６３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、トランジスタ特性及び信頼性に優れた表示部を具備するテレビ受像器が実現される。
図１０（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有することができる。表示部９６３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、トランジスタ特性及び信頼性に優れた表示部を具備するコンピュータが実現される。
次に、図１０（Ｂ）は携帯電話機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８等を有することができる。表示部９６３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、トランジスタ特性及び信頼性に優れた表示部を具備する携帯電話機が実現される。
次に、図１０（Ｃ）は電子ペーパー（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表示部９６３１、操作キー９６３５等を有することができる。表示部９６３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、トランジスタ特性及び信頼性に優れた表示部を具備する電子ペーパーが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する表示部が搭載されている。このため、このため、トランジスタ特性及び信頼性に優れた表示部を具備する電子機器が実現される。
ＣＬ 配線
ＣＬ１ 配線
ＣＬ２ 配線
ＶＣ 電圧
ＶＣ１ 電圧
ＶＣ２ 電圧
ＧＬ ゲート線
ＳＬ ソース線
ＧＯＵＴ＿ｎ ゲート線
ＧＯＵＴ＿１ ゲート線
Ｎ１ ノード
Ｎ２ ノード
ＳＲ パルス出力回路
ＳＲ＿ｎ パルス出力回路
ＳＲ＿１ パルス出力回路
ＳＲ＿２ パルス出力回路
ＶＲ ノード
ＶＳ ノード
ＶＢ バイアス電圧
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１０ 時刻
１０ 半導体装置
２０ 半導体装置
１０１ トランジスタ
１０２ 容量素子
１０３ スイッチ
１０３Ａ トランジスタ
１０３Ｂ トランジスタ
２００ 表示装置
２０１ 画素部
２０２ ゲート線駆動回路
２０３ ソース線駆動回路
２０４ コントロール回路
２０５ 画素
２１１ トランジスタ
２１２ 液晶素子
２１３ 容量素子
２２１ トランジスタ
２３０ 画素
２３１ トランジスタ
２３２ トランジスタ
２３３ ＥＬ素子
２４１ トランジスタ
２４２ 容量素子
２４３ トランジスタ
２５１ トランジスタ
２５２ 容量素子
２５３ トランジスタ
２６１ 回路
３０１ トランジスタ
３０２ トランジスタ
４００ 基板
４０２ 導電層
４０４ 絶縁層
４０６ 半導体層
４０８ 導電層
４１０ 酸化物絶縁層
４１２ 酸化物絶縁層
４１４ 窒化物絶縁層
４１６ 絶縁層
４１８ 導電層
４２０ 開口部
４２２ 開口部
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス

Claims (3)

  1. チャネル形成領域を間に挟んで設けられた第１のゲート及び第２のゲートを有するトランジスタを有し、
    前記第１のゲートに前記トランジスタをオフとする第１の電圧が印加される期間において、前記第２のゲートに閾値電圧を制御するための制御電圧が印加される期間を有し、
    前記第１のゲートに前記トランジスタをオンとする第２の電圧が印加される期間において、前記第２のゲートを電気的に浮遊状態とし、かつ、前記第２のゲートに前記第１のゲートの電圧の変化に応じた電圧を前記制御電圧に加えた電圧が印加される期間を有する、半導体装置。
  2. チャネル形成領域を間に挟んで設けられた第１のゲート及び第２のゲートを有するトランジスタを有し、
    前記第２のゲートは、前記第１のゲートに容量素子を介して電気的に接続されており、
    前記第１のゲートに前記トランジスタをオフとする第１の電圧が印加される期間において、前記第２のゲートに閾値電圧を制御するための制御電圧が印加される期間を有し、
    前記第１のゲートに前記トランジスタをオンとする第２の電圧が印加される期間において、前記第２のゲートを電気的に浮遊状態とし、かつ、前記第２のゲートに前記第１のゲートの電圧の変化に応じた電圧を前記制御電圧に加えた電圧が印加される期間を有する、半導体装置。
  3. 請求項１又は２において、
    前記トランジスタは、酸化物半導体をチャネル形成領域となる半導体層に用いた、半導体装置。
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