KR101850567B1 - 반도체 장치 - Google Patents

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Abstract

전력이 공급되지 않는 상황에서도 저장 데이터의 유지가 가능하고, 기입 횟수에도 제한이 없는, 새로운 구조의 반도체 장치를 제공한다. 반도체 장치는 제1 트랜지스터, 제2 트랜지스터, 및 제1 트랜지스터의 소스 영역 또는 드레인 영역과 제2 트랜지스터의 채널 형성 영역 사이에 제공된 절연층을 포함한다. 제1 트랜지스터와 제2 트랜지스터는 적어도 일부가 서로 중첩하도록 제공된다. 절연층과 제2 트랜지스터의 게이트 절연층은 다음 식: (ta/tb)×(εrb/εra) <0.1)을 충족시키는데, 여기서 ta는 게이트 절연층의 두께를 나타내고, tb는 절연층의 두께를 나타내며, εra는 게이트 절연층의 유전율을 나타내고, εrb는 절연층의 유전율을 나타낸다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 한 실시 형태는 반도체 소자를 이용한 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력의 공급이 중단되면 저장 데이터가 소실되는 휘발성 장치와, 전력이 공급되지 않은 경우에도 저장 데이터가 유지되는 불휘발성 장치의 2개의 카테고리로 광범위하게 분류된다.
휘발성 기억 장치의 대표적인 예로서는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자 내에 포함된 트랜지스터를 선택해서 용량 소자에 전하를 축적하는 방식으로 데이터를 기억한다.
상술한 원리로부터, DRAM로부터 데이터를 판독하면 용량 소자의 전하는 소실되기 때문에, 데이터의 판독 때마다, 다른 기입 동작이 필요해진다. 또한, 기억 소자 내에 포함된 트랜지스터가 오프 상태에서의 소스와 드레인 간의 리크 전류(즉, 오프 전류)를 갖기 때문에, 트랜지스터가 선택되지 않은 경우에서도 전하가 용량 소자 내외로 유입 또는 유출됨으로써, 데이터의 유지 기간이 짧게 된다. 따라서, 소정의 주기에서 다른 기입 동작 (리프레시 동작)이 필요해지고, 소비 전력을 충분히 저감하는 것은 어렵다. 또한, 전력의 공급이 중단되면 저장 데이터가 소실되기 때문에, 장기간 데이터를 유지하기 위해서는 자성 재료나 광학 재료를 사용하는 추가 기억 장치가 필요해진다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용해서 저장 데이터를 유지하기 때문에, 리프레시 동작이 불필요하다. 이는 SRAM이 DRAM보다 유리하다는 것을 의미한다. 그러나, 플립플롭 등의 회로를 이용하고 있기 때문에, 기억 용량당 단가가 높아진다. 또한, DRAM에서와 같이, 전력의 공급이 중단되면 SRAM의 저장 데이터가 소실된다.
불휘발성 기억 장치의 대표 예로서는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터 내의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고, 플로팅 게이트 내에 전하를 유지시킴으로써 데이터를 기억한다. 따라서, 플래시 메모리는 데이터의 유지 기간은 매우 길고 (거의 영구적), 휘발성 기억 장치에 필요한 리프레시 동작이 불필요하다는 이점을 포함하고 있다 (예를 들어, 특허 문헌 1 참조).
그러나, 기입 시에 발생하는 터널 전류에 의해, 기억 소자 내에 포함된 게이트 절연층이 열화하기 때문에, 소정 횟수의 기입 동작 후에 기억 소자는 그 기능을 중지한다. 이 문제의 악영향을 완화하기 위해서, 예를 들어, 각 기억 소자의 기입 횟수를 균일화하는 방법이 채택되는데, 이 경우 복잡한 주변 회로가 필요해진다. 또한, 이러한 방법의 채택은, 근본적인 수명의 문제를 해소하지 못한다. 즉, 플래시 메모리는 데이터가 빈번하게 재기입되는 용도에는 부적합하다.
또한, 플래시 메모리는 플로팅 게이트에 전하를 유지시키거나 그 전하를 제거하기 위해서 고전압을 필요로 하고, 고전압을 발생하는 회로도 필요하다. 또한, 전하의 유지 또는 제거하기 위해서는 비교적 긴 시간을 필요로 하기 때문에, 기입 및 소거 동작의 고속화가 쉽지 않다.
일본 특허 공개 소57-105889호 공보
상술한 문제를 감안하여, 본 발명의 한 실시 형태의 목적은 전력이 공급되지 않는 상황에서도 저장 데이터의 유지가 가능하고 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것이다. 다른 목적은 새로운 구조의 반도체 장치의 집적도를 높이는 것이다.
본 발명의 한 실시 형태에 따르면, 산화물 반도체, 특히 고순도화된 산화물 반도체를 이용해서 반도체 장치를 형성한다. 산화물 반도체를 이용해서 형성한 트랜지스터는 리크 전류가 매우 작기 때문에, 장기간에 걸쳐 데이터를 보유하는 것이 가능하다. 또한, 고순도화된 산화물 반도체를 이용하여 트랜지스터를 형성하는 경우에는, 리크 전류가 현저하게 낮아서, 매우 장기간에 걸쳐 데이터를 보유하는 것이 가능하게 된다.
보다 구체적으로는, 예를 들어 다음과 같은 구조를 채택할 수 있다.
본 발명의 한 실시 형태에 따르면, 반도체 장치는, 제1 채널 형성 영역, 제1 채널 형성 영역 위에 제공된 제1 게이트 절연층, 제1 채널 형성 영역과 중첩하도록 제1 게이트 절연층 위에 제공된 제1 게이트 전극, 및 제1 채널 형성 영역을 사이에 개재하여 제공된 소스 영역과 드레인 영역을 포함하는 제1 트랜지스터; 제2 채널 형성 영역, 제2 채널 형성 영역과 전기적으로 접속된 소스 전극과 드레인 전극, 제2 채널 형성 영역 위에 제공된 제2 게이트 전극, 및 제2 채널 형성 영역과 제2 게이트 전극 사이에 제공된 제2 게이트 절연층을 포함하는 제2 트랜지스터; 및 제2 채널 형성 영역과 소스 영역과 드레인 영역 중 하나 사이에 제공된 절연층을 포함하는 메모리 셀을 포함한다. 제1 트랜지스터와 제2 트랜지스터는 적어도 일부가 서로 중첩하도록 제공된다. 제2 게이트 절연층과 절연층은 하기 수학식 1을 충족한다.
[수학식 1]
Figure 112013005141616-pct00001
(수학식 1에서, ta는 제2 게이트 절연층의 두께를 나타내고, tb는 절연층의 두께를 나타내며, εra는 제2 게이트 절연층의 유전율을 나타내고, εrb는 절연층의 유전율을 나타낸다.)
본 발명의 다른 실시 형태에 따르면, 반도체 장치는 제1 채널 형성 영역, 제1 채널 형성 영역 위에 제공된 제1 게이트 절연층, 제1 채널 형성 영역과 중첩하도록 제1 게이트 절연층 위에 제공된 제1 게이트 전극, 및 제1 채널 형성 영역을 개재하여 제공된 소스 영역과 드레인 영역을 포함하는 제1 트랜지스터; 제2 채널 형성 영역, 제2 채널 형성 영역과 전기적으로 접속된 소스 전극과 드레인 전극, 제2 채널 형성 영역 위에 제공된 제2 게이트 전극, 및 제2 채널 형성 영역과 제2 게이트 전극 사이에 제공된 제2 게이트 절연층을 포함하는 제2 트랜지스터; 및 제2 채널 형성 영역과 소스 영역과 드레인 영역 중 하나 사이에 제공된 절연층을 포함하는 메모리 셀을 포함한다. 제1 트랜지스터와 제2 트랜지스터는 적어도 일부가 서로 중첩하도록 제공된다. 제2 게이트 절연층과 절연층은 하기 수학식 2를 충족한다.
[수학식 2]
Figure 112013005141616-pct00002
(수학식 2에서, ta는 제2 게이트 절연층의 두께를 나타내고, tb는 절연층의 두께를 나타내며, εra는 제2 게이트 절연층의 유전율을 나타내고, εrb는 절연층의 유전율을 나타내며, Vmax는 소스 영역 또는 드레인 영역의 전위를 나타내고, Vth는 제2 트랜지스터의 임계값 전압을 나타낸다.)
상기 구조에서, 제1 게이트 전극은 소스 전극 또는 드레인 전극에 전기적으로 접속되는 것이 바람직하다. 또한, 상기 구조에서, 소스 전극 또는 드레인 전극, 제2 게이트 절연층 및 도전층에 의해, 용량 소자가 구성되는 것이 바람직하다.
상기 구조에서, 제1 채널 형성 영역과 제2 채널 형성 영역은 다른 반도체 재료를 포함하는 것이 바람직하다. 또한, 상기 구조에서, 제2 채널 형성 영역은 산화물 반도체를 포함하는 것이 바람직하다.
상기 반도체 장치에서 산화물 반도체 재료를 이용해서 트랜지스터를 형성하더라도, 본 발명의 한 실시 형태는 산화물 반도체 재료를 이용하는 것에 한정되지 않는다는 점에 유의한다. 산화물 반도체 재료와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화 실리콘 등의 와이드 갭 재료 (구체적으로는, 에너지 갭 Eg이 3 eV보다 큰 반도체 재료)를 사용하는 것이 가능하다.
본 명세서 등에서, "위에" 및 "아래" 용어는 반드시 "바로 위에" 및 "바로 아래" 위치를 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극" 표현은 게이트 절연층과 게이트 전극 사이에 구성 요소를 제공하는 것을 제외하지 않는다. 또한, "위에" 및 "아래" 용어는 설명의 편의 때문에 이용하는 것에 불과하다.
본 명세서 등에서, "전극" 및 "배선" 용어는 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 이용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극" 또는 "배선" 용어는 복수의 "전극" 또는 "배선"이 일체로 형성되는 경우를 포함할 수 있다.
"소스" 및 "드레인"의 기능은 상이한 극성의 트랜지스터를 사용할 때나, 회로 동작에서 전류의 방향이 변화될 때에는 서로 교체되는 경우가 있다. 따라서, 본 명세서에서는, "소스"와 "드레인" 용어는 서로 교체될 수 있다.
본 명세서 등에서, "전기적으로 접속된" 용어는 부품들 간에 제공된 소정의 전기적 기능을 갖는 대상과의 접속을 의미한다는 점에 유의한다. 소정의 전기적 기능을 갖는 대상에 대해서는, 전기 신호의 송수신을 가능하게 하는 것이라면 특별히 제한을 받지 않는다.
"소정의 전기적 기능을 갖는 대상"의 예들은 전극 및 배선을 비롯해, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 각종 기능을 갖는 소자이다.
산화물 반도체를 포함하는 트랜지스터는 오프 전류가 매우 작기 때문에, 트랜지스터를 이용함으로써 매우 긴 시간 동안 저장 데이터를 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 긴 시간 동안 저장 데이터를 유지하는 것이 가능하다.
또한, 본 발명의 한 실시 형태에 따른 반도체 장치는 데이터의 기입에 높은 전압을 필요로 하지 않고, 소자의 열화가 문제가 되지 않는다. 예를 들어, 종래의 불휘발성 메모리에서 필요한, 부유 게이트에의 전자의 주입이나, 부유 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화는 발생하지 않는다. 즉, 본 발명의 한 실시 형태에 따른 반도체 장치는 종래의 불휘발성 메모리의 문제이었던, 기입 사이클의 횟수에 제한은 없으므로, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태 및 오프 상태에 따라서, 데이터가 기입되기 때문에, 고속 동작도 용이하게 실현할 수 있다. 또한, 데이터를 소거하기 위한 동작은 불필요하다.
산화물 반도체 이외의 재료를 포함하는 트랜지스터는 충분히 고속 동작이 가능하기 때문에, 트랜지스터를 산화물 반도체를 포함하는 트랜지스터와 조합해서 이용함으로써, 반도체 장치의 동작 (예를 들어, 데이터의 판독)을 충분히 고속으로 행할 수 있다. 또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속 동작이 요구되는 각종 회로(예를 들면, 논리 회로 및 구동 회로)를 적합한 방식으로 실현하는 것이 가능하다.
따라서, 산화물 반도체 이외의 반도체 재료를 포함하는 트랜지스터 (보다 광의로는, 충분한 고속 동작이 가능한 트랜지스터), 및 산화물 반도체를 포함하는 트랜지스터 (보다 광의로는, 오프 전류가 충분히 작은 트랜지스터)를 둘 다 구비함으로써, 새로운 특징을 포함하는 반도체 장치를 실현할 수 있다.
도 1의 (a) 및 (b)는 반도체 장치의 단면도 및 평면도.
도 2의 (a) 내지 (d)는 반도체 장치의 제조 공정을 도시하는 단면도.
도 3의 (a) 내지 (d)는 반도체 장치의 제조 공정을 도시하는 단면도.
도 4의 (a) 내지 (d)는 반도체 장치의 제조 공정을 도시하는 단면도.
도 5의 (a) 및 (b)는 반도체 장치의 제조 공정을 도시하는 단면도.
도 6의 (a) 및 (b)는 반도체 장치의 단면도 및 평면도.
도 7의 (a-1), (a-2) 및 (b)는 반도체 장치의 회로도.
도 8의 (a) 내지 (c)는 반도체 장치의 회로도.
도 9의 (a) 내지 (c)는 반도체 장치의 회로도.
도 10의 (a) 내지 (f)는 각각 반도체 장치를 포함하는 전자 기기를 설명하기 위한 도면.
본 발명의 실시 형태의 일례에 대해서, 도면을 이용해서 이하에 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다는 점에 유의한다. 따라서, 본 발명은 이하에 도시하는 실시 형태의 기재 내용에 한정해서 해석되지 않아야 한다.
도면 등에서 도시하는 각 구성의 위치, 크기, 범위 등은 이해를 쉽게 하기 위해서, 정확하게 그대로 나타내지 않는 경우가 있음을 주지해야 한다. 따라서, 본 발명의 한 실시 형태는 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
본 명세서 등에서 제1, 제2 및 제3 등의 서수는 구성 요소 간의 혼동을 피하기 위해 사용하는 것이며, 구성 요소의 수를 한정하는 용어는 아니다.
(제1 실시 형태)
본 실시 형태에서는, 본 발명의 한 실시 형태에 따른 반도체 장치의 구조 및 그 제조 방법에 대해서, 도 1의 (a) 및 (b), 도 2의 (a) 내지 (d), 도 3의 (a) 내지 (d), 도 4의 (a) 내지 (d), 도 5의 (a) 및 (b), 도 6의 (a) 및 (b), 도 7의 (a-1), (a-2) 및 (b)를 참조하여 설명한다.
<반도체 장치의 단면 구조 및 평면도>
도 1의 (a) 및 (b)는 반도체 장치의 구조의 일례다. 도 1의 (a)는 반도체 장치의 단면도이다. 도 1의 (b)는 반도체 장치의 평면도이다. 도 1의 (a)에서, 단면 A1-A2는 트랜지스터의 채널 길이 방향에 수직이고, 단면 B1-B2는 트랜지스터의 채널 길이 방향에 평행하다. 도 1의 (a) 및 (b)에 도시하는 반도체 장치는 하부에 제1 반도체 재료를 포함하는 트랜지스터(160), 및 상부에 제2 반도체 재료를 포함하는 트랜지스터(162)를 포함한다. 도 1의 (a) 및 (b)는 하나의 트랜지스터(160), 하나의 트랜지스터(162) 및 하나의 용량 소자(164)를 포함하는 반도체 장치를 도시하고; 대안으로, 반도체 장치는 복수의 트랜지스터(160), 복수의 트랜지스터(162) 및 복수의 용량 소자(164)를 포함해도 된다.
여기서, 제1 반도체 재료는 제2 반도체 재료와는 상이한 재료인 것이 바람직하다. 예를 들어, 제1 반도체 재료는 산화물 반도체 이외의 반도체 재료일 수 있고, 제2 반도체 재료는 산화물 반도체일 수 있다. 산화물 반도체 이외의 반도체 재료로서는 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소일 수 있고, 단결정인 것이 바람직하다. 대안으로, 유기 반도체 재료 등이 이용될 수 있다. 이러한 반도체 재료를 포함하는 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 포함하는 트랜지스터는 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
트랜지스터(160) 및 트랜지스터(162)는 n-채널형 트랜지스터 또는 p-채널형 트랜지스터 중 어느 것이나 이용할 수 있다. 여기에서는, 트랜지스터(160 및 162)가 n-채널형 트랜지스터인 경우를 설명한다. 본 발명의 한 실시 형태의 기술적인 특징은 데이터를 보유하기 위해서 산화물 반도체와 같이, 오프 전류를 충분히 저감할 수 있는 반도체 재료를 트랜지스터(162)에 이용한다는 점에 있다. 따라서, 재료나 반도체 장치의 구조 등의 구체적인 조건을 여기에서 주어진 것에 한정할 필요는 없다.
트랜지스터(160)는 반도체 재료(예를 들어, 실리콘)을 포함하는 기판(100)에 제공된 채널 형성 영역(116), 채널 형성 영역(116)을 사이에 개재하도록 제공된 불순물 영역들(120) (소스 영역과 드레인 영역이라고도 함), 불순물 영역들(120)에 접하는 금속 화합물 영역(124), 채널 형성 영역(116) 위에 제공된 게이트 절연층(108), 및 게이트 절연층(108) 위에 제공된 게이트 전극(110)을 포함한다. 또한, 도 1의 (a) 및 (b)에서, 명시적으로는 소스 전극 또는 드레인 전극이 제공되지 않은 소자를 도시하고 있지만, 편의상, 이러한 상태의 소자를 트랜지스터로 부르는 경우가 있다는 점에 유의한다. 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역 및 소스 전극은 "소스 전극"으로 통칭하고, 드레인 영역 및 드레인 전극은 "드레인 전극"으로 통칭하는 경우도 있다. 즉, 본 명세서에서, "소스 전극" 용어는 소스 영역을 포함할 수 있다.
트랜지스터(160)의 금속 화합물 영역(124)의 일부에는 전극(126)이 접속된다. 전극(126)은 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 제공되어 있고, 트랜지스터(160) 위에 절연층(128)이 제공된다. 고집적화를 실현하기 위해서는 도 1의 (a) 및 (b)에 도시하는 것과 같이, 트랜지스터(160)가 측벽 절연층을 갖지 않는 것이 바람직하다는 점에 유의한다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 측벽 절연층을 제공하고, 불순물 영역(120)은 측벽 절연층과 중첩하는 영역에 다른 불순물 농도를 갖는 불순물 영역을 포함할 수 있다.
트랜지스터(162)는 절연층(128) 등 위에 제공된 산화물 반도체층(144), 산화물 반도체층(144)에 전기적으로 접속되어 있는 소스/드레인 전극(142a 및 142b), 산화물 반도체층(144), 소스/드레인 전극(142a 및 142b)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 제공된 게이트 전극(148a)을 포함한다.
여기서, 트랜지스터(162)에 이용되는 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 고순도화되는 것이 바람직하다. 예를 들어, 산화물 반도체층(144) 내의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144) 내의 수소 농도는 2차 이온 질량 분석법(Secondary Ion Mass Spectrometry: SIMS)에 의해 측정되는 것임을 주지해야 한다. 산화물 반도체층(144) 내의 산소 결핍은 충분한 산소의 공급에 의해 저감되는 것이 바람직하다. 수소 농도가 충분히 저감되어서 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 내의 결함 준위가 저감되는 산화물 반도체층(144)의 캐리어 농도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널 폭(1 μm)당)는 100zA (1zA(젭토 암페아)은 1×10-21 A)이하, 바람직하게는 10zA 이하가 된다. 진성(i-형) 또는 실질적으로 진성이 되는 고순도화 산화물 반도체층(144)을 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)에서는 미세화에 기인하여 소자 간에 발생하는 리크 전류를 억제하기 위해서, 섬 형상으로 가공된 산화물 반도체층을 이용하고 있고, 대안으로, 섬 형상으로 가공되지 않은 산화물 반도체층을 채택할 수 있다. 산화물 반도체층을 섬 형상으로 가공하지 않은 경우에는, 가공 시의 에칭으로 인한 산화물 반도체층의 오염을 방지할 수 있다.
용량 소자(164)는 소스/드레인 전극(142a), 게이트 절연층(146) 및 도전층(148b)을 포함한다. 즉, 소스/드레인 전극(142a)은 용량 소자(164)의 한 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 전극으로서 기능하게 된다. 이러한 구조로 인해, 충분한 용량을 확보할 수 있다. 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 소스/드레인 전극(142a)과 도전층(148b) 간의 절연성을 충분히 확보할 수 있다. 대안으로, 용량이 필요하지 않은 경우에는 용량 소자(164)를 생략할 수 있다.
트랜지스터(162) 및 용량 소자(164)에서, 소스/드레인 전극(142a 및 142b)의 단부는 테이퍼(tapered)되는 것이 바람직하다는 점에 유의한다. 소스/드레인 전극(142a 및 142b)의 테이퍼 단부는 게이트 절연층(146)의 피복성을 향상시키고, 단속(disconnection)을 방지할 수 있다. 여기서, 테이퍼 각은 예를 들어, 30° 내지 60°이다. 테이퍼 각은 층의 단면 (즉, 기판의 표면에 직교하는 평면)에 수직한 방향으로부터 층을 관측할 때, 테이퍼 형상을 포함하는 층 (예를 들어, 소스/드레인 전극(142a))의 측면 및 저면에 의해 형성된 경사각이라는 점에 유의한다.
트랜지스터(162) 및 용량 소자(164)의 위에는 절연층(150) 및 절연층(152)이 제공된다. 게이트 절연층(146), 절연층(150), 절연층(152) 등에 형성된 개구에는 전극(154)이 제공된다. 절연층(152) 위에는 전극(154)에 접속된 배선(156)이 형성된다. 배선(156)은 한 메모리 셀과 다른 메모리 셀을 접속한다. 도 1의 (a) 및 (b)에서는 전극(126) 및 전극(154)을 통해 금속 화합물 영역(124), 소스/드레인 전극(142b) 및 배선(156)을 서로 접속하고 있지만, 본 발명의 한 실시 형태는 이에 한정되지 않는다는 점에 유의한다. 예를 들어, 소스/드레인 전극(142b)은 금속 화합물 영역(124)에 직접 접촉할 수 있다. 대안으로, 배선(156)은 소스/드레인 전극(142b)에 직접 접촉할 수 있다.
도 1의 (a) 및 (b)에서, 금속 화합물 영역(124)을 소스/드레인 전극(142b)에 접속하는 전극(126)과, 소스/드레인 전극(142b)을 배선(156)에 접속하는 전극(154)은 서로 겹치고 있다. 즉, 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능하는 전극(126)과 트랜지스터(162)의 소스/드레인 전극(142b)이 접하는 영역은, 트랜지스터(162)의 소스/드레인 전극(142b)과 전극(154)이 접하는 영역과 겹치고 있다. 이러한 평면 레이아웃을 채택함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
도 1의 (a) 및 (b)에서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 서로 중첩하도록 제공된다. 또한, 트랜지스터(162) 및 용량 소자(164)는 트랜지스터(160)와 중첩하도록 제공된다. 예를 들어, 용량 소자(164)의 도전층(148b)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩되도록 제공된다. 이러한 평면 레이아웃을 채택함으로써, 고집적화를 실현할 수 있다. 예를 들어, 최소 가공 치수를 F로 하면, 메모리 셀의 면적을 15F2 내지 25F2로 하는 것이 가능하다.
트랜지스터(160)와 트랜지스터(162)가 적어도 일부 서로 중첩하도록 제공되는 경우에, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다는 점에 유의한다. 여기서 말하는 백 게이트 전극은 산화물 반도체층(144)의 채널 형성 영역을 사이에 두고 게이트 전극(148a)의 반대측에 제공된 의사(pseudo) 백 게이트 전극을 말한다. 즉, 트랜지스터(160)의 소스 영역 또는 드레인 영역에 플러스 전위가 부여되고, 그 플러스 전위가 백 게이트 전극에 의해 설정되는 임계값 전압 Vth(back)을 초과하게 되면, 트랜지스터(162)는 온이 되어버린다. 트랜지스터(160)의 소스 영역 또는 드레인 영역에 부여된 플러스 전위가 트랜지스터(162)를 턴 온시키지 않을 정도의 레벨인 경우에도, 트랜지스터(162)의 임계값 전압 Vth은 마이너스로 (노멀리-온(normally-on) 측으로 시프트됨) 시프트된다. 예를 들어, 반도체 장치의 판독 동작에서, 트랜지스터(160)의 소스 영역 또는 드레인 영역에 플러스 전위가 부여될 경우, 트랜지스터(162)의 임계값 전압 Vth은 마이너스로 (노멀리-온 측으로 시프트됨) 시프트되고, 트랜지스터(162)의 리크 전류가 증가하는데, 이는 전하 유지 특성의 열화를 야기할 수 있다. 그 결과, 메모리 유지 특성이 열화될 수 있다. 메모리 유지 특성은 메모리의 데이터 유지 특성을 나타낸다는 점에 유의한다.
트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능하는 요인은 예를 들어, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 산화물 반도체층(144)의 채널 형성 영역 사이에 제공되는 절연층(128)의 두께 및 유전율이다. 절연층(128)의 두께가 너무 얇으면, 트랜지스터(160)의 소스 영역 또는 드레인 영역의 전위가 산화물 반도체층(144)에 미치는 영향이 커져 버린다. 절연층(128)의 유전율이 너무 높으면, 트랜지스터(160)의 소스 영역 또는 드레인 영역의 전위가 산화물 반도체층(144)에 미치는 영향도 커져 버린다.
따라서, 트랜지스터(162)의 백 게이트 전극으로서 트랜지스터(160)의 소스 영역 또는 드레인 영역의 영향을 저감하기 위해서는, 절연층(128)을 트랜지스터(162)의 게이트 절연층(146)의 두께로 환산하는 하기의 수학식 1을, 트랜지스터(162)의 절연층(128)과 게이트 절연층(146)이 충족시키는 것이 바람직하다.
[수학식 1]
Figure 112013005141616-pct00003
(수학식 1에서, ta는 게이트 절연층(146)의 두께를 나타내고, tb는 절연층(128)의 두께를 나타내고, εra는 게이트 절연층(146)의 유전율을 나타내고, εrb는 절연층(128)의 유전율을 나타냄을 주지해야 한다.)
상기 수학식 1을 충족하면, 트랜지스터(160)의 소스 영역 또는 드레인 영역의 전위가 산화물 반도체층(144)에 미치는 영향은 트랜지스터(162)의 게이트 전극이 산화물 반도체층(144)에 미치는 영향의 10분의 1 미만으로 된다. 즉, 트랜지스터(160)의 소스 영역 또는 드레인 영역의 전위가 산화물 반도체층(144)에 미치는 영향을 매우 작게 하는 것이 가능하여, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 실질적으로 백 게이트 전극으로서 기능하지 않게 된다.
트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 미치는 영향을 저감하기 위한 다른 바람직한 조건에 대해서 설명한다. 트랜지스터(162)를 포함하는 메모리 셀이 데이터를 유지하거나 (예를 들어, 반도체 장치의 기입 동작에서 메모리 셀이 선택되지 않았을 경우), 데이터를 판독하는 경우, 트랜지스터(160)의 소스 영역 또는 드레인 영역에는 최대 전압 Vmax가 부여된다고 가정한다. 그 경우, 트랜지스터(162)의 임계값 전압 Vth은 마이너스로 (노멀리-온 측으로 시프트됨) 시프트하고; 트랜지스터(162)의 임계값 전압 Vth이 마이너스가 되면, 메모리 셀의 전하 유지 특성은 현저하게 저하되어 버린다. 즉, 트랜지스터(162)의 임계값 전압 Vth이 플러스인 것이 바람직한 조건이라고 할 수 있다.
트랜지스터(160)의 소스 영역 또는 드레인 영역의 전위가 0V로부터 Vmax로 변화되었을 때, 트랜지스터(162)의 임계값 전압의 시프트 범위는 대부분의 경우에는 하기의 수학식 2로 나타낸다.
[수학식 2]
Figure 112013005141616-pct00004
따라서, 트랜지스터(160)의 소스 영역 또는 드레인 영역의 전위가 0V로부터 Vmax로 변화되어도, 트랜지스터(162)의 임계값 전압 Vth가 플러스로 유지되기 위해서는 하기의 수학식 3을 충족하면 된다.
[수학식 3]
Figure 112013005141616-pct00005
물론, 전위 Vmax는 회로 구성이나 구동 방법에 의존하고; 전위 Vmax는 대표적으로 판독 동작에서 사용하는 전원 전위다. 대안으로, 플로팅 게이트부 FG에 공급된 전위가 트랜지스터(160)의 소스 영역 또는 드레인 영역에도 공급되는 경우가 있는데, 그 경우, 플로팅 게이트부 FG에 공급된 최대 전위가 전위 Vmax가 되는 경우가 있다.
수학식 1 또는 수학식 3을 충족시키면, 트랜지스터(160)의 소스 영역 또는 드레인 영역은 실질적으로 트랜지스터(162)의 백 게이트 전극으로서 기능하지 않게 된다. 다시 말하면, 트랜지스터(162)의 임계값 전압의 시프트는 충분히 억제될 수 있다. 따라서, 반도체 장치의 메모리 유지 특성을 향상시킬 수 있다.
<반도체 장치의 제조 방법>
그 다음에, 반도체 장치의 제조 방법의 일례에 대해서 설명한다. 먼저, 이하에서는 하부의 트랜지스터(160)의 제조 방법에 대해서, 도 2의 (a) 내지 (d) 및 도 3의 (a) 내지 (d)를 참조하여 설명한다. 그 다음, 상부의 트랜지스터(162) 및 용량 소자(164)의 제조 방법에 대해서, 도 4의 (a) 내지 (d) 및 도 5의 (a) 및 (b)를 참조하여 설명한다.
<하부의 트랜지스터의 제조 방법>
하부의 트랜지스터(160)의 제조 방법에 대해서, 도 2의 (a) 내지 (d) 및 도 3의 (a) 내지 (d)를 참조하여 설명한다.
우선, 반도체 재료를 포함하는 기판(100)을 준비한다. 반도체 재료를 포함하는 기판으로서는, 실리콘, 탄화 실리콘 등의 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등의 화합물 반도체 기판; SOI 기판 등을 사용할 수 있다. 여기에서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 이용하는 경우의 일례에 대해서 설명한다. 일반적으로 "SOI 기판" 용어는 절연 표면 위에 실리콘 반도체층이 제공되는 구조의 기판을 의미한다는 점에 유의한다. 본 명세서 등에서는, "SOI 기판" 용어는 또한 절연 표면 위에 실리콘 이외의 재료를 사용하여 형성된 반도체층이 제공되는 구조의 기판도 그 범주에 포함하는 것으로 한다. 즉, "SOI 기판" 내에 포함된 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판은 글래스 기판 등의 절연 기판 위에 절연층을 개재한 채로 반도체층이 제공된 구조를 갖는 기판일 수 있다.
반도체 재료를 포함하는 기판(100)으로서, 실리콘 등의 단결정 반도체 기판은 반도체 장치의 판독 동작을 고속화할 수 있기 때문에 바람직하다.
기판(100) 위에는 소자 분리 절연층을 형성하기 위한 마스크로서의 역할을 하는 보호층(102)을 형성한다 (도 2의 (a) 참조). 보호층(102)으로서는 예를 들어, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 사용하여 형성된 절연층을 이용할 수 있다. 이 단계의 전후에서, 트랜지스터의 임계값 전압을 제어하기 위해서, n-형의 도전성을 부여하는 불순물 원소 또는 p-형의 도전성을 부여하는 불순물 원소를 기판(100)에 첨가할 수 있다는 점에 유의한다. 실리콘이 반도체로서 사용되는 경우에, n-형의 도전성을 부여하는 불순물 원소로서는 예를 들어, 인, 비소 등을 이용할 수 있다. 한편, p-형의 도전성을 부여하는 불순물 원소로서는 붕소, 알루미늄, 갈륨 등을 이용할 수 있다.
그 다음에, 마스크로서 보호층(102)을 이용하여 에칭을 행함으로써, 보호층(102)으로 피복되지 않은 기판(100)의 일부 (즉, 노출된 영역의 기판(100))를 제거한다. 따라서, 다른 반도체 영역으로부터 분리되는 반도체 영역(104)이 형성된다 (도 2의 (b) 참조). 에칭으로서는, 건식 에칭을 이용하는 것이 적합하지만, 습식 에칭을 이용할 수 있다. 에칭 가스 또는 에칭 액에 대해서는 에칭될 층의 재료에 따라 적절히 선택할 수 있다.
그 다음, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)과 중첩하는 영역의 절연층을 선택적으로 제거하여, 소자 분리 절연층(106)을 형성한다 (도 2의 (c) 참조). 절연층은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등을 이용하여 형성된다. 절연층의 제거 방법으로서는, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 등의 연마 처리나 에칭 처리 중 소정의 것을 채택할 수 있다. 반도체 영역(104)의 형성 후, 또는 소자 분리 절연층(106)의 형성 후에는 보호층(102)을 제거한다는 점에 유의한다.
여기서, CMP 처리는 피가공물의 표면을 기준으로 사용하여, 그 표면을 화학적·기계적인 복합 작용에 의해 평탄화하는 방법이다. 보다 구체적으로, CMP 처리는 연마 스테이지에 연마포를 부착하고, 피가공물과 연마포 사이에 슬러리((연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜서, 슬러리와 피가공물의 표면 사이에서의 화학 반응과, 연마포를 이용한 피가공물과의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
소자 분리 절연층(106)은 예를 들어, 절연층을 선택적으로 제거하는 것 외에, 산소의 도입에 의해 절연 영역을 형성하는 것에 의해 형성될 수 있다는 점에 유의한다.
그 다음에, 반도체 영역(104)의 표면에 절연층을 형성하고, 이 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은 후에 게이트 절연층이 되는 것이며, 예를 들어, 반도체 영역(104) 표면의 열처리 (예를 들면, 열 산화 처리나 열 질화 처리)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 채택할 수 있다. 고밀도 플라즈마 처리는 예를 들어, He, Ar, Kr 또는 Xe 등의 희가스, 산소, 산화 질소, 암모니아, 질소 및 수소 등에서 소정의 가스의 혼합 가스를 이용해서 행할 수 있다. 물론, CVD법, 스퍼터링법 등을 이용해서 절연층을 형성할 수 있다. 절연층은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0,y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 막의 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 절연층의 두께는 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 포함하는 층은 알루미늄, 구리, 티탄, 탄탈 또는 텅스텐 등의 금속 재료를 이용해서 형성할 수 있다. 다결정 실리콘 등의 반도체 재료를 이용하여, 도전 재료를 포함하는 층을 형성할 수 있다. 도전 재료를 포함하는 층의 형성 방법에는 특별히 제한되는 것은 없고, 증착법, CVD법, 스퍼터링법 및 스핀 코팅법 등의 각종 성막 방법을 채택할 수 있다. 본 실시 형태에서는 도전 재료를 포함하는 층을, 금속 재료를 이용해서 형성하는 경우의 일례에 대해서 도시하는 것이라는 점에 유의한다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여, 게이트 절연층(108) 및 게이트 전극(110)을 형성한다 (도 2의 (c) 참조).
그 다음에, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가하여, 채널 형성 영역(116) 및 불순물 영역(120)을 형성한다 (도 2의 (d) 참조). 여기서는 n-형 트랜지스터를 형성하기 위해서 인 또는 비소를 첨가하고; p-형 트랜지스터를 형성하는 경우에는 붕소(B) 또는 알루미늄(Al) 등의 불순물 원소를 첨가한다는 점에 유의한다. 여기서, 첨가된 불순물의 농도는 적절히 설정할 수 있고; 반도체 소자의 크기가 매우 작아지는 경우에는 그 농도를 높게 하는 것이 바람직하다.
게이트 전극(110)의 주위에 측벽 절연층을 형성하여, 불순물 원소가 다른 농도로 첨가되는 불순물 영역을 형성할 수 있다는 점에 유의한다.
그 다음에, 게이트 전극(110), 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다 (도 3의 (a) 참조). 금속층(122)은 진공 증착법, 스퍼터링법 및 스핀 코팅법 등의 각종 성막 방법을 이용해서 형성할 수 있다. 금속층(122)은 반도체 영역(104) 내에 포함된 반도체 재료와 반응하여 저저항 금속 화합물이 되는 금속 재료를 이용해서 형성하는 것이 바람직하다. 이러한 금속 재료의 예로서는, 티탄, 탄탈, 텅스텐, 니켈, 코발트 및 백금이 있다.
그 다음, 열처리를 실시하여, 상기 금속층(122)과 반도체 재료를 반응시킨다. 따라서, 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다 (도 3의 (a) 참조). 게이트 전극(110)이 다결정 실리콘 등을 이용하는 형성되는 경우에, 게이트 전극(110) 중에서 금속층(122)과 접하는 영역에도, 금속 화합물 영역이 형성된다는 점에 유의한다.
상기 열처리로서는 예를 들어, 플래시 램프(flash lamp)의 조사에 의한 열처리를 채택할 수 있다. 물론 다른 열처리 방법을 이용해도 좋지만, 금속 화합물의 형성에 관한 화학 반응의 제어성을 향상시키기 위해서는 매우 짧은 시간 동안의 열처리를 실현할 수 있는 방법을 이용하는 것이 바람직하다. 금속 화합물 영역은 금속 재료와 반도체 재료와의 반응에 의해 형성되며, 충분히 높은 도전성을 갖는다는 점에 유의한다. 금속 화합물 영역의 형성은, 전기 저항을 충분히 감소시키고, 소자 특성을 향상시킬 수 있다. 금속 화합물 영역(124)을 형성한 후에는 금속층(122)을 제거한다는 점에 유의한다.
그 다음, 금속 화합물 영역(124)의 일부와 접하는 영역에 전극(126)을 형성한다 (도 3의 (b) 참조). 전극(126)은 예를 들어, 도전 재료를 포함하는 층을 형성한 후에, 이 층을 선택적으로 에칭함으로써 형성된다. 도전 재료를 포함하는 층은 알루미늄, 구리, 티탄, 탄탈 또는 텅스텐 등의 금속 재료를 이용해서 형성할 수 있다. 다결정 실리콘 등의 반도체 재료를 이용하여, 도전 재료를 포함하는 층을 형성할 수 있다. 도전 재료를 포함하는 층을 형성 방법에는 특별한 제한은 없고, 증착법, CVD법, 스퍼터링법 및 스핀 코팅법 등의 각종 성막 방법을 이용할 수 있다.
그 다음에, 상술한 단계에서 형성된 구성 요소를 덮도록 절연층(128)을 형성한다 (도 3의 (c) 참조). 절연층(128)은 산화 실리콘, 산화 질화 실리콘, 질화 실리콘 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 특히, 절연층(128)에 저유전율 재료(low-k 재료)를 이용하는 것이 바람직한데, 그 이유는 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감하는 것이 가능하기 때문이다. 절연층(128)은 이들 재료를 사용하여 형성된 다공성 절연층일 수 있다는 점에 유의한다. 다공성 절연층이 밀도 높은 절연층과 비교해서 유전율이 낮기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 대안으로, 절연층(128)은 폴리이미드 또는 아크릴 등의 유기 절연 재료를 이용해서 형성하는 것도 가능하다. 여기에서는 절연층(128)이 단층 구조를 갖더라도, 본 발명의 한 실시 형태는 이에 한정되지 않는다. 절연층(128)은 2층 이상의 적층 구조를 가질 수 있다. 3층 구조를 채택하는 경우에는, 예를 들어 절연층(128)은 산화 질화 실리콘층, 질화 산화 실리콘층 및 산화 실리콘층의 적층 구조를 가질 수 있다.
대안으로, 전극(126)은 절연층(128)을 형성한 후에, 절연층(128) 내에 형성되는 개구를 금속 화합물 영역(124)에 도달하게 될 때까지 매립하도록 형성될 수 있다.
이 경우, 예를 들어, 개구를 포함하는 영역에 PVD법에 의해 얇은 티탄막을 형성하고, CVD법에 의해 얇은 질화 티탄막을 형성한 후에, 개구를 매립하도록 텅스텐 막을 형성하는 방법을 사용할 수 있다. 여기서, PVD법에 의해 형성된 티탄막은 티탄막이 형성되는 표면 위에 형성된 산화막 (예를 들면, 자연 산화막)을 환원하여, 하부 전극 등 (여기에서는, 금속 화합물 영역(124))과의 접촉 저항을 저감시키는 기능을 포함한다. 티탄막의 형성 후에 형성된 질화 티탄막은 도전성 재료의 확산을 억제하는 배리어 기능을 갖춘다. 티탄, 질화 티탄 등의 배리어막을 형성한 후에, 도금에 의해 구리막을 형성할 수 있다.
이상의 단계들을 통해, 반도체 재료를 포함하는 기판(100)을 이용하여 트랜지스터(160)가 형성된다 (도 3의 (c) 참조). 이러한 트랜지스터(160)는 고속 동작이 가능하다. 따라서, 트랜지스터를 판독용 트랜지스터로서 이용함으로써, 데이터의 판독을 고속으로 행할 수 있다.
그 후, 트랜지스터(162) 및 용량 소자(164)의 형성 전의 처리로서, 절연층(128)에 CMP 처리를 실행하여, 게이트 전극(110) 및 전극(126)의 상면을 노출시킨다 (도 3의 (d) 참조). 게이트 전극(110) 및 전극(126)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용하는 것도 가능하고; 트랜지스터(162)의 특성을 향상시키기 위해서, 절연층(128)의 표면을 가능한 한 평탄하게 해 두는 것이 바람직하다.
상기 단계의 전후로는, 추가 전극, 배선, 반도체층 또는 절연층을 형성하는 단계가 수행될 수 있다는 점을 주지해야 한다. 예를 들어, 절연층 및 도전층이 적층되는 다층 배선 구조가 배선 구조로서 채택되면, 고도로 집적화한 반도체 장치를 제공할 수 있다.
<상부의 트랜지스터의 제조 방법>
그 다음에, 상부의 트랜지스터(162) 및 용량 소자(164)의 제조 방법에 대해서, 도 4의 (a) 내지 (d) 및 도 5의 (a) 및 (b)를 참조하여 설명한다.
우선, 게이트 전극(110), 전극(126), 절연층(128) 등 위에 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여, 산화물 반도체층(144)을 형성한다 (도 4의 (a) 참조). 산화물 반도체층을 형성하기 전에, 게이트 전극(110), 전극(126) 및 절연층(128) 위에, 베이스로서 기능하는 절연층을 형성할 수 있다는 점을 주지해야 한다. 절연층은 스퍼터링법 등의 PVD법, 또는 플라즈마 CVD법 등의 CVD법을 이용해서 형성할 수 있다.
산화물 반도체층에 이용된 재료로서는, 예를 들어 소정의 다음 산화물 반도체를 사용할 수 있다: 사원계 금속 산화물인 In-Sn-Ga-Zn-O계의 산화물 반도체; 삼원계 금속 산화물인 In-Ga-Zn-O계의 산화물 반도체, In-Sn-Zn-O계의 산화물 반도체, In-Al-Zn-O계의 산화물 반도체, Sn-Ga-Zn-O계의 산화물 반도체, Al-Ga-Zn-O계의 산화물 반도체, 및 Sn-Al-Zn-O계의 산화물 반도체; 이원계 금속 산화물인 In-Zn-O계의 산화물 반도체, Sn-Zn-O계의 산화물 반도체, Al-Zn-O계의 산화물 반도체, Zn-Mg-O계의 산화물 반도체, Sn-Mg-O계의 산화물 반도체, In-Mg-O계의 산화물 반도체, 및 In-Ga-O계의 산화물 반도체; 일원계 금속 산화물인 In-O계의 산화물 반도체, Sn-O계의 산화물 반도체, 및 Zn-O계의 산화물 반도체. 또한, 상기의 재료는 SiO2을 포함할 수 있다. 여기서, 예를 들어, In-Ga-Zn-O계의 재료는 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물을 의미하며, 그 조성비에 대해서는 특별히 한정하지 않는다. 또한, In-Ga-Zn-O계의 산화물 반도체는 In, Ga 및 Zn 이외의 원소를 포함할 수 있다.
산화물 반도체층으로서, 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용하는 박막이 사용될 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga와 Al, Ga와 Mn, 또는 Ga와 Co일 수 있다.
산화물 반도체로서 In-Ga-Zn-O계의 재료를 이용하는 경우, 타겟으로서는 예를 들어, 조성비가 In2O3:Ga2O3:ZnO = 1:1:1 [몰비]인 산화물 타겟을 이용할 수 있다. 타겟의 재료 및 조성비를 상기에 한정할 필요가 없다는 점을 주지해야 한다. 예를 들어, In2O3:Ga2O3:ZnO = 1:1:2 [몰비]의 조성비를 갖는 타겟을 이용할 수도 있다.
산화물 반도체로서 In-Zn-O계의 재료를 이용하는 경우, 타겟의 조성비는 원자수비가, In:Zn = 50:1 내지 1:2 (몰비로 환산하면, In2O3:ZnO = 25:1 내지 1:4), 바람직하게는 In:Zn = 20:1 내지 1:1 (몰비로 환산하면, In2O3:ZnO = 10:1 내지 1:2), 더욱 바람직하게는 In:Zn = 15:1 내지 1.5:1 (몰비로 환산하면, In2O3:ZnO = 15:2 내지 3:4)이다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 이용된 타겟이 원자수비가 In:Zn:O = X:Y:Z 일 때, Z>1.5X+Y의 관계를 만족시킨다.
타겟의 충전율은 90% 내지 100%이고, 바람직하게는 95% 내지 99.9%이다. 충전율이 높은 타겟을 이용함으로써, 치밀한 산화물 반도체층이 성막될 수 있다.
산화물 반도체층의 두께는 3nm 이상 30nm 이하로 하는 것이 바람직하다. 이는 산화물 반도체층을 너무 두껍게 하면 (예를 들어, 두께를 50nm 이상), 트랜지스터가 노멀리 온 되어버리기 때문이다.
산화물 반도체층은 수소, 물, 수산기 또는 수소화물 등의 불순물이 산화물 반도체층에 혼입되기 어려운 방법으로 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체층은 스퍼터링법 등을 이용해서 형성할 수 있다.
본 실시 형태에서는, 산화물 반도체층은 In-Ga-Zn-O계의 산화물 타겟을 이용하여 스퍼터링법에 의해 형성된다.
성막의 분위기는 희가스 (대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스와 산소의 혼합 분위기일 수 있다. 또한, 산화물 반도체층에 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 분위기를 채택하는 것이 바람직하다.
예를 들어, 산화물 반도체층은 다음과 같이 형성할 수 있다.
우선, 감압 상태로 유지된 성막 챔버 내에 기판을 유지한 다음, 기판 온도가 200℃ 초과 500℃이하, 바람직하게는 300℃ 초과 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하로 되도록 가열한다.
그 다음, 성막 챔버 내의 잔류 수분을 제거하면서, 수소, 물, 수산기 또는 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하고, 상기 타겟을 이용해서 기판 위에 산화물 반도체층을 성막한다. 성막 챔버 내의 잔류 수분을 제거하기 위해서는, 크라이오 펌프(cryopump), 이온 펌프(ion pump) 또는 티타늄 서브리메이션 펌프(titanium sublimation pump) 등의 흡착형 진공 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단은 콜드 트랩(cold trap)이 제공된 터보 펌프일 수 있다. 크라이오 펌프를 이용해서 배기되는 성막 챔버 내에서, 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물 (바람직하게는, 탄소 원자를 포함하는 화합물도 포함) 등이 제거됨으로써, 성막 챔버 내에서 형성된 산화물 반도체층 내에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도가 저감될 수 있다.
성막 중에 기판 온도가 저온 (예를 들어, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입할 수 있기 때문에, 기판을 상술한 범위의 온도로 가열하는 것이 바람직하다. 기판이 상술한 온도로 가열된 상태에서 산화물 반도체층을 형성하면, 기판 온도는 고온이기 때문에, 수소 결합은 열에 의해 절단되어, 수소 원자를 포함하는 물질이 산화물 반도체층 내에 받아들여지기 어려워진다. 따라서, 기판이 상술한 온도로 가열된 상태에서 산화물 반도체층을 형성함으로써, 산화물 반도체층 내에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서, 기판과 타겟의 사이와의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소 (산소 유량 비율이 100%) 분위기로 한다. 펄스 직류 전원을 이용하는 것이 바람직한데, 그 이유는 성막 시에 발생하는 분말형 물질(입자 또는 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 될 수 있기 때문이라는 점에 유의한다.
산화물 반도체층을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행함으로써, 산화물 반도체층이 형성될 표면 위에 부착되어 있는 분말형 물질(입자 또는 먼지라고도 함)을 제거하는 것이 바람직하다는 점에 유의한다. 역 스퍼터링은 기판측에 전압을 인가하여, 기판 근방에 플라즈마를 형성함으로써, 기판의 표면을 개질하는 방법이다. 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 이용할 수 있다는 점에 유의한다.
산화물 반도체층은 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 이 산화물 반도체층을 에칭함으로써 가공될 수 있다. 마스크는 포토리소그래피, 잉크젯트법 등의 방법을 이용해서 형성할 수 있다. 산화물 반도체층의 에칭에서는, 습식 에칭 또는 건식 에칭 중 어느 것이든 채택할 수 있다. 물론, 이들을 조합해서 이용할 수 있다.
그 후, 산화물 반도체층(144)에 대하여, 열처리(제1 열처리)를 행할 수 있다. 열처리를 행함으로써, 산화물 반도체층(144) 내에서 수소 원자를 포함하는 물질을 더 제거하여, 산화물 반도체층(144)의 구조를 개선하고, 에너지 갭 내의 결함 준위를 저감할 수 있다. 열처리는 불활성 가스 분위기하에서, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 왜곡 점 미만에서 행해진다. 불활성 가스 분위기는 질소 또는 희가스 (예를 들면, 헬륨, 네온 또는 아르곤)를 주성분으로 포함하며, 물, 수소 등을 포함하지 않는 분위기인 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상 (즉, 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
열처리는 예를 들어, 다음의 방식으로 실행될 수 있다: 저항 발열체 등을 포함하는 전기로에 피가열물을 도입하고, 질소 분위기하에서, 450℃로, 1시간 동안 가열한다. 산화물 반도체층(144)은 열 처리 중에 대기에 노출되지 않게 하여, 물과 수소의 혼입이 발생하지 않도록 한다.
상술한 열처리는 수소, 물 등을 제거하는 효과가 있기 때문에, 탈수화 처리, 탈수소화 처리 등이라고도 할 수 있다. 이 열처리는 예를 들어, 산화물 반도체층을 섬 형상으로 가공하기 전에, 또는 게이트 절연층의 형성 후에 행하는 것도 가능하다. 이러한 탈수화 처리 또는 탈수소화 처리는 일 회 또는 복수 회 행해질 수 있다.
그 다음에, 산화물 반도체층(144) 등 위에, 소스 전극 및 드레인 전극 (배선도 포함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여, 소스/드레인 전극(142a 및 142b)을 형성한다 (도 4의 (b) 참조).
도전층은 PVD법 또는 CVD법을 이용해서 형성할 수 있다. 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴 및 텅스텐으로부터 선택된 원소; 소정의 이들 원소를 성분으로 포함하는 합금 등을 이용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐으로부터 선택된 한 재료, 또는 소정의 이들 재료 중 조합된 재료를 이용할 수 있다.
도전층은 단층 구조 또는 2층 이상의 적층 구조일 수 있다. 예를 들어, 도전층은 티탄막이나 질화 티탄막의 단층 구조; 실리콘을 포함하는 알루미늄 막의 단층 구조; 알루미늄 막 위에 티탄막이 적층된 2층 구조; 질화 티탄막 위에 티탄막이 적층된 2층 구조; 또는 티탄막, 알루미늄막 및 티탄막이 이 순서대로 적층된 3층 구조를 가질 수 있다. 도전층이 티탄막이나 질화 티탄막의 단층 구조인 경우에는, 테이퍼(taper) 형상을 갖는 소스/드레인 전극(142a 및 142b)으로 도전층을 가공하기가 용이하다는 장점이 있다는 점에 유의한다.
대안으로, 도전층은 도전성 금속 산화물을 이용해서 형성할 수 있다. 도전성 금속 산화물은 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐과 산화 주석의 합금(In2O3-SnO2, ITO로 약기), 산화 인듐과 산화 아연의 합금(In2O3-ZnO), 또는 실리콘 또는 산화 실리콘을 포함하는 소정의 이들 금속 산화물 재료일 수 있다.
도전층은 소스/드레인 전극(142a 및 142b)의 단부가 테이퍼 형상으로 되도록 에칭되는 것이 바람직하다. 여기서, 테이퍼 각은 예를 들어, 30°이상 60°이하인 것이 바람직하다. 소스/드레인 전극(142a 및 142b)의 단부를 테이퍼 형상이 되도록 에칭하면, 후에 형성되는 게이트 절연층(146)의 피복성을 향상시키고, 단속을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는 소스/드레인 전극(142a)의 하단부와 소스/드레인 전극(142b)의 하단부 간의 거리에 의해 결정된다. 채널 길이(L)가 25nm 미만의 트랜지스터를 형성하는 경우에 이용된 마스크 형성을 위한 노광에서는, 수nm 내지 수십nm만큼 파장이 짧은 초자외선을 이용하는 것이 바람직하다는 점에 유의한다. 초자외선에 의한 노광에서는, 해상도가 높고 초점 심도도 크다. 이들 이유로 인해, 후에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하의 범위로 하는 것도 가능하며, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화는 반도체 장치의 전력 소비를 저감시킬 수 있다.
그 다음에, 소스/드레인 전극(142a 및 142b)을 커버하도록, 그리고 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연층(146)을 형성한다 (도 4의 (c) 참조).
게이트 절연층(146)은 CVD법, 스퍼터링법 등을 이용해서 형성할 수 있다. 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등의 재료를 이용해서 형성한다. 대안으로, 게이트 절연층(146)은 13족 원소 및 산소를 포함하는 재료를 이용해서 형성할 수도 있다. 13족 원소 및 산소를 포함하는 재료로서는 예를 들어, 산화 갈륨, 산화 알루미늄 또는 산화 알루미늄 갈륨 등을 이용할 수 있다. 또한, 게이트 절연층(146)은 산화 탄탈, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 재료를 이용하여 형성될 수 있다. 게이트 절연층(146)은 단층 구조, 또는 상기의 재료의 조합을 포함하는 적층 구조를 가질 수 있다. 게이트 절연층(146)의 두께는 특별히 한정되지 않으나, 반도체 장치를 미세화하는 경우에는 트랜지스터의 동작을 확보하기 위해 두께를 얇게 하는 것이 바람직하다. 예를 들어, 산화 실리콘을 이용하는 경우에는, 그 두께는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 설정할 수 있다.
게이트 절연층(146)은 수소 및 물 등의 불순물을 게이트 절연층(146)에 혼입시키지 않는 방법을 이용해서 형성하는 것이 바람직하다. 이는 게이트 절연층(146)에 수소 또는 물 등의 불순물이 포함되면, 후에 형성되는 산화물 반도체막에 수소 또는 물 등의 불순물이 침입되거나, 수소 또는 물 등의 불순물에 의한 산화물 반도체막 내의 산소가 추출되는 것에 의해, 산화물 반도체막의 백 채널이 저저항화(n-형 도전성을 가짐)되어 기생 채널이 형성될 수 있기 때문이다. 따라서, 게이트 절연층(146)은 될 수 있는 한 수소 또는 물 등의 불순물이 포함되지 않도록 형성하는 것이 바람직하다. 예를 들어, 게이트 절연층(146)은 스퍼터링법에 의해 형성되는 것이 바람직하다. 성막할 때에 이용하는 스퍼터링 가스로서는, 수소 또는 물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체층(144)에 이용될 수 있는 산화물 반도체 재료에는 13족 원소를 포함하는 것이 많다. 따라서, 13족 원소 및 산소를 포함하는 재료를 이용하여, 산화물 반도체층(144)에 접하는 게이트 절연층(146)을 형성하는 경우에는, 게이트 절연층(146)과 산화물 반도체층(144) 간의 계면의 상태를 양호하게 유지할 수 있다. 이는 13족 원소 및 산소를 포함하는 재료가 산화물 반도체 재료와 성질이 잘 맞기 때문이다. 예를 들어, 산화물 반도체층(144)과 산화 갈륨을 포함하는 게이트 절연층(146)이 서로 접하여 제공되면, 산화물 반도체층(144)과 게이트 절연층(146) 간의 계면에서의 수소 파일 업(hydrogen pile-up)을 저감할 수 있다. 게이트 절연층(146)은, 산화물 반도체층(144)에 물이 침입하는 것을 방지한다는 측면에서, 물이 쉽게 투과되지 않는 산화 알루미늄을 이용하여 형성하는 바람직하다.
상술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크의 문제가 발생할 수 있다. 게이트 리크의 문제를 해소하기 위해서, 게이트 절연층(146)은, 산화 하프늄, 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 또는 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 이용하여 형성하는 것이 바람직하다. 고유전율 재료를 게이트 절연층(146)에 이용함으로써, 전기적 특성을 확보하고, 막 두께를 크게 하는 것이 가능하게 되어, 게이트 리크를 방지할 수 있다. 게이트 절연층(146)은 고유전율 재료를 포함하는 막과, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 등에서 소정의 재료를 포함하는 막과의 적층 구조를 가질 수 있다는 점에 유의한다.
또한, 게이트 절연층(146) 내의 산소가 화학양론적 조성비보다도 많은 것이 바람직하다. 예를 들어, 게이트 절연층(146)이 산화 갈륨을 이용하여 형성되면, 조성비는 Ga2O3 +α(0 <α <1)로 나타낼 수 있다. 산화 알루미늄을 이용하는 경우에는, 화학양론적 조성비를 Al2O3 +α(0 <α <1)로 나타낼 수 있다. 산화 갈륨 알루미늄을 이용하는 경우에는, 화학양론적 조성비를 GaxAl2 - xO3 +α(0 <x <2, 0 <α <1)로 나타낼 수 있다.
산화물 반도체층의 성막 후, 산화물 반도체층(144)의 형성 후, 또는 게이트 절연층(146)의 형성 후에, 산소 도핑 처리를 행할 수 있다는 점에 유의한다. 산소 도핑은 산소 (산소 래디컬, 산소 원자, 산소 이온 중 적어도 어느 하나를 포함)를 벌크에 첨가하는 것을 말한다. 또한, 이 "벌크" 용어는 산소를, 박막의 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확히 하기 위해서 이용하고 있다는 점에 유의한다. 또한, "산소 도핑" 용어는 산소 플라즈마가 벌크에 첨가되는 산소 플라즈마 도핑을 포함한다. 산소 도핑 처리를 행함으로써, 산화물 반도체층 및 게이트 절연층에 포함되는 산소의 비율은 화학양론적 조성비보다 많게 할 수 있다.
산소 도핑은 유도 결합형 플라즈마(Inductively Coupled Plasma: ICP) 방법에 의해, 마이크로파 (예를 들어, 주파수 2.45GHz)에 의해 여기된 산소 플라즈마를 이용해서 행하는 것이 바람직하다.
여기서, 수학식 1 또는 수학식 3을 만족시키기 위해, 절연층(128) 및 게이트 절연층(146)은 하기의 두께를 갖는 것이 바람직하다.
예를 들어, 절연층(128)이 산화 실리콘 또는 산화 질화 실리콘을 이용하여 형성되고, 게이트 절연층(146)이 산화 실리콘 또는 산화 질화 실리콘을 이용하여 형성되는 경우에는, 절연층(128)의 막 두께 tb는 300nm 이상이고, 게이트 절연층(146)의 막 두께 ta는 30nm 이하인 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘의 유전율은 대략 4인 것에 유의한다.
대안으로, 절연층(128)이 산화 실리콘 또는 산화 질화 실리콘 (유전율은 대략 4)을 이용하여 형성되고, 게이트 절연층(146)이 질화 실리콘 (유전율은 대략 7)을 이용하여 형성되는 경우에는, 절연층(128)의 막 두께 tb는 180nm 이상이고, 게이트 절연층(146)의 막 두께 ta는 30nm 이하인 것이 바람직하다.
다른 대안으로, 절연층(128)이 산화 실리콘 또는 산화 질화 실리콘 (유전율은 대략 4)을 이용하여 형성되고, 게이트 절연층(146)이 산화 하프늄 (유전율은 대략 14)을 이용하여 형성되는 경우에는, 절연층(128)의 막 두께 tb는 90nm 이상이고, 게이트 절연층(146)의 막 두께 ta는 30nm 이하인 것이 바람직하다.
게이트 절연층(146)의 형성 후에는 불활성 가스 분위기하, 또는 산소 분위기하에서 제2 열처리를 행하는 것이 바람직하다. 열처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하의 범위로 설정된다. 예를 들어, 질소 분위기하에서 250℃, 1 시간 동안 열처리를 행할 수 있다. 제2 열처리는 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체층(144)에 산소를 공급하여, 산화물 반도체층(144)의 산소 결핍을 보충할 수 있다.
본 실시 형태에서는, 게이트 절연층(146)의 형성 후에 제2 열처리를 행하지만, 제2 열처리의 타이밍은 이에 특별히 한정되지 않는다는 점에 유의한다. 예를 들어, 게이트 전극의 형성 후에 제2 열처리를 행할 수 있다. 대안으로, 제1 열처리에 계속해서 제2 열처리를 행할 수 있고, 제1 열처리는 제2 열처리로서 겸해질 수 있고, 또는 제2 열처리는 제1 열처리로서 겸해질 수 있다.
상술한 바와 같이, 제1 열처리와 제2 열처리 중 적어도 한쪽을 채택함으로써, 산화물 반도체층(144)은 수소 원자를 포함하는 물질이 최대한 포함되지 않도록 고순도화될 수 있다.
그 다음에, 게이트 전극 (배선도 포함)을 형성하기 위한 도전층을 형성하고, 이 도전층을 가공하여, 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 4의 (d) 참조).
게이트 전극(148a) 및 도전층(148b)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐 등의 금속 재료, 또는 소정의 이들 재료를 주성분으로 포함하는 합금 재료를 이용해서 형성할 수 있다. 게이트 전극(148a) 및 도전층(148b)은 단층 구조 또는 적층 구조를 가질 수 있다는 점에 유의한다.
그 다음, 게이트 절연층(146), 게이트 전극(148a) 및 도전층(148b) 위에, 절연층(150) 및 절연층(152)을 형성한다 (도5의 (a) 참조). 절연층(150) 및 절연층(152)은 PVD법, CVD법 등을 이용해서 형성할 수 있다. 절연층(150) 및 절연층(152)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 또는 산화 갈륨 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해서 형성할 수 있다. 절연층(150 및 152)에는 유전율이 낮은 재료 또는 유전율이 낮은 구조 (예를 들면, 다공성 구조)를 채택하는 것이 바람직하다는 점에 유의한다. 이는 절연층(150 및 152)의 유전율을 낮게 하면, 배선, 전극 등 간에 발생하는 용량을 저감하고, 동작의 고속화를 달성할 수 있기 때문이다. 본 실시 형태에서는 절연층(150 및 152)이 단층 구조를 갖더라도, 본 발명의 한 실시 형태는 이러한 구조에 한정되지 않는다는 점에 유의한다. 절연층(150 및 152)은 2층 이상의 층을 포함하는 적층 구조를 가질 수 있다.
그 다음에, 게이트 절연층(146), 절연층(150) 및 절연층(152) 내에, 소스/드레인 전극(142b)에 도달하는 개구(153)를 형성한다. 그 다음, 절연층(152) 위에 소스/드레인 전극(142b)과 접하는 전극(154)을 형성하고, 절연층(152) 위에 전극(154)과 접하는 배선(156)을 형성한다 (도 5의 (b) 참조). 개구는 마스크 등을 이용하는 선택적 에칭에 의해 형성된다.
전극(154)은 예를 들어, 개구(153)을 포함하는 영역에 PVD법, CVD법 등을 이용해서 도전층을 형성한 후, 에칭, CMP 등을 이용하여, 상기 도전층의 일부를 제거하는 방식으로 형성할 수 있다.
보다 구체적으로는, 예를 들어, 개구(153)를 포함하는 영역에 PVD법에 의해 얇은 티탄막을 형성하고, CVD법에 의해 얇은 질화 티탄막을 형성한 다음, 개구(153)를 매립하도록 텅스텐 막을 형성하는 방법을 채택하는 것이 가능하다. 여기서, PVD법에 의해 형성되는 티탄막은 이 티탄막이 형성되는 표면 위에 형성된 산화막(예를 들어, 자연 산화막)을 환원하여, 하부 전극 등 (여기에서는, 소스/드레인 전극(142b))과의 접촉 저항을 저감시키는 기능을 포함한다. 티탄막의 형성 후에 형성되는 질화 티탄막은 도전성 재료의 확산을 억제하는 배리어 기능을 갖춘다. 티탄, 질화 티탄 등의 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성할 수 있다.
도전층의 일부를 제거함으로써 전극(154)을 형성하는 경우에는, 그 표면이 평탄해지도록 가공하는 것이 바람직하다는 점에 유의한다. 예를 들어, 개구(153)를 포함하는 영역에 얇은 티탄막이나 얇은 질화 티탄막을 형성한 다음에, 개구(153)를 매립하도록 텅스텐 막을 형성하면, 후속 CMP 처리에 의해, 초과 텅스텐, 티탄, 질화 티탄 등을 제거하고, 그 표면의 평탄성을 향상시킬 수 있다. 이러한 방식으로, 전극(154)을 포함하는 표면을 평탄화함으로써, 후의 단계에서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성하는 것이 가능하게 된다.
배선(156)은 스퍼터링법 등의 PVD법이나, 플라즈마 CVD법 등의 CVD법을 이용해서 도전층을 형성한 후, 이 도전층을 패터닝함으로써 형성될 수 있다. 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴 및 텅스텐으로부터 선택된 원소; 소정의 이들 원소를 성분으로 포함하는 합금 등을 이용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐 중에서 선택된 한 재료, 또는 소정의 이들 재료의 조합된 재료를 이용할 수 있다. 상세한 것은 소스/드레인 전극(142a 및 142b) 등과 유사하다.
상기 단계를 통해, 트랜지스터(162) 및 용량 소자(164)를 형성할 수 있다. 본 실시 형태에 도시하는 트랜지스터(162)에 이용된 산화물 반도체층(144)은 수소 등의 불순물을 충분히 제거함으로써, 고순도화되는 것이 바람직하다. 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하, 보다 바람직하게는 5×1017 atoms/cm3 이하이다. 산화물 반도체층(144) 내의 산소 결핍은 충분한 산소의 공급에 의해 저감되는 것이 바람직하다. 수소 농도가 충분히 저감되어서 고순도화되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 내의 결함 준위가 저감되는 산화물 반도체층(144)의 캐리어 농도는 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류 (여기에서는, 단위 채널 폭(1μm)당의 값)은 100zA (1zA(젭토암페아)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 진성화(i형) 또는 실질적으로 진성화되는 고순도 산화물 반도체층(144)을 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
이상의 공정을 통해, 트랜지스터(160), 트랜지스터(162) 및 용량 소자(164)를 포함하는 반도체 장치가 완성된다 (도 5의 (b) 참조).
산화물 반도체층을 포함하는 트랜지스터의 제조 공정은 고온 처리를 필요로 하지 않기 때문에, 산화물 반도체층을 포함하는 트랜지스터는 하부의 트랜지스터 등의 다른 디바이스 및 배선에 영향을 주지 않고 형성될 수 있다. 또한, 산화물 반도체층을 포함하는 트랜지스터를 형성하는 단계들의 수는 산화물 반도체와는 다른 반도체 재료를 포함하는 트랜지스터 (예를 들어, 실리콘을 포함하는 트랜지스터)를 형성하는 단계들의 수보다 적다.
<반도체 장치의 단면도 및 평면도>
그 다음에, 도 1의 (a) 및 (b)에서와는 일부 다른 반도체 장치의 구조에 대해서, 도 6의 (a) 및 (b)를 참조하여 설명한다. 도 6의 (a)는 반도체 장치의 단면도이다. 도 6의 (b)는 반도체 장치의 평면도이다. 도 6의 (a)에서, 단면 A1-A2는 트랜지스터의 채널 길이 방향에 수직하고, 단면 B1-B2는 트랜지스터의 채널 길이 방향에 평행하다. 도 6의 (a) 및 (b)에 도시하는 반도체 장치는 하부에 제1 반도체 재료를 포함하는 트랜지스터(160), 및 상부에 제2 반도체 재료를 포함하는 트랜지스터(163)를 포함한다. 도 6의 (a) 및 (b)에서, 하부의 트랜지스터(160) 및 용량 소자(164)의 구조는 도 1의 (a) 및 (b)에서와 유사하므로, 상세한 설명은 생략한다.
도 6의 (a) 및 (b)에 도시하는 트랜지스터(163)와 도 1의 (a) 및 (b)에 도시하는 트랜지스터(162) 양쪽에는 산화물 반도체층(144), 소스/드레인 전극(142a), 소스/드레인 전극(142b), 게이트 절연층(146) 및 게이트 전극(148a)이 포함된다. 트랜지스터(163)와 트랜지스터(162)의 차이점은 산화물 반도체층(144)이 소스/드레인 전극(142a)과 소스/드레인 전극(142b)에 접속하는 위치이다. 즉, 트랜지스터(163)에서는, 산화물 반도체층(144)의 하부가 소스/드레인 전극(142a)과 소스/드레인 전극(142b)에 접속된다.
본 실시 형태에 도시하는 방법, 구조 등은 다른 실시 형태에 도시하는 방법, 구조 등과 적절히 조합될 수 있다.
<반도체 장치의 회로 구성>
그 다음에, 도 1의 (a) 및 (b) 및 도 6의 (a) 및 (b)에 도시하는 반도체 장치의 회로 구성 및 그 동작에 대해서, 도 7의 (a-1), (a-2) 및 (b)를 참조하여 설명한다. 또한, 회로도에서는 트랜지스터가 산화물 반도체를 포함하는 것을 나타내기 위해서, "OS"를 트랜지스터 뒤에 붙이는 경우가 있다.
<기본 구조>
도 7의 (a-1)에 도시하는 반도체 장치에서, 제1 배선과 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속된다. 제2 배선과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 서로 전기적으로 접속된다. 제3 배선과 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속된다. 제4 배선과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 용량 소자(164)의 한 전극에 전기적으로 접속된다. 제5 배선과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다. 도 7의 (a-1)에 도시하는 회로 구성은 도 1의 (a) 및 (b)에 도시하는 반도체 장치에 포함되는 회로 구성에 대응한다는 점에 유의한다.
여기서, 트랜지스터(162)는 예를 들어, 산화물 반도체를 포함하는 상기 트랜지스터이다. 산화물 반도체를 포함하는 트랜지스터는 오프 전류가 매우 작다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 용량 소자(164)의 배치는 트랜지스터(160)의 게이트 전극에 부여된 전하의 유지를 용이하게 하고, 기억된 데이터의 판독을 용이하게 한다. 대안으로, 산화물 반도체를 포함하는 트랜지스터로서, 트랜지스터(162) 대신에 도 6의 (a) 및 (b)에 도시하는 트랜지스터(163)를 이용할 수도 있다.
트랜지스터(160)에 대해서는 특별한 제한은 없고, 예를 들어, 산화물 반도체가 아닌 반도체 재료를 포함하는 트랜지스터는 트랜지스터(160)로서 사용한다는 점에 유의한다. 데이터의 판독 속도를 향상시키는 관점에서는 예를 들어, 단결정 실리콘을 이용하여 형성된 트랜지스터와 같이, 스위칭 속도가 높은 트랜지스터를 사용하는 것이 바람직하다.
도 7의 (b)에 도시된 바와 같이, 용량 소자(164)는 도 7의 (a-1)에 도시된 구조로부터 생략될 수 있다.
도 7의 (a-1)에 도시하는 반도체 장치는 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 이점을 이용함으로써, 다음과 같이, 데이터의 기입, 유지 및 판독이 가능하다.
첫째로, 데이터의 기입 및 유지에 대해서 설명한다. 우선, 제4 배선의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 설정해서, 트랜지스터(162)를 온 상태로 한다. 따라서, 제3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 부여된다 (기입). 여기에서, 다른 두 개의 전위를 인가하기 위한 전하 (이하, 저 전위를 인가하기 위한 전하를 전하 QL, 고 전위를 인가하기 위한 전하를 전하 QH라고 함) 중 하나가 트랜지스터(160)의 게이트 전극에 부여된다. 다른 세 개 또는 그 이상의 전위를 인가하기 위한 전하를 부여하여, 기억 용량을 향상시킬 수 있다는 점에 유의한다. 그 후, 제4 배선의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 설정해서, 트랜지스터(162)를 오프 상태로 한다. 따라서, 트랜지스터(160)의 게이트 전극에 부여된 전하가 유지된다 (기억).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
그러나, 도 1의 (a) 및 (b)에 도시된 바와 같이, 트랜지스터(160)와 트랜지스터(162)가 적어도 일부가 서로 중첩하도록 제공되는 경우, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 기입 동작에서, 제1 배선 또는 제2 배선에 플러스 전위가 부여되면, 트랜지스터(162)의 임계값 전압은 마이너스(노멀리 온측으로 시프트됨)로 시프트된다. 따라서, 트랜지스터(162)의 리크 전류가 증가하는데, 이는 메모리 유지의 열화를 야기할 수 있다.
수학식 1 또는 수학식 3을 충족시키면, 트랜지스터(160)의 소스 영역 또는 드레인 영역은 실질적으로 트랜지스터(162)의 백 게이트 전극으로서 기능하지 않게 된다. 즉, 트랜지스터(162)의 임계값 전압의 변동을 충분히 억제할 수 있다. 따라서, 반도체 장치의 메모리 유지 특성을 향상시킬 수 있다.
둘째로, 데이터의 판독에 대해서 설명한다. 제1 배선에 소정의 전위(정 전위)를 부여하면서, 제5 배선에 적절한 전위(판독 전위)를 부여함으로써, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제2 배선의 전위가 변한다. 이는 일반적으로, 트랜지스터(160)가 n-채널 트랜지스터인 경우에, 트랜지스터(160)의 게이트 전극에 QH가 부여될 때의 피상 임계값 전압 Vth _H는 트랜지스터(160)의 게이트 전극에 QL이 부여될 때의 피상 임계값 전압 Vth _L보다 낮기 때문이다. 여기서, 피상 임계값 전압은 트랜지스터(160)를 온 상태로 하는 데 필요한 제5 배선의 전위를 말하는 것이다. 따라서, 제5 배선의 전위를 Vth _H와 Vth _L의 중간 전위 V0으로 설정하면, 트랜지스터(160)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들어, 기입 동작에서 QH가 부여되는 경우에, 제5 배선의 전위가 V0(>Vth _H)로 설정되면, 트랜지스터(160)는 온 상태가 된다. 기입 동작에서 QL이 부여되는 경우에는 제5 배선의 전위가 V0(<Vth _L)로 설정되어도, 트랜지스터(160)는 오프 상태로 남아 있다. 따라서, 제2 배선의 전위를 측정함으로써, 기억된 데이터를 판독할 수 있다.
그러나, 도 1의 (a) 및 (b)에 도시된 바와 같이, 트랜지스터(160)와 트랜지스터(162)가 적어도 일부가 서로 중첩하도록 제공되는 경우, 트랜지스터(160)의 소스 영역 또는 드레인 영역이 트랜지스터(162)의 백 게이트 전극으로서 기능할 수 있다. 즉, 판독 동작에서, 제1 배선 또는 제2 배선에 플러스 전위가 부여되면, 트랜지스터(162)의 임계값 전압은 마이너스(노멀리 온측으로 시프트됨)로 시프트된다. 따라서, 트랜지스터(162)의 리크 전류가 증가되는데, 이는 유지 특성의 열화를 야기할 수 있다.
수학식 1 또는 수학식 3을 충족시키면, 트랜지스터(160)의 소스 영역 또는 드레인 영역은 실질적으로 트랜지스터(162)의 백 게이트 전극으로서 기능하지 않게 된다. 즉, 트랜지스터(162)의 임계값 전압의 변동을 충분히 억제할 수 있다. 따라서, 반도체 장치의 메모리 유지 특성을 향상시킬 수 있다.
메모리 셀을 어레이 형태로 배치하는 경우에는, 원하는 메모리 셀만의 데이터를 판독할 수 있는 것이 필요하다는 점에 유의한다. 소정의 메모리 셀의 데이터를 판독하고, 다른 메모리 셀의 데이터를 판독하지 않기 위해서, 데이터 판독이 되지 않은 메모리 셀의 제5 배선에, 트랜지스터(160)의 게이트 전극의 상태와 관계없이 트랜지스터(160)가 오프 상태로 되는 전위, 즉, Vth _H보다 작은 전위를 인가한다. 대안으로, 트랜지스터(160)의 게이트 전극의 상태와 관계없이 트랜지스터(160)가 온 상태로 되는 전위, 즉, Vth _L보다 큰 전위를 제5 배선에 인가한다.
셋째로, 데이터의 재기입에 대해서 설명한다. 데이터의 재기입은 데이터의 기입 및 유지와 유사한 방식으로 행해진다. 즉, 제4 배선의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 설정해서, 트랜지스터(162)를 온 상태로 한다. 따라서, 제3 배선의 전위 (새로운 데이터에 관한 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 그 후, 제4 배선의 전위를, 트랜지스터(162)가 오프 상태로 되는 전위로 설정해서, 트랜지스터(162)를 오프 상태로 한다. 따라서, 트랜지스터(160)의 게이트 전극에는 새로운 데이터에 관한 전하가 부여된다.
상술한 바와 같이, 본 발명의 한 실시 형태에 따른 반도체 장치에서는, 데이터의 다른 기입에 의해 데이터를 직접적으로 재기입하는 것이 가능하다. 따라서, 플래시 메모리 등에서 필요한 고전압을 이용한 플로팅 게이트로부터의 전하의 추출이 불필요해서, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다.
트랜지스터(162)의 드레인 전극(또는 소스 전극)은 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 이용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 기능을 갖는다는 점에 유의한다. 따라서, 트랜지스터(162)의 소스 전극(또는 드레인 전극)이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되는 도면에서의 부분을 플로팅 게이트부 FG로 부르는 경우가 있다. 트랜지스터(162)가 오프되면, 플로팅 게이트부 FG는 절연체 내에 매설되었다고 볼 수 있고, 따라서 플로팅 게이트부 FG에는 전하가 유지된다. 산화물 반도체를 포함하는 트랜지스터(162)의 오프 전류량은 실리콘 반도체 등을 포함하는 트랜지스터의 오프 전류량의 10만분의 1 이하이기 때문에, 트랜지스터(162)의 리크 전류로 인해 플로팅 게이트부 FG에 축적되는 전하의 소실은 무시해도 될 정도이다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)에 의해, 전력의 공급이 없어도 데이터의 저장이 가능한 불휘발성의 기억 장치를 실현할 수 있다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA (1zA(젭토암페아)는 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10 fF 정도이면, 적어도 104초 동안 데이터를 저장할 수 있다. 물론, 이 유지 시간은 트랜지스터 특성 및 용량값에 좌우된다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에서 발생하는 게이트 절연막(터널 절연막)의 열화라고 하는 문제는 존재하지 않는다. 즉, 종래에 문제로서 여겨졌던, 전자를 플로팅 게이트에 주입함에 의한 게이트 절연막의 열화를 해소할 수 있다. 이는 기입 횟수에 대한 기본적인 제한이 존재하지 않는다는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 데이터의 기입이나 소거 시에 필요했던 고전압도 불필요하다.
도 7의 (a-1)에 도시하는 반도체 장치에서 트랜지스터 등의 구성 요소가 도 7의 (a-2)에 도시된 바와 같이 저항 및 용량 소자를 포함하는 것으로 간주될 수 있다. 즉, 도 7의 (a-2)에서는, 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량 소자를 포함하는 것으로 간주된다. R1 및 C1은 각각 저항과 용량 소자(164)의 용량을 나타낸다. 저항 R1은 용량 소자(164)에 포함된 절연층에 의한 저항에 상당한다. 또한, R2 및 C2는 각각 트랜지스터(160)의 저항 및 용량을 나타낸다. 저항 R2는 트랜지스터(160)가 온 상태일 때 게이트 절연층에 의한 저항에 상당한다. 용량 C2는 게이트 용량 (게이트 전극과 소스 전극 또는 드레인 전극 사이에 형성되는 용량, 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)에 상당한다.
트랜지스터(162)가 오프 상태에 있을 경우의 소스 전극과 드레인 전극 간의 저항(실효 저항이라고도 함)을 ROS로 나타낸다. 트랜지스터(162)의 게이트 리크가 충분히 작은 조건하에서, R1≥ROS 및 R2≥ROS를 충족하는 경우에는 전하의 유지 기간(데이터의 유지 기간이라고 함)은 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
한편, 상기 관계가 충족되지 않을 경우에는 트랜지스터(162)의 오프 전류가 충분히 작더라도, 유지 기간을 충분히 확보하는 것이 어렵다. 이는 트랜지스터(162)의 오프 전류와는 다른 리크 전류 (예를 들어, 소스 전극과 게이트 전극 사이에 발생하는 리크 전류)가 크기 때문이다. 따라서, 본 실시 형태에서 개시하는 반도체 장치는 상기 관계를 충족시키는 것이 바람직하다.
C1≥C2의 관계를 충족시키는 것이 바람직하다. 그 이유는 C1을 크게 하면, 제5 배선에 의해 플로팅 게이트부 FG의 전위를 제어할 때에, 제5 배선의 전위를 효율적으로 플로팅 게이트부 FG에 부여할 수 있게 되고, 제5 배선에 부여된 전위들 (예를 들어, 판독 전위와 비판독 전위) 간의 전위차를 낮게 억제할 수 있기 때문이다.
상기 관계를 충족시키면, 보다 적합한 반도체 장치를 실현하는 것이 가능하다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층 및 용량 소자(164)의 절연층에 의해 제어된다는 점에 유의한다. C1 및 C2에 대해서도 동일한 관계가 적용된다. 따라서, 게이트 절연층의 재료, 두께 등을 적절히 설정하여, 상기 관계를 충족시키도록 하는 것이 바람직하다.
본 실시 형태에서 도시하는 반도체 장치에서, 플로팅 게이트부 FG가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 유사한 기능을 갖지만, 본 실시 형태의 플로팅 게이트부 FG는 플래시 메모리 등의 플로팅 게이트와는 본질적으로 다른 특징을 포함한다. 플래시 메모리에서는, 컨트롤 게이트에 인가되는 전압이 높기 때문에, 그 전위를, 인접하는 셀의 플로팅 게이트의 영향으로부터 방지하기 위해서, 셀과 셀 간의 적절한 간격을 유지할 필요가 있다. 이는 반도체 장치의 고집적화를 저해하는 요인 중 하나이다. 이 요인은 고전계를 인가하여 터널 전류를 발생시키는, 플래시 메모리의 기본적인 원리에 기인하는 것이다.
반면에, 본 실시 형태에 따른 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 이용하지 않는다. 즉, 플래시 메모리와는 달리, 전하를 주입하기 위한 고전계가 불필요하다. 따라서, 인접 셀에 대한 컨트롤 게이트로부터의 고전계의 영향을 고려할 필요가 없는데, 이는 고집적화를 용이하게 한다.
또한, 본 실시 형태에 따른 반도체 장치는, 고전계가 불필요하고 대형 주변 회로(승압 회로 등)가 불필요하다는 점에서 플래시 메모리에 관한 이점을 갖는다. 예를 들어, 본 실시 형태에 따른 메모리 셀에 인가되는 최대 전압 (메모리 셀의 단자에 동시에 인가되는 최대 전위와 최소 전위 간의 차이)은 2 레벨(1 비트)의 데이터를 기입하는 경우에, 각 메모리 셀에서 5 V 이하, 바람직하게는 3 V 이하로 할 수 있다.
용량 소자(164)에 포함되는 절연층의 유전율 εr1이 트랜지스터(160)에 포함되는 절연층의 유전율 εr2와 다른 경우에는, 2·S2≥S1 (바람직하게는, S2≥S1)을 충족하면서, C1≥C2을 충족하는 것이 용이한데, 여기서 S1은 용량 소자(164)에 포함되는 절연층의 면적이고, S2는 트랜지스터(160)에 포함되는 절연층의 면적이다. 즉, 용량 소자(164) 내의 절연층의 면적을 작게 하면서, C1은 C2 이상으로 쉽게 될 수 있다. 구체적으로는 예를 들어, 용량 소자(164) 내의 절연층에는 산화 하프늄 등의 고유전율 재료로 형성된 막, 또는 산화 하프늄 등의 고유전율 재료로 형성된 막과 산화물 반도체로 형성된 막의 적층을 사용해서, εr1을 10 이상, 바람직하게는 15 이상으로 설정할 수 있고, 트랜지스터(160) 내의 절연층에는 산화 실리콘을 사용해서, εr2를 3 이상 4 이하로 설정할 수 있다.
이러한 구조의 조합은 본 발명의 한 실시 형태에 따른 반도체 장치의 집적화를 더 높게 할 수 있다.
또한, 반도체 장치의 기억 용량을 크게 하기 위해서는 집적도의 증가 이외에, 다식화의 방법을 채택할 수도 있다는 점에 유의한다. 예를 들어, 하나의 메모리 셀 내에 3 레벨 이상의 데이터를 기입함으로써, 2 레벨의 데이터를 기입하는 경우와 비교해서 기억 용량을 증대시킬 수 있다. 예를 들어, 고전위를 부여하는 전하 QH 및 저전위를 부여하는 전하 QL 이외에 다른 전위를 부여하는 전하 Q를 트랜지스터의 게이트 전극에 부여함으로써, 다식화를 실현할 수 있다. 이 경우, F2가 충분히 작아지지 않는 회로 구성을 채택하는 경우에도 충분한 기억 용량을 확보할 수 있다.
상기 설명에서, 전자를 캐리어로서 사용하는 n-채널형 트랜지스터(n-형 트랜지스터)를 이용하는 것으로 되어 있고; 물론, n-채널형 트랜지스터 대신에, 정공을 캐리어로서 사용하는 p-형 트랜지스터를 이용할 수 있다는 점에 유의한다.
이상과 같이, 본 실시 형태에 따른 반도체 장치는 고집적화에 적합하다. 본 발명의 한 실시 형태에 따른 배선의 공유 및 콘택트 영역의 축소에 의해, 집적도가 더 높은 반도체 장치를 제공하는 것이 가능하다.
본 실시 형태에 도시하는 방법, 구조 등은 다른 실시 형태에 도시하는 방법, 구조 등과 적절히 조합될 수 있다.
(실시 형태 2)
본 실시 형태에서는 본 발명의 한 실시 형태에 따른 반도체 장치의 응용 예에 대해서, 도 8의 (a) 내지 (c) 및 도 9의 (a) 내지 (c)를 이용하여 설명한다. 여기에서는, 기억 장치의 일례에 대해서 설명한다. 또한, 회로도에서는, 트랜지스터가 산화물 반도체를 포함하는 것을 도시하기 위해서, 트랜지스터 옆에 "OS" 부호를 기입하는 경우가 있다는 점에 유의한다.
도 8의 (a) 내지 (c)는 각각이 기억 장치로서 이용될 수 있고, 도 7의 (a-1)에 도시하는 반도체 장치 (이하, 메모리 셀이라고도 함)를 복수 개 포함하는 반도체 장치의 회로도이다. 도 8의 (a) 및 (b) 각각은 메모리 셀이 직렬로 접속되는 NAND형의 반도체 장치의 회로도이다. 도 8의 (c)는 메모리 셀이 병렬에 접속되는 NOR형의 반도체 장치의 회로도이다.
도 8의 (a)에 도시하는 반도체 장치는 소스선 SL, 비트선 BL, 제1 신호선 S1, m개의 제2 신호선 S2, m개의 워드선 WL 및 m개의 메모리 셀을 포함한다. 도 8의 (a)에서는, 하나의 소스선 SL 및 하나의 비트선 BL이 반도체 장치에 제공되는 것으로 되어 있지만, 본 실시 형태는 이러한 구조에 한정되지 않는다. 복수의 소스선 SL 및 복수의 비트선 BL이 제공될 수 있다.
메모리 셀의 대표적인 예로서는 메모리 셀(550(i))을 고려하는데, 여기서, i는 1 이상 m 이하의 정수이다. 메모리 셀(550(i))에서, 트랜지스터(500(i))의 게이트 전극, 트랜지스터(510(i))의 드레인 전극(또는 소스 전극), 및 용량 소자(520(i))의 한 전극은 서로 전기적으로 접속된다. 제1 신호선 S1과 트랜지스터(510(i))의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속된다. 제2 신호선 S2와 트랜지스터(510(i))의 게이트 전극은 서로 전기적으로 접속된다. 워드선 WL과 용량 소자(520(i))의 다른 전극은 서로 전기적으로 접속된다.
또한, 메모리 셀(550(i))에 포함된 트랜지스터(500(i))의 소스 전극은 인접하는 메모리 셀(550(i-1))에 포함된 트랜지스터(500(i-1))의 드레인 전극에 전기적으로 접속된다. 메모리 셀(550(i))에 포함된 트랜지스터(500(i))의 드레인 전극은 인접하는 메모리 셀(550(i+1)) 내의 트랜지스터(500(i+1))의 소스 전극에 전기적으로 접속된다. 직렬로 접속된 m개의 메모리 셀 중에서 메모리 셀(550(1))에 포함된 트랜지스터(500(1))의 드레인 전극은 비트선 BL에 전기적으로 접속된다. 또한, 직렬로 접속된 m개의 메모리 셀 중에서 메모리 셀(550(m))에 포함된 트랜지스터(500(m))의 소스 전극은 소스선 SL에 전기적으로 접속된다.
메모리 셀(550(1)) 내의 트랜지스터(500(1))는 선택 트랜지스터(도시 안됨)를 통해 비트선 BL에 전기적으로 접속될 수 있다. 이 경우, 선택 트랜지스터의 게이트 전극에는 선택선 G(1)이 접속된다. 또한, 메모리 셀(550(m)) 내의 트랜지스터(500(m))는 선택 트랜지스터(도시 안됨)를 통해 소스선 SL에 전기적으로 접속될 수 있다. 이 경우, 선택 트랜지스터의 게이트 전극에는 선택선 G(2)이 접속된다.
도 8의 (a)에 도시하는 반도체 장치에서, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 다음과 같이 행해진다. 데이터 기입을 행하는 행 (예를 들어, 제i 행의 메모리 셀(550(i,1) 내지 550(i,n)))의 제2 신호선 S2(i)에, 트랜지스터(510(i))가 온 상태로 되는 전위를 부여하여, 데이터 기입을 행하는 행의 트랜지스터(510(i))을 온 상태로 한다. 따라서, 지정한 행의 트랜지스터(500(i))의 게이트 전극에 제2 신호선 S2(i)의 전위가 부여되여, 게이트 전극에 소정의 전하가 부여된다. 따라서, 지정한 행의 메모리 셀에 데이터를 기입할 수 있다.
판독 동작은 다음과 같이 행해진다. 우선, 선택선 G(1) 및 선택선 G(2)에 전위를 부여하는 것에 의해, 선택 트랜지스터를 온으로 한다. 또한, 데이터 판독을 행하는 행(예를 들어, 제i 행)과는 다른 행의 워드선 WL에는, 트랜지스터(500(i))의 게이트 전극에 부여된 전하와 상관없이, 데이터 판독을 행하는 행에는 없는 트랜지스터(500)가 온 상태로 되는 전위를 부여하여, 데이터 판독을 행하는 행과는 다른 행의 트랜지스터(500)를 온 상태로 한다. 그 다음, 데이터 판독을 행하는 행의 워드선 WL(i)에는, 트랜지스터(500(i))의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 트랜지스터(500(i))의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 부여한다. 또한, 소스선 SL에 정 전위를 부여하여, 비트선 BL에 접속되어 있는 판독 회로(도시 생략)를 동작하게 한다. 여기서, 소스선 SL과 비트선 BL 간의 복수의 트랜지스터(500(1) 내지 500(m)) 중에서, 데이터 판독을 행하는 행의 트랜지스터(500(i))를 제외한 모든 트랜지스터(500)를 온 상태로 하고; 따라서 소스선 SL과 비트선 BL 간의 컨덕턴스의 레벨은 판독을 행하는 행의 트랜지스터(500(i))의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 데이터 판독을 행하는 행의 트랜지스터(500(i))의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 트랜지스터(500(i))의 상태 (온 상태 또는 오프 상태)은 다르기 때문에, 이에 따라 비트선 BL의 전위가 변한다. 비트선 BL의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 데이터를 판독할 수 있다.
도 8의 (b)는 도 8의 (a)와 일부 구성이 다른 반도체 장치를 도시한다.
도 8의 (b)에 도시하는 반도체 장치와 도 8의 (a)에 도시하는 반도체 장치 간의 차이점들 중 하나는, 도 8의 (b)에 도시하는 반도체 장치에서, 비트선 BL과 메모리 셀(550(1)) 내의 트랜지스터(500(1))의 드레인 전극이 선택 트랜지스터(530)을 통해 서로 전기적으로 접속된다는 점을 들 수 있다. 선택 트랜지스터(530)의 게이트 전극은 선택 트랜지스터(530)의 온 상태와 오프 상태 간의 전환을 위한 선택선 G(1)에 전기적으로 접속된다. 또한, 소스선 SL과 메모리 셀(550(m)) 내의 트랜지스터(500(m))의 드레인 전극은, 게이트 전극이 선택선 G(2)에 전기적으로 접속되어 있는 선택 트랜지스터를 통해 서로 전기적으로 접속될 수 있다.
도 8의 (b)에 도시하는 반도체 장치와 도 8의 (a)에 도시하는 반도체 장치 간의 다른 차이점은, 도 8의 (a)에 도시하는 반도체 장치에서는 각 메모리 셀의 트랜지스터(510)의 소스 전극(또는 드레인 전극)이 제1 신호선 S1에 접속되고, 반면에 도 8의 (b)에 도시하는 반도체 장치에서는 각 메모리 셀의 트랜지스터(510)가 직렬로 접속되는 점을 들 수 있다. 즉, 메모리 셀(550(i)) 내의 트랜지스터(500(i))의 소스 전극은 인접하는 메모리 셀(550(i-1)) 내의 트랜지스터(500(i-1))의 드레인 전극에 전기적으로 접속된다. 메모리 셀(550(i)) 내의 트랜지스터(500(i))의 드레인 전극은 인접하는 메모리 셀(550(i+1)) 내의 트랜지스터(500(i+1))의 소스 전극에 전기적으로 접속된다. 직렬로 접속된 m개의 메모리 셀 중에서 메모리 셀(550(1)) 내의 트랜지스터(500(1))의 소스 전극이 제1 신호선 S1에 전기적으로 접속된다는 점에 유의한다. 또한, 직렬로 접속된 각 메모리 셀에서, 트랜지스터(510(i))의 드레인 전극(또는 소스 전극)은 도 8의 (a)에 도시하는 반도체 장치에서와 마찬가지로, 트랜지스터(510(i))의 게이트 전극과 용량 소자(520(i))의 한 전극에 전기적으로 접속된다.
도 8의 (b)에 도시하는 반도체 장치의 다른 부분의 구성에 대해서는 도 8의 (a)에 도시하는 반도체 장치와 유사하므로, 상세에 대해서는 상기 설명을 참조할 수 있다.
도 8의 (b)에 도시하는 반도체 장치에서, 제1 신호선 S1과 비트선 BL은 따로 제공되고 있지만, 개시하는 발명은 이러한 구조에 한정되는 것이 아니라는 점에 유의한다. 제1 신호선 S1과 비트선 BL은 하나의 선일 수 있다.
도 8의 (b)에 도시하는 반도체 장치에서도, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 다음과 같이 행해진다.
기입 동작은 제m 행으로부터 행마다 순서대로 행해진다. 제i 행 (i는 1 내지 m)의 기입을 행하기 위해서, 데이터 기입을 행하는 행(제i행)의 제2 신호선 S2(i)에는 트랜지스터(510(i))가 온 상태로 되는 전위를 부여하여, 데이터 기입을 행하는 행의 트랜지스터(510(i))를 온 상태로 한다. 여기서, 트랜지스터(510(i))와 제1 신호선 S1 사이에 트랜지스터(510(1) 내지 510(i-1))이 존재하는 경우에는, 데이터 기입을 행하는 행에 앞서는 행의 트랜지스터(510(1) 내지 510(i-1))를 온 상태로 하여, 데이터 기입을 행하는 행의 메모리 셀(550(i))에 제1 신호선 S1의 전위가 부여되게 한다. 따라서, 지정한 행의 트랜지스터(500(i))의 게이트 전극에는 제2 신호선 S2(i)의 전위가 부여되어, 상기 게이트 전극에 소정의 전하가 부여된다. 그 다음, 제2 신호선 S2(i)의 전위를 GND에 고정하여, 트랜지스터(500(i))의 게이트 전극에 축적된 전하가 유지되게 한다. 따라서, 지정한 행(제i 행)의 메모리 셀에 데이터를 기입할 수 있다.
도 8의 (b)에 도시하는 반도체 장치에서, 메모리 셀(550)에 포함된 트랜지스터(510)을 직렬로 접속하기 때문에, 임의의 행의 데이터만을 재기입하는 것은 곤란하다는 점에 유의한다. 따라서, 복수 행의 데이터의 소거 동작을 한번에 행하는 것이 바람직하다. 예를 들어, 제1 내지 제m 행을 블록으로 나눠서, 블록 단위로 소거를 행하는 것이 바람직하다. 소정의 블록의 데이터를 재기입하기 위해서는, 우선 블록의 데이터를 소거한 다음, 제m 행으로부터 순서대로 데이터를 기입하는 것이 바람직하다. 바로 직전에 데이터 기입한 행의 데이터를 재기입하는 경우에는 소거 동작이 불필요하다는 점에 유의한다.
판독 동작은 다음과 같이 행해진다. 우선, 선택선 G(1)에 전위를 부여하는 것에 의해, 선택 트랜지스터를 온으로 한다. 선택선 G(1)에 접속되는 선택 트랜지스터와 선택선 G(2)에 접속되는 선택 트랜지스터가 있을 경우에는 2개의 트랜지스터를 온 상태로 한다는 점에 유의한다. 또한, 데이터 판독을 행하는 행(예를 들어, 제i 행) 이외의 행의 워드선 WL에는, 트랜지스터(500(i))의 게이트 전극에 부여된 전하에 상관없이, 데이터 판독을 행하는 행에는 없는 트랜지스터(500)가 온 상태로 되는 전위를 부여하여, 데이터 판독을 행하는 행 이외의 행의 트랜지스터(500)를 온 상태로 한다. 그 다음, 데이터 판독을 행하는 행의 워드선 WL(i)에는, 트랜지스터(500(i))의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 트랜지스터(500(i))의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)을 부여한다. 또한, 소스선 SL에 정 전위를 부여하여, 비트선 BL에 접속되어 있는 판독 회로(도시 생략)를 동작하게 한다. 여기서, 소스선 SL과 비트선 BL 간의 복수의 트랜지스터(500(1) 내지 500(m)) 중에서, 데이터 판독을 행하는 행의 트랜지스터(500(i))를 제외한 모든 트랜지스터(500)를 온 상태로 함으로써, 소스선 SL과 비트선 BL 간의 컨덕턴스의 레벨은 데이터 판독을 행하는 행의 트랜지스터(500(i))의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 데이터 판독을 행하는 행의 트랜지스터(500(i))의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 트랜지스터(500(i))의 상태(온 상태 또는 오프 상태)가 다르므로, 이에 따라 비트선 BL의 전위가 변하게 된다. 비트선 BL의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 데이터를 판독할 수 있다.
도 8의 (c)에 도시하는 반도체 장치는 n개의 소스선 SL, n개의 비트선 BL, n개의 제1 신호선 S1, m개의 제2 신호선 S2, m개의 워드선 WL, 및 복수의 메모리 셀(550(1,1) 내지 550(m,n))을 포함한다.
메모리 셀의 대표적 예로서는 메모리 셀(550(i,j))을 고려하는데, 여기서 i는 1 내지 m의 정수이고, j는 1 내지 n의 정수이다. 메모리 셀(550(i,j))에서, 트랜지스터(500(i,j))의 게이트 전극, 트랜지스터(510(i,j))의 드레인 전극(또는 소스 전극), 및 용량 소자(520(i,j))의 한 전극은 서로 전기적으로 접속된다. 소스선 SL(j)과 트랜지스터(500(i,j))의 소스 전극은 서로 전기적으로 접속된다. 비트선 BL(j)과 트랜지스터(500(i,j))의 드레인 전극은 서로 전기적으로 접속된다. 제1 신호선 S1(j)과 트랜지스터(510(i,j))의 소스 전극(또는 드레인 전극)은 서로 전기적으로 접속된다. 제2 신호선 S2(i)과 트랜지스터(510(i,j))의 게이트 전극은 서로 전기적으로 접속된다. 워드선 WL(i)과 용량 소자(520(i,j))의 다른 전극은 서로 전기적으로 접속된다.
도 8의 (c)에 도시하는 반도체 장치에서, 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 도 8의 (a)에 도시하는 반도체 장치와 동일한 방식으로 행해진다. 판독 동작은 다음과 같이 행해진다. 우선, 데이터 판독을 행하는 행 (예를 들어, 제i 행) 이외의 행의 워드선 WL에는, 트랜지스터(500(i,1) 내지 500(i,n))의 게이트 전극에 부여된 전하에 대응하는 데이터에 상관없이, 데이터 판독을 행하는 행에는 없는 트랜지스터(500)가 오프 상태로 되는 전위를 부여하여, 데이터 판독을 행하는 행 이외의 행의 트랜지스터(500)를 오프 상태로 한다. 그 다음, 데이터 판독을 행하는 행의 워드선 WL(i)에는, 트랜지스터(500(i,1) 내지 500(i,n))의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 트랜지스터(500(i,1) 내지 500(i,n))의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 부여한다. 또한, 소스선 SL(j)에 정 전위를 부여하여, 비트선 BL(j)에 접속되어 있는 판독 회로(도시 생략)를 동작하게 한다. 여기서, 소스선 SL(j)과 비트선 BL(j) 간의 컨덕턴스의 레벨은 데이터 판독을 행하는 행의 트랜지스터(500(i,1) 내지 500(i,n))의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 데이터 판독을 행하는 행의 트랜지스터(500(i,1) 내지 500(i,n))의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 비트선 BL(j)의 전위가 다르게 된다. 비트선 BL(j)의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 데이터를 판독할 수 있다.
상기 설명에서 각 메모리 셀(550)에 저장된 데이터량이 1 비트이지만, 본 실시 형태에 도시하는 반도체 장치의 구조는 이 예에 한정되지 않는다. 데이터 기입 시에 트랜지스터(500)의 게이트 전극에 부여될 전위를 3 종류 이상 준비함으로써, 각 메모리 셀(550)에 저장된 데이터량을 증가시킬 수 있다. 예를 들어, 데이터 기입 시에 트랜지스터(500)의 게이트 전극에 공급되는 전위가 4 종류라고 할 경우에는, 각 메모리 셀에 2 비트의 데이터를 보유시킬 수 있다.
도 8의 (a) 내지 (c)에서, 제1 신호선 S1과 비트선 BL은 하나의 선일 수 있다. 하나의 선이 제1 신호선 S1과 비트선 BL 둘 다의 역할을 하게 되면, 배선 수를 줄일 수 있다. 또한, 도 8의 (c)에서, 소스선 SL은 메모리 셀의 일부 또는 전부와 공유할 수 있다.
그 다음에, 도 8의 (a) 내지 (c)에 도시하는 반도체 장치 등에 이용할 수 있는 판독 회로의 일례에 대해서 도 9의 (a) 내지 (c)를 이용하여 설명한다.
도 9의 (a)는 판독 회로의 개략을 도시한다. 이 판독 회로는 트랜지스터와 센스 앰프 회로를 포함한다.
데이터 판독 시에, 단자 A는 데이터 판독을 행하는 메모리 셀이 접속된 비트선 BL에 접속된다. 또한, 트랜지스터의 게이트 전극에는 바이어스 전위 Vbias가 인가되어, 트랜지스터에 흐르는 전류가 제어된다.
판독 회로의 단자 A에 접속되는 부하는 소스선 SL과 비트선 BL 간의 컨덕턴스의 레벨에 의해 결정된다. 소스선 SL과 비트선 BL 간의 컨덕턴스의 레벨은 데이터 판독을 행하는 메모리 셀 내의 트랜지스터(500)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 데이터 판독을 행하는 메모리 셀 내의 트랜지스터(500)의 게이트 전극에 저장된 전하에 대응하는 데이터에 따라, 소스선 SL과 비트선 BL 간의 컨덕턴스의 레벨이 다르게 된다.
데이터 판독을 행하는 메모리 셀 내의 트랜지스터(500)가 온 상태이면, 소스선 SL과 비트선 BL 간의 컨덕턴스는 커지고, 단자 A의 전위는 참조 전위 Vref보다 낮아진다. 그 결과 센스 앰프 회로는 신호 Low를 출력한다. 데이터 판독을 행하는 메모리 셀 내의 트랜지스터(500)가 오프 상태이면, 소스선 SL과 비트선 BL 간의 컨덕턴스는 감소하고, 단자 A의 전위는 참조 전위 Vref보다 높아진다. 그 결과, 센스 앰프 회로는 신호 High를 출력한다.
이런 방식으로, 판독 회로를 이용하여, 메모리 셀로부터 데이터를 판독할 수 있다. 본 실시 형태의 판독 회로는 하나의 예라는 점에 유의한다. 예를 들어, 참조 전위 Vref 대신에 센스 앰프 회로에 참조용 비트선 BL이 접속될 수 있다. 대안으로, 미리 비트선 BL을 프리차지해 두고, 프리차지된 전하가 방전될 것인지 여부에 의해 결정되는 단자 A의 전위를 판독할 수 있다. 프리차지된 전하가 방전될 것인지 여부는 소스선 SL과 비트선 BL 간의 컨덕턴스의 레벨에 의해 좌우된다. 이 경우, 도 9의 (a)에 도시한 트랜지스터 등의 전류원은 반드시 제공될 필요는 없다. 또한, 판독 회로는 프리차지 회로를 포함할 수 있다.
도 9의 (b)는 센스 앰프 회로의 일례인 차동형 센스 증폭기를 도시한다. 차동형 센스 증폭기는 입력 단자 Vin(+)와 Vin(-) 및 출력 단자 Vout를 포함하고, Vin(+)와 Vin(-) 간의 차를 증폭한다. 대부분의 경우, Vout로부터의 출력은 Vin(+) > Vin(-)이면 신호 High이고, Vin(+) < Vin(-)이면 신호 Low이다. 이 차동형 센스 증폭기를 판독 회로에 이용하는 경우, Vin(+)와 Vin(-) 중 한쪽은 입력 단자 A에 접속하고, Vin(+)와 Vin(-) 중 다른 쪽에는 참조 전위 Vref를 부여한다.
도 9의 (c)는 센스 앰프 회로의 일례인 래치형 센스 증폭기를 도시한다. 래치형 센스 증폭기는 노드 Q1, 노드 Q2, 및 제어 신호 Sp 및 Sn의 입력 단자를 포함한다. 우선, 신호 Sp를 High, 신호 Sn를 Low로 설정해서, 전원 전위(Vdd)를 차단한다. 그 다음, 비교를 위한 전위 V1in와 V2in를 노드 Q1과 노드 Q2에 각각 부여한다. 그 후, 노드 Q1과 노드 Q2를 부유 상태로 한다. 그 다음, 신호 Sp를 Low, 신호 Sn를 High로 설정해서 전원 전위를 부여한다. 따라서, V1in > V2in의 관계에 있으면, 노드 Q1는 High, 노드 Q2는 Low로 설정되고, V1in < V2in의 관계에 있으면, 노드 Q1는 Low, 노드 Q2는 High로 설정된다. 그 다음, 노드 Q1 또는 노드 Q2와 출력 단자 간을 전기적 도통시킴으로써, 신호가 출력된다. 래치형 센스 증폭기를 판독 회로에 이용하는 경우에는, 예를 들어, 노드 Q1와 단자 A를 스위치를 통해 접속하고, 노드 Q2와 참조 전위 Vref를 스위치를 통해 접속한다. 또한, 노드 Q1와 출력 단자를 스위치를 통해 접속한다.
본 실시 형태에 도시하는 방법, 구조 등은 다른 실시 형태에 도시하는 방법, 구조 등과 적절히 조합될 수 있다.
(실시 형태 3)
본 실시 형태에서는 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서, 도 10의 (a) 내지 (f)를 이용하여 설명한다. 본 실시 형태에서, 상기 반도체 장치를 적용하는 전자 기기의 예로서는, 컴퓨터, 휴대 전화기 (휴대 전화 또는 휴대 전화 장치라고도 함), 휴대 정보 단말기 (휴대형 게임기 및 음향 재생 장치 포함), 디지탈 카메라 및 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 및 텔레비전 장치 (텔레비전 또는 텔레비전 수신기라고도 함)가 있다.
도 10의 (a)는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 랩탑형 퍼스널 컴퓨터를 도시한다. 하우징(701)과 하우징(702) 중 적어도 하나에는 상기 실시 형태에서 도시한 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 되고, 데이터가 장기간 유지가 가능하며, 소비 전력이 충분히 저감된 랩탑형 퍼스널 컴퓨터가 실현된다.
도 10의 (b)는 휴대 정보 단말기(PDA)를 도시한다. 본체(711)에는 표시부(713), 외부 인터페이스(715), 조작 버튼(714) 등이 제공된다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(712) 등이 제공된다. 본체(711) 내에는 상기 실시 형태에서 도시한 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 되고, 데이터가 장기간 유지 가능하며, 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 10의 (c)는 전자 페이퍼를 포함하는 전자 서적 판독기(720)를 도시하며, 전자 서적 판독기(720)는 하우징(721)과 하우징(723)의 2개의 하우징을 포함한다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 제공된다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고, 축부(737)를 축으로 하여 개폐 동작을 할 수 있다. 하우징(721)에는 전원 스위치(731), 조작 키(733), 스피커(735) 등이 제공된다. 하우징(721)과 하우징(723) 중 적어도 하나에는 상기 실시 형태에 도시한 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 되고, 데이터가 장기간 유지 가능하며, 소비 전력이 충분히 저감된 전자 서적 판독기가 실현된다.
도 10의 (d)는 하우징(740)과 하우징(741)의 2개의 하우징을 포함하는 휴대 전화기를 도시한다. 도 10의 (d)에 도시된 바와 같이 전개하고 있는 상태의 하우징(740)과 하우징(741)은 하나가 다른 하나 위에 겹쳐지도록 슬라이드 방식으로 시프트될 수 있어, 휴대에 알맞은 휴대 전화기를 만들 수 있다. 하우징(741)에는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 장치(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등이 제공된다. 하우징(740)에는 휴대 전화기의 충전하기 위한 태양 전지(749), 외부 메모리 슬롯(750) 등이 제공된다. 또한, 안테나는 하우징(741)에 내장된다. 하우징(740)과 하우징(741) 중 적어도 하나에는 상기 실시 형태에 도시하는 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 되고, 데이터가 장기간 유지 가능하며, 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 10의 (e)는 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지탈 카메라를 도시한다. 본체(761) 내에는 상기 실시 형태에 도시하는 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 되고, 데이터가 장기간 유지 가능하며, 소비 전력이 충분히 저감된 디지탈 카메라가 실현된다.
도 10의 (f)는 하우징(771), 표시부(773), 스탠드(775) 등을 포함하는 텔레비전 장치(770)를 도시한다. 텔레비전 장치(770)는 하우징(771)의 조작 스위치 또는 리모콘(780)에 의해 조작될 수 있다. 하우징(771) 및 리모콘(780) 각각에는 상기 실시 형태에 도시하는 반도체 장치가 제공된다. 따라서, 데이터의 기입 및 판독이 고속으로 되고, 데이터가 장기간 유지 가능하며, 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 도시하는 전자 기기 각각은 상기 실시 형태에 도시한 반도체 장치를 포함하고, 따라서, 소비 전력이 적은 전자 기기가 실현될 수 있다.
본 출원은 2010년 7월 16일 일본 특허청에 출원된 일본 특허 출원 번호 제2010-162184호를 기초로 하며, 그 전체 내용은 본 명세서에 참조로 원용된다.
100: 기판
102: 보호층
104: 반도체 영역
106: 소자 분리 절연층
108: 게이트 절연층
110: 게이트 전극
116: 채널 형성 영역
120: 불순물 영역
122: 금속층
124: 금속 화합물 영역
126: 전극
128: 절연층
142a: 소스/드레인 전극
142b: 소스/드레인 전극
144: 산화물 반도체층
146: 게이트 절연층
148: 게이트 전극
148a: 게이트 전극
148b: 도전층
150: 절연층
152: 절연층
153: 개구
154: 전극
156: 배선
160: 트랜지스터
162: 트랜지스터
163: 트랜지스터
164: 용량 소자
500: 트랜지스터
510: 트랜지스터
520: 용량 소자
530: 트랜지스터
550: 메모리 셀
701: 하우징
702: 하우징
703: 표시부
704: 키보드
711: 본체
712: 스타일러스
713: 표시부
714: 조작 버튼
715: 외부 인터페이스
720: 전자 서적 판독기
721: 하우징
723: 하우징
725: 표시부
727: 표시부
731: 전원 스위치
733: 조작 키
735: 스피커
737: 축부
740: 하우징
741: 하우징
742: 표시 패널
743: 스피커
744: 마이크로폰
745: 조작 키
746: 포인팅 장치
747: 카메라용 렌즈
748: 외부 접속 단자
749: 태양 전지
750: 외부 메모리 슬롯
761: 본체
763: 접안부
764: 조작 스위치
765: 표시부
766: 배터리
767: 표시부
770: 텔레비전 장치
771: 하우징
773: 표시부
775: 스탠드
780: 리모콘

Claims (17)

  1. 반도체 장치로서,
    제1 채널 형성 영역; 상기 제1 채널 형성 영역 위의 제1 게이트 절연층; 상기 제1 채널 형성 영역과 중첩하고, 상기 제1 게이트 절연층 위의 제1 게이트 전극; 및 소스 영역과 드레인 영역 - 상기 제1 채널 형성 영역이 상기 소스 영역과 상기 드레인 영역 사이에 개재됨 - 을 포함하는 제1 트랜지스터와,
    제2 채널 형성 영역; 상기 제2 채널 형성 영역에 전기적으로 접속된 소스 전극과 드레인 전극; 상기 제2 채널 형성 영역 위의 제2 게이트 전극; 및 상기 제2 채널 형성 영역과 상기 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하는 제2 트랜지스터와,
    상기 제2 채널 형성 영역과, 상기 소스 영역과 상기 드레인 영역 중 하나 사이의 절연층
    을 포함하는 메모리 셀을 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터가 적어도 부분적으로 서로 중첩하고,
    상기 제2 게이트 절연층과 상기 절연층이 수학식
    Figure 112013014054552-pct00006
    을 충족하며, ta는 상기 제2 게이트 절연층의 두께를 나타내고, tb는 상기 절연층의 두께를 나타내고, εra는 상기 제2 게이트 절연층의 유전율을 나타내고, εrb는 상기 절연층의 유전율을 나타내는, 반도체 장치.
  2. 반도체 장치로서,
    제1 채널 형성 영역; 상기 제1 채널 형성 영역 위의 제1 게이트 절연층; 상기 제1 채널 형성 영역과 중첩하고, 상기 제1 게이트 절연층 위의 제1 게이트 전극; 및 소스 영역과 드레인 영역 - 상기 제1 채널 형성 영역이 상기 소스 영역과 상기 드레인 영역 사이에 개재됨 - 을 포함하는 제1 트랜지스터와,
    제2 채널 형성 영역; 상기 제2 채널 형성 영역에 전기적으로 접속된 소스 전극과 드레인 전극; 상기 제2 채널 형성 영역 위의 제2 게이트 전극; 및 상기 제2 채널 형성 영역과 상기 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하는 제2 트랜지스터와,
    상기 제2 채널 형성 영역과, 상기 소스 영역과 상기 드레인 영역 중 하나 사이의 절연층
    을 포함하는 메모리 셀을 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터가 적어도 부분적으로 서로 중첩하고,
    상기 제2 게이트 절연층과 상기 절연층이 수학식
    Figure 112016047502504-pct00007
    을 충족하며, ta는 상기 제2 게이트 절연층의 두께를 나타내고, tb는 상기 절연층의 두께를 나타내고, εra는 상기 제2 게이트 절연층의 유전율을 나타내고, εrb는 상기 절연층의 유전율을 나타내고, Vmax는 상기 소스 영역과 상기 드레인 영역 중 하나의 전위를 나타내고, Vth는 상기 제2 트랜지스터의 임계값 전압을 나타내는, 반도체 장치.
  3. 반도체 장치로서,
    제1 채널 형성 영역; 상기 제1 채널 형성 영역 위의 제1 게이트 절연층; 상기 제1 채널 형성 영역과 중첩하고, 상기 제1 게이트 절연층 위의 제1 게이트 전극; 및 소스 영역과 드레인 영역 - 상기 제1 채널 형성 영역이 상기 소스 영역과 상기 드레인 영역 사이에 개재됨 - 을 포함하는 제1 트랜지스터와,
    제2 채널 형성 영역; 상기 제2 채널 형성 영역에 전기적으로 접속된 소스 전극과 드레인 전극; 상기 제2 채널 형성 영역 위의 제2 게이트 전극; 및 상기 제2 채널 형성 영역과 상기 제2 게이트 전극 사이의 제2 게이트 절연층을 포함하는 제2 트랜지스터와,
    상기 제2 채널 형성 영역과, 상기 소스 영역과 상기 드레인 영역 중 하나 사이의 절연층
    을 포함하는 메모리 셀을 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터가 적어도 부분적으로 서로 중첩하고,
    상기 소스 전극의 일부와 상기 드레인 전극의 일부가 상기 제2 채널 형성 영역 위에 제공되고,
    상기 제2 게이트 절연층과 상기 절연층이 수학식
    Figure 112016047502504-pct00008
    을 충족하며, ta는 상기 제2 게이트 절연층의 두께를 나타내고, tb는 상기 절연층의 두께를 나타내고, εra는 상기 제2 게이트 절연층의 유전율을 나타내고, εrb는 상기 절연층의 유전율을 나타내는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 게이트 전극이 상기 소스 전극과 상기 드레인 전극 중 하나에 전기적으로 접속된, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 게이트 절연층, 도전층, 및 상기 소스 전극과 상기 드레인 전극 중 하나에 의해 용량 소자가 구성되는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 채널 형성 영역이 제1 반도체 재료를 포함하고,
    상기 제2 채널 형성 영역이 제2 반도체 재료를 포함하고,
    상기 제1 반도체 재료와 상기 제2 반도체 재료가 서로 다른, 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 채널 형성 영역이 산화물 반도체를 포함하는, 반도체 장치.
  8. 반도체 장치로서,
    제1 트랜지스터;
    상기 제1 트랜지스터의 소스 영역과 드레인 영역 중 하나 위의 절연층; 및
    상기 절연층 위의 채널 형성 영역, 상기 채널 형성 영역 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는 제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터의 게이트 전극의 상면은 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중 하나의 하면과 접촉되고,
    상기 제2 트랜지스터의 상기 게이트 절연층과 상기 절연층이 수학식
    Figure 112016047502504-pct00020
    을 충족하고, ta는 상기 제2 트랜지스터의 상기 게이트 절연층의 두께를 나타내고, tb는 상기 절연층의 두께를 나타내고, εra는 상기 제2 트랜지스터의 상기 게이트 절연층의 유전율을 나타내고, εrb는 상기 절연층의 유전율을 나타내는, 반도체 장치.
  9. 반도체 장치로서,
    제1 트랜지스터;
    상기 제1 트랜지스터의 소스 영역과 드레인 영역 중 하나 위의 절연층; 및
    상기 절연층 위의 채널 형성 영역, 상기 채널 형성 영역 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는 제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터의 게이트 전극의 상면의 레벨은 상기 절연층의 상면의 레벨과 실질적으로 동일하고,
    상기 제1 트랜지스터의 상기 게이트 전극은 상기 제2 트랜지스터의 소스 전극과 드레인 적극 중 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 상기 게이트 절연층과 상기 절연층이 수학식
    Figure 112016047502504-pct00021
    을 충족하고, ta는 상기 제2 트랜지스터의 상기 게이트 절연층의 두께를 나타내고, tb는 상기 절연층의 두께를 나타내고, εra는 상기 제2 트랜지스터의 상기 게이트 절연층의 유전율을 나타내고, εrb는 상기 절연층의 유전율을 나타내는, 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 제2 트랜지스터의 상기 채널 형성 영역은 In-Ga-Zn-O-계의 산화물 반도체를 포함하는, 반도체 장치.
  11. 반도체 장치로서,
    제1 트랜지스터;
    상기 제1 트랜지스터의 소스 영역과 드레인 영역 중 하나 위의 절연층; 및
    상기 절연층 위의 채널 형성 영역, 상기 채널 형성 영역 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하는 제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터의 게이트 전극의 상면은 상기 제2 트랜지스터의 소스 전극과 드레인 전극 중 하나의 하면과 접촉되고,
    상기 제1 트랜지스터의 채널 형성 영역은 실리콘을 포함하고,
    상기 제2 트랜지스터의 상기 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 제2 트랜지스터의 상기 게이트 절연층과 상기 절연층이 수학식
    Figure 112016047502504-pct00022
    을 충족하고, ta는 상기 제2 트랜지스터의 상기 게이트 절연층의 두께를 나타내고, tb는 상기 절연층의 두께를 나타내고, εra는 상기 제2 트랜지스터의 상기 게이트 절연층의 유전율을 나타내고, εrb는 상기 절연층의 유전율을 나타내는, 반도체 장치.
  12. 제8항, 제9항 및 제11항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극의 상기 상면은 상기 절연층이 화학 기계적 연마에 의해 형성될 때 노출되는, 반도체 장치.
  13. 제11항에 있어서,
    상기 산화물 반도체는 In-Ga-Zn-O-계의 산화물 반도체인, 반도체 장치.
  14. 제8항, 제9항 및 제11항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 채널 폭의 1㎛당 오프 상태 전류는 25℃에서 100zA/㎛ 미만인, 반도체 장치.
  15. 제8항, 제9항 및 제11항 중 어느 한 항에 있어서,
    메모리 셀은 상기 제1 트랜지스터와 상기 제2 트랜지스터를 포함하는, 반도체 장치.
  16. 제8항, 제9항 및 제11항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 상기 게이트 절연층은 화학양론적 조성비 초과의 비율로 산소를 포함하는, 반도체 장치.
  17. 제8항, 제9항 및 제11항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 상기 게이트 절연층의 상기 두께 ta는 30㎚ 이하이고, 상기 절연층의 상기 두께 tb는 90㎚ 이상인, 반도체 장치.
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