KR101432764B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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켄고 아키모토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

표시장치의 고선명화에 따라, 화소 수가 증가하고, 게이트선 수, 및 신호선 수가 증가한다. 게이트선 수, 및 신호선 수가 증가하면, 그것들을 구동하기 위한 구동회로를 갖는 IC칩을 본딩 등에 의해 설치하는 것이 곤란하게 되어, 제조 비용이 증대한다고 하는 문제가 있다. 동일 기판 위에 화소부와, 화소부를 구동하는 구동회로를 갖고, 구동회로의 적어도 일부의 회로를, 상하를 게이트 전극으로 끼운 산화물 반도체를 사용한 박막 트랜지스터로 구성한다. 동일기판 위에 화소부 및 구동회로를 설치함으로써 제조 비용을 저감한다.
표시장치, 구동회로, 박막 트랜지스터, 화소부

Description

반도체장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
산화물 반도체를 사용하는 반도체장치 및 그 제조방법에 관한 것이다.
액정표시장치에 대표되는 것과 같이, 유리 기판 등의 평판에 형성되는 박막 트랜지스터는, 아모퍼스 실리콘, 다결정 실리콘에 의해 제조되어 있다. 아모퍼스 실리콘을 사용한 박막 트랜지스터는, 전계효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있고, 한편, 다결정 실리콘을 사용한 박막 트랜지스터는 전계효과 이동도가 높지만, 레이저 어닐 등의 결정화 공정이 필요해서, 유리 기판의 대면적화에는 반드시 적응되지는 않는다고 하는 특성을 갖고 있다.
이에 대하여, 산화물 반도체를 사용해서 박막 트랜지스터를 제조하여, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체막으로서 산화 아연, In-Ga-Zn-O계 산화물 반도체를 사용해서 박막 트랜지스터를 제조하고, 화상표시장치의 스위칭소자 등에 사용하는 기술이 특허문헌 1 및 특 허문헌 2에 개시되어 있다.
[선행 기술문헌]
[특허문헌]
[특허문헌 1] 일본국 특개 2007-123861호 공보
[특허문헌 2] 일본국 특개 2007-096055호 공보
산화물 반도체에 채널 형성 영역을 설치하는 박막 트랜지스터는, 아모퍼스 실리콘을 사용한 박막 트랜지스터보다도 높은 전계효과 이동도가 얻어진다. 산화물 반도체막은 스퍼터링법 등에 의해 300℃ 이하의 온도에서 막형성이 가능하여, 다결정 실리콘을 사용한 박막 트랜지스터보다도 제조공정이 간단하다.
이러한 산화물 반도체를 사용해서 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 형성하여, 액정 모니터, 일렉트로루미네센스 디스플레이 또는 전자 페이퍼 등의 표시장치에의 응용이 개대되고 있다.
또한, 표시장치의 표시 영역을 대형화하면, 화소수가 증가하고, 게이트선 수 및 신호선 수가 증가한다. 덧붙여, 표시장치의 고선명화에 따라, 화소수가 증가하고, 게이트선 수, 및 신호선 수가 증가한다. 게이트선 수 및 신호선수가 증가하면, 그것들을 구동하기 위한 구동회로를 갖는 IC칩을 본딩 등에 의해 설치하는 것이 곤란하게 되고, 제조 비용이 증대한다.
따라서, 화소부를 구동하는 구동회로의 적어도 일부의 회로에 산화물 반도체를 사용하는 박막 트랜지스터를 사용하여, 제조 비용을 저감하는 것을 과제의 한가지로 한다.
화소부를 구동하는 구동회로의 적어도 일부의 회로에 산화물 반도체를 사용하는 박막 트랜지스터를 사용하는 경우, 그 박막 트랜지스터에는, 높은 동특성(온 특성이나 주파수 특성(f 특성이라고 불린다))이 요구된다. 높은 동특성(온 특성)을 갖는 박막 트랜지스터를 제공하여, 고속구동할 수 있는 구동회로를 제공하는 것을 과제의 한가지로 한다.
산화물 반도체층의 상하에 게이트 전극을 설치하여, 박막 트랜지스터의 온 특성 및 신뢰성의 향상을 실현한다. 또한, 산화물 반도체층의 아래쪽에 설치된 게이트 전극과, 산화물 반도체층 사이에는, 소스 전극층 또는 드레인 전극층이 형성되어 있고, 소스 전극층 또는 드레인 전극층의 적어도 일부는, 상하에 저저항의 산화물 반도체층이 소스 영역 또는 드레인 영역으로서 설치되어 있다. 이때, 소스 전극층 및 드레인 전극층은 상하에 제1 소스 영역 또는 제1 드레인 영역, 및 제2 소스 영역 또는 제2 드레인 영역에 끼워지는 구조가 된다.
또한, 상하의 게이트 전극에 가하는 게이트 전압을 제어함으로써, 임계전압을 제어할 수 있다. 상하의 게이트 전극을 도통시켜 동 전위로 해도 되고, 상하의 게이트 전극을 별개의 배선에 접속시켜 다른 전위로 해도 된다. 예를 들면, 임계전 압을 제로 또는 제로에 가깝게 하고, 구동전압을 저감함으로써 소비 전력의 저하를 도모할 수 있다. 또한, 임계전압을 양으로 하여 인핸스먼트형 트랜지스터로서 기능시킬 수 있다. 또한, 임계전압을 음으로 하여 디플리션형 트랜지스터로서 기능시킬 수도 있다.
예를 들면, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합해서 인버터 회로(이하, EDMOS 회로라고 한다)를 구성하여, 구동회로에 사용할 수 있다. 구동회로는, 논리회로부와, 스위치부 또는 버퍼부를 적어도 갖는다. 논리회로부는 상기 EDMOS 회로를 포함하는 회로 구성으로 한다. 또한, 스위치부 또는 버퍼부는, 온 전류를 많이 흘려보낼 수 있는 박막 트랜지스터를 사용하는 것이 바람직하고, 디플리션형 트랜지스터, 또는 산화물 반도체층의 상하에 게이트 전극을 갖는 박막 트랜지스터를 사용한다.
대폭적으로 공정수를 늘리지 않고, 동일 기판 위에 다른 구조의 박막 트랜지스터를 제조할 수도 있다. 예를 들면, 고속구동시킬 구동회로에는, 산화물 반도체층의 상하에 게이트 전극을 갖는 박막 트랜지스터를 사용해서 EDMOS 회로를 구성하고, 화소부에는, 산화물 반도체층 아래에만 게이트 전극을 갖는 박막 트랜지스터를 사용해도 된다.
이때, n채널형 TFT의 임계전압이 양인 경우에는, 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 임계전압이 음인 경우에는, 디플리션형 트랜지스터로 정의하고, 본 명세서를 통해 이 정의를 따르는 것으로 한다.
또한, 산화물 반도체층의 윗쪽에 설치하는 게이트 전극의 재료로서는, 특별 히 도전막이면 한정되지 않으며, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), Nd(네오디뮴), Sc(스칸듐)에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금을 사용한다. 또한, 게이트 전극은, 전술한 원소를 포함하는 단층에 한정되지 않고, 2층 이상의 적층을 사용할 수 있다.
또한, 산화물 반도체층의 윗쪽에 설치하는 게이트 전극의 재료로서, 화소전극과 같은 재료(투과형 표시장치이면, 투명 도전막 등)를 사용할 수 있다. 예를 들면, 화소부에 있어서, 박막 트랜지스터와 전기적으로 접속하는 화소전극을 형성하는 공정과 같은 공정으로, 산화물 반도체층의 윗쪽에 설치하는 게이트 전극을 형성 할 수 있다. 이렇게 함으로써 대폭 공정수를 늘리지 않고, 산화물 반도체층의 상하에 게이트 전극을 설치한 박막 트랜지스터를 형성할 수 있다.
또한, 산화물 반도체층의 윗쪽에 게이트 전극을 설치함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 한다)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터의 임계전압의 변화량을 저감할 수 있다. 즉, 산화물 반도체층의 윗쪽에 게이트 전극을 설치함으로써, 신뢰성을 향상시킬 수 있다.
또한, 소스 전극과 산화물 반도체층과는 오믹성의 콘택이 필요하고, 더구나, 그것의 콘택 저항은 최대한 저감하는 것이 요구된다. 마찬가지로, 드레인 전극과 산화물 반도체층은 오믹성의 콘택이 필요하고, 더구나, 그것의 콘택 저항은 최대한 저감하는 것이 요구된다. 따라서, 소스 전극 및 드레인 전극과 게이트 절연층의 사이, 및 소스 전극 및 드레인 전극과 산화물 반도체층의 사이에, 산화물 반도체층보 다도 캐리어 농도가 높은 소스 영역 및 드레인 영역을 의도적으로 설치함으로써 오믹성의 콘택을 형성한다. 본 명세서에 있어서, 소스 영역 및 드레인 영역으로서 기능시키는 저저항의 산화물 반도체층은, n형의 도전형을 갖고, n+층이라고도 한다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면 상에 제1 게이트 전극과, 제1 게이트 전극 윗쪽에 제1 절연층과, 제1 절연층 윗쪽에 제1 소스 영역 또는 제1 드레인 영역과, 제1 소스 영역 또는 제1 드레인 영역 윗쪽에 소스 전극 또는 드레인 전극과, 소스 전극 및 드레인 전극 윗쪽에 제2 소스 영역 또는 제2 드레인 영역과, 제2 소스 영역 또는 제2 드레인 영역 윗쪽에 산화물 반도체층과, 산화물 반도체층을 덮는 제2 절연층과, 제2 절연층 윗쪽에 제2 게이트 전극을 갖고, 산화물 반도체층은, 제1 절연층 윗쪽에 형성되고, 제1 게이트 전극과 중첩하고, 산화물 반도체층의 적어도 일부는, 소스 전극과 드레인 전극 사이에 배치되고, 제2 게이트 전극은, 산화물 반도체층 및 제1 게이트 전극과 중첩하는 표시장치이다.
상기 구성은, 상기 과제의 적어도 한가지를 해결한다.
상기 구성에 있어서, 제2 게이트 전극의 폭은, 제1 게이트 전극의 폭보다도 넓게 함으로써 산화물 반도체층 전체에 제2 게이트 전극으로부터 전압을 인가할 수 있다.
또는, 상기 구성에 있어서, 제1 게이트 전극의 폭은, 제2 게이트 전극의 폭보다도 좁게 함으로써, 소스 전극 또는 드레인 전극과 중첩하는 면적을 축소해서 기생 용량을 작게 할 수 있다. 더구나, 상기 제2 게이트 전극의 폭은, 소스 전극과 드레인 전극의 간격보다도 좁게 함으로써, 소스 전극 또는 드레인 전극과 중첩하지 않도록 해서 기생 용량을 더욱 저감하는 구성으로 해도 된다.
또한, 상기 구성의 제조방법도 특징을 갖고 있고, 그 제조방법은, 절연 표면 상에 제1 게이트 전극을 형성하고, 제1 게이트 전극 위에 제1 절연층을 형성하고, 제1 절연층 위에 제1 소스 영역 또는 제1 드레인 영역을 형성하고, 제1 소스 영역 또는 제1 드레인 영역 위에 소스 전극 또는 드레인 전극을 형성하고, 소스 전극 또는 드레인 전극 위에 제2 소스 영역 또는 제2 드레인 영역을 형성하고, 제1 절연층, 제2 소스 영역, 및 제2 드레인 영역에 플라즈마처리를 행한 후, 제2 소스 영역 및 제2 드레인 영역 위에 산화물 반도체층을 형성하고, 산화물 반도체층을 덮는 제2 절연층을 형성하고, 제2 절연층 위에 제2 게이트 전극을 형성하는 반도체장치의 제조방법이다. 이 제조방법에 있어서, 제2 게이트 전극을 화소전극과 같은 재료 및 같은 마스크를 사용해서 제조함으로써, 대폭 공정수를 늘리지 않고 제조할 수 있다.
또한, 다른 발명의 구성은, 화소부와 구동회로를 갖고, 화소부는, 적어도 제1 산화물 반도체층을 갖는 제1 박막 트랜지스터를 갖고, 구동회로는, 적어도 제2 산화물 반도체층을 갖는 제2 박막 트랜지스터와, 제3 산화물 반도체층을 갖는 제3 박막 트랜지스터를 갖는 EDMOS 회로를 갖고, 제3 박막 트랜지스터는, 제3 산화물 반도체층의 아래쪽에 제1 게이트 전극과, 제3 산화물 반도체층의 윗쪽에 제2 게이트 전극을 갖고, 제3 산화물 반도체층의 적어도 일부는, 상하에 소스 영역이 설치된 소스 전극과 상하에 드레인 영역이 설치된 드레인 전극 사이에 배치되고, 제2 게이트 전극은, 제3 산화물 반도체층 및 제1 게이트 전극과 중첩하는 반도체장치다.
상기 구성에 있어서, 화소부의 제1 박막 트랜지스터는 화소전극과 전기적으로 접속되고, 화소전극은, 구동회로의 제2 게이트 전극과 같은 재료로 함으로써, 공정수를 늘리지 않고 제조할 수 있다.
상기 구성에 있어서, 화소부의 제1 박막 트랜지스터는 화소전극과 전기적으로 접속되고, 화소전극은, 구동회로의 제2 게이트 전극과 다른 재료로 하고, 예를 들면, 화소전극을 투명 도전막으로 하고, 제2 게이트 전극을 알루미늄 막으로 함으로써 구동회로의 제2 게이트 전극의 저저항화를 도모할 수 있다.
또한, 상기 구성에 있어서, 제1 게이트 전극과 제2 게이트 전극을 동 전위로 함으로써 산화물 반도체층의 상하로부터 게이트 전압을 인가할 수 있으므로, 온 상태에서 흐르는 전류를 크게 할 수 있다.
또한, 상기 구성에 있어서, 제1 게이트 전극과 제2 게이트 전극을 다른 전위로 함으로써 예를 들면, 임계전압을 제로 또는 제로에 가깝게 하여, 구동전압을 저감함으로써 소비 전력의 저하를 도모할 수 있다.
또한, 구동회로의 제3 산화물 반도체층은, 제1 절연층을 개재하여 제1 게이트 전극과 중첩하고, 또한, 제2 절연층을 개재하여 제2 게이트 전극과 중첩하는, 소위, 듀얼 게이트 구조이다.
또한, 구동회로를 갖는 반도체장치로서는, 액정표시장치 이외에, 발광소자를 사용한 발광 표시장치나, 전기영동 표시소자를 사용한 전자 페이퍼로도 불리는 표 시장치를 들 수 있다.
이때, 본 명세서 중에 있어서의 표시장치란, 화상표시 디바이스, 발광 디바이스, 혹은 광원(조명 장치를 포함한다)을 가리킨다. 또한, 커넥터, 예를 들면, FPC(Flexible printed circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 부착된 모듈, TAB 테이프나 TCP의 옆에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 설치된 모듈도 모두 표시장치에 포함하는 것으로 한다.
발광소자를 사용한 발광 표시장치에 있어서는, 화소부에 복수의 박막 트랜지스터를 갖고, 화소부에 있어서, 어떤 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선, 또는 드레인 배선을 전기적으로 접속시키는 개소를 갖고 있다.
또한, 박막 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 게이트선 또는 소스선에 대하여, 구동회로 보호용의 보호회로를 동일기판 위에 설치하는 것이 바람직하다. 보호회로는, 산화물 반도체를 사용한 비선형 소자를 사용해서 구성하는 것이 바람직하다.
본 명세서 중에서 사용하는 산화물 반도체는, InMO3(ZnO)m(m>0)으로 표기되는 박막을 형성하고, 그 박막을 반도체층으로서 사용한 박막 트랜지스터를 제조한다. 이때, M은, Ga, Fe, Ni, Mn 및 Co에서 선택된 1의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga의 경우가 있는 것 이외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원 이외에, 불순물 원소로서 Fe, Ni 기타의 천이금속 원소, 또는 상기 천이금속의 산화물이 포함되어 있는 일이 있다. 본 명세서에 있어서는, 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막은, 스퍼터링법으로 성막한 후, 200℃∼500℃, 대표적으로는 300∼400℃에서 10분∼100분 가열을 행했다. 이때, 분석한 In-Ga-Zn-O계 비단결정 막의 결정구조는, 아모퍼스 구조가 XRD의 분석에서는 관찰된다.
In-Ga-Zn-O계 비단결정 막으로 대표되는 산화물 반도체는, 에너지갭(Eg)이 넓은 재료이기 때문에, 산화물 반도체층의 상하에 2개의 게이트 전극을 설치해도 오프 전류의 증대를 억제할 수 있다.
이때, 제1, 제2로서 붙여지는 서수사는 편의상 사용하는 것으로, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
게이트선 구동회로 또는 소스선 구동회로 등의 주변회로, 또는 화소부에, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감한다..
또한, 상기한 박막 트랜지스터에 있어서, 소스 전극 또는 드레인 전극의 상하에는, 소스 영역 또는 드레인 영역으로서 기능하는 저저항의 산화물 반도체층이 형성되어 있다. 따라서, 소스 전극 또는 드레인 전극의 측면과, 산화물 반도체층이 접하는 면적을 축소할 수 있어, 박막 트랜지스터의 온 전류를 크게 하는 것이 가능해 진다. 또한, 소스 전극 및 드레인 전극과 게이트 절연층 사이에, 산화물 반도체층보다도 캐리어 농도가 높은 소스 영역 및 드레인 영역을 의도적으로 설치함으로써 오믹성의 콘택을 형성할 수 있다.
이하에서는, 본 발명의 실시형태에 대해 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해된다. 또한, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정해서 해석되는 것은 아니다.
(실시형태 1)
도 1a에 구동회로에 사용하는 제1 박막 트랜지스터(480)와, 화소부에 사용하는 제2 박막 트랜지스터(170)를 동일기판 위에 설치하는 예를 나타낸다. 이때, 도 1a는 표시장치의 단면도의 일례이다.
화소부와 구동회로는, 동일기판 위에 형성하고, 화소부에 있어서는, 매트릭스 모양으로 배치한 인핸스먼트형 트랜지스터인 제2 박막 트랜지스터(170)를 사용해서 화소전극(110)에의 전압의 온 오프를 전환한다. 이 화소부에 배치하는 제2 박막 트랜지스터(170)는, 산화물 반도체층(103)을 사용하고 있어, 제2 박막 트랜지스 터의 전기 특성은, 게이트 전압±20V에 있어서, 온 오프 비가 109 이상이기 때문 표시의 콘트라스트를 향상시킬 수 있고, 더구나 리크 전류가 적기 때문에 저소비 전력 구동을 실현할 수 있다. 온 오프 비란, 오프 전류와 온 전류의 비율(ION/IOFF)이며, 클수록 스위칭 특성이 우수하다고 할 수 있고, 표시의 콘트라스트 향상에 기여한다. 이때, 온 전류란, 트랜지스터가 온 상태일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다. 또한, 오프 전류란, 트랜지스터가 오프 상태일 때에, 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다. 예를 들면, n형의 트랜지스터의 경우에는, 게이트 전압이 트랜지스터의 임계전압보다도 낮을 때에 소스 전극과 드레인 전극 사이에 흐르는 전류이다. 이렇게, 고콘트라스트, 및 저소비 전력 구동을 실현하기 위해서는, 화소부에 인핸스먼트형 트랜지스터를 사용하는 것이 바람직하다.
구동회로에 있어서는, 산화물 반도체층(405)의 아래쪽에 제1 게이트 전극(401)과, 산화물 반도체층(405)의 윗쪽에 제2 게이트 전극(470)을 갖는 박막 트랜지스터(430)를 적어도 1개 사용한다. 이 제2 게이트 전극(470)은 백 게이트 전극으로 부를 수 있다. 백 게이트 전극을 형성함으로써, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-열 스트레스 시험(이하, BT 시험이라고 한다)에 있어서, BT 시험 전후에 있어서의 박막 트랜지스터의 임계전압의 변화량을 저감할 수 있다.
이 박막 트랜지스터(430)의 구조를, 도 1a를 사용하여 설명한다. 절연 표면을 갖는 기판(400) 위에 설치된 제1 게이트 전극(401)은, 제1 게이트 절연층(403) 에 덮이고, 제1 게이트 전극(401)과 중첩하는 제1 게이트 절연층(403) 위에는, n+층 408a 및 n+층 408b가 설치된다. 또한, n+층 408a 및 n+층 408b 위에는, 제1배선(409) 또는 제2배선(410)이 설치된다. 소스 전극 또는 드레인 전극으로서 기능하는 제1배선(409) 또는 제2배선(410) 위에는, n+층 406a 및 n+층 406b가 설치된다. 또한, n+층 406a 및 n+층 406b 위에는, 산화물 반도체층(405)을 갖는다. 이 산화물 반도체층(405)을 덮는 제2 게이트 절연층(412)을 갖는다. 또한, 제2 게이트 절연층(412) 위에 제2 게이트 전극(470)을 갖는다.
이때, n+층 408a 및 n+층 408b는, 그것의 측면의 적어도 일부가 산화물 반도체층(405)에 접하고 있다. 또한, n+층 406a 및 n+층 406b는, 그것의 윗면의 적어도 일부 및 그것의 측면의 적어도 일부가 산화물 반도체층(405)에 접하고 있다. 또한, 제1배선(409) 및 제2배선(410)의 상하에 n+층이 각각 설치되기 때문에, 제1배선 409 및 제2배선 410의 측면과, 산화물 반도체층(405)이 접하는 면적을 축소할 수 있다.
n+층은, 산화물 반도체층과 비교해서 저저항의 산화물 반도체층이며, 소스 영역 또는 드레인 영역으로서 기능한다. 이때, 제1배선(409)이 소스 전극층으로서 기능하고, 제2배선(410)이 드레인 전극층으로서 기능하는 경우, n+층 408a 및 n+층 406a가 제1 및 제2 소스 영역으로서 기능하고, n+층 408b 및 n+층 406b가 제1 및 제2 드레인 영역으로서 기능한다. 박막 트랜지스터에, 복수의 소스 영역, 복수의 드레인 영역을 설치함으로써, 소스 영역 또는 드레인 영역이 단수인 경우보다도 한 층 더 트랜지스터의 온 전류를 크게 할 수 있다.
또한, 제1 게이트 전극(401)과 제2 게이트 전극(470)을 전기적으로 접속해서 동 전위로 해도 된다. 동 전위로 하면, 산화물 반도체층의 상하로부터 게이트 전압을 인가 수 있으므로, 온 상태에 있어서 흐르는 전류를 크게 할 수 있다.
또한, 임계전압을 마이너스로 시프트하기 위한 제어신호선을 제1 게이트 전극(401), 또는 제2 게이트 전극(470)의 어느 한쪽과 전기적으로 접속함으로써 디플리션형의 TFT로 할 수 있다.
또한, 임계전압을 플러스로 시프트하기 위한 제어신호선을 제1 게이트 전극(401), 또는 제2 게이트 전극(470)의 어느 한쪽과 전기적으로 접속함으로써 인핸스먼트형의 TFT로 할 수 있다.
또한, 구동회로에 사용하는 2개의 박막 트랜지스터의 조합은 특별히 한정되지 않고, 1개의 게이트 전극을 갖는 박막 트랜지스터를 디플리션형 TFT로서 사용하고, 2개의 게이트 전극을 갖는 박막 트랜지스터를 인핸스먼트형 TFT로서 사용해도 된다. 그 경우에는, 화소부의 박막 트랜지스터로서, 게이트 전극을 산화물 반도체층의 상하에 각각 갖는 구조로 한다.
또한, 화소부의 박막 트랜지스터로서, 게이트 전극을 산화물 반도체층의 상하에 각각 갖는 구조로 하고, 구동회로의 인핸스먼트형 TFT로서, 게이트 전극을 산화물 반도체층의 상하에 각각 갖는 구조로 하고, 구동회로의 디플리션형 TFT로서 게이트 전극을 산화물 반도체층의 상하에 각각 갖는 구조로 해도 된다. 그 경우에는, 임계전압을 제어하기 위한 제어신호선을 상하 어느 한쪽의 게이트 전극에 전기 적으로 접속시키고, 그 접속된 게이트 전극이 임계값을 제어하는 구성으로 한다.
이때, 도 1a에 있어서는, 제2 게이트 전극(470)은, 화소부의 화소전극(110)과 같은 재료, 예를 들면, 투과형의 액정표시장치이면, 투명 도전막을 사용해서 공정수를 저감하고 있지만, 특별히 한정되지 않는다. 또한, 제2 게이트 전극(470)의 폭은, 제1 게이트 전극(401)의 폭보다도 넓고, 산화물 반도체층의 폭보다도 더 넓은 예를 나타내고 있지만 특별히 한정되지 않는다.
제2 게이트 전극의 재료 및 폭이 도 1a와 다른 예를 도 1b에 나타낸다. 또한, 도 1b는 유기발광소자 또는 무기발광소자와 접속하는 제2 박막 트랜지스터(170)를 화소부에 갖는 표시장치의 예이다.
도 1b에 있어서는, 박막 트랜지스터(432)의 제2 게이트 전극으로서 기능하는 전극(471)의 재료는 금속재료(알루미늄(Al)이나 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금)을 사용하고, 단면에 있어서의 전극(471)의 폭은 도 1a의 제2 게이트 전극(470)보다도 좁다. 또한, 전극(471)의 폭은 산화물 반도체층(405)의 폭보다도 좁다. 폭을 좁게 함에 의해, 제2 게이트 전극(471)이, 제1배선(409), 및 제2배선(410)과 제2 게이트 절연층(412)을 개재하여 중첩하는 면적을 저감할 수 있어, 기생 용량을 작게 할 수 있다.
발광소자는, 적어도 제1 전극(472)과 발광층(475)과 제2 전극(474)을 갖는다. 도 1b에 있어서는, 전극 471은, 화소부의 제1 전극(472)과 같은 재료, 예를 들면, 알루미늄 등을 사용해서 공정수를 저감하고 있지만, 특별히 한정되지 않는다. 또한, 도 1b에 있어서 절연층(473)은, 인접하는 화소의 제1 전극과의 절연을 도모하기 위한 격벽으로서 기능한다.
또한, 제2 게이트 전극의 재료 및 폭이 도 1a 다른 예를 도 1c에 나타낸다. 도 1c에 있어서는, 박막 트랜지스터(433)의 제2 게이트 전극으로서 기능하는 전극(476)의 재료는 금속재료(알루미늄(Al)이나 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금)를 사용하고, 단면에 있어서의 제2 게이트 전극의 폭은 도 1b보다도 좁다. 도 1b보다도 더 폭을 좁게 함으로써 제1배선(409),및 제2배선(410)과 제2 게이트 절연층(412)을 개재하여 중첩하지 않도록 할 수 있어, 더욱 더 기생 용량을 작게 할 수 있다. 도 1c에 나타낸 전극(476)의 폭은, 제1배선(409)과 제2배선(410)의 간격보다도 좁다. 이렇게 좁은 폭의 전극(476)을 형성하는 경우에는, 습식 에칭 등을 사용해서 레지스트 마스크 단부보다도 내측에 전극(476)의 양단이 위치하는 공정으로 하는 것이 바람직하다. 단, 도 1c에 있어서는 화소전극(110)과 다른 금속재료를 사용하기 때문에, 전극(476)의 형성을 위한 포트리소그래피 공정이 1회 증가하고, 마스크수도 1매 추가하는 것으로 된다.
액정표시장치나 발광 표시장치나 전자 페이퍼에 사용하는 게이트선 구동회로 또는 소스선 구동회로 등의 주변회로, 또는 화소부에 대하여, 상하를 2개의 게이트 전극에 끼워진 산화물 반도체를 사용한 박막 트랜지스터를 사용하여, 고속구동이나, 저소비 전력화를 도모할 수 있다. 또한, 공정수를 대폭 증가시키지 않고, 동일기판 위에 화소부와 구동회로의 양쪽을 설치할 수 있다. 동일기판 위에, 화소부 이 외의 다양한 회로를 설치함으로써, 표시장치의 제조 비용을 저감할 수 있다.
또한, 소스 전극 또는 드레인 전극의 상하에, 소스 영역 또는 드레인 영역을 설치함으로써, 금속층인 소스 전극 또는 드레인 전극과, 산화물 반도체층 사이를 양호한 접합으로 하여 쇼트키 접합에 비해 열에 대하여도 안정 동작을 갖게 한다. 또한, 채널의 캐리어를 공급하거나(소스측), 또는 채널의 캐리어를 안정적으로 흡수하거나(드레인측), 또는 소스 전극(또는 드레인 전극)과의 계면에 저항성분이 만들어지는 것을 억제하기 위해서도 소스 영역 또는 드레인 영역을 설치하는 것은 중요하다. 또한, 저저항의 산화물 반도체층(n+층)을 설치함으로써, 높은 드레인 전압에서도 양호한 이동도를 유지할 수 있다.
(실시형태 2)
실시형태 1에서는 구동회로의 박막 트랜지스터로서 1개의 박막 트랜지스터를 설명했지만, 여기에서는, 2개의 n채널형의 박막 트랜지스터를 사용해서 구동회로의 인버터 회로를 구성하는 예를 기초로 이하에서 설명한다. 도 2a에 나타낸 박막 트랜지스터는, 실시형태 1의 도 1a에 나타낸 박막 트랜지스터(430)와 동일하기 때문에, 같은 부분에는 동일한 부호를 사용하여 설명한다.
화소부를 구동하기 위한 구동회로는, 인버터 회로, 용량, 저항 등을 사용해서 구성한다. 2개의 n채널형 TFT를 조합해서 인버터 회로를 형성하는 경우, 인핸스먼트형 트랜지스터와 디플리션형 트랜지스터를 조합해서 형성하는 경우(이하, EDMOS 회로라고 한다)와, 인핸스먼트형 TFT끼리 형성하는 경우(이하, EEMOS 회로라 고 한다)가 있다.
구동회로의 인버터 회로의 단면 구조를 도 2a에 나타낸다. 이때, 도 2에 나타낸 박막 트랜지스터(430), 제2 박막 트랜지스터(431)는, 역스태거형 박막 트랜지스터이며, 반도체층 위에 소스 영역 또는 드레인 영역을 개재하여서 배선이 설치되는 박막 트랜지스터의 예이다.
도 2 a에 있어서, 기판(400) 위에 제1 게이트 전극(401) 및 게이트 전극(402)을 설치한다. 제1 게이트 전극(401) 및 게이트 전극(402)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료 또는 이것들을 주성분으로 하는 합금재료를 사용하고, 단층으로 또는 적층해서 형성할 수 있다.
예를 들면, 제1 게이트 전극(401) 및 게이트 전극(402)의 2층의 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층구조, 또는 구리층 위에 몰리브덴층을 적층된 2층 구조, 또는 구리층 위에 질화 티타늄층 혹은 질화 탄탈층을 적층한 2층 구조, 질화 티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화 티타늄층 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
또한, 제1 게이트 전극(401) 및 게이트 전극(402)을 덮는 제1 게이트 절연층(403) 윗쪽에는, 제1배선(409), 제2배선(410), 제3배선(411)을 설치한다. 또한, 제1 게이트 절연층(403)과 제1배선(409), 제1 게이트 절연층(403)과 제2배선(410), 제1 게이트 절연층(403)과 제3배선(411) 사이에는, 각각 n+층 420, 421, 422를 설치한다. 제2 배선(410)은, 제1 게이트 절연층(403)에 형성된 콘택홀(404)을 통해 게이트 전극(402)과 접속한다.
제1배선(409), 및 제2배선(410)의 윗쪽에는, 산화물 반도체층(405)을 설치한다. 또한, 제1배선(409)과 산화물 반도체층(405), 및 제2배선(410)과 산화물 반도체층(405) 사이에는, n+층 423, 424가 각각 설치된다. 또한, 제2배선(410), 및 제3배선(411)의 윗쪽에는 제2 산화물 반도체층(407)을 설치한다. 또한, 제2배선(410)과 산화물 반도체층(407), 및 제3배선(411)과 산화물 반도체층(407) 사이에는, n+층 425, 426이 각각 설치된다.
이때, n+층 420 내지 426은, 산화물 반도체층 405나 산화물 반도체층 407에 비해 저저항의 산화물 반도체층으로서, 소스 영역 또는 드레인 영역으로서 기능한다. 배선과 산화물 반도체층 사이에 n+층을 갖는 구성으로 함으로써, 쇼트키 접합과 비해 열에 대하여도 안정 동작을 갖게 한다.
박막 트랜지스터(430)는, 제1 게이트 전극(401)과, 제1 게이트 절연층(403)을 개재하여 제1 게이트 전극(401)과 중첩하는 산화물 반도체층(405)을 갖고, 제1배선(409)은, 음의 전압 VDL이 인가되는 전원선(부 전원선)이다. 이 전원선은, 접지전위의 전원선(접지 전원선)으로 해도 된다.
또한, 제2 박막 트랜지스터(431)는, 게이트 전극(402)과, 제1 게이트 절연층(403)을 개재하여 게이트 전극(402)과 중첩하는 제2 산화물 반도체층(407)을 갖고, 제3배선(411)은, 양의 전압 VDH가 인가되는 전원선(정 전원선)이다.
또한, 구동회로의 인버터 회로의 평면도를 도 2c에 나타낸다. 도 2c에 있어서, 점선 Z1-Z2로 절단한 단면이 도 2a에 해당한다.
또한, EDMOS 회로의 등가회로를 도 2b에 나타낸다. 도 2a에 나타낸 회로 접속은, 도 2b에 해당하고, 박막 트랜지스터(430)를 인핸스먼트형의 n채널형 트랜지스터로 하고, 제2 박막 트랜지스터(431)를 디플리션형의 n채널형 트랜지스터로 하는 예이다.
박막 트랜지스터(430)를 인핸스먼트형의 n채널형 트랜지스터로 하기 위해, 본 실시형태에서는, 산화물 반도체층(405) 위에 제2 게이트 절연층(412)과, 상기 제2 게이트 절연층(412) 위에 제2 게이트 전극(470)을 설치하고, 제2 게이트 전극(470)에 인가하는 전압에 의해 박막 트랜지스터(430)의 임계값 제어를 행한다.
또한, 제2 게이트 절연층(412)은, 제2 산화물 반도체층(407)을 덮는 보호층으로서도 기능한다.
이때, 도 2 a 및 도 2c에서는, 제2 배선(410)은, 제1 게이트 절연층(403)에 형성된 콘택홀(404)을 통해 게이트 전극(402)과 직접 접속하는 예를 나타내었지만, 특별히 한정되지 않고, 접속 전극을 별도 설치해서 제2 배선(410)과 게이트 전극(4020을 전기적으로 접속시켜도 된다.
이때, 본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 표시장치에 대해서, 블록도 등을 참조해서 설명한다.
도 3a는, 액티브 매트릭스형 액정표시장치의 블록도의 일례를 나타낸다. 도 3a에 나타낸 액정표시장치는, 기판(300) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(301)와, 각 화소의 게이트 전극에 접속된 주사선을 제어하는 주사선 구동회로(302)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(303)를 갖는다.
도 3b는, 액티브 매트릭스형 발광 표시장치의 블록도의 일례를 나타낸다. 도 3b에 나타낸 발광 표시장치는, 기판(310) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(311)와, 각 화소의 게이트 전극에 접속된 주사선을 제어하는 제1 주사선 구동회로(312) 및 제2 주사선 구동회로(313)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(314)를 갖는다. 한개의 화소에 스위칭용 TFT(Thin Film Transistor. 이하, TFT라고 한다)과 전류제어용 TFT의 2개를 배치하는 경우, 도 3b에 나타낸 발광 표시장치에서는, 스위칭용 TFT의 게이트 전극에 접속된 제1 주사선에 입력되는 신호를 제1 주사선 구동회로(312)에서 생성하고, 전류제어용 TFT의 게이트 전극에 접속된 제2 주사선에 입력되는 신호를 제2 주사선 구동회로(313)에서 생성한다. 단, 제1 주사선에 입력되는 신호와, 제2 주사선에 입력되는 신호를, 1개의 주사선 구동회로에서 생성하는 구성으로 하여도 된다. 또한, 예를 들면, 스위칭소자가 갖는 TFT의 수에 의해, 스위칭소자의 동작을 제어하는데 사용되는 제1 주사선이, 각 화소에 복수 설치되어 있어도 된다. 이 경우, 복수의 제1 주사선에 입력되는 신호를, 모두 1개의 주사선 구동회로에서 생성해도 되고, 복수의 주사선 구동회로를 설치하고 이들 각각에서 생성해도 된다.
이때, 여기에서는, 주사선 구동회로(302), 제1 주사선 구동회로(312), 제2 주사선 구동회로(313), 및 신호선 구동회로 303, 314를 표시장치에 제조하는 형태를 나타냈지만, 주사선 구동회로(302), 제1 주사선 구동회로(312), 또는 제2 주사선 구동회로(313)의 일부를 IC 등의 반도체 장치로 실장해도 된다. 또한, 신호선 구동회로 303, 314의 일부를 IC 등의 반도체 장치로 실장해도 된다.
도 4는, 표시장치를 구성하는, 신호 입력 단자(322), 주사선(323), 신호선(324), 비선형 소자를 포함하는 보호회로 및 화소부의 위치 관계를 설명하는 도면이다. 절연 표면을 갖는 기판(320) 위에는 주사선(323)과 신호선(324)이 교차해서 배치되어, 화소부(327)가 구성되어 있다. 이때, 화소부(327)는, 도 3에 나타낸 화소부 301과 화소부 311에 해당한다.
화소부(301)는, 신호선 구동회로(303)로부터 열방향으로 신장해서 배치된 복수의 신호선 S1∼Sm(미도시)에 의해 신호선 구동회로(303)와 접속되고, 주사선 구동회로(302)로부터 행방향으로 신장해서 배치된 복수의 주사선 G1∼Gn(미도시)에 의해 주사선 구동회로(302)와 접속되어, 신호선 S1∼Sm과 주사선 G1∼Gn에 대응해서 매트릭스 모양으로 배치된 복수의 화소(미도시)를 갖는다. 그리고, 각 화소는, 신호선 Sj(신호선 S1∼Sm 중 어느 1개), 주사선 Gi(주사선 G1∼Gn 중 어느 1개)와 접속된다.
화소부(327)는 복수의 화소(328)가 매트릭스 모양으로 배열해서 구성되어 있다. 화소(328)는, 주사선(323)과 신호선(324)에 접속하는 화소 TFT(329), 유지용량부(330), 화소전극(331)을 포함하여 구성되어 있다.
여기에서 나타낸 화소 구성에 있어서, 유지용량부(330)에서는, 한쪽의 전극과 화소 TFT(329)이 접속되고, 다른 쪽의 전극과 용량선(332)이 접속되는 경우를 나타내고 있다. 또한, 화소전극(331)은 표시 소자(액정소자, 발광소자, 콘트라스트 매체(전자 잉크) 등)를 구동하는 한쪽의 전극을 구성한다. 이들 표시 소자의 다른 쪽의 전극은 공통 단자(333)에 접속되어 있다.
보호회로는, 화소부(327)와, 신호선 입력 단자(322) 사이에 배치되어 있다. 또한, 주사선 구동회로와, 화소부(327) 사이에 배치되어 있다. 본 실시형태에서는, 복수의 보호회로를 배치하고, 주사선(323), 신호선(324) 및 용량 버스선(337)에 정전기 등에 의해 서지 전압이 인가되어, 화소 TFT(329) 등이 파괴되지 않도록 구성되어 있다. 그 때문에, 보호회로에는 서지 전압이 인가되었을 때에, 공통 배선에 전하를 놓아주도록 구성되어 있다.
본 실시형태에서는, 주사선 323측에 보호회로 334, 신호선 324측에 보호회로 335, 용량 버스선 337에 보호회로 336을 설치하는 예를 나타내고 있다. 단, 보호회로의 설치 위치는 이것에 한정되지 않는다. 또한, 주사선 구동회로를 IC 등의 반도체 장치로 실장하지 않는 경우에는, 주사선 323측에 보호회로 334를 설치하지 않아도 된다.
이들 회로의 각각에 실시형태 1 또는 실시형태 2에 나타낸 TFT를 사용함으로써, 이하의 이점이 있다.
구동회로는, 논리회로부와, 스위치부 또는 버퍼부로 대별된다. 논리회로부에 설치하는 TFT는 임계전압을 제어하는 것이 가능한 구성이면 된다. 한편으로, 스위 치부 또는 버퍼부에 설치하는 TFT는 온 전류가 큰 것이 바람직하다. 실시형태 1 또는 실시형태 2에 나타낸 TFT를 갖는 구동회로를 설치함으로써, 논리회로부에 설치하는 TFT의 임계전압의 제어가 가능해지고, 스위치부 또는 버퍼부에 설치하는 TFT의 온 전류를 크게 하는 것이 가능해 진다. 더구나, 구동회로가 점유하는 면적을 작게 하여, 테두리를 좁게 하는데에도 기여한다.
또한, 주사선 구동회로를 구성하는 시프트 레지스터 회로에 대해서 이하에서 설명한다.
도 5에 나타낸 시프트 레지스터 회로는, 플립플롭회로(351)를 복수개 갖고, 제어신호선 352, 제어신호선 353, 제어신호선 354, 제어신호선 355, 제어신호선 356, 및 리셋트 선(357)을 갖는다.
도 5의 시프트 레지스터 회로에 도시된 것과 같이, 플립플롭회로(351)에서는, 초단의 입력 단자 IN에, 제어신호선 352를 거쳐, 스타트 펄스 SSP가 입력되고, 다음 단 이후의 입력 단자 IN에 전단의 플립플롭회로(351)의 출력 신호 단자 SOUT가 접속되어 있다. 또한, N단째(N은 자연수이다)의 리셋트 단자 RES는, (N+3)단째의 플립플롭회로의 출력 신호 단자 Sout와 리셋트 선(357)을 거쳐 접속되어 있다. N단째의 플립플롭회로(351)의 클록 단자 CLK에는, 제어신호선 353을 거쳐, 제1 클록 신호 CLK1이 입력된다고 가정하면, (N+1)단째의 플립플롭회로(351)의 클록 단자 CLK에는, 제어신호선 354를 거쳐, 제2 클록 신호 CLK2이 입력된다. 또한, (N+2)단째의 플립플롭회로(351)의 클록 단자 CLK에는, 제어신호선 355를 거쳐, 제3 클록 신호 CLK3이 입력된다. 또한, (N+3)단째의 플립플롭회로(351)의 클록 단자 CLK에는, 제어신호선 356을 거쳐, 제4 클록 신호 CLK4이 입력된다. 그리고, (N+4)단째의 플립플롭회로(351)의 클록 단자 CLK에는, 제어신호선 353을 거쳐, 제1 클록 신호 CLK1이 입력된다. 또한, N단째의 플립플롭회로(351)는, 게이트 출력 단자 Gout에서, N단째의 플립플롭회로의 출력 SRoutN을 출력한다.
이때, 플립플롭회로(351)와, 전원 및 전원선의 접속을 도시하고 있지 않지만, 각 플립플롭회로(351)에는 전원선을 거쳐 전원전위 Vdd 및 전원전위 GND가 공급되고 있다.
이때, 본 명세서에서 설명하는 전원전위는, 기준전위를 0V로 했을 경우의, 전위차에 해당한다. 그 때문에, 전원전위를 전원전압, 또는 전원전압을 전원전위로 부르는 일도 있다.
이때, 본 명세서에 있어서, A와 B가 접속되어 있다란, A와 B가 직접 접속되어 있는 것 이외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기에서, A와 B가 전기적으로 접속되어 있다란, A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때, 대상물을 거쳐 A와 B가 개략 동일 노드로 되는 경우를 표시하는 것으로 한다. 구체적으로는, TFT와 같은 스위칭소자를 거쳐 A와 B가 접속되고, 이 스위칭소자의 도통에 의해, A와 B가 개략 동전위가 되는 경우나, 저항소자 을 거쳐 A와 B가 접속되고, 이 저항소자의 양단에 발생하는 전위차가, A와 B를 포함하는 회로의 동작에 영향을 미치지 않을 정도가 되어 있을 경우 등, 회로 동작을 생각했을 경우에 A와 B를 동일 노드로서 잡아도 지장이 없는 상태인 경우를 표시한다.
다음에, 도 6에, 도 5에서 나타낸 시프트 레지스터 회로가 갖는 플립플롭회로(351)의 일 형태를 나타낸다. 도 6에 나타낸 플립플롭회로(351)는, 논리회로부(361)와, 스위치부(362)를 갖는다. 논리회로부(361)는, TFT 363 내지 TFT 368을 갖는다. 또한, 스위치부(362)는, TFT 369 내지 TFT 372를 갖고 있다. 이때, 논리회로부는, 외부에서 입력되는 신호에 따라 후단의 회로인 스위치부에 출력하는 신호를 전환하기 위한 회로이다. 또한, 스위치란, 외부 및 제어회로부에서 입력되는 신호에 따라 스위치가 되는 TFT의 온 또는 오프의 전환, 해당 TFT의 사이즈 및 구조에 따른 전류를 출력하기 위한 회로이다.
플립플롭회로(351)에 있어서, 입력 단자 IN은 TFT 364의 게이트 단자, 및 TFT 367의 게이트 단자에 접속되어 있다. 리셋트 단자 RES는, TFT 363의 게이트 단자에 접속되어 있다. 클록 단자 CLK은, TFT 369의 제1단자, 및 TFT 371의 제1단자에 접속되어 있다. 전원전위 Vdd가 공급되는 전원선은, TFT 364의 제1단자, 및 TFT 366의 게이트 단자 및 제2단자에 접속되어 있다. 전원전위 GND가 공급되는 전원선은, TFT 363의 제2단자, TFT 365의 제2단자, TFT 367의 제2단자, TFT 368의 제2단자, TFT 370의 제2단자, 및 TFT 372의 제2단자에 접속되어 있다. 또한, TFT 363의 제1단자, TFT 364의 제2단자, TFT 365의 제1단자, TFT 368의 게이트 단자, TFT 369의 게이트 단자, 및 TFT 371의 게이트 단자는 서로 접속되어 있다. 또한, TFT 366의 제1단자는, TFT 365의 게이트 단자, TFT 367의 제1단자, TFT 368의 제1단자, TFT 370의 게이트 단자, 및 TFT 372의 게이트 단자에 접속되어 있다. 또한, 게이트 출력 단자 Gout는, TFT 369의 제2단자, 및 TFT 370의 제1단자에 접속되어 있다. 출력 신호 단자 Sout는, TFT 371의 제2단자, 및 TFT 372의 제1단자에 접속되어 있다.
이때, 여기에서는, TFT 363 내지 TFT 372가, 모두 N형 TFT인 예에 관한 설명을 행한다.
이때, TFT는, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자로서, 드레인 영역과 소스 영역 사이에 채널 형성 영역을 갖고, 드레인 영역과 채널 형성 영역과 소스 영역을 거쳐 전류를 흘려보낼 수 있다. 여기에서, 소스와 드레인은, TFT의 구조나 동작조건 등에 의해 바뀌는 일이 있기 때문에, 어느 것이 소스이며, 어느 것이 드레인인지를 특정하는 것이 곤란하다. 따라서, 소스 및 드레인으로서 기능하는 영역을, 소스 또는 드레인이라고 부르지 않고, 예를 들면, 각각을 제1단자, 제2단자로 표기하는 경우도 있다. 또한, 이 경우에, 게이트로서 기능하는 단자에 대해서는, 게이트 단자로 표기한다.
다음에, 도 6에 나타낸 플립플롭회로(351)의 배치도의 일례를 도 7에 나타낸다.
도 7의 플립플롭회로는, 전원전위 Vdd가 공급되는 전원선 381, 리셋트선(382), 제어신호선 353, 제어신호선 354, 제어신호선 355, 제어신호선 356, 제어신호선 383, 전원전위 GND가 공급되는 전원선 384, 논리회로부(361) 및 스위치부(362)를 갖는다. 논리회로부(361)는, TFT 363 내지 TFT 368을 갖는다. 또한, 스 위치부(362)는, TFT 369 내지 TFT 372를 갖고 있다. 또한, 도 7에서는, 게이트 출력 단자 Gout에 접속되는 배선, 출력 신호 단자 Sout에 접속되는 배선에 대해서도 도시하고 있다.
도 7 중에서는, 반도체층(385), 제1 배선층 386, 제2 배선층 387, 제3 배선층 388, 콘택홀(389)에 대해서 나타내고 있다. 이때, 제1 배선층 386은, 게이트 전극을 형성하는 층에 의해 형성하고, 제2 배선층 387은, TFT의 소스 전극 또는 드레인 전극을 형성하는 층에 의해 형성하고, 제3 배선층 388은, 화소부에 있어서의 화소전극을 형성하는 층에 의해 형성하면 된다. 단, 이것에 한정되지 않고, 예를 들면 제3 배선층 388을, 화소전극을 형성하는 층과는 다른 배선층으로서 형성해도 된다.
이때, 도 7 중의 각 회로 소자 사이의 접속 관계는, 도 6에서 설명한 것과 같다. 이때, 도 7에서는, 제1 클록 신호가 입력되는 플립플롭회로에 대해 나타내고 있기 때문에, 제어신호선 354 내지 제어신호선 356의 접속에 관해서는 도시되지 않고 있다.
도 7의 플립플롭회로의 배치도에 있어서, 논리회로부(361)가 갖는 TFT 366 또는 TFT 367의 임계전압을 제어함으로써, EDMOS 회로(373)를 구성할 수 있다. 대표적으로는, TFT 366을 디플리션형으로 하고, TFT 367을 인핸스먼트형으로 한 EDMOS 회로(373)로 구성하고, 스위치부(362)가 갖는 TFT 369 내지 TFT 372를 듀얼 게이트형의 TFT, 또는 디플리션형의 TFT로 한다. 이때, 도 6에 있어서, EDMOS 회 로(373)에 있어서의 TFT 366과 TFT 367은 도 2에 나타낸 EDMOS 회로와는, 디플리션형의 TFT의 게이트 전극의 접속 위치가 다르다.
TFT 366 또는 TFT 367을 듀얼 게이트형의 TFT로 형성하고, 백게이트 전극의 전위를 제어함으로써, 디플리션형의 TFT, 또는 인핸스먼트형의 TFT로 할 수 있다.
도 7에서는, TFT 366의 임계전압을 제어하기 위한 백게이트 전극과 동전위의 제어신호선 390을 별도로 설치하여, 디플리션형으로 하고 있다. TFT 366은 듀얼 게이트형의 TFT이며, 백게이트 전극의 전위는, 게이트 전극에 인가되는 전원전위 Vdd가 공급되는 전원선 381과는 다른 전위이다.
도 7에 있어서는, TFT 369∼372는, 듀얼 게이트형의 TFT이며, 백게이트 전극과 게이트 전극이 동전위인 예이며, 백게이트 전극의 전위는, 게이트 전극에 인가되는 전원전위 Vdd가 공급되는 전원선과 같은 전위이다.
이와 같이 하여, 표시장치의 화소부 및 구동회로에 배치할 TFT를 산화물 반도체층을 사용한 n채널형 TFT만으로 형성할 수 있다.
또한, 논리회로부(361)에 있어서의 TFT 366은 전원전위 Vdd에 따라 전류를 흘려보내기 위한 TFT로서, TFT 366을 듀얼 게이트형 TFT 또는 디플리션형의 TFT로 하여, 흐르는 전류를 크게 함으로써, 성능을 저하시키지 않고, TFT의 소형화를 도모할 수 있다.
또한, 스위치부(362)를 구성하는 TFT에 있어서, TFT를 흐르는 전류량을 크게 하고, 또한, 온과 오프의 전환을 고속으로 행할 수 있기 때문에, 성능을 저하시키지 않고 TFT가 차지하는 면적을 축소할 수 있다. 따라서, 이 TFT에 의해 구성되는 회로가 차지하는 면적을 축소할 수도 있다. 이때, 스위치부(362)에 있어서의 TFT 369 내지 TFT 372는, 도시된 것과 같이 반도체층(385)을 제1 배선층 386 및 제3 배선층 388으로 사이에 끼우도록 레이아웃하여, 듀얼 게이트형 TFT를 형성하면 된다.
또한, 도 7에서는, 듀얼 게이트형 TFT가, 반도체층(385)을 제1 배선층 386과, 콘택홀(389)에 의해 제1 배선층 386에 접속되어 동전위가 된 제3 배선층 388에 의해 사이에 끼워져 구성되는 예를 나타내었지만, 이 구성에 한정되지 않는다. 예를 들면, 제3 배선층 388에 대하여, 별도 제어신호선을 설치하고, 제3 배선층 388의 전위를 제1 배선층 386로부터 독립하여 제어하는 구성으로 해도 된다.
이때, 도 7에 나타낸 플립플롭회로의 배치도에 있어서, TFT 363 내지 TFT 372의 채널 형성 영역의 형상을 U자 형상(일본어
Figure 112009067470614-pat00001
의 글자형 또는 말굽형)으로 하여도 된다. 또한, 도 7 중에서는, 각 TFT의 사이즈를 같게 하고 있지만, 후단의 부하의 크기에 따라 출력 신호 단자 Sout 또는 게이트 출력 단자 Gout에 접속되는 각 TFT의 크기를 적절히 변경해도 된다.
다음에, 도 8에 나타낸 타이밍 차트를 사용하여, 도 5에 나타낸 시프트 레지스터 회로의 동작에 대해 설명한다. 도 8은, 도 5에 나타낸 제어신호선 352 내지 제어신호선 356에 각각 공급되는 스타트 펄스 SSP, 제1 클록 신호 CLK1 내지 제4 클록 신호 CLK4, 및 1단째 내지 5단째의 플립플롭회로의 출력 신호 단자 Sout로부터 출력되는 Sout1 내지 Sout5에 대해 나타내고 있다. 이때, 도 8의 설명에서는, 도 6 및 도 7에 있어서 각 소자에 붙은 부호를 사용한다.
이때, 도 8은, 플립플롭회로가 갖는 TFT의 각각이, N형 TFT인 경우의 타이밍 차트이다. 또한, 제1 클록 신호 CLK1 및 제4 클록 신호 CLK4은 도시된 것과 같이 1/4파 장(점선에서 구분한 1구간)씩 시프트한 구성으로 되어 있다.
우선, 기간 T1에 있어서, 1단째의 플립플롭회로에는, 스타트 펄스 SSP이 H 레벨에서 입력되어, 논리회로부(361)는 스위치부의 TFT 369 및 TFT 371을 온하고, TFT 370 및 TFT 372를 오프로 한다. 이때, 제1 클록 신호 CLK1은 L 레벨이기 때문에, Sout1은 L 레벨이다.
이때, 기간 T1에 있어서, 2단째 이후의 플립플롭회로에는, IN 단자에 신호가 입력되지 않기 때문에, 동작하지 않고 L 레벨을 출력하고 있다. 이때, 초기 상태에서는, 시프트 레지스터 회로의 각 플립플롭회로는, L 레벨을 출력하는 것으로 하여 설명을 행한다.
다음에, 기간 T2에 있어서, 1단째의 플립플롭회로에서는, 기간 T1과 동일하게, 논리회로부(361)가 스위치부(362)의 제어를 행한다. 기간 T2에서는, 제1 클록 신호 CLK1은 H 레벨이 되기 때문에, Sout1은 H 레벨이 된다. 또한, 기간 T2에서는, 2단째의 플립플롭회로에는, Sout1이 H 레벨에서 IN 단자에 입력되어, 논리회로부(361)가 스위치부의 TFT 369 및 TFT 371을 온하고, TFT 370 및 TFT 372를 오프로 한다. 이때, 제2 클록 신호 CLK2은 L 레벨이기 때문에, Sout2은 L 레벨이다.
이때, 기간 T2에 있어서, 3단째 이후의 플립플롭회로에는, IN 단자에 신호가 입력되지 않기 때문에, 동작하지 않고 L 레벨을 출력하고 있다.
다음에, 기간 T3에 있어서, 1단째의 플립플롭회로에서는, 기간 T2의 상태를 유지하도록 논리회로부(361)가 스위치부(362)의 제어를 행한다. 그 때문에 기간 T3에서는, 제1 클록 신호 CLK1은 H 레벨이며, Sout1은 H 레벨이 된다. 또한, 기간 T3에 있어서, 2단째의 플립플롭회로에서는, 기간 T2과 마찬가지로, 논리회로부(361)가 스위치부(362)의 제어를 행한다. 기간 T3에서는, 제2 클록 신호 CLK2은 H 레벨이기 때문에, Sout2은 H 레벨이다. 또한, 기간 T3의 3단째의 플립플롭회로에는, Sout2이 H 레벨에서 IN 단자에 입력되어, 논리회로부(361)가 스위치부의 TFT 369 및 371을 온하고, TFT 370 및 372를 오프로 한다. 이때, 제3 클록 신호 CLK3은 L 레벨이기 때문에, Sout3은 L 레벨이다.
이때, 기간 T3에 있어서, 4단째 이후의 플립플롭회로에는, IN 단자에 신호가 입력되지 않기 때문에, 동작하지 않고 L 레벨을 출력하고 있다.
다음에, 기간 T4에 있어서, 1단째의 플립플롭회로에서는, 기간 T3의 상태를 유지하도록 논리회로부(361)가 스위치부(362)의 제어를 행한다. 그 때문에, 기간 T4에 있어서, 제1 클록 신호 CLK1은 L 레벨이며, Sout1은 L 레벨이 된다. 또한, 기간 T4에 있어서, 2단째의 플립플롭회로에서는, 기간 T3의 상태를 유지하도록 논리회로부(361)가 스위치부(362)의 제어를 행한다. 그 때문에, 기간 T4에 있어서, 제2 클록 신호 CLK2은 H 레벨이며, Sout2은 H 레벨이 된다. 또한, 기간 T4에 있어서, 3단째의 플립플롭회로에서는, 기간 T3과 마찬가지로, 논리회로부(361)가 스위치부(362)의 제어를 행한다. 기간 T4에서는, 제3 클록 신호 CLK3은 H 레벨이기 때문에, Sout3은 H 레벨이다. 또한, 기간 T4의 4단째의 플립플롭회로에는, Sout3이 H 레벨에서 IN 단자에 입력되어, 논리회로부(361)가 스위치부(362)의 TFT 369 및 TFT 371을 온하고, TFT 370 및 TFT 372를 오프로 한다. 이때, 제4 클록 신호 CLK4은 L 레벨이기 때문에, Sout4은 L 레벨이다.
이때, 기간 T4에 있어서, 5단째 이후의 플립플롭회로에는, IN 단자에 신호가 입력되지 않기 때문에, 동작하지 않고 L 레벨을 출력하고 있다.
다음에, 기간 T5에 있어서, 2단째의 플립플롭회로에서는, 기간 T3의 상태를 유지하도록 논리회로부(361)가 스위치부(362)의 제어를 행한다. 그 때문에, 기간 T5에 있어서, 제2 클록 신호 CLK2은 L 레벨이며, Sout2은 L 레벨이 된다. 또한, 기간 T5에 있어서, 3단째의 플립플롭회로에서는, 기간 T4의 상태를 유지하도록 논리회로부(361)가 스위치부(362)의 제어를 행한다. 그 때문에, 기간 T5에 있어서, 제3 클록 신호 CLK3은 H 레벨이며, Sout3은 H 레벨이 된다. 또한, 기간 T5에 있어서 4단째의 플립플롭회로에는, 기간 T4과 마찬가지로, 논리회로부(361)가 스위치부(362)의 제어를 행한다. 기간 T5에서는, 제4 클록 신호 CLK4은 H 레벨이기 때문에, Sout4은 H 레벨이다. 또한, 5단째 이후의 플립플롭회로는, 1단째 내지 4단째의 플립플롭회로와 같은 배선 관계이며, 입력되는 신호의 타이밍도 같기 때문에, 설명은 생략한다.
도 5의 시프트 레지스터 회로에 도시된 것과 같이, Sout4은 1단째의 플립플롭회로의 리셋트 신호를 겸한다. 기간 T5에서는, Sout4이 H 레벨이 되어, 이 신호가 1단째의 플립플롭회로의 리셋트 단자 RES에 입력된다. 리셋트 신호가 입력됨으로써, 스위치부(362)의 TFT 369 및 TFT 371을 오프하고, TFT 370 및 TFT 372를 온 한다. 그리고, 1단째의 플립플롭회로의 Sout1은, 다음의 스타트 펄스 SSP가 입력될 때까지, L 레벨을 출력하게 된다.
이상 설명한 동작에 의해, 2단째 이후의 플립플롭회로에서도, 후단의 플립플롭회로로부터 출력되는 리셋트 신호에 기초하여 논리회로부의 리셋트가 행해져, Sout1 내지 Sout5에 표시된 것과 같이 클록 신호의 1/4 파장분 시프트한 파형의 신호를 출력하는 시프트 레지스터 회로로 할 수 있다.
또한, 플립플롭회로로서, 논리회로부에 인핸스먼트형과 디플리션형을 조합한 EDMOS의 TFT, 스위치부에 듀얼 게이트형의 TFT를 구비하는 구성으로 함으로써, 논리회로부(361)를 구성하는 TFT를 흐르는 전류량을 크게 할 수 있고, 성능을 저하시키지 않고, TFT가 차지하는 면적, 더구나 이 TFT에 의해 구성되는 회로가 차지하는 면적을 축소할 수 있다. 또한, 스위치부(362)를 구성하는 TFT에 있어서는, TFT를 흐르는 전류량을 크게 하고, 온과 오프의 전환을 고속으로 행할 수 있기 때문에, 성능을 저하시키지 않고 TFT가 차지하는 면적, 더구나 이 TFT에 의해 구성되는 회로가 차지하는 면적을 축소할 수 있다. 따라서, 표시장치의 협테두리화(狹額緣化), 소형화, 고성능화를 도모할 수 있다.
또한, 도 3에 나타낸 신호선 구동회로에, 래치회로, 레벨 시프터 회로 등을 설치할 수 있다. 신호선 구동회로로부터 화소부에 신호를 보내는 최종 단에 버퍼부를 설치하고, 증폭한 신호를 신호선 구동회로로부터 화소부에 보낸다. 이 때문에, 버퍼부에, 온 전류가 큰 TFT, 대표적으로는 듀얼 게이트형의 TFT 또는 디플리션형의 TFT를 설치함으로써, TFT의 면적을 축소하는 것이 가능하여, 신호선 구동회로가 차지하는 면적을 축소할 수 있다. 따라서, 표시장치의 협테두리화, 소형화, 고성능 화를 도모할 수 있다. 이때, 신호선 구동회로의 일부인 시프트 레지스터는, 고속의 동작을 필요로 하기 때문에, IC 등을 사용해서 표시장치에 실장하는 것이 바람직하다..
또한, 본 실시형태는, 실시형태 1 또는 실시형태 2와 자유롭게 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1에 나타낸 제2 박막 트랜지스터(170)를 포함하는 표시장치의 제조공정에 대해, 도 9 내지도 16을 사용하여 설명한다.
도 9a에 있어서, 투광성을 갖는 기판(100)에는 코닝사의 7059 유리나 1737 유리 등으로 대표되는 바륨 보로실레케이트 유리나 알루미노 보호실리케이트 유리 등의 유리 기판을 사용할 수 있다.
이어서, 도전층을 기판(100) 전체면에 형성한 후, 제1 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 배선 및 전극(게이트 전극(101)을 포함하는 게이트 배선, 용량배선(108), 및 제1 단자(121))을 형성한다. 이때, 적어도 게이트 전극(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 단면도를 도 9a에 나타냈다. 이때, 이 단계에서의 평면도가 도 11에 해당한다. 이때, 레지스트 마스크의 형성에 스핀코트법을 사용하는 경우, 레지스트 막의 균일성의 향상을 위해, 대량의 레지스트 재료나, 대량의 현상액이 사용되어, 여분의 재료의 소비량이 많다. 특히 기판이 대형화하면, 스핀코트법을 사용하는 성막방법에서는, 대형의 기판을 회전시키는 기구가 대규모로 되는 점, 재료액의 손실 및 폐액량이 많은 점에서 대량 생산상, 불리하다. 또한, 사각형의 기판을 스핀코트시키면 회전축을 중심으로 하는 원형의 얼룩이 도포 막에 생기기 쉽다. 따라서, 잉크젯법 등의 액적토출법이나 스크린인쇄법 등을 사용해서 선택적으로 레지스트 재료막을 형성하고, 노광을 행해서 레지스트 마스크를 형성하는 것이 바람직하다. 선택적으로 레지스트 재료막을 형성함으로써, 레지스트 재료의 사용량의 삭감을 도모할 수 있기 때문에 대폭적인 코스트 다운을 실현할 수 있고, 1000mm×1200mm, 1100mm×1250mm, 1150mm×1300mm과 같은 대면적 기판에도 대응할 수 있다.
게이트 전극(101)을 포함하는 게이트 배선과 용량배선(108), 단자부의 제1 단자(121)는, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, Al 단체에서는 내열성이 떨어지고, 또한 부식하기 쉬운 것 등의 문제점이 있으므로 내열성 도전성 재료와 조합하여 형성한다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금이나, 전술한 원소를 조합한 합금막, 또는 전술한 원소를 성분으로 하는 질화물로 형성한다.
이어서, 게이트 전극(101) 위에 게이트 절연층(102)을 전체면에 성막한다. 게이트 절연층(102)은 스퍼터링법 등을 사용하고, 막두께를 50∼400nm로 한다. 박막 트랜지스터의 수율을 우선하는 경우에는, 게이트 절연층(102)의 막두께는 두꺼 운 쪽이 바람직하다.
예를 들면, 게이트 절연층(102)으로서 스퍼터링법에 의해 산화 실리콘 막을 사용하여, 100nm의 두께로 형성한다. 물론, 게이트 절연층(102)은 이러한 산화 실리콘 막에 한정되는 것은 아니며, 산화질화 실리콘 막, 질화 실리콘 막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 산화 탄탈 막 등의 다른 절연막을 사용하여, 이들 재료로 이루어지는 단층 또는 적층 구조로서 형성해도 된다. 또한, 게이트 절연층(102)으로서 산화질화 실리콘 막, 또는 질화 실리콘 막 등을 사용하는 경우, 유리 기판으로부터의 불순물, 예를 들면, 나트륨 등이 확산하여, 나중에 형성하는 산화물 반도체에 침입하는 것을 블록할 수 있다.
이어서, 제2 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 게이트 전극과 같은 재료의 배선이나 전극에 이르는 콘택홀을 형성한다. 이 콘택홀은 나중에 형성하는 도전막과 직접 접속하기 위해서 설치한다. 예를 들면, 구동회로부에 있어서, 게이트 전극과 소스 전극 또는 드레인 전극과 직접 접하는 박막 트랜지스터나, 단자부의 게이트 배선과 전기적으로 접속하는 단자를 형성하는 경우에 콘택홀을 형성한다. 이때, 여기에서는 제2 포트리소그래피 공정을 행하고, 나중에 형성하는 도전막과 직접 접속하기 위한 콘택홀을 형성하는 예를 나타내었지만, 특별히 한정되지 않으며, 나중에 화소전극과의 접속을 위한 콘택홀과 동일한 공정으로 게이트 전극층에 이르는 콘택홀을 형성하고, 화소전극과 동일한 재료로 전기적인 접속을 행해도 된다. 화소전극과 동일한 재료로 전기적인 접속을 행하는 경우에는 마스크 수를 1매 삭감할 수 있다.
다음에, 게이트 절연층(102) 위에, 제1의 n+막(본 실시형태에서는, In-Ga-Zn-O계 비단결정막)을 스퍼터링법으로 성막한다. n+막은, In2O3:Ga2O3:ZnO=1:1:1로 한 타겟을 사용하고, 성막 조건은, 압력을 0.4Pa로 하고, 전력을 500W로 하고, 성막 온도를 실온으로 하고, 아르곤 가스 유량 40sccm을 도입해서 스퍼터 성막을 행한다. In2O3:Ga2O3:ZnO=1:1:1로 한 타겟을 의도적으로 사용하고 있는 것에 관계없이, 성막 직후에서 크기 1nm∼10nm의 결정립을 포함하는 In-Ga-Zn-O계 비단결정막이 형성되는 일이 있다. 이때, 타겟의 성분비, 성막 압력(0.1Pa∼2.0Pa), 전력(250W∼3000W: 8인치 φ), 온도(실온∼100℃), 반응성 스퍼터의 성막 조건 등을 적절히 조절함으로써 결정립의 유무나, 결정립의 밀도나, 직경 사이즈는, 1nm∼10nm의 범위에서 조절될 수 있다고 할 수 있다. 제1의 n+막의 막두께는, 5nm∼20nm로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 사이즈가 막두께를 초과하는 크기로 되지 않는다. 본 실시형태에서는 제1의 n+막의 막두께는, 5nm로 한다.
다음에, 제1의 n+막 위에 금속재료로 이루어진 도전막을 스퍼터링법이나 진공증착법으로 형성한다. 여기에서는 Ti막, Nd를 포함하는 알루미늄 막, Ti막의 3층 구조로 한다. 도전막의 재료로서는, Al, Cr, Ta, Ti, Mo, W에서 선택된 원소, 또는 전술한 원소를 성분으로 하는 합금이나, 전술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 도전막은, 2층 구조로 해도 되고, 알루미늄 막 위에 티타늄 막을 적층 해도 된다. 또한, 도전막은, 실리콘을 포함하는 알루미늄 막의 단층 구조나, 티타늄 막의 단층 구조로 해도 된다.
다음에, 도전막 위에 제2의 n+막(본 실시형태에서는, In-Ga-Zn-O계 비단결정막)을 스퍼터링법으로 성막한다. 이 제2의 n+막은, 제1의 n+막과 같은 성막조건을 사용해서 형성할 수 있다. 제2의 n+막은, 성막 직후에 크기 1nm∼10nm의 결정립을 포함하는 경우가 있는 In-Ga-Zn-O계 비단결정막을 사용한다. 제2의 n+막의 막두께는, 5nm∼20nm로 한다. 본 실시형태에서는 제2의 n+막의 막두께는, 5nm로 한다.
게이트 절연층(102), 제1의 n+막, 도전막, 및 제2의 n+막은, 스퍼터링법으로, 챔버에 도입하는 가스 또는 설치하는 타겟을 적절히 전환함으로써 대기에 접촉하지 않고 연속 성막할 수 있다. 대기에 접촉하지 않고 연속 성막하면, 불순물의 혼입을 방지할 수 있다. 대기에 접촉하지 않고 연속 성막하는 경우, 멀티챔버 방식의 제조 장치를 사용하는 것이 바람직하다.
이때, 본 실시형태에 있어서 도전막은 상하를 In-Ga-Zn-O계 비단결정막으로 이루어진 제1 및 제2의 n+막으로 사이에 끼워져 형성되어 있다. 이때, In-Ga-Zn-O계 비단결정막은, 배리어메탈로서 기능하는 것이 가능하기 때문에, 도전막을 알루미늄 막의 단층으로 해도 된다. 도전막을 알루미늄 막의 단막으로 함으로써, 스퍼터링법으로, 챔버에 설치하는 타겟을 1종류로 할 수 있어, 비용의 삭감을 도모할 수 있 다.
다음에, 제3 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 제1 소스 영역(106a) 및 제1 드레인 영역(106b), 소스 전극층(105a) 및 드레인 전극층(105b), 제2의 n+막으로 이루어진 n+층(141a, 141b)을 형성한다. 이때의 에칭 방법으로서 웨트에칭 또는 드라이에칭을 사용한다. 여기에서는, ITO07N(간토화학사제)을 사용한 웨트에칭에 의해, n+층(141a, 141b)을 형성한 후, Ti막의 에천트로서 암모니아오 물(과산화수소:암모니아:물=5:2:2)을 사용하고, Nd를 포함하는 알루미늄 막의 에칭에는 인산과 초산과 질산을 섞은 용액을 사용해서 각각 에칭을 행한다. 이 웨트에칭에 의해, Ti막과 Al-Nd막과 Ti막을 순차 적층한 전막을 에칭해서 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 그후, 동일한 레지스트 마스크를 사용해서 ITO07N(간토화학사제)을 사용한 웨트에칭에 의해, 제1 소스 영역(106a) 및 제1 드레인 영역(106b)을 형성한다. 이 단계에서의 단면도를 도 9b에 나타냈다. 이때, 이 단계에서의 평면도가 도 12에 해당한다.
단자부에 있어서, 접속 전극(120)은, 게이트 절연층에 형성된 콘택홀을 통해 단자부의 제1 단자(121)와 직접 접속된다. 또한, 접속 전극(120) 위에 제2의 n+막으로 이루어진 n+층 145가 잔존한다. 또한, 접속 전극(120)의 아래쪽에 존재하고, 또한, 제1 단자(121)와 중첩하는 제1의 n+막으로 이루어진 n+층 143이 잔존한다. 제2 단자(122) 위에는, 제2의 n+막으로 이루어진 n+층 144가 잔존하고, 제2 단자(122)의 아래쪽에는, 제1의 n+막으로 이루어진 n+층 142가 잔존한다. 이때, 여기에서는 도시하지 않지만, 전술한 공정과 같은 공정을 거쳐 구동회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다. 또한, 용량부에 있어서는, 용량배선(108)과 중첩하는 제1 및 제2의 n+막은 제거된다.
다음에, 레지스트 마스크를 제거한 후, 표면에 부착되는 먼지 등을 제거하기 위한 플라즈마처리를 행하는 것이 바람직하다. 이 단계에서의 단면도를 도 9c에 나타낸다. 여기에서는 아르곤 가스를 도입해서 RF 전원에 의해 플라즈마를 발생시키는 역스퍼터를 행하고, 노출되어 있는 게이트 절연층에 플라즈마처리를 행한다.
소스 전극층(105a) 및 드레인 전극층(105b) 위에는 제2의 n+막인 n+층(141a, 141b)이 설치되어 있기 때문에, 플라즈마 대미지가 저감된다. 또한, 제2의 n+막인 n+층(141a, 141b)이 설치되어 있기 때문에, 소스 전극층(105a) 및 드레인 전극층(105b)의 산화에 의한 배선 저항의 증대를 억제할 수 있다.
이어서, 플라즈마 처리후, 산화물 반도체막을 성막한다. 플라즈마 처리후, 대기에 노출하지 않고 산화물 반도체막을 성막하는 것은, 게이트 절연층과 산화물 반도체막의 계면에 먼지 등에 부착되지 않는 점에서 유용하다. 여기에서는, 직경 8인치의 In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 산화물 반도체 타 겟(In2O3:Ga2O3:ZnO=1:1:1)을 사용하고, 기판과 타겟 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기 하에서 성막한다. 이때, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체막의 막두께는, 5nm∼200nm로 한다. 본 실시형태에서는 산화물 반도체막의 막두께는, 100nm로 한다.
다음에, 제4 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 산화물 반도체층(103)을 형성한다. 여기에서는 ITO07N(간토화학사제)을 사용한 웨트에칭에 의해, 불필요한 부분을 제거해서 산화물 반도체층(103)을 형성한다. 이때, 제1의 n+막, 제2의 n+막, 및 산화물 반도체막은 같은 에천트를 사용하기 때문에, 여기에서의 에칭에 의해 제1의 n+막의 일부 및 제2의 n+막의 일부가 제거된다. 산화물 반도체막으로 덮여, 잔존한 제2의 n+막은, 각각 제2 소스 영역(146a), 및 제2 드레인 영역(146b)이 된다. 이때, 여기에서의 에칭은, 웨트에칭에 한정되지 않고 드라이에칭을 사용해도 된다. 그 후에 레지스트 마스크를 제거한다.
또한, 이 제4 포트리소그래피 공정에 있어서, 소스 전극층 또는 드레인 전극층(105a, 105b)과 같은 재료인 제2 단자를 단자부에 남긴다. 이때, 제2 단자(122)는 소스 배선(소스 전극층 또는 드레인 전극층(105a, 105b)을 포함하는 소스 배선)과 전기적으로 접속되어 있다.
또한, 단자부에 있어서, 접속 전극(120)은, 게이트 절연막에 형성된 콘택홀 을 거쳐 단자부의 제1 단자(121)와 직접 접속된다. 이때, 여기에서는 도시하지 않지만, 전술한 공정과 같은 공정을 거쳐 구동회로의 박막 트랜지스터의 소스 배선 또는 드레인 배선과 게이트 전극이 직접 접속된다.
이어서, 200℃∼600℃, 대표적으로는 300℃∼500℃의 열처리를 행하는 것이 바람직하다. 예를 들면, 로에 넣고, 질소 분위기 하 또는 대기 분위기 하에서 350℃, 1시간의 열처리를 행한다. 이상의 공정에서 산화물 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제조할 수 있다. 이 단계에서의 단면도를 도 10a에 나타냈다. 이때, 이 단계에서의 평면도가 도 13에 해당한다. 이때, 열처리를 행하는 타이밍은, 산화물 반도체막의 성막후이면 특별히 한정되지 않고, 예를 들면, 보호 절연막 형성후에 행해도 된다.
더구나, 노출되어 있는 산화물 반도체층(103)의 표면에, 산소 라디칼 처리를 행해도 된다. 산소 라디칼 처리를 행함으로써 박막 트랜지스터를 노멀리 오프로 할 수 있다. 또한, 라디칼 처리를 행함으로써, 산화물 반도체층(103)의 에칭에 의한 대미지를 회복할 수 있다. 라디칼 처리는 O2, N2O, 바람직하게는 산소를 포함하는 N2, He, Ar 분위기 하에서 행하는 것이 바람직하다. 또한, 상기 분위기에 Cl2, CF4을 가한 분위기 하에서 행해도 된다. 이때, 라디칼 처리는, 무바이어스에서 행하는 것이 바람직하다.
이어서, 제2 박막 트랜지스터(170)를 덮는 보호 절연층(107)을 형성한다. 보 호 절연층(107)은 스퍼터링법 등을 사용해서 얻어지는 질화 실리콘 막, 산화 실리콘 막, 산화질화 실리콘 막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 산화 탄탈 막 등의 단층 또는 이들의 적층을 사용할 수 있다. 구동회로의 일부의 박막 트랜지스터에 있어서는, 이 보호 절연층(107)을 제2 게이트 절연층으로서 기능시키고, 그 위에 제2 게이트 전극을 형성한다. 보호 절연층(107)은, 막두께를 50∼400nm로 한다. 박막 트랜지스터의 수율을 우선하는 경우에는, 보호 절연층(107)의 막두께는 두꺼운 쪽이 바람직하다. 또한, 보호 절연층(107)으로서 산화질화 실리콘 막, 또는 질화 실리콘 막 등을 사용할 경우, 보호 절연층(107) 형성후에 어떠한 원인으로 부착되는 불순물, 예를 들면, 나트륨 등이 확산하여, 산화물 반도체에 침입하는 것을 블록할 수 있다.
다음에, 제5 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 보호 절연층(107)의 에칭에 의해 드레인 전극층(105b)에 이르는 콘택홀 125을 형성한다. 또한, 여기에서의 에칭에 의해 제2 단자(122)에 이르는 콘택홀 127, 접속 전극(120에) 이르는 콘택홀 126도 형성한다. 이 단계에서의 단면도를 도 10b에 나타낸다.
이어서, 레지스트 마스크를 제거한 후, 투명 도전막을 성막한다. 투명 도전막의 재료로서는, 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기한다) 등을 스퍼터링법이나 진공증착법 등을 사용해서 형성한다. 이러한 재료의 에칭 처리는 염산계의 용액에 의해 행한다. 그러나, 특히 ITO의 에칭은 잔류 물이 발생하기 쉬우므로, 에칭 가공성을 개선하기 위해 산화 인듐 산화 아연 합금(In2O3-ZnO)을 사용해도 된다.
다음에, 제6 포트리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서 화소전극(110)을 화소부에 형성한다. 이 제6 포트리소그래피 공정에 있어서, 구동회로에 있어서는, 회로의 일부에 화소전극(110)과 같은 재료를 사용하고, 산화물 반도체층 위에 임계값을 제어하는 전극층(백게이트 전극)을 형성한다. 이때, 백게이트 전극을 갖는 박막 트랜지스터는, 도 1a 및 실시형태 1에 도시하고 있기 때문에, 여기에서는 상세한 설명은 생략한다.
또한, 이 제6 포트리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여, 용량배선(108)과 화소전극(110)으로 유지용량이 형성된다. 이때, 여기에서는, 게이트 절연층(102) 및 보호 절연층(107)을 유전체로 하여, 용량배선(108)과 화소전극(110)으로 유지용량을 형성하는 예를 나타내었지만, 특별히 한정되지 않고, 소스 전극 또는 드레인 전극과 같은 재료로 구성되는 전극을 용량배선 윗쪽에 설치하고, 그 전극과, 용량배선과, 그들 사이에 게이트 절연층(102)을 유전체로서 구성하는 유지용량을 형성하고, 그 전극과 화소전극을 전기적으로 접속하는 구성으로 해도 된다.
또한, 이 제6 포트리소그래피 공정에 있어서, 제1 단자 및 제2 단자를 레지스트 마스크로 덮어 단자부에 형성된 투명 도전막 128, 129를 남긴다. 투명 도전막 128, 129는 FPC과의 접속에 사용되는 전극 또는 배선이 된다. 제1 단자(121)와 직접 접속된 접속 전극(120) 위에 형성된 투명 도전막 128은, 게이트 배선의 입력 단자로서 기능하는 접속용의 단자전극이 된다. 제2 단자(122) 위에 형성된 투명 도전막 129는, 소스 배선의 입력 단자로서 기능하는 접속용의 단자전극이다
이어서, 레지스트 마스크를 제거하고, 이 단계에서의 단면도를 도 10c에 나타낸다. 이때, 이 단계에서의 평면도가 도 14에 해당한다.
또한, 도 15a1, 도 15a2는, 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 도 15a1은 도 15a2 중의 C1-C2선에 따른 단면도에 해당한다. 도 15a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 15a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152) 및 제1 소스 영역과 같은 재료로 형성되는 n+층(160)을 개재하여 중첩되어, 도통시키고 있다. 또한, 접속 전극(153)과 투명 도전막(155)이 보호 절연막(154)에 설치된 콘택홀을 통해 직접 접해서 도통시키고 있다.
또한, 도 15b1, 및 도 15b2는, 소스 배선 단자부의 평면도 및 단면도를 각각 도시하고 있다. 또한, 도 15b1은 도 15b2 중의 D1-D2선에 따른 단면도에 해당한다. 도 15b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자전극이다. 또한, 도 15b1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이, 소스 배선과 전기적으로 접속되는 제2 단자(150)의 아래쪽에 n+층(161) 및 게이트 절연층(152)을 개재하여 중첩된다. 전극(156)은 제2 단자(150)와는 전기적으로 접속되어 있지 않아, 전극(156)을 제2 단자(150)와 다른 전위, 예를 들면, 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제2 단자(150)는 보호 절연막(154)을 개재하여 투명 도전막(155)과 전기적으로 접속되어 있다.
게이트 배선, 소스 배선, 및 용량배선은 화소 밀도에 따라 복수개 설치되는 것이다. 또한, 단자부에 있어서는, 게이트 배선과 동전위의 제1 단자, 소스 배선과 동전위의 제2 단자, 용량배선과 동전위의 제3 단자 등이 복수 나란하게 배치된다. 각각의 단자의 수는, 각각 임의의 수로 설치하면 되는 것으로 하고, 실시자가 적절히 결정하면 된다.
이렇게 해서 6회의 포트리소그래피 공정에 의해, 6매의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터인 제2 박막 트랜지스터(170), 유지용량을 완성시킬 수 있다. 그리고, 이것들을 개개의 화소에 대응해서 매트릭스 모양으로 배치해서 화소부를 구성함으로써 액티브 매트릭스형의 표시장치를 제조하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판으로 부른다.
또한, 화소전극과 같은 재료를 사용해서 게이트 배선과 전기적으로 접속하는 구성으로 하는 경우에는, 제3 포트리소그래피 공정을 생략할 수 있기 때문에, 5회의 포트리소그래피 공정에 의해, 5매의 포토마스크를 사용하여, 보텀 게이트형의 n채널형 박막 트랜지스터인 제2 박막 트랜지스터, 유지용량을 완성시킬 수 있다.
또한, 도 1c에 도시된 것과 같이 제2 게이트 전극의 재료를 화소전극의 재료와 다르게 하는 경우에는 1회의 포트리소그래피 공정이 증가하여, 1매의 포토마스크가 증가한다.
액티브 매트릭스형의 액정표시장치를 제조하는 경우에는, 액티브 매트릭스 기판과, 대향전극이 설치된 대향기판 사이에 액정층을 설치하고, 액티브 매트릭스 기판과 대향기판을 고정한다. 이때, 대향기판에 설치된 대향전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 설치하고, 공통 전극과 전기적으로 접속하는 제4 단자를 단자부에 설치한다. 이 제4 단자는, 공통 전극을 고정 전위, 예를 들면, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 도 14의 화소구성에 한정되지 않고, 도 14와는 다른 평면도의 예를 도 16에 나타낸다. 도 16에서는 용량배선을 설치하지 않고, 화소전극을 인접하는 화소의 게이트 배선과 보호 절연막 및 게이트 절연층을 개재하여 중첩하여 유지용량을 형성하는 예이며, 이 경우, 용량배선 및 용량배선과 접속하는 제3 단자는 생략할 수 있다. 이때, 도 16에 있어서, 도 14와 같은 부분에는 동일한 부호를 사용하여 설명한다.
액티브 매트릭스형의 액정표시장치에 있어서는, 매트릭스 모양으로 배치된 화소전극을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 상세하게는 선택된 화 소전극과 이 화소전극에 대응하는 대향전극 사이에 전압이 인가됨으로써, 화소전극과 대향전극 사이에 배치된 액정층의 광학변조가 행해지고, 이 광학변조가 표시 패턴으로서 관찰자에게 인식된다.
액정표시장치의 동영상 표시에 있어서, 액정분자 자체의 응답이 느리기 때문에, 잔상이 생기기거, 또는 동영상의 블러가 생긴다고 하는 문제가 있다. 액정표시장치의 동영상 특성을 개선하기 위해, 전체면 흑색 표시를 1프레임 걸러 행하는, 소위, 흑 삽입으로 불리는 구동기술이 있다.
또한, 일반적인 수직 동기 주파수를 1.5배 이상, 바람직하게는 2배 이상으로 높게 함으로써 동영상 특성을 개선하는, 소위, 배속구동으로 불리는 구동기술을 사용해도 된다.
또한, 액정표시장치의 동영상 특성을 개선하기 위해, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 사용해서 면광원을 구성하고, 면광원을 구성하고 있는 각 광원을 독립하여 1 프레임 기간 내에서 간헐 점등 구동하는 구동기술도 있다. 면광원으로서, 3종류 이상의 LED를 사용해도 되고, 백색 발광의 LED를 사용해도 된다. 독립하여 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학변조의 전환 타이밍에 맞추어 LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동기술은, LED를 부분적으로 소등할 수 있으므로, 특히 1화면을 차지하는 검은 표시 영역의 비율이 많은 영상표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들 구동기술을 조합함으로써, 액정표시장치의 동영상 특성 등의 표시 특성 을 종래보다도 개선할 수 있다.
본 실시형태에서 얻어지는 n채널형의 트랜지스터는, In-Ga-Zn-O계 비단결정막을 채널 형성 영역에 사용하고 있어, 양호한 동특성을 갖기 때문에, 이들 구동기술을 조합할 수 있다.
또한, 발광 표시장치를 제조하는 경우, 유기발광소자의 한쪽의 전극(캐소드라고도 부른다)은, 저전원전위, 예를 들면, GND, 0V 등으로 설정하기 위해, 단자부에, 캐소드를 저전원전위, 예를 들면, GND, 0V 등으로 설정하기 위한 제4 단자가 설치된다. 또한, 발광 표시장치를 제조하는 경우에는, 소스 배선, 및 게이트 배선에 덧붙여 전원공급선을 설치한다. 따라서, 단자부에는, 전원공급선과 전기적으로 접속하는 제5 단자를 설치한다.
게이트선 구동회로 또는 소스선 구동회로에서 산화물 반도체를 사용한 박막 트랜지스터로 형성함으로써, 제조 비용을 저감한다. 그리고, 구동회로에 사용하는 박막 트랜지스터의 게이트 전극과 소스 배선, 또는 드레인 배선을 직접 접속시킴으로써 콘택홀의 수를 적게 하고, 구동회로의 점유 면적을 축소화할 수 있는 표시장치를 제공할 수 있다.
따라서, 본 실시형태에 의해, 전기 특성이 높은 표시장치를 저비용으로 제공할 수 있다.
또한, 본 실시형태는, 실시형태 1, 실시형태 2, 또는 실시형태 3과 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체장치로서 전자페이퍼의 예를 나타낸다.
도 17은, 액정표시장치와는 다른 반도체장치의 예로서 액티브 매트릭스형의 전자페이퍼를 나타낸다. 반도체장치의 화소부에 사용되는 박막 트랜지스터(581)로서는, 실시형태 4에 나타낸 화소부의 박막 트랜지스터와 동일하게 제조할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 박막 트랜지스터이다. 또한, 실시형태 1에 도시된 것과 같이, 동일 기판 위에 화소부와 구동회로를 제조할 수 있어, 제조 비용을 저감한 전자페이퍼를 실현할 수 있다.
도 17의 전자페이퍼는, 트위스트 볼 표기방식을 사용한 표시장치의 예이다. 트위스트 볼 표기방식이란, 백과 흑으로 나누어 칠해진 구형입자를 표시 소자에 사용하는 전극층인 제1 전극층 및 제2 전극층 사이에 배치하고, 제1 전극층 및 제2 전극층에 전위차를 생기게 해서 구형입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 소스 전극층 또는 드레인 전극층은, 제1 전극층(587)과, 절연층 583, 584, 585에 형성하는 개구에서 접하고 있고 전기적으로 접속되어 있다. 제1 전극층(587)과 제2 전극층(588) 사이에는 흑색영역(590a) 및 백색영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형입자(589)가 한 쌍의 기판(580, 596)사이에 설치되어 있고, 구형입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 17 참조).
또한, 트위스트 볼 대신에, 전기영동소자를 사용하는 것도 가능하다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10㎛∼200㎛ 정도의 마이크로캡슐을 사용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로캡슐은, 제1 전극층과 제2 전극층에 의해, 전기장이 주어지면, 흰 미립자와, 검은 미립자가 반대의 방향으로 이동하여, 백 또는 흑을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기영동 표시소자이며, 전자페이퍼로 불리고 있다. 전기영동 표시소자는, 액정표시소자와 비교해서 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작아, 어둑어둑한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시한 상을 유지하는 것이 가능하기 때문에, 전파발신원으로부터 표시 기능 부착 반도체장치(간단히 표시장치, 또는 표시장치를 구비하는 반도체장치라고도 한다)를 멀리했을 경우에도, 표시된 상을 보존해 두는 것이 가능해 진다.
이상의 공정에 의해, 반도체장치로서 제조 비용이 저감된 전자페이퍼를 제조할 수 있다.
본 실시형태는, 실시형태 1, 또는 실시형태 2에 기재된 구성과 적당하게 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 반도체장치로서 발광 표시장치의 예를 나타낸다. 표시장치가 갖는 표시 소자로서는, 여기에서는 일렉트로루미네센스를 이용하는 발광소자 를 사용해서 나타낸다. 일렉트로루미네센스를 이용하는 발광소자는, 발광 재료가 유기 화합물인지, 무기화합물인지에 의해 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자로 부르고 있다.
유기 EL 소자는, 발광소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광소자는, 전류여기형의 발광소자라고 불린다.
무기 EL 소자는, 그것의 소자구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로에 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메커니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼우고, 다시 그것을 전극으로 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각전자 천이를 이용하는 국재형 발광이다. 이때, 여기에서는, 발광소자로서 유기 EL 소자를 사용하여 설명한다.
도 18은, 반도체장치의 예로서 디지털 시간계조 구동을 적용가능한 화소 구성의 일례를 도시한 도면이다.
디지털 시간계조 구동을 적용가능한 화소의 구성 및 화소의 동작에 대해 설명한다. 여기에서는 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역으로 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광소자(6404) 및 용량소자(6403)를 갖고 있다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제1전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제2전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는, 게이트가 용량소자(6403)를 거쳐 전원선(6407)에 접속되고, 제1전극이 전원선(6407)에 접속되고, 제2전극이 발광소자(6404)의 제1전극(화소전극)에 접속되어 있다. 발광소자(6404)의 제2전극은 공통 전극(6408)에 해당한다.
이때, 발광소자(6404)의 제2전극(공통 전극(6408))에는 저전원전위가 설정되어 있다. 이때, 저전원전위란, 전원선(6407)에 설정되는 고전원전위를 기준으로 해서 저전원전위<고전원전위를 만족시키는 전위이며, 저전원전위에서는 예를 들면 GND, 0V 등이 설정되어 있어도 된다. 이 고전원전위와 저전원전위의 전위차를 발광소자(6404)에 인가하고, 발광소자(6404)에 전류를 흘려보내 발광소자(6404)를 발광시키기 위해, 고전원전위와 저전원전위의 전위차가 발광소자(6404)의 순방향 임계전압 이상이 되도록 각각의 전위를 설정한다.
이때, 용량소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용해서 생략하는 것도 가능하다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 전극 사이에 용량이 형성되어 있어도 된다.
여기에서, 전압입력 전압구동 방식의 경우에는, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분하게 온할지, 오프할지의 2가지 상태 가 되도록 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형영역에서 동작시키기 위해서, 전원선(6407)의 전압보다도 높은 전압을 구동용 트랜지스터(6402)의 게이트에 가한다. 이때, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써 도 18과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행할 경우, 구동용 트랜지스터(6402)의 게이트에 발광소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 가한다. 발광소자(6404)의 순방향전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 임계전압을 포함한다. 이때, 구동용 트랜지스터(6402)가 포화 영역에서 동작하도록 비디오 신호를 입력함으로써, 발광소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광소자(6404)에 비디오 신호에 따른 전류를 흘려보내, 아날로그 계조 구동을 행할 수 있다.
이때, 도 18에 나타낸 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 18에 나타낸 화소에 새롭게 스위치, 저항소자, 용량소자, 트랜지스터 또는 논리회로 등을 추가해도 된다.
다음에, 발광소자의 구성에 대해서, 도 19a, 도 19b, 도 19c를 사용하여 설 명한다. 여기에서는, 구동용 TFT가 도 1b에 나타낸 박막 트랜지스터(170)인 경우를 예로 들어, 화소의 단면 구조에 대해 설명한다. 도 19a, 도 19b, 도 19c의 반도체장치에 사용되는 구동용 TFT인 TFT 7001, 7011, 7021은, 실시형태 1에 나타낸 박막 트랜지스터(170)와 동일하게 제조할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 높은 전기특성을 갖는 박막 트랜지스터이다.
발광소자는 발광을 추출하기 위해서 적어도 양극 또는 음극의 한쪽이 투명하면 된다. 그리고, 기판 위에 박막 트랜지스터 및 발광소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 출사나, 기판측의 면으로부터 발광을 추출하는 하면 출사나, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 출사 구조의 발광소자가 있으며, 도 18에 나타낸 화소 구성은 어느 출사 구조의 발광소자에도 적용할 수 있다.
상면 출사 구조의 발광소자에 대해서 도 19a를 사용하여 설명한다.
도 19a에, 구동용 TFT인 TFT(7001)가 도 1b에 나타낸 박막 트랜지스터(170)이며, 발광소자(7002)로부터 발생하는 빛이 양극(7005)측으로 빠지는 경우의, 화소의 단면도를 나타낸다. 도 19a에서는, 발광소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되고 있고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순서대로 적층되어 있다. 음극(7003)은 일함수가 작고, 더구나 빛을 반사하는 도전막이면 다양한 재료를 사용할 수 있다. 예를 들면, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고, 발광층(7004)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 복수의 층으로 구성 되어 있을 경우, 음극(7003) 위에 전자주입층, 전자수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 이때, 이들 층을 모두 설치할 필요는 없다. 양극(7005)은 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성하고, 예를 들면, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 나타낸다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 도전막을 사용해도 된다.
음극(7003) 및 양극(7005)으로 발광층 7004를 끼우고 있는 영역이 발광소자(7002)에 해당한다. 도 19a에 나타낸 화소의 경우, 발광소자(7002)에서 발생하는 빛은, 화살표로 표시한 것과 같이 양극(7005)측으로 출사된다.
이때, 구동회로에 있어서 산화물 반도체층 위에 설치하는 제2 게이트 전극은, 음극(7003)과 같은 재료로 형성하면 공정을 간략화할 수 있기 때문에 바람직하다.
다음에, 하면 출사 구조의 발광소자에 대해 도 19b를 사용하여 설명한다. 구동용 TFT(7011)가 도 1a에 나타낸 박막 트랜지스터(170)이며, 발광소자(7012)로부터 발생하는 빛이 음극(7013)측으로 출사되는 경우의, 화소의 단면도를 나타낸다. 도 19b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순서대로 적층되어 있다. 이때, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 빛을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되 어 있어도 된다. 음극(7013)은, 도 19a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도(바람직하게는, 5nm∼30nm 정도)로 한다. 예를 들면, 20nm의 막두께를 갖는 알루미늄 막을, 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 19a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7015)은 빛을 투과할 필요는 없지만, 도 19a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다. 그리고, 차폐막((7016)은, 예를 들면, 빛을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들면, 검은 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로, 발광층(7014)을 끼우고 있는 영역이 발광소자(7012)에 해당한다. 도 19b에 나타낸 화소의 경우, 발광소자(7012)에서 발생하는 빛은, 화살표로 표시된 것과 같이 음극(7013)측으로 출사된다.
이때, 구동회로에 있어서 산화물 반도체층 위에 설치하는 제2 게이트 전극은, 음극(7013)과 같은 재료로 형성하면 공정을 간략화할 수 있기 때문에 바람직하다.
다음에, 양면 출사 구조의 발광소자에 대해, 도 19c를 사용하여 설명한다. 도 19c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순서대로 적층되어 있다. 음극(7023)은, 도 19a의 경우와 마찬가지로, 일함수가 작은 도전성 재료이면 다양한 재료를 사용할 수 있다. 단, 그것의 막두께는, 빛을 투과하는 정도로 한다. 예를 들면, 20nm의 막두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 19a와 마찬가지로, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다. 양극(7025)은, 도 19a와 마찬가지로, 빛을 투과하는 투광성을 갖는 도전성 재료를 사용해서 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 중첩되어 있는 부분이 발광소자(7022)에 해당한다. 도 19c에 나타낸 화소의 경우, 발광소자(7022)에서 발생하는 빛은, 화살표로 표시된 것과 같이 양극(7025)측과 음극(7023)측의 양쪽으로 출사된다.
이때, 구동회로에 있어서 산화물 반도체층 위에 설치하는 제2 게이트 전극은, 도전막(7027)과 같은 재료로 형성하면 공정을 간략화할 수 있기 때문에 바람직하다. 또한, 구동회로에 있어서 산화물 반도체층 위에 설치하는 제2 게이트 전극은, 도전막(7027) 및 음극(7023)과 같은 재료를 사용해서 적층시키면, 공정을 간략화할 수 있는 것에 덧붙여, 적층하는 것에 의해 배선 저항을 저하시킬 수 있어, 바람직하다.
이때, 여기에서는, 발광소자로서 유기 EL 소자에 대해서 서술했지만, 발광소자로서 무기 EL 소자를 설치하는 것도 가능하다.
이때, 본 실시형태에서는, 발광소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광소자가 전기적으로 접속되어 있는 예를 나타내었지만, 구동용 TFT와 발광소자 사이에 전류제어용 TFT가 접속되어 있는 구성이어도 된다.
이때, 본 실시형태에서 나타낸 반도체장치는, 도 19a, 도 19b, 도 19c에 나타낸 구성에 한정되는 것은 아니고, 개시된 기술적 사상에 근거한 각종의 변형이 가능하다.
다음에, 반도체장치의 일 형태에 해당하는 발광 표시 패널(발광 패널이라고도 한다)의 상면 및 단면에 대해, 도 20a, 도 20b를 사용하여 설명한다. 도 20a는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광소자를, 제2 기판 사이에 씰재에 의해 밀봉한 패널의 평면도이며, 도 20b는, 도 20a의 H-I에 있어서의 단면도에 해당한다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b),및 주사선 구동회로(4504a, 4504b)를 둘러싸도록 하여, 씰재(4505)가 설치되어 있다. 또한, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b) 위에 제2 기판(4506)이 설치되어 있다. 따라서, 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 제1 기판(4501)과 씰재(4505)와 제2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
또한, 제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(504a, 4504b)는, 박막 트랜지스터를 복수개 갖고 있고, 도 20b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구 동회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터 4509, 4510은, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 1에 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 박막 트랜지스터 4509는, 실시형태 1 및 도 1b에 도시된 것과 같이 반도체층의 상하에 게이트 전극을 갖고 있다.
또한, 4511은 발광소자에 해당하고, 발광소자(4511)가 갖는 화소전극인 제1 전극층(4517)은, 박막 트랜지스터 4510의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 이때, 발광소자(4511)의 구성은, 제1 전극층(4517), 전계발광층(4512), 제2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광소자(4511)에서 출하는 빛의 방향 등에 맞추어, 발광소자(4511)의 구성은 적절히 바꿀 수 있다.
격벽(4520)은, 유기수지막, 무기절연막 또는 유기 폴리실록산을 사용해서 형성한다. 특히 감광성의 재료를 사용하여, 제1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계발광층(4512)은, 단수의 층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 어느쪽이라도 된다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 규소막, 질화산화 규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동회로(4503a, 4503b), 주사선 구동회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광소자(4511)가 갖는 제1 전극층(4517)과 같은 도전막으로 형성되고, 단자전극(4516)은, 박막 트랜지스터 4509, 4510이 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은, FPC 4518a가 갖는 단자와, 이방성 도전막(4519)을 개재하여 전기적으로 접속되어 있다.
발광소자(4511)로부터의 빛의 추출 방향에 위치하는 제2 기판(4506)은 투광성이 아니면 안된다. 그 경우에는, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성인 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)을 사용할 수 있다.
또한, 필요하면, 발광소자의 출사면에 편광판, 또는 원편광판(타원편광판을 포함한다), 위상차판(λ/4판, λ/2판), 칼라필터 등의 광학 필름을 적당하게 형성해도 된다. 또한, 편광판 또는 원편광판에 반사방지막을 형성해도 된다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 눈부심을 저감할 수 있는 안티글레어 처리를 실시할 수 있다.
신호선 구동회로(4503a, 4503b), 및 주사선 구동회로(4504a, 4504b)는, 별도 준비된 단결정 반도체기판, 또는 절연 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의해 형성된 구동회로로 실장되어 있어도 된다. 또한, 신호선 구동회로만, 또는 일부, 또는 주사선 구동회로만, 또는 일부만을 별도형성해서 실장해도 되고, 본 실시형태는 도 20a 및 도 20b의 구성에 한정되지 않는다.
이상의 공정에 의해, 제조 비용을 저감한 발광 표시장치(표시 패널)를 제조 할 수 있다.
본 실시형태는, 실시형태 1, 또는 실시형태 2에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 반도체장치의 한가지 예에 해당하는 액정표시 패널의 상면 및 단면에 대해서, 도 2 1a1, 도 21a2, 도 21b를 사용하여 설명한다. 도 21a1, 도 21a2는, 제1 기판(4001) 위에 형성된 실시형태 1에서 나타낸 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 박막 트랜지스터 4010, 4011, 및 액정소자(4013)를, 제2 기판(4006)과의 사이에 씰재(4005)에 의해 밀봉한 패널의 평면도이며, 도 21b는, 도 21a1, 도 21a2의 M-N에 있어서의 단면도에 해당한다.
제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)를 둘러싸도록 하여, 씰재(4005)가 설치되어 있다. 또한, 화소부(4002)와, 주사선 구동회 로(4004) 위에 제2 기판(4006)이 설치되어 있다. 따라서, 화소부(4002)와, 주사선 구동회로(4004)는, 제1 기판(4001)과 씰재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 봉지되어 있다. 또한, 제1 기판(4001) 상의 씰재(4005)에 의해 둘러싸여져 있는 영역과는 다른 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동회로(4003)가 실장되어 있다.
또한, 별도 형성한 구동회로의 접속방법은, 특별히 한정되는 것은 아니고, COG 방법, 와이어본딩 방법, 또는 TAB 방법 등을 사용할 수 있다. 도 21a1은, COG 방법에 의해 신호선 구동회로(4003)를 설치하는 예이며, 도 21a2는, TAB 방법에 의해 신호선 구동회로(4003)를 설치하는 예이다.
또한, 제1 기판(4001) 위에 설치된 화소부(4002)와, 주사선 구동회로(4004)는, 박막 트랜지스터를 복수개 갖고 있고, 도 21b에서는, 화소부(4002)에 포함되는 박막 트랜지스터 4010과, 주사선 구동회로(4004)에 포함되는 박막 트랜지스터 4011을 예시하고 있다. 박막 트랜지스터 4010, 4011 위에는 절연층 4020, 4021이 설치되어 있다.
박막 트랜지스터 4010, 4011은, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 실시형태 1에 나타낸 박막 트랜지스터를 적용할 수 있다. 박막 트랜지스터 4011은, 실시형태 2의 도 2a에 나타낸 백게이트 전극을 갖는 박막 트랜지스터에 해당한다.
또한, 액정소자(4013)가 갖는 화소전극층(4030)은, 박막 트랜지스터 4010과 전기적으로 접속되어 있다. 그리고, 액정소자(4013)의 대향전극층(4031)은 제2 기 판(4006) 위에 형성되어 있다. 화소전극층(4030)과 대향전극층(4031)과 액정층(4008)이 중첩하고 있는 부분이, 액정소자(4013)에 해당한다. 이때, 화소전극층(4030), 대향전극층(4031)은 각각 배향막으로서 기능하는 절연층 4032, 4033이 설치되고, 절연층 4032, 4033을 개재하여 액정층(4008)을 사이에 끼우고 있다.
이때, 제1 기판(4001), 제2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인레스), 세라믹, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 사이에 끼운 구조의 시이트를 사용할 수도 있다.
또한, 4035는 절연막을 선택적으로 에칭함으로써 얻어진 기둥형의 스페이서이며, 화소전극층(4030)과 대향전극층(4031) 사이의 거리(셀 갭을 제어하기 위해 설치되어 있다. 이때, 구형의 스페이서를 사용하고 있어도 된다. 또한, 대향전극층(4031)은, 박막 트랜지스터 4010과 동일기판 위에 설치되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자를 통해 대향전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 이때, 도전성 입자는 씰재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상을 표시하는 액정을 사용해도 된다. 블루상은 액정상의 한가지로서, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도범위에서 밖 에 발현되지 않기 때문에, 온도범위를 개선하기 위해 5중량% 이상의 카이럴제를 혼합시킨 액정조성물을 사용해서 액정층(4008)에 사용한다. 블루상을 표시하는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μs∼100μs로 짧고, 광학적 등방성이기 때문에, 배향처리가 불필요하고, 시야각 의존성이 작다.
이때, 본 실시형태는 투과형 액정표시장치의 예이지만, 반사형 액정표시장치에서도 반투과형 액정표시장치에서도 적용할 수 있다.
또한, 본 실시형태의 액정표시장치에서는, 기판의 외측(시인측)에 편광판을 설치하고, 내측에 착색층, 표시 소자에 사용하는 전극층이라고 하는 순서로 설치하는 예를 나타내지만, 편광판은 기판의 내측에 형성해도 된다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제조공정조건에 의해 적절히 설정하면 된다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성해도 된다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 및 박막 트랜지스터의 신뢰성을 향상시키기 위해, 실시형태 1에서 얻어지는 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층 4020, 절연층 4021)으로 덮는 구성으로 되어 있다. 이때, 보호막은, 대기중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 막기 위한 것으로, 치밀한 막이 바람직하다. 보호막은, 스퍼터링법을 사용하여, 산화 규소막, 질화 규소막, 산화질화 규소막, 질화산화 규소막, 산화 알루미늄 막, 질화 알루미늄 막, 산화질화 알루미늄 막, 또는 질화산화 알루미늄 막의 단층, 또는 적층으로 형성하면 된다. 본 실 시형태에서는 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특별히 한정되지 않고 PCVD법 등의 다양한 방법으로 형성하면 된다. 구동회로의 일부에 있어서는, 이 보호막이 제2 게이트 절연층으로서 기능하고, 제2 게이트 절연층 위에 백게이트를 갖는 박막 트랜지스터를 포함한다.
여기에서는, 보호막으로서 적층 구조의 절연층 4020을 형성한다. 여기에서는, 절연층 4020의 1층째로서, 스퍼터링법을 사용해서 산화 규소막을 형성한다. 보호막으로서 산화 규소막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄 막의 힐록 방지에 효과가 있다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기에서는, 절연층 4020의 2층째로서, 스퍼터링법을 사용해서 질화 규소막을 형성한다. 보호막으로서 질화 규소막을 사용하면, 나트륨 등의 이온이 반도체 영역 중에 침입하여, TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호막을 형성한 후에, 반도체층의 어닐(300℃∼400℃)을 행해도 된다. 또한, 보호막을 형성한 후에 백게이트를 형성한다.
또한, 평탄화 절연막으로서 절연층 4021을 형성한다. 절연층 4021로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기재료를 사용할 수 있다. 또한, 상기 유기재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 글라스), BPSG(인 붕소 글라스) 등을 사용할 수 있다. 이때, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층 4021을 형성해도 된다.
이때, 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 사용해도 된다. 또한, 유기기는 플루오로기를 갖고 있어도 된다.
절연층 4021의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코트, 딥, 스프레이 도포, 액적토출법(잉크젯법, 스크린 인쇄, 오프셋 등), 닥터 나이프, 롤 코터, 커튼 코터 나이프 코터 등을 사용할 수 있다. 절연층 4021을 재료액을 사용해서 형성할 경우, 베이크하는 공정과 동시에, 반도체층의 어닐(300℃∼400℃도)을 행해도 된다. 절연층 4021의 소성공정과 반도체층의 어닐을 겸하는 것으로 효율적으로 반도체장치를 제조하는 것이 가능해진다.
화소전극층(4030), 대향전극층(403)1은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소전극층(4030), 대향전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 도전성 조성물을 사용해서 형성한 화소전극은, 시이트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π 전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들의 2종 이상의 혼성 중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동회로(4003)와, 주사선 구동회로(4004) 또는 화소부(002)에 주어지는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4015)이, 액정소자(4013)가 갖는 화소전극층(4030)과 같은 도전막으로 형성되고, 단자전극(4016)은, 박막 트랜지스터 4010, 4011의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4015)은, FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 통해 전기적으로 접속되어 있다.
또한, 도 21a1, 도 21a2에 있어서는, 신호선 구동회로(4003)를 별도 형성하고, 제1 기판(4001)에 설치하고 있는 예를 나타내고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동회로를 별도 형성해서 설치해도 되고, 신호선 구동회로의 일부 또는 주사선 구동회로의 일부만을 별도 형성해서 설치해도 된다.
도 22는, TFT 기판(2600)을 사용해서 반도체장치로서 액정표시 모듈을 구성하는 일례를 나타내고 있다.
도 22는 액정표시 모듈의 일례로서, TFT 기판(2600)과 대향기판(2601)이 씰재(2602)에 의해 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 설치되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하며, RGB 방식의 경우에는, 적색, 녹색, 청색 각 색에 대응한 착색층이 각 화소에 대응해서 설치되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판 2606, 편광판 2607, 확산판(2613)이 설치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로기판(2612)은, 플렉시블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선회로부(2608)와 접속되고, 콘트롤 회로나 전원회로 등의 외부회로가 짜 넣어져 있다. 또한, 편광판과, 액정층 사이에 위상차판을 갖는 상태에서 적층해도 된다.
액정표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(FringeField Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
이상의 공정에 의해, 반도체장치로서 제조 비용을 저감한 액정표시 패널을 제조할 수 있다.
본 실시형태는, 실시형태 1, 실시형태 2, 또는 실시형태 3에 기재된 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
개시된 발명에 관한 반도체장치는, 다양한 전자기기(게임기도 포함한다)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비젼 장치(텔레비젼, 또는 텔레 비젼 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화장치라고도 한다), 휴대형 게임기, 휴대 정보단말, 음향재생장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 23a는, 휴대 정보단말기기(9200)의 일례를 나타내고 있다. 휴대 정보단말기기(9200)는, 컴퓨터를 내장하고 있고, 다양한 데이터 처리를 행하는 것이 가능하다. 이러한 휴대 정보단말기기(9200)로서는, PDA(Personal Digital Assistance)를 들 수 있다.
휴대 정보단말기기(9200)는, 샤시 9201 및 샤시 9203의 2개의 샤시로 구성되어 있다. 샤시 9201과 샤시 9203은, 연결부 9207(로)로 절첩 가능하게 연결되어 있다. 샤시 9201에는 표시부(9202)가 삽입되어 있고, 샤시 9203은 키보드(9205)를 구비하고 있다. 물론, 휴대 정보단말기기(9200)의 구성은 상기한 것에 한정되지 않고, 적어도 백게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 휴대 정보단말기기를 실현할 수 있다.
도 23b는, 디지털 비디오카메라(9500)의 일례를 나타내고 있다. 디지털 비디오카메라(9500)는, 샤시(9501)에 표시부(9503)가 삽입되고, 그 밖에 각종 조작부가 설치되어 있다. 이때, 디지털 비디오카메라(9500)의 구성은 특별히 한정되지 않고, 적어도 백게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 디지털 비디오카메라를 실현할 수 있다.
도 23c는, 휴대전화기(9100)의 일례를 나타내고 있다. 휴대전화기(9100)는, 샤시 9102 및 샤시 9101의 2개의 샤시로 구성되어 있고, 연결부(9103)에 의해 절첩가능하게 연결되어 있다. 샤시 9102에는 표시부(9104)가 삽입되어 있고, 샤시 9101에는 조작 키(9106)가 설치되어 있다. 이때, 휴대전화기(9100)의 구성은 특별히 한정되지 않고, 적어도 백게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 휴대전화기를 실현할 수 있다.
도 23d는, 휴대가능한 컴퓨터(9300)의 일례를 나타내고 있다. 컴퓨터(9300)는, 개폐 가능하게 연결된 샤시 9301과 샤시 9302를 구비하고 있다. 샤시 9301에는 표시부(9303)가 삽입되고, 샤시 9302는 키보드(9304) 등을 구비하고 있다. 이때, 컴퓨터(9300)의 구성은 특별히 한정되지 않고, 적어도 백게이트 전극을 갖는 박막 트랜지스터를 구비한 구성이면 되고, 기타 부속 설비가 적절히 설치된 구성으로 할 수 있다. 동일 기판 위에 구동회로와 화소부를 형성함으로써 제조 비용이 저감되고, 전기 특성이 높은 박막 트랜지스터를 갖는 컴퓨터를 실현할 수 있다.
도 24a는, 텔레비젼 장치(9600)의 일례를 나타내고 있다. 텔레비젼 장치(9600)는, 샤시(9601)에 표시부(9603)가 삽입되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 샤시(9601)를 지지한 구성을 나타내고 있다.
텔레비젼 장치(9600)의 조작은, 샤시(9601)가 구비한 조작 스위치나, 별체의 리모트콘트롤 조작기(9610)에 의해 행할 수 있다. 리모트콘트롤 조작기(9610)가 구비하는 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트콘트롤 조작기(9610)에, 해당 리모트콘트롤 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 설치하는 구성으로 해도 된다.
이때, 텔레비젼 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비젼 방송의 수신을 행할 수 있고, 더구나 모뎀을 거쳐 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 양방향(송신자와 수신자 사이, 또는 수신자 사이끼리 등)의 정보통신을 행하는 것도 가능하다.
도 24b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들면, 디지털 포토 프레임(9700)은, 샤시(9701)에 표시부(9703)가 삽입되어 있다. 표시부(9703)는, 각종 화상을 표시하는 것이 가능하며, 예를 들면, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진틀과 동일하게 기능시킬 수 있다.
이때, 디지털 포토 프레임(9700)은, 조작부, 외부접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 한다. 이들 구성은, 표시부와 동일면에 삽입되어 있어도 되지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입해서 화상 데이터를 입력하고, 입력한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 원하는 화상 데이터를 입력하고, 표시시키는 구성으로 할 수도 있다.
도 25a는, 도 23c의 휴대전화와는 다른 휴대전화기(1000)의 일례를 나타내고 있다. 휴대전화기(1000)는, 샤시(1001)에 삽입된 표시부(1002) 이외에, 조작 버튼(1003), 외부접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비하고 있다.
도 25a에 나타낸 휴대전화기(1000)는, 표시부(1002)를 손가락 등으로 접촉함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메일을 보내는 조작은, 표시부(1002)를 손가락 등으로 접촉하는 것에 의해 행할 수 있다.
표시부(1002)의 화면은 주로 3가지 모드가 있다. 제1모드는, 화상의 표시를 주로 하는 표시 모드이며, 제2 모드는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합한 표시+입력 모드이다.
예를 들면, 전화를 걸거나, 또는 메일을 작성하는 경우에는, 표시부(1002)를 문자의 입력을 주로 하는 문자입력 모드로 하여, 화면에 표시시킨 문자의 입력 조 작을 행하면 된다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로, 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출장치를 설치함으로써, 휴대전화기(1000)의 방향(종인가 횡인가)을 판단하여, 표시부(1002)의 화면표시를 자동으로 전환하도록 할 수 있다.
또한, 화면 모드의 전환은, 표시부(1002)를 접촉하는 것, 또는 샤시(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상신호가 동영상의 데이터이면 표시 모드, 텍스트 데이터이면 입력 모드로 전환한다.
또한, 입력 모드에 있어서, 표시부(1002)의 광센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 된다.
표시부(1002)는, 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 접촉하는 것으로, 손바닥 무늬, 지문 등을 촬상함으로써, 본인인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 25b도 휴대전화기의 일례이다. 도 25b의 휴대전화기는, 샤시 9411에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시장치(9410)와, 샤시 9401에 조작 버튼(9402), 외부입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광 하는 발광부(9406)를 포함하는 통신장치(9400)를 갖고 있고, 표시 기능을 갖는 표시장치(9410)는 전화 기능을 갖는 통신장치(9400)와 화살표의 2방향으로 탈착가능하다. 따라서, 표시장치(9410)와 통신장치(9400)의 단축끼리를 부착하는 것도, 표시장치(9410)와 통신장치(9400)의 장축끼리를 부착하는 것도 가능하다. 또한, 표시 기능만을 필요로 할 경우, 통신장치(9400)에서 표시장치(9410)를 떼어내고, 표시장치(9410)를 단독으로 사용할 수도 있다. 통신장치(9400)와 표시장치(9410)는 무선통신 또는 유선통신에 의해 화상 또는 입력 정보를 교환할 수 있고, 각각 충전가능한 배터리를 갖는다.
도 1a는 실시형태 1의 표시장치의 일례를 나타낸 단면도, 도 1b는 실시형태 1의 표시장치의 다른 일례를 나타낸 단면도, 도 1c는 실시형태 1의 표시장치의 다른 일례를 나타낸 단면도.
도 2a는 실시형태 2의 반도체장치의 단면도, 도 2b는 등가회로도, 도 2c는 평면도.
도 3은 실시형태 3의 표시장치의 전체를 설명하는 블록도.
도 4는 실시형태 3의 표시장치에 있어서의 배선, 입력 단자 등의 배치를 설명하는 도면.
도 5는 시프트 레지스터 회로의 구성을 설명하는 블록도.
도 6은 플립플롭회로의 일례를 도시한 도면.
도 7은 플립플롭회로의 레이아웃도(평면도)를 도시한 도면.
도 8은 시프트 레지스터 회로의 동작을 설명하기 위한 타이밍 차트를 도시한 도면.
도 9는 실시형태 4의 반도체장치의 제조방법을 설명하는 도면.
도 10은 실시형태 4의 반도체장치의 제조방법을 설명하는 도면.
도 11은 실시형태 4의 반도체장치의 제조방법을 설명하는 도면.
도 12는 실시형태 4의 반도체장치의 제조방법을 설명하는 도면.
도 13은 실시형태 4의 반도체장치의 제조방법을 설명하는 도면.
도 14는 실시형태 4의 반도체장치를 설명하는 도면.
도 15는 실시형태 4의 반도체장치를 설명하는 도면.
도 16은 실시형태 4의 반도체장치를 설명하는 도면.
도 17은 실시형태 5의 반도체장치를 설명하는 단면도.
도 18은 실시형태 6의 반도체장치의 화소 등가회로를 설명하는 도면.
도 19는 실시형태 6의 반도체장치를 설명하는 단면도.
도 20은 실시형태 6의 반도체장치를 설명하는 평면도 및 단면도.
도 21은 실시형태 7의 반도체장치를 설명하는 평면도 및 단면도.
도 22는 실시형태 7의 반도체장치를 설명하는 단면도.
도 23은 전자기기의 일례를 나타낸 외관도.
도 24는 텔레비젼 장치 및 디지털 포토 프레임의 예를 나타낸 외관도.
도 25는 휴대전화기의 일례를 나타낸 외관도.
(도면의 주요부분에 대한 부호의 설명)
100 기판, 101 게이트 전극, 102 게이트 절연층, 103 산화물 반도체층, 105a 소스 전극층, 105b 드레인 전극층, 106a 소스 영역, 106b 드레인 영역, 107 보호 절연층, 108 용량배선, 110 화소전극, 112 주사선 구동회로, 120 접속 전극, 121 단자, 122 단자, 125 콘택홀, 126 콘택홀, 127 콘택홀, 128 투명 도전막, 129 투명 도전막, 141a n+층, 141b n+층, 146a 소스 영역, 146b 드레인 영역, 142 n+층, 143 n+층, 144 n+층, 145 n+층, 150 단자, 151 단자, 152 게이트 절연층, 153 접속 전극, 154 보호 절연막, 155 투명 도전막, 156 전극, 170 박막 트랜지스터, 300 기판, 301 화소부, 302 주사선 구동회로, 303 신호선 구동회로, 310 기판, 311 화소부, 312 주사선 구동회로, 313 주사선 구동회로, 314 신호선 구동회로, 320 기판, 322 신호선 입력 단자, 323 주사선, 324 신호선, 327 화소부, 328 화소, 329 화소 TFT, 330 유지용량부, 331 화소전극, 332 용량선, 333 공통 단자, 334 보호회로, 335 보호회로, 336 보호회로, 337 용량 버스선, 351 플립플롭회로, 352 제어신호선, 353 제어신호선, 354 제어신호선, 355 제어신호선, 356 제어신호선, 357 리셋트선, 361 논리회로부, 362 스위치부, 363 TFT, 364 TFT, 365 TFT, 366 TFT, 367 TFT, 368 TFT, 369 TFT, 370 TFT, 371 TFT, 372 TFT, 373 EDMOS 회로, 381 전원선, 382 리셋트선, 383 제어신호선, 384 전원선, 385 반도체층, 386 배선층, 387 배선층, 388 배선층, 389 콘택홀, 390 제어신호선, 400 기판, 401 게이트 전극, 402 게이트 전극, 403 게이트 절연층, 404 콘택홀, 405 산화물 반도체층, 406a n+층, 406b n+층, 408a n+층, 408b n+층, 407 산화물 반도체층, 409 배선, 410 배선, 411 배선, 412 게이트 절연층, 420 n+층, 423 n+층, 425 n+층, 430 박막 트랜지스터, 431 박막 트랜지스터, 432 박막 트랜지스터, 433 박막 트랜지스터, 470 게이트 전극, 471 전극, 471 게이트 전극, 472 전극, 473 절연층, 474 전극, 475 발광층, 476 전극, 480 박막 트랜지스터, 581 박막 트랜지스터, 585 절연층, 587 전극층 , 588 전극층, 589 구형입자, 590a 흑색영역, 590b 백색영역, 594 캐비티, 595 충전 재, 1000 휴대전화기, 1001 샤시, 1002 표시부, 1003 조작 버튼, 1004 외부접속 포트, 1005 스피커, 1006 마이크, 2600 TFT 기판, 2601 대향기판, 2602 씰재, 2603 화소부, 2604 표시 소자, 2605 착색층, 2606 편광판, 2607 편광판, 2608 배선회로부, 2609 플렉시블 배선 기판, 2610 냉음극관, 2611 반사판, 2612 회로기판, 2613 확산판, 4001 기판, 4002 화소부, 4003 신호선 구동회로, 4004 주사선 구동회로, 4005 씰재, 4006 기판, 4008 액정층, 4010 박막 트랜지스터, 4011 박막 트랜지스터, 4013 액정소자, 4015 접속 단자 전극, 4016 단자전극, 4018 FPC, 4019 이방성 도전막, 4020 절연층, 4020 절연층, 4021 절연층, 4030 화소전극층, 4031 대향전극층, 4032 절연층, 4501 기판, 4502 화소부, 4503a 신호선 구동회로, 4504a 주사선 구동회로, 4518a FPC, 4505 씰재, 4506 기판, 4507 충전재, 4509 박막 트랜지스터, 4510 박막 트랜지스터, 4511 발광소자, 4512 전계발광층, 4513 전극층, 4515 접속 단자 전극, 4516 단자전극, 4517 전극층, 4519 이방성 도전막, 4520 격벽, 6400 화소, 6401 스위칭용 트랜지스터, 6402 구동용 트랜지스터, 6403 용량소자, 6404 발광소자, 6405 신호선, 6406 주사선, 6407 전원선, 6408 공통 전극, 7001 TFT, 7002 발광소자, 7003 음극, 7004 발광층, 7005 양극, 7011 구동용 TFT, 7012발광소자, 7013 음극, 7014 발광층, 7015 양극, 7016 차폐막, 7017 도전막, 702 1구동용 TFT, 7022 발광소자, 7023 음극, 7024 발광층, 7025 양극, 7027 도전막, 9100 휴대전화기, 9101 샤시, 9102 샤시, 9103 연결부, 9104 표시부, 9106 조작 키, 9200 휴대 정보단말기기, 9201 샤시, 9202 표시부, 9203 샤시, 9205 키보드, 9207 연결부, 9300 컴퓨터, 9301 샤시, 9302 샤시, 9303 표시부, 9304 키보드, 9400 통신장치, 9401 샤시, 9402 조작 버튼, 9403 외부입력 단자, 9404 마이크, 9405 스피커, 9406 발광부, 9410 표시장치, 9411 샤시, 9412 표시부, 9413 조작 버튼, 9500 디지털 비디오카메라, 9501 샤시, 9503 표시부, 9600 텔레비젼 장치, 9601 샤시, 9603 표시부, 9605 스탠드, 9607 표시부, 9609 조작 키, 9610 리모트콘 트롤 조작기, 9700 디지털 포토 프레임, 9701 샤시, 9703 표시부

Claims (20)

  1. 반도체장치의 제조방법에 있어서,
    절연 표면 위에 제1 게이트 전극을 형성하는 단계와,
    상기 제1 게이트 전극 위에 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 위에 제1 소스 영역 또는 제1 드레인 영역을 형성하는 단계와,
    상기 제1 소스 영역 또는 상기 제1 드레인 영역 위에, 소스 전극 또는 드레인 전극을 형성하는 단계와,
    상기 소스 전극 또는 상기 드레인 전극 위에, 제2 소스 영역 또는 제2 드레인 영역을 형성하는 단계와,
    상기 제1 절연층, 상기 제2 소스 영역 및 상기 제2 드레인 영역에 플라즈마처리를 행한 후, 상기 제2 소스 영역 및 상기 제2 드레인 영역 위에 산화물 반도체층을 형성하는 단계와,
    상기 산화물 반도체층을 덮는 제2 절연층을 형성하는 단계와,
    상기 제2 절연층 위에 제2 게이트 전극을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 반도체장치는, 전자페이퍼, 휴대 정보단말기기, 카메라, 컴퓨터, 텔레비젼 장치, 디지털 포토 프레임 및 휴대 전화기로 이루어진 그룹에서 선택된 하나에 내장된 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    아르곤 가스를 도입하고, RF 전원을 사용하여 플라즈마를 발생시키는 역스퍼터(reverse sputtering)를 행하여, 상기 제 1 절연층에 상기 플라즈마처리를 행하는 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 산화물 반도체층을 형성한 후에 열처리를 행하는 단계를 더 포함하는 반도체장치의 제조방법.
  5. 제 4항에 있어서,
    상기 열처리는 200℃ 내지 600℃에서 질소 분위기하에서 행하는 반도체장치의 제조방법.
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