TWI536502B - 記憶體電路及電子裝置 - Google Patents

記憶體電路及電子裝置 Download PDF

Info

Publication number
TWI536502B
TWI536502B TW101115996A TW101115996A TWI536502B TW I536502 B TWI536502 B TW I536502B TW 101115996 A TW101115996 A TW 101115996A TW 101115996 A TW101115996 A TW 101115996A TW I536502 B TWI536502 B TW I536502B
Authority
TW
Taiwan
Prior art keywords
transistor
drain
source
oxide semiconductor
gate
Prior art date
Application number
TW101115996A
Other languages
English (en)
Other versions
TW201308521A (zh
Inventor
藤田雅史
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201308521A publication Critical patent/TW201308521A/zh
Application granted granted Critical
Publication of TWI536502B publication Critical patent/TWI536502B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Electronic Switches (AREA)

Description

記憶體電路及電子裝置
本發明係關於一種非揮發性記憶體電路，其即使在關閉電力之後，仍不失去已儲存的邏輯狀態。本發明亦關於一種包括記憶體電路的電子裝置。
如中央處理單元(CPU)的信號處理電路基於預期的用途來改變結構。信號處理電路通常具有用來儲存資料或程式的主記憶體以及如暫存器和快取記憶體的其他記憶體電路。
在如暫存器或快取記憶體的記憶體電路中，需要以比在主記憶體中更高的速度來進行資料讀取和資料寫入。因此，一般來說，係使用正反器電路作為暫存器，且使用靜態隨機存取記憶體(SRAM)或之類作為快取記憶體。亦即，這類暫存器、快取記憶體等都是在停止施加電源電壓之後便失去資料的揮發性記憶體電路。
為了降低功率耗損，已建議一種方法，即在未輸入/輸出資料期間暫時停止施加電源電壓給信號處理電路。在此方法中，非揮發性記憶體電路係位於如暫存器或快取記憶體之揮發性記憶體電路的周圍，並暫時將資料儲存在非揮發性記憶體電路中。因此，即便停止施加電源電壓，在信號處理電路中的暫存器、快取記憶體或之類仍會保持資料(例如，參見專利文件1)。
在長時間停止施加電源電壓到信號處理電路的情況下，在停止施加電源電壓之前將揮發性記憶體電路中的資料轉移到如硬碟或快閃記憶體的外部儲存裝置，以能防止失去資料。
〔參考〕
〔專利文件1〕：日本公開專利申請第H10-078836號。
在專利文件1所揭露之信號處理電路中，會對非揮發性記憶體電路所包括的儲存元件使用鐵電物質。在包括鐵電物質的儲存元件中，重複的資料寫入可能會使鐵電材料疲乏，而導致寫入錯誤或之類。所以，限制了複寫的次數。此外，例如讀取和寫入資料的資料處理速度(以下亦稱為存取速度)會很低。
在對非揮發性記憶體電路使用快閃記憶體的情況下，施加高電壓以產生隧道電流，藉此進行注入或釋放電子。因此，會有如由於重複地資料複寫而造成儲存元件之顯著惡化的問題，使得限制了複寫的次數。此外，存取速度會很低。
在對為其中一種揮發性記憶體電路的暫存器使用正反器電路之情況下，電路規模會變大。再者，當使用電晶體形成正反器電路時，用於記憶體電路的電晶體數量會很多。
有鑑於上述問題，本發明之一實施例的一目標在於提出一種具有新穎結構的記憶體電路，其中甚至在關閉電力之後，仍維持已儲存的邏輯狀態。本發明之一實施例的另一目標在於提出一種具有小型電路規模的非揮發性記憶體電路，其藉由減少連到記憶體電路及在記憶體電路中使用之電晶體的電源供應線及信號線之數量來達到。
本發明之一實施例包括一第一記憶體電路、一第二記憶體電路、一第一開關、一第二開關、及一相位反向器電路。第一記憶體電路包括一使用氧化物半導體膜形成的第一電晶體、一第二電晶體、一第三電晶體、及一電容器。使用氧化物半導體膜形成的第一電晶體及電容器係用來形成非揮發性記憶體電路。連到記憶體電路及在記憶體電路中使用之電晶體的電源供應線及信號線之數量的減少使非揮發性記憶體電路的電路規模能縮小。以下將說明其細節。
本發明之一實施例係一種記憶體電路，包括一第一記憶體電路、一第二記憶體電路、一第一開關、一第二開關、及一相位反向器電路。第一記憶體電路包括一第一電晶體、一第二電晶體、一第三電晶體、及一電容器。第一電晶體係使用氧化物半導體膜形成。第一電晶體之源極和汲極之一者係連接一被輸入一第一控制信號的第一信號線。第一電晶體之源極和汲極之另一者係連接電容器之其一電極和第二電晶體的閘極。電容器之另一電極係接地。第一電晶體之閘極係連接一被輸入一第二控制信號的第二信號 線。相位反向器電路之輸入端係連接第二信號線。相位反向器電路之輸出端係連接第一開關之輸入端。相位反向器電路之第一端係連接一被施加電源電壓的電源供應線。相位反向器電路之第二端係接地。第一開關之第一端係連接電源供應線。第一開關之第二端係連接第二電晶體之源極和汲極之一者。第二電晶體之源極和汲極之另一者係接地。第三電晶體之閘極係連接第二電晶體之閘極。第三電晶體之源極和汲極之一者係連接電源供應線。第三電晶體之源極和汲極之另一者係連接第一開關的輸出端。第二開關之第一端係連接相位反向器電路之輸出端。第二開關之第二端係連接第二信號線。第一開關之輸出端係通過第二開關連接第二記憶體電路。
本發明之一實施例係一種記憶體電路，包括一第一記憶體電路、一第二記憶體電路、一第一開關、一第二開關、及一相位反向器電路。第一記憶體電路包括一第一電晶體、一電容器、一第二電晶體、及一第三電晶體。第一開關包括一第四電晶體和一第五電晶體。第一電晶體係使用氧化物半導體形成。第一電晶體之源極和汲極之一者係連接一被輸入一第一控制信號的第一信號線。第一電晶體之源極和汲極之另一者係連接電容器之其一電極和第二電晶體的閘極。電容器之另一電極係接地。第一電晶體之閘極係連接一被輸入一第二控制信號的第二信號線。相位反向器電路之輸入端係連接第二信號線。相位反向器電路之輸出端係連接第四電晶體之閘極和第五電晶體之閘極。相位 反向器電路之第一端係連接一被施加電源電壓的電源供應線。相位反向器電路之第二端係接地。第四電晶體之源極和汲極之一者係連接電源供應線。第四電晶體之源極和汲極之另一者係連接第五電晶體之源極和汲極之一者。第五電晶體之源極和汲極之另一者係連接第二電晶體之源極和汲極之一者。第二電晶體之源極和汲極之另一者係接地。第三電晶體之閘極係連接第二電晶體之閘極。第三電晶體之源極和汲極之一者係連接電源供應線。第三電晶體之源極和汲極之另一者係連接第四電晶體之源極和汲極之另一者與第五電晶體之源極和汲極之一者。第二開關之第一端係連接相位反向器電路之輸出端。第二開關之第二端係連接第二信號線。第四電晶體之源極和汲極之另一者與第五電晶體之源極和汲極之一者係通過第二開關連接第二記憶體電路。
在上述任一結構中，第一電晶體可使用一含有In、Ga、和Zn的氧化物半導體材料或一含有In、Sn、和Zn的氧化物半導體材料形成。
本發明之一實施例係一種包括具有上述結構的記憶體電路之電子裝置。
使用具有新穎結構的非揮發性記憶體電路使得即便在停止供應電源電壓之後，仍可長時間保留記憶體電路中的資料。因此，可進行常閉型的驅動方法。於是，可顯著降低記憶體電路的功率耗損。
另外，連到具有新穎結構的非揮發性記憶體電路及在 記憶體電路中使用之電晶體的電源供應線及信號線之數量的減少使非揮發性記憶體電路的電路規模能縮小。
以下將參考附圖來說明實施例。請注意本發明並不侷限下列說明，且本領域之熟知技藝者輕易了解到在不脫離本發明的宗旨及範圍下可以各種方式修改方式和細節。因此，本發明不應被解釋為受限於以下所述之實施例的說明。
例如，當使用不同極性的電晶體時或當在電路操作中改變電流流向時，「源極」和「汲極」有時會彼此代替。因此，在本說明書中，「源極」和「汲極」之名稱能彼此代替。
請注意在許多情況下，電壓係指給定電位與參考電位(例如，接地電位)之間的電位差。因此，在本說明書中，電壓、電位、及電位差可分別稱為電位、電壓、及電壓差。
在元件間的位置關係之說明中，「在上面」和「在下面」之名稱不一定分別表示元件係「直接在上方」或「直接在下方」。例如，「閘極在閘絕緣膜上」之措辭可表示有另一元件置於閘絕緣層與閘極之間的情形。
為了容易理解，在有些例子中並不會精確地表現每個在圖中所示之元件的位置、大小、範圍或之類。因此，所揭露之發明並不必受限於如圖中揭露的位置、大小、範圍 或之類。
使用如「第一」、「第二」、「第三」之序數以避免元件之間的混淆。
(實施例1)
將參考第1圖來說明本發明之一實施例。第1圖繪示根據本發明之一實施例之記憶體電路100的電路配置之實例。
<記憶體電路的電路配置>
第1圖之記憶體電路100包括一第一記憶體電路102、一第二記憶體電路104、一第一開關108、一第二開關110、及一相位反向器電路106。第一記憶體電路102包括一第一電晶體112、一電容器114、一第二電晶體116、及一第三電晶體118。
第一電晶體112係使用氧化物半導體形成。第一電晶體112之源極和汲極之一者係連接被輸入第一控制信號(IN)的第一信號線，且另一者係連接電容器114之其一電極和第二電晶體116的閘極。電容器114之另一電極係接地。
由於第一電晶體112係使用氧化物半導體(OS)形成，故第1圖之第一電晶體112標示了「OS」。
此外，在第1圖中，電容器114與第一電晶體112之源極和汲極之另一者的連接部係以節點a(Na)來表示。 當關閉第一電晶體112時，可保持供應給節點a(Na)與電容器114之其一電極的電位。
包括使用氧化物半導體形成的通道形成區之第一電晶體112具有極低的截止電流。使用氧化物半導體形成的第一電晶體112之截止電流小於或等於使用矽半導體或之類形成的電晶體之截止電流的十萬分之一；因此，由於第一電晶體112的洩漏電流而導致在節點a(Na)上累積的電荷損失可忽略不計。亦即，使用氧化物半導體形成的第一電晶體112使得有可能得到即使沒有供應電力仍可儲存資料的非揮發性記憶體電路。
第一電晶體112之閘極係連接被輸入第二控制信號(CLK)的第二信號線。
相位反向器電路106之輸入端係連接被輸入第二控制信號(CLK)的第二信號線。相位反向器電路106之輸出端係連接第一開關108之輸入端。相位反向器電路106之第一端係連接被施加電源電壓(Vdd)的電源供應線。相位反向器電路106之第二端係接地。在本說明書中的「接地」例如意指端點係電性連接接地線(GND)。
相位反向器電路106輸出一時脈反向信號(CLKB)，其係為時脈信號(CLK)輸入的反向。當信號輸入的電位為高準位電位(亦稱為高電位)時，反向信號便在低準位電位(亦稱為低電位)，而當信號輸入的電位為低準位電位時，反向信號便在高準位電位。
第一開關108之輸入端係連接相位反向器電路106的 輸出端。第一開關108之輸出端係連接第二開關110的輸入端。第一開關108之第一端係連接被施加電源電壓(Vdd)的電源供應線。第一開關108之第二端係連接第二電晶體116之源極和汲極之一者。第二電晶體116之源極和汲極之另一者係接地。
將時脈反向信號(CLKB)提供給第一開關108。當時脈反向信號(CLKB)在低準位電位時，便在節點b(Nb)上進行預充電電源電壓(Vdd)。同時，當時脈反向信號(CLKB)在高準位電位時，節點b(Nb)的電位便依據節點a(Na)的狀態而定。例如，當節點a(Na)在低準位電位時，則關閉第二電晶體116且節點b(Nb)保持在先前的電位狀態中。當節點a(Na)在高準位電位時，則打開第二電晶體116且節點b(Nb)在低準位電位。
第三電晶體118之閘極係連接第二電晶體116之閘極。第三電晶體118之源極和汲極之一者係連接電源供應線，而第三電晶體118之源極和汲極之另一者係連接第一開關108的輸出端。
第二開關110之第一端係連接相位反向器電路106之輸出端。第二開關110之第二端係連接被輸入第二控制信號(CLK)的第二信號線。第一開關108之輸出端係通過第二開關110連接第二記憶體電路104。第二記憶體電路104係連接輸出輸出信號(OUT)的第三信號線。
將時脈信號(CLK)和時脈反向信號(CLKB)提供給第二開關110。當時脈信號(CLK)在低準位電位且時 脈反向信號(CLKB)在高準位電位時，便打開第二開關110。
在第1圖中，第一開關108與第二開關110的連接部係以節點b(Nb)來表示，而第二開關110與第二記憶體電路104的連接部係以節點c(Nc)來表示。
<記憶體電路的驅動方法>
這裡，將參考第2圖及第3圖來說明第1圖之記憶體電路100的驅動方法。在記憶體電路100的驅動方法之實例中，在施加電源電壓之後，停止施加電源電壓以降低功率耗損，並重新開始施加電源電壓。第2圖及第3圖係各顯示記憶體電路100之驅動方法的時序圖。第2圖係在施加電源電壓後所儲存的資料在高準位電位之情況下的時序圖，而第3圖係在施加電源電壓後所儲存的資料在低準位電位之情況下的時序圖。
在第2圖及第3圖的時序圖中，Vdd代表電源電壓(Vdd)；CLK代表時脈信號(CLK)、第二控制信號；CLKB代表時脈反向信號(CLKB)；IN代表輸入信號(IN)、第一控制信號；Na代表在節點a的信號(Na)；Nb代表在節點b的信號(Nb)；Nc代表在節點c的信號(Nc)；而OUT代表來自輸出端的輸出信號(OUT)。Vdd為0V(對應於圖中的低準位電位)的情況相當於未施加電源電壓的情況。
在第2圖及第3圖中，第一週期(在圖中標示為T1 )係一段在施加電源電壓前的初始狀態之週期；第二週期(在圖中標示為T2)係一段在施加電源電壓後進行正常運作之週期；第三週期(在圖中標示為T3)係一段停止施加電源電壓之週期；而第四週期(在圖中標示為T4)係一段重新開始施加電源電壓之週期。在第2圖中，第一至第四週期(T1至T4)中的時間係以時間t1至t18來表示。
在第2圖及第3圖中，X代表不定的信號電位。不定的信號電位意謂節點c(Nc)的電位和輸出電位(OUT)可以是高準位電位或低準位電位，因為在供應電力之後便直接斷開第二開關110。
首先，將參考第2圖之時序圖來說明在施加電源電壓後所儲存的資料在高準位電位之情況。
<初始狀態週期和正常運作週期>
首先，為了從第2圖之第一週期(T1)轉換到第二週期(T2)，便在施加電源電壓(Vdd)(施加大於0V的電源電壓)時，輸入在高準位和低準位之間週期性地改變電位的時脈信號(CLK)和時脈反向信號(CLKB)(在時間t2上)。請注意時脈信號(CLK)可能會比電源電壓(Vdd)更早上升，因為當時脈信號(CLK)與電源電壓(Vdd)同時上升時，可能會導致運作不穩定。
施加電源電壓(Vdd)到相位反向器電路106、第一開關108、及第三電晶體118之源極和汲極之一者。將時 脈信號(CLK)輸入至相位反向器電路106之輸入端、第一電晶體112之閘極、及第二開關110之第二端。從相位反向器電路106之輸出端輸出時脈反向信號(CLKB)。
接著，從第一信號線輸入輸入信號(IN)至第一電晶體112之源極和汲極之一者(在時間t2和時間t3之間的週期中)。
節點a(Na)之電位係取決於輸入至第一電晶體112之源極和汲極之一者的輸入信號(IN)以及輸入至第一電晶體112之閘極的時脈信號(CLK)。在基本運作中，當時脈信號(CLK)在高準位電位時，便打開第一電晶體112，以便將輸入信號(IN)輸入至節點a(Na)。請注意當時脈信號(CLK)在低準位電位時，則節點a(Na)可藉由使用第一電晶體112和電容器114，保持直接在時脈信號(CLK)下降前之狀態下的輸入信號(IN)。
例如，在時間t3和時間t4之間的週期中，時脈信號(CLK)在低準位電位，且節點a(Na)保持為直接在時脈信號(CLK)下降前之狀態的高準位電位。另一方面，在時間t4和時間t5之間的週期中，時脈信號(CLK)在高準位電位且停止輸入輸入信號(IN)，以供應低準位電位給節點a(Na)。
在第2圖中，在關閉電力之前，使時脈信號(CLK)和輸入信號(IN)各變為高準位電位。之後，當時脈信號(CLK)在低準位電位時，便停止輸入輸入信號(IN)(使輸入信號(IN)變為低準位電位)並供應高準位電位給 節點a(Na)(在時間t6和時間t9之間的週期中)。
節點b(Nb)的電位係依據時脈反向信號(CLKB)、電源電壓(Vdd)、及節點a(Na)的電位而定。例如，當時脈反向信號(CLKB)在低準位電位時，則第一開關108在預充電狀態，以致於節點b(Nb)與電源電壓(Vdd)的電位相同。另一方面，當時脈反向信號(CLKB)在高準位電位時，便完成第一開關108的預充電狀態，且節點b(Nb)的電位會依據節點a(Na)的狀態而定。當節點a(Na)在高準位電位時，便打開第二電晶體116，以致於節點b(Nb)在低準位電位(在時間t3和時間t4之間的週期中)。
節點c(Nc)的電位係依據第二開關110的狀態和節點b(Nb)的電位而定。例如，當第二開關110為導通時，則節點c(Nc)與節點b(Nb)的電位相同，而當第二開關110為斷開時，則節點c(Nc)維持在先前的狀態。當時脈信號(CLK)在低準位電位且時脈反向信號(CLKB)在高準位電位時，便打開第二開關110。
第二記憶體電路104輸出節點c(Nc)的信號之反向信號作為輸出信號(OUT)。
<在停止供應電源電壓之前的運作>
第三週期(T3)係在未供應電源電壓(Vdd)期間的週期。於是，在第二週期(T2)之時間t9和時間t10之間的週期中，進行關閉電力之前的運作。
在關閉電力之前的運作中，將時脈信號(CLK)和時脈反向信號(CLKB)分別固定在低準位電位和高準位電位。藉由第一電晶體112和電容器114來保持節點a(Na)的電位。
<停止供應電源電壓的運作>
第三週期(在圖中標示為T3)係在未供應電源電壓(Vdd)期間的週期。在時間t10上，停止施加電源電壓(Vdd)，以使除了節點a(Na)的電位以外之所有電位都各變為低準位。甚至在停止施加電源電壓(Vdd)之後，只有節點a(Na)保持在停止施加電源電壓(Vdd)之前所供應的高準位電位。這裡，第一電晶體112的洩漏電流係極低的；於是，可抑制由節點a(Na)和電容器114保持的信號(電位)改變。
<重新開始供應電源電壓的運作>
第四週期(在圖中標示為T4)係重新開始供應電源電壓(Vdd)的週期。在重新開始施加電源電壓(Vdd)之後，當停止施加電源電壓(Vdd)時，供應分別固定在低準位電位和高準位電位的時脈信號(CLK)和時脈反向信號(CLKB)(在時間t13上)。
然後，讀出儲存在節點a(Na)上的資料。節點a(Na)變成在停止施加電源電壓之前所保持的高準位電位。當時脈反向信號(CLKB)在高準位電位時，節點b(Nb )的電位便取決於節點a(Na)的狀態。節點a(Na)在高準位電位，因此節點b(Nb)在低準位電位。第二開關110被給定時脈反向信號(CLKB)的高準位電位並因此打開，以致於節點c(Nc)與節點b(Nb)的電位相同。輸出信號(OUT)係為節點c(Nc)之信號的反向信號；於是，輸出高準位電位(在時間t13和時間t14之間的週期中)。
之後，清除固定在低準位電位的時脈信號(CLK)以及時脈反向信號(CLKB)的固定準位(信號電位)。換言之，將時脈信號(CLK)和時脈反向信號(CLKB)回復到電位在高準位和低準位之間週期性地改變之正常信號。使輸入信號(IN)變為高準位電位以繼續將資料寫入節點a(Na)(在時間t14上)。
以上係說明在供應電源電壓之後所儲存的資料在高準位電位之情況下的驅動方法。
接下來，將參考第3圖之時序圖來說明在供應電源電壓之後所儲存的資料在低準位電位的情況。請注意將省略與第2圖之時序圖類似部分的敘述。
<初始狀態週期和正常運作週期>
為了從第3圖之第一週期(T1)轉換到第二週期(T2)，便在施加電源電壓(Vdd)(施加大於0V的電源電壓)時，輸入在高準位和低準位之間週期性地改變電位的時脈信號(CLK)和時脈反向信號(CLKB)(在時間t2 上)。請注意時脈信號(CLK)可能會比電源電壓(Vdd)更早上升，因為當時脈信號(CLK)與電源電壓(Vdd)同時上升時，可能會導致運作不穩定。
施加電源電壓(Vdd)到相位反向器電路106、第一開關108、及第三電晶體118之源極和汲極之一者。將時脈信號(CLK)輸入至相位反向器電路106之輸入端、第一電晶體112之閘極、及第二開關110之第二端。從相位反向器電路106之輸出端輸出時脈反向信號(CLKB)。
接著，從第一信號線輸入輸入信號(IN)至第一電晶體112之源極和汲極之一者(在時間t2和時間t3之間的週期中)。
節點a(Na)之電位係取決於輸入至第一電晶體112之源極和汲極之一者的輸入信號(IN)以及輸入至第一電晶體112之閘極的時脈信號(CLK)。在基本運作中，當時脈信號(CLK)在高準位電位時，便打開第一電晶體112，以便將輸入信號(IN)輸入至節點a(Na)。請注意當時脈信號(CLK)在低準位電位時，則節點a(Na)可藉由使用第一電晶體112和電容器114，保持直接在時脈信號(CLK)下降前之狀態下的輸入信號(IN)。
請注意在第3圖中，當時脈信號(CLK)於關閉電力之前在高準位電位時，便停止輸入輸入信號(IN)並供應低準位電位給節點a(Na)(在時間t8和時間t9之間的週期中)。
節點b(Nb)的電位係依據時脈反向信號(CLKB) 、電源電壓(Vdd)、及節點a(Na)的電位而定。例如，當時脈反向信號(CLKB)在低準位電位時，則第一開關108在預充電狀態，以致於節點b(Nb)與電源電壓(Vdd)的電位相同。另一方面，當時脈反向信號(CLKB)在高準位電位時，便完成第一開關108的預充電狀態，且節點b(Nb)的電位會依據節點a(Na)的狀態而定。當節點a(Na)在高準位電位時，便打開第二電晶體116，以致於節點b(Nb)在低準位電位。
節點c(Nc)的電位係依據第二開關110的狀態和節點b(Nb)的電位而定。例如，當第二開關110為導通時，則節點c(Nc)與節點b(Nb)的電位相同，而當第二開關110為斷開時，則節點c(Nc)維持在先前的狀態。當時脈信號(CLK)在低準位電位且時脈反向信號(CLKB)在高準位電位時，便打開第二開關110。
第二記憶體電路104輸出節點c(Nc)的信號之反向信號作為輸出信號(OUT)。
<在停止供應電源電壓之前的運作>
第三週期(T3)係在未供應電源電壓(Vdd)期間的週期。於是，在第二週期(T2)之時間t9和時間t10之間的週期中，進行關閉電力之前的運作。
在關閉電力之前的運作中，將時脈信號(CLK)和時脈反向信號(CLKB)分別固定在低準位電位和高準位電位。藉由第一電晶體112和電容器114來保持節點a(Na )的電位。
<停止供應電源電壓的運作>
第三週期(在圖中標示為T3)係在未供應電源電壓(Vdd)期間的週期。在時間t10上，停止施加電源電壓(Vdd)，以使所有電位都各變成低準位。請注意在第3圖中，儲存在節點a(Na)上的資料亦在低準位電位。
<重新開始供應電源電壓的運作>
第四週期(在圖中標示為T4)係重新開始供應電源電壓(Vdd)的週期。在重新開始施加電源電壓(Vdd)之後，當停止施加電源電壓(Vdd)時，供應分別固定在低準位電位和高準位電位的時脈信號(CLK)和時脈反向信號(CLKB)(在時間t13上)。
然後，讀出儲存在節點a(Na)中的資料。節點a(Na)變成在停止施加電源電壓(Vdd)之前所保持的低準位電位。時脈反向信號(CLKB)在高準位電位，因此節點b(Nb)的電位會依據節點a(Na)的狀態而定。當節點a(Na)在低準位電位時，節點b(Nb)在高準位電位。第二開關110被給定時脈反向信號(CLKB)之高準位電位並因此打開，以致於節點c(Nc)變成與節點b(Nb)的電位相同。輸出信號(OUT係為節點c(Nc)之信號的反向信號；於是，輸出低準位電位(在時間t13和時間t14之間的週期中)。
接著，清除時脈信號(CLK)以及時脈反向信號(CLKB)的固定準位(信號電位)(在時間t4上)。換言之，將時脈信號(CLK)和時脈反向信號(CLKB)回復到電位在高準位和低準位之間週期性地改變之正常信號。
之後，使輸入信號(IN)變成高準位電位以繼續將資料寫入節點a(Na)中(在時間t15和時間t16之間的週期中)。
以上係說明在供應電源電壓之後所儲存的資料在低準位電位之情況下的驅動方法，其顯示在第3圖之時序圖中。
如上所述，在本實施例所述之記憶體電路中，第一記憶體電路102具有第1圖所示之結構，因此會是非揮發性的。再者，當減少連到記憶體電路的電源供應線及信號線之數量時，能縮小非揮發性記憶體電路的電路規模。
藉由施用上述記憶體電路到如暫存器或快取記憶體的儲存裝置，可防止儲存裝置中的資料會因為停止施加電源電壓而被抹除。此外，在重新開始施加電源電壓之後，記憶體電路可在短時間內回復到與在停止電源供應之前相同的狀態。因此，當整個記憶體電路或一或複數個包括在記憶體電路中的邏輯電路在待命狀態時，甚至可短時間停止電源供應。藉此，可能提出一種可抑制功率耗損的記憶體電路及一種可抑制功率耗損的記憶體電路之驅動方法。
本實施例能適當地結合任何其他實施例來實作。
(實施例2)
在本實施例中，將參考第4圖來具體說明實施例1所述之記憶體電路100的配置實例。請注意對與實施例1相同的部件使用共同的參考數字，且將省略部件的說明。
第4圖之記憶體電路100包括第一記憶體電路102、第二記憶體電路104、第一開關108、第二開關110、及相位反向器電路106。
在本實施例中，說明的實例為在第一開關108中使用電晶體，且如第一開關108的電路元件之連接係與第1圖類似。
第一開關108包括一第四電晶體120和一第五電晶體122，且第四電晶體120之閘極係連接第五電晶體122之閘極。第四電晶體120之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。第四電晶體120之源極和汲極之另一者係連接第五電晶體122之源極和汲極之一者。第五電晶體122之源極和汲極之另一者係連接第二電晶體116之源極和汲極之一者。第二電晶體116之源極和汲極之另一者係接地。
將時脈反向信號(CLKB)提供給第四電晶體120之閘極和第五電晶體122之閘極。當時脈反向信號(CLKB)在低準位電位時，則打開第四電晶體120，以便對節點b(Nb)進行預充電電源電壓(Vdd)。同時，當時脈反向信號(CLKB)在高準位電位時，則關閉第四電晶體120並打開第五電晶體122，以致於節點b(Nb)的電位會依 據節點a(Na)的狀態而定。例如，當節點a(Na)在低準位電位時，則關閉第二電晶體116且節點b(Nb)保持在先前的電位狀態中。同時，當節點a(Na)在高準位電位時，則打開第二電晶體116且節點b(Nb)在低準位電位。
如本實施例所述，可對第一開關108使用上述的電路配置。
如上所述，在本實施例所述之記憶體電路中，第一記憶體電路102具有第4圖所示之結構，因此會是非揮發性的。再者，當減少連到記憶體電路的電源供應線及信號線之數量時，能縮小非揮發性記憶體電路的電路規模。
藉由施用上述記憶體電路到如暫存器或快取記憶體的儲存裝置，可防止儲存裝置中的資料會因為停止施加電源電壓而被抹除。此外，在重新開始施加電源電壓之後，記憶體電路可在短時間內回復到與在停止電源供應之前相同的狀態。因此，當整個記憶體電路或一或複數個包括在記憶體電路中的邏輯電路在待命狀態時，甚至可短時間停止電源供應。藉此，可能提出一種可抑制功率耗損的記憶體電路及一種可抑制功率耗損的記憶體電路之驅動方法。
本實施例能適當地結合任何其他實施例來實作。
(實施例3)
在本實施例中，將參考第5圖來具體說明實施例1及2所述之記憶體電路100的配置實例。請注意對與實施例 1及2相同的部件使用共同的參考數字，且將省略部件的說明。
第5圖之記憶體電路100包括第一記憶體電路102、第二記憶體電路104、第一開關108、第二開關110、及相位反向器電路106。
在本實施例中，說明在第一開關108、第二開關110、相位反向器電路106、及第二記憶體電路104中使用電晶體、及這些電路元件之連接係與第1及4圖類似的實例。
第一開關108包括第四電晶體120和第五電晶體122，且第四電晶體120之閘極係連接第五電晶體122之閘極。第四電晶體120之源極和汲極之一者係連接電源供應線。第四電晶體120之源極和汲極之另一者係連接第五電晶體122之源極和汲極之一者。第五電晶體122之源極和汲極之另一者係連接第二電晶體116之源極和汲極之一者。第二電晶體116之源極和汲極之另一者係接地。
第二開關110包括電晶體128和電晶體130。電晶體128之閘極係連接被輸入第二控制信號(CLK)的第二信號線。電晶體130之閘極係連接相位反向器電路106之輸出端。電晶體128之源極和汲極之一者係連接電晶體130之源極和汲極之一者。電晶體128之源極和汲極之另一者係連接電晶體130之源極和汲極之另一者。
相位反向器電路106包括電晶體124和電晶體126。電晶體124之閘極係連接電晶體126之閘極和被輸入第二 控制信號(CLK)的第二信號線。電晶體124之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。電晶體124之源極和汲極之另一者係連接電晶體126之源極和汲極之一者。電晶體126之源極和汲極之另一者係接地。
記憶體電路104包括電晶體132、電晶體134、電晶體136、電晶體138、電晶體140、及電晶體142。電晶體132之閘極係連接電晶體134之閘極和第二開關110之輸出端。電晶體132之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。電晶體132之源極和汲極之另一者係連接電晶體134之源極和汲極之一者。電晶體134之源極和汲極之另一者係接地。
電晶體136之閘極係連接相位反向器電路106之輸出端。電晶體142之閘極係連接被輸入第二控制信號(CLK)的第二信號線。電晶體138之閘極係連接電晶體140之閘極、電晶體132之源極和汲極之另一者、電晶體134之源極和汲極之一者、及輸出輸出信號(OUT)的第三信號線。
電晶體136之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。電晶體136之源極和汲極之另一者係連接電晶體138之源極和汲極之一者。電晶體138之源極和汲極之另一者係連接電晶體140之源極和汲極之一者。電晶體140之源極和汲極之另一者係連接電晶體142之源極和汲極之一者。電晶體142之源極和汲極之另 一者係接地。
在此，第6圖繪示不在第一記憶體電路102中使用以氧化物半導體形成的第一電晶體112之電路配置作為對照實例。
請注意第6圖之記憶體電路200包括除了使用氧化物半導體形成的電晶體以外而因此為揮發性的電晶體。
記憶體電路200包括一相位反向器電路240、一第一開關242、一第二開關246、一第一記憶體電路244、及一第二記憶體電路248。
相位反向器電路240包括電晶體202和電晶體204。電晶體202之閘極係連接電晶體204之閘極和被輸入第二控制信號(CLK)的第二信號線。電晶體202之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。電晶體202之源極和汲極之另一者係連接電晶體204之源極和汲極之一者。電晶體204之源極和汲極之另一者係接地。
第一開關242包括電晶體206和電晶體208。電晶體206之閘極係連接相位反向器電路240之輸出端。電晶體208之閘極係連接被輸入第二控制信號(CLK)的第二信號線。電晶體206之源極和汲極之一者係連接電晶體208之源極和汲極之一者和被輸入為第一控制信號的輸入信號(IN)之第一信號線。電晶體206之源極和汲極之另一者係連接電晶體208之源極和汲極之另一者。
第一記憶體電路244包括電晶體210、電晶體212、 電晶體214、電晶體216、電晶體218、及電晶體220。電晶體210之閘極係連接電晶體212之閘極和第一開關242之輸出端。電晶體210之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。電晶體210之源極和汲極之另一者係連接電晶體212之源極和汲極之一者。電晶體212之源極和汲極之另一者係接地。
電晶體214之閘極係連接相位反向器電路240之輸出端。電晶體220之閘極係連接被輸入第二控制信號(CLK)的第二信號線。電晶體216之閘極係連接電晶體218之閘極、電晶體210之源極和汲極之另一者、電晶體212之源極和汲極之一者。
電晶體214之源極和汲極之一者係連接電源供應線。電晶體214之源極和汲極之另一者係連接電晶體216之源極和汲極之一者。電晶體216之源極和汲極之另一者係連接電晶體218之源極和汲極之一者。電晶體218之源極和汲極之另一者係連接電晶體220之源極和汲極之一者。電晶體220之源極和汲極之另一者係接地。
第二開關246包括電晶體222和電晶體224。電晶體222之閘極係連接相位反向器電路240之輸出端。電晶體224之閘極係連接被輸入第二控制信號(CLK)的第二信號線。電晶體222之源極和汲極之一者係連接電晶體224之源極和汲極之一者、電晶體210之源極和汲極之另一者、及電晶體212之源極和汲極之一者。電晶體222之源極和汲極之另一者係連接電晶體224之源極和汲極之另一 者。
第二記憶體電路248包括電晶體226、電晶體228、電晶體230、電晶體232、電晶體234、及電晶體236。電晶體226之閘極係連接電晶體228之閘極和第二開關246之輸出端。電晶體226之源極和汲極之一者係連接被施加電源電壓(Vdd)的電源供應線。電晶體226之源極和汲極之另一者係連接電晶體228之源極和汲極之一者。電晶體228之源極和汲極之另一者係接地。
電晶體230之閘極係連接被輸入第二控制信號(CLK)的第二信號線。電晶體236之閘極係連接相位反向器電路240之輸出端。電晶體232之閘極係連接電晶體234之閘極、電晶體226之源極和汲極之另一者、電晶體228之源極和汲極之一者、及輸出輸出信號(OUT)的第三信號線。
電晶體230之源極和汲極之一者係連接電源供應線。電晶體230之源極和汲極之另一者係連接電晶體232之源極和汲極之一者。電晶體232之源極和汲極之另一者係連接電晶體234之源極和汲極之一者。電晶體234之源極和汲極之另一者係連接電晶體236之源極和汲極之一者。電晶體236之源極和汲極之另一者係接地。
因此，第6圖中的記憶體電路200包括18個電晶體。對照之下，第5圖中的記憶體電路100包括14個電晶體、一使用氧化物半導體形成的電晶體、及一電容器，藉此可縮小電路規模。再者，藉由使用以氧化物半導體形成 的電晶體時，可形成非揮發性記憶體電路。
如上所述，在本實施例所述之記憶體電路中，第一記憶體電路102具有第5圖所示之結構，因此會是非揮發性的。再者，當減少連到記憶體電路的電源供應線及信號線之數量並減少在記憶體電路中使用之電晶體的數量時，能縮小非揮發性記憶體電路的電路規模。
藉由施用上述記憶體電路到如暫存器或快取記憶體的儲存裝置，可防止儲存裝置中的資料會因為停止施加電源電壓而被抹除。此外，在重新開始施加電源電壓之後，記憶體電路可在短時間內回復到與在停止電源供應之前相同的狀態。因此，當整個記憶體電路或一或複數個包括在記憶體電路中的邏輯電路在待命狀態時，甚至可短時間停止電源供應。藉此，可能提出一種可抑制功率耗損的記憶體電路及一種可抑制功率耗損的記憶體電路之驅動方法。
本實施例能適當地結合任何其他實施例來實作。
(實施例4)
在本實施例中，將參考第7圖來說明包括實施例1至3之任一者所述之記憶體電路的記憶體處理單元及複數個連接記憶體電路的電路。
第7圖繪示根據本實施例之記憶體處理單元之實例。記憶體處理單元150至少包括一或複數個算術電路及一或複數個記憶體電路。具體來說，第7圖所示之記憶體處理單元150包括算術電路151、算術電路152、記憶體電路 153、記憶體電路154、記憶體電路155、控制電路156、及電源控制電路157。
算術電路151和152以及執行簡單邏輯算術處理的邏輯電路各包括一加法器、一乘法器、各種算術電路等。當在算術電路151中執行算術處理時，記憶體電路153當作用來暫時保持資料的暫存器。當在算術電路152中執行算術處理時，記憶體電路154當作用來暫時保持資料的暫存器。
另外，記憶體電路155可作為主記憶體並可儲存由控制電路156執行的程式作為資料或可儲存來自算術電路151和算術電路152的資料。
控制電路156係一種對包括在記憶體處理單元150中的算術電路151、算術電路152、記憶體電路153、記憶體電路154、及記憶體電路155之運作進行集中化控制的電路。
當對記憶體電路153、記憶體電路154、及記憶體電路155使用實施例1至3之任一者所述之記憶體電路100時，即便停止施加電源電壓到記憶體電路153、記憶體電路154、及記憶體電路155，仍可保持資料。以上述方式，可停止施加電源電壓到整個記憶體處理單元150，藉此可抑制功率耗損。替代地，可停止施加電源電壓到記憶體電路153、記憶體電路154、及記憶體電路155之一或更多者，藉此可降低記憶體處理單元150所消耗的功率。此外，在停止施加電源電壓之前，可迅速寫入資料，且在重 新開始施加電源電壓之後，記憶體處理單元150可在短時間內回復到與在停止施加電源電壓之前相同的狀態。
另外，當停止施加電源電壓到記憶體電路153、記憶體電路154、及記憶體電路155時，亦同樣停止施加電源電壓到傳送資料至記憶體電路153、記憶體電路154、及記憶體電路155且從中接收資料的控制電路156或算術電路151或152。例如，當算術電路151和記憶體電路153不運作時，便可停止施加電源電壓至算術電路151和記憶體電路153。
另外，電源控制電路157控制供應給包括在記憶體處理單元150中的算術電路151、算術電路152、記憶體電路153、記憶體電路154、記憶體電路155、及控制電路156之電源電壓的準位。又，在停止施加電源電壓的情況下，可對電源控制電路157或對算術電路151、算術電路152、記憶體電路153、記憶體電路154、記憶體電路155、及控制電路156之各者提供用來停止施加電源電壓的切換元件。
請注意當作快取記憶體的記憶體電路可設置在為主記憶體的記憶體電路155與算術電路151、算術電路152、及控制電路156之各者之間。設置快取記憶體可減少對主記憶體存取，以能增加如算術處理的信號處理之速度。亦對當作快取記憶體的儲存裝置使用上述記憶體電路可使得記憶體處理單元150的功率耗損降低。此外，在停止施加電源電壓之前，可迅速寫入資料，且在重新開始施加電源 電壓之後，記憶體處理單元150可在短時間內回復到與在停止施加電源電壓之前相同的狀態。
在本實施例所述之記憶體電路中，減少連到記憶體電路的電源供應線及信號線之數量並減少在記憶體電路中使用之電晶體的數量，藉此能縮小電路規模。
本實施例能適當地結合任何其他實施例來實作。
(實施例5)
在本實施例中，將說明為根據本發明之一實施例之其中一個記憶體電路的CPU之配置。
第8圖繪示根據本實施例之CPU的配置。第8圖所示之CPU在一基板9900上主要包括一算術邏輯單元(ALU)9901、一ALU控制器9902、一指令解碼器9903、一中斷控制器9904、一時序控制器9905、一暫存器9906、一暫存器控制器9907、一匯流排介面(Bus I/F)9908、一可複寫ROM 9909、及一ROM介面(ROM I/F)9920。
可在另一晶片上設置ROM 9909和ROM I/F 9920。顯然地，第8圖之CPU只是簡化配置的實例，且實際的CPU會依據應用而具有各種配置。
透過Bus I/F 9908輸入至CPU的指令會輸入至指令解碼器9903並在其中解碼，且接著輸入至ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905基於已解碼的指令來執行各種控制。具體來說，ALU控制器9902產生信號來控制ALU 9901的驅動。在CPU執行程式期間，中斷控制器9904基於優先權或遮罩狀態來處理從外部輸入/輸出裝置或周邊電路所請求的中斷。暫存器控制器9907產生暫存器9906的位址，並依據CPU的狀態從暫存器9906讀取資料或將資料寫入暫存器9906。
時序控制器9905產生信號來控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907的運作時序。例如，時序控制器9905裝有內部時脈產生器，用來基於參考時脈信號CLK1產生內部時脈信號CLK2，並將時脈信號CLK2輸入至上述電路。
在本實施例之CPU中，具有上述任一實施例所述之結構的記憶體電路係設置在暫存器9906中。暫存器控制器9907可暫時將記憶體電路中的資料保持在暫存器9906中，以回應來自ALU 9901的指令。
以這種方式，即使在暫時停止CPU的運作且停止施加電源電壓之情況下，仍可保持資料並可降低功率耗損。具體來說，例如，當個人電腦的使用者未將資料輸入至如鍵盤的輸入裝置時，可停止CPU之運作，以便降低功率耗損。
雖然在本實施例中係說明CPU為例，但根據本發明之一實施例的記憶體電路並不限定為CPU且可適用於如 微處理器的LSI、影像處理電路、數位信號處理器(DSP)、或現場可程式閘陣列(FPGA)中。
本實施例能適當地結合任何其他實施例來實作。
(實施例6)
在本實施例中，將說明可使用在根據實施例1之第1圖之記憶體電路100中的電晶體之製造方法。將參考第9A至9C圖、第10A至10C圖、和第11A至11C圖，以第1圖所示之第一電晶體112、電容器114、及第二電晶體116為例來提出說明。請注意包括在記憶體電路100中的其他元件亦可以類似於第一電晶體112、電容器114、及第二電晶體116的方式形成。
在本實施例中，以下將以第二電晶體116的材料係為單晶矽之情況為例來說明製造方法。
首先，如第9A圖所示，在基板700上形成絕緣膜701和由單晶半導體基板隔開的半導體膜702。
雖然沒有特別限制可用來作為基板700的材料，但材料必須至少具有足夠高的耐熱性以禁得起之後進行的熱處理。例如，可使用以熔化法或浮式法所形成的玻璃基板、石英基板、半導體基板、陶製基板等作為基板700。在使用玻璃基板且將於之後進行之加熱處理的溫度很高的情況下，最好是使用應變點為高於或等於730℃的玻璃基板。
請注意將簡短地說明一種用來形成單晶半導體膜702的方法之具體實例。首先，使包括被電場加速之離子的離 子束進入為單晶半導體基板的接合基板，並在距接合基板表面一定程度之深度的區域中形成由於晶體結構的局部失序所產生之易脆的脆弱層。脆弱層所形成的深度能藉由離子束的加速能量及入射角度來調整。接著，互相附著接合基板及在上方形成絕緣膜701的基板700，使得絕緣膜701會夾在接合基板及基板700之間。進行附著如下。在接合基板及基板700彼此重疊之後，將約為大於或等於1 N/cm2且小於或等於500N/cm2，最好是大於或等於11 N/cm2且小於或等於20 N/cm2的壓力施加到部分的接合基板及部分的基板700。當施加壓力時，接合基板及絕緣膜701之間便從此部分開始結合，以結合接合基板與絕緣膜701彼此緊密接觸的整個表面。之後，進行加熱處理，以合併存在於脆弱層中的微孔隙，因而增加體積。因此，沿著脆弱層隔開為部分之接合基板的單晶半導體膜與接合基板。加熱處理是在不超過基板700之應變點的溫度下進行。接著，藉由蝕刻等方法，將單晶半導體膜處理成希望的形狀，如此能形成半導體膜702。
為了控制臨界電壓，可將如硼、鋁、或鎵之給予p型導電性之雜質元素，或如磷或砷之給予n型導電性的雜質元素加到半導體膜702中。可將用來控制臨界電壓的雜質元素加到未經圖案化的半導體膜中或加到經圖案化所得到的的半導體膜702中。替代地，可將用來控制臨界電壓的雜質元素加到接合基板中。替代地，可將雜質元素加到接合基板中以粗略地控制臨界電壓，並可進一步地將雜質元 素加到未經圖案化的半導體膜或經圖案化所得到的的半導體膜702中，以精細地控制臨界電壓。
請注意雖然在本實施例中係說明使用單晶半導體膜的實例，但本發明之一實施例並不以此為限。例如，可使用藉由蒸氣沉積法在絕緣膜701上形成的多晶體、微晶體、或非晶半導體膜。替代地，上述半導體膜可藉由已知的技術來結晶化。舉出使用雷射光的雷射結晶方法和採用觸媒元素的結晶方法作為已知的結晶化技術。替代地，可合併使用採用觸媒元素的結晶方法及雷射結晶方法。當使用如石英基板的高度耐熱基板時，可能結合下列任何的結晶方法：利用電子加熱爐之熱結晶方法、使用紅外線的燈加熱結晶方法、使用觸媒元素的結晶方法、和以約950℃之溫度的高溫加熱方法。
接著，如第9B所示，在半導體膜702上形成閘絕緣膜703。
藉由高密度電漿處理、加熱處理等，能由半導體膜702的表面之氧化或氮化作用來形成閘絕緣膜703。高密度電漿處理係使用例如如氦、氬、氪或氙之稀有氣體、與氧、氧化氮、氨、氮、氫等的混合氣體來進行。在此例中，藉由引入微波來激發電漿，能產生具有低電子溫度的高密度電漿。藉由氧化或氮化由上述高密度電漿所產生之具有氧自由基(在一些情況中包括OH自由基)或氮自由基(在一些情況中包括NH自由基)的半導體膜之表面，可形成具有厚度為1 nm到20 nm，最好是5 nm到10 nm的 絕緣膜以與半導體膜接觸。
可透過電漿CVD法、濺射法等形成閘絕緣膜703，以具有單層結構或使用包括氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鑭、氧化鋁、氧化鉭、氧化釔、鉿矽酸鹽(HfSixOy，(x>0，y>0))、添加氮的鉿矽酸鹽(HfSixOy，(x>0，y>0))、添加氮的鉿鋁酸鹽(HfAlxOy，(x>0，y>0))之類的膜之疊層結構。
請注意在本說明書中，氧氮化物係指氧含量高於氮含量的物質，而氧化氮係指氮含量高於氧含量的物質。
閘絕緣膜703的厚度範圍可以是例如大於或等於1nm且小於或等於100nm，最好是大於或等於10nm且小於或等於50nm。在本實施例中，係藉由電漿CVD法形成包括氧化矽的單層絕緣膜來作為閘絕緣膜703。
接著，如第9B圖所示，形成閘絕緣電極704。
閘極704能以形成導電膜並接著將其處理(圖案化及蝕刻)以具有預定形狀的方式來形成。導電膜可藉由PE-CVD法、濺射法、蒸發法、旋轉塗膜法或之類來形成。可對導電膜使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)或之類。可使用含有上述金屬的合金或含有上述金屬的化合物。替代地，可使用如摻有給予半導體膜導電性的雜質元素(如磷)之多晶矽的半導體來形成閘極704。
請注意雖然在本實施例中，係使用單層導電膜來形成閘極704，但本發明之一實施例並不受限於此結構。閘極 704可以複數個堆疊的導電膜來組成。
此外，閘極704可以這樣的方式形成：形成導電膜並接著在適當控制的條件下(例如，施加到盤繞電極層的電力量、施加到基板側上之電極層的電力量、及基板側上的電極溫度)，藉由電感耦合式電漿(ICP)蝕刻法將導電膜蝕刻成想要的錐形形狀。另外，錐形角度也可由遮罩的形狀調整。請注意可適當地使用如氯、氯化硼、氯化矽、或四氯化碳的氯基氣體；如四氟化碳、氟化硫、或氟化氮的氟基氣體；或氧作為蝕刻氣體。
接著，如第9C圖所示，當添加給予一種導電性類型的雜質元素到以閘極704作為遮罩的半導體膜702中時，便在半導體膜702中形成與閘極704重疊的通道形成區706以及一對雜質區705(通道形成區706夾於其間)。
在本實施例中，說明將給予n型導電性(例如，磷)的雜質元素加入半導體膜702中的情況。
接著，如第10A圖所示，形成絕緣膜707及708以覆蓋閘絕緣膜703和閘極704。具體來說，可使用氧化矽、氮化矽、氧化氮矽、氧氮化矽、氮化鋁、氧化氮鋁之類的無機絕緣膜作為絕緣膜707及708。尤其是，最好使用低介電常數(低k)材料來形成絕緣膜707及708，因為能充分降低由於重疊電極或佈線而產生的電容量。請注意可使用包括上述材料之多孔質絕緣膜來作為絕緣膜707及708。由於多孔質絕緣膜具有比稠密絕緣層還低的介電常數，因此能更為降低由於電極或佈線造成的寄生電容。
在本實施例中，說明對絕緣膜707使用氧氮化矽且對絕緣膜708使用氧化氮矽的實例。此外，在本實施例中，雖然絕緣膜707及708係形成在閘極704上，但根據本發明之一實施例，可在閘極704上只形成一個絕緣膜，或可堆疊三個或更多的絕緣膜。
接著，如第10B圖所示，絕緣膜707及708會受到CMP(化學機械研磨)處理或蝕刻，以便暴露閘極704的表面。請注意為了增進之後形成的第一電晶體112之特性，絕緣膜707及708的表面最好愈平坦愈好。
經過上述處理，能形成第二電晶體116。
接著，將說明第一電晶體112和電容器114的製造方法。首先，如第10C圖所示，在絕緣膜708上形成氧化物半導體膜709。
氧化物半導體膜709可藉由將形成在閘極704、絕緣膜707及708上的氧化物半導體膜處理成所欲之形狀來形成。氧化物半導體膜的厚度範圍係大於或等於2 nm且小於或等於200 nm，最好大於或等於3 nm且小於或等於50 nm。氧化物半導體膜係藉由使用金屬氧化物靶材的濺射法來形成。另外，氧化物半導體膜可藉由在稀有氣體(例如，氬)氣圍、氧氣圍、或混合稀有氣體(例如，氬)及氧的氣圍中之濺射法來形成。
氧化物半導體膜最好至少包含銦(In)或鋅(Zn)。尤其是，最好包含In和Zn。最好額外包含鎵(Ga)來作為穩定劑，以減少包括氧化物半導體膜之電晶體的電特性 變化。最好包含錫(Sn)來作為穩定劑。最好包含鉿(Hf)來作為穩定劑。最好包含鋁(Al)來作為穩定劑。
可包含一或多種鑭系元素，如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)，來作為另一種穩定劑。
關於氧化物半導體膜，例如能使用下列：氧化銦、氧化錫、氧化鋅；如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，或In-Ga基氧化物的兩成分金屬氧化物；如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Sn-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、或In-Lu-Zn基氧化物的三成分金屬氧化物；或如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物、或In-Hf-Al-Zn基氧化物的四成分金屬氧化物。
請注意在此，例如，「In-Ga-Zn基氧化物」表示含有In、Ga及Zn的氧化物，且沒有特別限定In、Ga、和Zn 的比例。另外，In-Ga-Zn基氧化物可包含除了In、Ga及Zn之外的金屬元素。
例如，可使用具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基氧化物，或任何接近上面成分的氧化物。替代地，可使用具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基氧化物，或任何接近上面成分的氧化物。
請注意本發明之一實施例並不以此為限，並可根據半導體特性(例如，移動率、臨界值、變化等)來使用具有適當成分的材料。此外，為了得到所需之半導體特性，最好適當地設定載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子比、原子間的距離、密度或之類。
在本實施例中，係使用藉由採用含銦(In)、鎵(Ga)、及鋅(Zn)之金屬氧化物靶材(亦稱為IGZO靶材)的濺射法所得到之厚度為30 nm的In-Ga-Zn基氧化物半導體薄膜來作為氧化物半導體膜。例如可使用具有In：Ga：Zn=1：1：0.5、1：1：1、或1：1：2的原子比之靶材作為IGZO靶材。包含In、Ga、及Zn的靶材之填充率係高於或等於90%且小於或等於100%，最好高於或等於95%且小於100%。透過使用這種具有高填充率的靶材，便形成稠密的氧化物半導體膜。
替代地，可使用藉由採用含銦(In)、錫(Sn)、及 鋅(Zn)之金屬氧化物靶材(銦錫鋅氧化物)的濺射法所得到之In-Sn-Zn基氧化物半導體薄膜來作為氧化物半導體膜。在使用In-Sn-Zn-O基材料作為氧化物半導體的情況中，可使用具有In：Sn：Zn=1：2：2、2：1：3、1：1：1、或4：9：7的原子比之靶材。
在本實施例中，保持基板在維持減壓的處理室中、將去除掉氫和水份的氬氣和氧氣引進去除餘留水份的處理室中、並藉由使用IGZO靶材來形成氧化物半導體膜。請注意最好使用高純度氣體作為濺射氣體。具體來說，在氬氣中，最好純度為9N(99.9999999%)，露點為-121℃，H2O含量為低於或等於0.1ppb，且H2含量為低於或等於0.5ppb。在氧氣中，最好純度為8N(99.999999%)，露點為-112℃，H2O含量為低於或等於1ppb，且H2含量為低於或等於1ppb。使用這種高純度氣體使得有可能降低所形成之氧化物半導體膜中的雜質濃度。
為了去除在處理室中的殘留水份，最好使用捕集真空泵。例如，能使用低溫泵、離子泵、或鈦昇華泵。排空單元可以是裝有冷阱的渦輪泵。在以低溫泵排空的處理室中，移除氫原子、如水(H2O)之含氫原子的化合物(最好也是含碳原子的化合物)等，藉此能降低形成在處理室中的氧化物半導體膜中的雜質濃度。
此外，當處理室的滲漏率係設為低於或等於1×10-10 Pa×m3/s時，能阻止如鹼金屬和氫化物之雜質進入藉由濺射法形成的氧化物半導體膜中。又，當使用上述之捕集真 空泵作為排空系統時，能阻止如鹼金屬、氫原子、氫分子、水、氫氧化物、和氫化物之雜質從排空系統中逆流。
在膜形成時的基板溫度可大於或等於100℃且小於或等於600℃，最好大於或等於200℃且小於或等於400℃。藉由在加熱基板的狀態中形成氧化物半導體膜，能降低所形成之氧化物半導體膜中所含的雜質濃度。此外，能降低因濺射法所造成的損害。
最好在加熱基板的狀態中形成氧化物半導體膜，因為能降低所形成之氧化物半導體膜的缺陷密度。氧化物半導體膜的缺陷密度會影響電晶體的場效移動率。這裡，以下將說明電晶體的場效移動率。
實際測量的絕緣閘極型電晶體的場效移動率會因各種原因而比本來的移動率低；此現象不只發生在使用氧化物半導體膜的情況下。降低移動率的其中一個原因是半導體內部的缺陷或半導體和絕緣膜之間之介面的缺陷。當使用Levinson模型時，可以理論性地計算出假定在半導體內部沒有缺陷時的場效移動率。
假設半導體膜之原本移動率和測得之場效移動率分別是μ0和μ，且半導體膜中存在位能障壁(如晶粒邊界)，可以下列等式來表示場效移動率μ。
在此，E表示位能障壁的高度，k表示玻爾茲曼常數，且T表示絕對溫度。當假設位能障壁是由缺陷造成 時，可根據Levinson模型以下列等式來表示位能障壁的高度。
在此，e表示元素的電荷，N表示在通道中每單位面積的平均缺陷密度，ε表示半導體的介電常數，n表示在通道中每單位面積的載子數，Cox表示每單位面積的電容量，Vg表示閘極電壓，及t表示通道的厚度。在半導體膜之厚度小於或等於30 nm的情形下，通道的厚度可視為與半導體膜的厚度相同。在線性區的汲極電流Id可以下列等式表示。
在此，L表示通道長度且W表示通道寬度，而在此L與W各是10 μm。另外，Vd表示汲極電壓。當上面等式的兩邊除以Vg並對兩邊取對數時，可得到下列等式。
等式4的右邊是Vg的函數。由等式4可知，可以根據以ln(Id/Vg)為縱軸且以1/Vg為橫軸來標繪出實際測量值而得到的圖表的直線的斜率求得缺陷密度N。亦即，可從電晶體之Id-Vg特性來評估缺陷密度。在銦(In)、 錫(Sn)和鋅(Zn)之比例為1：1：1的氧化物半導體膜中，缺陷密度N大約為1×1012/cm2。
基於如上所述那樣得到的缺陷密度等，從等式1及等式2計算出μ0為120 cm2/Vs。包括缺陷之In-Sn-Zn氧化物之測得的移動率大約是40 cm2/Vs。然而，假設半導體內部以及半導體與絕緣膜之間的介面不存在缺陷時，預期氧化物半導體的移動率μ0會是120 cm2/Vs。
請注意即便半導體內部不存在缺陷，通道與閘絕緣膜間的介面之散射也會影響電晶體之傳輸特性。換言之，在離通道與閘絕緣膜間之介面距離x的位置上的移動率μ1可由下列等式表示。
在此，D表示在閘極方向上的電場，而B和I是常數。B和I可根據實際的測量結果求得；根據上述測量結果，B是4.75×107 cm/s且I是10 nm(介面散射影響到達的深度)。當增加D時(即，當增加閘極電壓時)，等式5的第二項便增加，所以移動率μ1降低。
第16圖顯示電晶體之移動率μ2的計算結果，其中此電晶體的通道包括理想的氧化物半導體且半導體內部沒有缺陷。關於計算，係使用了由Synopsys公司所製造的裝置模擬軟體Sentaurus Device，並假設能隙、電子親和性、相對介電常數和氧化物半導體的厚度分別為2.8 eV、4.7 eV、15、和15 nm。此外，假設閘極、源極和汲極之 運作函數分別為5.5 eV、4.6 eV、和4.6 eV。閘絕緣膜之厚度係假設為100 nm，且其相對介電常數係假設為4.1。通道長度和通道寬度各係假設為10μm，且汲極電壓Vd係假設為0.1V。
如第16圖所示，在稍微超過1V之閘極電壓Vg上，移動率具有大於100 cm2/Vs的峰值，且當閘極電壓變更高時會下降，因為介面散射的影響增加了。請注意為了降低介面散射，半導體層的表面最好在原子級上是平坦的(原子層平坦)。
第17A至17C圖、第18A至18C圖、及第19A至19C圖顯示使用具有上述移動率的氧化物半導體所製造的微型電晶體之特性的計算結果。第20A和20B圖顯示用於計算的電晶體的剖面結構。第20A和20B圖所示的電晶體各在氧化物半導體膜中包括具有n+型導電性的半導體區503a及半導體區503c。半導體區503a及半導體區503c的電阻率為2×10-3Ω cm。
第20A圖所示之電晶體係形成在基底絕緣膜501和嵌進基底絕緣膜501中並由氧化鋁組成的嵌入絕緣膜502上。電晶體包括半導體區503a、半導體區503c、夾在它們之間充當通道形成區的本質半導體區503b、及閘極505。閘極505的寬度為33 nm。
閘絕緣膜504係形成在閘極505和半導體區503b之間。另外，側壁絕緣膜506a及側壁絕緣膜506b係形成在閘極505的兩側面上，並且絕緣膜507形成在閘極505上 以便防止閘極505與其他佈線之間的短路。側壁絕緣膜具有5nm的寬度。設置源極508a和汲極508b分別接觸於半導體區503a及半導體區503c。請注意電晶體的通道寬度為40nm。
第20B圖中的電晶體與第20A圖中的電晶體的相同之處為形成在基底絕緣膜501和由氧化鋁組成的嵌入絕緣膜502上，並且包括半導體區503a、半導體區503c、置於之間的本質半導體區503b、具有寬度為33nm的閘極505、閘絕緣膜504、側壁絕緣膜506a、側壁絕緣膜506b、絕緣膜507、源極508a和汲極508b。
第20A圖中的電晶體與第20B圖中的電晶體的不同之處為側壁絕緣膜506a及側壁絕緣膜506b下的半導體區的導電型。在第20A圖所示之電晶體中，側壁絕緣膜506a及側壁絕緣膜506b下的半導體區為部分具有n+型導電性的半導體區503a及部分具有n+型導電性的半導體區503c，而在第20B圖所示之電晶體中，側壁絕緣膜506a及側壁絕緣膜506b下的半導體區為部分的本質半導體區503b。換言之，設置既不與半導體區503a(半導體區503c)重疊也不與閘極505重疊之寬度為Loff的區域。此區域係稱為偏移區，且寬度Loff稱為偏移長度。如從第20A和20B圖所見，偏移長度與側壁絕緣膜506a(側壁絕緣膜506b)的寬度相同。
計算中使用的其他參數係如上所述。在計算中，使用Synopsys公司製造的裝置模擬軟體Sentaurus Device。第 17A至17C圖顯示具有第20A圖所示之結構的電晶體的汲極電流(Id，實線)及移動率(μ，虛線)的閘極電壓(Vg：閘極與源極間的電位差)依賴性。汲極電流Id係由在汲極電壓(汲極和源極間的電位差)是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。
第17A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第17B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，而第17C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。閘絕緣膜越薄，尤其是截止狀態下的汲極電流Id(截止電流)越顯著降低。對照下，移動率μ的峰值和導通狀態時的汲極電流Id(導通電流)沒有顯著的變化。圖顯示了在閘極電壓為1V前後時汲極電流超過足夠記憶體電路中使用的電晶體所需之10μA。
第18A至18C圖顯示具有第20B圖所示之結構的電晶體當偏移長度Loff為5nm時的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓Vg依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第18A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第18B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，而第18C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴 性。
另外，第19A至19C圖顯示具有第20B圖所示之結構的電晶體當偏移長度Loff為15nm時的汲極電流Id(實線)及移動率μ(虛線)的閘極電壓依賴性。汲極電流Id係由在汲極電壓是+1V之假設下的計算來得到，而移動率μ係由在汲極電壓是+0.1V之假設下的計算來得到。第19A圖顯示在閘絕緣膜之厚度為15 nm之情況下的電晶體之閘極電壓依賴性，第19B圖顯示在閘絕緣膜之厚度為10 nm之情況下的電晶體之閘極電壓依賴性，而第19C圖顯示在閘絕緣膜之厚度為5 nm之情況下的電晶體之閘極電壓依賴性。
在任一結構中，當閘絕緣膜越薄，截止電流越顯著降低，但是移動率μ的峰值和導通電流沒有顯著的變化。
請注意在第17A至17C圖中的移動率μ之峰值大約為80 cm2/Vs，在第18A至18C圖中大約為60 cm2/Vs，及在第19A至19C圖中大約為40 cm2/Vs；因此，偏移長度Loff越長，移動率μ之峰值就越小。此外，也同樣適用於截止電流。導通電流也隨著偏移長度Loff的增加而減少；然而，導通電流的減少程度比截止電流的減少程度平緩許多。圖顯示了在閘極電壓為1V前後時汲極電流超過足夠記憶體電路中使用的電晶體所需之10μA。
採用下列條件來作為氧化物半導體膜之膜形成條件的一實例：基板加熱溫度為200℃、基板與靶材之間的距離為100mm、壓力為0.6Pa、直流(DC)功率為0.5kW、且 氣圍為氧氣圍(氧流量為100%)。
為了使氧化物半導體膜可含有盡可能少的氫、氫氧化物、及水，最好藉由預熱基板700來排除並排空基板700上所吸附之如氫或水份的雜質，以預處理膜形成，其中絕緣膜707及708在濺射設備的預熱室中形成在基板700上。預熱的溫度係大於或等於100℃且小於或等於400℃，最好大於或等於150℃且小於或等於300℃。最好以低溫泵作為設置在預熱室中的排空單元。
請注意用來形成氧化物半導體膜709的蝕刻可以是乾式蝕刻、濕式蝕刻、或乾式蝕刻和濕式蝕刻兩者。最好使用包含氯(如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)的氯基氣體)的氣體來作為用於乾式蝕刻的蝕刻氣體。替代地，可使用包含氟(如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3)的氟基氣體)之氣體、溴化氫(HBr)、氧(O2)、添加如氦(He)或氬(Ar)之稀有氣體之這些氣體之任一者等。
可使用平行板RIE(反應性離子蝕刻)法或ICP(電感耦合式電漿)蝕刻法作為乾式蝕刻法。為了將膜蝕刻成希望的形狀，適當地調整蝕刻條件(施加到盤繞電極的電力量、施加到基板側上之電極的電力量、基板側上的電極溫度等)，以能將膜蝕刻成希望的形狀。
可使用磷酸、醋酸、及硝酸的混合溶劑、或如檸檬酸或草酸的有機酸來作為用於濕式蝕刻的蝕刻劑。在本實施 例中，係使用ITO-07N(由日本關東化學株式會社所製造)。
用來形成氧化物半導體膜709的抗蝕遮罩可藉由噴墨法來形成。以噴墨法形成抗蝕遮罩不必使用光罩；因此，能降低製造成本。
請注意在一些例子中，藉由濺射法形成的氧化物半導體膜包含大量的水或氫(包括氫氧化物)作為雜質。水或氫各容易形成施體能階，因而充當氧化物半導體中的雜質。在本發明之一實施例中，為了減少氧化物半導體膜中如水或氫的雜質(脫水或除氫氧化物半導體膜)，氧化物半導體膜709在減壓氣圍、氮、稀有氣體、或之類的惰性氣體氣圍、氧氣氣圍等中受到加熱處理。
藉由對氧化物半導體膜709進行加熱處理，能排除氧化物半導體膜709中的水或氫。具體來說，可以高於或等於250℃且低於或等於750℃的溫度，最好高於或等於400℃且低於基板之應變點的溫度來進行加熱處理。例如，可以500℃進行大約3分鐘到6分鐘的加熱處理。當以RTA法用於加熱處理時，可在短時間內進行脫水或除氫作用；因此，甚至以高於玻璃基板之應變點的溫度都能進行處理。
在本實施例中，係使用為其中一種加熱處理設備的電爐。
請注意加熱處理設備並不受限於電爐，可包括用來藉由來自如電阻加熱元件的加熱元件之熱傳導或熱輻射來加 熱物體的裝置。例如，可使用如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為一種用來藉由如鹵素燈、金屬鹵素燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓汞燈的燈所發射出的光輻射(電磁波)來加熱待處理之物體的設備。 GRTA設備係為一種使用高溫氣體來進行加熱處理的設備。係使用如氮或稀有氣體(例如，氬)這類不與加熱處理待處理的物體起反應的惰性氣體來作為氣體。
在加熱處理中，在氮或如氦、氖、或氬的稀有氣體中最好不含水、氫等。引進加熱處理設備中之氮或如氦、氖、或氬的稀有氣體之純度最好設為6N(99.9999%)以上，更好是7N(99.99999%)以上(即，雜質濃度是1ppm以下，最好是0.1ppm以下)。
經過以上步驟，可降低氧化物半導體膜709中的氫濃度。氧化物半導體膜709中的氫濃度為5×1019/cm3以下，最好為5×1018/cm3以下。
請注意在進行脫水或排氫的加熱處理之後，最好在氧化氣圍中又進行加熱處理。當在氧化氣圍中進行加熱處理時，脫水或排氫之加熱處理中的氧化物半導體膜709中造成的氧空缺可被氧填滿。由於可因此將氧供應給氧化物半導體膜709，因此氧化氣圍中的加熱處理亦可稱為氧供應。例如以高於或等於100℃且低於350℃的溫度，最好是高於或等於150℃且低於250℃的溫度來進行氧供應。請注意最好連續進行脫水或排氫之加熱處理和氧化氣圍中的 加熱處理。當連續進行脫水或排氫之加熱處理和氧化氣圍中的加熱處理時，可提高生產率。
請注意氧化氣圍係指氧化氣體的氣圍(例如氧氣、臭氧、或氧化氮氣體)，且最好不含氫等。例如，欲引進之氧化氣體的純度是8N(99.999999%)以上，最好是9N(99.9999999%)以上。氧化氣圍(可使用混有惰性氣體的氧化氣體)包含濃度至少為10ppm以上的氧化氣體。
請注意氧化物半導體層可以是非晶或結晶的。可使用c軸對準結晶的氧化物半導體(CAAC-OS)膜作為結晶氧化物半導體膜。
從更廣義來理解，「CAAC-OS膜」是指非單晶材料，其包括在從垂直於ab平面的方向看時具有三角形狀、六角形狀、正三角形狀或正六角形狀的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相。
雖然CAAC-OS膜不是單晶膜，但這並不表示只由非晶成分組成CAAC-OS膜。雖然CAAC-OS膜包括晶化部分(結晶部分)或晶化區(結晶區)，但在一些情況下一個結晶部分與另一結晶部分或一個結晶區與另一結晶區的邊界是不明顯的。
請注意可以氮取代部分包含在CAAC-OS膜中的氧。包括在CAAC-OS膜中的各結晶部分之c軸可朝向一個方向(例如，平行於形成CAAC-OS膜之表面的法線向量之方向或CAAC-OS膜之表面的法線向量)。
有一種材料作為上述CAAC-OS膜的例子，其形成膜狀，並從垂直於膜表面、基板表面、或膜與基板之間的介面之方向觀察時具有三角形或六角形的原子排列，並且在觀察膜的剖面時，金屬原子排列為層狀或者金屬原子和氧原子(或氮原子)排列為層狀。
這裡，將參考第21A至21E圖、第22A至22C圖、及第23A至23C圖來詳細說明CAAC-OS膜之結晶結構的實例。在第21A至21E圖、第22A至22C圖、及第23A至23C圖中，除非有其他指明，否則垂直方向相當於c軸方向且垂直於c軸方向之平面相當於a-b平面。當只說「上半部」和「下半部」時，是指ab平面上方的上半部和ab平面下方的下半部(以ab平面為邊界的上半部和下半部)。另外，在第21A至21E圖中，以圓圈圈上的O表示四配位O，而以雙重圓圈圈上的O表示三配位O。
第21A圖顯示包括一個六配位In原子和靠近In原子之六個四配位氧(以下稱為四配位O)原子的結構。包括一個金屬原子及靠近其之氧原子的結構係稱為小群組。第21A圖之結構實際上是一個八面體的結構，但為了簡單而顯示成平面結構。請注意三個四配位O原子各存在於第21A圖中的上半部和下半部。在第21A圖所示之小群組中，電荷是0。
第21B圖顯示包括一個五配位Ga原子、靠近Ga原子之三個三配位氧(以下稱為三配位O)原子、和靠近Ga原子之兩個四配位O原子的結構。所有的三配位O原子 都存在於ab平面上。一個四配位O原子各存在於第21B圖中的上半部和下半部。因為In原子可具有五個配位，所以In原子也能具有第21B圖所示的結構。在第21B圖所示之小群組中，電荷是0。
第21C圖顯示包括一個四配位Zn原子和靠近Zn原子之四個四配位O原子的結構。第21C圖中的上半部具有一個四配位O原子，並且在下半部具有三個四配位O原子。或者，第21C圖中的上半部可具有三個四配位O原子，並且在下半部可具有一個四配位O原子。在第21C圖所示之小群組中，電荷是0。
第21D圖顯示包括一個六配位Sn原子和靠近Sn原子之六個四配位O原子的結構。在第21D圖中，三個四配位O原子各存在於上半部和下半部。在第21D圖所示之小群組中，電荷是+1。
第21E圖顯示包括兩個Zn原子的小群組。第21E圖的上半部和下半部各具有一個四配位O原子。在第21E圖所示之小群組中，電荷是-1。
這裡，複數個小群組構成一個中群組，且複數個中群組構成一個大群組(也稱為單位格)。
現在，將說明小群組之間接合的規則。第21A圖中的六配位In原子之上半部的三個O原子在向下方向上各具有三個靠近的In原子，且在下半部的三個O原子在向上方向上各具有三個靠近的In原子。第21B圖中的五配位Ga原子之上半部的一個O原子在向下方向上具有一個靠 近的Ga原子，且在下半部的一個O原子在向上方向上具有一個靠近的Ga原子。第21C圖中的四配位Zn原子之上半部的一個O原子在向下方向上具有一個靠近的Zn原子，且在下半部的三個O原子在向上方向上各具有三個靠近的Zn原子。以此方式，在金屬原子上方的四配位O原子的數量等於靠近並在各四配位O原子下方之金屬原子的數量。同樣地，在金屬原子下方的四配位O原子的數量等於靠近並在各四配位O原子上方之金屬原子的數量。由於四配位O原子的配位數量是4，因此靠近並在O原子下方之金屬原子數量與靠近並在O原子上方之金屬原子數量之總和為4。藉此，當在一個金屬原子上方之四配位O原子數量與在另一金屬原子下方之四配位O原子數量之總和為4時，可接合兩種包括金屬原子的小群組。例如，在六配位金屬(In或Sn)原子透過下半部的三個四配位O原子接合之情形下，會接合五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
配位數為4、5或6的金屬原子係透過在c軸方向上的四配位O原子來接合另一個金屬原子。除了上述之外，可以不同的方式藉由結合複數個小群組來構成中群組，以使疊層結構的總電荷是0。
第22A圖顯示包括在In-Sn-Zn-O基材料之疊層結構中的中群組之模型。第22B圖顯示包括三個中群組的大群組。請注意第22C圖顯示在從c軸方向觀看第22B圖之疊層結構之情形下的原子排列。
在第22A圖中，為了簡單明瞭，省略了三配位O原子，並以圓圈顯示四配位O原子；圓圈中的數字顯示四配位O原子的數量。例如，以圈起來的3代表Sn原子之上半部和下半部各具有三個四配位O原子。同樣地，在第22A圖中，以圈起來的1代表In原子之上半部和下半部各具有一個四配位O原子。第22A圖也顯示在下半部靠近一個四配位O原子並在上半部靠近三個四配位O原子的Zn原子、以及在上半部靠近一個四配位O原子並在下半部靠近三個四配位O原子的Zn原子。
在包括在第22A圖之In-Sn-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的Sn原子會接合在上半部與下半部各靠近一個四配位O原子的In原子，In原子會接合在上半部靠近三個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子，In原子會接合包括兩個Zn原子並在上半部靠近一個四配位O原子的小群組，且小群組會透過小群組之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的Sn原子。接合複數個上述之中群組，便構成了大群組。
這裡，三配位O原子之鍵結的電荷和四配位O原子之鍵結的電荷可分別假設成-0.667和-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷 、及(五配位或六配位)Sn原子的電荷分別是+3、+2、 及+4。因此，在包括Sn原子之小群組的電荷是+1。所以，需要-1的電荷(與+1相消)來形成包括Sn原子的疊層結構。可舉出如第21E圖所示之包括兩個Zn原子的小群組來作為具有-1之電荷的結構。例如，透過一個包括兩個Zn原子的小群組，能消去一個包括Sn原子之小群組的電荷，而能使疊層結構的總電荷為0。
具體來說，當重複第22B圖所示的大群組時，可得到In-Sn-Zn-O基結晶(In2SnZn3O8)。請注意所得到之In-Sn-Zn-O基結晶的疊層結構可表示成In2SnZn2O7(ZnO)m(m是0或自然數)之組成式。
上述規則也適用於下列氧化物：如In-Sn-Ga-Zn基氧化物的四成分金屬氧化物；如In-Ga-Zn基氧化物(也稱為IGZO)、In-Al-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物、和In-Lu-Zn基氧化物的三成分金屬氧化物；如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物，和In-Ga基氧化物的兩成分金屬氧化物；等等。
第23A圖顯示包括在In-Ga-Zn-O基材料之疊層結構中的中群組之模型作為實例。
在包括在第23A圖之In-Ga-Zn-O基材料之疊層結構中的中群組中，從頂端開始按照順序，在上半部與下半部各靠近三個四配位O原子的In原子會接合在上半部靠近一個四配位O原子的Zn原子，Zn原子會透過Zn原子之下半部的三個四配位O原子來接合在上半部與下半部各靠近一個四配位O原子的Ga原子，及Ga原子會透過Ga原子之下半部的一個四配位O原子來接合在上半部與下半部各靠近三個四配位O原子的In原子。接合複數個上述之中群組，便構成了大群組。
第23B圖顯示包括三個中群組的大群組。請注意第23C圖顯示在從c軸方向觀看第23B圖之疊層結構之情形下的原子排列。
這裡，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別是+3、+2、及+3，因此，包括In原子、Zn原子及Ga原子之任一者之小群組的電荷為0。所以，結合了這類小群組之中群組的總電荷永遠是0。
為了形成In-Ga-Zn-O基材料的疊層結構，不只可使用第23A圖所示之中群組也可使用不同於第23A圖之In原子、Ga原子及Zn原子排列的中群組來構成大群組。
在CAAC-OS膜中，相較於非晶氧化物半導體膜，金屬原子和氧原子係以整齊有序的方式結合。那就是說，在 氧化物半導體膜是非晶的情況下，圍繞金屬原子的氧原子之配位數量可在各種金屬原子之間改變，但在CAAC-OS膜中，圍繞金屬原子的氧原子之配位數量幾乎都相同。因此，能減少氧的微小缺陷並能降低由於氫原子(包括氫離子)或鹼金屬原子的接合與脫離所造成的不穩定性及電荷移動。
CAAC-OS膜甚至可使用極薄的氧化物半導體膜來形成(例如，具有5nm的厚度)。即便製造出具有短的L長度(例如，L長度為30nm)之電晶體，但形成這種具有上述厚度之CAAC-OS膜仍使氧化物半導體能具有高可靠度。
再者，當形成了CAAC-OS膜時，最好提高基底膜(這裡指絕緣膜708)的表面之平坦度。表面之平坦性最好為在原子能階下(亦稱為原子層平坦度(ALF))壓平的絕緣膜之平坦度；例如，絕緣膜708之平均表面粗糙度(Ra)是0.3nm以下，最好是0.1nm以下，更好是0.07nm以下。絕緣膜708表面的良好平坦性能增加CAAC-OS膜的結晶性。
經過上述過程，能形成氧化物半導體膜709。
接著，如第11A圖所示，形成與閘極704和氧化物半導體膜709接觸的導電膜710，以及與氧化物半導體膜709接觸的導電膜711。導電膜710與711係當作源極與汲極。
具體來說，導電膜710與711能以藉由濺射法或真空 蒸氣沉積法來形成導電膜並接著將導電膜處理(圖案化及蝕刻)成預定形狀以覆蓋閘極704、絕緣膜707、絕緣膜708、及氧化物半導體膜709的方式來形成。
可使用下列任何材料來作為形成導電膜710與711的導電膜：從鋁、鉻、銅、鉭、鈦、鉬、和鎢中選出的元素；含有任何這些元素的合金；含有上述元素組合的合金膜等。替代地，可使用在鋁或銅之金屬膜上方或下方設置如鉻、鉭、鈦、鉬、或鎢之耐火金屬的膜的結構。鋁或銅最好與耐火金屬材料結合，以避免耐熱性及腐蝕的問題。可使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等作為耐火金屬材料。
再者，用來形成導電膜710與711的導電膜可具有單層結構或兩個或更多層的疊層結構。例如，可舉出含矽的鋁膜之單層結構、鈦膜疊在鋁膜上的兩層結構、及依鈦膜、鋁膜、與鈦膜的順序所堆疊之三層結構等等。Cu-Mg-Al合金、Mo-Ti合金、Ti及Mo能高度附著於氧化膜。因此，當對導電膜710與711使用疊層結構時，即在下層使用含Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜以及在上層使用含Cu的導電膜，便可增加為氧化膜之絕緣膜以及導電膜710與711之間的附著。
在加熱處理係進行在形成導電膜之後的情況下，導電膜最好具有夠高的耐熱性以禁得起加熱處理。
請注意會適當地調整各材料及蝕刻條件，以致在蝕刻導電膜期間盡可能地不移除氧化物半導體膜709。依據蝕 刻條件，可部分地蝕刻氧化物半導體膜709的暴露部分，因此在一些情況中會形成溝槽(凹下部)。
在本實施例中，係使用鈦膜作為導電膜。於是，可利用含氨和過氧化氫水之溶液(過氧氫氨混合物)來選擇性地對導電膜進行濕式蝕刻。具體來說，係使用以5：2：2的容積比來混合31wt%的過氧化氫水、28wt%的氨水及水之溶液。替代地，可藉由使用含氯(Cl2)、氯化硼(BCl3)之類的氣體在導電膜上進行乾式蝕刻。
為了減少光遮罩的數目和光致微影步驟中的步驟，可藉由使用多色調遮罩所形成之抗蝕遮罩來執行蝕刻步驟，光經由多色調遮罩傳送以便具有複數個強度。多色調遮罩所形成之抗蝕遮罩具有複數個厚度，並可進一步藉由蝕刻改變形狀；因此，可在複數個蝕刻步驟中使用抗蝕遮罩，以將膜處理成不同圖案。因此，可藉由一個多色調遮罩來形成對應於兩種或更多不同圖案的抗蝕遮罩。如此，可減少曝光遮罩的數目，且亦可減少對應光致微影步驟的數目，藉此能實現製程的簡化。
再者，當作源極區與汲極區的氧化物半導體膜可置於氧化物半導體膜709以及當作源極與汲極的導電膜710與711之間。氧化物半導體膜的材料最好包含氧化鋅作為成分且最好不含氧化銦。關於上述氧化物導電膜，可使用氧化鋅、鋁酸鋅、氧氮化鋁鋅、氧化鋅鎵或之類。
例如，在形成氧化物導電膜的情況下，可同時進行用來形成氧化物導電膜的圖案化及用來形成導電膜710與 711的圖案化。
當設置當作源極區與汲極區的氧化物導電膜時，能降低氧化物半導體膜709以及導電膜710與711之間的阻抗，如此電晶體能在高速下運作。
接著，使用諸如N2O、N2、或Ar的氣體來執行電漿處理。藉由此電漿處理，去除黏附於氧化物半導體膜709之露出表面的水或之類。替代地，可使用氧和氬的混合氣體來執行電漿處理。
在電漿處理之後，如第11B圖所示，形成閘絕緣膜712以覆蓋絕緣膜708、氧化物半導體膜709、以及導電膜710與711。接著，在閘絕緣膜712上與氧化物半導體膜709重疊的位置上形成閘極713，且在閘絕緣膜712上與導電膜710重疊的位置上形成導電膜714。
閘絕緣膜712可使用與閘絕緣膜703類似之材料及疊層結構來形成。請注意閘絕緣膜712最好包括盡可能少量如水和氫的雜質，且可使用單層絕緣膜或疊了複數個的絕緣膜構成。當閘絕緣膜712中含有氫時，氫會進入氧化物半導體膜709或氧化物半導體膜709中的氧會被氫排出，以致氧化物半導體膜709具有低阻抗(n型導電性)；因此，可能會形成寄生通道。於是，為了形成含有盡可能少的氫之閘絕緣膜712，採用未使用氫之膜形成法是重要的。最好對閘絕緣膜712使用具有高障壁特性的材料。
例如，可使用氮化矽膜、氧氮化矽膜、氮化鋁膜、氧氮化鋁膜等等作為具有高障壁特性的絕緣膜。當使用堆疊 的複數個絕緣膜時，便形成諸如氧化矽膜或氮氧化矽膜之具有低氮比例的絕緣膜，使得氧化物半導體膜709比具有高障壁特性的絕緣膜更接近具有低氮比例的絕緣膜。然後，形成具有高障壁特性之絕緣膜以便與導電膜710和711及氧化物半導體膜709重疊，其中具有低比例氮的絕緣膜會夾於其間。藉由使用具有高障壁特性之絕緣膜時，可防止諸如水或氫之雜質進入氧化物半導體膜709、閘絕緣膜712、或氧化物半導體膜709和另一絕緣膜之間的介面及其附近。此外，形成與氧化物半導體膜709接觸之如氧化矽膜或氧氮化矽膜之具有低比例氮的絕緣膜能防止使用具有高障壁特性之材料形成的絕緣膜與氧化物半導體膜709接觸。
在本實施例中，形成具有藉由濺射法形成之100 nm厚的氮化矽膜堆疊在藉由濺射法形成之200 nm厚的氧化矽膜之上的結構的閘絕緣膜712。膜形成期間的基板溫度範圍可高於或等於室溫且低於或等於300℃，而在本實施例中，膜形成期間的基板溫度為100℃。
在形成閘絕緣膜712之後，可進行加熱處理。加熱處理最好是以高於或等於200℃且低於或等於400℃，例如高於或等於250℃且低於或等於350℃，在氮氣圍、超乾空氣、或稀有氣體(例如，氬、氦)氣圍中進行。氣體中的水含量最好是20ppm以下，更好是1ppm以下，又更好是10ppb以下。
在本實施例中，例如，係在氮氣圍中以250℃來進行 一小時加熱處理。替代地，以類似於先前在氧化物半導體膜上進行的加熱處理之方法，可在形成導電膜710與711之前進行在高溫下短時間的RTA處理，以減少水或氫。甚至當由於先前在氧化物半導體膜709上所執行的加熱處理而在氧化物半導體膜709中產生氧空缺時，藉由在提供含氧的閘絕緣膜721之後執行加熱處理，仍可從閘絕緣膜712供應氧到氧化物半導體膜709。藉由供應氧到氧化物半導體膜709，可在氧化物半導體膜709中降低氧空缺，並可滿足化學計量比。氧化物半導體膜709中之氧的比例最好高於化學計量組成中的比例。
結果，可使氧化物半導體膜709成為實質上i型(本質)，且可降低由於氧空缺所導致之電晶體的電特性變化；由此，電晶體的截止電流會是極低的。並不特別限制此加熱處理的時序，只要在形成閘絕緣膜712之後即可。當此加熱處理作為如用來形成樹脂膜之加熱處理的另一步驟時，不須增加步驟數，就可使氧化物半導體膜709成為實質上i型。
另一選擇是，可藉由離子植入法、離子摻雜法等等將氧添加到氧化物半導體膜709。例如，可將以2.45GHz微波之電漿製造的氧加入氧化物半導體膜709中。
閘極713與導電膜714能以在閘絕緣膜712上形成導電膜並接著將其圖案化的方式來形成。閘極713與導電膜714可使用與閘極704以及導電膜710與711類似的材料形成。
閘極713與導電膜714的厚度各是10 nm到400 nm，最好是100 nm到200 nm。在本實施例中，在藉由使用鎢靶材的濺射法來形成厚度為150nm的導電膜之後，將導電膜處理(圖案化及蝕刻)成所欲之形狀，如此形成閘極713與導電膜714。請注意藉由噴墨法可形成抗蝕遮罩。藉由噴墨法來形成抗蝕遮罩不需要光遮罩；因此，能降低製造成本。
經過上述步驟，形成第一電晶體112。
請注意以閘絕緣膜712置於之間的導電膜710與導電膜714之彼此重疊的部分相當於電容器114。
雖然係以單閘極電晶體來說明第一電晶體112，但當必要包括複數個閘極時，可形成包括複數個通道形成區的多閘極電晶體。
請注意與氧化物半導體膜709接觸的絕緣膜(在本實施例中，對應於絕緣膜708和閘絕緣膜712)可使用包含第13族元素的絕緣材料及氧來形成。許多氧化物半導體材料含有第13族元素、且含有第13族元素的絕緣材料都與氧化物半導體運作良好。藉由將上述之含有第13族元素的絕緣材料用於與氧化物半導體膜接觸的絕緣膜，與氧化物半導體膜的介面便能維持良好的狀態。
含有第13族元素的絕緣材料係指含有一或更多第13族元素的絕緣材料。例如舉出氧化鎵、氧化鋁、氧化鎵鋁、氧化鋁鎵等作為含有第13族元素的絕緣材料。這裡，氧化鎵鋁係指在原子百分比中鋁含量高於鎵含量的材料， 而氧化鋁鎵係指在原子百分比中鎵含量高於或等於鋁含量的材料。
例如，在形成絕緣膜與包括鎵的氧化物半導體膜接觸的情況下，可對絕緣膜使用包括氧化鎵的材料，以能在氧化物半導體膜與絕緣膜之間的介面上維持良好的特性。例如，當氧化物半導體膜與內含氧化鎵的絕緣膜係設置成彼此接觸時，能減少氫在氧化物半導體膜與絕緣膜之間的介面上堆積。請注意在絕緣膜中使用與氧化物半導體之組成元素相同群組之元素的情況下，能得到類似的效果。例如，藉由使用內含氧化鋁的材料，能有效地形成絕緣膜。請注意氧化鋁不能透水；因此，最好是使用包括氧化鋁的材料以防止水進入氧化物半導體膜中。
藉由氧氣圍中的加熱處理或氧摻雜，與氧化物半導體膜709接觸的絕緣膜最好包含比化學計量成分中的氧更高比例的氧。「氧摻雜」意指添加氧到塊內。請注意使用「塊」之術語是為了明確表示氧不僅添加到薄膜的表面而且亦添加到薄膜的內部。另外，「氧摻雜」包括將電漿化的氧添加到塊中的「氧電漿摻雜」。可利用離子植入法或離子摻雜法來執行氧摻雜。
例如，在使用氧化鎵形成與氧化物半導體膜709接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或氧摻雜，氧化鎵的組成可設為Ga2Ox(x=3+α，0<α<1)。
在使用氧化鋁形成與氧化物半導體膜709接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或氧摻雜，氧化鋁 的組成可設為Al2Ox(x=3+α，0<α<1)。
在使用氧化鋁鎵(氧化鎵鋁)形成與氧化物半導體膜709接觸的絕緣膜之情況下，藉由氧氣圍中的加熱處理或氧摻雜，氧化鋁鎵(氧化鎵鋁)的組成可設為GaxAl2-xO3+α(0<x<2，0<α<1)。
藉由氧摻雜，可形成包括氧的比例高於化學計量組成中之比例的區域之絕緣膜。當包括上述區域之絕緣膜與氧化物半導體膜相接觸時，便將絕緣膜中過量的氧供應到氧化物半導體膜，並減少氧化物半導體膜或氧化物半導體膜和絕緣膜之間的介面中的氧空缺。如此，可使氧化物半導體膜成為i型或實質上i型。
請注意包括氧的比例高於化學計量組成中之比例的區域之絕緣膜可施用於位於氧化物半導體膜709的上側上之絕緣膜或者位在與氧化物半導體膜709相接觸之絕緣膜之氧化物半導體膜709的下側上之絕緣膜；不過，最好將上述絕緣膜施用於與氧化物半導體膜709相接觸的兩個絕緣膜上。可以氧化物半導體膜709夾置在各包括氧的比例高於化學計量組成的比例之區域的絕緣膜(其係作為與氧化物半導體膜709相接觸並且位在氧化物半導體膜709的上側和下側上之絕緣膜)之間的結構來加強上述效果。
在氧化物半導體膜709上側或下側的絕緣膜可包括相同的組成元素或不同的組成元素。例如，在上側和下側的絕緣膜可兩者都使用組成為Ga2Ox(x=3+α，0<α<1)的氧化鎵來構成。替代地，在上側和下側的絕緣膜之一者可 使用組成為Ga2Ox(x=3+α，0<α<1)的氧化鎵來構成，而在上側和下側的絕緣膜之另一者可使用組成為Al2Ox(x=3+α，0<α<1)的氧化鋁來構成。更替代地，在上側和下側的絕緣膜之一者可使用組成為SiOx(x=2+α，0<α<1)的氧化矽來構成，而在上側和下側的絕緣膜之另一者可使用組成為Al2Ox(x=3+α，0<α<1)的氧化鋁來構成。
可藉由堆疊各包括氧的比例高於化學計量組成的比例之區域的絕緣膜來形成與氧化物半導體膜709接觸的絕緣膜。例如，在氧化物半導體膜709上側的絕緣膜可形成如下：形成組成為Ga2Ox(x=3+α，0<α<1)的氧化鎵並在其上形成組成為GaxAl2-xO3+α(0<x<2，0<α<1)的氧化鋁鎵(或氧化鋁鎵)。需注意的是，在氧化物半導體膜709的下側上之絕緣膜可藉由堆疊各包括氧的比例高於化學計量組成中之比例的區域之絕緣膜來形成。另外，在氧化物半導體膜709的上側和下側上之兩個絕緣膜可藉由堆疊各包括氧的比例高於化學計量組成中之比例的區域之絕緣膜來形成。
接著，如第11C圖所示，形成絕緣膜715以覆蓋閘絕緣膜712、閘極713、及導電膜714。絕緣膜715可藉由濺射法、PE-CVD法之類的方法形成。絕緣膜715可使用包括如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁的無機絕緣材料之材料來組成。請注意最好對絕緣膜715使用具有低介電常數的材料或具有低介電常數的結構 (例如，多孔結構)。這是因為當降低絕緣膜715的介電常數時，能降低產生於佈線或電極之間的寄生電容，而造成更高速的運作。請注意雖然在本實施例中，絕緣膜715具有單層結構，但本發明之一實施例並不受限於此結構。絕緣膜715可具有兩個或更多層的疊層結構。
經過上述步驟，能製造記憶體電路中使用的電晶體。請注意在本實施例所述之製造方法中，作為源極與汲極的導電膜710與711係在形成氧化物半導體膜709之後形成。然而，在第一電晶體112中，作為源極與汲極的導電膜可形成在氧化物半導體膜709下方，亦即，在氧化物半導體膜709以及絕緣膜708之間。
第12圖係繪示當作為源極與汲極的導電膜710與711置於氧化物半導體膜709以及絕緣膜708之間時的第一電晶體112、電容器114、及第二電晶體116之剖面圖。第12圖所示之第一電晶體112能以在形成絕緣膜708之後形成導電膜710與711，並接著形成氧化物半導體膜709的方式來得到。
非揮發性記憶體電路可使用這種以氧化物半導體形成的電晶體來形成。例如可舉出非揮發性隨機存取記憶體作為包括非揮發性記憶體電路的半導體裝置。
磁性隧道接合元件(MTJ)係為非揮發性隨機存取記憶體。當設置在絕緣膜上方和下方的膜中的自旋方向是平行時，MTJ元件便在低阻抗狀態下儲存資料，而當自旋方向不是平行時，便在高阻抗狀態下儲存資料。因此，MTJ 元件之原理完全與在本實施例中使用氧化物半導體形成的記憶體電路之原理不同。表格1顯示MTJ元件與根據本實施例之記憶體電路之間的比較。
MTJ元件的不利之處在於當因為使用磁性材料而使溫度為居里溫度或更高時，會失去磁性。此外，由於採用電流驅動，故MTJ元件會與矽雙極裝置相容。然而，矽雙極裝置不適用於高度整合。再者，MTJ元件的問題在於，僅管MTJ元件在資料寫入期間耗費極少的電流量，但功率耗 損仍會隨著記憶體容量的增加而增加。
原則上，MTJ元件對於磁場具有低阻抗，以致於當MTJ元件暴露於高磁場時，很可能改變自旋方向。另外，由於將用於MTJ元件的磁體奈米化，因此必須控制磁波動。
另外，對MTJ元件使用稀土元素；於是，在形成矽半導體的過程中需要特別關注整合形成MTJ元件的過程以避免重金屬汙染。另外，MTJ元件每位元的材料成本是昂貴的。
另一方面，在本實施例中使用氧化物半導體形成的電晶體具有類似於矽MOSFET的元件結構及操作原理，除了通道的半導體材料為金屬氧化物以外。再者，使用氧化物半導體形成的電晶體不會受到磁場的影響，且不會造成軟性誤差。這顯示出電晶體與矽積體電路係高度相容的。
本實施例能適當地結合任何其他實施例來實作。
(實施例7)
將參考第13A至13D圖來說明一種使用氧化物半導體膜(具有不同於實施例6之結構)的電晶體。
第13A圖所示之電晶體801包括在絕緣膜802上形成且充當主動層的氧化物半導體膜803；在氧化物半導體膜803上形成的源極804與汲極805；在氧化物半導體膜803、源極804、與汲極805上形成的閘絕緣膜806；以及設置在閘絕緣膜806上方之與氧化物半導體膜803重疊位置 中的閘極807。
第13A圖所示之電晶體801係為頂部閘極電晶體，其中閘極807係形成在氧化物半導體膜803上，且亦係為頂部接觸電晶體，其中源極804與汲極805係形成在氧化物半導體膜803上。在電晶體801中，源極804與汲極805不與閘極807重疊。亦即，源極804與閘極807之間的距離以及汲極805與閘極807之間的距離各大於閘絕緣膜806的厚度。因此，在源極804與閘極807之間以及在汲極805與閘極807之間的寄生電容會很小，因而在電晶體801中能達到高速運作。
氧化物半導體膜803包括一對高濃度區域808，其可藉由在形成閘極807之後，將給予n型導電性的摻雜物加入氧化物半導體膜803來得到。此外，在氧化物半導體膜803中，與閘極807重疊的區域係為通道形成區809，其中有閘絕緣膜806置於閘極807與通道形成區809之間。在氧化物半導體膜803中，通道形成區809係設置在成對高濃度區域808之間。可藉由離子植入法來添加用於形成高濃度區域808的摻雜物。可使用氮、磷、硼等作為摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域808中的氮原子濃度最好是高於或等於5×1019/cm3且低於或等於1×1022/cm3。
添加給予n型導電性之摻雜物之高濃度區域808的導電性會比氧化物半導體膜803中的其他區域之導電性高。 因此，在氧化物半導體膜803中設置高濃度區域808，藉此能降低源極804與汲極805之間的阻抗。
當對氧化物半導體膜803使用In-Ga-Zn基氧化物半導體時，會在添加氮之後，以在高於或等於300℃且低於或等於600℃之範圍內的溫度進行一小時的加熱處理，以致於高濃度區域808中的氧化物半導體具有纖鋅礦晶體結構。當高濃度區域808中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域808的導電性且能更減少源極804與汲極805之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極804與汲極805之間的阻抗，當使用氮作為摻雜物時，高濃度區域808中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7atoms%。然而，即便氮原子濃度低於上述範圍，在一些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
再者，氧化物半導體膜803可以是CAAC-OS膜。當氧化物半導體膜803是CAAC-OS膜時，氧化物半導體膜803的導電性會比非晶半導體膜的導電性高；因此，能減少源極804與汲極805之間的阻抗。
即使縮小電晶體801，減少源極804與汲極805之間的阻抗仍確保高導通電流及高速運作。此外，縮小電晶體801使得可能減少包括電晶體之記憶體電路所佔用的面積，並增加記憶體電路每單位面積的記憶體容量。
第13B圖所示之電晶體811包括在絕緣膜812上形成 的源極814與汲極815；在源極814與汲極815上形成並作為主動層的氧化物半導體膜813；在氧化物半導體膜813、源極814、與汲極815上的閘絕緣膜816；以及在閘絕緣膜816上並與氧化物半導體膜813重疊位置中的閘極817。
第13B圖所示之電晶體811係為頂部閘極電晶體，其中閘極817係形成在氧化物半導體膜813上，且亦係為底部接觸電晶體，其中源極814與汲極815會形成在氧化物半導體膜813下。如同在電晶體801中，在電晶體811中的源極814與汲極815不與閘極817重疊。因此，能降低在源極814與閘極817之間的寄生電容以及在汲極815與閘極817之間的寄生電容，並能達到高速運作。
另外，氧化物半導體膜813包括一對高濃度區域818，其可藉由在形成閘極817之後，將給予n型導電性的摻雜物加入氧化物半導體膜813來得到。此外，在氧化物半導體膜813中，與閘極817重疊的區域係為通道形成區819，其中有閘絕緣膜816置於閘極817與通道形成區819之間。在氧化物半導體膜813中，通道形成區819係設置在成對高濃度區域818之間。
可以類似於包括在電晶體801中的高濃度區域808之情況的方式，藉由離子植入法來形成高濃度區域818。高濃度區域808的例子可為一種用來形成高濃度區域818的摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域818中的 氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3。
添加給予n型導電性之摻雜物之高濃度區域818的導電性會比氧化物半導體膜813中的其他區域之導電性高。因此，在氧化物半導體膜813中設置高濃度區域818，藉此能降低源極814與汲極815之間的阻抗。
當對氧化物半導體膜813使用In-Ga-Zn基氧化物半導體時，會在添加氮之後，以約在高於或等於300℃且低於或等於600℃之範圍內的溫度進行加熱處理，以致於高濃度區域818中的氧化物半導體具有纖鋅礦晶體結構。當高濃度區域818中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域818的導電性且能更減少源極814與汲極815之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極814與汲極815之間的阻抗，當使用氮作為摻雜物時，高濃度區域818中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7atoms%。然而，即便氮原子濃度低於上述範圍，在一些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
再者，氧化物半導體膜813可以是CAAC-OS膜。當氧化物半導體膜813是CAAC-OS膜時，氧化物半導體膜813的導電性會比非晶半導體膜的導電性高；因此，能減少源極814與汲極815之間的阻抗。
即使縮小電晶體811，減少源極814與汲極815之間的阻抗仍確保高導通電流及高速運作。此外，縮小電晶體 811使得可能減少包括電晶體之記憶體電路所佔用的面積，並增加記憶體電路每單位面積的記憶體容量。
第13C圖所示之電晶體821包括在絕緣膜822上形成並作為主動層的氧化物半導體膜823；在氧化物半導體膜823上形成的源極824與汲極825；在氧化物半導體膜823、源極824、與汲極825上的閘絕緣膜826；以及設置在閘絕緣膜826上之與氧化物半導體膜823重疊位置中的閘極827。電晶體821又包括側壁830，其置於閘極827的側面上並使用絕緣膜來形成。
第13C圖所示之電晶體821係為頂部閘極電晶體，其中閘極827會形成在氧化物半導體膜823上，且也係為頂部接觸電晶體，其中源極824與汲極825會形成在氧化物半導體膜823上。如同在電晶體801中，在電晶體821中的源極824與汲極825不與閘極827重疊；因此，能降低在源極824與閘極827之間以及在汲極825與閘極827之間的寄生電容，並能達到高速運作。
又，氧化物半導體膜823包括一對高濃度區域828及一對低濃度區域829，其可藉由在形成閘極827之後，將給予n型導電性的摻雜物加入氧化物半導體膜823來得到。此外，在氧化物半導體膜823中，與閘極827重疊的區域係為通道形成區831，其中有閘絕緣膜826置於閘極827與通道形成區831之間。在氧化物半導體膜823中，成對低濃度區域829係設置在成對高濃度區域828之間，且通道形成區831係設置在成對低濃度區域829之間。成 對低濃度區域829係置於氧化物半導體膜823之與側壁830重疊的區域中，其中有閘絕緣膜826置於低濃度區域829與側壁830之間。
如同包括在電晶體801中的高濃度區域808之情況，高濃度區域828與低濃度區域829能藉由離子植入法來形成。高濃度區域808的例子可為一種用來形成高濃度區域828的摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域828中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1×1022/cm3。又，例如，當使用氮作為摻雜物時，低濃度區域829中的氮原子濃度最好高於或等於5×1018/cm3且低於5×1019/cm3。
添加給予n型導電性之摻雜物之高濃度區域828的導電性會比氧化物半導體膜823中的其他區域之導電性高。因此，在氧化物半導體膜823中設置高濃度區域828，藉此能降低源極824與汲極825之間的阻抗。另外，低濃度區域829係設置在通道形成區831與高濃度區域828之間，以致能減少由於短通道效應而造成的臨界電壓往負向偏移。
當對氧化物半導體膜823使用In-Ga-Zn基氧化物半導體時，會在添加氮之後，以300℃至600℃之範圍內的溫度進行一小時加熱處理，以致於高濃度區域828中的氧化物半導體具有纖鋅礦晶體結構。又，低濃度區域829可取決於氮濃度而具有由於加熱處理而產生的纖鋅礦晶體結 構。當高濃度區域828中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域828的導電性且能更減少源極824與汲極825之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極824與汲極825之間的阻抗，當使用氮作為摻雜物時，高濃度區域828中的氮原子濃度範圍最好高於或等於1×1020/cm3且低於或等於7atoms%。然而，即便氮原子濃度低於上述範圍，在一些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
再者，氧化物半導體膜823可以是CAAC-OS膜。當氧化物半導體膜823是CAAC-OS膜時，氧化物半導體膜823的導電性會比非晶半導體膜的導電性高；因此，能減少源極824與汲極825之間的阻抗。
即使縮小電晶體821，減少源極824與汲極825之間的阻抗仍確保高導通電流及高速運作。此外，縮小電晶體821使得可能減少包括電晶體之記憶體電路所佔用的面積，並增加記憶體電路每單位面積的記憶體容量。
第13D圖所示之電晶體841包括在絕緣膜842上形成的源極844與汲極845；在源極844與汲極845上形成並作為主動層的氧化物半導體膜843；在氧化物半導體膜843、源極844、與汲極845上的閘絕緣膜846；以及在閘絕緣膜846上之與氧化物半導體膜843重疊位置中的閘極847。電晶體841又包括側壁850，其置於閘極847的側面上並使用絕緣膜來形成。
第13D圖所示之電晶體841係為頂部閘極電晶體，其中閘極847會形成在氧化物半導體膜843上，且也是底部接觸電晶體，其中源極844與汲極845會形成在氧化物半導體膜843下。如同在電晶體801中，在電晶體841中的源極844與汲極845不會與閘極847重疊；因此，能降低在源極844與閘極847之間以及在汲極845與閘極847之間的寄生電容，以致能達到高速運作。
又，氧化物半導體膜843包括一對高濃度區域848及一對低濃度區域849，其可藉由在形成閘極847之後，將給予n型導電性的摻雜物加入氧化物半導體膜843來得到。此外，在氧化物半導體膜843中，與閘極847重疊的區域係為通道形成區851，其中有閘絕緣膜846置於閘極847與通道形成區851之間。在氧化物半導體膜843中，成對低濃度區域849係設置在成對高濃度區域848之間，且通道形成區851係設置在成對低濃度區域849之間。成對低濃度區域849係置於氧化物半導體膜843中並與側壁850重疊的區域中，其中有閘絕緣膜846置於低濃度區域849與側壁850之間。
如同包括在電晶體801中的高濃度區域808之情況，成對高濃度區域848與成對低濃度區域849能藉由離子植入法來形成。高濃度區域808的例子可為一種用來形成高濃度區域848的摻雜物。
例如，當使用氮作為摻雜物時，高濃度區域848中的氮原子濃度最好高於或等於5×1019/cm3且低於或等於1× 1022/cm3。又，例如，當使用氮作為摻雜物時，低濃度區域849中的氮原子濃度最好高於或等於5×1018/cm3且低於或等於5×1019/cm3。
添加給予n型導電性之摻雜物之高濃度區域848的導電性會比氧化物半導體膜843中的其他區域之導電性高。因此，在氧化物半導體膜843中包括高濃度區域848，藉此能降低源極844與汲極845之間的阻抗。另外，低濃度區域849係設置在通道形成區851與高濃度區域848之間，以致能減少由於短通道效應而造成的臨界電壓往負向偏移。
當對氧化物半導體膜843使用In-Ga-Zn基氧化物半導體時，會在添加氮之後，以約在300℃至600℃之範圍內的溫度進行加熱處理，使高濃度區域848中的氧化物半導體能夠具有纖鋅礦晶體結構。又，低濃度區域849可取決於氮濃度而具有由於加熱處理而產生的纖鋅礦晶體結構。當高濃度區域848中的氧化物半導體具有纖鋅礦晶體結構時，能更增加高濃度區域848的導電性且能更減少源極844與汲極845之間的阻抗。請注意為了藉由形成具有纖鋅礦晶體結構之氧化物半導體來有效減少源極844與汲極845之間的阻抗，當使用氮作為摻雜物時，高濃度區域848中的氮原子濃度最好高於或等於1×1020/cm3且低於或等於7atoms%。然而，即便氮原子濃度低於上述範圍，在一些情況中仍可得到具有纖鋅礦晶體結構的氧化物半導體。
再者，氧化物半導體膜843可以是CAAC-OS膜。當氧化物半導體膜843是CAAC-OS膜時，氧化物半導體膜843的導電性會比非晶半導體膜的導電性高；因此，能減少源極844與汲極845之間的阻抗。
即使縮小電晶體841，減少源極844與汲極845之間的阻抗仍確保高導通電流及高速運作。此外，縮小電晶體841使得可能減少包括電晶體之記憶體電路所佔用的面積，並增加記憶體電路每單位面積的記憶體容量。
請注意已揭露一種方法來作為其中一種透過自動對準程序來製造作為在包括氧化物半導體之電晶體中的源極區與汲極區之高濃度區域的方法，即暴露出氧化物半導體膜的表面並進行氬電漿處理，以致降低在暴露於電漿之氧化物半導體膜中之區域的阻抗(S.Jeon et al.的「180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications」，IEDM Tech.Dig.，第504-507頁，2010)。
然而，在製造方法中，在形成閘絕緣膜之後，必須部分地移除閘絕緣膜，以致於暴露出當作源極區與汲極區的部分。當部分地移除閘絕緣膜時，閘絕緣膜下方之氧化物半導體膜的部分會被過度蝕刻，使得減少作為源極區與汲極區之部分的厚度。因此，增加源極區與汲極區之阻抗，有可能發生由於過度蝕刻而造成之電晶體的特性缺陷。
為了縮小電晶體，必須採用具有高度處理準確度的乾式蝕刻法。然而，上述過度蝕刻很有可能當使用乾式蝕刻 法時發生，其中氧化物半導體膜的蝕刻率不會充分地與閘絕緣膜的蝕刻率不同。
例如，當氧化物半導體膜具有足夠的厚度時，就不產生問題，但在通道長度為200 nm以下之情況中，在充作通道形成區的氧化物半導體膜之部分的厚度必須是20 nm以下，最好是10 nm以下以防止短通道效應。當使用上述薄氧化物半導體膜時，如上所述，因為增加源極區與汲極區的阻抗且由於過度蝕刻所造成的電晶體的特性缺陷，因此過度蝕刻氧化物半導體膜是不利的。
然而，如本實施例所述，當在不露出氧化物半導體膜且留下閘絕緣膜之狀態下添加摻雜物到氧化物半導體層中時，能防止過度蝕刻氧化物半導體膜，並能降低對氧化物半導體膜之過度損害。此外，能保持氧化物半導體膜與閘絕緣膜之間的介面乾淨。藉此，能增進電晶體的特性及可靠度。
本實施例能適當地結合任何其他實施例來實作。
(實施例8)
在本實施例中，將參考第24A及24B圖、第25A至25C圖、第26A及26B圖、第27A及27B圖、第28圖、第29圖、第30圖、和第31A及31B圖來說明對通道形成區使用包括以In、Sn、和Zn為主要成分的氧化物半導體膜之電晶體及其特性。
第24A圖係電晶體的上視圖。第24B圖係沿著第24A 圖中的虛點線A-B所得到的剖面圖。
第24B圖所示之電晶體包括一基板600、一設置在基板600上的基底絕緣膜602、一設置在基底絕緣膜602上的氧化物半導體膜606、接觸氧化物半導體膜606的一對電極614、一設置在氧化物半導體膜606以及成對電極614上的閘絕緣膜608、一設置以與氧化物半導體膜606重疊的閘極610，其中有閘絕緣膜608置於閘極610與氧化物半導體膜606之間、一設置以覆蓋閘絕緣膜608和閘極610的層間絕緣膜616、穿過層間絕緣膜616中形成的開口連到成對電極614的佈線618、及一設置以覆蓋層間絕緣膜616和佈線618的保護膜620。
可使用玻璃基板作為基板600。可使用氧化矽膜作為基底絕緣膜602。可使用In-Sn-Zn-O膜作為氧化物半導體膜606。可使用鎢膜作為成對電極614。可使用氧化矽膜作為閘絕緣膜608。閘極610可具有氮化鉭膜和鎢膜的疊層結構。層間絕緣膜616可具有氧氮化矽膜和聚亞醯胺膜的疊層結構。佈線618可各具有依鈦膜、鋁膜、與鈦膜的順序所形成之疊層結構。可使用聚亞醯胺膜作為保護膜620。
請注意在具有第24A圖所示之結構的電晶體中，閘極610與成對電極614重疊的部分之寬度係稱作Lov。同樣地，成對電極614不與氧化物半導體膜606重疊的部分之寬度係稱作dW。
在本實施例中，關於通道形成區，可使用含有In、Sn 和Zn作為主要成分的氧化物半導體膜作為氧化物半導體膜606。
藉由在加熱基板期間形成氧化物半導體膜或藉由形成氧化物半導體膜之後進行加熱處理，對通道形成區使用含有In、Sn和Zn作為主要成分之氧化物半導膜的電晶體可具有良好的特性。請注意主要成分是指包含在5 at.%以上之成分中的元素。
當在刻意地加熱基板期間形成含有In、Sn和Zn作為主要成分的氧化物半導體膜時，可提高電晶體的場效移動率。另外，電晶體的臨界電壓會往正方向偏移。
這裡，以下將說明第24A及24B之電晶體的特性。
第25A至25C圖各顯示包括使用含有In、Sn和Zn作為主要成分並具有3μm之通道長度L和10μm之通道寬度W、及閘絕緣膜厚度為100nm之氧化物半導體膜的電晶體之特性。請注意Vd係設為10V。
第25A圖顯示藉由濺射法而不須刻意地加熱基板來形成含有In、Sn和Zn作為主要成分之氧化物半導體膜的電晶體之特性。電晶體之場效移動率為18.8 cm2/Vs。另一方面，當在刻意地加熱基板期間形成含有In、Sn和Zn作為主要成分之氧化物半導體膜時，可提高場效移動率。第25B圖顯示具有當以200℃加熱基板時所形成之含有In、Sn和Zn作為主要成分之氧化物半導體膜的電晶體之特性。電晶體之場效移動率為32.2 cm2/Vs。
藉由在形成含有In、Sn和Zn作為主要成分之氧化物 半導體膜之後進行加熱基板，可更提高場效移動率。第25C圖顯示具有藉由200℃的濺射法並接著受到650℃的加熱處理所形成之含有In、Sn和Zn作為主要成分之氧化物半導體膜的電晶體之特性。電晶體之場效移動率為34.5 cm2/Vs。
刻意地加熱基板預期能降低在藉由濺射法形成期間被引入到氧化物半導體膜中的水。此外，在膜形成之後進行加熱處理使氫、羥基或水分能從氧化物半導體膜中釋放而去除。以此方式，可以提高場效移動率。上述場效移動率的提高可以認為不僅是因為藉由脫水或脫氫作用而去除雜質，而且因為藉由提高密度而縮短原子間距離的緣故。能藉由從氧化物半導體膜去除雜質而使其高純度化，來結晶化氧化物半導體膜。在使用上述高純度化的非單晶氧化物半導體膜之情況下，理想上，預期會實現超過100cm2/Vs的場效移動率。
可以下列方式來結晶化含有In、Sn、Zn作為主要成分的氧化物半導體膜：注入氧離子進氧化物半導體膜中、藉由加熱處理釋放含在氧化物半導體膜中的氫、羥基或水分、以及透過加熱處理或藉由之後進行的其他加熱處理來結晶化氧化物半導體膜。藉由上述晶化處理或再晶化處理可以得到結晶性良好的非單晶氧化物半導體膜。
在膜形成期間刻意地加熱基板及/或在膜形成後進行加熱處理，不僅可以提高場效移動率，而且還有助於使電晶體常閉化。在使用包含In、Sn、Zn作為主要成分且不 刻意加熱基板形成的氧化物半導體膜作為通道形成區之氧化物半導體膜的電晶體中，臨界電壓傾向往負方向偏移。然而，當採用在刻意加熱基板期間所形成的氧化物半導體膜時，可以解決臨界電壓往負方向偏移的問題。亦即，臨界電壓偏移使得電晶體成為常閉型的；由第25A和25B圖的對比可以確認此傾向。
請注意也可藉由改變In、Sn及Zn的比例來控制臨界電壓；當In、Sn、Zn的組成比(原子比)為2：1：3時，預期電晶體會是常閉型的。另外，當將靶材的組成比(原子比)設為In：Sn：Zn=2：1：3時，可以獲得結晶性高的氧化物半導體膜。
刻意的加熱基板溫度或加熱處理溫度為150℃以上，最好是200℃以上，更好是400℃以上。當在高溫下進行膜形成或加熱處理時，電晶體能成為常閉型。
藉由在膜形成期間刻意地加熱基板及/或藉由在膜形成後進行加熱處理，可以提高對於閘極偏壓應力的穩定性。例如，當在150℃以2MV/cm的強度施加閘極偏壓達一個小時時，臨界電壓的漂移可小於±1.5V，最好小於±1.0V。
對下列兩電晶體進行BT測試：樣本1(在形成氧化物半導體膜之後不進行加熱處理)及樣本2(在形成氧化物半導體膜之後以650℃進行加熱處理)。
首先，在基板溫度為25℃且Vd為10V時測量電晶體之Vg-Id特性。請注意Vd係汲極電壓(汲極與源極間的電 位差)。接著，將基板溫度設為150℃並將Vd設成0.1V。之後，施加20V的Vg使得施加到閘絕緣膜608的電場強度為2MV/cm，並保持此條件達一小時。接著，將Vg設為0V。然後，在基板溫度為25℃且Vd為10V時測量電晶體的Vg-Id特性。此過程就稱為正BT測試。
以類似的方式，首先，在基板溫度為25℃且Vd為10V時測量電晶體之Vg-Id特性。接著，將基板溫度設為150℃並將Vd設成0.1V。之後，施加-20V的Vg使得施加到閘絕緣膜608的電場強度為-2MV/cm，並保持此條件達一小時。接著，將Vg設為0V。然後，在基板溫度為25℃且Vd為10V時測量電晶體的Vg-Id特性。此過程就稱為負BT測試。
第26A和26B圖分別顯示樣本1之正BT測試的結果以及樣本1之負BT測試的結果。第27A和27B圖分別顯示樣本2之正BT測試的結果以及樣本2之負BT測試的結果。
樣本1的因正BT測試及負BT測試而發生的臨界電壓之偏移量分別為1.80V及-0.42V。樣本2的因正BT測試及負BT測試而發生的臨界電壓之偏移量分別為0.79V及0.76V。發現到在樣本1及樣本2之每一者中，BT測試前後的臨界電壓之偏移量都很小且其可靠性都很高。
可在氧氣圍中進行加熱處理；替代地，可首先在氮或惰性氣體之氣圍中或在減壓下進行加熱處理，並接著在含氧的氣圍中進行加熱處理。在脫水或脫氫作用之後將氧供 應到氧化物半導體，藉此能進一步提高加熱處理的效果。作為在脫水或脫氫作用之後供應氧的方法，可採用以電場加速氧離子並將其注入到氧化物半導體膜中的方法。
在氧化物半導體膜中或在氧化物半導體膜與接觸氧化物半導體膜的膜之間的介面容易產生由氧空缺導致的缺陷；然而，當藉由加熱處理使氧化物半導體膜中含有過剩的氧時，可以過剩的氧填充不斷產生的氧空缺。過剩的氧是主要存在於晶格間的氧。當將過剩的氧濃度設為高於或等於1×1016/cm3且低於或等於2×1020/cm3時，能不使結晶變形而使氧化物半導體膜中含有過剩的氧。
當進行加熱處理使得至少部分的氧化物半導體膜包括結晶時，可以獲得更穩定的氧化物半導體膜。例如，當以X線衍射(XRD)分析藉由使用組成比為In：Sn：Zn=1：1：1的靶材且不刻意加熱基板的濺射法所形成的氧化物半導體膜時，會觀察到光暈圖案。藉由對所形成的氧化物半導體膜進行加熱處理，可以使其結晶化。可適當地設定加熱處理的溫度；當以650℃進行加熱處理時，例如，可在X線衍射分析中觀察到明確的衍射峰值。
實施In-Sn-Zn-O基膜的XRD分析。使用Bruker AXS公司製造的X線衍射D8 ADVANCE來實施XRD分析，並以平面外法來進行測量。
準備樣本A及樣本B並對其進行XRD分析。以下將說明樣本A及樣本B的形成方法。
在完成了脫氫處理的石英基板上形成厚度為100nm的 In-Sn-Zn-O基膜。
在氧氣圍下使用具有100W(DC)之功率的濺射設備來形成In-Sn-Zn-O基膜。使用原子比為In：Sn：Zn=1：1：1的In-Sn-Zn-O基靶材作為靶材。請注意將膜形成時的基板加熱溫度設定為200℃。使用以此方式形成的樣本作為樣本A。
接著，對以與樣本A相同的方法製造的樣本以650℃進行加熱處理。作為加熱處理，首先在氮氣圍下進行一個小時的加熱處理，然後不降低溫度地在氧氣圍下再進行一個小時的加熱處理。使用以此方式形成的樣本作為樣本B。
第28圖顯示樣本A及樣本B的XRD波譜。在樣本A中沒有觀測到起因於結晶的峰值，但是在樣本B中當2 θ為35°附近及37°至38°時觀察到起因於結晶的峰值。
如上所述，藉由在沉積含有In、Sn和Zn作為主要成分之氧化物半導體膜期間刻意地加熱基板及/或藉由在沉積後進行加熱處理，可以提高電晶體的特性。
這些基板加熱和加熱處理具有不使膜中含有對於氧化物半導體膜來說是惡性雜質的氫和羥基的效果，或者從膜中去除氫和羥基的效果。亦即，藉由從氧化物半導體膜去除充作施體雜質的氫，能高度純度化氧化物半導體膜。再者，即便在氧化物半導體膜中產生氧空缺，仍可藉由在氧氣圍中進行加熱處理將氧供應到氧化物半導體膜及/或從基底絕緣膜供應到氧化物半導體膜。由此，電晶體可成為 常閉型的，且氧化物半導體的高純度以及供應氧能使電晶體的截止電流為1aA/μm以下。在此，截止電流的單位表示每微米通道寬度的電流值。
第29圖顯示電晶體的截止電流與測量截止電流時的基板溫度(絕對溫度)之倒數之間的關係。在第29圖中，為了方便起見，水平軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
具體來說，如第29圖所示，當基板溫度分別為125℃、85℃和室溫(27℃)時，截止電流會是1aA/μm(1×10-18A/μm)以下、100zA/μm(1×10-19A/μm)以下、和1zA/μm(1×10-21A/μm)以下。分別在125℃、85℃和室溫下的截止電流最好是0.1aA/μm(1×10-19A/μm)以下、10zA/μm(1×10-20A/μm)或更小、和0.1zA/μm(1×10-22A/μm)以下。
為了防止形成氧化物半導體膜期間氫或水分進入膜中，最好藉由充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來提高濺射氣體的純度。例如，為了防止水分被包含在膜中，最好使用露點為-70℃以下的氣體作為濺射氣體。另外，最好使用被高純度化以不含有如氫或水分之雜質的靶材。雖然可能藉由加熱處理去除含有In、Sn、Zn作為主要成分的氧化物半導體膜之膜中的水分，但因為從含有In、Sn、Zn作為主要成分的氧化物半導體膜中釋放水的溫度比從有In、Ga、Zn作為主要成分的氧化物半導體膜中釋放水的溫度高，所以最好形成原本就不含有水分的膜。
在形成氧化物半導體膜之後進行650℃的加熱處理的樣本B的電晶體中，評估基板溫度與電特性之間的關係。
具有第24A圖所示之結構的電晶體係用於測量。電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，及dW為0μm。請注意Vd係設為10V。請注意基板溫度為-40℃、-25℃、25℃、75℃、125℃及150℃。
第30圖顯示Id(實線)及場效移動率(虛線)的Vg依賴性。第31A圖顯示基板溫度與臨界電壓的關係，而第31B圖顯示基板溫度與場效移動率的關係。
根據第31A圖可知基板溫度越高臨界電壓越低。請注意臨界電壓在-40℃至150℃的範圍內從1.09V降至-0.23V。
根據第31B圖可知基板溫度越高場效移動率越低。請注意移動率在-40℃至150℃的範圍內從36cm2/Vs降至32cm2/Vs。由此，可知在上述溫度範圍內電特性的變動很小。
在對通道形成區使用包括含有In、Sn、Zn作為主要成分的氧化物半導體的電晶體中，在將截止電流保持為1aA/μm以下可得到30cm2/Vs以上，最好是40cm2/Vs以上，更好是60cm2/Vs以上的場效移動率，使得有可能達到LSI所要求的導通電流值。例如，在L/W為33nm/40nm的FET中，當閘極電壓為2.7V且汲極電壓為1.0V時，能流過12μA以上的導通電流。另外，在電晶體的運作所需要的溫度範圍內能確保足夠的電特性。當使用具有上述結 構之電晶體作為記憶體電路之電晶體時，可實現夠高的運作速度。
本實施例能適當地結合任何其他實施例來實作。
(實施例9)
在本實施例中，將舉出包括根據本發明之一實施例之記憶體電路的電子裝置以降低功率耗損的說明。尤其是在不易連續接收電力之可攜式電子裝置的例子中，加入根據本發明之一實施例之具有低功率耗損的記憶體電路作為裝置的構件時，可能實現增加連續作業時間的優點。
根據本發明的一實施例的記憶體電路可被用於顯示裝置、個人電腦、或裝有記錄媒體之影像再生裝置(代表性地，再生如數位多用途碟(DVD)之記錄媒體的內容及具有用以顯示所再生的影像之顯示器的裝置)。可裝有根據本發明的一實施例之記憶體電路的電子裝置的其他例子，包括行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊端點、電子書閱讀器、攝影機、數位靜止相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、聲頻再生裝置(例如，車用音訊系統和數位音訊播放器)、複印機、傳真機、列印機、多功能列印機、自動提款機(ATM)、自動販賣機等等。
將參考第14圖及第15圖來說明根據本發明之一實施例的記憶體電路應用在如行動電話、智慧型手機、及電子書閱讀器的可攜式電子裝置上之例子。
第14圖係一可攜式電子裝置之方塊圖。第14圖所示之可攜式電子裝置包括一RF電路901、一類比基頻電路902、一數位基頻電路903、一電池904、一電源電路905、一應用處理器906、一快閃記憶體910、一顯示控制器911、一記憶體電路912、一顯示器913、一觸控感應器919、一音頻電路917、一鍵盤918等等。顯示器913包括一顯示部914、一源極驅動器915、及一閘極驅動器916。應用處理器906包括一CPU 907、一DSP 908、及一介面(IF)909。將以上實施例所述之記憶體電路用於例如CPU 907，使能降低功率耗損。
第15圖係一電子書閱讀器之方塊圖。電子書閱讀器包括一電池1001、一電源電路1002、一微處理器1003、一快閃記憶體1004、一音頻電路1005、一鍵盤1006、一記憶體電路1007、一觸控面板1008、一顯示器1009、及一顯示控制器1010。微處理器1003包括一CPU 1011、一DSP 1012、及一介面1013。又，將以上實施例所述之記憶體電路用於例如CPU 1011，使能降低功率耗損。
本實施例能適當地結合任何其他實施例來實作。
本申請書係基於2011/5/13向日本專利局申請的日本專利申請書第2011-107831號，特此須合併參考其全部內容。
100‧‧‧記憶體電路
102‧‧‧第一記憶體電路
104‧‧‧第二記憶體電路
108‧‧‧第一開關
110‧‧‧第二開關
106‧‧‧相位反向器電路
112‧‧‧第一電晶體
114‧‧‧電容器
116‧‧‧第二電晶體
118‧‧‧第三電晶體
OS‧‧‧氧化物半導體
IN‧‧‧輸入信號
CLK‧‧‧時脈信號
Vdd‧‧‧電源電壓
CLKB‧‧‧時脈反向信號
OUT‧‧‧輸出信號
Na‧‧‧節點a
Nb‧‧‧節點b
Nc‧‧‧節點c
120‧‧‧第四電晶體
122‧‧‧第五電晶體
124‧‧‧電晶體
126‧‧‧電晶體
128‧‧‧電晶體
130‧‧‧電晶體
132‧‧‧電晶體
134‧‧‧電晶體
136‧‧‧電晶體
138‧‧‧電晶體
140‧‧‧電晶體
142‧‧‧電晶體
200‧‧‧記憶體電路
240‧‧‧相位反向器電路
242‧‧‧第一開關
246‧‧‧第二電路
244‧‧‧第一記憶體電路
248‧‧‧第二記憶體電路
202‧‧‧電晶體
204‧‧‧電晶體
206‧‧‧電晶體
208‧‧‧電晶體
210‧‧‧電晶體
212‧‧‧電晶體
214‧‧‧電晶體
216‧‧‧電晶體
218‧‧‧電晶體
220‧‧‧電晶體
222‧‧‧電晶體
224‧‧‧電晶體
226‧‧‧電晶體
228‧‧‧電晶體
230‧‧‧電晶體
232‧‧‧電晶體
234‧‧‧電晶體
236‧‧‧電晶體
150‧‧‧記憶體處理單元
151‧‧‧算術電路
152‧‧‧算術電路
153‧‧‧記憶體電路
154‧‧‧記憶體電路
155‧‧‧記憶體電路
156‧‧‧控制電路
157‧‧‧電源控制電路
9900‧‧‧基板
9901‧‧‧算術邏輯單元
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧匯流排介面
9909‧‧‧可複寫ROM
9920‧‧‧ROM介面
CLK1‧‧‧時脈信號
CLK2‧‧‧時脈信號
700‧‧‧基板
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘絕緣膜
704‧‧‧閘絕緣電極
705‧‧‧雜質區
706‧‧‧通道形成區
707‧‧‧絕緣膜
708‧‧‧絕緣膜
709‧‧‧氧化物半導體膜
710‧‧‧導電膜
711‧‧‧導電膜
712‧‧‧閘絕緣膜
713‧‧‧閘絕緣膜
714‧‧‧導電膜
715‧‧‧絕緣膜
801‧‧‧電晶體
802‧‧‧絕緣膜
803‧‧‧氧化物半導體膜
804‧‧‧源極
805‧‧‧汲極
806‧‧‧閘絕緣膜
807‧‧‧閘極
808‧‧‧高濃度區域
809‧‧‧通道形成區
811‧‧‧電晶體
812‧‧‧絕緣膜
813‧‧‧氧化物半導體膜
814‧‧‧源極
815‧‧‧汲極
816‧‧‧閘絕緣膜
817‧‧‧閘極
818‧‧‧高濃度區域
819‧‧‧通道形成區
821‧‧‧電晶體
822‧‧‧絕緣膜
823‧‧‧氧化物半導體膜
824‧‧‧源極
825‧‧‧汲極
826‧‧‧閘絕緣膜
827‧‧‧閘極
828‧‧‧高濃度區域
829‧‧‧低濃度區域
830‧‧‧側壁
831‧‧‧通道形成區
841‧‧‧電晶體
842‧‧‧絕緣膜
843‧‧‧氧化物半導體膜
844‧‧‧源極
845‧‧‧汲極
846‧‧‧閘絕緣膜
847‧‧‧閘極
848‧‧‧高濃度區域
849‧‧‧低濃度區域
850‧‧‧側壁
851‧‧‧通道形成區
901‧‧‧RF電路
902‧‧‧類比基頻電路
903‧‧‧數位基頻電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧CPU
908‧‧‧DSP
909‧‧‧介面
910‧‧‧快閃記憶體
911‧‧‧顯示控制器
912‧‧‧記憶體電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧音頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧音頻電路
1006‧‧‧鍵盤
1007‧‧‧記憶體電路
1008‧‧‧觸控面板
1009‧‧‧顯示器
1010‧‧‧顯示控制器
1001‧‧‧CPU
1012‧‧‧DSP
1013‧‧‧介面
501‧‧‧基底絕緣膜
502‧‧‧嵌入絕緣膜
503a‧‧‧半導體區
503b‧‧‧半導體區
503c‧‧‧半導體區
504‧‧‧閘絕緣膜
505‧‧‧閘極
506a‧‧‧側壁絕緣膜
506b‧‧‧側壁絕緣膜
507‧‧‧絕緣膜
508a‧‧‧源極
508b‧‧‧汲極
600‧‧‧基板
602‧‧‧基底絕緣膜
606‧‧‧氧化物半導體膜
608‧‧‧閘絕緣膜
610‧‧‧閘極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
在附圖中： 第1圖繪示一記憶體電路的配置；第2圖係顯示一記憶體電路之驅動方法的時序圖；第3圖係顯示一記憶體電路之驅動方法的時序圖；第4圖繪示一記憶體電路的配置；第5圖繪示一記憶體電路的配置；第6圖繪示一記憶體電路的配置；第7圖繪示一記憶體處理單元的配置；第8圖繪示一CPU的配置；第9A至9C圖繪示一可用於記憶體電路的電晶體之形成方法；第10A至10C圖繪示一可用於記憶體電路的電晶體之形成方法；第11A至11C圖繪示一可用於記憶體電路的電晶體之形成方法；第12圖係一可用於記憶體電路的電晶體之剖面圖；第13A至13D圖各係一可用於記憶體電路的電晶體之剖面圖；第14圖係一可攜式電子裝置的方塊圖；第15圖係一可攜式電子裝置的方塊圖；第16圖顯示由計算求得之移動率的閘極電壓依賴性；第17A至17C圖各顯示由計算求得之汲極電流和移動率的閘極電壓依賴性；第18A至18C圖各顯示由計算求得之汲極電流和移動 率的閘極電壓依賴性；第19A至19C圖各顯示由計算求得之汲極電流和移動率的閘極電壓依賴性；第20A及20B圖繪示用於計算之電晶體的剖面結構；第21A至21E圖各繪示根據本發明之一實施例之氧化物材料的結構；第22A至22C圖繪示根據本發明之一實施例之氧化物材料的結構；第23A至23C圖繪示根據本發明之一實施例之氧化物材料的結構；第24A圖係一電晶體的平面圖且第24B圖係其之剖面圖；第25A至25C圖各顯示電晶體之特性；第26A及26B圖各顯示電晶體之特性；第27A及27B圖各顯示電晶體之特性；第28圖顯示氧化物半導體膜的XRD波譜；第29圖顯示電晶體的截止電流；第30圖顯示電晶體之特性；及第31A及31B圖各顯示基板溫度與場效移動率的關係。
100‧‧‧記憶體電路
102‧‧‧第一記憶體電路
104‧‧‧第二記憶體電路
108‧‧‧第一開關
110‧‧‧第二開關
106‧‧‧相位反向器電路
112‧‧‧第一電晶體
114‧‧‧電容器
116‧‧‧第二電晶體
118‧‧‧第三電晶體
OS‧‧‧氧化物半導體
IN‧‧‧輸入信號
CLK‧‧‧時脈信號
Vdd‧‧‧電源電壓
OUT‧‧‧輸出信號
Na‧‧‧節點a
Nb‧‧‧節點b
Nc‧‧‧節點c

Claims (9)

  1. 一種記憶體電路，包含：一第一記憶體電路；一第二記憶體電路；一第一開關；一第二開關；及一電路，組態以輸出一輸入信號之反相信號，其中該第一記憶體電路包含一第一電晶體、一第二電晶體、一第三電晶體、及一電容器，其中該第一電晶體包含一氧化物半導體膜，其中該第一電晶體之源極和汲極之一者係連接一第一信號線，且該第一電晶體之該源極和該汲極之另一者係連接該電容器之一電極和該第二電晶體的閘極，其中該電容器之另一電極係接地，其中該第一電晶體之閘極係連接一第二信號線，其中該電路之輸入端係連接該第二信號線，且該電路之輸出端係連接該第一開關之輸入端，其中該電路之第一端係連接一電源供應線，且該電路之第二端係接地，其中該第一開關之第一端係連接該電源供應線，該第一開關之第二端係連接該第二電晶體之源極和汲極之一者，且該第二電晶體之該源極和該汲極之另一者係接地，其中該第三電晶體之閘極係連接該第二電晶體之該閘極，該第三電晶體之源極和汲極之一者係連接該電源供應 線，且該第三電晶體之該源極和該汲極之另一者係連接該第一開關的輸出端，其中該第二開關之第一端係連接該電路之該輸出端，且該第二開關之第二端係連接該第二信號線，且其中該第一開關之該輸出端係通過該第二開關連接該第二記憶體電路。
  2. 一種記憶體電路，包含：一第一記憶體電路；一第二記憶體電路；一第一開關；一第二開關；及一電路，組態以輸出一輸入信號之反相信號，其中該第一記憶體電路包含一第一電晶體、一電容器、一第二電晶體、及一第三電晶體，其中該第一開關包含一第四電晶體和一第五電晶體，其中該第一電晶體包含一氧化物半導體，其中該第一電晶體之源極和汲極之一者係連接一第一信號線，且該第一電晶體之該源極和該汲極之另一者係連接該電容器之一電極和該第二電晶體的閘極，其中該電容器之另一電極係接地，其中該第一電晶體之閘極係連接一第二信號線，其中該電路之輸入端係連接該第二信號線，且該電路之輸出端係連接該第四電晶體之閘極和該第五電晶體之閘極， 其中該電路之第一端係連接一電源供應線，且該電路之第二端係接地，其中該第四電晶體之源極和汲極之一者係連接該電源供應線，該第四電晶體之該源極和該汲極之另一者係連接該第五電晶體之源極和汲極之一者，該第五電晶體之該源極和該汲極之另一者係連接該第二電晶體之源極和汲極之一者，且該第二電晶體之該源極和該汲極之另一者係接地，其中該第三電晶體之閘極係連接該第二電晶體之該閘極，該第三電晶體之源極和汲極之一者係連接該電源供應線，且該第三電晶體之該源極和該汲極之另一者係連接該第四電晶體之該源極和該汲極之另一者與該第五電晶體之該源極和該汲極之一者，其中該第二開關之第一端係連接該電路之該輸出端，且該第二開關之第二端係連接該第二信號線，且其中該第四電晶體之該源極和該汲極之另一者與該第五電晶體之該源極和該汲極之一者係透過該第二開關連接該第二記憶體電路。
  3. 一種記憶體電路，包含：一第一電晶體，包含一氧化物半導體，其中該第一電晶體之源極和汲極之一者係電性連接一第一信號線，且該第一電晶體之閘極係電性連接一第二信號線；一第二電晶體，其中該第二電晶體之閘極係電性連接該第一電晶體之該源極和該汲極之另一者，且該第二電晶 體之源極和汲極之一者係電性連接一第一電源供應線；一第三電晶體，其中該第三電晶體之閘極係電性連接該第一電晶體之該源極和該汲極之另一者，且該第三電晶體之源極和汲極之一者係電性連接一第二電源供應線；一第四電晶體，其中該第四電晶體之源極和汲極之一者係電性連接該第二電源供應線；一第五電晶體，其中該第五電晶體之閘極係電性連接該第四電晶體之閘極，該第五電晶體之源極和汲極之一者係電性連接該第三電晶體之該源極和該汲極之另一者與該第四電晶體之該源極和該汲極之另一者，且該第五電晶體之該源極和該汲極之另一者係電性連接該第二電晶體之該源極和該汲極之另一者，且一電容器，其中該電容器之一電極係電性連接該第一電晶體之該源極和該汲極之另一者，且該電容器之另一電極係電性連接該第一電源供應線。
  4. 如申請專利範圍第1、2及3項中任一項所述之記憶體電路，其中該第一電晶體包含一含有In、Ga、和Zn的氧化物半導體材料。
  5. 如申請專利範圍第1、2及3項中任一項所述之記憶體電路，其中該第一電晶體包含一含有In、Sn、和Zn的氧化物半導體材料。
  6. 如申請專利範圍第3項所述之記憶體電路，更包含一開關以及一透過該開關電性連接該第三電晶體之該源極和該汲極之另一者的一記憶體電路。
  7. 如申請專利範圍第3項所述之記憶體電路，更包含一電路，其電性連接該第四電晶體之該閘極和該第五電晶體之該閘極，其中該電路組態以輸出一輸入信號之反相信號。
  8. 如申請專利範圍第3項所述之記憶體電路，其中該第二電晶體和該第四電晶體係n通道電晶體，且其中該第三電晶體和該第五電晶體係p通道電晶體。
  9. 一種電子裝置，包含：如申請專利範圍第1、2及3項中任一項所述之記憶體電路。
TW101115996A 2011-05-13 2012-05-04 記憶體電路及電子裝置 TWI536502B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011107831 2011-05-13

Publications (2)

Publication Number Publication Date
TW201308521A TW201308521A (zh) 2013-02-16
TWI536502B true TWI536502B (zh) 2016-06-01

Family

ID=47141788

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101115996A TWI536502B (zh) 2011-05-13 2012-05-04 記憶體電路及電子裝置

Country Status (4)

Country Link
US (1) US8705292B2 (zh)
JP (1) JP5881524B2 (zh)
KR (1) KR101953914B1 (zh)
TW (1) TWI536502B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8792260B2 (en) 2010-09-27 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Rectifier circuit and semiconductor device using the same
US8681533B2 (en) * 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US9043561B2 (en) 2012-05-02 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Storage device
US9135182B2 (en) * 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP6273112B2 (ja) 2012-09-11 2018-01-31 株式会社半導体エネルギー研究所 フリップフロップ回路および半導体装置
US9614258B2 (en) * 2012-12-28 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Power storage device and power storage system
KR102101863B1 (ko) * 2013-01-07 2020-04-21 삼성디스플레이 주식회사 박막 트랜지스터, 이의 제조 방법 및 이를 구비하는 표시 장치
US8981815B2 (en) * 2013-04-01 2015-03-17 Mediatek Singapore Pte. Ltd. Low power clock gating circuit
WO2014188982A1 (en) 2013-05-20 2014-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102252213B1 (ko) * 2014-03-14 2021-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 시스템
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017158478A1 (ja) 2016-03-18 2017-09-21 株式会社半導体エネルギー研究所 撮像装置および電子機器
CN113660439A (zh) 2016-12-27 2021-11-16 株式会社半导体能源研究所 摄像装置及电子设备
US11908947B2 (en) 2019-08-08 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPWO2021053453A1 (zh) 2019-09-20 2021-03-25

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3775693A (en) 1971-11-29 1973-11-27 Moskek Co Mosfet logic inverter for integrated circuits
US4800303A (en) 1987-05-19 1989-01-24 Gazelle Microcircuits, Inc. TTL compatible output buffer
JPH0327419A (ja) 1989-06-23 1991-02-05 Toshiba Corp パーソナルコンピュータ
US5218607A (en) 1989-06-23 1993-06-08 Kabushiki Kaisha Toshiba Computer having a resume function and operable on an internal power source
US5039883A (en) 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
US6242289B1 (en) 1995-09-08 2001-06-05 Semiconductor Energy Laboratories Co., Ltd. Method for producing semiconductor device
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JPH09270677A (ja) 1995-09-05 1997-10-14 Mitsubishi Electric Corp フリップフロップ回路及びスキャンパス並びに記憶回路
US6078194A (en) 1995-11-13 2000-06-20 Vitesse Semiconductor Corporation Logic gates for reducing power consumption of gallium arsenide integrated circuits
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1078836A (ja) * 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5767729A (en) 1996-10-31 1998-06-16 Integrated Silicon Solution Inc. Distribution charge pump for nonvolatile memory device
US5980092A (en) 1996-11-19 1999-11-09 Unisys Corporation Method and apparatus for optimizing a gated clock structure using a standard optimization tool
AU9797998A (en) 1997-10-10 1999-05-03 Trustees Of The University Of Pennsylvania, The Compositions and methods for inhibiting arginase activity
US6049883A (en) 1998-04-01 2000-04-11 Tjandrasuwita; Ignatius B. Data path clock skew management in a dynamic power management environment
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6204695B1 (en) 1999-06-18 2001-03-20 Xilinx, Inc. Clock-gating circuit for reducing power consumption
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6281710B1 (en) 1999-12-17 2001-08-28 Hewlett-Packard Company Selective latch for a domino logic gate
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3727838B2 (ja) 2000-09-27 2005-12-21 株式会社東芝 半導体集積回路
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
TW465188B (en) 2001-01-02 2001-11-21 Faraday Tech Corp Clock gate buffer circuit
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
DE10119051B4 (de) 2001-04-18 2006-12-28 Infineon Technologies Ag Schaltungsanordnung zur Freigabe eines Taktsignals in Abhängigkeit von einem Freigabesignal
US6822478B2 (en) 2001-07-03 2004-11-23 Texas Instruments Incorporated Data-driven clock gating for a sequential data-capture device
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4974202B2 (ja) 2001-09-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体集積回路
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
JP2005530172A (ja) 2002-06-21 2005-10-06 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 非同期的に動作する構成要素を有する電子回路
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
TWI272641B (en) 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3910902B2 (ja) 2002-10-02 2007-04-25 松下電器産業株式会社 集積回路装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6788567B2 (en) 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7076748B2 (en) 2003-08-01 2006-07-11 Atrenta Inc. Identification and implementation of clock gating in the design of integrated circuits
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7256622B2 (en) 2004-12-08 2007-08-14 Naveen Dronavalli AND, OR, NAND, and NOR logical gates
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
US7323909B2 (en) 2005-07-29 2008-01-29 Sequence Design, Inc. Automatic extension of clock gating technique to fine-grained power gating
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US20070161165A1 (en) 2006-01-12 2007-07-12 Toppoly Optoelectronics Corp. Systems and methods involving thin film transistors
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7443202B2 (en) 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7576582B2 (en) 2006-12-05 2009-08-18 Electronics And Telecommunications Research Institute Low-power clock gating circuit
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
KR100941843B1 (ko) 2008-04-14 2010-02-11 삼성모바일디스플레이주식회사 인버터 및 이를 구비한 표시장치
US8314765B2 (en) 2008-06-17 2012-11-20 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device, and electronic device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101746198B1 (ko) 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
WO2011036987A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011043175A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and display device having the same
IN2012DN01823A (zh) 2009-10-16 2015-06-05 Semiconductor Energy Lab
KR102065330B1 (ko) 2009-10-16 2020-01-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 제작 방법
CN102598247B (zh) 2009-10-29 2015-05-06 株式会社半导体能源研究所 半导体器件
SG188112A1 (en) 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
KR101700154B1 (ko) 2009-11-20 2017-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 래치 회로와 회로
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
WO2011145707A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN102906980B (zh) 2010-05-21 2015-08-19 株式会社半导体能源研究所 半导体装置及显示装置
JP5714973B2 (ja) 2010-05-21 2015-05-07 株式会社半導体エネルギー研究所 半導体装置
US8928466B2 (en) 2010-08-04 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8582348B2 (en) * 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) * 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI590249B (zh) 2010-12-03 2017-07-01 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
TWI525614B (zh) 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
US8760903B2 (en) * 2011-03-11 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Storage circuit
WO2012153697A1 (en) * 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101922397B1 (ko) 2011-05-20 2018-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
JP5881524B2 (ja) 2016-03-09
US20120287702A1 (en) 2012-11-15
JP2012257213A (ja) 2012-12-27
TW201308521A (zh) 2013-02-16
US8705292B2 (en) 2014-04-22
KR101953914B1 (ko) 2019-03-04
KR20120127286A (ko) 2012-11-21

Similar Documents

Publication Publication Date Title
TWI536502B (zh) 記憶體電路及電子裝置
JP7315734B2 (ja) 半導体装置
JP6250906B2 (ja) 半導体装置
JP5937412B2 (ja) 記憶回路及び信号処理回路
TWI615714B (zh) 信號處理電路、電子裝置和半導體裝置
TWI564909B (zh) 記憶體元件及信號處理電路
TWI614747B (zh) 記憶體裝置及半導體裝置
TWI537818B (zh) 除法器電路及使用其之半導體裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees