JP6935171B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置、記憶装置及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法に関する。
特許文献１には、酸化物半導体を用いたトランジスタと、単結晶シリコンを用いたトランジスタによって構成された記憶装置が記載されている。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいことが記載されている。
特開２０１２−２５６４００号公報
本発明の一態様は、新規な半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、多値の情報の記憶が可能な半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、消費電力が低い半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、面積の縮小が可能な半導体装置または記憶装置の提供を課題の一つとする。または、本発明の一態様は、信頼性が高い半導体装置または記憶装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１のトランジスタ及び容量素子を有するメモリセルと、第２のトランジスタと、を有し、第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、容量素子の一方の電極と電気的に接続され、容量素子の他方の電極は、第２の配線と電気的に接続され、第２のトランジスタのゲートは、第１の配線と電気的に接続され、第２の配線は、メモリセルに書き込むデータに応じた第１の電位を伝える機能を有し、第１のトランジスタをオン状態とすることにより、容量素子の一方の電極に所定の電位を供給する第１の動作を行う機能と、第１の動作の後、第１のトランジスタをオフ状態とし、第２の配線の電位を第１の電位から第２の電位に変化させることにより、容量素子の一方の電極の電位を第１の電位に応じた第３の電位とする第２の動作を行う機能と、を有する。
さらに、本発明の一態様にかかる半導体装置において、第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、第１のトランジスタをオン状態とすることにより、第１の配線の電位を第３の電位に応じた第４の電位とし、第３の配線の電位を第４の電位に応じた電位とする第３の動作を行う機能を有していてもよい。
さらに、本発明の一態様にかかる半導体装置において、メモリセルに書き込むデータは、２ビット以上のデータであり、データの読み出しの際に、第２の配線の電位を順次変化させる機能を有していてもよい。
さらに、本発明の一態様にかかる半導体装置において、メモリセルは、第２のトランジスタ上に積層されていてもよい。
さらに、本発明の一態様にかかる半導体装置において、容量素子の容量値は、第１の配線に付加された寄生容量の容量値よりも大きくてもよい。
また、本発明の一態様にかかる記憶装置は、上記半導体装置を有する。
また、本発明の一態様にかかる電子機器は、上記半導体装置または上記記憶装置と、表示部、マイクロホン、スピーカ、または操作キーと、を有する。
本発明の一態様により、新規な半導体装置または記憶装置を提供することができる。または、本発明の一態様により、多値の情報の記憶が可能な半導体装置または記憶装置を提供することができる。または、本発明の一態様により、消費電力が低い半導体装置または記憶装置を提供することができる。または、本発明の一態様により、面積の縮小が可能な半導体装置または記憶装置を提供することができる。または、本発明の一態様により、信頼性が高い半導体装置または記憶装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を説明する図。 半導体装置の一態様を説明する図。 半導体装置の一態様を説明する図。 タイミングチャート。 メモリセルの一態様の動作を説明する図。 回路の一態様の動作を説明する図。 メモリセル及び回路の一態様を説明する図。 メモリセル及び回路の一態様を説明する図。 記憶装置の一態様を説明する図。 駆動回路の一態様を説明する図。 駆動回路の一態様を説明する図。 コンピュータの一態様を説明する図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す断面図及びエネルギーバンド図。 酸素が拡散する経路を示す断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 トランジスタの構成例を示す上面図及び断面図。 メモリセルの構成例を示す断面図。 メモリセルの構成例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 電子部品を説明するためのフローチャート及び斜視図。 電子機器の一態様を示す図。 ＲＦタグの一態様を示す図。 トランジスタの特性を説明する図。 トランジスタの特性を説明する図。 トランジスタの特性を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、半導体装置、記憶装置の他、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、表示装置、撮像装置、集積回路を含む、あらゆる装置がその範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置の構成＞
図１に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０は、セルアレイ２０、制御回路３０、読み出し回路４０を有する。
セルアレイ２０は、複数のメモリセル２１を有する。図１には、セルアレイ２０がｎ行ｍ列（ｎ、ｍは自然数）のメモリセル２１（メモリセル２１［１，１］乃至［ｎ，ｍ］）を有する構成を示す。セルアレイ２０がメモリセル２１を有することにより、半導体装置１０を記憶装置として用いることができる。
メモリセル２１は、データを記憶する機能を有する回路である。特に、メモリセル２１は、２ビット以上のデータ（多値データ）を記憶することができる構成とすることが好ましい。これにより、半導体装置１０の１ビットあたりの面積を縮小することができる。
メモリセル２１は、配線ＷＬ、配線ＢＬ、配線ＣＬと接続されている。配線ＷＬは、所定の行のメモリセル２１を選択するための信号（以下、選択信号ともいう）を伝える機能を有する。配線ＢＬは、書き込み動作時にメモリセル２１に供給する電位を伝える機能や、読み出し動作時にメモリセル２１に記憶されたデータに対応する電位（以下、読み出し電位ともいう）を伝える機能を有する。配線ＣＬは、メモリセル２１に書き込むデータを制御する信号（以下、書き込み制御信号ともいう）や、メモリセル２１に記憶されたデータの読み出しを制御する信号（以下、読み出し制御信号ともいう）を伝える機能を有する。
図２に、メモリセル２１の具体的な構成例を示す。メモリセル２１は、トランジスタ１０１、容量素子１０２を有する。トランジスタ１０１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は容量素子１０２の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。容量素子１０２の他方の電極は、配線ＣＬと接続されている。ここで、トランジスタ１０１のソースまたはドレインの一方および容量素子１０２の一方の電極と接続されたノードを、ノードＳＮとする。
ノードＳＮには、トランジスタ１０１を介して配線ＢＬから所定の電位が供給される。そして、トランジスタ１０１がオフ状態となると、ノードＳＮが浮遊状態となり、ノードＳＮの電位が保持される。これにより、メモリセル２１にデータを記憶することができる。なお、トランジスタ１０１の導通状態は、配線ＷＬに供給する電位によって制御することができる。
トランジスタ１０１には、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低いため、ＯＳトランジスタのオフ電流は極めて小さい。そのため、トランジスタ１０１にＯＳトランジスタを用いることにより、ノードＳＮに保持された電位を長期間にわたって保持することができ、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて少なくすることができる。また、メモリセル２１への電力の供給が停止された期間においても、長期間データを保持することができる。従って、半導体装置１０における消費電力を低減することができる。ここでは特に、トランジスタ１０１としてｎチャネル型のＯＳトランジスタを用いた場合について説明する。
ノードＳＮには、ｉ値（ｉは２以上の自然数）の電位を保持することができる。なお、ｉの値は自由に設定することができる。例えば、ノードＳＮに保持される電位はハイレベルとローレベルの２値の電位（ｉ＝２）であってもよいし、３値以上の任意の電位（ｉ≧３）であってもよい。ｉが３以上の場合、メモリセル２１には多値の情報が記憶される。例えば、ｉ＝４とした場合、メモリセル２１には２ビットの情報を記憶することができる。
ノードＳＮに保持される電位が３値以上の場合、２値の場合と比較して保持される電位の間隔が狭くなる。そのため、ノードＳＮからの電荷のリークが微小であっても、メモリセル２１に記憶されたデータが変動し得る。しかしながら、ＯＳトランジスタはオフ電流が極めて小さいため、ノードＳＮからの電荷のリークを極めて小さく抑えることができ、ノードＳＮに３値以上の電位を正確に保持することができる。よって、ノードＳＮに３値以上の電位を保持する場合、トランジスタ１０１をＯＳトランジスタとすることは特に好ましい。
また、ＯＳトランジスタは、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタともいう）と比べて耐圧性が高い。そのため、トランジスタ１０１をＯＳトランジスタとすることにより、ノードＳＮに保持される電位の範囲を広げることができる。従って、ノードＳＮに保持される電位の値を増やし、メモリセル２１に記憶される情報量を増加させることができる。または、電位の間隔を広くとることができ、多値の情報を正確に記憶することができる。
図１に示す制御回路３０は、配線ＢＬの電位を制御する機能を有する回路である。具体的には、制御回路３０は、配線ＢＬに所定の電位を供給する機能、および配線ＢＬを浮遊状態に維持する機能を有する複数の回路３１（回路３１［１］乃至［ｍ］）を有する。回路３１は配線ＢＬごとに設けられており、配線ＢＬごとに電位の制御を行うことができる。
読み出し回路４０は、メモリセル２１に記憶されたデータの読み出しを行う機能を有する回路である。具体的には、読み出し回路４０は、配線ＢＬの電位に応じて、所定の電位を配線ＲＬに出力する機能を有する複数の回路４１（回路４１［１］乃至［ｍ］）を有する。回路４１は配線ＢＬごとに設けられており、メモリセル２１の行ごとにデータの読み出しを行うことができる。
回路３１、回路４１の構成は特に限定されないが、例えば、トランジスタなどを用いて構成することができる。図２に、回路３１、回路４１の具体的な構成例を示す。
回路３１は、トランジスタ１１０を有する。トランジスタ１１０のゲートは配線ＷＥＢと接続され、ソースまたはドレインの一方は配線ＢＬと接続され、ソースまたはドレインの他方は配線ＶＬと接続されている。配線ＷＥＢは、配線ＢＬに所定の電位を供給するための信号を伝える機能を有する。また、配線ＶＬには、一定の電位が供給されている。なお、ここではトランジスタ１１０がｐチャネル型であり、配線ＶＬに高電源電位ＶＤＤが供給されている場合について説明するが、回路３１の構成はこれに限定されない。また、配線ＶＬは、回路３１ごとに設けられた別々の配線であってもよいし、他の回路３１と共通の配線であってもよい。
配線ＷＥＢがローレベルとなり、トランジスタ１１０がオン状態となると、配線ＶＬからトランジスタ１１０を介して配線ＢＬに高電源電位ＶＤＤが供給され、配線ＢＬの電位がハイレベルとなる。また、配線ＷＥＢがハイレベルとなり、トランジスタ１１０がオフ状態となると、配線ＢＬは浮遊状態となる。
回路４１は、トランジスタ１２０を有する。トランジスタ１２０のゲートは配線ＢＬと接続され、ソースまたはドレインの一方は配線ＲＬと接続され、ソースまたはドレインの他方は配線ＲＳＬと接続されている。配線ＲＬは、メモリセル２１に記憶されたデータに対応する電位を伝える機能を有する。また、配線ＲＳＬには、一定の電位が供給されている。なお、ここではトランジスタ１２０がｎチャネル型であり、配線ＲＳＬに低電源電位ＶＳＳ（例えば、接地電位）が供給されている場合について説明するが、回路４１の構成はこれに限定されない。また、配線ＲＳＬは、回路４１ごとに設けられた別々の配線であってもよいし、他の回路４１と共通の配線であってもよい。
配線ＲＬがハイレベルにプリチャージされた状態で、配線ＢＬに読み出し電位が出力される。このとき、配線ＢＬの電位に応じてトランジスタ１２０の導通状態が制御され、配線ＲＬの電位が決定される。具体的には、配線ＢＬと配線ＲＳＬの間の電圧がトランジスタ１２０の閾値電圧以上である場合は、トランジスタ１２０はオン状態となり、配線ＲＳＬからトランジスタ１２０を介して配線ＲＬに低電源電位ＶＳＳが供給される。これにより、配線ＲＬの電位はローレベルとなる。一方、配線ＢＬと配線ＲＳＬの間の電圧がトランジスタ１２０の閾値電圧よりも低い場合は、トランジスタ１２０はオフ状態となり、配線ＲＬの電位はハイレベルに維持される。従って、配線ＲＬには、メモリセル２１から配線ＢＬに出力された読み出し電位に対応する信号が出力される。
回路４１をトランジスタ１２０で構成することにより、読み出し回路４０の構成を極めて簡略にすることができる。従って、半導体装置１０の面積増加の抑制や作製工程の簡略化を図ることができる。
トランジスタ１１０、トランジスタ１２０の構成は特に限定されない。例えば、トランジスタ１１０、トランジスタ１２０にはそれぞれ、トランジスタ１０１と同様にＯＳトランジスタを用いてもよいし、他のトランジスタを用いてもよい。例えば、トランジスタ１１０、トランジスタ１２０として、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ（以下、単結晶トランジスタともいう）を用いてもよい。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。
また、トランジスタ１１０、トランジスタ１２０にはそれぞれ、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶半導体を含む膜にチャネル形成領域が形成されるトランジスタを用いることができる。
また、トランジスタ１０１に、上記の単結晶トランジスタや、酸化物半導体以外の半導体材料を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。
図１に示す半導体装置１０において、セルアレイ２０と、制御回路３０および読み出し回路４０とを積層した構成とすることが好ましい。図３（Ａ）に、セルアレイ２０が制御回路３０、読み出し回路４０の上に積層され、セルアレイ２０と制御回路３０および読み出し回路４０とが重なるように配置された半導体装置１０の構成例を示す。このような構成とすることにより、半導体装置１０の面積を増加させることなく、または面積の増加を抑えつつ、半導体装置１０に制御回路３０、読み出し回路４０を設けることができる。
図３（Ａ）におけるメモリセル２１を、回路３１、回路４１の上に積層した構成を、図３（Ｂ）に示す。ここで、トランジスタ１０１は、トランジスタ１１０またはトランジスタ１２０と重なるように配置することが好ましい。このような構成とすることにより、半導体装置１０の面積を縮小することができる。
なお、あるトランジスタが他のトランジスタと重なる領域を有するとは、例えば、あるトランジスタのチャネル形成領域、ゲート電極、ソース電極、またはドレイン電極が、他のトランジスタのチャネル形成領域、ゲート電極、ソース電極、またはドレイン電極と重なる領域を有することを意味する。すなわち、あるトランジスタと他のトランジスタのチャネル形成領域同士、またはゲート電極同士、またはソース電極同士、またはドレイン電極同士が重なる領域を有する場合が含まれる。
また、図１乃至３に示すように、配線ＢＬには、他の配線や電極などに起因して、容量５０が付加される。容量５０は、配線ＢＬに付加される寄生容量である。ここで、図２における容量素子１０２の容量値Ｃｓと、容量５０の容量値Ｃｂとの比Ｃｓ／Ｃｂは、メモリセル２１の性能の指針となる値であり、Ｃｓ／Ｃｂの値が大きいほどメモリセル２１において高速で安定な読み書きが可能となり、メモリセル２１の多値化にも有利になる。Ｃｂを小さくすることにより、メモリセル２１の高速化や安定化を図ることができる。または、Ｃｂを小さくすることにより、Ｃｓ／Ｃｂの値を維持したままＣｓを小さくすることができ、容量素子１０２の面積を縮小することができる。
Ｃｂを小さくするためには、１本の配線ＢＬに接続されるメモリセル２１の数を少なくし、配線ＢＬを短くすることが好ましい。例えば、セルアレイ２０を分割し、１本の配線ＢＬに接続されるメモリセル２１の数を１／２に減らすことにより、Ｃｂを小さくすることができる。しかしながら、この場合、セルアレイ２０の数は２倍になる。そして、制御回路３０、読み出し回路４０はセルアレイ２０ごとに設ける必要があるため、半導体装置１０に含まれる制御回路３０、読み出し回路４０の数も２倍になる。そのため、１本の配線ＢＬに接続されるメモリセル２１の数を少なくした結果、半導体装置１０の面積の増加を招くことがある。本発明の一態様においては、図３（Ａ）に示すように、セルアレイ２０と、制御回路３０および読み出し回路４０とを積層することができるため、制御回路３０、読み出し回路４０を設けることによる半導体装置１０の面積の増加はなく、または小さい。そのため、半導体装置１０の面積の増加を抑えつつ、セルアレイ２０を分割し、１本の配線ＢＬに接続されるメモリセル２１の数を少なくし、配線ＢＬを短くすることができる。その結果、配線ＢＬに付加される容量５０の容量値Ｃｂを小さくすることができる。なお、１本の配線ＢＬに接続されるメモリセル２１の個数は、例えば２乃至８個まで減らすことができる。
＜半導体装置の動作＞
次に、半導体装置１０の動作について説明する。以下、図２に示すメモリセル２１において、特に多値データの読み書きを行う際の動作例について説明する。
［データの書き込み］
まず、メモリセル２１に書き込むデータに対応する電位（以下、書き込み電位ともいう）を配線ＣＬに供給する。例えば、メモリセル２１に４値のデータを記憶する場合は、４値の電位Ｖ１、Ｖ２、Ｖ３、Ｖ４（Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４）のいずれかを選択し、配線ＣＬに供給する。また、配線ＷＥＢの電位をローレベルとして、配線ＢＬの電位に所定の電位（ここではハイレベル）を供給する。なお、ここでは配線ＢＬの電位はＶ１以上とする。そして、配線ＷＬに選択信号を供給して、トランジスタ１０１をオン状態とする。これにより、配線ＢＬからノードＳＮにハイレベルの電位が供給される。
次に、配線ＷＬの電位をトランジスタ１０１がオフ状態となる電位にして、トランジスタ１０１をオフ状態とする。これにより、ノードＳＮが浮遊状態となり、ノードＳＮの電位が保持される。
次に、配線ＣＬの電位をローレベルとする。なお、ここでは配線ＣＬの電位をＶ４以下とする。このときの配線ＣＬの電位の変化量は、書き込み電位に応じて異なる値となる。例えば、電位Ｖ１からローレベルに変化するときの電位の変化量は、電位Ｖ２からローレベルに変化するときの電位の変化量よりも大きい。また、このときノードＳＮは浮遊状態であるため、ノードＳＮの電位は、容量素子１０２による容量結合により配線ＣＬの電位の変化に応じて変化する。すなわち、ノードＳＮの電位は、配線ＣＬに供給された書き込み電位に応じた電位となる。配線ＣＬの電位をＶ１、Ｖ２、Ｖ３、Ｖ４からローレベルに変化させたときのノードＳＮの電位を、それぞれＶ１´、Ｖ２´、Ｖ３´、Ｖ４´（Ｖ１´＜Ｖ２´＜Ｖ３´＜Ｖ４´）とする。これにより、配線ＣＬに供給された書き込み電位に応じた電位がノードＳＮに保持され、多値データの書き込みが行われる。
以上のように、配線ＣＬに書き込み制御信号を供給してノードＳＮの電位を制御することにより、メモリセル２１に多値データを書き込むことができる。
［データの読み出し］
次に、メモリセル２１からデータを読み出す動作について説明する。まず、配線ＷＥＢの電位をローレベルとして配線ＢＬの電位をハイレベルにプリチャージした後、配線ＷＥＢの電位をハイレベルとして配線ＢＬを浮遊状態とする。その後、配線ＷＬに選択信号を供給してトランジスタ１０１をオン状態とする。これにより、配線ＢＬとノードＳＮが導通状態となる。
配線ＢＬとノードＳＮが導通状態となると、配線ＢＬには容量素子１０２と容量５０が付加され、容量素子１０２に蓄積された電荷の分配が行われる。その結果、配線ＢＬの電位は、ノードＳＮに保持されていた電位に応じて異なる電位をとる。ノードＳＮに保持されていた電位がＶ１´、Ｖ２´、Ｖ３´、Ｖ４´であった場合の、電荷分配後の配線ＢＬおよびノードＳＮの電位を、それぞれＶ１´´、Ｖ２´´、Ｖ３´´、Ｖ４´´（Ｖ１´´＜Ｖ２´´＜Ｖ３´´＜Ｖ４´´）とする。
ここで、容量素子１０２の容量値Ｃｓを容量５０の容量値Ｃｂより大きくすることで、電荷分配による電位の変動（Ｖ１´、Ｖ２´、Ｖ３´、Ｖ４´からＶ１´´、Ｖ２´´、Ｖ３´´、Ｖ４´´への変動）を小さくすることができる。従って、容量素子１０２の電極の面積は、容量５０を形成する電極の面積よりも大きくすることが好ましい。または、容量素子１０２の誘電体の厚さは、容量５０の誘電体の厚さ未満とすることが好ましい。
次に、配線ＲＳＬを一定の電位（ここではローレベル）とした上で、配線ＲＬを所定の電位（ここではハイレベル）にプリチャージする。このとき、配線ＢＬと配線ＲＳＬの間の電圧がトランジスタ１２０の閾値電圧以上である場合は、トランジスタ１２０はオン状態となり、配線ＲＬの電位はローレベルとなる。一方、配線ＢＬと配線ＲＳＬの間の電圧がトランジスタ１２０の閾値電圧よりも低い場合は、トランジスタ１２０はオフ状態のままとなり、配線ＲＬの電位はハイレベルに維持される。従って、配線ＲＬの電位を読み取ることにより、電荷分配後の配線ＢＬの電位を判別することができる。
メモリセル２１に多値データが記憶されている場合は、配線ＣＬに読み出し制御信号を供給して、上記の動作を行う。具体的には、まず、電荷分配が行われた後、配線ＣＬの電位をローレベルからＶ４に上昇させる。このとき、配線ＢＬの電位は、容量素子１０２による容量結合により上昇する。そして、配線ＢＬの電位が上昇したときの配線ＲＬの電位を読み取ることにより、メモリセル２１に記憶されていたデータを読み出す。なお、上記のローレベルの電位がＶ４である場合は、配線ＣＬの電位を上昇させる必要はない。
ここで、配線ＲＬがローレベルとなった場合は、ノードＳＮに格納されていた電位はＶ４´であり、配線ＲＬがハイレベルを維持している場合は、ノードＳＮに格納されていた電位はＶ１´、Ｖ２´、Ｖ３´のいずれかであると判別することができる。そして、配線ＣＬの電位がＶ４であるときに配線ＲＬがローレベルとなった場合は、以降の読み出し動作において、配線ＣＬの電位をＶ４に維持する。
配線ＲＬがハイレベルを維持している場合は、配線ＣＬの電位をＶ４からＶ３に上昇させる。このとき、配線ＢＬの電位は、容量素子１０２による容量結合により上昇する。そして、配線ＢＬの電位が上昇したときの配線ＲＬの電位を読み取ることにより、メモリセル２１に記憶されていたデータを読み出す。具体的には、配線ＲＬがローレベルとなった場合は、ノードＳＮに格納されていた電位はＶ３´であり、配線ＲＬがハイレベルを維持している場合は、ノードＳＮに格納されていた電位はＶ１´またはＶ２´であると判別することができる。そして、配線ＣＬの電位がＶ３であるときに配線ＲＬがローレベルとなった場合は、以降の読み出し動作において、配線ＣＬの電位をＶ３に維持する。
配線ＲＬがハイレベルを維持している場合は、配線ＣＬの電位をＶ３からＶ２に上昇させる。このとき、配線ＢＬの電位は、容量素子１０２による容量結合により上昇する。そして、配線ＢＬの電位が上昇したときの配線ＲＬの電位を読み取ることにより、メモリセル２１に記憶されていたデータを読み出す。具体的には、配線ＲＬがローレベルとなった場合は、ノードＳＮに格納されていた電位はＶ２´であり、配線ＲＬがハイレベルを維持している場合は、ノードＳＮに格納されていた電位はＶ１´であると判別することができる。そして、配線ＣＬの電位がＶ２であるときに配線ＲＬがローレベルとなった場合は、以降の読み出し動作において、配線ＣＬの電位をＶ２に維持する。一方、配線ＣＬの電位がＶ２であるときに配線ＲＬがハイレベルのままであった場合は、配線ＣＬの電位をＶ１に上昇させる。
以上のように、配線ＣＬに読み出し制御信号を供給して電位を順次変化させ、そのときの配線ＲＬの電位を読み取ることにより、メモリセル２１に記憶された多値データを読み出すことができる。なお、上記においては、配線ＣＬの電位を順次上昇させる動作例について説明したが、配線ＣＬの電位を順次下降させて読み出しを行うこともできる。
［データの書き戻し］
次に、メモリセル２１へのデータの書き戻しについて説明する。図２に示すメモリセル２１は、読み出し動作時にノードＳＮに蓄積された電荷を開放する破壊読み出しである。そのため、読み出し動作後に引き続きデータを保持する場合は、以下のように読み出したデータを再度メモリセル２１に書き込む動作（書き戻し動作）を行う。
まず、上記の読み出し動作の後、配線ＷＥＢの電位をローレベルとして、配線ＢＬの電位をハイレベルとする。なお、ここではハイレベルの電位はＶ１以上であるとする。そして、配線ＷＬの電位をトランジスタ１０１がオン状態となる電位にして、トランジスタ１０１をオン状態とする。これにより、配線ＢＬからノードＳＮにハイレベルの電位が供給される。
次に、配線ＷＬの電位をトランジスタ１０１がオフ状態となる電位にして、トランジスタ１０１をオフ状態とする。これにより、ノードＳＮが浮遊状態となり、ノードＳＮの電位が保持される。
ここで、上記の読み出し動作後の配線ＣＬの電位は、ノードＳＮに記憶されていた電位に応じて異なる電位となっている。具体的には、ノードＳＮに格納されていた電位がＶ１´、Ｖ２´、Ｖ３´、Ｖ４´であった場合は、配線ＣＬの電位はそれぞれ、Ｖ１、Ｖ２、Ｖ３、Ｖ４となっている。
この状態で、配線ＣＬの電位をローレベルに変化させる。なお、ここではローレベルの電位はＶ４以下であるとする。これにより、ノードＳＮの電位は、容量素子１０２による容量結合により、配線ＣＬの電位の変化に応じて変化する。配線ＣＬの電位をＶ１、Ｖ２、Ｖ３、Ｖ４からローレベルに変化させたときのノードＳＮの電位は、書き込み動作時と同様、それぞれＶ１´、Ｖ２´、Ｖ３´、Ｖ４´となる。これにより、書き込み動作時と同じ電位がノードＳＮに保持され、データの書き戻しが行われる。
以上のように、配線ＣＬの電位を変化させてノードＳＮの電位を制御することにより、メモリセル２１への多値データの書き戻しを行うことができる。そして、上記の書き戻し動作においては、アナログ／デジタル変換やデジタル／アナログ変換を行う必要がない。そのため、書き戻しの動作を高速に行うことができ、また、半導体装置１０の構成を簡略化することができる。
［動作例］
次に、図２に示すメモリセル２１、回路３１、回路４１の具体的な動作の一例を、図４のタイミングチャートを用いて説明する。なお、期間Ｔ１１から期間Ｔ１３は、メモリセル２１へのデータの書き込みを行う期間であり、期間Ｔ２１から期間Ｔ２６は、メモリセル２１からのデータの読み出しを行う期間であり、期間Ｔ３１から期間Ｔ３３は、メモリセル２１へのデータの書き戻しを行う期間である。ここでは一例として、メモリセル２１において４値のデータの読み書きを行う動作について説明する。
まず、期間Ｔ１１において、配線ＣＬを電位Ｖ１、Ｖ２、Ｖ３、Ｖ４（Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４）のいずれかの電位とする。また、配線ＷＥＢの電位をローレベルとして、配線ＢＬの電位をハイレベル（ここでは電位Ｖ１）とする。そして、配線ＷＬの電位をハイレベルとし、トランジスタ１０１をオン状態とする。これにより、配線ＢＬの電位Ｖ１がノードＳＮに供給される。なお、期間Ｔ１１における配線ＣＬの電位は、書き込み電位に相当する。
次に、期間Ｔ１２において、配線ＷＬの電位をローレベルとして、トランジスタ１０１をオフ状態とする。これにより、ノードＳＮが浮遊状態となり、ノードＳＮの電位が保持される。
次に、期間Ｔ１３において、配線ＣＬの電位をローレベル（ここではＶ４）とする。このとき、容量素子１０２による容量結合により、ノードＳＮの電位は、それぞれ電位Ｖ１、Ｖ２、Ｖ３、Ｖ４に対応する、電位Ｖ１´、Ｖ２´、Ｖ３´、Ｖ４´（Ｖ１´＜Ｖ２´＜Ｖ３´＜Ｖ４´）のいずれかに変化する。これにより、配線ＣＬに供給された書き込み電位に応じた電位がノードＳＮに保持され、メモリセル２１へのデータの書き込みが行われる。
次に、期間Ｔ２１において、配線ＷＥＢの電位をローレベルとして、配線ＢＬの電位をハイレベル（ここでは電位Ｖ１）にプリチャージする。なお、配線ＣＬの電位はＶ４に維持されている。
次に、期間Ｔ２２において、配線ＷＥＢの電位をハイレベルとして配線ＢＬを浮遊状態とする。また、配線ＷＬの電位をハイレベルとし、トランジスタ１０１をオン状態とする。これにより、配線ＢＬとノードＳＮが導通状態となり、容量素子１０２に蓄積された電荷が分配され、配線ＢＬおよびノードＳＮの電位が変化する。このときの配線ＢＬおよびノードＳＮの電位は、それぞれ期間Ｔ１３におけるノードＳＮの電位Ｖ１´、Ｖ２´、Ｖ３´、Ｖ４´に対応する電位である、電位Ｖ１´´、Ｖ２´´、Ｖ３´´、Ｖ４´´（Ｖ１´´＜Ｖ２´´＜Ｖ３´´＜Ｖ４´´）のいずれかとなる。ここでは、期間Ｔ２１においてプリチャージされた配線ＢＬの電位Ｖ１と、期間Ｔ１３におけるノードＳＮの電位Ｖ４´が同レベルの電位であり、Ｖ４´＝Ｖ４´´となる例を示す。
次に、期間Ｔ２３において配線ＲＬをハイレベルにプリチャージする。このとき、トランジスタ１２０の導通状態によって、配線ＲＬの電位が変化する。具体的には、配線ＲＳＬの電位が一定（ローレベル）であり、トランジスタ１２０のゲートの電位がＶｒ以上のときにトランジスタ１２０がオン状態となるとすると、配線ＢＬの電位がＶｒ以上のときには配線ＲＬの電位がハイレベルからローレベルに変化する。また、配線ＢＬの電位がＶｒ未満である場合は、配線ＲＬの電位はハイレベルに維持される。
期間Ｔ２３において、配線ＢＬの電位がＶ４´´（≧Ｖｒ）である場合は配線ＲＬの電位はローレベルとなり、配線ＢＬの電位がＶ１´´（＜Ｖｒ）、Ｖ２´´（＜Ｖｒ）、Ｖ３´´（＜Ｖｒ）である場合は配線ＲＬの電位はハイレベルに維持される。従って、期間Ｔ２３における配線ＲＬの電位を読み取ることにより、メモリセル２１に保持されていた電位がＶ４´であるか否かを判別することができる。期間Ｔ２３において配線ＲＬの電位がローレベルとなった場合は、期間Ｔ２４乃至Ｔ２６において配線ＣＬの電位はＶ４に維持する。
期間Ｔ２３において配線ＲＬがハイレベルであった場合は、期間Ｔ２４において、配線ＣＬの電位をＶ４からＶ３に上昇させる。このとき、ノードＳＮおよび配線ＢＬの電位は、容量素子１０２による容量結合によって上昇する。配線ＢＬの電位がＶ１´´、Ｖ２´´、Ｖ３´´から上昇したときの電位を、それぞれＶ１´´´、Ｖ２´´´、Ｖ３´´´とする。
ここで、期間Ｔ２２における配線ＢＬの電位がＶ３´´である場合は、期間Ｔ２４における配線ＢＬの電位はＶ３´´´（≧Ｖｒ）となり、配線ＲＬの電位はローレベルとなる。一方、期間Ｔ２２における配線ＢＬの電位がＶ１´´、Ｖ２´´である場合は、期間Ｔ２４における配線ＢＬの電位はＶ１´´´（＜Ｖｒ）、Ｖ２´´´（＜Ｖｒ）となり、配線ＲＬの電位はハイレベルに維持される。従って、期間Ｔ２４における配線ＲＬの電位を読み取ることにより、メモリセル２１に保持されていた電位がＶ３´であるか否かを判別することができる。期間Ｔ２４において配線ＲＬの電位がローレベルとなった場合は、期間Ｔ２５、Ｔ２６において配線ＣＬの電位はＶ３に維持する。
期間Ｔ２４において配線ＲＬがハイレベルであった場合は、期間Ｔ２５において、配線ＣＬの電位をＶ３からＶ２に上昇させる。このとき、ノードＳＮおよび配線ＢＬの電位は、容量素子１０２による容量結合によって上昇する。配線ＢＬの電位がＶ１´´´、Ｖ２´´´から上昇したときの電位を、それぞれ、Ｖ１´´´´、Ｖ２´´´´とする。
ここで、期間Ｔ２２における配線ＢＬの電位がＶ２´´である場合は、期間Ｔ２５において配線ＢＬの電位はＶ２´´´´（≧Ｖｒ）となり、配線ＲＬの電位はローレベルとなる。一方、期間Ｔ２２における配線ＢＬの電位がＶ１´´である場合は、期間Ｔ２５における配線ＢＬの電位はＶ１´´´´（＜Ｖｒ）となり、配線ＲＬの電位はハイレベルに維持される。従って、期間Ｔ２５における配線ＲＬの電位を読み取ることにより、メモリセル２１に保持されていた電位がＶ１´であるかＶ２´であるかを判別することができる。期間Ｔ２５において配線ＲＬの電位はローレベルとなった場合は、期間Ｔ２６において配線ＣＬの電位はＶ２に維持する。一方、期間Ｔ２５において配線ＲＬがハイレベルであった場合は、期間Ｔ２６において、配線ＣＬの電位をＶ２からＶ１に上昇させる。
以上のように、配線ＣＬの電位を順次変化させ、そのときの配線ＲＬの電位を読み取ることにより、期間Ｔ１３においてノードＳＮに保持された電位Ｖ１´、Ｖ２´、Ｖ３´、Ｖ４´を判別することができる。これにより、メモリセル２１からのデータの読み出しを行うことができる。
次に、期間Ｔ３１において、配線ＷＥＢの電位をローレベルとして、配線ＢＬの電位をハイレベル（ここでは電位Ｖ１）とする。これにより、配線ＢＬの電位Ｖ１がノードＳＮに供給される。
次に、期間Ｔ３２において、配線ＷＬの電位をローレベルとして、トランジスタ１０１をオフ状態とする。これにより、ノードＳＮが浮遊状態となり、ノードＳＮの電位が保持される。なお、期間Ｔ３２における配線ＣＬの電位は、期間Ｔ２３乃至Ｔ２６における動作により異なる電位となっている。具体的には、期間Ｔ１３においてノードＳＮに格納されていた電位がＶ１´、Ｖ２´、Ｖ３´、Ｖ４´であった場合は、配線ＣＬの電位はそれぞれ、Ｖ１、Ｖ２、Ｖ３、Ｖ４となっている。
次に、期間Ｔ３３において、配線ＣＬの電位をローレベル（ここではＶ４）とする。このとき、容量素子１０２による容量結合により、ノードＳＮの電位は、それぞれ電位Ｖ１、Ｖ２、Ｖ３、Ｖ４に対応する、電位Ｖ１´、Ｖ２´、Ｖ３´、Ｖ４´のいずれかに変化する。これにより、ノードＳＮに期間Ｔ１３と同じ電位が保持され、メモリセル２１へのデータの書き戻しが行われる。
以上のように、配線ＣＬに制御信号を供給することにより、多値データの書き込み、読み出し、書き戻しを制御することができる。
本発明の一態様は、上記の構成を有することにより、メモリセル２１への多値データの書き込み、およびメモリセル２１からの多値データの読み出しを行うことができる。
また、本発明の一態様においては、セルアレイ２０と、制御回路３０や読み出し回路４０とを積層することにより、半導体装置１０の面積の縮小を図ることができる。また、配線ＢＬに付加される容量を低減することができ、半導体装置１０の高速な動作を実現することができる。このような構成は、メモリセル２１に記憶されるデータが２値であっても有効である。
また、本発明の一態様においては、ＯＳトランジスタを用いることにより、メモリセル２１においてデータを長時間保持することができ、半導体装置１０の消費電力を低減することができる。また、ＯＳトランジスタを用いることにより、ノードＳＮに保持される電位の範囲を広げることができる。従って、メモリセル２１に記憶される情報量の増加や、多値データの正確な記憶を行うことができ、半導体装置１０の面積の縮小や信頼性の向上を図ることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の変形例について説明する。
＜メモリセル２１の変形例＞
図５に、メモリセル２１の変形例を示す。図５に示すメモリセル２１は、トランジスタ１０１が一対のゲートを有している点で図２と異なる。すなわち、図５におけるトランジスタ１０１は、図２におけるトランジスタ１０１にバックゲートが設けられた構成を有する。
図５（Ａ）において、トランジスタ１０１のバックゲートはトランジスタ１０１のゲートと接続されている。また、図５（Ｂ）において、トランジスタ１０１が有するバックゲートは配線ＢＧＬと接続されている。なお、配線ＢＧＬは、固定電位が供給される配線であってもよいし、２以上の異なる電位が供給される配線であってもよい。
図５（Ｂ）に示すように、トランジスタ１０１が、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位（接地電位など）とすることができる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタ１０１のしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を新たに別途 設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタ１０１を有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタ１０１を有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。
また、トランジスタ１０１の一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタ１０１の導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタ１０１のオン電流を向上し、トランジスタ１０１を有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁層が、信号Ａが入力されるゲートに対応するゲート絶縁層よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタ１０１の導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタ１０１の制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタ１０１がｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタ１０１を有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタ１０１のオン電流を向上し、トランジスタ１０１を有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタ１０１の制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。
また、トランジスタ１０１の一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタ１０１の両方のゲートに固定電位を与える場合、トランジスタ１０１を、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタ１０１がｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
なお、ここではトランジスタ１０１が一対のゲートを有する構成について説明したが、図２におけるトランジスタ１１０、トランジスタ１２０も同様に、一対のゲートを有していてもよい。
＜回路３１、回路４１の変形例＞
図６に、回路３１、回路４１の変形例を示す。
図６（Ａ）に示す回路４１は、トランジスタ１２０がｐチャネル型である点において図２と異なる。図６（Ａ）においては、読み出し動作時において、例えば配線ＲＳＬの電位をハイレベルとした上で、配線ＲＬをローレベルにプリチャージすることにより、メモリセル２１に記憶されたデータの読み出しを行うことができる。その他の回路４１の動作の詳細については、実施の形態１と同様である。
図６（Ｂ）に示す回路３１は、トランジスタ１１０がｎチャネル型である点において図２と異なる。図６（Ｂ）においては、配線ＶＬに低電源電位ＶＳＳ（例えば、接地電位）を供給することができる。そして、配線ＢＬにローレベルの電位を供給して、データの書き込みまたは書き戻しを行うことができる。また、配線ＢＬをローレベルにプリチャージして、データの読み出しを行うことができる。その他の回路３１の動作の詳細については、実施の形態１と同様である。
また、図６（Ａ）、図６（Ｂ）に示すように、トランジスタ１１０とトランジスタ１２０の極性を同一にすることにより、回路３１と回路４１を同一の工程で形成することができる。よって、半導体装置１０の作製工程を簡略化することができる。また、トランジスタ１１０またはトランジスタ１２０と、トランジスタ１０１とをＯＳトランジスタとし、トランジスタ１１０またはトランジスタ１２０と、トランジスタ１０１とを同一の層に形成することにより、制御回路３０または読み出し回路４０とセルアレイ２０との作製工程を一部共通化することができる。
＜積層構造の例＞
半導体装置１０は、制御回路３０、読み出し回路４０が別の層に形成され、メモリセル２１、回路３１、回路４１が積層された構成を有していてもよい。メモリセル２１、回路３１、回路４１が積層された構成の例を、図７に示す。
図７（Ａ）は、回路３１上に設けられた回路４１、回路４１上に設けられたメモリセル２１を有する半導体装置１０の構成例である。例えば、トランジスタ１１０を単結晶トランジスタとし、トランジスタ１０１、トランジスタ１２０をＯＳトランジスタとし、トランジスタ１１０上にトランジスタ１２０を設け、トランジスタ１２０上にトランジスタ１０１を設けた構成とすることができる。
また、図７（Ｂ）に示すように、トランジスタ１１０をｎチャネル型とし、トランジスタ１０１、トランジスタ１１０、トランジスタ１２０を全てＯＳトランジスタとすることもできる。この場合、ＯＳトランジスタを含む層を３層積層して半導体装置１０を構成することができる。
トランジスタ１２０をＯＳトランジスタとすることにより、トランジスタ１２０の耐圧性を向上させることができる。これにより、トランジスタ１２０のゲートと接続された配線ＢＬに供給される電位の範囲を広げることができ、メモリセル２１に記憶される情報量の増加や、多値データの読み出しの信頼性の向上を図ることができる。
なお、メモリセル２１、回路３１、回路４１の積層の順番は上記に限られず、自由に変更することができる。例えば、図７（Ｃ）に示すように、回路３１がメモリセル２１と回路４１との間に設けられていてもよいし、図７（Ｄ）に示すように、メモリセル２１が回路３１と回路４１との間に設けられていてもよい。
図７（Ａ）乃至（Ｄ）において、トランジスタ１０１、トランジスタ１１０、トランジスタ１２０の少なくとも１つは、他のトランジスタと重なる領域を有するように設けられていることが好ましい。これにより、半導体装置１０の面積を縮小することができる。また、トランジスタ１０１、トランジスタ１１０、トランジスタ１２０はそれぞれ、他の２つのトランジスタと重なる領域を有することがより好ましい。これにより、半導体装置１０の面積をさらに縮小することができる。
また、図８に示すように、複数のメモリセル２１を積層することもできる。これにより、セルアレイ２０の面積を縮小することができる。この場合、ある層に設けられたメモリセル２１が有するトランジスタ１０１は、他の層に設けられたメモリセル２１が有するトランジスタ１０１と重なる領域を有することが好ましい。
以上のように、半導体装置１０が有する回路を積層することにより、半導体装置１０の面積を縮小することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置を用いた記憶装置およびコンピュータについて説明する。
＜記憶装置の構成例＞
図９は、上記実施の形態で説明した半導体装置１０を有する記憶装置の構成例を示すブロック図である。
図９に示す記憶装置３００は、上記実施の形態で説明した半導体装置１０の他、行選択ドライバ３１０、列選択ドライバ３２０を有する。
行選択ドライバ３１０は、配線ＷＬに選択信号を供給することにより、所定の行のメモリセル２１を選択する機能を有する駆動回路である。記憶装置３００は行選択ドライバ３１０を備えることにより、メモリセル２１へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。また、行選択ドライバ３１０は、配線ＷＥＢに所定の信号を供給することにより、配線ＢＬの電位を制御する機能を有する。
列選択ドライバ３２０は、配線ＣＬに書き込み制御信号または読み出し制御信号を供給することにより、メモリセル２１へのデータの書き込み、またはメモリセル２１に記憶されたデータの読み出しを制御する機能を有する駆動回路である。列選択ドライバ３２０は、配線ＣＬの電位をプリチャージする機能、配線ＣＬの電位を初期化する機能、配線ＣＬを浮遊状態とする機能などを備えていてもよい。具体的には、配線ＣＬに多値のデータに対応する書き込み電位、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅ、初期化電圧Ｖｉｎｉｔｉａｌなどを、スイッチを介して与える機能を備えた回路である。記憶装置３００は列選択ドライバ３２０を備えることにより、メモリセル２１へのデータの書き込み及び読み出しを列毎に選択して行うことができる。なお、列選択ドライバ３２０は上記の機能を全て備えている必要はなく、メモリセル２１の動作に合わせて適宜省略することができる。
また、列選択ドライバ３２０は、配線ＲＬの電位から、メモリセル２１に記憶されたデータを読み出す機能を有する。列選択ドライバ３２０によって読み出されたデータは、配線ＣＬに供給する信号の生成に用いてもよいし、列選択ドライバ３２０から外部に出力してもよい。なお、配線ＲＬは列選択ドライバ３２０とは別の読み出し回路と接続されていてもよい。この場合、当該読み出し回路において、メモリセル２１に記憶されたデータの読み出しや出力などが行われる。
［行選択ドライバの構成例］
図１０は、図９で説明した行選択ドライバ３１０の構成例を示すブロック図である。
図１０に示す行選択ドライバ３１０は、デコーダ３１１、制御回路３１２、制御回路３１３を有する。制御回路３１２は配線ＷＬの行毎に設けられており、各制御回路３１２は配線ＷＬ［１］乃至［ｎ］のいずれかと接続されている。
デコーダ３１１は、特定の配線ＷＬを選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従って所定の行の制御回路３１２を選択する回路である。デコーダ３１１を備えることで、行選択ドライバ３１０は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。なお、デコーダ３１１は、複数の制御回路３１２のうちいずれか１つを選択する機能を有していてもよいし、２つ以上を選択する機能を有していてもよい。
制御回路３１２は、デコーダ３１１で選択された特定の行の配線ＷＬに、選択信号を選択的に出力する機能を備えた回路である。具体的に、制御回路３１２は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴ及び読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って選択信号を選択的に出力する回路である。制御回路３１２を備えることで、行選択ドライバ３１０は、デコーダ３１１で選択された行において、選択信号を選択して出力することができる。
制御回路３１３は、配線ＷＥＢに、制御回路３０を選択するための信号を供給する機能を備えた回路である。制御回路３１３を備えることで、行選択ドライバ３１０は、配線ＢＬに所定の電位を供給するタイミングを制御することができる。
［列選択ドライバの構成例］
図１１は、図９で説明した列選択ドライバ３２０のうち、特に配線ＣＬに供給する信号を制御する機構の構成例を示すブロック図である。
図１１に示す列選択ドライバ３２０は、デコーダ３２１、ラッチ回路３２２、Ｄ／Ａコンバータ３２３、スイッチ回路３２４、トランジスタ３２５、及びトランジスタ３２６を有する。ラッチ回路３２２、Ｄ／Ａコンバータ３２３、スイッチ回路３２４、トランジスタ３２５、及びトランジスタ３２６は、列毎に設けられる。また、各列のスイッチ回路３２４、トランジスタ３２５、トランジスタ３２６は、配線ＣＬに接続される。
デコーダ３２１は、配線ＣＬが設けられる列を選択し、入力されるデータを振り分けて出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓ及びデータＤａｔａが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路３２２にデータＤａｔａを出力する回路である。デコーダ３２１を備えることで、列選択ドライバ３２０は、任意の列を選択して、データの書き込みを行うことができる。
なおデコーダ３２１に入力されるデータＤａｔａは、ａビットのデジタルデータである。ａビットのデジタルデータは、ビット毎に１又は０の２値のデータで表される信号である。例えば、２ビットのデジタルデータであれば、００、０１、１０、１１で表されるデータである。
ラッチ回路３２２は、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、記憶したデータＤａｔａを、該ラッチ信号Ｗ＿ＬＡＴに従ってＤ／Ａコンバータ３２３に出力するフリップフロップ回路である。ラッチ回路３２２を備えることで、列選択ドライバ３２０は、任意のタイミングでデータの書き込みを行うことができる。
Ｄ／Ａコンバータ３２３は、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶｄａｔａに変換する機能を備えた回路である。例えば、Ｄ／Ａコンバータ３２３は、データＤａｔａのビット数が２ビットであれば、複数の電位Ｖ０乃至Ｖ３の４段階の電位のいずれかに変換してスイッチ回路３２４に出力する回路である。Ｄ／Ａコンバータ３２３を備えることで、列選択ドライバ３２０は、メモリセル２１に書き込むデータを、多値のデータに対応する電位とすることができる。
なおＤ／Ａコンバータ３２３から出力されるＶｄａｔａは、異なる電圧値で表されるデータである。例えば、２ビットのデータの場合、０．０Ｖ、０．４Ｖ、０．８Ｖ、１．２Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。
スイッチ回路３２４は、入力されるデータＶｄａｔａを配線ＣＬに与える機能、及び配線ＣＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶｄａｔａを配線ＣＬに与え、その後アナログスイッチをオフにすることで配線ＣＬを電気的に浮遊状態とする回路である。スイッチ回路３２４を備えることで、列選択ドライバ３２０は、データＶｄａｔａを配線ＣＬに与えた後、配線ＣＬを浮遊状態に保持することができる。
トランジスタ３２５は、初期化電圧Ｖｉｎｉｔｉａｌを配線ＣＬに与える機能、及び配線ＣＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で初期化電圧Ｖｉｎｉｔｉａｌを配線ＣＬに与え、その後配線ＣＬを電気的に浮遊状態とするスイッチである。トランジスタ３２５を備えることで、列選択ドライバ３２０は、初期化電圧Ｖｉｎｉｔｉａｌを配線ＣＬに与えた後、配線ＣＬを電気的に浮遊状態に保持することができる。なお、初期化電圧Ｖｉｎｉｔｉａｌは、例えば、図４における期間Ｔ１３や期間Ｔ３３において配線ＣＬに供給する電位として用いることができる。
トランジスタ３２６は、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅを配線ＣＬに与える機能、及び配線ＣＬを浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮによる制御でプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅを配線ＣＬに与え、その後配線ＣＬを電気的に浮遊状態とするスイッチである。トランジスタ３２６を備えることで、列選択ドライバ３２０は、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅを配線ＣＬに与えた後、配線ＣＬを電気的に浮遊状態に保持することができる。なお、トランジスタ３２６は省略することもできる。
＜コンピュータの構成例＞
図１２は、上記の記憶装置を有するコンピュータの構成例を示すブロック図である。
コンピュータ４００は、入力装置４１０、出力装置４２０、中央演算処理装置４３０、主記憶装置４４０を有する。
中央演算処理装置４３０は、制御回路４３１、演算回路４３２、記憶装置４３３及び記憶装置４３４を有する。
入力装置４１０は、コンピュータ４００に外部からデータを入力する機能を有する。
出力装置４２０は、コンピュータ４００から外部にデータを出力する機能を有する。
制御回路４３１は、入力装置４１０、出力装置４２０、主記憶装置４４０に、それらの装置を制御するための制御信号を出力する機能を有する。
演算回路４３２は、入力されたデータに対する演算を行う機能を有する。
記憶装置４３３は、演算回路４３２が計算等に用いるデータを保持するために用いられる。記憶装置４３３は、レジスタとしての機能を有する。
記憶装置４３４は主記憶装置４４０内の頻繁に使う情報をコピーするために用いられる。記憶装置４３４は、キャッシュメモリとしての機能を有する。
記憶装置４３４は、主記憶装置４４０よりも高速アクセスが可能であるため、中央演算処理装置４３０の処理速度が向上する。なお、主記憶装置の容量はキャッシュメモリの容量よりも大きく、キャッシュメモリの容量はレジスタの容量よりも大きい。また、キャッシュメモリ及びレジスタの動作は、主記憶装置の動作より高速である。図９における記憶装置３００は、記憶装置４３３、記憶装置４３４、又は主記憶装置４４０のいずれかに用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
なお、本発明の一態様に係るトランジスタは、実施の形態６で説明するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、またはｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を有することが好ましい。
＜トランジスタの構成例１＞
図１３（Ａ）乃至図１３（Ｃ）は、トランジスタ１４００ａの上面図および断面図である。図１３（Ａ）は上面図である。図１３（Ｂ）は、図１３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１３（Ｃ）は、図１３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ａのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ａは、基板１４５０と、基板１４５０上の絶縁膜１４０１と、絶縁膜１４０１上の導電膜１４１４と、導電膜１４１４を覆うように形成された絶縁膜１４０２と、絶縁膜１４０２上の絶縁膜１４０３と、絶縁膜１４０３上の絶縁膜１４０４と、絶縁膜１４０４上に、金属酸化物１４３１、金属酸化物１４３２の順で形成された積層と、金属酸化物１４３２の上面及び側面と接する導電膜１４２１と、同じく金属酸化物１４３２の上面及び側面と接する導電膜１４２３と、導電膜１４２１上の導電膜１４２２と、導電膜１４２３上の導電膜１４２４と、導電膜１４２２、導電膜１４２４上の絶縁膜１４０５と、金属酸化物１４３１、金属酸化物１４３２、導電膜１４２１乃至導電膜１４２４及び絶縁膜１４０５と接する金属酸化物１４３３と、金属酸化物１４３３上の絶縁膜１４０６と、絶縁膜１４０６上の導電膜１４１１と、導電膜１４１１上の導電膜１４１２と、導電膜１４１２上の導電膜１４１３と、導電膜１４１３を覆うように形成された絶縁膜１４０７と、絶縁膜１４０７上の絶縁膜１４０８を有する。なお、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３をまとめて、金属酸化物１４３０と呼称する。
金属酸化物１４３２は半導体であり、トランジスタ１４００ａのチャネルとしての機能を有する。
また、金属酸化物１４３１及び金属酸化物１４３２は、領域１４４１及び領域１４４２を有する。領域１４４１は、導電膜１４２１と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成され、領域１４４２は、導電膜１４２３と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成される。
領域１４４１、領域１４４２は低抵抗領域としての機能を有する。金属酸化物１４３１、金属酸化物１４３２は、領域１４４１を有することで、導電膜１４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物１４３１、金属酸化物１４３２は、領域１４４２を有することで、導電膜１４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜１４２１、導電膜１４２２は、トランジスタ１４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜１４２３、導電膜１４２４は、トランジスタ１４００ａのソース電極又はドレイン電極の他方としての機能を有する。
導電膜１４２２は導電膜１４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜１４２４は導電膜１４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２３の導電率の低下を防ぐことが可能になる。
導電膜１４１１乃至導電膜１４１３は、トランジスタ１４００ａの第１のゲート電極としての機能を有する。
導電膜１４１１、導電膜１４１３は、導電膜１４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４１２の導電率の低下を防ぐことが可能になる。
絶縁膜１４０６は、トランジスタ１４００ａの第１のゲート絶縁膜としての機能を有する。
導電膜１４１４は、トランジスタ１４００ａの第２のゲート電極としての機能を有する。
導電膜１４１１乃至導電膜１４１３と導電膜１４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜１４１４は、場合によっては省略してもよい。
絶縁膜１４０１乃至絶縁膜１４０４は、トランジスタ１４００ａの下地絶縁膜としての機能を有する。また、絶縁膜１４０２乃至絶縁膜１４０４は、トランジスタ１４００ａの第２のゲート絶縁膜としての機能も有する。
絶縁膜１４０５、１４０７、１４０８は、トランジスタ１４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
図１３（Ｃ）に示すように、金属酸化物１４３２の側面は、導電膜１４１１、１４１２に囲まれている。上記構成をとることで、導電膜１４１１の電界によって、金属酸化物１４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。金属酸化物１４３２の全体（バルク）にチャネルが形成されるため、ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
トランジスタ１４００ａにおいて、ゲート電極として機能する領域は、絶縁膜１４０５などに形成された開口部１４１５を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。
図１３（Ｂ）に示すように、導電膜１４１１と導電膜１４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜１４１１と導電膜１４２４は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ１４００ａの動作速度を低下させる原因になり得る。トランジスタ１４００ａは、絶縁膜１４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜１４０５は、比誘電率の低い材料からなることが好ましい。
図１４（Ａ）は、トランジスタ１４００ａの中央部を拡大したものである。図１４（Ａ）において、導電膜１４１１の底面が、絶縁膜１４０６及び金属酸化物１４３３を介して、金属酸化物１４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図１４（Ａ）において、導電膜１４２１と導電膜１４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図１４（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ１４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上かつ６０ｎｍ以下、好ましくは５ｎｍ以上かつ３０ｎｍ以下とすることが可能になる。
図１４（Ａ）において、導電膜１４２１及び導電膜１４２２の厚さの合計、又は、導電膜１４２３及び導電膜１４２４の厚さの合計を高さＨＳＤと表す。
絶縁膜１４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜１４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜１４２２と導電膜１４１１の間に形成される寄生容量、及び、導電膜１４２４と導電膜１４１１の間に形成される寄生容量の値は、絶縁膜１４０５の厚さに反比例する。例えば、絶縁膜１４０５の厚さを、絶縁膜１４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ１４００ａを高周波数で動作させることが可能になる。
以下、トランジスタ１４００ａの各構成要素について説明を行う。
［金属酸化物］
まず、金属酸化物１４３１乃至金属酸化物１４３３に適用可能な金属酸化物について説明を行う。
トランジスタ１４００ａは、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
金属酸化物１４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物１４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物１４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物１４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物１４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物１４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
金属酸化物１４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物１４３２のエネルギーギャップは、例えば、２．５ｅＶ以上かつ４．２ｅＶ以下、好ましくは２．８ｅＶ以上かつ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上かつ３．５ｅＶ以下とする。
金属酸化物１４３２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、金属酸化物１４３１および金属酸化物１４３３は、金属酸化物１４３２を構成する酸素以外の元素一種以上、または二種以上から構成される金属酸化物である。金属酸化物１４３２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物１４３１および金属酸化物１４３３が構成されるため、金属酸化物１４３１と金属酸化物１４３２との界面、および金属酸化物１４３２と金属酸化物１４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物１４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物１４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
また、金属酸化物１４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物１４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物１４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物１４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物１４３３は、金属酸化物１４３１と同種の金属酸化物を用いても構わない。
また、金属酸化物１４３１または金属酸化物１４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物１４３１または金属酸化物１４３３が酸化ガリウムであっても構わない。
次に、金属酸化物１４３１乃至金属酸化物１４３３の積層により構成される金属酸化物１４３０の機能およびその効果について、図１４（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１４（Ｂ）は、図１４（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１４（Ｂ）は、トランジスタ１４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
図１４（Ｂ）中、Ｅｃ１４０４、Ｅｃ１４３１、Ｅｃ１４３２、Ｅｃ１４３３、Ｅｃ１４０６は、それぞれ、絶縁膜１４０４、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３、絶縁膜１４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜１４０４と絶縁膜１４０６は絶縁体であるため、Ｅｃ１４０６とＥｃ１４０４は、Ｅｃ１４３１、Ｅｃ１４３２、およびＥｃ１４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物１４３２は、金属酸化物１４３１および金属酸化物１４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物１４３２として、金属酸化物１４３１および金属酸化物１４３３よりも電子親和力の０．０７ｅＶ以上かつ１．３ｅＶ以下、好ましくは０．１ｅＶ以上かつ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上かつ０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物１４３３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３のうち、電子親和力の大きい金属酸化物１４３２にチャネルが形成される。
このとき、電子は、金属酸化物１４３１、金属酸化物１４３３の中ではなく、金属酸化物１４３２の中を主として移動する。そのため、金属酸化物１４３１と絶縁膜１４０４との界面、あるいは、金属酸化物１４３３と絶縁膜１４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物１４３１、金属酸化物１４３３は、絶縁膜のように機能する。
金属酸化物１４３１と金属酸化物１４３２との間には、金属酸化物１４３１と金属酸化物１４３２との混合領域を有する場合がある。また、金属酸化物１４３２と金属酸化物１４３３との間には、金属酸化物１４３２と金属酸化物１４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物１４３１と金属酸化物１４３２の界面、あるいは、金属酸化物１４３２と金属酸化物１４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物１４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物１４３２の上面または下面（被形成面、ここでは金属酸化物１４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物１４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物１４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物１４３２のある深さにおいて、または、金属酸化物１４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
金属酸化物１４３２の酸素欠損を低減するために、例えば、絶縁膜１４０４に含まれる過剰酸素を、金属酸化物１４３１を介して金属酸化物１４３２まで移動させる方法などがある。この場合、金属酸化物１４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物１４３２の全体にチャネルが形成される。したがって、金属酸化物１４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物１４３２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、金属酸化物１４３３は薄いほど好ましい。金属酸化物１４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物１４３３は、チャネルの形成される金属酸化物１４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物１４３３は、ある程度の厚さを有することが好ましい。金属酸化物１４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物１４３３は、絶縁膜１４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、金属酸化物１４３１は厚く、金属酸化物１４３３は薄いことが好ましい。金属酸化物１４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物１４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物１４３１との界面からチャネルの形成される金属酸化物１４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物１４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、金属酸化物１４３２と金属酸化物１４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物１４３２と金属酸化物１４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、金属酸化物１４３２の水素濃度を低減するために、金属酸化物１４３１および金属酸化物１４３３の水素濃度を低減すると好ましい。金属酸化物１４３１および金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物１４３２の窒素濃度を低減するために、金属酸化物１４３１および金属酸化物１４３３の窒素濃度を低減すると好ましい。金属酸化物１４３１および金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物１４３１乃至金属酸化物１４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物１４３１、金属酸化物１４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上かつ６５０℃以下、好ましくは４５０℃以上かつ６００℃以下、さらに好ましくは５２０℃以上かつ５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物１４３１、金属酸化物１４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
上述の３層構造は一例である。例えば、金属酸化物１４３１または金属酸化物１４３３のない２層構造としても構わない。または、金属酸化物１４３１の上もしくは下、または金属酸化物１４３３上もしくは下に、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３として例示した半導体のいずれか一を有する４層構造としても構わない。または、金属酸化物１４３１の上、金属酸化物１４３１の下、金属酸化物１４３３の上、金属酸化物１４３３の下のいずれか二箇所以上に、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
［基板］
基板１４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１４５０として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板１４５０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可撓性基板である基板１４５０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可撓性基板である基板１４５０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板である基板１４５０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板１４５０として好適である。
［下地絶縁膜］
絶縁膜１４０１は、基板１４５０と導電膜１４１４を電気的に分離させる機能を有する。
絶縁膜１４０１又は絶縁膜１４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
また、絶縁膜１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
また、絶縁膜１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上かつ７００℃以下、または１００℃以上かつ５００℃以下の範囲が好ましい。
絶縁膜１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。
または、絶縁膜１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁膜１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１４０４の成膜を行えばよい。または、成膜後の絶縁膜１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁膜１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜１４０３は、絶縁膜１４０４に含まれる酸素が、導電膜１４１４に含まれる金属と結びつき、絶縁膜１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁膜１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ１４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜１４０２又は絶縁膜１４０３に設けることが好ましい。例えば、絶縁膜１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
［ゲート電極］
導電膜１４１１乃至導電膜１４１４して、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
［ソース電極、ドレイン電極］
導電膜１４２１乃至導電膜１４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜１４２１乃至導電膜１４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
［低抵抗領域］
領域１４４１、領域１４４２は、例えば、導電膜１４２１、導電膜１４２３が、金属酸化物１４３１、金属酸化物１４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１４４１、領域１４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１４４１、領域１４４２に含まれるキャリア密度が増加する。その結果、領域１４４１、領域１４４２が低抵抗化する。
［ゲート絶縁膜］
絶縁膜１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
また、絶縁膜１４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
また、例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
［層間絶縁膜、保護絶縁膜］
絶縁膜１４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜１４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜１４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁膜１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
絶縁膜１４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜１４０７に適用するのに好ましい。
絶縁膜１４０７は、スパッタリング法またはＣＶＤ法などにより酸素を含むプラズマを用いて成膜することで、絶縁膜１４０５、絶縁膜１４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜１４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物１４３０に到達し、金属酸化物１４３０の酸素欠損を低減することが可能になる。
図１５（Ａ）、図１５（Ｂ）は、絶縁膜１４０７を成膜する際に絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物１４３０に到達する様子を描いた模式図である。図１５（Ａ）は、図１３（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図１５（Ｂ）は、図１３（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
図１５（Ａ）、図１５（Ｂ）に示すように、絶縁膜１４０６の側面に添加された酸素が、絶縁膜１４０６の内部を拡散し、金属酸化物１４３０に到達する。また、絶縁膜１４０７と絶縁膜１４０５の界面近傍に、酸素を過剰に含む領域１４６１、領域１４６２及び領域１４６３が形成される場合がある。領域１４６１乃至１４６３に含まれる酸素は、絶縁膜１４０５、絶縁膜１４０４を経由し、金属酸化物１４３０に到達する。絶縁膜１４０５が酸化シリコンを含み、絶縁膜１４０７が酸化アルミニウムを含む場合、領域１４６１乃至１４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
絶縁膜１４０７は、酸素をブロックする機能を有し、酸素が絶縁膜１４０７より上方に拡散することを防ぐ。同様に、絶縁膜１４０３は、酸素をブロックする機能を有し、酸素が絶縁膜１４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が金属酸化物１４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上かつ１５０℃以下、好ましくは４０℃以上かつ１００℃以下とする。これにより、絶縁膜１４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
このように、金属酸化物１４３０は、絶縁膜１４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜１４０７として成膜することで、絶縁膜１４０５、絶縁膜１４０６に酸素を添加してもよい。
絶縁膜１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜１４０８は上記材料の積層であってもよい。
＜トランジスタの構成例２＞
図１３に示すトランジスタ１４００ａは、導電膜１４１４及び絶縁膜１４０２、絶縁膜１４０３を省略してもよい。その場合の例を図１６に示す。
図１６（Ａ）乃至図１６（Ｃ）は、トランジスタ１４００ｂの上面図および断面図である。図１６（Ａ）は上面図である。図１６（Ｂ）は、図１６（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１６（Ｃ）は、図１６（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｂのチャネル幅方向と呼ぶ場合がある。
図１３に示すトランジスタ１４００ａにおいて、導電膜１４２１、導電膜１４２３は、ゲート電極（導電膜１４１１乃至導電膜１４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１７に示す。
図１７（Ａ）乃至図１７（Ｃ）は、トランジスタ１４００ｃの上面図および断面図である。図１７（Ａ）は上面図である。図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１７（Ｃ）は、図１７（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｃのチャネル幅方向と呼ぶ場合がある。
図１７（Ｂ）のトランジスタ１４００ｃにおいて、ゲート電極と重なる部分の導電膜１４２１が薄膜化され、その上を導電膜１４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜１４２３が薄膜化され、その上を導電膜１４２４が覆っている。
トランジスタ１４００ｃは、図１７（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
＜トランジスタの構成例３＞
図１７に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、１４３２の幅を広げてもよい。その場合の例を図１８に示す。
図１８（Ａ）乃至図１８（Ｃ）は、トランジスタ１４００ｄの上面図および断面図である。図１８（Ａ）は上面図である。図１８（Ｂ）は、図１８（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１８（Ｃ）は、図１８（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｄのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｄは、図１８に示す構成にすることで、オン電流を増大させることが可能になる。
＜トランジスタの構成例４＞
図１７に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、金属酸化物１４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図１９に示す。
図１９（Ａ）乃至図１９（Ｃ）は、トランジスタ１４００ｅの上面図および断面図である。図１９（Ａ）は上面図である。図１９（Ｂ）は、図１９（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１９（Ｃ）は、図１９（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｅのチャネル幅方向と呼ぶ場合がある。
トランジスタ１４００ｅは、金属酸化物１４３１ａ、金属酸化物１４３２ａから成る第１のフィンと、金属酸化物１４３１ｂ、金属酸化物１４３２ｂから成る第２のフィンと、金属酸化物１４３１ｃ、金属酸化物１４３２ｃから成る第３のフィンと、を有している。
トランジスタ１４００ｅは、チャネルが形成される金属酸化物１４３２ａ乃至金属酸化物１４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
＜トランジスタの構成例５＞
図２０（Ａ）乃至図２０（Ｄ）は、トランジスタ１４００ｆの上面図および断面図である。図２０（Ａ）は、トランジスタ１４００ｆの上面図であり、図２０（Ｂ）は図２０（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２０（Ｃ）は一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ１４００ｆもトランジスタ１４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ１４００ｆでは、ゲート電極を構成する導電膜１４１２の側面に接して、絶縁膜１４０９が設けられている。絶縁膜１４０９および導電膜１４１２が絶縁膜１４０７に覆われている。絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。トランジスタ１４００ａと同様に、ゲート電極を導電膜１４１１乃至導電膜１４１３の積層としてもよい。
絶縁膜１４０６及び導電膜１４１２は、少なくとも一部が導電膜１４１４及び金属酸化物１４３２と重なる。導電膜１４１２のチャネル長方向の側面端部と絶縁膜１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜１４０６はトランジスタ１４００ｆのゲート絶縁膜として機能し、導電膜１４１２はトランジスタ１４００ｆのゲート電極として機能し、絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。
金属酸化物１４３２は、金属酸化物１４３３および絶縁膜１４０６を介して導電膜１４１２と重なる領域を有する。金属酸化物１４３１の外周が金属酸化物１４３２の外周と概略一致し、金属酸化物１４３３の外周が金属酸化物１４３１及び金属酸化物１４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周が金属酸化物１４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周が金属酸化物１４３３の外周より外側に位置してもよいし、金属酸化物１４３１の側面端部と、金属酸化物１４３３の側面端部とが概略一致する形状としてもよい。
図２０（Ｄ）に図２０（Ｂ）の部分拡大図を示す。図２０（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、１４６１ｂ、１４６１ｃ、１４６１ｄ及び１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂまたは領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
図２０（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電膜１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁膜１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁膜１４０９又は絶縁膜１４０６と接する。つまり、図２０（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁膜１４０７と絶縁膜１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電膜１４１２の側面端部より距離ｄだけ導電膜１４１２の内側に位置することが好ましい。このとき、絶縁膜１４０６の膜厚ｔ４０６および距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
このように、金属酸化物１４３０の導電膜１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００ｆのチャネル形成領域と低抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄおよび領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００ｆのオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２０（Ｄ）に示すように、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物１４３３上面から深くなるにしたがって、金属酸化物１４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電膜１４１２の内側の近くに位置する、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部と導電膜１４１２のチャネル長方向の側面端部との距離とする。
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電膜１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電膜１４１２と重なる領域に形成されることが好ましい。
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁膜１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁膜１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物１４３３は絶縁膜１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電膜１４１２と重なる領域）より、絶縁膜１４０７に含まれる元素の濃度が高い。
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ乃至１４６１ｅの低抵抗領域１４５１、１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、１４６１ｃを形成するためのドーパント、および低抵抗領域１４５１、１４５２に絶縁膜１４０７から添加される元素が該当する。
なおトランジスタ１４００ｆでは低抵抗領域１４５１、１４５２が形成される構成としているが、本実施の形態に示す半導体装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
＜トランジスタの構成例６＞
図２１（Ａ）及び図２１（Ｂ）は、トランジスタ１６８０の上面図および断面図である。図２１（Ａ）は上面図であり、図２１（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２１（Ｂ）に相当する。なお、図２１（Ａ）及び図２１（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図２１（Ｂ）に示すトランジスタ１６８０は、第１のゲートとして機能する導電膜１６８９と、第２のゲートとして機能する導電膜１６８８と、半導体１６８２と、ソース及びドレインとして機能する導電膜１６８３及び導電膜１６８４と、絶縁膜１６８１と、絶縁膜１６８５と、絶縁膜１６８６と、絶縁膜１６８７と、を有する。
導電膜１６８９は、絶縁表面上に設けられる。導電膜１６８９と、半導体１６８２とは、絶縁膜１６８１を間に挟んで、互いに重なる。また、導電膜１６８８と、半導体１６８２とは、絶縁膜１６８５、絶縁膜１６８６及び絶縁膜１６８７を間に挟んで、互いに重なる。また、導電膜１６８３及び導電膜１６８４は、半導体１６８２に、接続されている。
導電膜１６８９及び導電膜１６８８の詳細は、図１３に示す導電膜１４１１乃至導電膜１４１４の記載を参照すればよい。
導電膜１６８９と導電膜１６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６８０は、第２のゲート電極として機能する導電膜１６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜１６８８は、場合によっては省略してもよい。
半導体１６８２の詳細は、図１３に示す金属酸化物１４３２の記載を参照すればよい。また、半導体１６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電膜１６８３及び導電膜１６８４の詳細は、図１３に示す導電膜１４２１乃至１４２４の記載を参照すればよい。
絶縁膜１６８１の詳細は、図１３に示す絶縁膜１４０６の記載を参照すればよい。
なお、図２１（Ｂ）では、半導体１６８２、導電膜１６８３及び導電膜１６８４上に、順に積層された絶縁膜１６８５乃至絶縁膜１６８７が設けられている場合を例示しているが、半導体１６８２、導電膜１６８３及び導電膜１６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
半導体１６８２に酸化物半導体を用いた場合、絶縁膜１６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜１６８６を半導体１６８２上に直接設けると、絶縁膜１６８６の形成時に半導体１６８２にダメージが与えられる場合、図２１（Ｂ）に示すように、絶縁膜１６８５を半導体１６８２と絶縁膜１６８６の間に設けると良い。絶縁膜１６８５は、その形成時に半導体１６８２に与えるダメージが絶縁膜１６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体１６８２に与えられるダメージを小さく抑えつつ、半導体１６８２上に絶縁膜１６８６を直接形成することができるのであれば、絶縁膜１６８５は必ずしも設けなくとも良い。
例えば、絶縁膜１６８５及び絶縁膜１６８６として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁膜１６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜１６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜１６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体１６８２に侵入するのを防ぐことができる。半導体１６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜１６８７を用いることで、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
また、半導体１６８２に酸化物半導体を用いる場合、絶縁膜１６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態に示す半導体装置１０に適用可能なデバイスの構成例について、図２２乃至図２５を用いて説明を行う。
＜断面図１＞
図２２（Ａ）、図２２（Ｂ）は半導体装置１０の断面図の一部を示している。図２２（Ａ）は、半導体装置１０のメモリセル２１を構成するトランジスタのチャネル長方向の断面図を表している。また、図２２（Ｂ）は、半導体装置１０のメモリセル２１を構成するトランジスタのチャネル幅方向の断面図を表している。
図２２（Ａ）、図２２（Ｂ）に示す半導体装置１０は、下から順に、層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２を有している。
層Ｌ１は、基板１７００と、基板１７００に形成されたトランジスタＴｒＡと、素子分離層１７０１と、導電体１７１０、導電体１７１１などの複数の導電体を有する。
層Ｌ２は、配線１７３０、配線１７３１などの複数の配線を有する。
層Ｌ３は、導電体１７１２、導電体１７１３などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ４は、絶縁体１７０６と、トランジスタＴｒＢと、絶縁体１７０２と、絶縁体１７０３と、導電体１７１４、導電体１７１５などの複数の導電体を有する。
層Ｌ５は、配線１７３２、配線１７３３などの複数の配線を有する。
層Ｌ６は、導電体１７１６などの複数の導電体を有する。
層Ｌ７は、トランジスタＴｒＣと、絶縁体１７０４、絶縁体１７０５と、導電体１７１７などの複数の導電体を有する。
層Ｌ８は、配線１７３４、配線１７３５などの複数の配線を有する。
層Ｌ９は、導電体１７１８などの複数の導電体と、複数の配線（図示せず）を有する。
層Ｌ１０は、配線１７３６などの複数の配線を有する。
層Ｌ１１は、容量素子Ｃ１と、導電体１７１９などの複数の導電体とを有している。また、容量素子Ｃ１は、第１の電極１７５１と、第２の電極１７５２と、絶縁体１７５３と、を有している。
層Ｌ１２は、配線１７３７などの複数の配線を有している。
トランジスタＴｒＢ、トランジスタＴｒＣは、実施の形態４に示したＯＳトランジスタを適用することが好ましい。図２２（Ａ）、図２２（Ｂ）は、トランジスタＴｒＢ、トランジスタＴｒＣに、図１７（Ａ）乃至図１７（Ｃ）に示すトランジスタ１４００ｃを適用した例を示している。
トランジスタＴｒＡは、トランジスタＴｒＢ、トランジスタＴｒＣとは異なる半導体材料で形成されることが好ましい。図２２（Ａ）、図２２（Ｂ）では、トランジスタＴｒＡにＳｉトランジスタを適用した例を示している。
制御回路３０および読み出し回路４０は、層Ｌ１および層Ｌ２であることが好ましい。また、セルアレイ２０は、層Ｌ４乃至Ｌ１１であることが好ましい。なお、メモリセル２１が有する容量素子１０２は、層Ｌ１および層Ｌ２に設けず、層Ｌ１１に設ける構成としてもよい。また、回路３１のトランジスタ１１０や、回路４１のトランジスタ１２０をＯＳトランジスタとする場合、これらのＯＳトランジスタは層Ｌ４乃至層Ｌ７に設ける構成としてもよい。
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図２２（Ａ）、図２２（Ｂ）では、一例として、基板１７００に単結晶シリコンウェハを用いた例を示している。
図２４（Ａ）、図２４（Ｂ）を用いて、トランジスタＴｒＡの詳細について説明を行う。図２４（Ａ）にはトランジスタＴｒＡのチャネル長方向の断面図を示し、図２４（Ｂ）にはトランジスタＴｒＡのチャネル幅方向の断面図を示している。トランジスタＴｒＡは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
図２４（Ｂ）において、トランジスタＴｒＡはチャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＴｒＡは、ＦＩＮ型トランジスタに限定されず、図２５（Ａ）、図２５（Ｂ）に示すプレーナー型トランジスタを用いてもよい。図２５（Ａ）は、トランジスタＴｒＡのチャネル長方向の断面図を示し、図２５（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。図２５に示す符号は、図２４に示す符号と同一である。
図２２（Ａ）、図２２（Ｂ）において、絶縁体１７０２乃至絶縁体１７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒＢおよびトランジスタＴｒＣの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線１７３０乃至配線１７３７、及び、導電体１７１０乃至導電体１７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図２２において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
上記実施の形態に示すトランジスタ１０１にＯＳトランジスタを用いる場合、トランジスタ１０１は、層Ｌ４又は層Ｌ７に形成されることが好ましい。また、図８に示すように、メモリセル２１を積層する場合は、あるメモリセル２１が有するトランジスタ１０１を層Ｌ４に形成し、他のメモリセル２１が有するトランジスタ１０１を層Ｌ７に形成すればよい。
上記実施の形態に示すトランジスタ１１０またはトランジスタ１２０にＳｉトランジスタを用いる場合、当該トランジスタは層Ｌ１に形成されることが好ましい。
上記実施の形態に示すトランジスタ１１０またはトランジスタ１２０にＯＳトランジスタを用いる場合、当該トランジスタは層Ｌ４又は層Ｌ７に形成されることが好ましい。
上記実施の形態に示す容量素子１０２は、層Ｌ１１に形成されることが好ましい。
半導体装置１０の周辺に形成される駆動回路にＯＳトランジスタを用いる場合、当該ＯＳトランジスタは層Ｌ４または層Ｌ７に形成してもよい。
半導体装置１０の周辺に形成される駆動回路にＳｉトランジスタを用いる場合、当該Ｓｉトランジスタは層Ｌ１に形成してもよい。
半導体装置１０は、図２２に示す構成にすることで、占有面積を小さくし、メモリセルを高集積化することが可能になる。
上記実施の形態に示す半導体装置１０を図２２（Ａ）、図２２（Ｂ）の構造として適用する場合、図２２（Ａ）、図２２（Ｂ）に図示しているトランジスタ（ＴｒＡ、ＴｒＢ、ＴｒＣ）の数、また容量素子（Ｃ１）の数に過不足が生じる場合がある。この場合、層Ｌ４、層Ｌ７、層Ｌ１１の数を増減する、また同じ層内で素子を追加する、などといったように図２２（Ａ）、図２２（Ｂ）の構造を適宜変更すればよい。
＜断面図２＞
半導体装置１０は、半導体装置１０が有する全てのＯＳトランジスタを、同一の層に形成してもよい。その場合の例を、図２３（Ａ）、図２３（Ｂ）に示す。図２２と同様に、図２３（Ａ）は半導体装置１０のメモリセル２１を構成するトランジスタのチャネル長方向の断面図を表し、図２３（Ｂ）は半導体装置１０のメモリセル２１を構成するトランジスタのチャネル幅方向の断面図を表している。
図２３（Ａ）、図２３（Ｂ）は、層Ｌ６乃至Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図２２（Ａ）、図２２（Ｂ）に示す断面図と相違する。図２３（Ａ）、図２３（Ｂ）のその他の詳細は、図２２（Ａ）、図２２（Ｂ）の記載を参酌する。
上記実施の形態に示すトランジスタ１０１は、層Ｌ４に形成されることが好ましい。
上記実施の形態に示すトランジスタ１１０またはトランジスタ１２０にＳｉトランジスタを用いる場合、当該トランジスタは層Ｌ１に形成されることが好ましい。
上記実施の形態に示すトランジスタ１１０またはトランジスタ１２０にＯＳトランジスタを用いる場合、当該トランジスタは層Ｌ４に形成されることが好ましい。
上記実施の形態に示す容量素子１０２は、層Ｌ１１に形成されることが好ましい。
半導体装置１０の周辺に形成される駆動回路をＯＳトランジスタで形成する場合、当該ＯＳトランジスタは層Ｌ４に形成してもよい。
半導体装置１０の周辺に形成される駆動回路をＳｉトランジスタで形成する場合、当該Ｓｉトランジスタは層Ｌ１に形成してもよい。
半導体装置１０は、図２３（Ａ）、図２３（Ｂ）に示す構成にすることで、製造工程を単純化することが可能になる。
なお、上記実施の形態に示す半導体装置１０を図２３（Ａ）、図２３（Ｂ）の構造として適用する場合、図２３（Ａ）、図２３（Ｂ）に図示しているトランジスタ（ＴｒＡ、ＴｒＢ、ＴｒＣ）の数、また容量素子（Ｃ１）の数に過不足が生じる場合がある。この場合、層Ｌ４、層Ｌ１１の数を増減する、また同じ層内で素子を追加する、などといったように図２３（Ａ）、図２３（Ｂ）の構造を適宜変更すればよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜ＣＡＡＣ−ＯＳ膜＞
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
なお、本明細書等において、酸化物半導体が実質的に高純度真性であるという場合、酸化物半導体のキャリア密度が、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、より好ましくは１×１０１０個／ｃｍ３未満であり、且つ、１×１０−９個／ｃｍ３以上であることを指す。また、高純度真性または実質的に高純度真性である酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
＜微結晶酸化物半導体膜＞
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、上記実施の形態で説明した半導体装置１０を構成する絶縁層、導電層、半導体層等の成膜方法について説明する。
半導体装置を構成する絶縁層、導電層、半導体層等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図２６、図２７を用いて説明する。
＜電子部品＞
図２６（Ａ）では上記実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態に示すトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図２６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図２６（Ｂ）に示す。図２６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２６（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図２６（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。
＜電子機器＞
次に上述した電子部品を適用した電子機器について説明する。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図２７に示す。
図２７（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロホン５２０５、スピーカ５２０６、操作キー５２０７、スタイラス５２０８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図２７（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図２７（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図２７（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。
図２７（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
図２７（Ｆ）は乗用車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。本発明の一態様にかかる半導体装置は、乗用車の各種集積回路に用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置または記憶装置を備えることができるＲＦタグの使用例について図２８を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２８（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２８（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２８（Ｃ）参照）、乗り物類（自転車等、図２８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２８（Ｅ）、図２８（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施例）
本実施例では、上記実施の形態で用いることができるＯＳトランジスタの特性の測定結果について説明する。
＜温度特性＞
まず、ＯＳトランジスタとＳｉトランジスタの温度特性を測定した。図２９（Ａ）に、ＯＳトランジスタのゲート電圧ＶＧ−ドレイン電流ＩＤ特性、及びゲート電圧ＶＧ−電界効果移動度μＦＥ特性の温度依存性の測定結果を示す。また、図２９（Ｂ）に、Ｓｉトランジスタのゲート電圧ＶＧ−ドレイン電流ＩＤ特性、及びゲート電圧ＶＧ−電界効果移動度μＦＥ特性の温度依存性の測定結果を示す。なお、図２９（Ａ）、（Ｂ）においては、−２５℃、５０℃、１５０℃の温度での各電気特性の測定結果を示している。また、ドレイン電圧ＶＤは１Ｖとしている。
なお、図２９（Ａ）に示すＯＳトランジスタの電気特性は、チャネル長Ｌ＝０．４５μｍ、チャネル幅Ｗ＝１０μｍ、ゲート絶縁層の酸化膜の膜厚Ｔｏｘ＝２０ｎｍとしたときのグラフである。また、図２９（Ｂ）に示すＳｉトランジスタの電気特性は、Ｌ＝０．３５μｍ、Ｗ＝１０μｍ、Ｔｏｘ＝２０ｎｍとしたときのグラフである。
ＯＳトランジスタの酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物で作製し、Ｓｉトランジスタは、シリコンウェハから作製した。
図２９（Ａ）、（Ｂ）より、ＯＳトランジスタにおいて、立ち上がりゲート電圧の温度依存性は小さいことがわかる。また、ＯＳトランジスタのオフ電流が温度によらず測定下限（Ｉ０）以下であるが、Ｓｉトランジスタのオフ電流は、温度依存性が大きい。図２９（Ｂ）の測定結果は、１５０℃では、Ｓｉトランジスタはオフ電流が上昇し、電流オン／オフ比が十分に大きくならないことを示している。
図２９（Ａ）、（Ｂ）のグラフから、ＯＳトランジスタで本発明の一態様に係る半導体装置を構成することで、１５０℃以上の温度下においても、動作させることができる。そのため、耐熱性に優れた半導体装置を実現することができる。
＜耐圧性＞
次に、ＯＳトランジスタと、Ｓｉトランジスタの耐圧性に関する測定を行った。図３０に、ＳｉトランジスタとＯＳトランジスタのＶＤ−ＩＤ特性の測定結果を示す。図３０では、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。なお、ゲート電圧は、２Ｖとしている。
図３０に示すようにＳｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して２６Ｖ程度までアバランシェブレークダウンが起きずに定電流を流すことができるのがわかる。
図３１（Ａ）に、ゲート電圧を変化させた際の、ＯＳトランジスタのＶＤ−ＩＤ特性の測定結果を示す。また、図３１（Ｂ）では、ゲート電圧を変化させた際の、ＳｉトランジスタのＶＤ−ＩＤ特性の測定結果を示す。なお、ＳｉトランジスタとＯＳトランジスタとについて同じ条件での耐圧を比較するために、共にチャネル長を０．９μｍとし、チャネル幅を１０μｍとし、酸化シリコンを用いたゲート絶縁膜の膜厚を２０ｎｍとしている。また、図３１（Ａ）のＯＳトランジスタでは、ゲート電圧を０．１Ｖ、２．０６Ｖ、４．０２Ｖ、５．９８Ｖ、７．９４Ｖと変化させて測定を行った。また、図３１（Ｂ）のＳｉトランジスタでは、ゲート電圧を０．１Ｖ、１．２８Ｖ、２．４６Ｖ、３．６４Ｖ、４．８２Ｖと変化させて測定を行った。
図３１（Ａ）、（Ｂ）に示すように、Ｓｉトランジスタでは、ドレイン電圧の増加に対して４Ｖ乃至５Ｖ程度でアバランシェブレークダウンが起こるのに対して、ＯＳトランジスタでは、ドレイン電圧の増加に対して９Ｖ程度ではアバランシェブレークダウンが起きずに定電流を流すことができていることが分かる。
図３０、図３１から、ＯＳトランジスタはＳｉトランジスタと比べて耐圧が高いことが分かる。そのため、本発明の一態様に係るメモリセル２１にＯＳトランジスタを用いることにより、ノードＳＮが取りうる電圧の範囲を広げることができる。
１０ 半導体装置
２０ セルアレイ
２１ メモリセル
３０ 制御回路
３１ 回路
４０ 読み出し回路
４１ 回路
５０ 容量
１０１ トランジスタ
１０２ 容量素子
１１０ トランジスタ
１２０ トランジスタ
３００ 記憶装置
３１０ 行選択ドライバ
３１１ デコーダ
３１２ 制御回路
３１３ 制御回路
３２０ 列選択ドライバ
３２１ デコーダ
３２２ ラッチ回路
３２３ Ｄ／Ａコンバータ
３２４ スイッチ回路
３２５ トランジスタ
３２６ トランジスタ
４００ コンピュータ
４１０ 入力装置
４２０ 出力装置
４３０ 中央演算処理装置
４３１ 制御回路
４３２ 演算回路
４３３ 記憶装置
４３４ 記憶装置
４４０ 主記憶装置
１４００ａ トランジスタ
１４００ｂ トランジスタ
１４００ｃ トランジスタ
１４００ｄ トランジスタ
１４００ｅ トランジスタ
１４００ｆ トランジスタ
１４０１ 絶縁膜
１４０２ 絶縁膜
１４０３ 絶縁膜
１４０４ 絶縁膜
１４０５ 絶縁膜
１４０６ 絶縁膜
１４０７ 絶縁膜
１４０８ 絶縁膜
１４０９ 絶縁膜
１４１１ 導電膜
１４１２ 導電膜
１４１３ 導電膜
１４１４ 導電膜
１４１５ 開口部
１４２１ 導電膜
１４２２ 導電膜
１４２３ 導電膜
１４２４ 導電膜
１４３０ 金属酸化物
１４３１ 金属酸化物
１４３１ａ 金属酸化物
１４３１ｂ 金属酸化物
１４３１ｃ 金属酸化物
１４３２ 金属酸化物
１４３２ａ 金属酸化物
１４３２ｂ 金属酸化物
１４３２ｃ 金属酸化物
１４３３ 金属酸化物
１４４１ 領域
１４４２ 領域
１４５０ 基板
１４５１ 低抵抗領域
１４５２ 低抵抗領域
１４６１ 領域
１４６１ａ 領域
１４６１ｂ 領域
１４６１ｃ 領域
１４６１ｄ 領域
１４６１ｅ 領域
１４６２ 領域
１４６３ 領域
１６８０ トランジスタ
１６８１ 絶縁膜
１６８２ 半導体
１６８３ 導電膜
１６８４ 導電膜
１６８５ 絶縁膜
１６８６ 絶縁膜
１６８７ 絶縁膜
１６８８ 導電膜
１６８９ 導電膜
１７００ 基板
１７０１ 素子分離層
１７０２ 絶縁体
１７０３ 絶縁体
１７０４ 絶縁体
１７０５ 絶縁体
１７０６ 絶縁体
１７１０ 導電体
１７１１ 導電体
１７１２ 導電体
１７１３ 導電体
１７１４ 導電体
１７１５ 導電体
１７１６ 導電体
１７１７ 導電体
１７１８ 導電体
１７１９ 導電体
１７３０ 配線
１７３１ 配線
１７３２ 配線
１７３３ 配線
１７３４ 配線
１７３５ 配線
１７３６ 配線
１７３７ 配線
１７５１ 電極
１７５２ 電極
１７５３ 絶縁体
１７９０ ゲート電極
１７９２ ウェル
１７９３ チャネル形成領域
１７９４ 低濃度不純物領域
１７９５ 高濃度不純物領域
１７９６ 導電性領域
１７９７ ゲート絶縁膜
１７９８ 側壁絶縁層
１７９９ 側壁絶縁層
４０００ ＲＦタグ
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
５２０１ 筐体
５２０２ 筐体
５２０３ 表示部
５２０４ 表示部
５２０５ マイクロホン
５２０６ スピーカ
５２０７ 操作キー
５２０８ スタイラス
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 車体
５７０２ 車輪
５７０３ ダッシュボード
５７０４ ライト
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (3)

  1. 第１のトランジスタ及び容量素子を有するメモリセルと、第２のトランジスタと、を有し、
    前記メモリセルに書き込むデータは、２ビット以上のデータであり、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記容量素子の一方の電極と電気的に接続され、
    前記容量素子の他方の電極は、第２の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
    前記メモリセルへのデータの書き込み動作は、
    前記第２の配線に、前記メモリセルに書き込むデータに応じた第１の電位を供給する第１の動作と、
    前記第１の動作の後、前記第１のトランジスタをオン状態とすることにより、前記容量素子の一方の電極に所定の電位を供給する第２の動作と、
    前記第２の動作の後、前記第１のトランジスタをオフ状態とし、前記第２の配線の電位を前記第１の電位から第２の電位に変化させることにより、前記容量素子の一方の電極の電位を前記第１の電位に応じた第３の電位とする第３の動作と、を有し、
    前記メモリセルからデータを読み出す動作は、
    前記第３の動作の後、前記第１の配線を浮遊状態にする第４の動作と、
    前記第４の動作の後、前記第１のトランジスタをオン状態とすることにより、前記第１の配線の電位を前記第３の電位に応じた第４の電位とし、前記第３の配線の電位を前記第４の電位に応じた電位とする第５の動作と、を有し、
    前記第５の動作の際に、前記第２の配線の電位を順次変化させる半導体装置。
  2. 請求項１において、
    前記メモリセルは、前記第２のトランジスタ上に積層されている半導体装置。
  3. 請求項１または２において、
    前記容量素子の容量値は、前記第１の配線に付加された寄生容量の容量値よりも大きい半導体装置。
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