TWI559683B - 半導體積體電路 - Google Patents

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Description

半導體積體電路
揭示之發明的一個實施例係關於包含氧化物半導體層的半導體積體電路。
例如中央處理單元(CPU)等訊號處理單元視所想要的用途而在結構上變化。訊號處理電路通常具有用以儲存資料或程式的主記憶體及例如暫存器及快取記憶體等其它記憶體電路。暫存器具有暫時固持資料以執行算術處理或、保持程式執行狀態、等等功能。提供位於算術單元與主記憶體之間的快取記憶體，以降低對低速主記憶體的存取並且使算術處理加速。
使用鎖存電路作為包含在暫存器中的電路(請參考專利文獻1)。關於鎖存電路的具體配置之實例，舉例而言，可為包含二個時脈式(clocked)反相器及一個反相器的鎖存電路。
包含鐵電電容器的鎖存電路是已知的(請參見專利文獻1)。
〔參考文獻〕 〔專利文獻〕
〔專利文獻1〕日本公開專利申請號2005-236355
在鎖存電路中高位準參考電位的電源電位Vx與低位準參考電位(例如，接地電位GND)之間有多個漏電流路徑。因此，當鎖存電路係處於待命狀態時，耗電高。
慮及上述問題，揭示的發明之一個實施例的目的是降低記憶體裝置中的耗電。
揭示的發明之一個實施例的另一目的是降低記憶體裝置的面積。
此外，揭示的發明之一個實施例的另一目的是降低包含在記憶體裝置中的電晶體數目。
揭示的發明之一個實施例的記憶體裝置包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、及第九電晶體。
使用通道形成在氧化物半導體層中的電晶體(氧化物半導體電晶體)作為第一電晶體及第二電晶體。氧化物半導體電晶體具有非常小的漏電流(也稱為關閉狀態電流)之優點。注意，氧化物半導體電晶體是n通道電晶體。
舉例而言，使用通道形成在矽層中的電晶體(矽電晶體)作為第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、及第九電晶體。使用p通道電晶體作為第三電晶體、第四電晶體、第五電晶體、及第六電晶體。使用n通道電晶體作為第七電晶體、第八電晶體、及第九電晶體。
第一電晶體的閘極被供予其相位是時脈訊號CLK的 相位的反相之訊號CLKB且係電連接至第二電晶體的閘極。第一電晶體的源極和汲極的其中之一被供予輸入訊號A。第一電晶體的源極和汲極中之另一者係電連接至第七電晶體的閘極。注意，第一電晶體的源極和汲極中之另一者與第七電晶體的閘極之間的連接部是節點M1。
第二電晶體的閘極被供予其相位是時脈訊號CLK的相位的反相之訊號CLKB且電連接至第一電晶體的閘極。第二電晶體的源極和汲極的其中之一被供予訊號AB，訊號AB的相位是輸入訊號A的相位的反相。第二電晶體的源極和汲極中之另一者係電連接至第八電晶體的閘極。注意，第二電晶體的源極和汲極中之另一者與第八電晶體的閘極之間的連接部是節點M2。
第三電晶體的閘極被供予時脈訊號CLK。第三電晶體的源極和汲極的其中之一被供予電源電位且係電連接至第四電晶體的源極和汲極的其中之一、第五電晶體的源極和汲極的其中之一、以及第六電晶體的源極和汲極的其中之一。第三電晶體的源極和汲極中之另一者輸出輸出訊號OUT2。第三電晶體的源極和汲極中之另一者係電連接至第四電晶體的源極和汲極中之另一者、第五電晶體的閘極、以及第七電晶體的源極和汲極的其中之一。
第四電晶體的閘極輸出輸出訊號OUT1。第四電晶體的閘極係電連接至第五電晶體的源極和汲極中之另一者、第六電晶體的源極和汲極中之另一者、以及第八電晶體的源極和汲極的其中之一。第四電晶體的源極和汲極的其中 之一被供予電源電位且係電連接至第三電晶體的源極和汲極的其中之一、第五電晶體的源極和汲極的其中之一、以及第六電晶體的源極和汲極的其中之一。第四電晶體的源極和汲極中之另一者輸出輸出訊號OUT2。第四電晶體的源極和汲極中之另一者係電連接至第三電晶體的源極和汲極中之另一者、第五電晶體的閘極、以及第七電晶體的源極和汲極的其中之一。
第五電晶體的閘極輸出輸出訊號OUT2。第五電晶體的閘極係電連接至第三電晶體的源極和汲極中之另一者、第四電晶體的源極和汲極中之另一者、以及第七電晶體的源極和汲極的其中之一。第五電晶體的源極和汲極的其中之一被供予電源電位且係電連接至第三電晶體的源極和汲極的其中之一、第四電晶體的源極和汲極的其中之一、以及第六電晶體的源極和汲極的其中之一。第五電晶體的源極和汲極中之另一者輸出輸出訊號OUT1。第五電晶體的源極和汲極中之另一者係電連接至第四電晶體的閘極、第六電晶體的源極和汲極中之另一者、以及第八電晶體的源極和汲極的其中之一。
第六電晶體的閘極被供予時脈訊號CLK。第六電晶體的源極和汲極的其中之一被供予電源電位且係電連接至第三電晶體的源極和汲極的其中之一、第四電晶體的源極和汲極的其中之一、以及第五電晶體的源極和汲極的其中之一。第六電晶體的源極和汲極中之另一者輸出輸出訊號OUT1。第六電晶體的源極和汲極中之另一者係電連接至 第四電晶體的閘極、第五電晶體的源極和汲極中之另一者、以及第八電晶體的源極和汲極的其中之一。
第七電晶體的閘極電連接至第一電晶體的源極和汲極中之另一者。第七電晶體的源極和汲極的其中之一輸出輸出訊號OUT2。第七電晶體的源極和汲極的其中之一係電連接至第三電晶體的源極和汲極中之另一者、第四電晶體的源極和汲極中之另一者、以及第五電晶體的閘極。第七電晶體的源極和汲極中之另一者係電連接至第八電晶體的源極和汲極中之另一者、以及第九電晶體的源極和汲極的其中之一。
第八電晶體的閘極係電連接至第二電晶體的源極和汲極中之另一者。第八電晶體的源極和汲極的其中之一輸出輸出訊號OUT1。第八電晶體的源極和汲極的其中之一係電連接至第四電晶體的閘極、第五電晶體的源極和汲極中之另一者、以及第六電晶體的源極和汲極中之另一者。第八電晶體的源極和汲極中之另一者係電連接至第七電晶體的源極和汲極中之另一者、以及第九電晶體的源極和汲極的其中之一。
第九電晶體的閘極被供予時脈訊號CLK。第九電晶體的源極和汲極的其中之一係電連接至第七電晶體的源極和汲極中之另一者以及第八電晶體的源極和汲極中之另一者。第九電晶體的源極和汲極中之另一者被供予低位準參考電位(例如，接地電位GND)。
在記憶體裝置中，在高位準參考電位之電源電位與低 位準參考電位之間僅有一漏電流路徑。因此，當記憶體裝置係處於待命狀態時，耗電降低。
揭示的發明之一個實施例的記憶體裝置包含第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、及第九電晶體。
舉例而言，使用氧化物半導體電晶體作為第一電晶體及第二電晶體。
舉例而言，使用矽電晶體作為第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、及第九電晶體。使用n通道電晶體作為第三電晶體、第四電晶體、第五電晶體、及第六電晶體。使用p通道電晶體作為第七電晶體、第八電晶體、及第九電晶體。
第一電晶體的閘極被供予時脈訊號CLK且係電連接至第二電晶體的閘極。第一電晶體的源極和汲極的其中之一被供予輸入訊號A。第一電晶體的源極和汲極中之另一者係電連接至第七電晶體的閘極。注意，第一電晶體的源極和汲極中之另一者與第七電晶體的閘極之間的連接部是節點M3。
第二電晶體的閘極被供予時脈訊號CLK且係電連接至第一電晶體的閘極。第二電晶體的源極和汲極的其中之一被供予訊號AB，訊號AB的相位是輸入訊號A的相位的反相。第二電晶體的源極和汲極中之另一者係電連接至第八電晶體的閘極。注意，第二電晶體的源極和汲極中之 另一者與第八電晶體的閘極之間的連接部是節點M4。
第三電晶體的閘極被供予時脈訊號CLK。第三電晶體的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第四電晶體的源極和汲極的其中之一、第五電晶體的源極和汲極的其中之一、以及第六電晶體的源極和汲極的其中之一。第三電晶體的源極和汲極中之另一者輸出輸出訊號OUT2。第三電晶體的源極和汲極中之另一者係電連接至第四電晶體的源極和汲極中之另一者、第五電晶體的閘極、以及第七電晶體的源極和汲極的其中之一。
第四電晶體的閘極輸出輸出訊號OUT1。第四電晶體的閘極電連接至第五電晶體的源極和汲極中之另一者、第六電晶體的源極和汲極中之另一者、以及第八電晶體的源極和汲極的其中之一。第四電晶體的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第三電晶體的源極和汲極的其中之一、第五電晶體的源極和汲極的其中之一、以及第六電晶體的源極和汲極的其中之一。第四電晶體的源極和汲極中之另一者輸出輸出訊號OUT2。第四電晶體的源極和汲極中之另一者係電連接至第三電晶體的源極和汲極中之另一者、第五電晶體的閘極、以及第七電晶體的源極和汲極的其中之一。
第五電晶體的閘極輸出輸出訊號OUT2。第五電晶體的閘極係電連接至第三電晶體的源極和汲極中之另一者、第四電晶體的源極和汲極中之另一者、以及第七電晶體的 源極和汲極的其中之一。第五電晶體的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第三電晶體的源極和汲極的其中之一、第四電晶體的源極和汲極的其中之一、以及第六電晶體的源極和汲極的其中之一。第五電晶體的源極和汲極中之另一者輸出輸出訊號OUT1。第五電晶體的源極和汲極中之另一者係電連接至第四電晶體的閘極、第六電晶體的源極和汲極中之另一者、以及第八電晶體的源極和汲極的其中之一。
第六電晶體的閘極被供予時脈訊號CLK。第六電晶體的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第三電晶體的源極和汲極的其中之一、第四電晶體的源極和汲極的其中之一、以及第五電晶體的源極和汲極的其中之一。第六電晶體的源極和汲極中之另一者輸出輸出訊號OUT1。第六電晶體的源極和汲極中之另一者係電連接至第四電晶體的閘極、第五電晶體的源極和汲極中之另一者、以及第八電晶體的源極和汲極的其中之一。
第七電晶體的閘極係電連接至第一電晶體的源極和汲極中之另一者。第七電晶體的源極和汲極的其中之一輸出輸出訊號OUT2。第七電晶體的源極和汲極的其中之一係電連接至第三電晶體的源極和汲極中之另一者、第四電晶體的源極和汲極中之另一者、以及第五電晶體的閘極。第七電晶體的源極和汲極中之另一者係電連接至第八電晶體的源極和汲極中之另一者、以及第九電晶體的源極和汲極 的其中之一。
第八電晶體的閘極係電連接至第二電晶體的源極和汲極中之另一者。第八電晶體的源極和汲極的其中之一輸出輸出訊號OUT1。第八電晶體的源極和汲極的其中之一係電連接至第四電晶體的閘極、第五電晶體的源極和汲極中之另一者、以及第六電晶體的源極和汲極中之另一者。第八電晶體的源極和汲極中之另一者係電連接至第七電晶體的源極和汲極中之另一者、以及第九電晶體的源極和汲極的其中之一。
第九電晶體的閘極被供予時脈訊號CLK。第九電晶體的源極和汲極的其中之一係電連接至第七電晶體的源極和汲極中之另一者以及第八電晶體的源極和汲極中之另一者。第九電晶體的源極和汲極中之另一者被供予電源電位。
在記憶體裝置中，在高位準參考電位之電源電位與低位準參考電位之間僅有一漏電流路徑。因此，當記憶體裝置係處於待命狀態時，耗電降低。
此外，氧化物半導體電晶體與矽電晶體彼此重疊，以使記憶體裝置的面積降低。
此外，包含於記憶體裝置中的電晶體的數目為九個，小於習知的記憶體裝置中的電晶體的數目。根據揭示的發明的一個實施例，包含在記憶胞中的電晶體的數目降低。
注意，根據揭示的發明的一個實施例之記憶體裝置是包含氧化物半導體或矽的半導體裝置。
揭示的發明的一個實施例是包含比較器、第一記憶體部、第二記憶體部、及輸出電位決定器的半導體積體電路，比較器比較第一輸出訊號的電位與第二輸出訊號的電位，第一記憶體部包含通道形成區形成在氧化物半導體層中的第一氧化物半導體電晶體、以及通道形成區形成在矽層中的第一矽電晶體，第二記憶體部包含第二氧化物半導體電晶體以及第二矽電晶體，輸出電位決定器決定第一輸出訊號的電位及第二輸出訊號的電位。第一氧化物半導體電晶體的源極和汲極的其中之一係電連接至第一矽電晶體的閘極。第二氧化物半導體電晶體的源極和汲極的其中之一係電連接至第二矽電晶體的閘極。第一輸出訊號從比較器及第一記憶體部輸出。第二輸出訊號從比較器及第二記憶體部而被輸出。
根據揭示的發明的一個實施例，比較器係連接至高位準電源電位並且輸出電位決定器係連接至低位準參考電位。
根據揭示的發明的一個實施例，第一矽電晶體及第二矽電晶體是n通道電晶體。
根據揭示的發明的一個實施例，比較器係連接至低位準參考電位並且輸出電位決定器係連接至高位準電源電位。
根據揭示的發明的一個實施例，第一矽電晶體及第二矽電晶體是p通道電晶體。
揭示的發明的一個實施例包含連接至第一氧化物半導 體電晶體的源極和汲極的其中之一及第一矽電晶體的閘極的第一儲存電容器、以及連接至第二氧化物半導體電晶體的源極和汲極的其中之一及第二矽電晶體的閘極的第二儲存電容器。
根據揭示的發明的一個實施例，第一氧化物半導體電晶體及第二氧化物半導體電晶體分別與第一矽電晶體及第二矽電晶體重疊。
揭示的發明的一個實施例是包含比較器、第一記憶體部、第二記憶體部、及輸出電位決定器的半導體積體電路，比較器係連接至高位準參考電位以及比較第一輸出訊號的電位與第二輸出訊號的電位，第一記憶體部包含通道形成區形成在氧化物半導體層中的第一氧化物半導體電晶體、以及第二氧化物半導體電晶體，第二記憶體部包含第三氧化物半導體電晶體以及第四氧化物半導體電晶體，輸出電位決定器係連接至低位準參考電位以及決定第一輸出訊號的電位及第二輸出訊號的電位。第一氧化物半導體電晶體的源極和汲極的其中之一係電連接至第二氧化物半導體電晶體的閘極。第三氧化物半導體電晶體的源極和汲極的其中之一係電連接至第四氧化物半導體電晶體的閘極。第一輸出訊號從比較器及第一記憶體部而被輸出。第二輸出訊號從比較器及第二記憶體部而被輸出。
揭示的發明的一個實施例包含連接至第一氧化物半導體電晶體的源極和汲極的其中之一及第二氧化物半導體電晶體的閘極的第一儲存電容器、以及連接至第三氧化物半 導體電晶體的源極和汲極的其中之一及第四氧化物半導體電晶體的閘極的第二儲存電容器。
根據揭示的發明的一個實施例，比較器包含四個電晶體。
根據揭示的發明的一個實施例，包含在比較器中的每一個電晶體是p通道矽電晶體。
根據揭示的發明的一個實施例，包含在比較器中的每一個電晶體是n通道矽電晶體。
根據揭示的發明的一個實施例，包含在比較器中的每一個電晶體是氧化物半導體電晶體。
根據揭示的發明的一個實施例，輸出電位決定器包含一個電晶體。
根據揭示的發明的一個實施例，包含在輸出電位決定器中的電晶體是n通道矽電晶體。
根據揭示的發明的一個實施例，包含在輸出電位決定器中的電晶體是氧化物半導體電晶體。
根據揭示的發明的一個實施例，包含在輸出電位決定器中的電晶體是p通道矽電晶體。
根據揭示的發明的一個實施例，記憶體裝置中的耗電降低。
根據揭示的發明的一個實施例，記憶體裝置的面積降低。
根據揭示的發明的一個實施例，包含在記憶體裝置中的電晶體的數目降低。
於下，將參考附圖，詳述本說明書中所揭示的發明的實施例。注意，可以以各種不同的模式來執行本說明書中所揭示的發明，習於此技藝者清楚可知，在不悖離本發明的精神及範圍之下，本說明書中所揭示的發明之模式及細節可以以各種方式來做變化。因此，本發明不應被解釋成侷限於實施例的說明。注意，在下述所示的圖式中，相同部份或具有類似功能的部份以相同的代號表示，且不重複其說明。
注意，在本說明書中所揭示的發明中，半導體裝置一般意指藉由使用半導體特性而起作用的裝置，且依其類別包含包括電子電路的電力裝置、顯示裝置、發光裝置、等等以及安裝有電力裝置的電子設備。
注意，為了易於瞭解，在某些情況中，圖式等中所示的每一個結構的位置、尺寸、範圍、等等未準確地予以表示。因此，揭示的發明不侷限於圖式等中揭示的位置、尺寸、範圍、等等。
在本說明書中，為了避免元件之間的混淆，使用例如「第一」、「第二」、及「第三」等序數，這些名詞並非意指元件數目的限定。
[實施例1] <記憶體裝置的結構>
圖1是根據本實施例的記憶體裝置的方塊圖。圖1中的記憶體裝置100包含比較器201、記憶體部202、記憶體部203、及輸出電位決定器204。
比較器201具有比較輸出訊號OUT1的電位與輸出訊號OUT2的電位之功能。比較器201被供予高位準參考電位的電源電位Vx以及時脈訊號CLK。此外，比較器201係電連接至記憶體部202及輸出輸出訊號OUT2。此外，比較器201電係連接至記憶體部203及輸出輸出訊號OUT1。
當輸出訊號OUT1及輸出訊號OUT2的其中之一的電位變成低位準電位(VSS)時，比較器201供應高位準電位(VDD)給輸出訊號OUT1及輸出訊號OUT2中之另一訊號。注意，稍後說明具體操作。
記憶體部202具有儲存資料訊號的功能。記憶體部202被供予其相位是時脈訊號CLK的相位的反相之訊號CLKB及輸入訊號A。此外，記憶體部202係電連接至比較器201及輸出輸出訊號OUT2。此外，記憶體部202係電連接至記憶體部203以及輸出電位決定器204。
記憶體部203具有儲存資料訊號的功能。記憶體部203被供予其相位是時脈訊號CLK的相位的反相之訊號CLKB及輸入訊號AB，輸入訊號AB的相位是輸入訊號A的相位的反相。此外，記憶體部203係電連接至比較器201及輸出輸出訊號OUT1。此外，記憶體部203係電連接至記憶體部202以及輸出電位決定器204。
輸出電位決定器204具有決定輸出訊號OUT1的電位及輸出訊號OUT2的電位之功能。輸出電位決定器204被供予時脈訊號CLK。此外，輸出電位決定器204係電連接至記憶體部202以及記憶體部203。此外，輸出電位決定器204被供予低位準參考電位(例如，接地電位GND)。
注意，在本實施例中的記憶體裝置100中，高位準參考電位的電源電位Vx總是高位準電位(VDD)，低位準參考電位是低位準電位(VSS)(例如，接地電位GND)。
比較器201比較輸出訊號OUT1與輸出訊號OUT2的電位。當時脈訊號CLK的電位是高位準電位(VDD)及輸出訊號OUT1和輸出訊號OUT2的其中之一的電位變成低位準電位(VSS)時，高位準電位(VDD)從電源電位Vx經由比較器201而被供應至輸出訊號OUT1和輸出訊號OUT2中之另一者(請參見稍後說明的週期T2和週期T4)。
當時脈訊號CLK的電位是低位準電位(VSS)時，輸入訊號A和訊號AB分別被輸入至記憶體部202和記憶體部203。此外，記憶體部202和記憶體部203分別儲存(預充電)輸入的訊號A和訊號AB(請參見稍後說明的週期T1及週期T3)。
此外，當時脈訊號CLK的電位是高位準電位(VDD)時，憶體部202和記憶體部203分別輸出輸入的訊號A和訊號AB(請參見稍後說明的週期T2及週期 T4)。
當時脈訊號CLK的電位是高位準電位(VDD)時，輸出電位決定器204開啟並且供應低位準參考電位(例如，接地電位GND)至記憶體裝置100。
圖2是電路圖，具體地顯示根據本實施例的記憶體裝置100。
圖2中的記憶體裝置100包含第一電晶體101、第二電晶體102、第三電晶體111、第四電晶體112、第五電晶體113、第六電晶體114、第七電晶體115、第八電晶體116、及第九電晶體117。
比較器201包含第三電晶體111、第四電晶體112、第五電晶體113、及第六電晶體114。記憶體部202包含第一電晶體101及第七電晶體115。記憶體部203包含第二電晶體102及第八電晶體116。輸出電位決定器204包含第九電晶體117。
舉例而言，使用通道形成在氧化物半導體層中的電晶體(氧化物半導體電晶體)作為第一電晶體101及第二電晶體102。氧化物半導體電晶體具有非常小的漏電流(也稱為關閉狀態電流)之優點。注意，氧化物半導體電晶體是n通道電晶體。
舉例而言，使用通道形成在矽層中的電晶體(矽電晶體)作為第三電晶體111、第四電晶體112、第五電晶體113、第六電晶體114、第七電晶體115、第八電晶體116、及第九電晶體117。矽層可為單晶矽層、微結晶矽 層、或是非晶矽層。此外，使用p通道電晶體作為第三電晶體111、第四電晶體112、第五電晶體113、及第六電晶體114。使用n通道電晶體作為第七電晶體115、第八電晶體116、及第九電晶體117。
注意，三個n通道電晶體，第七電晶體115、第八電晶體116、及第九電晶體117，不一定是矽電晶體，且可如第一電晶體101及第二電晶體102般為氧化物半導體電晶體。
第一電晶體101的閘極被供予其相位是時脈訊號CLK的相位的反相之訊號CLKB且係電連接至第二電晶體102的閘極。第一電晶體101的源極和汲極的其中之一被供予輸入訊號A。第一電晶體101的源極和汲極中之另一者係電連接至第七電晶體115的閘極。注意，第一電晶體101的源極和汲極中之另一者與第七電晶體115的閘極之間的連接部是節點M1。
第二電晶體102的閘極被供予其相位是時脈訊號CLK的相位的反相之訊號CLKB且係電連接至第一電晶體101的閘極。第二電晶體102的源極和汲極的其中之一被供予訊號AB，訊號AB的相位是輸入訊號A的相位的反相。第二電晶體102的源極和汲極中之另一者係電連接至第八電晶體116的閘極。注意，第二電晶體102的源極和汲極中之另一者與第八電晶體116的閘極之間的連接部是節點M2。
第三電晶體111的閘極被供予時脈訊號CLK。第三電 晶體111的源極和汲極的其中之一被供予電源電位Vx且係電連接至第四電晶體112的源極和汲極的其中之一、第五電晶體113的源極和汲極的其中之一、以及第六電晶體114的源極和汲極的其中之一。輸出訊號OUT2從第三電晶體111的源極和汲極中之另一者輸出。第三電晶體111的源極和汲極中之另一者係電連接至第四電晶體112的源極和汲極中之另一者、第五電晶體113的閘極、以及第七電晶體115的源極和汲極的其中之一。
第四電晶體112的閘極輸出輸出訊號OUT1。第四電晶體112的閘極係電連接至第五電晶體113的源極和汲極中之另一者、第六電晶體114的源極和汲極中之另一者、以及第八電晶體116的源極和汲極的其中之一。第四電晶體112的源極和汲極的其中之一被供予電源電位Vx且係電連接至第三電晶體111的源極和汲極的其中之一、第五電晶體113的源極和汲極的其中之一、以及第六電晶體114的源極和汲極的其中之一。第四電晶體112的源極和汲極中之另一者輸出輸出訊號OUT2。第四電晶體112的源極和汲極中之另一者係電連接至第三電晶體111的源極和汲極中之另一者、第五電晶體113的閘極、以及第七電晶體115的源極和汲極的其中之一。
第五電晶體113的閘極輸出輸出訊號OUT2。第五電晶體113的閘極係電連接至第三電晶體111的源極和汲極中之另一者、第四電晶體112的源極和汲極中之另一者、以及第七電晶體115的源極和汲極的其中之一。第五電晶 體113的源極和汲極的其中之一被供予電源電位Vx且係電連接至第三電晶體111的源極和汲極的其中之一、第四電晶體112的源極和汲極的其中之一、以及第六電晶體114的源極和汲極的其中之一。第五電晶體113的源極和汲極中之另一者輸出輸出訊號OUT1。第五電晶體113的源極和汲極中之另一者係電連接至第四電晶體112的閘極、第六電晶體114的源極和汲極中之另一者、以及第八電晶體116的源極和汲極的其中之一。
第六電晶體114的閘極被供予時脈訊號CLK。第六電晶體114的源極和汲極的其中之一被供予電源電位VX且係電連接至第三電晶體111的源極和汲極的其中之一、第四電晶體112的源極和汲極的其中之一、以及第五電晶體113的源極和汲極的其中之一。第六電晶體114的源極和汲極中之另一者輸出輸出訊號OUT1。第六電晶體114的源極和汲極中之另一者係電連接至第四電晶體112的閘極、第五電晶體113的源極和汲極中之另一者、以及第八電晶體116的源極和汲極的其中之一。
第七電晶體115的閘極係電連接至第一電晶體101的源極和汲極中之另一者。第七電晶體115的源極和汲極的其中之一輸出輸出訊號OUT2。第七電晶體115的源極和汲極的其中之一係電連接至第三電晶體111的源極和汲極中之另一者、第四電晶體112的源極和汲極中之另一者、以及第五電晶體113的閘極。第七電晶體115的源極和汲極中之另一者係電連接至第八電晶體116的源極和汲極中 之另一者以及第九電晶體117的源極和汲極的其中之一。
第八電晶體116的閘極係電連接至第二電晶體102的源極和汲極中之另一者。第八電晶體116的源極和汲極的其中之一輸出輸出訊號OUT1。第八電晶體116的源極和汲極的其中之一係電連接至第四電晶體112的閘極、第五電晶體113的源極和汲極中之另一者、以及第六電晶體114的源極和汲極中之另一者。第八電晶體116的源極和汲極中之另一者係電連接至第七電晶體115的源極和汲極中之另一者以及第九電晶體117的源極和汲極的其中之一。
第九電晶體117的閘極被供予時脈訊號CLK。第九電晶體117的源極和汲極的其中之一係電連接至第七電晶體115的源極和汲極中之另一者以及第八電晶體116的源極和汲極中之另一者。第九電晶體117的源極和汲極中之另一者被供予低位準參考電位(例如，接地電位GND)。
當根據本實施例的記憶體裝置100係處於待命狀態時，在高位準參考電位之電源電位Vx與低位準參考電位(接地電位GND)之間僅有一漏電流路徑。僅有一漏電流路徑；因此，處於待命狀態的記憶體裝置100的耗電降低。
為了比較，圖3A至3C中顯示習知的鎖存電路。圖3A中所示的鎖存電路120包含時脈反相器121、反相器122、及時脈反相器123。
時脈反相器121的輸入端作為鎖存電路120的輸入端IN。時脈反相器121的輸出端係電連接至反相器122的輸 入端以及時脈反相器123的輸出端。
反相器122的輸入端係電連接至時脈反相器121的輸出端以及時脈反相器123的輸出端。反相器122的輸出端係電連接至時脈反相器123的輸入端以及作為鎖存電路120的輸出端OUT。
時脈反相器123的輸入端係電連接至時脈反相器122的輸出端以及作為鎖存電路120的輸出端OUT。時脈反相器121的輸出端係電連接至反相器122的輸入端以及時脈反相器123的輸出端。
能夠用於反相器122的電路配置實例係顯示於圖3B中。
圖3B中所示的反相器130包含電晶體131及電晶體132，電晶體131是p通道電晶體，電晶體132是n通道電晶體。
反相器130的電晶體131的閘極係電連接至電晶體132的閘極且作為反相器130的輸入端IN。電源電位Vx被供應至電晶體131的源極和汲極的其中之一。電晶體131的源極和汲極中之另一者係電連接至電晶體132的源極和汲極的其中之一且作為反相器130的輸出端OUT。
反相器130的電晶體132的閘極係電連接至電晶體131的閘極且作為反相器130的輸入端IN。電晶體132的源極和汲極的其中之一係電連接至電晶體131的源極和汲極中之另一者且作為反相器130的輸出端OUT。電晶體132的源極和汲極中之另一者被供予低位準參考電位(例 如，接地電位GND)。
圖3C中顯示能夠用於各時脈反相器121和時脈反相器123的電路配置的實例。
圖3C中所示的時脈反相器140包含電晶體141和142及電晶體143和144，電晶體141和142是p通道電晶體，電晶體143和144是n通道電晶體。
電晶體141的閘極係電連接至電晶體144的閘極且作為時脈反相器140的輸入端IN。電源電位Vx供應至電晶體141的源極和汲極的其中之一。電晶體141的源極和汲極中之另一者係電連接至電晶體142的源極和汲極的其中之一。
時脈訊號CLK被輸入至電晶體142的閘極。電晶體142的源極和汲極的其中之一係電連接至電晶體141的源極和汲極中之另一者。電晶體142的源極和汲極中之另一者係電連接至電晶體143的源極和汲極的其中之一且作為時脈反相器140的輸出端OUT。
其相位是時脈訊號CLK的相位之反相的訊號CLKB被輸入至電晶體143的閘極。電晶體143的源極和汲極的其中之一係電連接至電晶體142的源極和汲極中之另一者且作為時脈反相器140的輸出端OUT。電晶體143的源極和汲極中之另一者係電連接至電晶體144的源極和汲極中之另一者。
電晶體144的閘極係電連接至電晶體141的閘極且作為時脈反相器140的輸入端IN。電晶體144的源極和汲 極的其中之一係電連接至電晶體143的源極和汲極中之另一者。電晶體144的源極和汲極中之另一者被供予低位準參考電位(例如，接地電位GND)。
圖4中顯示鎖存電路120的具體電路配置，其中，使用反相器130作為反相器122並且使用時脈反相器140(時脈反相器140A及時脈反相器140B)作為各時脈反相器121及時脈反相器123。注意，在圖4中，時脈反相器140A及140B以及包含在時脈反相器140A及140B中的電晶體係類似於時脈反相器140以及包含在時脈反相器140中的電晶體且以添加「A」或「B」的對應代號來予以標示。
如圖4所示，在鎖存電路120中，在高位準參考電位之電源電位Vx與低位準參考電位(接地電位GND)之間，有三條漏電流路徑(路徑I1、I2、及I3)。因此，處於待命狀態的鎖存電路120的耗電可能增加。
相反地，如上所述，在根據本實施例的記憶體裝置100中，在高位準參考電位之電源電位Vx與低位準參考電位(接地電位GND)之間，僅有一條漏電流路徑。因此，處於待命狀態的根據本實施例的記憶體裝置100的耗電降低。
此外，根據本實施例的記憶體裝置100全部包含9個電晶體：2個氧化物半導體電晶體及7個矽電晶體。相反地，圖4中所示的鎖存電路120包含10個電晶體。因此，根據本實施例，包含在記憶體裝置中的電晶體的數目 減少。
如上所述，氧化物半導體電晶體具有非常小的漏電流。因此，即使當停止供應電源電位給記憶體裝置100時，在氧化物半導體電晶體的第一電晶體101的源極和汲極中的另一者與第七電晶體115的閘極之間保持的電荷仍然能維持。因此，當恢復電源電位的供應時，能夠在停止將電源電位供應給記憶體裝置100之前開始操作。
在根據本實施例的記憶體裝置100中的氧化物半導體電晶體均具有非常小的漏電流之特徵。具體而言，使用漏電流為1×10-15A或更小、較佳為1×10-19A或更小的電晶體作為記憶體裝置100中的氧化物半導體電晶體。當漏電流大於上述值時，記憶體裝置100的非依電性有可能喪失且發生資料波動，以致於記憶體裝置100不能被適當地操作。
如上所述，即使當停止電源電位的供應時，在記憶體裝置100中資料仍然不會喪失。亦即，根據本實施例的記憶體裝置100是非依電性記憶體電路。由於即使當停止電源電位的供應時資料仍然不會喪失，所以，當記憶體裝置100係處於待命狀態時，停止電源電位的供應。因此，在非依電性記憶體裝置100係處於待命狀態中停止電源電位的供應時，能進一步降低記憶體裝置100的耗電。
此外，在根據本實施例的記憶體裝置100中，形成與矽電晶體(稍後說明)重疊的氧化物半導體電晶體。因此，記憶體裝置100佔據的面積減少。
<記憶體裝置的驅動方法>
圖6顯示驅動根據本實施例之記憶體裝置100的時序圖。
<週期T1(圖7)>
在圖6中的週期T1中，時脈訊號CLK的電位是低位準電位(VSS)，訊號CLKB的電位是高位準電位(VDD)，輸入訊號A的電位是高位準電位(VDD)，並且，訊號AB的電位是低位準電位(VSS)，訊號AB的相位是輸入訊號A的相位的反相。注意，在本實施例的記憶體裝置100中，電源電位Vx的電位總是高位準電位(VDD)，並且，低位準參考電位是低位準電位(VSS)(例如，接地電位GND)。
由於時脈訊號CLK的電位是低位準電位(VSS)，所以，低位準電位(VSS)被供應至電晶體111和114的閘極，電晶體111和114是p通道電晶體；因此，電晶體111和114是開啟的。因此，輸出訊號OUT1及輸出訊號OUT2的電位是高位準電位(VDD)。
由於輸出訊號OUT1及輸出訊號OUT2的電位是高位準電位(VDD)，所以，高位準電位(VDD)被供應至電晶體112和113的閘極，電晶體112和113是p通道電晶體；因此，p通道電晶體的電晶體112和113關閉。
由於訊號CLKB的電位是高位準電位(VDD)，所以， 氧化物半導體電晶體101及102(n通道電晶體)被開啟；因此，在週期T1中其電位是高位準電位(VDD)的輸入訊號A經由電晶體101而被輸入至節點M1及電晶體115的閘極。以類似方式，在週期T1中其電位是低位準電位(VSS)的訊號AB經由電晶體102而被輸入至節點M2及電晶體116的閘極。
在本實施例中，輸入訊號A及輸入訊號AB分別被輸入至節點M1及節點M2的操作稱為預充電。在週期T1中，高位準電位(VDD)及低位準電位(VSS)分別被輸入至節點M1及節點M2。
此外，由於n通道電晶體的電晶體115的閘極被供予其電位是高位準電位(VDD)的輸入訊號A，所以，電晶體115被開啟。由於n通道電晶體的電晶體116的閘極被供予其電位是低位準電位(VSS)的訊號AB，所以，電晶體116被關閉。由於n通道電晶體的電晶體117的閘極被供予其電位是低位準電位(VSS)的時脈訊號CLK，所以，電晶體117被關閉。
如上所述，在週期T1中，輸出訊號OUT1及輸出訊號OUT2的電位是高位準電位(VDD)。此外，在週期T1中，輸入訊號A及訊號AB分別被輸入至節點M1和節點M2。
<週期T2(圖8)>
在週期T2中，時脈訊號CLK的電位變成高位準電位 (VDD)，訊號CLKB的電位變成低位準電位(VSS)。
由於時脈訊號CLK的電位是高位準電位(VDD)，所以，p通道電晶體的電晶體111和114被關閉；因此，停止供應電源電位Vx給輸出訊號OUT1及輸出訊號OUT2。
由於訊號CLKB的電位是低位準電位(VSS)，所以，氧化物半導體電晶體101和102(n通道電晶體)被關閉。如上所述，氧化物半導體電晶體具有非常小的漏電流；因此，節點M1及節點M2的電荷維持。在週期T1中，由於節點M1及節點M2的電位分別是高位準電位(VDD)及低位準電位(VSS)，所以，閘極被供予高位準電位(VDD)的電晶體115係維持開啟，並且，閘極被供予低位準電位(VSS)的電晶體116係維持關閉。
此外，n通道電晶體的電晶體117的閘極被供予其電位是高位準電位(VDD)的時脈訊號CLK，因而電晶體117被開啟。
由於電晶體117被開啟，所以，電晶體117的源極或汲極的電位是低位準參考電位(例如，接地電位GND)。在本實施例中，如上所述，低位準參考電位是低位準電位(VSS)(例如，接地電位GND)；因此，電晶體117的源極或汲極的電位是低位準電位(VSS)。
由於電晶體117的源極和汲極的其中之一的電位是低位準電位(VSS)，所以，電晶體115的源極和汲極中之另一者的電位也是低位準電位(VSS)。如上所述，由於 電晶體115被開啟，所以，電晶體115的源極和汲極的其中之一的電位也是低位準電位(VSS)。
由於電晶體115的源極和汲極的其中之一的電位是低位準電位(VSS)，所以，輸出訊號OUT2的電位也變成低位準電位(VSS)。
由於電晶體115的源極和汲極的其中之一的電位是低位準電位(VSS)，所以，低位準電位(VSS)被供應至p通道電晶體的電晶體113的閘極，因而電晶體113被開啟。
由於電晶體113被開啟，所以，高位準電位(VDD)的電源電位Vx經由電晶體113而被輸出，作為電位是高位準電位(VDD)的輸出訊號OUT1。
由於輸出訊號OUT1的電位是高位準電位(VDD)，所以，電晶體112的閘極的電位也是高位準電位(VDD)；因此，電晶體112係維持關閉。
此外，在週期T2期間，輸入訊號A的電位從高位準電位(VDD)改變至低位準電位(VSS)；但是，由於電晶體101被關閉，所以，輸出訊號OUT1及輸出訊號OUT2不受改變影響。此外，訊號AB的電位從低位準電位(VSS)改變至高位準電位(VDD)，以回應輸入訊號A的電位；但是，由於電晶體102被關閉，所以，輸出訊號OUT1及輸出訊號OUT2不受改變影響。
依此方式，記憶體裝置100根據週期T1中分別被輸入至節點M1及節點M2的輸入訊號A和訊號AB而操 作。在週期T2中，輸出訊號OUT1及輸出訊號OUT2的電位分別是高位準電位(VDD)及低位準電位(VSS)。
注意，在週期T2中，氧化物半導體電晶體的電晶體101和電晶體102被關閉；但是，輸出訊號OUT1及輸出訊號OUT2的輸出電位是固定的。在本說明書中，即使當氧化物半導體電晶體被關閉時記憶體裝置100仍固定地輸出具有某電位的訊號之此狀態稱為待命狀態。在本實施例中，在週期T2中，記憶體裝置100處於待命狀態。
<週期T3(圖9)>
在週期T3中，如同在週期T1中一般，時脈訊號CLK的電位及訊號CLKB的電位分別是低位準電位(VSS)及高位準電位(VDD)。值得注意的是，在週期T3中，輸入訊號A的電位及訊號AB的電位分別是低位準電位(VSS)及高位準電位(VDD)，且具有的相位與週期T1中的相位相反。
在週期T3中，電晶體101、電晶體102、電晶體111、電晶體112、電晶體113、電晶體114、及電晶體117的操作係類似於在週期T1中的操作。
電位是低位準電位(VSS)的輸入訊號A經由開啟的電晶體101而被輸入至電晶體115的閘極及節點M1。此外，電位是高位準電位(VDD)的訊號AB經由開啟的電晶體102而被輸入至電晶體116的閘極及節點M2。
亦即，在週期T3中，相位是週期T1中相位的反相 之電位輸入至節點M1及節點M2(預充電)。
<週期T4(圖10)>
在週期T4中，如同在週期T2中一般，時脈訊號CLK的電位及訊號CLKB的電位分別是高位準電位(VDD)及低位準電位(VSS)。值得注意的是，在週期T3結束時，節點M1及節點M2的電位分別被改變至低位準電位(VSS)及高位準電位(VDD)。
在週期T4中，電晶體101、電晶體102、電晶體111、電晶體114、及電晶體117的操作係類似於在週期T2中的操作。
在週期T4中，氧化物半導體電晶體101及102(n通道電晶體)被關閉。如上所述，氧化物半導體電晶體具有非常小的漏電流；因此，節點M1及節點M2的電荷係維持著。
由於在週期T3中，節點M1及節點M2的電位分別是低位準電位(VSS)及高位準電位(VDD)，而在週期T4中也是如此，所以，其閘極被供予低位準電位(VSS)的電晶體115被關閉，其閘極被供予高位準電位(VDD)的電晶體116被開啟。
如同在週期T2中般，電晶體117被開啟。電晶體117的源極和汲極的其中之一的電位是低位準電位(VSS)；因此，電晶體117的源極和汲極中之另一者的電位也是低位準電位(VSS)。如上所述般，由於電晶體 116被開啟，所以，電晶體116的源極和汲極的其中之一的電位也是低位準電位(VSS)。
由於電晶體116的源極和汲極的其中之一的電位是低位準電位(VSS)，所以，輸出訊號OUT1的電位也是低位準電位(VSS)。
由於電晶體116的源極和汲極的其中之一的電位是低位準電位(VSS)，所以，低位準電位(VSS)被供應至p通道電晶體的電晶體112的閘極，以使電晶體112被開啟。
由於電晶體112被開啟，所以，高位準電位(VDD)的電源電位Vx經由電晶體112而被輸出，以作為電位是高位準電位(VDD)之輸出訊號OUT2。
由於輸出訊號OUT2的電位是高位準電位(VDD)，所以，電晶體113的閘極的電位也是高位準電位(VDD)；因此，電晶體113係維持關閉。
依此方式，記憶體裝置100根據週期T3中分別輸入至節點M1及節點M2的輸入訊號A和訊號AB而操作。在週期T4中，輸出訊號OUT1及輸出訊號OUT的電位分別是低位準電位(VSS)及高位準電位(VDD)。
注意，也在週期T4中，氧化物半導體電晶體的電晶體101和電晶體102被關閉；但是，輸出訊號OUT1及輸出訊號OUT2的輸出電位是固定的。因此，也是在週期T4中，記憶體裝置100係處於待命狀態。
注意，如圖5中所示，儲存電容器161及儲存電容器 162分別被設在第一電晶體101的源極和汲極中之另一者與第七電晶體115的閘極之間的連接部(節點M1)以及第二電晶體102的源極和汲極中之另一者與第八電晶體116的閘極之間的連接部(節點M2)。
在如圖5中所示般地設置儲存電容器161及儲存電容器162的情況中，當時脈訊號CLK的電位是低位準電位(VSS)時，輸入訊號A及訊號AB分別被輸入至節點M1和節點M2，同時也分別被輸入至儲存電容器161及儲存電容器162。分別輸入至儲存電容器161及儲存電容器162的輸入訊號A及訊號AB係分別維持在儲存電容器161及儲存電容器162中。
此外，如同在節點M1及節點M2的情況中，當時脈訊號CLK的電位是高位準電位(VDD)時，分別維持在儲存電容器161及儲存電容器162中的輸入訊號A和訊號AB分別被輸出至電晶體115的閘極和電晶體116的閘極。
沒有儲存電容器161及儲存電容器162，根據本實施例的記憶體裝置100也能操作。注意，設有儲存電容器161及儲存電容器162的記憶體裝置100比未設有儲存電容器161及儲存電容器162的記憶體裝置100更穩定地操作。
依此方式，根據本實施例，記憶體裝置的漏電流路徑減少。
此外，根據本實施例，記憶體裝置的耗電降低。
再者，根據本實施例，記憶體裝置的面積減少。
此外，根據本實施例，包含在記憶體裝置中的電晶體的數目減少。
[實施例2] <記憶體裝置的結構>
在本實施例中，說明具有與實施例1不同的結構之記憶體裝置。
圖11是根據本實施例的記憶體裝置的方塊圖。圖11中的記憶體裝置250包含比較器251、記憶體部252、記憶體部253、及輸出電位決定器254。
比較器251被供予低位準參考電位(例如，接地電位GND)以及時脈訊號CLK。此外，比較器251係電連接至記憶體部252及輸出輸出訊號OUT2。此外，比較器251係電連接至記憶體部253及輸出輸出訊號OUT1。
記憶體部252被供予時脈訊號CLK及輸入訊號A。此外，記憶體部252係電連接至比較器251及輸出輸出訊號OUT2。此外，記憶體部252係電連接至記憶體部253以及輸出電位決定器254。
記憶體部253被供予時脈訊號CLK及訊號AB，訊號AB的相位是輸入訊號A的相位的反相。此外，記憶體部253係電連接至比較器251及輸出輸出訊號OUT1。此外，記憶體部253係電連接至記憶體部252以及輸出電位決定器254。
輸出電位決定器254被供予時脈訊號CLK。此外，輸 出電位決定器254係電連接至記憶體部252以及記憶體部253。此外，輸出電位決定器254被供予電源電位Vx。
注意，在本實施例中的記憶體裝置250中，高位準參考電位的電源電位Vx總是高位準電位(VDD)，並且，低位準參考電位是低位準電位(VSS)(例如，接地電位GND)。
圖12是電路圖，具體地顯示根據本實施例的記憶體裝置250。
圖12中的記憶體裝置250包含第一電晶體221、第二電晶體222、第三電晶體211、第四電晶體212、第五電晶體213、第六電晶體214、第七電晶體215、第八電晶體216、及第九電晶體217。
比較器251包含第三電晶體211、第四電晶體212、第五電晶體213、及第六電晶體214。記憶體部252包含第一電晶體221及第七電晶體215。記憶體部253包含第二電晶體222及第八電晶體216。輸出電位決定器254包含第九電晶體217。
舉例而言，使用氧化物半導體電晶體作為第一電晶體221及第二電晶體222。氧化物半導體電晶體具有非常小的漏電流(也稱為關閉狀態電流)的優點。注意，氧化物半導體電晶體是n通道電晶體。
舉例而言，使用矽電晶體作為第三電晶體211、第四電晶體212、第五電晶體213、第六電晶體214、第七電晶體215、第八電晶體216、及第九電晶體217。此外， 使用n通道電晶體作為第三電晶體211、第四電晶體212、第五電晶體213、及第六電晶體214。使用p通道電晶體作為第七電晶體215、第八電晶體216、及第九電晶體217。
注意，三個n通道電晶體，第三電晶體211、第四電晶體212、第五電晶體213、第六電晶體214不一定是矽電晶體且可以是如第一電晶體221及第二電晶體222般為氧化物半導體電晶體。
第一電晶體221的閘極被供予時脈訊號CLK且係電連接至第二電晶體222的閘極。第一電晶體221的源極和汲極的其中之一被供予輸入訊號A。第一電晶體221的源極和汲極中之另一者係電連接至第七電晶體215的閘極。注意，第一電晶體221的源極和汲極中之另一者與第七電晶體215的閘極之間的連接部是節點M3。
第二電晶體222的閘極被供予時脈訊號CLK且係電連接至第一電晶體221的閘極。第二電晶體222的源極和汲極的其中之一被供予訊號AB，訊號AB的相位是輸入訊號A的相位的反相。第二電晶體222的源極和汲極中之另一者係電連接至第八電晶體216的閘極。注意，第二電晶體222的源極和汲極中之另一者與第八電晶體216的閘極之間的連接部是節點M4。
第三電晶體211的閘極被供予時脈訊號CLK。第三電晶體211的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第四電晶體212的源 極和汲極的其中之一、第五電晶體213的源極和汲極的其中之一、以及第六電晶體214的源極和汲極的其中之一。輸出訊號OUT2從第三電晶體211的源極和汲極中之另一者而被輸出。第三電晶體211的源極和汲極中之另一者係電連接至第四電晶體212的源極和汲極中之另一者、第五電晶體213的閘極、以及第七電晶體215的源極和汲極的其中之一。
第四電晶體212的閘極輸出輸出訊號OUT1。第四電晶體212的閘極係電連接至第五電晶體213的源極和汲極中之另一者、第六電晶體214的源極和汲極中之另一者、以及第八電晶體216的源極和汲極的其中之一。第四電晶體212的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第三電晶體211的源極和汲極的其中之一、第五電晶體213的源極和汲極的其中之一、以及第六電晶體214的源極和汲極的其中之一。第四電晶體212的源極和汲極中之另一者輸出輸出訊號OUT2。第四電晶體212的源極和汲極中之另一者係電連接至第三電晶體211的源極和汲極中之另一者、第五電晶體213的閘極、以及第七電晶體215的源極和汲極的其中之一。
第五電晶體213的閘極輸出輸出訊號OUT2。第五電晶體213的閘極係電連接至第三電晶體211的源極和汲極中之另一者、第四電晶體212的源極和汲極中之另一者、以及第七電晶體215的源極和汲極的其中之一。第五電晶 體213的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第三電晶體211的源極和汲極的其中之一、第四電晶體212的源極和汲極的其中之一、以及第六電晶體214的源極和汲極的其中之一。第五電晶體213的源極和汲極中之另一者輸出輸出訊號OUT1。第五電晶體213的源極和汲極中之另一者係電連接至第四電晶體212的閘極、第六電晶體214的源極和汲極中之另一者、以及第八電晶體216的源極和汲極的其中之一。
第六電晶體214的閘極被供予時脈訊號CLK。第六電晶體214的源極和汲極的其中之一被供予低位準參考電位(例如，接地電位GND)且係電連接至第三電晶體211的源極和汲極的其中之一、第四電晶體212的源極和汲極的其中之一、以及第五電晶體213的源極和汲極的其中之一。第六電晶體214的源極和汲極中之另一者輸出輸出訊號OUT1。第六電晶體214的源極和汲極中之另一者係電連接至第四電晶體212的閘極、第五電晶體213的源極和汲極中之另一者、以及第八電晶體216的源極和汲極的其中之一。
第七電晶體215的閘極係電連接至第一電晶體221的源極和汲極中之另一者。第七電晶體215的源極和汲極的其中之一輸出輸出訊號OUT2。第七電晶體215的源極和汲極中之一係電連接至第三電晶體211的源極和汲極中之另一者、第四電晶體212的源極和汲極中之另一者、以及 第五電晶體213的閘極。第七電晶體215的源極和汲極中之另一者係電連接至第八電晶體216的源極和汲極中之另一者、以及第九電晶體217的源極和汲極的其中之一。
第八電晶體216的閘極係電連接至第二電晶體222的源極和汲極中之另一者。第八電晶體216的源極和汲極的其中之一輸出輸出訊號OUT1。第八電晶體216的源極和汲極的其中之一係電連接至第四電晶體212的閘極、第五電晶體213的源極和汲極中之另一者、以及第六電晶體214的源極和汲極中之另一者。第八電晶體216的源極和汲極中之另一者係電連接至第七電晶體215的源極和汲極中之另一者、以及第九電晶體217的源極和汲極的其中之一。
第九電晶體217的閘極被供予時脈訊號CLK。第九電晶體217的源極和汲極的其中之一係電連接至第七電晶體215的源極和汲極中之另一者以及第八電晶體216的源極和汲極中之另一者。第九電晶體217的源極和汲極中之另一者被供予電源電位Vx。
當根據本實施例的記憶體裝置250係處於待命狀態時，在高位準參考電位之電源電位Vx與低位準參考電位(接地電位GND)之間僅有一漏電流路徑。僅有一漏電流路徑；因此，處於待命狀態的記憶體裝置250的耗電降低。
此外，如實施例1中一般，根據本實施例的記憶體裝置250全部包含9個電晶體：2個氧化物半導體電晶體及7個矽電晶體。因此，根據本實施例，包含在記憶體裝置 中的電晶體的數目減少。
注意，如圖13中所示，儲存電容器261及儲存電容器262分別被設在第一電晶體221的源極和汲極中之另一者與第七電晶體215的閘極之間的連接部(節點M3)以及第二電晶體222的源極和汲極中之另一者與第八電晶體216的閘極之間的連接部(節點M4)。稍後說明包含儲存電容器261及儲存電容器262的記憶體裝置250的操作。
<記憶體裝置的驅動方法>
圖14顯示驅動根據本實施例之記憶體裝置250的時序圖。
<週期T1(圖15)>
在圖14中的週期T1中，時脈訊號CLK的電位是高位準電位(VDD)，輸入訊號A的電位是高位準電位(VDD)，並且，訊號AB的電位是低位準電位(VSS)，訊號AB的相位是輸入訊號A的相位的反相。注意，在本實施例的記憶體裝置250中，高位準參考電位之電源電位Vx的電位總是高位準電位(VDD)，並且，低位準參考電位是低位準電位(VSS)(例如，接地電位GND)。
由於時脈訊號CLK的電位是高位準電位(VDD)，所以，高位準電位(VDD)被供應至電晶體211和214的閘極，電晶體211和214是n通道電晶體，因而電晶體211 和電晶體214被開啟。因此，輸出訊號OUT1及輸出訊號OUT2的電位變成與低位準參考電位(例如，接地電位GND)相同的電位(低位準電位(VSS))。
由於輸出訊號OUT1及輸出訊號OUT2的電位是低位準電位(VSS)，所以，低位準電位(VSS)被供應至電晶體212和213的閘極，電晶體212和213是n通道電晶體；因此，n通道電晶體的電晶體212和213被關閉。
由於時脈訊號CLK的電位是高位準電位(VDD)，所以，氧化物半導體電晶體221及222(n通道電晶體)被開啟；因此，在週期T1中電位是高位準電位(VDD)的輸入訊號A經由電晶體221而被供應至節點M3及電晶體215的閘極。
在如圖13中所示般地設置儲存電容器261和儲存電容器262的情況中，輸入訊號A同時輸入至節點M3及電容器261。然後，輸入訊號A係維持在節點M3及儲存電容器261中。
以類似方式，在週期T1中電位是低位準電位(VSS)的訊號AB經由電晶體222而被輸入至節點M4及電晶體216的閘極。
在如圖13中所示般地設置儲存電容器261和儲存電容器262的情況中，輸入訊號AB同時被輸入至節點M4及電容器262。然後，輸入訊號AB係維持在節點M4及儲存電容器262中。
在本實施例中，當設置儲存電容器261和儲存電容器 262時，輸入訊號A及輸入訊號AB分別被輸入至儲存電容器261和儲存電容器262並且節點M3和節點M4的操作稱為預充電。在週期T1中，高位準電位(VDD)及低位準電位(VSS)分別被輸入至節點M3及節點M4。
此外，由於p通道電晶體的電晶體215的閘極被供予其電位是高位準電位(VDD)的輸入訊號A，以致於電晶體215被關閉。由於p通道電晶體的電晶體216的閘極被供予其電位是低位準電位(VSS)的訊號AB，以致於電晶體216被開啟。p通道電晶體的電晶體217的閘極被供予其電位是高位準電位(VDD)的時脈訊號CLK，以致於電晶體217被開啟。
如上所述，在週期T1中，輸出訊號OUT1及輸出訊號OUT2的電位是低位準電位(VSS)。此外，在週期T1中，輸入訊號A及訊號AB分別被輸入至節點M3和節點M4。
<週期T2(圖16)>
在週期T2中，時脈訊號CLK的電位是低位準電位(VSS)。
由於時脈訊號CLK的電位是低位準電位(VSS)，所以，n通道電晶體的電晶體211和214被關閉。因此，停止供應低位準參考電位(例如，接地電位GND)給輸出訊號OUT1及輸出訊號OUT2。
由於時脈訊號CLK的電位是低位準電位(VSS)，所 以，氧化物半導體電晶體221和222(n通道電晶體)被關閉。如上所述，由於氧化物半導體電晶體具有非常小的漏電流，所以節點M3及節點M4的電荷係維持著。由於在週期T1中，節點M3及節點M4分別是高位準電位(VDD)及低位準電位(VSS)，所以，其閘極被供予高位準電位(VDD)的電晶體215係維持關閉，並且，其閘極被供予低位準電位(VSS)的電晶體216係維持開啟。
當設置儲存電容器261和儲存電容器262時，就像節點M3和節點M4一樣，分別維持在儲存電容器261和儲存電容器262中的輸入訊號A和訊號AB分別被輸出至電晶體215的閘極和電晶體216的閘極。
此外，p通道電晶體的電晶體217的閘極被供予其電位是低位準電位(VSS)的時脈訊號CLK，以致於電晶體217被開啟。
由於電晶體217被開啟，所以，電晶體217的源極或汲極的電位改變成電源電位Vx。在本實施例中，如上所述，電源電位Vx是高位準電位(VDD)。因此，電晶體217的源極或汲極的電位是高位準電位(VDD)。
由於電晶體217的源極和汲極的其中之一的電位是高位準電位(VDD)，所以，電晶體216的源極和汲極中之另一者的電位也是高位準電位(VDD)。如上所述，由於電晶體216被開啟，所以，電晶體216的源極和汲極的其中之一的電位也是高位準電位(VDD)。
由於電晶體216的源極和汲極的其中之一的電位是高 位準電位(VDD)，所以，輸出訊號OUT1的電位也是高位準電位(VDD)。
由於電晶體216的源極和汲極的其中之一的電位是高位準電位(VDD)，所以，高位準電位(VDD)被供應至n通道電晶體的電晶體212的閘極；因此，電晶體212被開啟。
由於電晶體212被開啟，所以，低位準電位(VSS)(例如，接地電位GND)的低位準參考電位經由電晶體212而被輸出，作為電位是低位準電位(VSS)的輸出訊號OUT2。
由於輸出訊號OUT2的電位是低位準電位(VSS)，所以，電晶體213的閘極的電位也是低位準電位(VSS)；因此，電晶體213係維持關閉。
此外，在週期T2期間，輸入訊號A的電位從高位準電位(VDD)改變至低位準電位(VSS)；但是，由於電晶體221被關閉，所以，輸出訊號OUT1及輸出訊號OUT2不受改變影響。此外，訊號AB的電位從低位準電位(VSS)改變至高位準電位(VDD)，以回應輸入訊號A的電位。類似於上述，由於電晶體222被關閉，所以，輸出訊號OUT1及輸出訊號OUT2不受改變影響。
依此方式，記憶體裝置250根據週期T2中分別輸入至節點M3及節點M4的輸入訊號A和訊號AB而操作。在週期T2中，輸出訊號OUT1及輸出訊號OUT2的電位分別是高位準電位(VDD)及低位準電位(VSS)。
注意，在週期T2中，氧化物半導體電晶體的電晶體221和電晶體222被關閉；但是，輸出訊號OUT1及輸出訊號OUT2的輸出電位是固定的。因此，在週期T2中，記憶體裝置250係處於待命狀態。
<週期T3(圖17)>
在週期T3中，如同在週期T1中一般，時脈訊號CLK的電位是高位準電位(VDD)。值得注意的是，在週期T3中，輸入訊號A的電位及訊號AB的電位分別是低位準電位(VSS)及高位準電位(VDD)，且具有的相位與週期1中的相位相反。
在週期T3中，電晶體221、電晶體222、電晶體211、電晶體212、電晶體213、電晶體214、及電晶體217的操作係類似於在週期T1中的操作。
電位是低位準電位(VSS)的輸入訊號A經由開啟的電晶體221而被輸入至電晶體215的閘極及節點M3。此外，電位是高位準電位(VDD)的訊號AB經由開啟的電晶體222而被輸入至電晶體216的閘極及節點M4。
亦即，在週期T3中，其相位是週期T1中相位的反相之電位被輸入至節點M3及節點M4(預充電)。
當如圖13中所示地設置儲存電容器261和儲存電容器262時，輸入至節點M3和節點M4的相同訊號係分別維持在儲存電容器261和儲存電容器262中。
<週期T4(圖18)>
在週期T4中，如同在週期T2中一般，時脈訊號CLK的電位是低位準電位(VSS)。值得注意的是，在週期T3結束時，節點M3及節點M4的電位分別被改變至低位準電位(VSS)及高位準電位(VDD)。
在週期T4中，電晶體221、電晶體222、電晶體211、電晶體214、及電晶體217的操作係類似於在週期T2中的操作。
在週期T4中，氧化物半導體電晶體221及222(n通道電晶體)被關閉。如上所述，氧化物半導體電晶體具有非常小的漏電流；因此，節點M3及節點M4的電荷係維持著。
在週期T3中，節點M3及節點M4的電位分別是低位準電位(VSS)及高位準電位(VDD)；因此，閘極被供予低位準電位(VSS)的電晶體215被開啟，閘極被供予高位準電位(VDD)的電晶體216被關閉。
當設置儲存電容器261和儲存電容器262時，類似於節點M3和節點M4，分別保持在儲存電容器261和儲存電容器262中的輸入訊號A和訊號AB分別被輸出至電晶體215的閘極和電晶體216的閘極。
如同在週期T2中般，電晶體217被開啟。由於電晶體217的源極和汲極的其中之一的電位是高位準電位(VDD)，所以，電晶體217的源極和汲極中之另一者的電位也是高位準電位(VDD)。如上所述般，由於電晶體 215被開啟，所以，電晶體215的源極和汲極的其中之一的電位也是高位準電位(VDD)。
由於電晶體215的源極和汲極的其中之一的電位是高位準電位(VDD)，所以，輸出訊號OUT2的電位也是高位準電位(VDD)。
由於電晶體215的源極和汲極的其中之一的電位是高位準電位(VDD)，所以，高位準電位(VDD)被供應至p通道電晶體的電晶體213的閘極；因此，電晶體213被開啟。
由於電晶體213被開啟，所以，低位準電位(VSS)的低電源參考電位(接地電位GND)經由電晶體213而被輸出，以作為電位是低位準電位(VSS)之輸出訊號OUT1。
由於輸出訊號OUT1的電位是低位準電位(VSS)，所以，電晶體212的閘極的電位也是低位準電位(VSS)；因此，電晶體212係維持關閉。
依此方式，記憶體裝置250根據週期T3中分別輸入至節點M3及節點M4的輸入訊號A和訊號AB而操作。在週期T4中，輸出訊號OUT1及輸出訊號OUT2的電位分別是低位準電位(VSS)及高位準電位(VDD)。
注意，也在週期T4中，氧化物半導體電晶體的電晶體221和電晶體222被關閉；但是，輸出訊號OUT1及輸出訊號OUT2的輸出電位是固定的。因此，也是在週期T4中，記憶體裝置250係處於待命狀態。
沒有儲存電容器261及儲存電容器262，根據本實施 例的記憶體裝置250也能操作。注意，設有儲存電容器261及儲存電容器262的記憶體裝置250比未設有儲存電容器261及儲存電容器262的記憶體裝置250更穩定地操作。
依此方式，根據本實施例，記憶體裝置的漏電流路徑減少。
此外，根據本實施例，記憶體裝置的耗電降低。
再者，根據本實施例，記憶體裝置的面積減少。
此外，根據本實施例，包含在記憶體裝置中的電晶體的數目減少。
[實施例3]
在本實施例中，將說明氧化物半導體電晶體。
圖19A中所示的氧化物半導體電晶體901包含：氧化物半導體層903，用作為主動層且係形成於絕緣膜902之上；源極電極904和汲極電極905，係形成於氧化物半導體層903之上；閘極絕緣膜906，在氧化物半導體層903、源極電極904和汲極電極905之上；以及，閘極電極907，在閘極絕緣膜906之上且與氧化物半導體層903重疊。
圖19A中所示的氧化物半導體電晶體901具有閘極電極907係形成於氧化物半導體層903上的頂部閘極型結構，以及，具有源極電極904和汲極電極905形成於氧化物半導體層903之上的頂部接觸型結構。在氧化物半導體 電晶體901中，源極電極904和汲極電極905未與閘極電極907重疊。換言之，在源極電極904與閘極電極907之間以及在汲極電極905與閘極電極907之間，有大於閘極絕緣膜906的厚度之間隔。因此，氧化物半導體電晶體901在源極電極904與閘極電極907之間以及在汲極電極905與閘極電極907之間具有低寄生電容，因而取得高速操作。
氧化物半導體層903包含一對重度摻雜區908，一對重度摻雜區908係在形成閘極電極907之後藉由添加產生n型導電率的摻雜劑至氧化物半導體層903而取得的。與閘極電極907重疊而以閘極絕緣膜906***於其間的氧化物半導體層903的區域是通道形成區909。在氧化物半導體層903中，通道形成區909形成於一對重度摻雜區908之間。以離子佈植法，將摻雜劑添加至重度摻雜區908。舉例而言，摻雜劑是例如氦、氬、或氙等稀有氣體、例如氮、磷、砷、或銻等第15族的元素。
舉例而言，在使用氮作為摻雜劑的情況中，高濃度區908中的氮原子的濃度較佳高於或等於5×1019/cm3且低於或等於1×1022/cm3。
被添加產生n型導電率的摻雜劑之高濃度區908具有比氧化物半導體層903中的其它區域更高的導電率。因此，藉由在氧化物半導體層903中設置高濃度區908，能使源極電極904與汲極電極905之間的電阻降低。
在以In-Ga-Zn為基礎的氧化物半導體使用於氧化物 半導體層903的情況中，在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度執行熱處理一小時。結果，高濃度區908中的氧化物半導體具有纖鋅礦晶體結構。由於高濃度區908中的氧化物半導體具有纖鋅礦晶體結構，所以，高濃度區908的導電率進一步增加且源極電極904與汲極電極905之間的電阻又降低。注意，為了藉由形成具有纖鋅礦晶體結構的氧化物半導體而有效地降低源極電極904與汲極電極905之間的電阻，在使用氮作為摻雜劑時，高濃度區908中的氮原子濃度較佳高於或等於1×1020/cm3且低於或等於7原子%。但是，即使當氮原子的濃度低於上述範圍時，仍然也有能取得具有纖鋅礦晶體結構的氧化物半導體的情況。
氧化物半導體層903可以由c軸對齊的結晶氧化物半導體(CAAC-OS)所構成。CAAC-OS構成的氧化物半導體層903具有的導電率高於非晶氧化物半導體層的導電率；因此，源極電極904與汲極電極905之間的電阻降低。注意，於下說明CAAC-OS。
藉由降低源極電極904與汲極電極905之間的電阻，則即使當氧化物半導體電晶體901微小化時，仍然能確保高開啟狀態電流及高速操作。藉由氧化物半導體電晶體901的微小化，包含電晶體的記憶元件佔據的面積縮小且每單位面積的儲存容量增加。
注意，圖19A中所示的氧化物半導體電晶體901可以包含使用閘極電極907的側表面上的絕緣膜所形成的側 壁。藉由側壁，低濃度區可以形成在通道形成區909與高濃度區908之間。藉由低濃度區，導因於短通道效應的臨界電壓的負偏移降低。
圖19B中所示的氧化物半導體電晶體911包含：源極電極914和汲極電極915，係形成於絕緣膜912之上；氧化物半導體層913，係形成於源極電極914和汲極電極915之上，並且用作為主動層；閘極絕緣膜916，在氧化物半導體層913、以及源極電極914和汲極電極915之上；以及，閘極電極917，係設置在閘極絕緣膜916之上以致與氧化物半導體層913重疊。
圖19B中所示的氧化物半導體電晶體911是具有閘極電極917係形成於氧化物半導體層913之上的頂部閘極型，也是具有源極電極914和汲極電極915係形成於氧化物半導體層913之下的底部接觸型。如同在氧化物半導體電晶體901中一般，在氧化物半導體電晶體911中，源極電極914和汲極電極915未與閘極電極917重疊；因此，在閘極電極917與源極電極914和汲極電極915中的每一個電極之間產生的寄生電容小，以致於取得高速操作。
氧化物半導體層913包含一對高濃度區918，一對高濃度區918係在形成閘極電極917之後藉由添加產生n型導電率的摻雜劑至氧化物半導體層913而被取得的。此外，氧化物半導體層913包含與閘極電極917重疊而以閘極絕緣膜916***於其間的通道形成區919。在氧化物半導體層913中，通道形成區919係設於一對高濃度區918 之間。
類似於上述包含在氧化物半導體電晶體901中的高濃度區908一般，以離子佈植法來形成高濃度區918。用以形成高濃度區908的摻雜劑種類的實例與用以形成高濃度區918的摻雜劑種類的實例相同。
舉例而言，在使用氮作為摻雜劑的情況中，高濃度區918中的氮原子的濃度較佳高於或等於5×1019/cm3且低於或等於1×1022/cm3。
被添加產生n型導電率的摻雜劑之高濃度區918具有比氧化物半導體層913中的其它區域更高的導電率。因此，藉由在氧化物半導體層913中設置高濃度區918，能使源極電極914與汲極電極915之間的電阻降低。
在以In-Ga-Zn為基礎的氧化物半導體使用於氧化物半導體層913的情況中，在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度執行熱處理。結果，高濃度區918中的氧化物半導體具有纖鋅礦晶體結構。由於高濃度區918中的氧化物半導體具有纖鋅礦晶體結構，所以，高濃度區918的導電率進一步增加且源極電極914與汲極電極915之間的電阻降低。注意，為了藉由形成具有纖鋅礦晶體結構的氧化物半導體而有效地降低源極電極914與汲極電極915之間的電阻，在使用氮作為摻雜劑的情況中，高濃度區918中的氮原子濃度較佳高於或等於1×1020/cm3且低於或等於7原子%。但是，即使當氮原子的濃度低於上述範圍時，仍然也有能取得具有纖鋅礦晶體結 構的氧化物半導體的情況。
氧化物半導體層913可以由CAAC-OS所構成。由CAAC-OS所構成的氧化物半導體層913具有的導電率高於非晶氧化物半導體層的導電率；因此，源極電極914與汲極電極915之間的電阻降低。
藉由降低源極電極914與汲極電極915之間的電阻，則即使當氧化物半導體電晶體901微小化時，仍然能確保高開啟狀態電流及高速操作。藉由氧化物半導體電晶體911的微小化，包含電晶體的記憶元件佔據的面積縮小且每單位面積的儲存容量增加。
注意，圖19B中所示的氧化物半導體電晶體911可以包含使用閘極電極917的側表面上的絕緣膜形成的側壁。藉由側壁，低濃度區可以形成在通道形成區919與高濃度區918之間。藉由低濃度區，導因於短通道效應的臨界電壓的負偏移降低。
上述氧化物半導體電晶體901或氧化物半導體電晶體911可以作為實施例1中所述的電晶體101及電晶體102中之任一或二者或是實施例2中所述的電晶體221及電晶體222中之任一或二者。
此外，實施例1中所述的電晶體101及電晶體102中之任一或二者以及實施例2中所述的電晶體221及電晶體222中之任一或二者不限於本實施例中所述的氧化物半導體電晶體且可以是形成在溝槽(也稱為溝渠)中的氧化物半導體電晶體。
本實施例中說明的方法及結構可以與其它實施例中所述的任何方法及結構適當地結合。
[實施例4]
在本實施例中，將說明記憶體裝置的結構之一個模式。
圖20是記憶體裝置的剖面視圖。在圖20中所示的記憶體裝置中，在上面部分中，形成在多個層中的多個記憶元件，並且，在下面部分中，形成邏輯電路3004。關於多個記憶元件的實例，例舉有顯示記憶元件3170a和記憶元件3170b。舉例而言，記憶元件3170a和記憶元件3170b具有與上述實施例中的記憶體裝置100或記憶體裝置250相同的配置。
注意，以儲存元件3170a中的電晶體3171a作為代表來予以繪示。以儲存元件3170b中的電晶體3171b作為代表來予以繪示。在電晶體3171a及電晶體3171b中，通道形成區係形成在氧化物半導體層中。使用電晶體3171a或電晶體3171b作為實施例1中所述的氧化物半導體電晶體的電晶體101及電晶體102中之任一或二者、或是實施例2中所述的氧化物半導體電晶體的電晶體221及電晶體222中之任一或二者。
注意，圖20中的電晶體3171a及電晶體3171b均具有類似於圖19A中的氧化物半導體電晶體901的結構；但是，不侷限於此。圖20中的電晶體3171a及電晶體 3171b可以均具有類似於圖19B中的氧化物半導體電晶體911的結構。通道形成區係形成在氧化物半導體層中的電晶體的結構類似於任何上述實施例中所述的結構；因此，省略其說明。
與電晶體3171a的源極電極和汲極電極形成在相同層中的電極3501a經由電極3502a而被電連接至電極3003a。與電晶體3171b的源極電極和汲極電極形成在相同層中的電極3501c經由電極3502c而被電連接至電極3003c。
邏輯電路3004包括電晶體3001，在電晶體3001中，使用氧化物半導體以外的半導體材料作為通道形成區。以下述方式，形成電晶體3001：元件隔離絕緣膜3106係設於包含半導體材料(例如，矽)的基板3000之上，以及要成為通道形成區的區域係形成於由元件隔離絕緣膜3106圍繞的區中。注意，電晶體3001可以是通道形成區係形成在例如形成於絕緣表面上的矽膜或是SOI基板中的矽膜等半導體膜中的電晶體。習知的結構可以被使用於電晶體3001的結構；因此，此處省略其說明。
佈線3100a與佈線3100b係形成在有電晶體3171a形成於其中的層與有電晶體3001形成於其中的層之間。絕緣膜3140a係設置在佈線3100a與有電晶體3001形成於其中的層之間，絕緣膜3141a係設在佈線3100a與佈線3100b之間，絕緣膜3142a係設置在佈線3100b與有電晶體3171a形成於其中的層之間。
類似地，佈線3100c與佈線3100d係形成在有電晶體3171b形成於其中的層與有電晶體3171a形成於其中的層之間。絕緣膜3140b係設置在佈線3100c與有電晶體3171a形成於其中的層之間，絕緣膜3141b係設在佈線3100c與佈線3100d之間，絕緣膜3142b係設置在佈線3100d與有電晶體3171b形成於其中的層之間。
絕緣膜3140a、絕緣膜3141a、絕緣膜3142a、絕緣膜3140b、絕緣膜3141b、及絕緣膜3142b均用作為層間絕緣膜，且它們的表面被平坦化。
經由佈線3100a、佈線3100b、佈線3100c、及佈線3100d，能夠建立記憶元件之間的電連接、邏輯電路3004與記憶元件之間的電連接、等等。
包含在邏輯電路3004中的電極3303電連接至設在上面部分中的電路。
舉例而言，如圖20所示，電極3303經由電極3505而被電連接至佈線3100a。佈線3100a經由電極3503a而被電連接至電極3501b。依此方式，佈線3100a及電極3303係電連接至電晶體3171a的源極或汲極。電極3501b經由電極3502b而被電連接至電極3003b。電極3003b經由電極3503b而被電連接至佈線3100c。
圖20顯示電極3303及電晶體3171a經由佈線3100a而彼此電連接；但是，不侷限於此。電極3303及電晶體3171a可以經由佈線3100b而彼此電連接、或是經由佈線3100a及佈線3100b等二佈線而彼此電連接。
注意，圖20顯示二記憶元件(記憶元件3170a及記憶元件3170b)彼此重疊的實例；但是，堆疊的記憶元件的數目不限於二。
圖20顯示一個實例，其中，二佈線層，亦即有佈線3100a形成於其中的佈線層以及有佈線3100b形成於其中的佈線層，係設置在有電晶體3171a形成於其中的層與有電晶體3001形成於其中的層之間；但是，結構不限於此。在有電晶體3171a形成於其中的層與有電晶體3001形成於其中的層之間，可以設置一個佈線層或是設置三或更多個佈線層。
圖20顯示一個實例，其中，二佈線層，亦即有佈線3100c形成於其中的佈線層以及有佈線3100d形成於其中的佈線層，係設置在有電晶體3171b形成於其中的層與有電晶體3171a形成於其中的層之間；但是，結構不侷限於此。一個佈線層或是三或更多個佈線層可以被設在有電晶體3171b形成於其中的層與有電晶體3171a形成於其中的層之間。
本實施例能與任何上述實施例適當地結合實施。
[實施例5]
在本實施例中，將說明根據揭示的本發明的一個實施例之多個訊號處理電路的其中之一的中央處理單元(CPU)的配置。
圖21顯示本實施例的CPU的配置。圖21中所示的 CPU主要包含設於基板9900之上的算術邏輯單元(ALU)9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、時序控制器9905、暫存器9906、暫存器控制器9907、匯流排介面(滙流排I/F)9908、可重寫ROM(唯讀記憶體)9909、及ROM(唯讀記憶體)介面(ROM I/F)9920。ROM 9909及ROM介面9920可以被設於另一晶片之上。無需多言，圖21中的CPU僅為配置簡化的實例，真實的CPU可以視應用而具有各式各樣的配置。
經由匯流排I/F 9908而被輸入至CPU的指令被輸入至指令解碼器9903並被解碼於其中，然後，輸入至ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905。
ALU控制器9902、中斷控制器9904、暫存器控制器9907、及時序控制器9905根據被解碼的指令以執行各種控制。具體而言，ALU控制器9902產生用以控制ALU 9901的驅動之訊號。當CPU正在執行程式時，中斷控制器9904視來自外部輸入/輸出裝置或週邊電路的中斷請求的優先等級或遮罩狀態，而處理中斷請求。暫存器控制器9907產生暫存器9906的位址，並且，視CPU的狀態而對暫存器9906進行讀/寫資料。
時序控制器9905產生用以控制ALU 9901、ALU控制器9902、指令解碼器9903、中斷控制器9904、及暫存器控制器9907的操作時序之訊號。舉例而言，時序控制器9905係設有內部時脈產生器，用以根據參考時脈訊號 CLK1而產生內部時脈訊號CLK2，並且，輸入時脈訊號CLK2至上述電路。
在本實施例的CPU中，具有上述任何實施例中所述的結構之記憶體裝置100或記憶體裝置250係設於暫存器9906中。如上所述，使用耗電、面積、及包含於其中的電晶體的數目減少之記憶體裝置，以致於在本實施例的CPU中，耗電、面積、及包含於其中的電晶體的數目減少。
雖然在本實施例中以CPU為例說明，但是，揭示的本發明的一個實施例之訊號處理電路不限於CPU，而是可以被應用至例如微處理器、影像處理電路、DSP、或FPGA等大型積體電路(LSI)。
本實施例能與任何上述實施例結合實施。
[實施例6]
在本實施例中，將具體說明揭示的本發明之一個實施例中使用的氧化物半導體電晶體。注意，本實施例中的氧化物半導體電晶體的說明可以參考實施例3中的氧化物半導體電晶體。
用於本實施例中的氧化物半導體電晶體之氧化物半導體較佳含有至少銦(In)或鋅(Zn)。特別是，較佳含有銦(In)及鋅(Zn)。關於用以降低使用氧化物半導體的電晶體的電特徵變化之穩定物，較佳的是又含有鎵(Ga)。較佳含有錫(Sn)作為穩定物。較佳含有鉿(Hf) 作為穩定物。較佳含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)等一或多種鑭系元素。
關於氧化物半導體，舉例而言，可以使用氧化銦；氧化錫；氧化鋅；例如以In-Zn為基礎的氧化物、以Sn-Zn為基礎的氧化物、以Al-Zn為基礎的氧化物、以Zn-Mg為基礎的氧化物、以Sn-Mg為基礎的氧化物、以In-Mg為基礎的氧化物、或以In-Ga為基礎的氧化物等二成分金屬氧化物；例如以In-Ga-Zn為基礎的氧化物(也稱為IGZO)、以In-Al-Zn為基礎的氧化物、以In-Sn-Zn為基礎的氧化物、以Sn-Ga-Zn為基礎的氧化物、以Al-Ga-Zn為基礎的氧化物、以Sn-Al-Zn為基礎的氧化物、以In-Hf-Zn為基礎的氧化物、以In-La-Zn為基礎的氧化物、以In-Ce-Zn為基礎的氧化物、以In-Pr-Zn為基礎的氧化物、以In-Nd-Zn為基礎的氧化物、以In-Sm-Zn為基礎的氧化物、以In-Eu-Zn為基礎的氧化物、以In-Gd-Zn為基礎的氧化物、以In-Tb-Zn為基礎的氧化物、以In-Dy-Zn為基礎的氧化物、以In-Ho-Zn為基礎的氧化物、以In-Er-Zn為基礎的氧化物、以In-Tm-Zn為基礎的氧化物、以In-Yb-Zn為基礎的氧化物、或以In-Lu-Zn為基礎的氧化物等三成分金屬氧化物；例如以In-Sn-Ga-Zn為基礎的 氧化物、以In-Hf-Ga-Zn為基礎的氧化物、以In-Al-Ga-Zn為基礎的氧化物、以In-Sn-Al-Zn為基礎的氧化物、以In-Sn-Hf-Zn為基礎的氧化物、或以In-Hf-Al-Zn為基礎的氧化物等四成分金屬氧化物。
注意，此處，舉例而言，以In-Ga-Zn為基礎的氧化物意指含有In、Ga、及Zn作為其主成分的氧化物，且對於In：Ga：Zn的比例並無特別限定。以In-Ga-Zn為基礎的氧化物可以含有In、Ga、及Zn以外的金屬元素。
或者，可以使用以InMO3(ZnO)m(滿足m>0，m不是整數)表示的材料作為氧化物半導體。注意，M代表選自Ga、Fe、Mn、及Co的其中之一或更多種金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Mn、Ga及Co、等等。又或者，可以使用以In3SnO5(ZnO)n(滿足n>0，n是整數)來予以表示的材料作為氧化物半導體。
舉例而言，使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之以In-Ga-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物。或者，使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之以In-Sn-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物。
注意，揭示的發明之一個實施例不限於此，可以使用視半導體特徵(例如，遷移率、臨界電壓、變異、等等) 而具有適當成分的材料。此外，較佳的是將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定在適當值，以取得所需半導體特徵。
舉例而言，藉由以In-Sn-Zn為基礎的氧化物，相當容易實現高遷移率。但是，即使藉由以In-Ga-Zn為基礎的氧化物，仍然可以藉由降低塊體中缺陷密度而增加遷移率。
注意，舉例而言，「在原子比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物之成分是在具有原子比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物之成分的鄰近中」的說明，意指a、b、及c滿足下述關係：(a-A)2+(b-B)2+(c-C)2≦r2。舉例而言，變數r可為0.05。同理可被使用於其它氧化物。
氧化物半導體可以是單晶氧化物半導體或非單晶氧化物半導體。在後一情況中，非單晶氧化物半導體可以是非晶的或多晶的。此外，氧化物半導體可以具有非晶結構，所述非晶結構包含具有結晶性或非非晶結構的部份。
在非晶狀態的氧化物半導體中，相當容易取得平坦表面，以致於當使用氧化物半導體來製造電晶體時，能抑制介面散射，並且，相當容易取得相當高的遷移率。
在具有結晶性的氧化物半導體中，塊體中的缺陷被進一步降低，並且，當表面均勻度增進時，實現遷移率高於非晶狀態的氧化物半導體的遷移率。為了增進表面均勻 度，氧化物半導體較佳被沈積於平坦表面上。具體而言，氧化物半導體較佳被沈積在平均表面粗糙度(Ra)小於或等於1 nm、較佳的是小於或等於0.3nm、更較佳的是小於或等於0.1 nm之表面上。
注意，在本說明書中，Ra意指藉由三維地擴張JIS B0601定義的中心線平均粗糙度以致應用至要測量的平面，而取得的中心線平均粗糙度。Ra可以表示為「從參考平面至特定平面的偏移絕對值的平均值」，且由下述公式來予以界定。
注意，在公式1中，S0代表測量表面的面積(由座標(x1,y1)、(x1,y2)、(x2,y1)、及(x2,y2)表示的四點所界定的長方形區)，Z0代表測量表面的平均高度。使用原子力顯微鏡(AFM)來測量Ra。
當揭示的本發明的一個實施例的氧化物半導體具有結晶性時，可以使用上述CAAC-OS。於下，說明CAAC-OS。
在本實施例中，將說明包含CAAC(C軸對齊晶體)的氧化物，當從a-b平面、表面、或介面的方向來觀視時，CAAC具有三角形或六角形原子配置。在晶體中，金屬原子係以層疊方式來予以配置，或者，金屬原子與氧原 子沿著c軸係以層疊方式來予以配置，並且，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
廣義而言，「包含CAAC的氧化物」意指非單晶氧化物，所述非單晶氧化物具有一種現象，其中，當從垂直於a-b平面的方向來觀視時具有三角形、六角形、正三角形、或正六角形的原子配置，並且，當從垂直於c軸方向來觀視時金屬原子係以層疊方式來予以配置或金屬原子與氧原子係以層疊方式來予以配置。
CAAC不是單晶，但是這並非意謂CAAC僅由非晶成分所組成。雖然CAAC包含晶化部份(結晶部份)，但是，在某些情況中，一個結晶部份與另一個結晶部份之間的邊界並不清楚。
在氧包含於CAAC的情況中，氮可以替代包含於CAAC中的部份氧。包含於CAAC中的個別結晶部份的C軸可以在一方向(例如，垂直於CAAC形成於其上的基板表面或是CAAC的表面之方向)上對齊。或者，包含於CAAC中的個別的結晶部份的a-b平面的法線可以在一方向上對齊(例如，垂直於CAAC形成於其上的基板表面或是CAAC的表面之方向)。
CAAC視其成分等而為導體、半導體、或是絕緣體。CAAC視其成分等而使可見光透射或不透射。
關於此CAAC的實施例，有形成為膜狀及從垂直於膜的表面或是CAAC形成於其上的基板表面之方向而觀視為具有三角形或六角形原子配置的晶體，並且，其中，當觀 測膜的剖面時，金屬原子係以層疊方式來予以配置或是金屬原子和氧原子(或氮原子)係以層疊方式來予以配置。
將參考圖22A至22E、圖23A至23C、及圖24A至24C，詳述CAAC的晶體結構之實例。在圖22A至22E、圖23A至23C、及圖24A至24C中，除非另外指明，否則，垂直方向對應於c軸方向及垂直於c軸方向的平面對應於a-b平面。當簡單地使用「上半部」及「下半部」時，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部(相對於a-b平面的上半部及下半部)。此外，在圖22A至22E中，由圓圈所圍繞的O代表四配位O，由雙圓圈所圍繞的O代表三配位O。
圖22A顯示包含一個六配位In原子及接近In原子的六個四配位氧(於下稱為四配位O)原子的結構。此處，包含一金屬原子及接近其的氧原子的結構稱為小基團。圖22A中的結構事實上為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖22A中的上半部及下半部中。在圖22 A中所示的小基團中，電荷為0。
圖22B顯示包含一個五配位Ga原子、接近Ga原子的三個三配位氧(於下稱為三配位O)原子、及接近Ga原子的二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖22B中的上半部及下半部中。由於In原子具有五個配位基，所以，In原子也具有圖22B中所示的結構。在圖22B中所示的 小基團中，電荷為0。
圖22C顯示包含一個四配位Zn原子及接近Zn原子的四個四配位O原子。在圖22C中，一個四配位O原子存在於上半部中，三個四配位O原子存在於下半部中。或者，在圖22C中，三個四配位O原子存在於上半部中以及一個四配位O原子存在於下半部中。在圖22C中所示的小基團中，電荷為0。
圖22D顯示包含一個六配位Sn原子及接近Sn原子的六個四配位O原子。在圖22D中，三個四配位O原子存在於上半部及下半部中。在圖22D中所示的小基團中，電荷為+1。
圖22E顯示包含二個Zn原子的小基團。在圖22E中，一個四配位O原子存在於上半部及下半部中。在圖22E中所示的小基團中，電荷為-1。
此處，多個小基團形成中基團，並且，多個中基團形成大基團(也稱為單一胞)。
現在，將說明小基團之間的接合規則。相對於六配位In原子之上半部中的三個O原子在向下方向上均具有三個接近的In原子，並且，在下半部中的三個O原子在向上方向上均具有三個接近的In原子。相對於五配位Ga原子的上半部中的一個O原子在向下方向具有一個接近的Ga原子，並且，在下半部中的一個O原子在向上方向上具有一個接近的Ga原子。相對於四配位Zn原子的上半部中的一個O原子在向下方向上具有一個接近的Zn原 子，並且，在下半部中的三個O原子在向上方向上均具有三個接近的Zn原子。依此方式，在金屬原子上方的四配位O原子的數目等於接近每一個四配位O原子且在每一個四配位O原子的下方之金屬原子數目。類似地，在金屬原子下方的四配位O原子的數目等於接近每一個四配位O原子且在每一個四配位O原子的上方之金屬原子的數目。由於四配位O原子的軸數為4，所以，接近O原子且在O原子的下方之金屬原子數目與接近O原子且在O原子的上方之金屬原子數目之總合為4。因此，當在金屬原子上方的四配位O原子的數目與在另一金屬原子下方的四配位O原子的數目之總合為4時，二種包含金屬原子的小基團可以接合。舉例而言，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子接合的情況中，其接合至五配位金屬(Ga或In)或四配位金屬(Zn)原子。
軸數為4、5、或6的金屬原子經由c軸方向上的四配位O而被接合至另一金屬原子。上述之外，還可藉由結合多個小基團以致於層疊結構的總電荷為0，而以不同方式來形成中基團。
圖23A顯示包含於以In-Sn-Zn-O為基礎的材料之層疊結構中的中基團的模型。圖23B顯示包含三個中基團的大基團。注意，圖23C顯示從c軸方向所觀測到之圖23B中的層疊結構的情況中之原子配置。
在圖23A中，為簡明起見而省略三配位O原子，並 且，以圓圈來顯示四配位O原子；圓圈中的數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上半部及下半部中的三個四配位O原子以圓圈包圍3來予以表示。類似地，在圖23A中，存在於相對於In原子的上半部及下半部中的一個四配位O原子以圓圈包圍1來予以表示。圖23A也顯示接近下半部中的一個四配位O原子及上半部中的三個四配位O原子的Zn原子、以及接近上半部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在包於圖23A中之以In-Sn-Zn-O為基礎的氧化物的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之Sn原子被接合至接近上半部及下半部中的一個四配位O原子之In原子、In原子被接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的一個四配位O原子而被接合至接近上半部及下半部中的三個四配位O原子之In原子、In原子被接合至包含二Zn原子且接近上半部中的一個四配位O原子的小基團，並且，小基團經由相對於小基團的下半部中的一個四配位O原子而被接合至接近上半部及下半部中的三個四配位O原子之Sn原子。多個這些中基團接合，以致於形成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原子的一鍵的電荷分別被假定為-0.667和-0.5。舉例而言，(六配位或五配位)In原子的電荷、(四配位)Zn原子 的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的小基團中的電荷為+1。因此，需要抵消+1的-1電荷以形成包含Sn原子的層疊結構。關於具有-1的電荷之結構，可為如圖22E所示之包含二個Zn原子的小基團。舉例而言，藉由包含二個Zn原子的一個小基團，可以抵消包含Sn原子的一個小基團的電荷，以致於層疊結構的總電荷為0。
具體而言，當圖23B中所示的大基團重複時，取得以In-Sn-Zn-O為基礎的晶體(In2SnZn3O8)。注意，所取得之以In-Sn-Zn-O為基礎的晶體之層疊結構係表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也被應用至下述氧化物：例如以In-Sn-Ga-Zn為基礎的氧化物等四成分金屬氧化物；例如以In-Ga-Zn為基礎的氧化物(也稱為IGZO)、以In-Al-Zn為基礎的氧化物、以Sn-Ga-Zn為基礎的氧化物、以Al-Ga-Zn為基礎的氧化物、以Sn-Al-Zn為基礎的氧化物、以In-Hf-Zn為基礎的氧化物、以In-La-Zn為基礎的氧化物、以In-Ce-Zn為基礎的氧化物、以In-Pr-Zn為基礎的氧化物、以In-Nd-Zn為基礎的氧化物、以In-Sm-Zn為基礎的氧化物、以In-Eu-Zn為基礎的氧化物、以In-Gd-Zn為基礎的氧化物、以In-Tb-Zn為基礎的氧化物、以In-Dy-Zn為基礎的氧化物、以In-Ho-Zn為基礎的氧化物、以In-Er-Zn為基礎的氧化物、以In-Tm-Zn為基礎的氧化物、以In-Yb-Zn為基礎的氧化物、或以In-Lu-Zn為基礎的氧化物 等三成分金屬氧化物；例如以In-Zn為基礎的氧化物、以Sn-Zn為基礎的氧化物、以Al-Zn為基礎的氧化物、以Zn-Mg為基礎的氧化物、以Sn-Mg為基礎的氧化物、以In-Mg為基礎的氧化物、或以In-Ga為基礎的氧化物等二成分金屬氧化物；例如以In為基礎的氧化物、以Sn為基礎的氧化物、或是以Zn為基礎的氧化物等單一成分金屬氧化物；等等。
舉例而言，圖24A顯示包含於以In-Ga-Zn-O為基礎的材料的層疊結構中的中基團的模型。
在圖24A中包含於以In-Ga-Zn-O為基礎的材料的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中的三個四配位O原子之In原子被接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的三個四配位O原子而被接合至接近上半部及下半部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子的下半部中的一個四配位O原子而被接合至接近上半部及下半部中的三個四配位O原子之In原子。多個這些中基團接合，以致於形成大基團。
圖24B顯示包含三個中基團的大基團。注意，圖24C顯示從c軸方向所觀測到之圖24B中的層疊結構之情況中之原子配置。
此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、+3，所以，包含In原子、Zn原子、及 Ga原子中任何原子的小基團的電荷為0。結果，具有這些小基團的結合之中基團的總電荷總是0。
為了形成以In-Ga-Zn-O為基礎的材料之層疊結構，不僅使用圖24A中所示的中基團，也可使用In原子、Ga原子、及Zn原子的配置不同於圖24A中的配置之中基團，以形成大基團。
具體而言，當圖24B中所示的大基團重複時，取得以In-Ga-Zn-O為基礎的晶體。注意，所取得之以In-Ga-Zn-O為基礎的晶體之層疊結構係以成分公式InGaO3(ZnO)n(n是自然數)來予以表示。
在n是1(InGaZnO4)的情況中，舉例而言，取得圖39A中所示的晶體結構。注意，在圖39A中的晶體結構中，由於如圖22B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In所取代的結構。
在n是2(InGaZn2O5)的情況中，舉例而言，取得圖39B中所示的晶體結構。注意，在圖39B中的晶體結構中，由於如圖22B所示般，Ga原子及In原子均具有五個配位基，所以，取得Ga由In所取代的結構。
在以濺射法形成以In-Ga-Zn-O為基礎的材料膜來作為氧化物半導體膜的情況中，較佳的是使用具有下述原子比的In-Ga-Zn-O靶材：In：Ga：Zn的原子比為1：1：1、4：2：3、3：1：2、1：1：2、2：1：3、或3：1：4。當使用具有上述原子比的In-Ga-Zn-O靶材以形成氧化物半導體膜時，容易形成多晶或CAAC。
在以濺射法形成以In-Sn-Zn-O為基礎的材料膜來作為氧化物半導體膜的情況中，較佳的是使用具有下述原子比的In-Sn-Zn-O靶材：In：Sn：Zn=1：1：1、2：1：3、1：2：2、或20：45：35。當使用具有上述原子比的In-Sn-Zn-O靶材以形成氧化物半導體膜時，容易形成多晶或CAAC。
由於各種原因，真正測量到的絕緣式閘極電晶體的場效遷移率低於其原始遷移率：此現象不僅發生於氧化物半導體的情況。原因之一在於半導體內部的缺陷或是在半導體與絕緣膜之間的介面處的缺陷會降低遷移率。當使用李文森(Levinson)模型時，理論上能夠計算無缺陷存在於半導體內部之假設下的場效遷移率。
假設半導體之原始遷移率以及測量的場效遷移率分別為μ0及μ，並且電位障壁(例如，晶粒邊界)存在於半導體中時，以下述公式來表示場效遷移率μ。
此處，E代表電位障壁的高度，k代表波茲曼常數，T代表絕對溫度。當電位障壁被假定為歸因於缺陷時，根據李文森模式，電位障壁的高度E係以下述公式來予以表示。
此處，e代表基本電荷，N代表通道中每單位面積之平均缺陷密度，ε代表半導體的介電係數，n代表通道中每單位面積的載子數目，Cox代表每單位面積的電容，Vg代表閘極電壓，t代表通道的厚度。在半導體層的厚度係小於或等於30 nm的情況中，通道的厚度被視為與半導體層的厚度相同。線性區中的汲極電流Id係以下述公式來予以表示。
此處，L代表通道長度，W代表通道寬度，L及W均為10μm。此外，Vd代表汲極電壓(源極與汲極之間的電壓)。
當以Vg除上述等式的二側，然後二側取對數時，而得到下述公式。
公式5的右側是Vg的函數。從公式5中，發現從以ln(Id/Vg)為縱軸及以1/Vg為橫軸而繪製的真實測量值而取得之圖形中的線之斜率，可以取得缺陷密度N。亦即，從 電晶體的Id-Vg特徵曲線，評估缺陷密度。銦(In)、錫(Sn)、及鋅(Zn)的比例為1：1：1的氧化物半導體的缺陷密度N約為1×1012/cm2。
根據以此方式取得的缺陷密度，從公式2和公式3，計算出μ0為120 cm2/Vs。包含缺陷之以In-Sn-Zn為基礎的氧化物之測量遷移率約為35 cm2/Vs。但是，假設沒有缺陷存在於氧化物半導體的內部及半導體與絕緣膜之間的介面，則預期氧化物半導體的遷移率μ0為120 cm2/Vs。
注意，即使當無缺陷存在於半導體內部時，在通道與閘極絕緣膜之間的介面的散射仍影響電晶體的傳輸特性。換言之，在離開通道與閘極絕緣膜之間的介面一段距離x的位置之遷移率μ1，以下述公式來予以表示。
此處，D代表閘極方向上的電場，B及G是常數。B及G是從真實測量結果取得；根據上述測量結果，B是4.75×107 cm/s，G是10 nm(介面散射影響到達的深度)。當D增加(亦即，當閘極電壓Vg增加時)時，公式6的第二項增加，因此，遷移率μ1降低。
圖25顯示電晶體的遷移率μ2的計算結果，在電晶體中，通道包含半導體內部沒有缺陷的理想氧化物半導體。關於計算，使用由Synopsys Inc.所製造的裝置模擬軟體 Sentaurus Device，並且，將氧化物半導體的能帶隙、電子親和力、相對介電係數、及厚度分別假定為2.8 eV、4.7 eV、15及15 nm。這些值是測量濺射法所形成的薄膜而取得的。
此外，閘極、源極、和汲極的功函數分別被假定為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣膜的厚度假定為100 nm，並且，其相對介電係數被假定為4.1。通道長度及通道寬度均被假定為10μm，汲極電壓Vd被假定為0.1 V。
如圖25所示，在閘極電壓Vg稍微超過1V處遷移率具有大於100 cm2/Vs的峰值，且因為介面散射的影響增加而隨著閘極電壓Vg更高而下降。注意，為了降低介面散射，較佳的是半導體層的表面是原子等級平坦的(原子層平坦)。
使用具有此遷移率的氧化物半導體所製造的微小電晶體之特徵的計算結果顯示於圖26A至26C、圖27A至27C、及圖28A至28C。圖29A及29B顯示用於計算的電晶體的剖面結構。圖29A及29B中所示的電晶體均包含半導體區503a和半導體區503c，半導體區503a和半導體區503c在氧化物半導體層中具有n+型導電率。半導體區503a和半導體區503c的電阻率是2×10-3 Ω cm。
圖29A中所示的電晶體係形成於基板絕緣膜501和嵌入絕緣體502之上，嵌入絕緣體502係嵌入於基板絕緣膜501中且由氧化鋁所形成。電晶體包含半導體區 503a、半導體區503c、係設於半導體區503a與503c之間作為通道形成區的本質半導體區503b、以及閘極電極505。閘極電極505的寬度是33 nm。
閘極絕緣膜504係形成於閘極電極505與半導體區503b之間。此外，側壁絕緣體506a及側壁絕緣體506b係形成於閘極電極505的二側表面上，並且，絕緣體507係形成於閘極電極505之上以防止閘極電極505與另一佈線之間短路。側壁絕緣體具有5 nm的寬度。源極電極508a和汲極電極508b係設置成分別接觸半導體區503a和半導體區503c。注意，本電晶體的通道寬度是40 nm。
圖29B中的電晶體與圖29A中的電晶體相同之處在於其形成於基板絕緣膜501及氧化鋁形成的嵌入絕緣體502之上、並且其包含半導體區503a、半導體區503c、設於它們之間的本質半導體區503b、具有33 nm寬度的閘極電極505、閘極絕緣膜504、側壁絕緣體506a、側壁絕緣體506b、絕緣體507、源極電極508a、和汲極電極508b。
圖29A中所示的電晶體與圖29B中所示的電晶體的不同之處在於側壁絕緣體506a及側壁絕緣體506b之下的半導體區的導電率型。在圖29A所示的電晶體中，在側壁絕緣體506a及側壁絕緣體506b之下的半導體區是具有n+型導電率的部份半導體區503a以及具有n+型導電率的部份半導體區503c，而在圖29B所示的電晶體中，在側壁絕緣體506a及側壁絕緣體506b之下的半導體區是部份 本質半導體區503b。換言之，在圖29A的半導體層中，設置寬度Loff的區域，其既未與半導體區503a(半導體區503c)重疊，也未與閘極電極505重疊。此區域稱為偏移區，並且，寬度Loff稱為偏移長度。如圖29A及29B中所見般，偏移長度等於側壁絕緣體506a(側壁絕緣體506b)的寬度。
計算中所使用的其它參數如上所述。關於計算，使用由Synopsys Inc.所製造的裝置模擬軟體Sentaurus Device。圖26A至26C顯示具有圖29A中所示的結構之電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)之閘極電壓(Vg：閘極與源極之間的電位差)的相依性。在汲極電壓(汲極與源極之間的電位差)為+1V之假設下，藉由計算取得汲極電流Id，並且在汲極電壓為+0.1 V之假設下，藉由計算而取得遷移率μ。
圖26A顯示閘極絕緣膜的厚度為15 nm的情況中電晶體的閘極電壓相依性，圖26B顯示閘極絕緣膜的厚度為10 nm的情況中電晶體的閘極電壓相依性，圖26C顯示閘極絕緣膜的厚度為5 nm的情況中電晶體的閘極電壓相依性。當閘極絕緣膜的厚度更小時，特別是在關閉狀態時的汲極電流Id(關閉狀態電流)顯著地降低。相反地，遷移率μ的峰值及開啟狀態時的汲極電流Id(開啟狀態電流)並無顯著改變。圖形顯示在約1V的閘極電壓時汲極電流Id超過10μA，這是記憶元件等所要求的。
圖27A至27C顯示具有圖29B中所示的結構且偏移 長度Loff為5 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓Vg的相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖27A顯示閘極絕緣膜的厚度為15 nm的情況中電晶體的閘極電壓相依性，圖27B顯示閘極絕緣膜的厚度為10 nm的情況中電晶體的閘極電壓相依性，圖27C顯示閘極絕緣膜的厚度為5 nm的情況中電晶體的閘極電壓相依性。
此外，圖28A至28C顯示具有圖29B中所示的結構及偏移長度Loff為15 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓Vg相依性。在汲極電壓Vd為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓Vd為+0.1 V之假設下，藉由計算取得遷移率μ。圖28A顯示閘極絕緣膜的厚度為15 nm的情況中電晶體的閘極電壓相依性，圖28B顯示閘極絕緣膜的厚度為10 nm的情況中電晶體的閘極電壓相依性，圖28C顯示閘極絕緣膜的厚度為5 nm的情況中電晶體的閘極電壓相依性。
在任一結構中，隨著閘極絕緣膜更薄，關閉狀態電流顯著地降低，而遷移率μ的峰值及開啟狀態電流並沒有明顯的改變。
注意，在圖26A至26C中遷移率μ的峰值約為80 cm2/Vs，在圖27A至27C中約為60 cm2/Vs，並且，在圖28A至28C中約為40 cm2/Vs；因此，遷移率μ的峰值隨著偏移長度Loff增加而降低。此外，同理可用於關閉狀態電 流。開啟狀態電流也隨著偏移長度Loff增加而降低；但是，開啟狀態電流的下降比關閉狀態電流的下降更緩和。此外，圖形顯示在任一結構中，在閘極電壓約1 V時，汲極電流超過10 mA。
藉由加熱基板時形成氧化物半導體、或是在形成氧化物半導體膜之後藉由執行熱處理，電晶體能具有有利的特徵，在所述電晶體中，使用含有In、Sn、及Zn作為主成分的氧化物半導體作為通道形成區。注意，主成分意指含於成分中之5原子%或更高的元素。
當形成含有In、Sn、及Zn作為主成分的氧化物半導體膜時刻意地加熱基板，能增進電晶體的場效遷移率。此外，電晶體的臨界電壓正向地偏移而使電晶體常關。
更具體而言，圖30A至30C均顯示電晶體的汲極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg相依性。
舉例而言，圖30A至30C均顯示電晶體的電特徵，在電晶體中，使用含有In、Sn、及Zn作為主成分且具有3μm的通道長度L及10μm的通道寬度W之氧化物半導體膜以及厚度100 nm的閘極絕緣膜。注意，Vd係設定為10 V。
圖30A顯示電晶體之電特徵，電晶體的含有In、Sn、及Zn作為主成分之氧化物半導體膜是藉由濺射法且未刻意地加熱基板而被形成的。電晶體的場效遷移率為18.8 cm2/Vs。另一方面，當在刻意地加熱基板時形成含有In、Sn、及Zn作為主成分的氧化物半導體膜時，場效遷 移率增進。圖30B顯示電晶體的電特徵，電晶體的含有In、Sn、及Zn作為主成分之氧化物半導體膜是在200℃中加熱基板時形成的。電晶體的場效遷移率為32.2 cm2/Vsec。
在形成含有In、Sn、及Zn作為主成分的氧化物半導體膜之後執行熱處理，以進一步增進場效遷移率。圖30C顯示電晶體的電特徵，電晶體之含有In、Sn、及Zn作為主成分的氧化物半導體膜是在200℃中以濺射來予以形成並接著受到650℃的熱處理。電晶體的場效遷移率為34.5 cm2/Vsec。
基板的刻意加熱能降低藉由濺射的形成期間被吸入氧化物半導體膜中的濕氣。此外，在膜形之後的熱處理能夠從氧化物半導體膜釋放出及去除氫、羥基、及濕氣。依此方式，能夠增進場效遷移率。此場效遷移率的增進被假定為不僅藉由脫水或脫氫來去除雜質而取得，也可藉由降低導因於密度增加的原子間距離之縮減而取得。藉由從氧化物半導體去除雜質而高度純化，以使氧化物半導體晶化。在使用此高度純化的非單晶氧化物半導體的情況中，理想地，預期實現超過100 cm2/Vsec的場效遷移率。
含有In、Sn、及Zn作為主成分的氧化物半導體以下述方式結晶：氧離子植入氧化物半導體膜中；藉由熱處理以釋放出含於氧化物半導體中的氫、羥基、及濕氣；並且，經由熱處理或稍後執行的另一熱處理，以使氧化物半導體結晶。藉由此結晶處理或再結晶處理，以取得具有有 利結晶性的非單晶氧化物半導體。
膜形成期間基板的刻意加熱及/或膜形成之後的熱處理不僅有助於增進場效遷移率，也有助於使電晶體常關。在使用含有In、Sn、及Zn作為主成分且未刻意地加熱基板而形成的氧化物半導體膜作為通道形成區的電晶體中，臨界電壓趨向於負向偏移。但是，當使用刻意地加熱基板時形成的氧化物半導體膜時，能夠解決臨界電壓負向偏移的問題。亦即，臨界電壓偏移，以致於電晶體變成常關；藉由比較圖30A和30B，能確認此趨勢。
注意，藉由改變In、Sn、及Zn的比例，也能控制臨界電壓；當In、Sn、及Zn的成分比例為2：1：3時，電晶體常關。此外，當如下所述地設定靶材的成分比例時，取得具有高結晶性的氧化物半導體膜：In：Sn：Zn=2：1：3。
基板的刻意加熱之溫度或是熱處理的溫度為150℃或更高，較佳為200℃或更高，更較佳為400℃或更高。當在高溫下執行膜形成或熱處理時，電晶體是常關的。
藉由在膜形成期間刻意地加熱基板及/或在膜形成後執行熱處理，能增進抗閘極偏壓應力的穩定度。舉例而言，當在150℃下以2 MV/cm的強度施加閘極偏壓一小時時，臨界電壓的漂移係小於±1.5V，較佳為小於±1.0V。
對下述二電晶體執行BT測試：在形成氧化物半導體膜之後未執行熱處理的樣品1，並且在形成氧化物半導體膜之後以650℃執行熱處理的樣品2。
首先，在基板溫度25℃及10V的Vd下，測量這些電 晶體的Vg-Id特徵。然後，基板溫度係設定於150℃，且Vd係設定於0.1 V。之後，施加20 V的Vg，以使施加至閘極絕緣膜608的電場的強度為2 MV/cm，並且，所述條件保持一小時。接著，將Vg設定於0 V。然後，在基板溫度25℃及10V的Vd下，測量這些電晶體的Vg-Id特徵。此處理稱為正BT測試。
以類似方式，在基板溫度25℃及10V的Vd下，測量這些電晶體的Vg-Id特徵。然後，基板溫度設定於150℃，且Vd係設定於0.1 V。之後，施加-20V的Vg，以使施加至閘極絕緣膜608的電場的強度為-2 MV/cm，並且，所述條件保持一小時。接著，將Vg設定於0 V。然後，在基板溫度25℃及10V的Vd下，測量這些電晶體的Vg-Id特徵。此處理稱為負BT測試。
圖31A及31B分別顯示樣品1的正BT測試結果及樣品1的負BT測試結果。圖32A及32B分別顯示樣品2的正BT測試結果及樣品2的負BT測試結果。
導因於正BT測試及導因於負BT測試的樣品1的臨界電壓偏移量分別為1.80 V及-0.42V。導因於正BT測試及導因於負BT測試的樣品2的臨界電壓偏移量分別為0.79 V及0.76 V。
發現在樣品1及樣品2中，BT測試之前與之後之間的臨界電壓的偏移量小且其可靠度高。
在氧氛圍中執行熱處理；或者，在氮或惰性氣體氛圍中、或是在降壓下，首先執行熱處理，然後在含氧的氛圍 中執行熱處理。在脫水或脫氫後，氧供應至氧化物半導體，因而進一步增加熱處理的效果。關於脫水或脫氫後供應氧的方法，可以使用氧離子由電場加速且佈植至氧化物半導體膜中的方法。
在氧化物半導體中或是在氧化物半導與接觸氧化物半導體的膜之間的介面處，容易造成導因於氧空乏的缺陷；但是，當因熱處理而在氧化物半導體中含有過量的氧時，固定造成的氧空乏能由過量的氧填充。過量的氧是主要存在於晶格之間的氧。當氧的濃度係設定在高於或等於1×1016/cm3且低於或等於2×1020/cm3時，能夠在氧化物半導體中含有過量的氧而不會造成晶體變形等等。
當執行熱處理以致於至少部份氧化物半導體包含晶體時，能夠取得更穩定的氧化物半導體膜。舉例而言，當以X光繞射(XRD)來分析使用In：Sn：Zn=1：1：1的成分比之靶材而以濺射法但未刻意地加熱基板所形成的氧化物半導體膜時，觀測到光暈圖案。藉由使形成的氧化物半導體膜受到熱處理而將其晶化。熱處理的溫度被適當地設定：舉例而言，當以650℃執行熱處理時，以X光繞射分析，可以觀測到清楚的繞射峰值。
執行以In-Sn-Zn為基礎的氧化物膜的XRD分析。使用由Bruker AXS所製造的X光繞射儀D8 ADVANCE來執行XRD分析，並且，以平面外方法來執行測量。
製備樣品A及樣品B並對其執行XRD分析。於下，將說明樣品A和樣品B的形成方法。
在已受到脫氫處理的石英基板上形成厚度100 nm之以In-Sn-Zn為基礎的氧化物膜。
在氧氛圍中，以100 W(DC)功率之濺射設備，形成以In-Sn-Zn為基礎的氧化物膜。使用具有In：Sn：Zn=1：1：1的原子比之以In-Sn-Zn-O為基礎的靶材作為靶材。注意，在膜形成時的基板加熱溫度被設定在200℃。使用依此方式所形成的樣品作為樣品A。
接著，以類似於樣品A的方法所製造的樣品受到650℃的熱處理。關於熱處理，首先執行氮氛圍中的熱處理一小時，並且，又執行氧氛圍中的熱處理一小時但未降低溫度。使用此方式形成的樣品作為樣品B。
圖35顯示樣品A及樣品B的XRD光譜。在樣品A中觀測到沒有導因於晶體的峰值，但是，在樣品B中，當2 θ約35度、及37度至38度時，觀測到導因於晶體的峰值。
如上所述，藉由在含有In、Sn、及Zn作為主成分的氧化物半導體沈積期間刻意地加熱基板、及/或藉由在沈積後執行熱處理，能增進電晶體的特徵。
這些基板加熱及熱處理具有防止不利於氧化物半導體的氫及羥基等雜質被包含於膜中的效果或者具有從膜中去除氫及羥基的效果。亦即，藉由從氧化物半導體中去除作為施體雜質的氫，而將氧化物半導體高度純化，因而電晶體是常關的。氧化物半導體的高度純化使得電晶體的關閉狀態電流能夠為1 aA/μm或更低。此處，關閉狀態電流的 單位代表每微米通道寬度的電流。
圖36顯示測量關閉狀態電流時電晶體的關閉狀態電流與基板溫度(絕對溫度)的倒數之間的關係。在圖36中，為了簡明起見，水平軸代表以1000乘以測量時基板溫度的倒數而取得的值(1000/T)。
如圖36所示，當基板溫度分別為125℃及85℃時，關閉狀態電流為0.1 aA/μm(1×10-19 A/μm)或更低及10 zA/μm(1×10-20 A/μm)或更低。關閉狀態電流的對數與溫度倒數之間的比例關係顯示在室溫時(27℃)的關閉狀態電流為0.1 zA/μm(1×10-22 A/μm)或更低。因此，在125℃、85℃、及室溫時，關閉狀態電流分別為1 aA/μm(1×10-18 A/μm)或更低、100 zA/μm(1×10-19 A/μm)或更低、及1 zA/μm(1×10-21 A/μm)或更低。
為了在氧化物半導體膜形成期間防止氫及濕氣含於氧化物半導體膜中，所以，自然較佳的是藉由充分地抑制來自沈積室外部及經由沈積室的內壁脫氣之洩漏，以增加濺射氣體的純度。舉例而言，較佳使用露點為-70℃或更低的氣體作為濺射氣體，以防止濕氣含於膜中。此外，較佳的是使用高度純化的靶材，以致於未含有例如氫及濕氣等雜質。雖然藉由熱處理而能夠從含有In、Sn、及Zn作為主成分的氧化物半導體膜中去除濕氣，但是，由於相較於含有In、Ga、及Zn作為主成分的氧化物半導體膜，濕氣在較高的溫度下從含有In、Sn、及Zn作為主成分的氧化物半導體膜釋放出，所以，較佳形成原始地未含有濕氣的 膜。
評估使用氧化物半導體膜形成後執行650℃熱處理之樣品B形成的電晶體之電特徵與基板溫度之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的一側上的Lov、及0μm的dW。注意，Vd係設定於10V。注意，基板溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。在電晶體中，閘極電極與一對電極的其中之一重疊的部份之寬度稱為Lov，並且，一對電極未與氧化物半導體膜重疊的部份之寬度稱dW。
圖33顯示Id(實線)及場效遷移率(虛線)之Vg相依性。圖29A顯示基板溫度與臨界電壓之間的關係，圖29B顯示基板溫度與場效遷移率之間的關係。
從圖34A中，發現臨界電壓隨著基板溫度增加而變低。注意，在-40℃至150℃的範圍中，臨界電壓從1.09 V下降至-0.23 V。
從圖34B中，發現場效遷移率隨著基板溫度增加而降低。注意，在-40℃至150℃的範圍中，遷移率從36 cm2/Vs下降至32 cm2/Vs。因此，發現在上述溫度範圍中電特徵的變異小。
在以含有In、Sn、及Zn作為主成分的此氧化物半導體用於通道形成區的電晶體中，以維持在1 aA/μm或更低的關閉狀態電流，取得30 cm2/Vs或更高、較佳為40 cm2/Vs或更高、更較佳為60 cm2/Vs或更高之場效遷移 率，這能夠取得LSI所需的開啟狀態電流。舉例而言，在L/W為33 nm/40 nm的FET中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高的開啟狀態電流能夠流通。此外，在電晶體操作所需的溫度範圍中，能夠確保充分的電特徵。根據這些特徵，即使當包含氧化物半導體的電晶體也被設於使用矽半導體形成的積電電路中時，仍然能夠實現具有新穎功能的積體電路，而不會降低操作速度。
本實施例可以與任何其它實施例適當地結合實施。
[實例1]
在本實施例中，參考圖37A及37B等等，說明使用In-Sn-Zn-O膜作為氧化物半導體膜的電晶體實例。
圖37A及37B是具有頂部閘極頂部接觸結構的共平面電晶體的上視圖及剖面視圖。圖37A是電晶體的上視圖。圖37B是沿著圖37A中的虛線A1-A2的剖面視圖。
圖37B中所示的電晶體包含基板550；設於基板550之上的基板絕緣層552；設於基板絕緣膜552的周圍中的保護絕緣膜554；設於基板絕緣層552及保護絕緣膜554之上且包含高電阻區556a和低電阻區556b之氧化物半導體膜556；設於氧化物半導體膜556之上的閘極絕緣膜558；閘極電極560，係設置成與氧化物半導體膜556重疊而以閘極絕緣膜558設於其間；設置成接觸閘極電極560的側表面之側壁絕緣膜562；設置成接觸至少低電阻 區556b的一對電極564；層間絕緣膜566，係設置成覆蓋至少氧化物半導體膜556、閘極電極560、及一對電極564；以及，佈線568，係設置成經由形成在層間絕緣膜566中的開口而連接至一對電極564中至少其中之一。
雖然未顯示出，但是，保護膜可以被設置成覆蓋層間絕緣膜566和佈線568。藉由保護膜，因層間絕膜566的表面導電而產生的微小量的漏電流可以降低，因此，電晶體的關閉狀態電流降低。
[實例2]
在本實例中，說明使用In-Sn-Zn-O膜作為氧化物半導體膜的電晶體的另一實例。
圖38A及38B是上視圖及剖面視圖，顯示本實例中製造的電晶體的結構。圖38A是電晶體的上視圖。圖38B是沿著圖38A中的虛線B1-B2的剖面視圖。
圖38B中所示的電晶體包含基板600；設於基板600之上的基板絕緣層602；設於基板絕緣層602之上的氧化物半導體膜606；接觸氧化物半導體膜606之一對電極614；設於氧化物半導體膜606及一對電極614之上的閘極絕緣膜608；閘極電極610，係設置成與氧化物半導體膜606重疊而以閘極絕緣膜608設於其間；層間絕緣膜616，係設置成覆蓋閘極絕緣膜608和閘極電極610；佈線618，經由形成於層間絕緣膜616中的開口而被連接至一對電極614；以及，保護膜620，係設置成覆蓋層間絕 緣膜616及佈線618。
關於基板600，使用玻璃基板。關於基板絕緣層602，使用氧化矽膜。關於氧化物半導體膜606，使用In-Sn-Zn-O膜。關於一對電極614，使用鎢膜。關於閘極絕緣膜608，使用氧化矽膜。閘極電極610具有氮化鉭膜及鎢膜的層疊結構。層間絕緣膜616具有氧氮化矽膜及聚醯亞胺膜的層疊結構。佈線618均具有鈦膜、鋁膜、及鈦膜依此次序形成的層疊結構。關於保護膜620，使用聚醯亞胺膜。
注意，在具有圖31A中所示的結構之電晶體中，閘極電極610與一對電極614的其中之一重疊的部份的寬度稱為Lov。類似地，未與氧化物半導體膜606重疊的一對電極614中的部份的寬度稱為dW。
本申請案係根據2011年5月20日向日本專利局提出申請之日本專利申請序號2011-113651，其整體內容於此一併列入參考。
100‧‧‧記憶體裝置
101‧‧‧第一電晶體
102‧‧‧第二電晶體
111‧‧‧第三電晶體
112‧‧‧第四電晶體
113‧‧‧第五電晶體
114‧‧‧第六電晶體
115‧‧‧第七電晶體
116‧‧‧第八電晶體
117‧‧‧第九電晶體
120‧‧‧佇鎖電路
121‧‧‧時脈反相器
122‧‧‧反相器
123‧‧‧時脈反相器
130‧‧‧反相器
131‧‧‧電晶體
132‧‧‧電晶體
133‧‧‧反相器
140‧‧‧時脈反相器
141‧‧‧電晶體
142‧‧‧電晶體
143‧‧‧電晶體
161‧‧‧儲存電容器
162‧‧‧儲存電容器
163‧‧‧電晶體
164‧‧‧電晶體
201‧‧‧比較器
202‧‧‧記憶體部
203‧‧‧記憶體部
204‧‧‧輸出電位決定器
211‧‧‧第三電晶體
212‧‧‧第四電晶體
213‧‧‧第五電晶體
214‧‧‧第六電晶體
215‧‧‧第七電晶體
216‧‧‧第八電晶體
217‧‧‧第九電晶體
220‧‧‧第八電晶體
221‧‧‧第一電晶體
222‧‧‧第二電晶體
250‧‧‧記憶體裝置
251‧‧‧比較器
252‧‧‧記憶體部
253‧‧‧記憶體部
254‧‧‧輸出電位決定器
261‧‧‧儲存電容器
262‧‧‧儲存電容器
501‧‧‧基部絕緣膜
502‧‧‧嵌入絕緣體
503a‧‧‧半導體區
503b‧‧‧本質半導體區
503c‧‧‧半導體區
504‧‧‧閘極絕緣膜
505‧‧‧閘極電極
506a‧‧‧側壁絕緣體
506b‧‧‧側壁絕緣體
507‧‧‧絕緣體
508a‧‧‧源極電極
508b‧‧‧汲極電極
550‧‧‧基板
552‧‧‧基部絕緣層
554‧‧‧保護絕緣膜
556‧‧‧氧化物半導體膜
556a‧‧‧高電阻區
556b‧‧‧低電阻區
558‧‧‧閘極絕緣膜
560‧‧‧閘極電極
562‧‧‧側壁絕緣膜
564‧‧‧電極
566‧‧‧層間絕緣膜
568‧‧‧佈線
600‧‧‧基板
602‧‧‧基部絕緣層
606‧‧‧氧化物半導體膜
608‧‧‧閘極絕緣膜
610‧‧‧閘極電極
614‧‧‧電極
616‧‧‧層間絕緣膜
618‧‧‧佈線
620‧‧‧保護膜
901‧‧‧氧化物半導體電晶體
902‧‧‧絕緣膜
903‧‧‧氧化物半導體層
904‧‧‧源極電極
905‧‧‧汲極電極
906‧‧‧閘極絕緣膜
907‧‧‧閘極電極
908‧‧‧重度摻雜區
909‧‧‧通道形成區
911‧‧‧氧化物半導體電晶體
912‧‧‧絕緣膜
913‧‧‧氧化物半導體層
914‧‧‧源極電極
915‧‧‧汲極電極
916‧‧‧閘極絕緣膜
917‧‧‧閘極電極
918‧‧‧高濃度區
919‧‧‧通道形成區
3000‧‧‧基板
3001‧‧‧電晶體
3003a‧‧‧電極
3003b‧‧‧電極
3003c‧‧‧電極
3004‧‧‧邏輯電路
3100a‧‧‧佈線
3100b‧‧‧佈線
3100c‧‧‧佈線
3100d‧‧‧佈線
3106‧‧‧元件隔離絕緣膜
3140a‧‧‧絕緣膜
3140b‧‧‧絕緣膜
3141a‧‧‧絕緣膜
3141b‧‧‧絕緣膜
3142a‧‧‧絕緣膜
3142b‧‧‧絕緣膜
3170a‧‧‧記憶元件
3170b‧‧‧記憶元件
3171a‧‧‧電晶體
3171b‧‧‧電晶體
3303‧‧‧電極
3501a‧‧‧電極
3501b‧‧‧電極
3501c‧‧‧電極
3502a‧‧‧電極
3502b‧‧‧電極
3502c‧‧‧電極
3503a‧‧‧電極
3503b‧‧‧電極
3505‧‧‧電極
9900‧‧‧基板
9901‧‧‧算術邏輯單元
9902‧‧‧ALU控制器
9903‧‧‧指令解碼器
9904‧‧‧中斷控制器
9905‧‧‧時序控制器
9906‧‧‧暫存器
9907‧‧‧暫存器控制器
9908‧‧‧匯流排介面
9909‧‧‧唯讀記憶體
9920‧‧‧唯讀記憶體介面
圖1是記憶體裝置的方塊圖。
圖2是記憶體裝置的電路圖。
圖3A至3C分別是鎖存電路、反相器、及時脈反相器的電路圖。
圖4是鎖存電路的電路圖。
圖5是記憶體裝置的電路圖。
圖6是時序圖，顯示記憶體裝置的操作。
圖7顯示記憶體裝置的操作。
圖8顯示記憶體裝置的操作。
圖9顯示記憶體裝置的操作。
圖10顯示記憶體裝置的操作。
圖11是記憶體裝置的方塊圖。
圖12是記憶體裝置的電路圖。
圖13是記憶體裝置的電路圖。
圖14是時序圖，顯示記憶體裝置的操作。
圖15顯示記憶體裝置的操作。
圖16顯示記憶體裝置的操作。
圖17顯示記憶體裝置的操作。
圖18顯示記憶體裝置的操作。
圖19A及19B是氧化物半導體電晶體的剖面視圖。
圖20是剖面視圖，顯示記憶體裝置的結構。
圖21是包含記憶體裝置的CPU的方塊圖。
圖22A至22E均顯示氧化物材料的結構。
圖23A至23C顯示氧化物材料的結構。
圖24A至24C顯示氧化物材料的結構。
圖25顯示計算取得的遷移率對閘極電壓的相依性。
圖26A至26C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性。
圖27A至27C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性。
圖28A至28C均顯示計算取得的汲極電流與遷移率對閘極電壓相依性。
圖29A及29B均顯示用於計算的電晶體之剖面結構。
圖30A至30C均顯示包含氧化物半導體膜的電晶體的特徵。
圖31A及31B均顯示受到BT測試之樣品1的電晶體的Vg-Id特徵曲線。
圖32A及32B均顯示樣品2的電晶體之BT測試後的Vg-Id特徵曲線。
圖33顯示Id與場效遷移率的Vg相依性。
圖34A顯示基板溫度與臨界電壓之間的關係，圖34B顯示基板溫度與場效遷移率之間的關係。
圖35顯示樣品A和樣品B的XRD光譜。
圖36顯示電晶體測量時關閉狀態電流與基板溫度之間的關係。
圖37A及37B顯示電晶體的結構。
圖38A及38B顯示電晶體的結構。
圖39A及39B顯示氧化物材料的結構。
100‧‧‧記憶體裝置
101‧‧‧第一電晶體
102‧‧‧第二電晶體
111‧‧‧第三電晶體
112‧‧‧第四電晶體
113‧‧‧第五電晶體
114‧‧‧第六電晶體
115‧‧‧第七電晶體
116‧‧‧第八電晶體
117‧‧‧第九電晶體
201‧‧‧比較器
202‧‧‧記憶體部
203‧‧‧記憶體部
204‧‧‧輸出電位決定器

Claims (13)

  1. 一種半導體裝置，包括：比較器，包括第一端子及第二端子；第一記憶體部，包括：第一電晶體，包括包含氧化物半導體的半導體層；以及第二電晶體，包括電連接至該第一電晶體的源極和汲極的其中之一的閘極；第二記憶體部，包括：第三電晶體，包括包含氧化物半導體的半導體層；第四電晶體，包括電連接至該第三電晶體的源極和汲極的其中之一的閘極；電路，包括電連接至該第二電晶體的源極和汲極的其中之一以及該第四電晶體的源極和汲極的其中之一的端子，其中：該第一端子係電連接至該第二電晶體的該源極和該汲極中之另一者；該第二端子係電連接至該第四電晶體的該源極和該汲極中之另一者；該比較器係配置成比較第一輸出訊號與第二輸出訊號；該第一輸出訊號從電連接至該第一端子的第一輸出端 子而被輸出；以及該第二輸出訊號從電連接至該第二端子的第二輸出端子而被輸出。
  2. 如申請專利範圍第1項之半導體裝置，其中，該電路係配置成決定該第一輸出訊號的電位及該第二輸出訊號的電位。
  3. 如申請專利範圍第1項之半導體裝置，其中：該第二電晶體包括包含矽的半導體層；以及該第四電晶體包括包含矽的半導體層。
  4. 一種半導體裝置，包括：比較器，係配置成比較第一輸出訊號與第二輸出訊號，該比較器包括第一端子及第二端子；第一記憶體部，包括：第一電晶體，包括包含氧化物半導體的半導體層；以及第二電晶體，包括電連接至該第一電晶體的源極和汲極的其中之一的閘極，該第二電晶體包括包含氧化物半導體的半導體層；第二記憶體部，包括：第三電晶體，包括包含氧化物半導體的半導體層；及第四電晶體，包括電連接至該第三電晶體的源極和汲極的其中之一的閘極，該第四電晶體包括包含氧化物半導體的半導體層；以及 電路，包括電連接至該第二電晶體的源極和汲極的其中之一以及該第四電晶體的源極和汲極的其中之一的端子，其中：第一端子係電連接至該第二電晶體的該源極和該汲極中之另一者；以及第二端子係電連接至該第四電晶體的該源極和該汲極中之另一者；該第一輸出訊號從電連接至該第一端子的第一輸出端子而被輸出；以及該第二輸出訊號從電連接至該第二端子的第二輸出端子而被輸出。
  5. 如申請專利範圍第4項之半導體裝置，其中，該電路係配置成決定該第一輸出訊號的電位及該第二輸出訊號的電位。
  6. 如申請專利範圍第1或4項之半導體裝置，其中：該比較器係電連接至高位準參考電位；以及該電路係電連接至低位準參考電位。
  7. 如申請專利範圍第1或4項之半導體裝置，其中：該比較器係電連接至低位準參考電位；以及該電路係電連接至高位準參考電位。
  8. 如申請專利範圍第1或4項之半導體裝置，又包 括：第一電容器，包括電極，該電極係電連接至該第一電晶體的該源極和該汲極的其中之一以及該第二電晶體的該閘極；以及第二電容器，包括電極，該電極係電連接至該第三電晶體的該源極和該汲極的其中之一以及該第四電晶體的該閘極。
  9. 如申請專利範圍第1或4項之半導體裝置，其中，該比較器包括電晶體，而該電晶體包括包含矽的半導體層。
  10. 如申請專利範圍第1或4項之半導體裝置，其中，該比較器包括電晶體，而該電晶體包括包含氧化物半導體的半導體層。
  11. 如申請專利範圍第1或4項之半導體裝置，其中，該電路包括電晶體，而該電晶體包括包含矽的半導體層。
  12. 如申請專利範圍第1或4項之半導體裝置，其中，該電路包括電晶體，而該電晶體包括包含氧化物半導體層的半導體層。
  13. 一種中央處理單元，包括如申請專利範圍第1或4項之半導體裝置。
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