TWI476931B - 薄膜電晶體與具有此薄膜電晶體的畫素結構 - Google Patents
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Description
本發明是有關於一種薄膜電晶體與畫素結構，且特別是有關於一種通道長度可隨不同需求而調整的薄膜電晶體與具有此薄膜電晶體的畫素結構。
近年來，由於半導體製程技術的進步，薄膜電晶體的製造越趨容易與快速。薄膜電晶體的應用相當廣泛，例如電腦晶片、手機晶片或是薄膜電晶體液晶顯示器(thin film transistor liquid crystal displayer,TFT LCD)等。以薄膜電晶體液晶顯示器為例，薄膜電晶體可作為充電或放電的開關來控制各畫素的顯示。
在現有的技術中，薄膜電晶體的源極與汲極係採用同一層導電層圖案化而成。源極與汲極之間的水平距離至少須為3μm，才能確保源極與汲極彼此分離。也就是說，目前採用微影蝕刻製程將同一層導電材料圖案化成源極與汲極時，源極與汲極之間的水平距離無法更為縮小。因而，薄膜電晶體的通道長度以及配置面積也無法進一步縮減。
然而，隨著各式電子產品對元件特性的要求越來越高，薄膜電晶體也必須不斷地朝向高輸出電流的方向發展。此時，通道長度的限制將不利於輸出電流的提升而限制了薄膜電晶體的發展。
本發明提供一種薄膜電晶體，其源極與汲極之間的距離可隨不同需求而調整，甚至小於微影蝕刻製程所能到達的極限。
本發明提供一種畫素結構，其薄膜電晶體具有理想的輸出電流。
本發明提供一種薄膜電晶體，配置於一基板上。薄膜電晶體包括閘極、閘極絕緣層、源極、通道層以及汲極。閘極絕緣層覆蓋於閘極及基板上。源極配置於部份閘極絕緣層上。通道層配置於閘極絕緣層上，且覆蓋閘極上方之部分源極。汲極配置於通道層上且電性連接於通道層。
在本發明之一實施例中，上述之薄膜電晶體更包含一保護層。保護層覆蓋源極、通道層與閘極絕緣層，且保護層具有至少一孔洞暴露部份通道層。具體而言，汲極係經由孔洞電性連接通道層。在一實施例中，孔洞可以是位於閘極與通道層之正上方。
在本發明之一實施例中，上述之薄膜電晶體更包含一保護層，其覆蓋源極、通道層與汲極。此外，通道層例如更覆蓋閘極絕緣層。
在本發明之一實施例中，上述之汲極更覆蓋閘極絕緣層上。
在本發明之一實施例中，上述之源極接觸通道層的一源極接觸區與汲極接觸通道層的一汲極接觸區在平行於基板的一水平距離大於等於零。
在本發明之一實施例中，上述之源極接觸通道層的一源極接觸區與汲極接觸通道層的一汲極接觸區在平行於基板的水平距離小於3μm。
在本發明之一實施例中，上述之通道層的材質包括金屬氧化物半導體、或非晶矽半導體。舉例來說，金屬氧化物半導體包括銦鎵鋅氧化物。
在本發明之一實施例中，上述之汲極的材質包括透明導電材料。
在本發明之一實施例中，上述之汲極的材質包括金屬。
在本發明之一實施例中，上述之源極與汲極具有相同的材質。
本發明另提出一種畫素結構，包括如前所述之薄膜電晶體以及畫素電極。畫素電極電性連接於汲極。
在本發明之一實施例中，上述之畫素電極和汲極為同一膜層。
基於上述，本發明利用不同層導電層製作薄膜電晶體的源極與汲極，並且源極與汲極分別在通道層前後製作而成。本發明的薄膜電晶體中，源極與汲極之間的水平距離不受製程極限的限制，因此通道長度可以隨不同需求而調整以具有理想的載子遷移率。如此一來，具有本發明之薄膜電晶體的畫素結構可以有更好的反應速率。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示為本發明第一實施例的薄膜電晶體剖面示意圖。請參照圖1，薄膜電晶體100配置於基板10上。薄膜電晶體100包括閘極110、閘極絕緣層120、源極130、通道層140、保護層150以及汲極160。閘極110配置於基板10上，而閘極絕緣層120覆蓋於閘極110及基板10上。源極130配置於部份閘極絕緣層120上。通道層140配置於閘極絕緣層120上，且覆蓋閘極110上方之部分源極130以及部份的閘極絕緣層120。保護層150覆蓋源極130、通道層140以及未被源極130、通道層140所覆蓋的閘極絕緣層120。汲極160配置於通道層140上方。此外，保護層150具有暴露出部分通道層140的孔洞152，以使汲極160透過孔洞152接觸通道層140並且電性連接於通道層140。
在本實施例中，各元件的製作順序依序為閘極110、絕緣層120、源極130、通道層140、保護層150以及汲極160。閘極110的材質可以是金屬或其他的導電材料。通道層140的材質可以是非晶矽半導體材料、金屬氧化物半導體材料、有機半導體材料等，其中金屬氧化物半導體材料可以是銦鎵鋅氧化物(Indium-Gallium-Zinc Oxide,IGZO)。另外，源極130與汲極160的材質例如可選自於金屬、透明導電材料、金屬合金等導電材料，其中透明導電材料可以是銦錫氧化物。由於製作的步驟不同，源極130與汲極160可以選用相同材質加以製作，或是分別使用不同的材質加以製作。當然，上述的材質僅是舉例說明之用，並非用限定本發明。
源極130與汲極160是採用不同膜層在不同的製作步驟中製作而成的，其中通道層140疊置於源極130上，而汲極160疊置於通道層140上。因此，源極130與汲極160的相對位置不受製程精度的限制而可隨不同需求來調整。具體而言，源極130接觸通道層140的源極接觸區132與汲極160接觸通道層140的汲極接觸區162在平行於基板10的水平距離d可以小於3μm。在其他的實施方式中，源極130接觸通道層140的源極接觸區132與汲極160接觸通道層140的汲極接觸區162在平行於基板10的水平距離d可以落在大於等於零的任何數值。相較於習知以同一導電材料層在同一個圖案化步驟中製作源極與汲極時需使源極與汲極之間至少相隔3μm的技術而言，本實施例的薄膜電晶體100在設計源極130與汲極160相對位置時更富有彈性。
一般而言，源極接觸區132與汲極接觸區162之間的水平距離d縮小，則薄膜電晶體100的通道長度(channel length)將隨之縮減。反之，源極接觸區132與汲極接觸區162間的水平距離d增加時，薄膜電晶體100的通道長度將隨之增加。在本實施例中，源極接觸區132與汲極接觸區162間的水平距離d不受到特定限制，所以薄膜電晶體100的通道長度可隨不同需求的設計而調整。除此之外，薄膜電晶體100中，通道層140位於汲極160與閘極110之間的結構設計有助於降低汲極160與閘極110間的電容耦合效應。因此，薄膜電晶體100的閘極-汲極寄生電容較小而有助於提昇薄膜電晶體100的電性特性。
圖2繪示為本發明第二實施例的薄膜電晶體剖面示意圖。請參照圖2，薄膜電晶體200配置於基板10上。薄膜電晶體100包括閘極110、閘極絕緣層120、源極130、通道層140、保護層250以及汲極160。閘極110配置於基板10上，而閘極絕緣層120覆蓋於閘極110及基板10上。源極130配置於部份閘極絕緣層120上。通道層140配置於閘極絕緣層120上，且覆蓋閘極110上方之部分源極130。保護層250覆蓋源極130、通道層140以及未被源極130、通道層140所覆蓋的閘極絕緣層120。汲極160配置於通道層140上方。此外，保護層250具有孔洞152，以使汲極160透過孔洞152接觸通道層140並且電性連接於通道層140。
值得一提的是，本實施例與第一實施例的主要差異在於保護層250中孔洞152所設置的位置。在本實施例中，孔洞152例如是位於閘極110與通道層140之正上方。此時，源極130接觸通道層140的源極接觸區132與汲極160接觸通道層140的汲極接觸區162在平行於基板10的水平距離d例如為零。如此一來，薄膜電晶體200的通道長度L可以是由通道層140的膜厚而決定。因此，薄膜電晶體200的通道長度L可以有效地縮減而使載子遷移速率提升來達到所需的元件特性。
由於源極130與汲極160採用不同的步驟來製作，源極130與汲極160可以選用相同材質加以製作，或是分別使用不同的材質加以製作。舉例而言，源極130與汲極160的材質例如可選自於金屬、透明導電材料、金屬合金等，其中透明導電材料可以是銦錫氧化物。換言之，源極130與汲極160的材質可以一者為金屬，另一者為透明導電材料，也可以同時為金屬，或是同時為透明導電材料。
圖3繪示為本發明第三實施例的薄膜電晶體的剖面示意圖。請參照圖3，薄膜電晶體300配置於基板10上，其包括有依序地疊置於基板10上的閘極110、閘極絕緣層120、源極130、通道層140以及汲極350。另外，薄膜電晶體300還包括保護層360，其覆蓋住源極130、通道層140以及汲極350。在本實施例中，源極130接觸於通道層140接近基板10的一側，而汲極350接觸於通道層140遠離基板10的一側。源極130與汲極350在不同製作步驟中以不同膜層製作而成。因此，源極130與汲極350的材質可以彼此相同也可以彼此不同。
此外，源極130與汲極350的相對位置不受製程精度的限制。源極130接觸通道層140的源極接觸區132與汲極350接觸通道層140的汲極接觸區352在平行基板10的水平距離d可以是大於等於零的任何數值。所以，設計者可以按照所需的元件特性來調整水平距離d的大小以獲得所需的通道長度。此外，薄膜電晶體300的閘極110與汲極350之間設有通道層140，因此薄膜電晶體300的閘極-汲極寄生電容較小而具有理想的電性特性。
圖4繪示為本發明第四實施例的薄膜電晶體剖面示意圖。請參照圖4，薄膜電晶體400配置於基板10上，其包括有閘極110、閘極絕緣層120、源極130、通道層140、保護層150以及汲極460。薄膜電晶體400與前述的薄膜電晶體100大致相同，兩者的主要差異在於汲極460更包括延伸部462。此外，汲極460的延伸部462例如位於閘極110以及通道層140正上方，延伸部462和通道層140之間有保護層150，此結構可產生額外的雙閘極效應，可以得到更高的電流輸出。
薄膜電晶體400將源極130與汲極460以不同的膜層加以製作。所以，源極130與汲極460的相對位置不受製程精度的影響。製作薄膜電晶體400時，可以依照所需的條件改變源極130與汲極460的相對位置以獲得理想的通道長度。此外，源極130與汲極460之間的距離縮小，薄膜電晶體400的配置面積也隨之縮小，而有助於提升元件配置密度。
圖5繪示為本發明之一實施例的畫素結構示意圖。請參照圖5，畫素結構500包括薄膜電晶體510以及畫素電極520。薄膜電晶體510包括閘極G、源極S以及汲極D。畫素電極520電性連接汲極D。具體而言，薄膜電晶體510在剖面上的設計可以採用前述實施例中的薄膜電晶體100、200、300以及400任一種結構。也就是說，源極S以及汲極D係由不同膜層製作而成的，且源極S以及汲極D的材質可以是相同的或是彼此不同。薄膜電晶體510可以藉由改變源極S以及汲極D之間的相對位置以實現不同的通道長度，而不受限於製程精度。因此，薄膜電晶體510可具有理想的電性特性而使畫素結構500的反應速率符合所需。
在本實施例中，畫素電極520的材質可以是透明導電材料也可以是金屬，或是上述材料之組合。畫素電極520可與汲極D同時製作，因此畫素電極520的材質可與汲極D的材質相同。不過，本實施例不侷限於將畫素電極520與汲極D同時製作的實施方式。在其他的實施方式中，畫素電極520與汲極D可以分別使用不同步驟加以製作。
圖6繪示為本發明第五實施例的薄膜電晶體的示意圖。請參照圖6，薄膜電晶體600配置於基板10上。薄膜電晶體600包括閘極110、閘極絕緣層120、源極130、通道層140、保護層150、汲極160以及緩衝層670與680。閘極110、閘極絕緣層120、源極130、通道層140、保護層150以及汲極160之間的相對關係可參照於第一實施例的相關描述。另外，緩衝層670配置於源極130與通道層140之間，而緩衝層680配置於汲極160與通道層140之間。具體而言，源極130可以透過緩衝層670連接於通道層140而汲極160可以透過緩衝層680連接於通道層140。因此，在本實施例中，源極130與汲極160可選擇性地不直接接觸於通道層140，而分別接觸於緩衝層670與680。也就是說，緩衝層670與680分別地夾於源極130與通道層140之間以及源極160與通道層140之間。
緩衝層670與680的材質可以是任何半導體，使金屬材料的源極130/汲極160與氧化物半導體材料的通道層140間形成歐姆接觸的材料，例如n+型摻雜的IGZO。因此，緩衝層670與680的配置有助於降低源極130與汲極160連接於通道層140的接觸阻抗。緩衝層670與680可以分別使用製作源極130與汲極160的光罩加以製作，或是使用其他的光罩來製作。
值得一提的是，緩衝層670與680可以選擇性地應用於前述第一至第四實施例的薄膜電晶體中也可以應用於圖5的畫素結構中的電晶體中，以降低金屬材料與氧化物半導體材料之間的接觸阻抗。另外，本實施例的薄膜電晶體600可以應用於其他的電路結構中，例如圖7所繪示的電路。圖7的電路結構700包括電晶體710、720以及模組730、740。電晶體710例如可以是前述多個實施例中的其中一個薄膜電晶體，且電晶體710與720可以連接至模組730以及模組740。另外，模組730與模組740例如連接至電源Vss以及線路G(n)。當然，以上電路結構700僅是舉例說明一種電路設計而已，上述實施例所描述的薄膜電晶體可以應用於其他設計方式的電路結構或是畫素結構中。
綜上所述，本發明採用不同膜層分別製作源極與汲極，且源極與汲極分別在通道層先後製作而成。薄膜電晶體的通道長度不受製程精度的限制。因此，薄膜電晶體在通道長度上的設計富有彈性，其中通道長度甚至可以縮減至等於通道層的膜厚。另外，源極與汲極間的水平距離可以進一步縮減至零而有助於縮小薄膜電晶體的配置面積。本發明除了可以提高薄膜電晶體在設計上的彈性外，使用本發明之薄膜電晶體的畫素結構可以具有理想的反應速率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．基板
100、200、300、400、510、600．．．薄膜電晶體
110、G．．．閘極
120．．．閘極絕緣層
130、S．．．源極
132．．．源極接觸區
140．．．通道層
150、250、360．．．保護層
152．．．孔洞
160、350、460、D．．．汲極
162、352．．．汲極接觸區
462．．．延伸部
500．．．畫素結構
520．．．畫素電極
670、680．．．緩衝層
700．．．電路結構
710、720．．．電晶體
730、740．．．模組
d．．．水平距離
Gn．．．線路
L．．．通道長度
Vss．．．電源
圖1繪示為本發明第一實施例的薄膜電晶體剖面示意圖。
圖2繪示為本發明第二實施例的薄膜電晶體剖面示意圖。
圖3繪示為本發明第三實施例的薄膜電晶體的剖面示意圖。
圖4繪示為本發明第四實施例的薄膜電晶體剖面示意圖。
圖5繪示為本發明之一實施例的畫素結構示意圖。
圖6繪示為本發明第五實施例的薄膜電晶體的示意圖。
圖7繪示為本發明一實施例的電路結構。
10．．．基板
100．．．薄膜電晶體
110．．．閘極
120．．．閘極絕緣層
130．．．源極
132．．．源極接觸區
140．．．通道層
150．．．保護層
152．．．孔洞
160．．．汲極
162．．．汲極接觸區
d．．．水平距離
Claims (20)
- 一種薄膜電晶體，配置於一基板上，該薄膜電晶體包括：一閘極；一閘極絕緣層，覆蓋於該閘極及該基板上；一源極，配置於部份該閘極絕緣層上；一通道層，配置於該閘極絕緣層上，且覆蓋該閘極上方之部分該源極；以及一汲極，配置於該通道層上且電性連接於該通道層。
- 如申請專利範圍第1項所述之薄膜電晶體，更包括一緩衝層，配置於該源極與該通道層之間、該汲極與該通道層之間以降低接觸阻抗。
- 如申請專利範圍第1項所述之薄膜電晶體，更包含一保護層，覆蓋該源極、該通道層與該閘極絕緣層，且該保護層具有至少一孔洞暴露部份通道層。
- 如申請專利範圍第3項所述之薄膜電晶體，其中該汲極經由該孔洞電性連接該通道層。
- 如申請專利範圍第3項所述之薄膜電晶體，其中該汲極更包含有一配置於該閘極以及該通道層正上方之延伸部。
- 如申請專利範圍第5項所述之薄膜電晶體，其中該延伸部及該通道層之間具有該保護層。
- 如申請專利範圍第3項所述之薄膜電晶體，其中，該孔洞是位於該閘極與該通道層之正上方。
- 如申請專利範圍第1項所述之薄膜電晶體，更包含一保護層，覆蓋該源極、該通道層與該汲極。
- 如申請專利範圍第8項所述之薄膜電晶體，其中該通道層更覆蓋該閘極絕緣層上。
- 如申請專利範圍第8項所述之薄膜電晶體，其中該汲極更覆蓋該閘極絕緣層上。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該源極接觸該通道層的一源極接觸區與該汲極接觸該通道層的一汲極接觸區在平行於該基板的一水平距離大於等於零。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該源極接觸該通道層的一源極接觸區與該汲極接觸該通道層的一汲極接觸區在平行於該基板的一水平距離小於3μm。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該通道層的材質包括一金屬氧化物半導體、或一非晶矽半導體。
- 如申請專利範圍第13項所述之薄膜電晶體，其中該金屬氧化物半導體包括銦鎵鋅氧化物。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該汲極的材質包括一透明導電材料。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該汲極的材質包括金屬。
- 如申請專利範圍第1項所述之薄膜電晶體，其中該源極與該汲極具有相同的材質。
- 一種畫素結構，包括：如申請專利範圍第1項所述之薄膜電晶體；以及一畫素電極，該畫素電極電性連接於該汲極。
- 如申請專利範圍第18項所述之畫素結構，其中該畫素電極和該汲極為同一膜層。
- 一種電路結構，包括如申請專利範圍第1項所述的薄膜電晶體。
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