KR20180124874A - 반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

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KR20180124874A
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순페이 야마자키
주니치 코에즈카
케니치 오카자키
야스타카 나카자와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시킨다. 본 발명의 일 형태는 게이트 전극, 게이트 전극 위의 절연막, 절연막 위의 산화물 반도체막, 및 산화물 반도체막 위의 한 쌍의 전극을 포함하는 반도체 장치이다. 산화물 반도체막은 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 및 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함한다. 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막은 같은 원소를 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다.

Description

반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치의 제작 방법에 관한 것이다. 본 발명의 다른 형태는 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 전력 저장 장치, 기억 장치, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 전력 저장 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함하는 경우가 있다.
트랜지스터에 사용할 수 있는 반도체 재료로서, 산화물 반도체가 주목을 받고 있다. 예를 들어, 특허문헌 1에는, 복수의 산화물 반도체층(이들 산화물 반도체층 중, 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 포함하고 인듐의 비율이 갈륨의 비율보다 높은, 복수의 산화물 반도체층)을 적층시킴으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)가 향상된 반도체 장치가 개시되어 있다.
비특허문헌 1은 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체가 In1 - x Ga1+ x O3(ZnO) m (x는 -1≤x≤1을 만족시키는 숫자이고, m은 자연수임)으로 나타내어지는 동족 계열(homologous series)을 가지는 것을 개시한다. 또한 비특허문헌 1은 동족 계열의 고용체 범위(solid solution range)를 개시한다. 예를 들어, m=1일 때의 동족 계열의 고용체 범위에서, x는 -0.33부터 0.08까지의 범위에 있고, m=2일 때의 동족 계열의 고용체 범위에서, x는 -0.68부터 0.32까지의 범위에 있다.
일본 공개특허공보 제2014-007399호
M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350°C", J. Solid State Chem., 1991, Vol. 93, pp. 298-315.
채널 영역으로서 산화물 반도체막을 사용하는 트랜지스터의 전계 효과 이동도는 가능한 한 높은 것이 바람직하다. 그러나, 전계 효과 이동도가 증가될 때, 트랜지스터는 특성에 문제, 즉 노멀리 온 상태가 되기 쉬워진다는 문제를 가진다. 또한 "노멀리 온"이란 게이트 전극으로의 전압 인가 없이 채널이 존재하고 트랜지스터를 통하여 전류가 흐르는 상태를 의미한다.
또한 채널 영역에 산화물 반도체막을 사용하는 트랜지스터에서는, 산화물 반도체막에 형성되는 산소 빈자리가 트랜지스터 특성에 악영향을 미친다. 예를 들어, 산화물 반도체막에 형성되는 산소 빈자리는 수소와 결합하여 캐리어 공급원으로서 작용한다. 산화물 반도체막에 생긴 캐리어 공급원은, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화, 대표적으로는 문턱 전압의 시프트를 일으킨다.
산화물 반도체막에서의 산소 빈자리의 양이 지나치게 크면, 예를 들어 트랜지스터의 문턱 전압이 음의 방향으로 시프트되어, 트랜지스터는 노멀리 온 특성을 가지게 된다. 따라서, 특히 산화물 반도체막의 채널 영역에서는, 산소 빈자리의 양이 적거나 또는 노멀리 온 특성이 나타나지 않는 양인 것이 바람직하다.
상술한 문제를 감안하여, 본 발명의 일 형태의 과제는 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 방지하여 트랜지스터의 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 표시 장치를 제공하는 것이다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하지는 않는다. 본 발명의 일 형태에서는 이들 과제 모두가 달성될 필요는 없다. 상술한 과제들 이외의 과제가 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 게이트 전극, 게이트 전극 위의 절연막, 절연막 위의 산화물 반도체막, 및 산화물 반도체막 위의 한 쌍의 전극을 포함하는 반도체 장치이다. 산화물 반도체막은 제 1 산화물 반도체막, 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 및 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함한다. 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막은 같은 원소를 포함한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다.
상술한 형태에서, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막은 각각 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다. 상술한 형태에서, In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3 또는 그 근방이며, In의 비율이 4일 때, M의 비율이 1.5 이상 2.5 이하이고 Zn의 비율이 2 이상 4 이하인 것이 바람직하다. 상술한 형태에서, In 대 M 대 Zn의 원자수비는 In:M:Zn=5:1:6 또는 그 근방이며, In의 비율이 5일 때, M의 비율이 0.5 이상 1.5 이하이고 Zn의 비율이 5 이상 7 이하인 것이 바람직하다.
상술한 형태에서, 제 2 산화물 반도체막은, In a M b Zn c O d (M은 Al, Ga, Y, 또는 Sn을 나타내고, a, b, c, 및 d는 각각 임의의 수를 나타냄)를 포함하는 제 1 영역 및 In x Zn y O z (x, y, 및 z는 각각 임의의 수를 나타냄)를 포함하는 제 2 영역을 포함하는 복합 산화물 반도체인 것이 바람직하다.
상술한 형태에서, 제 2 산화물 반도체막은 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 두꺼운 영역을 포함하는 것이 바람직하다.
상술한 형태에서, 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽은 결정부를 포함하고, 상기 결정부가 c축 배향을 가지는 것이 바람직하다.
본 발명의 다른 형태는 상술한 형태들 중 어느 하나의 반도체 장치, 및 표시 소자를 포함하는 표시 장치이다. 본 발명의 다른 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 형태는 상술한 형태들 중 어느 하나의 반도체 장치, 상술한 표시 장치, 또는 상술한 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 다른 형태는 게이트 전극을 형성하는 단계, 게이트 전극 위에 절연막을 형성하는 단계, 절연막 위에 산화물 반도체막을 형성하는 단계, 및 산화물 반도체막 위에 한 쌍의 전극을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 상기 산화물 반도체막을 형성하는 단계는, 제 1 산화물 반도체막을 형성하는 단계, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 및 제 2 산화물 반도체막 위에 제 3 산화물 반도체막을 형성하는 단계를 포함한다. 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막은 스퍼터링 장치를 사용하여 진공에서 연속적으로 형성한다.
상술한 형태에서, 제 2 산화물 반도체막은 제 1 산화물 반도체막 및 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 낮은 산소 분압하에서 형성하는 것이 바람직하다.
본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도 및 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 방지하여 트랜지스터의 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태는 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 반도체 장치를 제공할 수 있다. 본 발명의 일 형태는 신규 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 모든 효과를 반드시 가질 필요는 없다. 다른 효과들이 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
도 1의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도.
도 2의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도.
도 3의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도.
도 4의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도.
도 5의 (A) 내지 (C)는 반도체 장치를 도시한 상면도 및 단면도.
도 6의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 7의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 8의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 9의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도.
도 10의 (A) 및 (B)는 산화물 반도체막으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 모식도.
도 11의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 모식도.
도 12의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 모식도.
도 13의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 모식도.
도 14의 (A) 및 (B)는 산화물 반도체막의 상면 구조 및 단면 구조를 도시한 모식도.
도 15는 산화물 반도체막의 원자수비를 도시한 도면.
도 16의 (A) 및 (B)는 스퍼터링 장치를 도시한 도면.
도 17은 채널 영역에 산화물 반도체를 포함하는 트랜지스터의 에너지 밴드도.
도 18의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM 이미지 및 단면 HR-TEM 이미지.
도 19의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM 이미지 및 단면 HR-TEM 이미지.
도 20의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM 이미지 및 단면 HR-TEM 이미지.
도 21의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자 회절 패턴을 나타낸 도면.
도 22의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자 회절 패턴을 나타낸 도면.
도 23의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자 회절 패턴을 나타낸 도면.
도 24의 (A) 및 (B)는 전자 회절 패턴을 나타낸 도면.
도 25는 전자 회절 패턴의 라인 프로파일을 나타낸 도면.
도 26은 전자 회절 패턴의 라인 프로파일을 도시하고 라인 프로파일의 상대 휘도 R 및 라인 프로파일의 반치전폭을 나타낸 도면.
도 27의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 전자 회절 패턴 및 라인 프로파일을 나타낸 도면.
도 28은 산화물 반도체막의 전자 회절 패턴으로부터 추정되는 상대 휘도를 나타낸 도면.
도 29의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 산화물 반도체막의 단면 TEM 이미지 및 해석을 통하여 얻어진 단면 TEM 이미지를 나타낸 도면.
도 30의 (A) 내지 (C)는 산화물 반도체막의 SIMS 측정 결과를 나타낸 도면.
도 31은 표시 장치의 일 형태를 도시한 상면도.
도 32는 표시 장치의 일 형태를 도시한 단면도.
도 33은 표시 장치의 일 형태를 도시한 단면도.
도 34는 표시 장치의 일 형태를 도시한 단면도.
도 35는 표시 장치의 일 형태를 도시한 단면도.
도 36은 표시 장치의 일 형태를 도시한 단면도.
도 37은 표시 장치의 일 형태를 도시한 단면도.
도 38의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도.
도 39는 표시 모듈을 도시한 도면.
도 40의 (A) 내지 (E)는 전자 기기를 도시한 도면.
도 41의 (A) 내지 (G)는 전자 기기를 도시한 도면.
도 42의 (A) 및 (B)는 표시 장치를 도시한 사시도.
도 43의 (A) 및 (B)는 산화물 반도체막의 XRD 측정 결과를 나타낸 도면.
도 44는 실시예의 샘플의 단면의 EDX 매핑 이미지를 나타낸 도면.
도 45의 (A) 및 (B)는 실시예의 샘플의 단면의 BF-STEM 이미지를 나타낸 도면.
도 46의 (A) 및 (B)는 실시예의 샘플의 XRD 측정 결과 및 XRD 분석 위치를 나타낸 도면.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 또한 실시형태는 다른 많은 형태로 실시할 수 있고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 아래의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태들은 이러한 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
또한 본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 서수는 구성요소 간의 혼동을 피하기 위하여 사용하는 것이며, 이들 용어는 구성요소들을 수적으로 한정하는 것은 아니다.
또한 본 명세서에서, "위", "상방", "아래", 및 "하방" 등 배치를 설명하는 용어는, 도면을 참조하여 구성요소들 간의 위치 관계를 설명하기 위하여 편의상 사용된다. 또한 구성요소들 간의 위치 관계는 그 구성요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 위치 관계는 본 명세서에 사용된 용어로 설명되는 것에 한정되지 않고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 또한 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 전류는 채널 영역을 통하여 드레인과 소스 사이를 흐른다. 또한 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한 소스와 드레인의 기능은, 예를 들어 극성이 상이한 트랜지스터들을 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는 "소스"와 "드레인"이라는 용어를 서로 바꿀 수 있다.
또한 본 명세서 등에서, "전기적으로 접속"이라는 표현은 구성요소들이 "어떠한 전기적 작용을 가지는 물체"를 통하여 접속되는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예는 전극 및 배선에 더하여, 트랜지스터 등의 스위칭 소자, 저항소자, 인덕터, 용량 소자, 및 다양한 기능을 가지는 소자이다.
본 명세서 등에서 "평행"이라는 용어는 두 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 의미하기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 의미하기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
별도로 명시되지 않으면, 본 명세서 등에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 별도로 명시되지 않으면, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 사이의 전압(V gs)이 문턱 전압(V th)보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 V gs가 문턱 전압 V th보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 V gs가 문턱 전압 V th보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"란, "트랜지스터의 오프 상태 전류가 I 이하가 되는 V gs가 있다"는 것을 의미할 수 있다. 또한 "트랜지스터의 오프 상태 전류"란, "소정의 V gs에서의 오프 상태 시의 오프 상태 전류", "소정의 범위 내의 V gs에서의 오프 상태 시의 오프 상태 전류", 또는 "충분히 저감된 오프 상태 전류가 얻어지는 V gs에서의 오프 상태 시의 오프 상태 전류" 등을 의미한다.
일례로서, 문턱 전압 V th가 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 V gs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 할 수 있다.
본 명세서 등에서는, 채널 폭 W의 트랜지스터의 오프 상태 전류를 채널 폭 W에 관련된 전류값 또는 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류의 차원을 가지는 단위(예를 들어, A/μm)로 나타낼 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류인 경우가 있다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등에 요구되는 신뢰성이 보장되는 온도, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서 트랜지스터의 오프 상태 전류가 I 이하인 Vgs가 있는 상황을 가리키는 경우가 있다.
트랜지스터의 오프 상태 전류는 드레인과 소스 간의 전압 V ds에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 요구되는 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서의 오프 상태 전류일 수 있다. "트랜지스터의 오프 상태 전류가 I 이하"라는 기재는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 트랜지스터를 포함하는 반도체 장치 등이 사용되는 V ds에서 트랜지스터의 오프 상태 전류가 I 이하인 V gs가 있는 상황을 가리키는 경우가 있다.
오프 상태 전류의 상기 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "누설 전류"라는 용어는 오프 상태 전류와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 트랜지스터의 문턱 전압은 트랜지스터에 채널이 형성될 때의 게이트 전압(V g)을 말한다. 구체적으로는, 가로축이 게이트 전압(V g)을 나타내고 세로축이 드레인 전류(I d)의 제곱근을 나타내는 그래프에서, 트랜지스터의 문턱 전압은 드레인 전류(I d)의 제곱근이 0(I d=0A)일 때와, 플롯된 곡선(V g-√I d 특성)에 대한 최대 기울기와의 접선인 외삽된 직선의 교점에서의 게이트 전압(V g)을 말할 수 있다. 또는, 트랜지스터의 문턱 전압은, L이 채널 길이고 W이 채널 폭인 경우 I d[A]×L[μm]/W[μm]의 값이 1×10-9[A]일 때의 게이트 전압(V g)을 말할 수 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"의 특성을 가질 수 있다. 또한 "반도체"와 "절연체"의 경계는 명백하지 않기 때문에, "반도체"와 "절연체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 높은 경우에는 "도전체"의 특성을 가질 수 있다. 또한 "반도체"와 "도전체"의 경계는 명백하지 않기 때문에, "반도체"와 "도전체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은 반도체의 주성분이 아닌 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소는 불순물이다. 반도체가 불순물을 포함하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속(transition metal)이 포함되고, 구체적인 예로서 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 포함된다. 반도체가 산화물 반도체일 때, 예를 들어 수소 등의 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서 등에서 금속 산화물이란 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
본 명세서 등에서는, 질소를 포함하는 금속 산화물을 금속 산화물이라고 부르는 경우도 있다. 또한 질소를 포함하는 금속 산화물을 금속 산화질화물이라고 불러도 좋다.
본 명세서 등에서, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
산화물 반도체 또는 금속 산화물의 결정 구조의 예에 대하여 설명한다. 또한 In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 퇴적된 산화물 반도체를 예로 들어 아래에서 설명한다. 기판 온도 100℃ 이상 130℃ 이하에서 상술한 타깃을 사용한 스퍼터링법에 의하여 형성되는 산화물 반도체를 sIGZO라고 하고, 기판 온도가 실온(R.T.)으로 설정된 상태에서 상술한 타깃을 사용한 스퍼터링법에 의하여 형성되는 산화물 반도체를 tIGZO라고 한다. 예를 들어, sIGZO는 나노크리스털(nc) 결정 구조 및 CAAC 결정 구조 중 한쪽 또는 양쪽을 가진다. 또한 tIGZO는 nc 결정 구조를 가진다. 또한 여기서 실온(R.T.)은 기판이 의도적으로 가열되지 않을 때의 온도를 말하기도 한다.
본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전체의 기능을 가지고, 재료의 다른 일부에서는 유전체(또는 절연체)의 기능을 가지고, 전체로서 CAC-OS 또는 CAC-metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전체는 캐리어로서 기능하는 전자(또는 정공)가 흐르게 하는 기능을 가지고, 유전체는 캐리어로서 기능하는 전자가 흐르지 않게 하는 기능을 가진다. 도전체로서의 기능 및 유전체로서의 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC-metal oxide는 전환 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전체 영역 및 유전체 영역을 포함한다. 도전체 영역은 상술한 도전체의 기능을 가지고, 유전체 영역은 상술한 유전체의 기능을 가진다. 재료 내에서 도전체 영역 및 유전체 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전체 영역 및 유전체 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 관찰 시, 도전체 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 있는 경우가 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
또한 CAC-OS 또는 CAC-metal oxide에서, 도전체 영역 및 유전체 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1의 (A) 내지 (C), 도 2의 (A) 내지 (C), 도 3의 (A) 내지 (C), 도 4의 (A) 내지 (C), 도 5의 (A) 내지 (C), 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 도 9의 (A) 내지 (C), 그리고 도 10의 (A) 및 (B)를 참조하여 설명한다.
<1-1. 반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 1의 (C)는 도 1의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한 도 1의 (A)에서, 트랜지스터(100)의 일부의 구성요소(예를 들어, 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 또한 일점쇄선 X1-X2의 방향을 채널 길이 방향이라고 하고, 일점쇄선 Y1-Y2의 방향을 채널 폭 방향이라고 하는 경우가 있다. 도 1의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에서는 일부의 구성요소가 도시되지 않은 경우가 있다.
트랜지스터(100)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 및 산화물 반도체막(108) 위의 도전막(112b)을 포함한다. 또한 트랜지스터(100) 위, 구체적으로는 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위에는 절연막(114), 절연막(114) 위의 절연막(116), 및 절연막(116) 위의 절연막(118)이 형성된다.
또한 트랜지스터(100)는 소위 채널 에치형(channel-etched) 트랜지스터이다.
또한 산화물 반도체막(108)은 절연막(106) 위의 산화물 반도체막(108_1), 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 또한 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 같은 원소를 포함한다. 예를 들어, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 각각 독립적으로 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다.
산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 각각 독립적으로 In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108_1)에서의 In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3 또는 그 근방인 것이 바람직하다. 또한 산화물 반도체막(108_2)에서의 In 대 M 대 Z의 원자수비는 In:M:Zn=4:2:3 또는 그 근방인 것이 바람직하다. 또한 산화물 반도체막(108_3)에서의 In 대 M 대 Z의 원자수비는 In:M:Zn=4:2:3 또는 그 근방인 것이 바람직하다. "근방"이라는 용어로 표현되는 범위에 관하여, 여기서는 In이 4일 때, M이 1.5 내지 2.5의 범위에 있고 Zn이 2 내지 4의 범위에 있다. 상술한 바와 같이 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 조성이 대략 같은 경우, 이들을 같은 스퍼터링 타깃을 사용하여 형성할 수 있기 때문에 제작 비용을 절감할 수 있다.
산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)이 각각 독립적으로, In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 경우, 트랜지스터(100)는 높은 전계 효과 이동도를 가질 수 있다. 구체적으로, 트랜지스터(100)의 전계 효과 이동도는 10cm2/Vs를 초과할 수 있고, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 게이트 신호를 생성하는 게이트 드라이버에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치의 베젤을 좁게 할 수 있다. 표시 장치에 포함되고 신호선으로부터 신호를 공급하는 소스 드라이버(특히, 소스 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 전계 효과 이동도가 높은 트랜지스터를 사용함으로써, 표시 장치에 접속되는 배선 수를 줄일 수 있다.
한편, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)이 각각 독립적으로, In의 원자수비가 M의 원자수비보다 높은 영역을 포함하는 경우에도, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 결정성이 높으면 전계 효과 이동도는 낮아질 가능성이 있다.
그러나, 본 발명의 일 형태의 반도체 장치에서, 산화물 반도체막(108_2)은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3) 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함한다. 또한 산화물 반도체막(108)의 결정성은 X선 회절(XRD: X-ray diffraction)에 의한 분석 또는 투과형 전자 현미경(TEM: transmission electron microscope)에 의하여 판정할 수 있다.
산화물 반도체막(108_2)이 결정성이 낮은 영역을 가지는 경우, 다음의 효과들을 달성할 수 있다.
우선, 산화물 반도체막(108)에 형성될 수 있는 산소 빈자리에 대하여 설명한다.
산화물 반도체막(108)에 형성되는 산소 빈자리는 트랜지스터 특성에 악영향을 미치므로 문제를 일으킨다. 예를 들어, 산화물 반도체막(108)에 형성되는 산소 빈자리는 수소와 결합하여 캐리어 공급원으로서 작용한다. 산화물 반도체막(108)에 생긴 캐리어 공급원은, 산화물 반도체막(108)을 포함하는 트랜지스터(100)의 전기 특성의 변화, 대표적으로는 문턱 전압의 시프트를 일으킨다. 따라서, 산화물 반도체막(108)에서의 산소 빈자리의 양은 가능한 한 적은 것이 바람직하다.
이를 감안하여, 본 발명의 일 형태는, 산화물 반도체막(108)의 근방의 절연막, 구체적으로는 산화물 반도체막(108) 위에 형성되는 절연막(114 및 116)이 과잉 산소를 포함하는 구조이다. 산소 또는 과잉 산소가 절연막(114 및 116)으로부터 산화물 반도체막(108)으로 이동함으로써, 산화물 반도체막에서의 산소 빈자리를 저감할 수 있다.
여기서, 산화물 반도체막(108)으로 확산되는 산소 또는 과잉 산소의 경로에 대하여 도 10의 (A) 및 (B)를 참조하여 설명한다. 도 10의 (A) 및 (B)는 산화물 반도체막(108)으로 확산되는 산소 또는 과잉 산소의 확산 경로를 도시한 모식도이다. 도 10의 (A)는 채널 길이 방향의 모식도이고 도 10의 (B)는 채널 폭 방향의 모식도이다.
절연막(114 및 116)의 산소 또는 과잉 산소는 위로부터, 즉 산화물 반도체막(108_3)을 통하여 산화물 반도체막(108_2) 및 산화물 반도체막(108_1)으로 확산된다(도 10의 (A) 및 (B)의 루트 1).
또는, 절연막(114 및 116)의 산소 또는 과잉 산소는 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 측면을 통하여 산화물 반도체막(108)으로 확산된다(도 10의 (B)의 루트 2).
예를 들어, 도 10의 (A) 및 (B)에 나타낸 루트 1에 의한 산소 또는 과잉 산소의 확산은 산화물 반도체막(108_3)의 결정성이 높을 때 방해되는 경우가 있다. 한편, 산화물 반도체막(108_3)의 결정성이 높은 경우에도, 도 10의 (B)에 나타낸 루트 2에 의하여 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 측면을 통하여 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)으로 산소 또는 과잉 산소를 확산시킬 수 있다.
산화물 반도체막(108_2)은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)보다 결정성이 낮은 영역을 포함하기 때문에, 이 영역이 과잉 산소의 확산 경로로서 기능하여, 도 10의 (B)에 나타낸 루트 2에 의하여, 산화물 반도체막(108_2)보다 결정성이 높은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)으로 과잉 산소를 확산시킬 수 있다. 따라서, 산소의 확산 경로를 넓히기 위하여 산화물 반도체막(108_2)은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)보다 두꺼운 것이 바람직하다. 도 10의 (A) 및 (B)에는 나타내지 않았지만, 절연막(106)이 산소 또는 과잉 산소를 포함하는 경우, 절연막(106)으로부터도 산소 또는 과잉 산소를 산화물 반도체막(108)으로 확산시킬 수 있다.
상술한 바와 같이, 상이한 결정 구조를 가지는 산화물 반도체막들을 포함하는 적층 구조가 본 발명의 일 형태의 반도체 장치에 형성되고, 결정성이 낮은 영역이 과잉 산소의 확산 경로로서 기능함으로써, 반도체 장치는 높은 신뢰성을 가질 수 있다.
또한 결정성이 낮은 산화물 반도체막만으로 산화물 반도체막(108)이 구성되는 경우, 산화물 반도체막의 백 채널 측, 즉 산화물 반도체막(108_3)에 상당하는 영역에 불순물(예를 들어 수소 또는 수분)이 부착되거나 들어감으로써 신뢰성이 저하될 수 있다.
산화물 반도체막(108)으로 들어간 수소 또는 수분 등의 불순물은 트랜지스터 특성에 악영향을 미치므로 문제를 일으킨다. 따라서, 산화물 반도체막(108)의 수소 또는 수분 등의 불순물의 양은 가능한 한 적은 것이 바람직하다.
상술한 것을 감안하여, 본 발명의 일 형태에서는, 산화물 반도체막의 위 및 아래의 산화물 반도체막들이 높은 결정성을 가지므로, 산화물 반도체막(108)으로의 불순물 침입이 억제된다. 특히, 산화물 반도체막(108_3)의 결정성이 높을수록, 도전막(112a 및 112b) 가공 시의 대미지를 억제할 수 있다. 산화물 반도체막(108)의 표면, 즉 산화물 반도체막(108_3)의 표면은 도전막(112a 및 112b) 가공 시에 에천트 또는 에칭 가스에 노출된다. 그러나, 산화물 반도체막(108_3)은 결정성이 높은 영역을 포함하기 때문에 에칭 스토퍼로서 기능한다.
또한 산화물 반도체막(108)으로서 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터가 더 우수한 전기 특성을 가질 수 있으므로 바람직하다. 여기서 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 빈자리의 양이 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적으므로 캐리어 밀도를 낮출 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다. 또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮기 때문에, 소자의 채널 폭 W가 1×106μm이고 채널 길이 L이 10μm이더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
산화물 반도체막(108_2)은 산화물 반도체막(108_1) 및 산화물 반도체막(108_3)보다 결정성이 낮은 영역을 포함함으로써, 높은 캐리어 밀도를 가지는 경우가 있다.
산화물 반도체막(108_2)의 캐리어 밀도가 높으면, 산화물 반도체막(108_2)의 전도대에 대하여 페르미 준위가 비교적 높아지는 경우가 있다. 이에 의하여 산화물 반도체막(108_2)의 전도대 하단이 낮아져, 산화물 반도체막(108_2)의 전도대 하단과, 게이트 절연막(여기서는 절연막(106))에 형성될 수 있는 트랩 준위의 에너지 차이가 증가되는 경우가 있다. 에너지 차이의 증가는 게이트 절연막에서 전하가 트랩되는 것을 저감하고 트랜지스터의 문턱 전압의 변동을 저감할 수 있는 경우가 있다. 또한 산화물 반도체막(108_2)의 캐리어 밀도가 높은 경우, 산화물 반도체막(108)은 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막(108_2)으로서, In a M b Zn c O d (M은 Al, Ga, Y, 또는 Sn을 나타내고, a, b, c, 및 d는 각각 임의의 수를 나타냄)를 포함하는 제 1 영역 및 In x Zn y O z (x, y, 및 z는 각각 임의의 수를 나타냄)를 포함하는 제 2 영역을 포함하는 복합 산화물 반도체를 사용하는 것이 바람직하다. 복합 산화물 반도체막에 대해서는 실시형태 2에서 자세히 설명한다.
도 1의 (A) 내지 (C)에 도시된 트랜지스터(100)에서, 절연막(106)은 트랜지스터(100)의 게이트 절연막으로서 기능하고, 절연막(114, 116, 및 118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 또한 트랜지스터(100)에서, 도전막(104)은 게이트 전극으로서 기능하고, 도전막(112a)은 소스 전극으로서 기능하고, 도전막(112b)은 드레인 전극으로서 기능한다. 또한 본 명세서 등에서, 절연막(106)을 제 1 절연막이라고 하고, 절연막(114 및 116)은 집합적으로 제 2 절연막이라고 하고, 절연막(118)을 제 3 절연막이라고 하는 경우가 있다.
<1-2. 반도체 장치의 구성요소>
다음으로, 본 실시형태의 반도체 장치의 구성요소에 대하여 자세히 설명한다.
[기판]
적어도 나중에 수행되는 가열 처리에 견딜 수 있을 정도로 높은 내열성을 가지는 재료이기만 하면, 기판(102)의 재료 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는 기판(102)으로서, 실리콘 또는 탄소화 실리콘의 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄의 화합물 반도체 기판, 또는 SOI 기판 등을 사용할 수 있고, 또는 반도체 소자가 제공된 이들 기판 중 어느 것을 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 다음의 사이즈 중 어느 사이즈를 가지는 유리 기판을 사용할 수 있다: 제 6세대(1500mm×1850mm), 제 7세대(1870mm×2200mm), 제 8세대(2200mm×2400mm), 제 9세대(2400mm×2800mm), 및 제 10세대(2950mm×3400mm). 따라서, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)를 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(104), 그리고 소스 전극 및 드레인 전극으로서 기능하는 도전막(112a 및 112b)은 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co)에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 또는 이들 금속 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 각각 형성할 수 있다.
또한 도전막(104, 112a, 및 112b)은, 인듐 및 주석을 포함하는 산화물(In-Sn 산화물), 인듐 및 텅스텐을 포함하는 산화물(In-W 산화물), 인듐, 텅스텐, 및 아연을 포함하는 산화물(In-W-Zn 산화물), 인듐 및 타이타늄을 포함하는 산화물(In-Ti 산화물), 인듐, 타이타늄, 및 주석을 포함하는 산화물(In-Ti-Sn 산화물), 인듐 및 아연을 포함하는 산화물(In-Zn 산화물), 인듐, 주석, 및 실리콘을 포함하는 산화물(In-Sn-Si 산화물), 또는 인듐, 갈륨, 및 아연을 포함하는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 산화물 반도체를 사용하여 형성할 수 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서, 산화물 도전체를 OC라고 하여도 좋다. 예를 들어, 산화물 반도체에 산소 빈자리가 형성된 후에 산소 빈자리에 수소가 들어가, 전도대 근방에 도너 준위가 형성된다. 이로써 산화물 반도체의 도전성이 증가되어 산화물 반도체는 도전체가 된다. 도전체가 된 산화물 반도체를 산화물 도전체라고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에 가시광을 투과시킨다. 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이기 때문에, 산화물 도전체에서는 도너 준위로 인한 흡수의 영향이 작고, 산화물 도전체는 산화물 반도체에 상당하는 가시광 투과성을 가진다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(104, 112a, 및 112b)에 사용하여도 좋다. Cu-X 합금막을 사용하면 막을 웨트 에칭에 의하여 가공할 수 있기 때문에 제작 비용이 절감된다.
상술한 금속 원소 중, 구리, 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘에서 선택되는 어느 하나 이상의 원소가 도전막(112a 및 112b)에 포함되는 것이 바람직하다. 특히, 도전막(112a 및 112b)에 질화 탄탈럼막을 사용하는 것이 바람직하다. 질화 탄탈럼막은 도전성을 가지고, 구리 또는 수소에 대한 배리어성이 높다. 질화 탄탈럼막으로부터는 수소가 거의 방출되지 않기 때문에, 산화물 반도체막(108)과 접하는 도전막 또는 산화물 반도체막(108) 근방의 도전막으로서 바람직하게 사용할 수 있다. 도전막(112a 및 112b)의 저항을 저감할 수 있기 때문에, 도전막(112a 및 112b)에 구리막을 사용하는 것이 바람직하다.
도전막(112a 및 112b)은 무전해 도금에 의하여 형성할 수 있다. 무전해 도금에 의하여 퇴적될 수 있는 재료로서는, 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd에서 선택되는 하나 이상의 원소를 사용할 수 있다. Cu 또는 Ag를 사용하면 도전막의 저항을 저감할 수 있어 더 바람직하다.
[게이트 절연막으로서 기능하는 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(106)으로서, PECVD(plasma enhanced chemical vapor deposition)법 또는 스퍼터링법 등에 의하여 형성된 다음의 막들 중 적어도 하나를 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막. 또한 절연막(106)은 2 이상의 층의 적층 구조를 가져도 좋다.
트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접하는 절연막(106)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(106)은 산소를 방출할 수 있는 절연막이다. 절연막(106)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 산소 분위기에서 절연막(106)을 형성하거나, 또는 퇴적된 절연막(106)에 산소 분위기에서 가열 처리를 실시한다.
절연막(106)에 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용한 절연막(106)은 산화 실리콘을 사용한 절연막(106)보다 두께를 두껍게 할 수 있어, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 비유전율이 높다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 다만 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
본 실시형태에서는, 절연막(106)으로서 질화 실리콘막과 산화 실리콘막의 적층막을 형성한다. 질화 실리콘막은 산화 실리콘막보다 높은 유전 상수를 가지고 산화 실리콘막과 동등한 용량을 위하여 더 두꺼운 두께가 필요하다. 따라서, 트랜지스터(100)의 게이트 절연막에 질화 실리콘막이 포함되는 경우, 절연막의 두께를 두껍게 할 수 있다. 이에 의하여 트랜지스터(100)의 내전압의 저하를 저감할 수 있고, 또한 내전압을 높일 수 있기 때문에, 트랜지스터(100)에 대한 정전 방전 대미지가 저감된다.
[산화물 반도체막]
산화물 반도체막(108)은 상술한 재료를 사용하여 형성할 수 있다.
산화물 반도체막(108)이 In-M-Zn 산화물을 포함하는 경우, In-M-Zn 산화물을 형성하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In>M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비는 예를 들어, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:8, In:M:Zn=6:1:6, 또는 In:M:Zn=5:2:5이다.
산화물 반도체막(108)을 In-M-Zn 산화물로 형성하는 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 가지는 산화물 반도체막(108)의 형성이 용이해진다. 또한 형성된 산화물 반도체막(108)의 금속 원소의 원자수비는 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 스퍼터링 타깃을 사용하는 경우, 형성된 산화물 반도체막(108)의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방이 될 수 있다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상이다. 이러한 넓은 에너지 갭을 가지는 산화물 반도체를 사용함으로써, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다.
또한 산화물 반도체막(108)은 비단결정 구조를 가지는 것이 바람직하다. 비단결정 구조의 예에는 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조가 포함한다. 비단결정 구조 중에서, 비정질 구조가 결함 준위 밀도가 가장 높고, CAAC-OS가 결함 준위 밀도가 가장 낮다.
[보호 절연막으로서 기능하는 절연막 1]
절연막(114 및 116)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 또한 절연막(114 및 116) 각각은 산화물 반도체막(108)에 산소를 공급하는 기능을 가진다. 즉, 절연막(114 및 116)은 산소를 포함한다. 절연막(114)은 산소를 투과시키는 절연막이다. 또한 절연막(114)은 나중의 공정에서의 절연막(116) 형성 시에 산화물 반도체막(108)에 대한 대미지를 완화하는 막으로서도 기능한다.
절연막(114)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
또한 절연막(114)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR(electron spin resonance) 측정에 의하여 실리콘의 댕글링 본드(dangling bond)로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114)에서의 결함 밀도가 높으면 산소가 결함에 결합되고, 절연막(114)의 산소를 투과시키는 특성이 저하되기 때문이다.
또한 외부로부터 절연막(114)에 들어가는 모든 산소가 절연막(114) 외부로 이동하지는 않고, 일부의 산소는 절연막(114)에 남는다. 또한 산소가 절연막(114)에 들어가고 절연막(114)에 포함되는 산소가 절연막(114) 외부로 이동하는 식으로 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소가 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
또한 절연막(114)은 질소 산화물로 인한 준위 밀도가 낮은 산화물 절연막을 사용하여 형성할 수 있다. 또한 질소 산화물로 인한 준위 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev _os)와 전도대 하단의 에너지(Ec _os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물의 방출량이 적은 산화질화 실리콘막 및 질소 산화물의 방출량이 적은 산화질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물의 방출량이 적은 산화질화 실리콘막은, 열 탈착 분광법(TDS: thermal desorption spectroscopy) 분석에서 질소 산화물보다 암모니아의 방출량이 적은 막이고; 암모니아의 방출량은 대표적으로는 1×1018cm-3 이상 5×1019cm-3 이하이다. 또한 암모니아의 방출량은 막의 표면 온도가 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하가 되는 가열 처리에 의하여 방출되는 암모니아의 양이다.
예를 들어, 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면으로 확산되면, 전자가 절연막(114) 측의 준위에 의하여 트랩되는 경우가 있다. 그 결과, 트랩된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 근방에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 그러므로, 절연막(114)과 산화물 반도체막(108)의 계면에서 전자가 트랩되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감되어, 트랜지스터의 전기 특성의 변화를 작게 할 수 있다.
또한 절연막(114)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300℃ 이상 350℃ 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭의 각각은 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합은 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호의 스핀 밀도의 합에 상당한다. 질소 산화물의 대표적인 예에는, 일산화질소 및 이산화질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 총 스핀 밀도가 낮아질수록, 산화물 절연막의 질소 산화물의 함유량이 적어진다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막을, 기판 온도 220℃ 이상 350℃ 이하에서 실레인 및 일산화이질소를 사용하여 PECVD법으로 형성함으로써, 치밀하고 경도가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성보다 많은 산소를 포함하는 산화물 절연막이다. 가열에 의하여 상술한 산화물 절연막으로부터 산소의 일부가 방출된다. TDS에서 산화물 절연막으로부터의 산소 방출량은 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상이다. 산소 방출량은 TDS에서 온도 범위 50℃ 내지 650℃ 또는 50℃ 내지 550℃의 가열 처리에 의한 산소의 총 방출량이다. 또한 산소의 방출량은 TDS에서 산소 원자로 환산된 산소의 총 방출량이다.
절연막(116)으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연막(116)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 미만, 바람직하게는 1×1018spins/cm3 이하이다. 또한 절연막(116)은 절연막(114)보다 더 산화물 반도체막(108)에서 떨어지도록 제공되기 때문에 절연막(116)은 절연막(114)보다 결함 밀도가 높아도 좋다.
또한 절연막(114 및 116)은 같은 종류의 재료로 형성되는 절연막을 사용하여 형성할 수 있으므로, 절연막들(114 및 116)의 경계는 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막들(114 및 116)의 경계를 파선(破線)으로 나타내었다. 본 실시형태에서는 절연막들(114 및 116)의 2층 구조에 대하여 설명하지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연막(114)만의 단층 구조 또는 3개 이상의 층의 적층 구조를 채용하여도 좋다.
[보호 절연막으로서 기능하는 절연막 2]
절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
절연막(118)은 수소 및 질소 중 한쪽 또는 양쪽을 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114 및 116)에 포함되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(108)에 대한 수소 또는 물 등의 진입을 방지할 수 있다.
절연막(118)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 또는 질화산화 알루미늄 등을 사용하여 형성한다.
상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 스퍼터링법 또는 PECVD법으로 형성할 수 있지만, 이러한 막을 다른 방법, 예를 들어 열 CVD(thermal chemical vapor deposition)법으로 형성하여도 좋다. 열 CVD법의 예로서는 MOCVD(organic chemical vapor deposition)법 및 ALD(atomic layer deposition)법을 들 수 있다.
열 CVD법은, 막을 형성하는 데 플라스마를 이용하지 않기 때문에 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다. 열 CVD법에서는, 체임버에 원료 가스를 도입하고, 체임버를 대기압 또는 감압으로 설정하고, 기판에 막을 퇴적시킨다.
또한 ALD법에서는, 체임버에 원료 가스를 도입하고, 체임버를 대기압 또는 감압으로 설정하고, 기판에 막을 퇴적시킨다.
본 실시형태에서의 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열 CVD법으로 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 하프늄막을 형성하는 경우, 2종류의 가스, 즉 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 포함하는 액체(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어지는 원료 가스를 사용한다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종류의 가스, 즉 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어지는 원료 가스를 사용한다. 또한 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 실리콘막을 형성하는 경우, 막이 형성되는 면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD법을 사용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스 및 B2H6 가스를 사용하여 제 1 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 사용하여 제 2 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, 산화물 반도체막, 예를 들어 ALD법을 사용한 퇴적 장치를 사용하여 In-Ga-Zn-O막을 형성하는 경우, In(CH3)3 가스 및 O3 가스를 사용하여 InO층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 물을 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한 In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한 Zn(CH3)2 가스를 사용하여도 좋다.
<1-3. 산화물 반도체의 구조예 2>
다음으로, 도 1의 (A) 내지 (C)에 도시된 트랜지스터(100)의 변형예에 대하여 도 2의 (A) 내지 (C), 도 3의 (A) 내지 (C), 도 4의 (A) 내지 (C), 및 도 5의 (A) 내지 (C)를 참조하여 설명한다.
도 2의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100A)의 상면도이다. 도 2의 (B)는 도 2의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 2의 (C)는 도 2의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
또한 도 2의 (A) 내지 (C)에 도시된 트랜지스터(100A)는 소위 채널 보호형 트랜지스터이다. 따라서, 본 발명의 일 형태의 반도체 장치는 채널 에치형 구조 또는 채널 보호형 구조의 어느 쪽 구조나 가질 수 있다.
트랜지스터(100A)에서, 절연막(114 및 116)은 개구(141a) 및 개구(141b)를 가진다. 산화물 반도체막(108)은 개구(141a 및 141b)를 통하여 도전막(112a 및 112b)에 접속된다. 또한 도전막(112a 및 112b) 위에는 절연막(118)이 형성된다. 절연막(114 및 116)은 채널 보호막으로서 기능한다. 또한 트랜지스터(100A)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 트랜지스터(100)와 같은 효과를 얻을 수 있다.
도 3의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100B)의 상면도이다. 도 3의 (B)는 도 3의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 3의 (C)는 도 3의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100B)는 기판(102) 위의 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 도전막(112a), 산화물 반도체막(108) 위의 도전막(112b), 산화물 반도체막(108), 도전막(112a), 및 도전막(112b) 위의 절연막(114), 절연막(114) 위의 절연막(116), 절연막(116) 위의 도전막(120a), 절연막(116) 위의 도전막(120b), 및 절연막(116) 및 도전막(120a 및 120b) 위의 절연막(118)을 포함한다.
절연막(114 및 116)은 개구(142a)를 가진다. 절연막(106, 114, 및 116)은 개구(142b)를 가진다. 도전막(120a)은 개구(142b)를 통하여 도전막(104)에 전기적으로 접속된다. 또한 도전막(120b)은 개구(142a)를 통하여 도전막(112b)에 전기적으로 접속된다.
또한 트랜지스터(100B)에서, 절연막(106)은 트랜지스터(100B)의 제 1 게이트 절연막으로서 기능하고, 절연막(114 및 116)은 트랜지스터(100B)의 제 2 게이트 절연막으로서 기능하고, 절연막(118)은 트랜지스터(100B)의 보호 절연막으로서 기능한다. 트랜지스터(100B)에서, 도전막(104)은 제 1 게이트 전극으로서 기능하고, 도전막(112a)은 소스 전극으로서 기능하고, 도전막(112b)은 드레인 전극으로서 기능한다. 트랜지스터(100B)에서, 도전막(120a)은 제 2 게이트 전극으로서 기능하고, 도전막(120b)은 표시 장치의 화소 전극으로서 기능한다.
도 3의 (C)에 도시된 바와 같이, 도전막(120a)은 개구(142b)를 통하여 도전막(104)에 전기적으로 접속된다. 따라서, 도전막(104) 및 도전막(120a)에는 같은 전위가 공급된다.
도 3의 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 도전막(104) 및 도전막(120a)과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막 사이에 끼워진다. 도전막(120a)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이는 각각 산화물 반도체막(108)의 채널 길이 방향의 길이 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(108) 전체가 절연막(114 및 116)을 개재(介在)하여 도전막(120a)으로 덮인다.
바꿔 말하면, 도전막(104) 및 도전막(120a)은 절연막(106, 114, 및 116)에 제공된 개구를 통하여 접속되고, 산화물 반도체막(108)의 단부보다 외측에 위치하는 영역을 각각 포함한다.
이 구조에 의하여, 트랜지스터(100B)에 포함되는 산화물 반도체막(108)을 도전막(104 및 120a)의 전계에 의하여 전기적으로 둘러쌀 수 있다. 트랜지스터(100B)와 같이 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 s-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(100B)는 s-channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유발시키기 위한 전계가 산화물 반도체막(108)에 효과적으로 인가될 수 있으므로, 트랜지스터(100B)의 전류 구동력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 높일 수 있기 때문에, 트랜지스터(100B)의 크기를 축소할 수 있다. 또한 트랜지스터(100B)는 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 도전막(120a)에 의하여 산화물 반도체막(108)이 둘러싸이는 구조를 가지기 때문에, 트랜지스터(100B)의 기계적 강도를 높일 수 있다.
또한 도전막(120a 및 120b)에는, 상술한 도전막(104, 112a, 및 112b)의 재료로서 설명한 것과 같은 재료를 사용할 수 있다. 특히, 도전막(120a 및 120b)으로서는 산화물 도전막(OC)이 바람직하다. 도전막(120a 및 120b)을 산화물 도전막을 사용하여 형성하면, 절연막(114 및 116)에 산소를 첨가할 수 있다.
트랜지스터(100B)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 같은 효과를 가진다.
도 4의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100C)의 상면도이다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 4의 (C)는 도 4의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100C)는 도전막(112a 및 112b) 각각이 3층 구조를 가지는 점이 상술한 트랜지스터(100B)와 상이하다.
트랜지스터(100C)의 도전막(112a)은 도전막(112a_1), 도전막(112a_1) 위의 도전막(112a_2), 및 도전막(112a_2) 위의 도전막(112a_3)을 포함한다. 트랜지스터(100C)의 도전막(112b)은 도전막(112b_1), 도전막(112b_1) 위의 도전막(112b_2), 및 도전막(112b_2) 위의 도전막(112b_3)을 포함한다.
예를 들어, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)은 타이타늄, 텅스텐, 탄탈럼, 몰리브데넘, 인듐, 갈륨, 주석, 및 아연에서 선택되는 하나 이상의 원소를 포함하는 것이 바람직하다. 또한 도전막(112a_2) 및 도전막(112b_2)은 구리, 알루미늄, 및 은에서 선택되는 하나 이상의 원소를 포함하는 것이 바람직하다.
구체적으로, 도전막(112a_1), 도전막(112b_1), 도전막(112a_3), 및 도전막(112b_3)은 In-Sn 산화물 또는 In-Zn 산화물 사용하여 형성할 수 있고, 도전막(112a_2) 및 도전막(112b_2)은 구리를 사용하여 형성할 수 있다.
상술한 구조는 도전막(112a 및 112b)의 배선 저항을 저감할 수 있고 산화물 반도체막(108)으로의 구리 확산을 억제할 수 있기 때문에 바람직하다. 또한 상술한 구조는 도전막(112b)과 도전막(120b) 사이의 접촉 저항을 낮게 할 수 있기 때문에 바람직하다. 트랜지스터(100C)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 같은 효과를 가진다.
도 5의 (A)는 본 발명의 일 형태의 반도체 장치인 트랜지스터(100D)의 상면도이다. 도 5의 (B)는 도 5의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 5의 (C)는 도 5의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(100D)는 도전막(112a 및 112b) 각각이 3층 구조를 가지는 점이 상술한 트랜지스터(100B)와 상이하다. 또한 트랜지스터(100D)는 도전막(112a 및 112b)의 형상이 상술한 트랜지스터(100C)와 상이하다.
트랜지스터(100D)의 도전막(112a)은 도전막(112a_1), 도전막(112a_1) 위의 도전막(112a_2), 및 도전막(112a_2) 위의 도전막(112a_3)을 포함한다. 트랜지스터(100C)의 도전막(112b)은 도전막(112b_1), 도전막(112b_1) 위의 도전막(112b_2), 및 도전막(112b_2) 위의 도전막(112b_3)을 포함한다. 또한 도전막(112a_1), 도전막(112a_2), 도전막(112a_3), 도전막(112b_1), 도전막(112b_2), 및 도전막(112b_3)은 상술한 재료 중 임의의 것을 사용하여 형성할 수 있다.
도전막(112a_1)의 단부는 도전막(112a_2)의 단부보다 외측에 위치하는 영역을 가진다. 도전막(112a_3)은 도전막(112a_2)의 상면 및 측면을 덮고, 도전막(112a_1)과 접하는 영역을 가진다. 도전막(112b_1)의 단부는 도전막(112b_2)의 단부보다 외측에 위치하는 영역을 가진다. 도전막(112b_3)은 도전막(112b_2)의 상면 및 측면을 덮고, 도전막(112b_1)과 접하는 영역을 가진다.
상술한 구조는 도전막(112a 및 112b)의 배선 저항을 저감할 수 있고 산화물 반도체막(108)으로의 구리 확산을 억제할 수 있기 때문에 바람직하다. 또한 트랜지스터(100D)에서는 상술한 트랜지스터(100C)보다 더 효과적으로 구리의 확산을 억제할 수 있다. 또한 상술한 구조는 도전막(112b)과 도전막(120b) 사이의 접촉 저항을 낮게 할 수 있기 때문에 바람직하다. 트랜지스터(100D)의 다른 구성요소는 상술한 트랜지스터(100)의 구성요소와 같고, 같은 효과를 가진다.
본 실시형태의 트랜지스터의 구조들은 서로 자유로이 조합할 수 있다.
<1-4. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태의 반도체 장치인 트랜지스터(100B)의 제작 방법에 대하여 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 및 도 9의 (A) 내지 (C)를 참조하여 설명한다.
도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 및 도 9의 (A) 내지 (C)는 반도체 장치의 제작 방법을 도시한 단면도이다. 도 6의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 및 도 9의 (A) 내지 (C) 각각에서, 왼쪽 부분이 채널 길이 방향의 단면도이고, 오른쪽 부분이 채널 폭 방향의 단면도이다.
우선, 기판(102) 위에 도전막을 형성하고 리소그래피 공정 및 에칭 공정을 거쳐 가공함으로써, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그 후, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106)을 형성한다(도 6의 (A) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서 두께 50nm의 타이타늄막 및 두께 200nm의 구리막을 스퍼터링법에 의하여 각각 형성한다. 절연막(106)으로서 두께 400nm의 질화 실리콘막 및 두께 50nm의 산화질화 실리콘막을 PECVD법에 의하여 형성한다.
또한 상술한 질화 실리콘막은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가진다. 3층 구조의 예는 다음과 같다.
예를 들어, 제 1 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건에서 두께 50nm로 형성할 수 있다.
제 2 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건에서 두께 300nm로 형성할 수 있다.
제 3 질화 실리콘막은 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건에서 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막 각각은 기판 온도 350℃ 이하에서 형성할 수 있다.
질화 실리콘막이 상술한 3층 구조를 가지면, 예를 들어 도전막(104)으로서 구리를 포함하는 도전막을 사용하는 경우에 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 수소의 방출량이 적으며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
다음으로, 절연막(106) 위에 산화물 반도체막(108_1_0), 산화물 반도체막(108_2_0), 및 산화물 반도체막(108_3_0)을 형성한다(도 6의 (B) 및 (C) 참조).
도 6의 (B)는 절연막(106) 위에 산화물 반도체막(108_1_0), 산화물 반도체막(108_2_0), 및 산화물 반도체막(108_3_0)을 형성할 때의 퇴적 장치의 내부를 도시한 모식 단면도이다. 도 6의 (B)에서, 퇴적 장치로서 스퍼터링 장치가 사용되고, 스퍼터링 장치 내에 배치된 타깃(191) 및 타깃(191) 아래에 형성된 플라스마(192)를 모식적으로 도시하였다.
우선, 절연막(106) 위에 산화물 반도체막(108_1_0)을 형성한다. 산화물 반도체막(108_1_0)을 형성할 때, 산소 가스를 포함하는 분위기에서 플라스마 방전을 수행한다. 이때, 산화물 반도체막(108_1_0)이 형성될 절연막(106)에 산소가 첨가된다. 산화물 반도체막(108_1_0)을 형성할 때, 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 또는 제논 가스)와 산소 가스를 혼합시킨다. 산화물 반도체막(108_1_0)을 형성하기 위한 퇴적성 가스에서의 산소 가스의 비율(산소 유량비)은 70% 이상 100% 이하, 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하이다.
도 6의 (B)에서, 절연막(106)에 첨가되는 산소 또는 과잉 산소를 파선의 화살표로 모식적으로 나타내었다. 산화물 반도체막(108_1_0) 형성을 위한 산소 유량비가 상술한 범위인 경우, 절연막(106)에 산소를 적합하게 첨가할 수 있다. 또한 산화물 반도체막(108_1_0) 형성을 위한 산소 유량비가 상술한 범위인 경우, 산화물 반도체막(108_1_0)의 결정성을 더 높게 할 수 있다.
산화물 반도체막(108_1_0)의 두께는 1nm 이상 20nm 미만, 바람직하게는 5nm 이상 10nm 이하이다.
다음으로, 산화물 반도체막(108_1_0) 위에 산화물 반도체막(108_2_0)을 형성한다. 산화물 반도체막(108_2_0)은 불활성 가스 및 산소 가스 중 한쪽 또는 양쪽을 사용하여 형성한다. 산화물 반도체막(108_2_0) 형성 시의 산소 유량비는 0%보다 높고 20% 이하, 바람직하게는 5% 이상 15% 이하이다.
산화물 반도체막(108_2_0) 형성을 위한 산소 유량비가 상술한 범위인 경우, 산화물 반도체막(108_2_0)의 결정성을 더 낮게 할 수 있다.
산화물 반도체막(108_2_0)의 두께는 20nm 이상 100nm 이하, 바람직하게는 20nm 이상 50nm 이하이다.
다음으로, 산화물 반도체막(108_2_0) 위에 산화물 반도체막(108_3_0)을 형성한다. 산화물 반도체막(108_3_0)은 산소 가스를 포함하는 분위기에서 형성한다. 산화물 반도체막(108_3_0) 형성 시의 산소 유량비는 70% 이상 100% 이하, 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하이다.
산화물 반도체막(108_3_0) 형성을 위한 산소 유량비가 상술한 범위인 경우, 산화물 반도체막(108_2_0)에 산소를 적합하게 첨가할 수 있다. 산화물 반도체막(108_3_0) 형성을 위한 산소 유량비가 상술한 범위인 경우, 산화물 반도체막(108_3_0)의 결정성을 더 높게 할 수 있다.
산화물 반도체막(108_3_0)의 두께는 1nm 이상 20nm 미만, 바람직하게는 5nm 이상 15nm 이하이다.
상술한 바와 같이, 산화물 반도체막(108_1_0) 형성을 위한 산소 유량비 및 산화물 반도체막(108_3_0) 형성을 위한 산소 유량비는 산화물 반도체막(108_2_0) 형성을 위한 산소 유량비보다 높은 것이 바람직하다. 바꿔 말하면, 산화물 반도체막(108_2_0)은 산화물 반도체막(108_1_0) 및 산화물 반도체막(108_3_0) 중 한쪽 또는 양쪽보다 낮은 산소 분압하에서 형성하는 것이 바람직하다.
산화물 반도체막(108_1_0), 산화물 반도체막(108_2_0), 및 산화물 반도체막(108_3_0) 형성 시의 기판 온도는 실온(25℃) 이상 200℃ 이하, 바람직하게는 실온 이상 130℃ 이하로 설정한다. 기판 온도를 상술한 범위에 설정하는 것은 대형 유리 기판(예를 들어, 상술한 제 8세대 내지 제 10세대의 유리 기판)에 적합하다. 구체적으로, 산화물 반도체막(108_1_0), 산화물 반도체막(108_2_0), 및 산화물 반도체막(108_3_0) 형성을 위한 기판 온도를 실온으로 설정하면, 기판의 휘어짐 또는 변형을 억제할 수 있다.
또한 산화물 반도체막(108_1_0), 산화물 반도체막(108_2_0), 및 산화물 반도체막(108_3_0)을 진공에서 연속적으로 형성하면 계면에서 불순물이 붙잡히는 것을 방지할 수 있어 더 바람직하다.
또한 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스 또는 아르곤 가스로서, -40℃ 이하, 바람직하게는, -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하의 이슬점을 가지도록 고순도화된 가스를 사용함으로써, 산화물 반도체막으로의 수분 등의 침입을 최소화시킬 수 있다.
산화물 반도체막을 스퍼터링법에 의하여 퇴적시키는 경우, 산화물 반도체막에 있어서 불순물로서 작용하는 물 등을 가능한 한 제거하기 위하여, 크라이오펌프(cryopump) 등의 흡착 진공 배기 펌프로 스퍼터링 장치의 체임버를 고진공 상태가 될 때까지(5×10-7Pa 내지 1×10-4Pa 정도까지) 배기시키는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드(standby mode)에서의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압은 1×10-4Pa 이하인 것이 바람직하고, 5×10-5Pa인 것이 더 바람직하다.
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_1_0)을 형성한다. 산화물 반도체막(108_1_0) 형성 시의 기판 온도는 실온이고, 퇴적성 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비: 100%).
또한 In-Ga-Zn 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_2_0)을 형성한다. 산화물 반도체막(108_2_0) 형성 시의 기판 온도는 실온이고, 퇴적성 가스로서 유량 20sccm의 산소 가스 및 유량 180sccm의 아르곤 가스를 사용한다(산소 유량비: 10%).
In-Ga-Zn 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 산화물 반도체막(108_3_0)을 형성한다. 산화물 반도체막(108_3_0) 형성 시의 기판 온도는 실온이고, 퇴적성 가스로서 유량 200sccm의 산소 가스를 사용한다(산소 유량비: 100%).
산화물 반도체막(108_1_0) 및 산화물 반도체막(108_3_0) 형성 시의 산소 유량비가 산화물 반도체막(108_2_0) 형성 시의 산소 유량비와 상이하면, 복수 종류의 결정성을 가지는 적층막을 형성할 수 있다.
다음으로, 산화물 반도체막(108_1_0), 산화물 반도체막(108_2_0), 및 산화물 반도체막(108_3_0)을 원하는 형상으로 가공하여, 섬 형상의 산화물 반도체막(108_1), 섬 형상의 산화물 반도체막(108_2), 및 섬 형상의 산화물 반도체막(108_3)을 형성한다. 본 실시형태에서, 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)은 산화물 반도체막(108)을 구성한다(도 7의 (A) 참조).
산화물 반도체막(108)을 형성한 후에 가열 처리(이하, 제 1 가열 처리라고 함)를 수행하는 것이 바람직하다. 제 1 가열 처리에 의하여, 산화물 반도체막(108)에 포함되는 물 또는 수소 등을 저감할 수 있다. 수소 및 물 등의 저감을 목적으로 한 가열 처리는 산화물 반도체막(108)을 섬 형상으로 가공하기 전에 수행하여도 좋다. 또한 제 1 가열 처리는 산화물 반도체막의 순도를 증가시키는 처리의 한 종류이다.
제 1 가열 처리는 예를 들어 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하의 온도에서 수행할 수 있다.
또한 제 1 가열 처리에는 전기로(electric furnace) 또는 RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 시간이 짧으면 기판의 변형점 이상의 온도에서 가열 처리를 수행할 수 있다. 따라서, 가열 처리 시간을 줄일 수 있다. 제 1 가열 처리는 질소, 산소, 초건조 공기(물 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(예를 들어 아르곤, 헬륨)의 분위기하에서 수행하여도 좋다. 질소, 산소, 초건조 공기, 또는 희가스에 수소 및 물 등이 포함되지 않는 것이 바람직하다. 또한 질소 분위기 또는 희가스 분위기하에서 가열 처리를 수행한 후에, 산소 분위기 또는 초건조 공기 분위기에서 추가적으로 가열 처리를 수행하여도 좋다. 이 결과, 산화물 반도체막으로부터 수소 및 물 등이 방출될 수 있고, 동시에 산화물 반도체막에 산소를 공급할 수 있다. 결과적으로, 산화물 반도체막 내의 산소 빈자리의 수를 줄일 수 있다.
다음으로, 절연막(106) 및 산화물 반도체막(108) 위에 도전막(112)을 형성한다(도 7의 (B) 참조).
본 실시형태에서는, 도전막(112)으로서, 두께 30nm의 타이타늄막, 두께 200nm의 구리막, 및 두께 10nm의 타이타늄막을 이 순서로 스퍼터링법에 의하여 형성한다.
다음으로, 도전막(112)을 원하는 형상으로 가공하여, 섬 형상의 도전막(112a) 및 섬 형상의 도전막(112b)을 형성한다(도 7의 (C) 참조).
본 실시형태에서는, 웨트 에칭 장치에 의하여 도전막(112)을 가공한다. 또한 도전막(112)의 가공 방법은 상술한 방법에 한정되지 않고, 예를 들어 드라이 에칭 장치를 사용하여도 좋다.
도전막(112a 및 112b)을 형성한 후, 산화물 반도체막(108)(구체적으로는 산화물 반도체막(108_3))의 표면(백 채널 측)을 세정하여도 좋다. 세정은 예를 들어, 인산 등의 화학 용액을 사용하여 수행할 수 있다. 인산 등의 화학 용액을 사용한 세정에 의하여 산화물 반도체막(108_3)의 표면에 부착된 불순물(예를 들어 도전막(112a 및 112b)에 포함되는 원소)을 제거할 수 있다. 또한 세정을 반드시 수행할 필요는 없고, 세정을 수행하지 않는 경우도 있다.
도전막(112a 및 112b)의 형성 단계 및/또는 세정 단계에서, 도전막(112a 및 112b)으로 덮이지 않는, 산화물 반도체막(108)의 영역의 두께가 저감될 가능성이 있다.
또한 본 발명의 일 형태의 반도체 장치에서, 도전막(112a 및 112b)으로 덮이지 않는 영역, 즉 산화물 반도체막(108_3)은 결정성이 향상된 산화물 반도체막이다. 불순물(특히, 도전막(112a 및 112b)에 사용되는 구성 원소)은 결정성이 높은 산화물 반도체막으로 확산되기 어렵다. 따라서, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 7의 (C)에는, 도전막(112a 및 112b)으로 덮이지 않는 산화물 반도체막(108)의 표면, 즉 산화물 반도체막(108_3)의 표면이 오목부를 가지는 예를 도시하였지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 도전막(112a 및 112b)으로 덮이지 않는 산화물 반도체막(108)의 표면은 반드시 오목부를 가질 필요는 없다.
다음으로, 산화물 반도체막(108) 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성한다(도 8의 (A) 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 절연막(116)을 연속적으로 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하면서 대기에 노출시키지 않고 절연막(116)을 연속적으로 형성하면, 절연막들(114 및 116) 사이의 계면에서 대기 성분에 기인하는 불순물의 농도를 저감할 수 있다.
예를 들어, 절연막(114)으로서 산화질화 실리콘막을 PECVD법에 의하여 형성할 수 있다. 이 경우, 실리콘을 포함하는 퇴적성 가스 및 산화성 가스를 원료 가스로서 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 일산화이질소 및 이산화질소가 포함된다. 산화성 가스의 유량은 퇴적성 가스의 유량의 20배 이상 500배 이하, 바람직하게는 40배 이상 100배 이하이다.
본 실시형태에서는 절연막(114)으로서, 기판(102)을 온도 220℃로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력을 20Pa로 하고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건에서 PECVD법에 의하여 산화질화 실리콘막을 형성한다.
절연막(116)으로서는, 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180℃ 이상 350℃ 이하의 온도에서 유지하고, 처리 체임버에 원료 가스를 도입하여 처리 체임버 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급한 조건에서 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
절연막(116)의 퇴적 조건으로서, 상술한 전력 밀도를 가지는 고주파 전력을 상술한 압력을 가지는 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼이 증가되고, 원료 가스의 산화를 촉진시킴으로써, 절연막(116)의 산소 함유량이 화학량론적 조성보다 높아진다. 상술한 온도 범위 내의 기판 온도에서 형성된 막에서는 실리콘과 산소의 결합이 약하기 때문에, 이 막 내의 산소의 일부가 나중의 단계의 가열 처리에 의하여 방출된다. 그러므로, 화학량론적 조성보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 방출되는 산화물 절연막을 형성하는 것이 가능하다.
또한 절연막(116)을 형성하는 단계에서 절연막(114)은 산화물 반도체막(108)을 위한 보호막으로서 기능한다. 그러므로 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 포함하는 퇴적성 가스의 유량을 높이면, 절연막(116)의 결함량을 저감할 수 있다. 전형적으로, 결함량이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 결합으로 인한 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인, 산화물 절연막을 형성하는 것이 가능하다. 이 결과, 트랜지스터(100)의 신뢰성을 향상시킬 수 있다.
절연막(114 및 116)을 형성한 후에 가열 처리(이하, 제 2 가열 처리라고 함)를 수행하는 것이 바람직하다. 제 2 가열 처리에 의하여 절연막(114 및 116)에 포함되는 질소 산화물을 저감할 수 있다. 제 2 가열 처리에 의하여, 절연막(114 및 116)에 포함되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 빈자리의 양을 저감할 수 있다.
제 2 가열 처리의 온도는 대표적으로는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 150℃ 이상 350℃ 이하로 한다. 제 2 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기), 또는 희가스(예를 들어 아르곤, 헬륨)의 분위기에서 수행하여도 좋다. 수소 및 물 등이 질소, 산소, 초건조 공기, 또는 희가스에 포함되지 않는 것이 바람직하다. 전기로 또는 RTA 등이 가열 처리를 위하여 사용되어도 좋다.
다음으로, 절연막(114 및 116)의 원하는 영역에 개구(142a 및 142b)를 형성한다(도 8의 (B) 참조).
본 실시형태에서는, 개구(142a 및 142b)를 드라이 에칭 장치를 사용하여 형성한다. 또한 개구(142a)는 도전막(112b)까지 도달하고, 개구(142b)는 도전막(104)까지 도달한다.
다음으로, 절연막(116) 위에 도전막(120)을 형성한다(도 8의 (C) 및 도 9의 (A) 참조).
도 8의 (C)는 절연막(116) 위에 도전막(120)을 형성할 때의 퇴적 장치의 내부를 도시한 모식 단면도이다. 도 8의 (C)에서, 퇴적 장치로서는 스퍼터링 장치를 사용하고, 스퍼터링 장치 내에 배치된 타깃(193) 및 타깃(193) 아래에 형성된 플라스마(194)를 모식적으로 도시하였다.
도전막(120)을 형성할 때, 산소 가스를 포함하는 분위기에서 플라스마 방전을 수행한다. 이때, 도전막(120)이 형성될 절연막(116)에 산소가 첨가된다. 도전막(120)을 형성할 때, 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 또는 제논 가스)와 산소 가스를 혼합시킨다.
산소 가스는 적어도 도전막(120)이 형성할 때 혼합시킨다. 도전막(120) 형성을 위한 퇴적성 가스에서의 산소 가스의 비율은 0%보다 높고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
도 8의 (C)에서, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 파선의 화살표로 모식적으로 나타내었다.
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 도전막(120)을 형성한다.
또한 본 실시형태에서 도전막(120)을 형성할 때 절연막(116)에 산소를 첨가하지만, 산소의 첨가 방법은 이 예에 한정되지 않는다. 예를 들어, 도전막(120)을 형성한 후에 절연막(116)에 산소를 더 첨가하여도 좋다.
절연막(116)에 산소를 첨가하는 방법으로서는, 예를 들어 인듐, 주석, 및 실리콘을 포함하는 산화물(In-Sn-Si 산화물, ITSO라고도 함)의 타깃(중량%에서 In2O3:SnO2:SiO2=85:10:5)을 사용하여 두께 5nm의 ITSO막을 형성할 수 있다. 이 경우, ITSO막의 두께가 1nm 이상 20nm 이하, 또는 2nm 이상 10nm 이하이면, 산소가 적합하게 이동하고 산소의 방출을 억제할 수 있어 바람직하다. 그 후, ITSO막을 통하여 절연막(116)에 산소를 첨가한다. 산소는 예를 들어 이온 도핑, 이온 주입, 또는 플라스마 처리에 의하여 첨가할 수 있다. 산소를 첨가할 때 기판에 바이어스 전압을 인가함으로써, 산소를 절연막(116)에 효과적으로 첨가할 수 있다. 예를 들어, 애싱 장치를 사용하고, 애싱 장치의 기판 측에 인가되는 바이어스 전압의 전력 밀도를 1W/cm2 이상 5W/cm2 이하로 할 수 있다. 산소 첨가 시의 기판 온도를 실온 이상 300℃ 이하, 바람직하게는 100℃ 이상 250℃ 이하로 함으로써, 산소를 절연막(116)에 효과적으로 첨가할 수 있다.
다음으로, 도전막(120)을 원하는 형상으로 가공하여, 섬 형상의 도전막(120a 및 120b)을 형성한다(도 9의 (B) 참조).
본 실시형태에서는, 웨트 에칭 장치에 의하여 도전막(120)을 형성한다.
다음으로, 절연막(116) 및 도전막(120a 및 120b) 위에 절연막(118)을 형성한다(도 9의 (C) 참조).
절연막(118)은 수소 및 질소 중 어느 한쪽 또는 양쪽을 포함한다. 절연막(118)으로서는 예를 들어, 질화 실리콘막을 사용하는 것이 바람직하다. 절연막(118)은 예를 들어 스퍼터링법 또는 PECVD법으로 형성할 수 있다. 절연막(118)을 PECVD법으로 형성하는 경우, 예를 들어 기판 온도는 400℃ 미만, 바람직하게는 375℃ 미만, 더 바람직하게는 180℃ 이상 350℃ 이하로 한다. 절연막(118)을 형성할 때의 기판 온도를 상술한 범위 내로 하면, 치밀한 막을 형성할 수 있으므로 바람직하다. 또한 절연막(118)을 형성할 때의 기판 온도를 상술한 범위 내로 하면, 절연막(114 및 116)의 산소 또는 과잉 산소를 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(118)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소량에 비하여 소량의 암모니아를 사용함으로써 암모니아가 플라스마에서 해리되고 활성종이 생성된다. 활성종은 실리콘을 포함하는 퇴적성 가스에 포함되는 실리콘과 수소의 결합 및 질소 분자들의 3중 결합을 쪼갠다. 그 결과, 실리콘과 질소의 결합이 촉진되고 실리콘과 수소의 결합이 적은, 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 가스의 분해 및 질소의 분해가 촉진되지 않아, 실리콘과 수소의 결합이 남아 있고 결함이 증가된 거친 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 질소의 유량은 암모니아의 유량의 바람직하게는 5배 이상 50배 이하, 더 바람직하게는 10배 이상 50배 이하로 한다.
본 실시형태에서는, PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm로 하고, 질소의 유량은 5000sccm로 하고, 암모니아의 유량은 100sccm로 한다. 처리 체임버의 압력은 100Pa로 하고, 기판 온도는 350℃로 하고, 27.12MHz의 고주파 전원을 이용하여 평행 평판 전극에 1000W의 고주파 전력을 공급한다. PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 단위 면적당 전력(전력 밀도)으로 변환하면 1.7×10-1W/cm2이다.
In-Ga-Zn 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용하여 도전막(120a 및 120b)을 형성하는 경우, 절연막(118)에 포함되는 수소 및 질소 중 어느 한쪽 또는 양쪽이 도전막(120a 및 120b)으로 들어갈 가능성이 있다. 이 경우, 수소 및 질소 중 어느 한쪽 또는 양쪽이 도전막(120a 및 120b)의 산소 빈자리와 결합하여 도전막(120a 및 120b)의 저항 저하를 일으킬 가능성이 있다.
절연막(118)을 형성한 후, 제 1 가열 처리 또는 제 2 가열 처리와 같은 가열 처리(이하, 제 3 가열 처리라고 함)를 수행하여도 좋다.
제 3 가열 처리에 의하여, 절연막(116)에 포함되는 산소가 산화물 반도체막(108)으로 이동하여 산화물 반도체막(108)의 산소 빈자리를 채운다.
상술한 공정을 거쳐, 도 3의 (A) 내지 (C)에 도시된 트랜지스터(100B)를 제작할 수 있다.
도 1의 (C) 내지 (C)에 도시된 트랜지스터(100)는, 도 8의 (A)의 단계 후에 절연막(118)을 형성함으로써 제작할 수 있다. 도 2의 (A) 내지 (C)에 도시된 트랜지스터(100A)는, 도전막(112a 및 112b)과 절연막(114 및 116)의 형성 순서를 바꾸고, 또한 절연막(114 및 116)에 개구(141a 및 141b)를 형성하는 단계를 추가함으로써 제작할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태의 산화물 반도체막에 대하여 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 도 13의 (A) 및 (B), 도 14의 (A) 및 (B), 도 15, 도 16의 (A) 및 (B), 도 17, 도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 도 20의 (A) 내지 (C), 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (C), 도 24의 (A) 및 (B), 도 25, 도 26, 도 27의 (A1), (A2), (B1), (B2), (C1), 및 (C2), 도 28, 도 29의 (A1), (A2), (B1), (B2), (C1), 및 (C2), 도 30의 (A) 내지 (C)를 참조하여 설명한다.
본 발명의 일 형태의 산화물 반도체막은 적어도 인듐 및 아연을 포함하는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택되는 하나 이상의 원소가 포함되어도 좋다.
여기서, 산화물 반도체막이 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 또는, 원소 M은 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등일 수 있다. 다만, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋은 경우가 있다.
<2-1. 산화물 반도체막의 상면 및 단면의 모식도>
도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 도 13의 (A) 및 (B), 그리고 도 14의 (A) 및 (B)는 본 발명의 형태들의 산화물 반도체막의 모식도이다. 또한 도 11의 (A), 도 12의 (A), 도 13의 (A), 및 도 14의 (A)는 산화물 반도체막의 상면(a-b면 방향)의 모식도이고, 도 11의 (B), 도 12의 (B), 도 13의 (B), 및 도 14의 (B)는 기판(Sub.) 위에 각각 형성된 산화물 반도체막의 단면(c축 방향)의 모식도이다.
우선, 도 11의 (A) 및 (B)를 참조하여 설명한다.
도 11의 (A) 및 (B)에 나타낸 바와 같이, 본 발명의 일 형태의 산화물 반도체막은 영역 A 및 영역 B를 포함한다. 즉, 본 발명의 일 형태의 산화물 반도체막은 영역 A와 영역 B가 혼합된 복합 산화물 반도체이다. 또한 영역 A는 In x Zn y O z (x, y, 및 z는 각각 임의의 수를 나타냄)로 나타내어지고, 영역 B는 In a M b Zn c O d (M은 Al, Ga, Y, 또는 Sn을 나타내고, a, b, c, 및 d는 각각 임의의 수를 나타냄)로 나타내어진다. 또한 영역 A는 M을 포함하여도 좋다.
또한 영역 A의 In 농도는 영역 B보다 높다. 바꿔 말하면, 영역 A는 In-rich이고, 영역 B는 In-poor이다. 예를 들어, 영역 A의 In 농도는 영역 B의 In 농도의 1.1배 이상인 것이 바람직하고, 2배 이상 10배 이하인 것이 더 바람직하다.
도 11의 (A)에 나타낸 바와 같이, a-b면 방향에서 영역 A는 기본적으로, 대략 원형을 가지도록 형성된다. 도 11의 (B)에 나타낸 바와 같이, 영역 A는 기본적으로, c축 방향에서 대략 타원형을 가지도록 형성된다. 바꿔 말하면, 영역 A는 섬 형상을 가지고 영역 B로 둘러싸인다. 도 11의 (A) 및 (B)에 나타낸 바와 같이, 영역 A는 영역 B 내에 불규칙적으로 분산된다. 이 이유로, 2개 이상의 영역 A가 연결되어 연결된 동그라미 또는 연결된 타원과 같은 형상이 될 수 있다. 또한 모든 영역 A가 c축 방향으로 연결될 때 트랜지스터의 스위칭 특성이 열화(예를 들어, 트랜지스터의 오프 상태 전류가 증가)되기 때문에, 영역 A는 도 11의 (A) 및 (B)에 나타낸 바와 같이 점재하는 것이 바람직하다.
또한 점재하는 영역 A의 비율은 예를 들어 복합 산화물 반도체의 형성 조건 또는 조성을 변화시킴으로써 조절할 수 있다. 예를 들어, 도 12의 (A) 및 (B)에 나타낸 바와 같이 영역 A의 비율이 낮은 복합 산화물 반도체 또는 도 13의 (A) 및 (B)에 나타낸 바와 같이 영역 A의 비율이 높은 복합 산화물 반도체를 형성할 수 있다. 복합 산화물 반도체에서, 영역 A의 비율이 언제나 영역 B의 비율보다 낮은 것은 아니다. 관찰 범위에 따라, 영역 A의 비율이 매우 높은 복합 산화물 반도체에서는 영역 B가 영역 A 내에 형성되는 경우가 있다.
영역 A의 섬 형상의 크기는 예를 들어, 복합 산화물 반도체의 형성 조건 또는 조성을 변화시킴으로써 조절할 수 있다. 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 그리고 도 13의 (A) 및 (B)의 모식도에서 섬 형상의 영역은 다양한 크기를 가지지만, 도 14의 (A) 및 (B)에 나타낸 바와 같이 크기가 대략 같은 영역 A가 점재하는 경우가 있다.
도 11의 (A) 및 (B)에 나타낸 바와 같이, 영역 A와 영역 B 사이의 경계는 명확하지 않거나 또는 관찰될 수 없는 경우가 있다. 영역 A 및 영역 B 각각의 두께는 단면 사진의 EDX 매핑 이미지에 의하여 평가할 수 있다. 또한 영역 A는 단면 사진의 EDX 매핑 이미지에서 크기 0.1nm 이상 5nm 이하, 또는 0.3nm 이상 3nm 이하가 되도록 관찰되는 경우가 있다.
영역 A는 In-rich이기 때문에, 캐리어 이동도를 증가시키는 기능을 가진다. 따라서, 영역 A를 포함하는 산화물 반도체막을 사용한 트랜지스터는 증가된 온 상태 전류 및 증가된 전계 효과 이동도를 가질 수 있다. 한편, 영역 B는 In-poor이기 때문에, 캐리어 이동도를 저감하는 기능을 가진다. 따라서, 영역 B를 포함하는 산화물 반도체막을 사용한 트랜지스터는 저감된 오프 상태 전류를 가질 수 있다. 바꿔 말하면, 영역 A는 트랜지스터의 온 상태 전류 및 전계 효과 이동도에 기여하고, 영역 B는 트랜지스터의 스위칭 특성에 기여한다.
상술한 바와 같이, 본 발명의 일 형태의 산화물 반도체막은, 영역 A와 영역 B가 혼합되고 상보적인 상이한 기능들을 가지는 복합 산화물 반도체이다. 예를 들어, 본 발명의 일 형태의 산화물 반도체막이, 원소 M으로서 Ga가 사용된 In-Ga-Zn 산화물(이하, IGZO라고 함)인 경우, 이 산화물 반도체막을 complementary IGZO(약칭: C/IGZO)라고 부를 수 있다.
한편, 예를 들어 영역 A 및 영역 B가 층 형태로 적층되는 경우, 영역 A와 영역 B 사이에 상호 작용이 일어나지 않거나 일어나기 어렵기 때문에, 영역 A의 기능 및 영역 B의 기능이 독립적으로 나타나는 경우가 있다. 이 경우, 영역 A에 의하여 전계 효과 이동도가 증가되어도, 트랜지스터의 오프 상태 전류도 증가될 가능성이 있다. 따라서, 본 발명의 일 형태의 산화물 반도체막이 상술한 복합 산화물 반도체 또는 C/IGZO인 경우, 높은 전계 효과 이동도를 달성하는 기능과 우수한 스위칭 특성을 달성하는 기능을 동시에 얻을 수 있다. 이것이 본 발명의 일 형태의 산화물 반도체막을 사용함으로써 얻어지는 이로운 효과이다.
도 11의 (A) 및 (B)는 산화물 반도체막이 기판 위에 형성되는 예를 도시한 것이지만, 본 발명의 일 형태는 이 예에 한정되지 않고, 기판과 산화물 반도체막 사이에 하지막 또는 층간막 등의 절연막, 또는 산화물 반도체막 등의 다른 반도체막을 형성하여도 좋다.
<2-2. 산화물 반도체막의 원자수비>
다음으로, 본 발명의 일 형태의 산화물 반도체막의 원사수비에 대하여 도 15를 참조하여 설명한다.
도 15의 상도(phase diagram)는 물질 내의 원소 X 대 원소 Y 대 원소 Z의 원자수비를 나타내기 위하여 사용할 수 있다. 원소 X 대 원소 Y 대 원소 Z의 원자수비를 x:y:z로 나타낸다. 이 원자수비는 도 15에서 좌표(x:y:z)로서 나타낼 수 있다. 또한 도 15에는 산소 원자의 비율은 나타내지 않았다.
도 15에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(-1≤α≤1)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 나타낸다.
일점쇄선은 원자수비 [In]:[M]:[Zn]이 1:1:β(β≥0)인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 원자수비 [In]:[M]:[Zn]이 5:1:β인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 1:7:β인 라인을 나타낸다.
[In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방의 원자수비를 가지는 도 15에 나타낸 산화물 반도체막은 스피넬 결정 구조를 가지는 경향이 있다.
도 15의 영역 A는 In의 비율이 높은 영역([In]:[M]:[Zn]=x:y:z(x>0, y≥0, z≥0)의 영역)에서의 In 대 M 대 Zn의 원자수비의 바람직한 범위의 예이다. 또한 영역 A는 원자수비 [In]:[M]:[Zn]이 (1+γ):0:(1-γ)(-1<γ≤1)인 라인을 포함한다.
도 15의 영역 B는, 영역 A보다 낮은 비율로 In을 포함하는 영역([In]:[M]:[Zn]=m:n:l(m>0, n≥0, l≥0)의 영역)에서의 In 대 M 대 Zn의 원자수비의 바람직한 범위의 예이다. 또한 영역 B는 [In]:[M]:[Zn]=4:2:3 내지 4.1 및 그 근방의 원자수비를 포함한다. 이 근방은 [In]:[M]:[Zn]=5:3:4의 원자수비를 포함한다. 또한 영역 B는 [In]:[M]:[Zn]=5:1:6 및 그 근방의 원자수비를 포함한다. 영역 B로 나타낸 원자수비를 가지는 산화물 반도체막은 결정성이 높은 산화물 반도체막이다.
산화물 반도체막을 스퍼터링 장치를 사용하여 형성하는 경우, 타깃의 원자수비와 다른 원자수비를 가지는 막이 형성되는 경우가 있다. 구체적으로는, 퇴적 시의 기판 온도에 따라, 퇴적된 막의 [Zn]의 원자수비가 타깃의 [Zn]의 원자수비보다 낮은 경우가 있다.
<2-3. 스퍼터링 장치>
여기서, 스퍼터링 장치의 예에 대하여 도 16의 (A) 및 (B)를 참조하여 설명한다.
도 16의 (A)는 스퍼터링 장치의 퇴적 체임버(2501)의 단면도이다. 도 16의 (B)는 스퍼터링 장치의 마그넷 유닛(2530a) 및 마그넷 유닛(2530b)의 평면도이다.
도 16의 (A)에 도시된 퇴적 체임버(2501)는 타깃 홀더(2520a), 타깃 홀더(2520b), 백킹 플레이트(2510a), 백킹 플레이트(2510b), 타깃(2500a), 타깃(2500b), 부재(2542), 및 기판 홀더(2570)를 포함한다. 또한 타깃(2500a)은 백킹 플레이트(2510a) 위에 배치된다. 백킹 플레이트(2510a)는 타깃 홀더(2520a) 위에 배치된다. 마그넷 유닛(2530a)은 백킹 플레이트(2510a)를 개재하여 타깃(2500a) 아래에 배치된다. 타깃(2500b)은 백킹 플레이트(2510b) 위에 배치된다. 백킹 플레이트(2510b)는 타깃 홀더(2520b) 위에 배치된다. 마그넷 유닛(2530b)은 백킹 플레이트(2510b)를 개재하여 타깃(2500b) 아래에 배치된다.
도 16의 (A) 및 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은 마그넷(2530N1), 마그넷(2530N2), 마그넷(2530S), 및 마그넷 홀더(2532)를 포함한다. 마그넷 유닛(2530a)에서 마그넷(2530N1), 마그넷(2530N2), 및 마그넷(2530S)은 마그넷 홀더(2532) 위에 배치된다. 마그넷(2530N1), 마그넷(2530N2), 및 마그넷(2530S)은 간격을 두고 배치된다. 또한 마그넷 유닛(2530b)은 마그넷 유닛(2530a)과 같은 구조를 가진다. 기판(2560)을 퇴적 체임버(2501) 내로 옮길 때, 기판(2560)은 기판 홀더(2570)와 접하여 배치된다.
타깃(2500a), 백킹 플레이트(2510a), 및 타깃 홀더(2520a)는 부재(2542)에 의하여 타깃(2500b), 백킹 플레이트(2510b), 및 타깃 홀더(2520b)와 분리된다. 또한 부재(2542)는 절연체인 것이 바람직하다. 부재(2542)는 도전체 또는 반도체이어도 좋다. 부재(2542)는 표면이 절연체로 덮인 도전체 또는 반도체이어도 좋다.
타깃 홀더(2520a)와 백킹 플레이트(2510a)는 나사(예를 들어 볼트)에 의하여 서로 고정되고 같은 전위를 가진다. 타깃 홀더(2520a)는 백킹 플레이트(2510a)를 개재하여 타깃(2500a)을 지지하는 기능을 가진다. 타깃 홀더(2520b)와 백킹 플레이트(2510b)는 나사(예를 들어 볼트)에 의하여 서로 고정되고 같은 전위를 가진다. 타깃 홀더(2520b)는 백킹 플레이트(2510b)를 개재하여 타깃(2500b)을 지지하는 기능을 가진다.
백킹 플레이트(2510a)는 타깃(2500a)을 고정하는 기능을 가진다. 백킹 플레이트(2510b)는 타깃(2500b)을 고정하는 기능을 가진다.
도 16의 (A)에는 마그넷 유닛(2530a)에 의하여 형성되는 자기력선(2580a 및 2580b)을 도시하였다.
도 16의 (B)에 도시된 바와 같이, 마그넷 유닛(2530a)은, 직사각형 또는 대략 직사각형인 마그넷(2530N1), 직사각형 또는 대략 직사각형인 마그넷(2530N2), 및 직사각형 또는 대략 직사각형인 마그넷(2530S)이 마그넷 홀더(2532)에 고정된 구조를 가진다. 도 16의 (B)의 화살표로 나타낸 바와 같이 마그넷 유닛(2530a)을 수평으로 요동시킬 수 있다. 예를 들어, 마그넷 유닛(2530a)을 0.1Hz 이상 1kHz 이하의 비트로 진동시킬 수 있다.
타깃(2500a) 위의 자기장은 마그넷 유닛(2530a)의 요동에 따라 변화된다. 강한 자기장을 가지는 영역은 고밀도 플라스마 영역이므로, 이 영역의 근방에서 타깃(2500a)의 스퍼터링이 일어나기 쉽다. 마그넷 유닛(2530b)에도 마찬가지로 적용된다.
여기서, 타깃(2500a) 및 타깃(2500b) 각각이 In-Ga-Zn 산화물 타깃인 경우를 생각한다. 예를 들어, 타깃(2500a) 및 타깃(2500b) 각각은 In:Ga:Zn=4:2:4.1의 원자수비를 가진다. 상술한 타깃들이 설치된 스퍼터링 장치를 사용하는 경우, 본 발명의 일 형태의 산화물 반도체막의 퇴적 모델은 다음과 같은 것으로 추정할 수 있다.
또한 스퍼터링 장치에 도입하는 가스는 아르곤 가스 및 산소 가스로 한다. 또한 타깃 홀더(2520a)에 접속된 단자(V1)에 인가되는 전위는 기판 홀더(2570)에 접속된 단자(V2)에 인가되는 전위보다 낮다. 타깃 홀더(2520b)에 접속된 단자(V4)에 인가되는 전위는 기판 홀더(2570)에 접속된 단자(V2)에 인가되는 전위보다 낮다. 기판 홀더(2570)에 접속된 단자(V2)에 인가되는 전위는 접지 전위이다. 마그넷 홀더(2532)에 접속된 단자(V3)에 인가되는 전위는 접지 전위이다.
또한 단자(V1, V2, V3, 및 V4)에 인가되는 전위는 상술한 전위에 한정되지 않는다. 타깃 홀더(2520), 기판 홀더(2570), 및 마그넷 홀더(2532) 모두에 전위가 공급될 필요는 없다. 예를 들어, 기판 홀더(2570)는 전기적으로 부유 상태이어도 좋다. 또한 단자(V1)에 인가되는 전위를 제어할 수 있는 전원이 단자(V1)에 전기적으로 접속된다고 가정한다. 전원으로서는, DC 전원, AC 전원, 또는 RF 전원을 사용할 수 있다.
먼저 퇴적 체임버(2501)에서, 아르곤 가스 또는 산소 가스가 이온화되어 양이온과 전자로 분리되고, 플라스마가 생성된다. 그 후, 타깃 홀더(2520a)에 인가되는 전위(V1) 및 타깃 홀더(2520b)에 인가되는 전위(V4)에 의하여, 플라스마 내의 양이온이 타깃(2500a 및 2500b)을 향하여 가속된다. 양이온이 타깃(2500a 및 2500b)과 충돌할 때 스퍼터링 입자가 생성되고, 이 스퍼터링 입자가 기판(2560)에 퇴적한다.
타깃(2500a 및 2500b)이 In-Ga-Zn 산화물 타깃일 때, 양이온이 타깃(2500a 및 2500b)과 충돌하여, 각각 In보다 원자질량이 비교적 작은 Ga 및 Zn이 타깃(2500a 및 2500b)으로부터 우선적으로 스퍼터링되어 기판(2560)에 퇴적한다. Ga 및 Zn이 방출되기 때문에, 타깃(2500a 및 2500b)의 표면에는 In이 편석된다. 그 후, 타깃(2500a 및 2500b)의 표면에 편석된 In이 타깃(2500a 및 2500b)으로부터 스퍼터링되어 기판(2560)에 퇴적한다.
상술한 퇴적 모델 후에, 도 11의 (A) 및 (B), 도 12의 (A) 및 (B), 도 13의 (A) 및 (B), 또는 도 14의 (A) 및 (B)에 도시된 바와 같이 영역 A와 영역 B가 혼합된 복합 산화물 반도체막이 형성되는 것으로 추정된다.
<2-4. 산화물 반도체막의 캐리어 밀도>
다음으로, 산화물 반도체막의 캐리어 밀도에 대하여 아래에서 설명한다.
산화물 반도체막의 캐리어 밀도에 영향을 미치는 인자의 예에는 산화물 반도체막 내의 산소 빈자리(VO) 및 불순물이 포함된다.
산화물 반도체막 내의 산소 빈자리의 양이 많아지면, 수소가 상기 산소 빈자리와 결합될 때(이 상태를 VOH라고도 함) 결함 준위 밀도가 높아진다. 산화물 반도체막 내의 불순물의 양이 증가되면 결함 준위 밀도도 높아진다. 따라서, 산화물 반도체막 내의 결함 준위 밀도를 제어함으로써, 산화물 반도체막의 캐리어 밀도를 제어할 수 있다.
채널 영역에 산화물 반도체막을 사용한 트랜지스터에 대하여 아래에서 설명한다.
트랜지스터의 문턱 전압의 음의 시프트를 억제하거나 트랜지스터의 오프 상태 전류를 저감하기 위해서는, 산화물 반도체막의 캐리어 밀도를 저감하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 저감하기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감하여 결함 준위 밀도를 저감할 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 고순도 진성의 산화물 반도체막의 캐리어 밀도는 8×1015cm-3 미만, 바람직하게는 1×1011cm-3 미만, 더 바람직하게는 1×1010cm-3 미만이고 1×10-9cm-3 이상이다.
한편, 트랜지스터의 온 상태 전류를 향상시키거나 트랜지스터의 전계 효과 이동도를 향상시키기 위해서는, 산화물 반도체막의 캐리어 밀도를 증가시키는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 증가시키기 위해서는, 산화물 반도체막 내의 불순물 농도 또는 결함 준위 밀도를 약간 증가시킨다. 또는, 산화물 반도체막의 밴드 갭을 좁히는 것이 바람직하다. 예를 들어, 트랜지스터의 I d-V g 특성에서 양호한 온/오프비가 얻어지는 범위에 있어서 불순물 농도가 약간 높거나 결함 준위 밀도가 약간 높은 산화물 반도체막을 실질적으로 진성으로 간주할 수 있다. 또한 전자 친화력이 높으므로 밴드 갭이 좁아져 열적으로 여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체막을 실질적으로 진성으로 간주할 수 있다. 또한 전자 친화력이 더 높은 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 더 낮아진다.
실질적으로 진성의 산화물 반도체막의 캐리어 밀도는 1×105cm-3 이상 1×1018cm-3 미만이 바람직하고, 1×107cm-3 이상 1×1017cm-3 이하가 더 바람직하고, 1×109cm-3 이상 5×1016cm-3 이하가 더욱 바람직하고, 1×1010cm-3 이상 1×1016cm-3 이하가 더욱더 바람직하고, 1×1011cm-3 이상 1×1015cm-3 이하가 보다 바람직하다.
실질적으로 진성의 산화물 반도체막을 사용하면 트랜지스터의 신뢰성이 향상될 수 있다. 여기서는, 채널 영역에 산화물 반도체막을 사용한 트랜지스터의 신뢰성이 향상되는 이유를 도 17을 참조하여 설명한다. 도 17은 채널 영역에 산화물 반도체막을 포함하는 트랜지스터의 에너지 밴드도이다.
도 17에서, GE, GI, OS, 및 SD는 각각 게이트 전극, 게이트 절연막, 산화물 반도체막, 및 소스/드레인 전극을 말한다. 바꿔 말하면, 도 17은 게이트 전극, 게이트 절연막, 산화물 반도체막, 및 산화물 반도체막과 접하는 소스/드레인 전극의 에너지 밴드의 예를 나타낸 것이다.
도 17에서는, 산화 실리콘막 및 In-Ga-Zn 산화물을 각각 게이트 절연막 및 산화물 반도체막으로서 사용한다. 산화 실리콘막에 형성될 수 있는 결함의 전이 레벨(εf)은 게이트 절연막의 전도대 하단에서 약 3.1eV 떨어진 위치에 형성되는 것으로 상정된다. 또한 게이트 전압(Vg)이 30V일 때의 산화물 반도체막과 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는, 게이트 절연막의 전도대 하단에서 약 3.6eV 떨어진 위치에 형성되는 것으로 상정된다. 또한 산화 실리콘막의 페르미 준위는 게이트 전압에 따라 변화된다. 예를 들어, 게이트 전압이 높아지면, 산화물 반도체막과 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 낮아진다. 도 17의 백색 동그라미 및 X는 각각 전자(캐리어) 및 산화 실리콘막 내의 결함 준위를 나타낸다.
도 17에 나타낸 바와 같이, 게이트 전압이 인가되는 동안 캐리어의 열 여기가 일어나면, 결함 준위(도면에서 X)에 의하여 캐리어가 트랩되고, 각 결함 준위의 전하 상태가 양("+")으로부터 중성("0")으로 변화된다. 바꿔 말하면, 산화 실리콘막의 페르미 준위(Ef)에 열 여기 에너지를 가하여 얻은 값이 결함의 전이 레벨(ef)보다 커지는 경우, 산화 실리콘막 내의 결함 준위의 전하 상태는 양으로부터 중성으로 변화되기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
전자 친화력이 상이한 산화물 반도체막을 사용하면, 게이트 절연막과 산화물 반도체막의 계면의 페르미 준위가 변화될 수 있다. 전자 친화력이 더 높은 산화물 반도체막을 사용하면, 게이트 절연막과 산화물 반도체막의 계면 또는 이 계면의 근방에서 게이트 절연막의 전도대 하단이 상대적으로 높아진다. 이 경우, 게이트 절연막에 형성될 수 있는 결함 준위(도 17에서 X)도 상대적으로 높아지기 때문에, 게이트 절연막의 페르미 준위와 산화물 반도체막의 페르미 준위의 에너지 차가 커진다. 이 에너지 차가 커짐으로써, 게이트 절연막에 트랩되는 전하량이 저감된다. 예를 들어, 산화 실리콘막에 형성될 수 있는 결함 준위의 전하 상태의 변화가 작아지기 때문에, GBT(gate bias temperature) 스트레스에 의한 트랜지스터의 문턱 전압의 변화를 저감할 수 있다.
또한 산화물 반도체막을 트랜지스터의 채널 영역에 사용하면, 결정립계에서의 캐리어 산란 등을 저감할 수 있어, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다. 또한 트랜지스터의 신뢰성을 높게 할 수 있다.
산화물 반도체막의 결함 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서, 결함 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해질 수 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감하는 것이 효과적이다. 산화물 반도체막 내의 불순물 농도를 저감하기 위해서는, 산화물 반도체막에 인접한 막 내의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물 반도체막에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막에 포함되면, 산화물 반도체막에 결함 준위가 형성된다. 따라서, 산화물 반도체막에서의, 그리고 산화물 반도체막과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체막이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 빈자리를 발생시키는 경우가 있다. 산소 빈자리에 수소가 들어가는 것으로 인하여, 캐리어로서 작용하는 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자에 결합되는 산소와 결합함으로써, 캐리어로서 작용하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함한 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용하면, 전기 특성이 안정된 트랜지스터로 할 수 있다.
산화물 반도체막의 에너지 갭은 2eV 이상 또는 2.5eV 이상인 것이 바람직하다.
<2-5. 산화물 반도체의 구조>
다음으로, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 가지지 않고, 준안정 상태에 있고 원자 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 가지지만 장거리 질서를 가지지 않는 등으로 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 포함하는 불안정한 구조이다. a-like OS는 불안정하기 때문에, 비정질 산화물 반도체와 같은 물성을 가진다.
[CAAC-OS]
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 산화물 반도체 중 하나이고, c축 배향된 복수의 결정부(펠릿이라고도 함)를 가진다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS의 불순물 및 결함(예를 들어, 산소 빈자리)이 적다는 것을 의미한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
[nc-OS]
다음으로, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향을 가지지 않는다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 또한 nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위 밀도가 높은 경우가 있다.
[a-like OS]
a-like OS는 nc-OS의 구조와 비정질 산화물 반도체의 구조의 중간의 구조를 가진다.
a-like OS는 공동 또는 저밀도 영역을 포함한다. a-like OS는 공동을 포함하기 때문에 불안정한 구조를 가진다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우에는 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, a-like OS의 밀도는 예를 들어 5.0g/cm3 이상 5.9g/cm3 미만이다. 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, nc-OS의 밀도 및 CAAC-OS의 밀도의 각각은 예를 들어 5.9g/cm3 이상 6.3g/cm3 미만이다.
특정의 조성을 가지는 산화물 반도체가 단결정 상태로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 산출할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 대하여 가중 평균을 사용하여 산출할 수 있다. 다만, 밀도를 산출하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조 및 다양한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체막에서는, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 혼합되어도 좋다. 이러한 경우의 예에 대하여 아래에서 설명한다.
본 발명의 일 형태의 산화물 반도체막은 2종류의 결정부를 포함할 수 있다. 즉, 산화물 반도체막에서 2종류의 결정부가 혼재한다. 한쪽은 두께 방향(막의 면 방향, 또는 형성면 또는 막 표면에 수직인 방향이라고도 함)으로 배향을 가지는 결정부(제 1 결정부라고도 함), 즉 c축 배향을 가지는 결정부이다. 다른 쪽은 c축 배향을 가지지 않고 랜덤 배향을 가지는 결정부(제 2 결정부라고도 함)이다.
간략화를 위하여, c축 배향을 가지는 제 1 결정부 및 c축 배향을 가지지 않는 제 2 결정부의 두 가지 카테고리로 결정부를 나누지만, 결정성 및 결정 크기 등에 큰 차이가 없기 때문에, 제 1 결정부와 제 2 결정부를 서로 구별할 수 없는 경우가 있다. 즉, 본 발명의 일 형태의 산화물 반도체막은 제 1 결정부와 제 2 결정부 간의 구분 없이 설명할 수도 있다.
예를 들어 본 발명의 일 형태의 산화물 반도체막은 복수의 결정부를 포함하고, 이들 결정부 중 적어도 하나가 c축 배향을 가져도 좋다. 또한 막 내에 존재하는 결정부에서, c축 배향을 가지지 않는 결정부의 비율이 c축 배향을 가지는 결정부의 비율보다 높아도 좋다. 예를 들어, 본 발명의 일 형태인 산화물 반도체막의 두께 방향의 단면의 투과형 전자 현미경 이미지에서, 복수의 결정부가 관찰되고, c축 배향을 가지지 않는 제 2 결정부가 c축 배향을 가지는 제 1 결정부보다 높은 비율로 관찰되는 경우가 있다. 바꿔 말하면, 본 발명의 일 형태의 산화물 반도체막은 c축 배향을 가지지 않는 제 2 결정부의 비율이 높다.
산화물 반도체막에서 c축 배향을 가지지 않는 제 2 결정부의 비율이 큰 경우, 다음 효과를 얻을 수 있다.
산화물 반도체막 근방에 충분한 산소의 공급원이 제공되는 경우, c축 배향을 가지지 않는 제 2 결정부는 산소의 확산 경로로서 기능할 수 있다. 따라서, 산화물 반도체막 근방에 충분한 산소의 공급원이 제공되는 경우, c축 배향을 가지지 않는 제 2 결정부를 통하여 c축 배향을 가지는 제 1 결정부에 공급원으로부터 산소를 공급할 수 있다. 따라서, 산화물 반도체막의 산소 빈자리의 양을 저감할 수 있다. 이러한 산화물 반도체막을 트랜지스터의 반도체막으로서 사용하면, 높은 신뢰성 및 높은 전계 효과 이동도를 얻을 수 있다.
제 1 결정부에서는, 특정한 결정면이 두께 방향으로 배향된다. 따라서, 제 1 결정부를 포함하는 산화물 반도체막의 상면에 대략 수직인 방향으로 X선 회절(XRD: X-ray diffraction) 측정을 수행하면, 소정의 회절각(2θ)에 상기 제 1 결정부에서 유래하는 회절 피크가 관찰된다. 그러나, 산화물 반도체막이 제 1 결정부를 포함하는 경우에도, 지지 기판으로 인한 x선 산란 또는 백그라운드의 상승에 의하여 회절 피크가 충분히 관찰되지 않는 경우가 있다. 또한 산화물 반도체막 내의 제 1 결정부의 비율이 높아질수록 회절 피크가 높아지기 때문에, 회절 피크의 높이(강도)는 산화물 반도체막의 결정성의 지표가 될 수 있다.
산화물 반도체막의 결정성을 평가하는 방법의 예로서, 전자 회절을 들 수 있다. 예를 들어, 본 발명의 일 형태의 산화물 반도체막의 단면에 전자 회절 측정을 수행하고 전자 회절 패턴을 관찰하는 경우, 제 1 결정부에서 유래한 회절 스폿을 포함하는 제 1 영역 및 제 2 결정부에서 유래한 회절 스폿을 포함하는 제 2 영역이 관찰된다.
제 1 결정부에서 유래한 회절 스폿을 포함하는 제 1 영역은 c축 배향을 가지는 결정부에서 유래한다. 제 2 결정부에서 유래한 회절 스폿을 포함하는 제 2 영역은 배향을 가지지 않는 결정부 또는 랜덤 배향을 가지는 결정부에서 유래한다. 따라서, 전자빔의 직경, 즉 관찰되는 영역의 면적에 따라 상이한 패턴이 관찰되는 경우가 있다. 또한 본 명세서 등에서, 직경이 1nmφ 내지 100nmφ인 전자빔을 가지는 전자 회절을 나노빔 전자 회절(NBED: nanobeam electron diffraction)이라고 한다.
또한 본 발명의 일 형태의 산화물 반도체막의 결정성은 NBED와 다른 방법으로 평가하여도 좋다. 산화물 반도체막의 결정성을 평가하기 위한 방법의 예로서는, 전자 회절, x선 회절, 및 중성자 회절 등을 들 수 있다. 전자 회절 중에서, 상술한 NBED에 더하여, 투과형 전자 현미경(TEM: transmission electron microscopy), 주사형 전자 현미경(SEM: scanning electron microscopy), 수렴성 빔 전자 회절(CBED: convergent beam electron diffraction), 및 제한 시야 전자 회절(SAED: selected-area electron diffraction) 등을 바람직하게 사용할 수 있다.
NBED에서, 직경이 큰 전자빔(예를 들어 25nmφ 이상 100nmφ 이하, 또는 50nmφ 이상 100nmφ 이하)을 사용하여 얻어지는 나노빔 전자 회절 패턴에서는 링 형상의 패턴이 관찰된다. 이 링 형상의 패턴은 반경 방향으로 휘도 분포를 가지는 경우가 있다. 한편, 직경이 충분히 작은 전자빔(예를 들어 1nmφ 이상 10nmφ 이하)을 사용하여 얻어지는 NBED의 전자 회절 패턴에서는, 링 형상의 패턴의 위치에 원주 방향(θ 방향이라고도 함)으로 분포된 복수의 스폿이 관찰된다. 즉, 직경이 큰 전자빔을 사용하여 얻어지는 링 형상의 패턴이 상기 복수의 스폿의 집합체로부터 형성된다.
<2-6. 산화물 반도체막의 결정성 평가>
산화물 반도체막을 각각 포함하는 3개의 샘플(샘플 X1 내지 샘플 X3)을 제작하고 이들 샘플 각각의 결정성을 평가하였다. 상이한 조건에서 3종류의 산화물 반도체막을 형성하였다. 우선, 샘플 X1 내지 샘플 X3의 제작 방법에 대하여 설명한다.
[샘플 X1]
샘플 X1은 두께 약 100nm의 산화물 반도체막이 유리 기판 위에 형성된 샘플이다. 이 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함한다. 샘플 X1의 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가한 조건에서 형성하였다. 또한 샘플 X1의 형성 조건의 산소 유량비는 30%로 하였다.
[샘플 X2]
샘플 X2는 두께 약 100nm의 산화물 반도체막이 유리 기판 위에 형성된 샘플이다. 샘플 X2의 산화물 반도체막은, 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버에 도입한 조건에서 형성하였다. 샘플 X2의 형성 조건의 산소 유량비는 10%로 하였다. 또한 기판 온도 및 산소 유량비 이외의 조건은 샘플 X1과 같다.
[샘플 X3]
샘플 X3은 두께 약 100nm의 산화물 반도체막이 유리 기판 위에 형성된 샘플이다. 샘플 X3의 산화물 반도체막은, 기판 온도를 실온으로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버에 도입한 조건에서 형성하였다. 샘플 X3의 형성 조건의 산소 유량비는 10%로 하였다. 또한 기판 온도 및 산소 유량비 이외의 조건은 샘플 X1과 같다.
샘플 X1 내지 샘플 X3의 형성 조건을 표 1에 나타내었다.
[표 1]
Figure pct00001
다음으로, 샘플 X1 내지 샘플 X3의 결정성을 평가하였다. 본 실시형태에서는, 결정성을 평가하기 위하여 단면 TEM 관찰, XRD 측정, 및 전자 회절을 수행하였다.
[단면 TEM 관찰]
도 18의 (A) 내지 (C), 도 19의 (A) 내지 (C), 및 도 20의 (A) 내지 (C)는 샘플 X1 내지 샘플 X3의 단면 TEM 관찰의 결과를 나타낸 것이다. 도 18의 (A) 및 (B)는 샘플 X1의 단면 TEM 이미지이다. 도 19의 (A) 및 (B)는 샘플 X2의 단면 TEM 이미지이다. 도 20의 (A) 및 (B)는 샘플 X3의 단면 TEM 이미지이다.
도 18의 (C), 도 19의 (C), 및 도 20의 (C)는 각각, 샘플 X1, 샘플 X2, 및 샘플 X3의 단면 고분해능 투과형 전자 현미경(HR-TEM: high resolution transmission electron microscope) 이미지이다. 단면 HR-TEM 이미지는 구면 수차 보정 기능을 사용하여 얻어도 좋다. 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어 JEOL Ltd. 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 관찰할 수 있다.
도 18의 (A) 내지 (C) 및 도 19의 (A) 내지 (C)에 나타낸 바와 같이, 두께 방향으로 원자가 층상으로 배열된 결정부가 샘플 X1 및 샘플 X2에서 관찰된다. 특히 HR-TEM 이미지에서, 원자가 층상으로 배열된 결정부가 관찰되기 쉽다. 도 20의 (A) 내지 (C)에 나타낸 바와 같이, 두께 방향으로 원자가 층상으로 배열된 상태는 샘플 X3에서는 관찰되기 어렵다.
[XRD 측정]
다음으로, 샘플의 XRD 측정 결과에 대하여 설명한다.
도 21의 (A), 도 22의 (A), 도 23의 (A)는 각각, 샘플 X1, 샘플 X2, 및 샘플 X3의 XRD 측정 결과를 나타낸 것이다.
out-of-plane법의 한 종류인 분말법(θ-2θ법이라고도 함)에 의하여 XRD 측정을 수행하였다. 또한 θ-2θ법에서 X선 회절 강도는, X선의 입사각을 변경하고 X선원을 마주 보는 검출기의 각도를 입사각과 같게 하면서 측정한다. 또한 GIXRD(grazing-incidence XRD)법(박막법 또는 Seemann-Bohlin법이라고도 함)을 사용하여도 좋다. GIXRD법은, 검출기의 가변 각도를 이용하여 막 표면에서 약 0.40°의 각도에서 X선을 입사시키는, X선 회절 강도를 측정하기 위한 out-of-plane법의 한 종류이다. 도 21의 (A), 도 22의 (A), 도 23의 (A)에서 세로축은 임의 단위의 회절 강도를 나타내고 가로축은 각도 2θ를 나타낸다.
도 21의 (A) 및 도 22의 (A)에 나타낸 바와 같이, 샘플 X1 및 샘플 X2 각각에서 회절 강도의 피크는 2θ=31° 부근에 관찰된다. 한편, 도 23의 (A)에 나타낸 바와 같이, 샘플 X3에서는 2θ=31° 부근의 회절 강도의 피크가 관찰되기 어렵다. 또는, 2θ=31° 부근의 회절 강도의 피크가 매우 낮거나 존재하지 않는다.
회절 강도의 피크가 관찰된 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모델의 (009)면의 회절각과 일치한다. 따라서, 상술한 피크는, 샘플 X1 및 샘플 X2 각각은 c축이 두께 방향으로 배향된 결정부(이후, c축 배향을 가지는 결정부 또는 제 1 결정부라고도 함)를 포함한다는 것을 시사한다. 또한 샘플 X3에 c축 배향을 가지는 결정부가 포함되는지 여부를 XRD 측정에 의하여 판단하기 어렵다.
[전자 회절]
다음으로, 샘플 X1 내지 샘플 X3의 전자 회절 측정의 결과에 대하여 아래에서 설명한다. 전자 회절 측정에서는, 이들 샘플 각각을 그 단면에 수직인 방향으로 전자빔을 입사시켜 조사하는 식으로 전자 회절 패턴을 얻었다. 전자빔의 직경은 1nmφ 및 100nmφ로 하였다.
전자 회절에서, 입사되는 전자빔의 직경이 커질수록 또한 샘플의 두께가 두꺼워질수록, 샘플의 깊이 방향의 정보가 전자 회절 패턴에서 나타나는 경향이 있다. 따라서, 전자빔의 직경뿐만 아니라, 샘플의 깊이 방향의 두께도 저감함으로써 국소적인 영역의 정보를 얻을 수 있다. 한편, 샘플의 깊이 방향의 두께가 지나치게 얇으면(예를 들어 샘플의 깊이 방향의 두께가 5nm 이하이면), 극미소한 영역만의 정보가 얻어진다. 따라서, 결정이 극미소한 영역에 존재할 때 얻어지는 전자 회절 패턴은 단결정의 전자 회절 패턴과 같은 경우가 있다. 극미소한 영역을 해석하는 것이 목적이 아닌 경우, 샘플의 깊이 방향의 두께는 10nm 이상 100nm 이하, 대표적으로는 10nm 이상 50nm 이하인 것이 바람직하다.
도 21의 (B) 및 (C)는 샘플 X1의 전자 회절 패턴을 나타낸 것이다. 도 22의 (B) 및 (C)는 샘플 X2의 전자 회절 패턴을 나타낸 것이다. 도 23의 (B) 및 (C)는 샘플 X3의 전자 회절 패턴을 나타낸 것이다.
도 21의 (B) 및 (C), 도 22의 (B) 및 (C), 그리고 도 23의 (B) 및 (C)에 나타낸 전자 회절 패턴의 콘트라스트는 명료화를 위하여 조절된다. 도 21의 (B) 및 (C), 도 22의 (B) 및 (C), 그리고 도 23의 (B) 및 (C)에서, 패턴의 중심의 가장 밝은 휘도 스폿은 입사되는 전자빔에서 유래한 것이고, 전자 회절 패턴의 중심(다이렉트 스폿 또는 투과파라고도 함)이다.
도 21의 (B)에 나타낸 바와 같이, 입사되는 전자빔의 직경을 1nmφ로 하면, 원주상으로 분포된 복수의 스폿이 관찰될 수 있다. 이것은 산화물 반도체막이 랜덤 표면 배향을 가지는 복수의 극미소한 결정부를 포함하는 것을 가리킨다. 도 21의 (C)에 나타낸 바와 같이, 입사되는 전자빔의 직경을 100nmφ로 하면, 이들 복수의 결정부에서 유래하는 연속된 복수의 회절 스폿의 휘도가 평균화되어 링 형상의 회절 패턴이 된다. 도 21의 (C)에서 반경이 상이한 2개의 링 형상의 회절 패턴이 관찰된다. 이들 링을 반경이 작은 것부터 차례로 제 1 링 및 제 2 링이라고 한다. 제 1 링의 휘도가 제 2 링의 휘도보다 높은 것이 관찰된다. 또한 제 1 링과 중첩되는 위치에 휘도가 높은 2개의 스폿(제 1 영역이라고 함)이 관찰된다.
중심으로부터 제 1 링까지의 반경 방향에서의 거리는, 중심으로부터 단결정 InGaZnO4의 구조 모델의 (009)면의 회절 스폿까지의 반경 방향에서의 거리와 거의 일치한다. 제 1 영역은 c축 배향에서 유래한 회절 스폿이다.
도 21의 (C)에 나타낸 바와 같이, 링 형상의 회절 패턴의 관찰은 산화물 반도체막에 랜덤 배향을 가지는 결정부(이하, c축 배향을 가지지 않는 결정부 또는 제 2 결정부라고도 함)가 존재하는 것을 가리킨다.
또한 2개의 제 1 영역은, 전자 회절 패턴의 중심점에 대하여 대칭으로 배치되고 이들 영역의 휘도가 대략 서로 같기 때문에 2회 대칭성(two-hold symmetry)을 가진다고 추정된다. 상술한 바와 같이, 2개의 제 1 영역은 c축 배향에서 유래한 회절 스폿이기 때문에, 2개의 제 1 영역 및 중심을 통과하는 직선의 배향이 결정부의 c축의 배향과 일치한다. 두께 방향이 도 21의 (C)의 수직 방향이고, 이것은 산화물 반도체막에 c축이 두께 방향으로 배향되는 결정부가 존재하는 것을 제시한다.
상술한 바와 같이, 샘플 X1의 산화물 반도체막은 c축 배향을 가지는 결정부 및 c축 배향을 가지지 않는 결정부의 양쪽을 포함하는 막인 것이 확인된다.
도 22의 (B) 및 (C) 그리고 도 23의 (B) 및 (C)에 나타낸 전자 회절 패턴의 결과는 도 21의 (B) 및 (C)에 나타낸 전자 회절 패턴의 결과와 대략 같다. c축 배향에서 유래한 2개의 스폿(제 1 영역)의 휘도는 샘플 X1, 샘플 X2, 및 샘플 X3의 순서로 높다. 이것은 c축 배향을 가지는 결정부의 비율이 이 순서대로 높다는 것을 가리킨다.
[산화물 반도체막의 결정성의 정량화 방법]
다음으로, 산화물 반도체막의 결정성의 정량화 방법의 예에 대하여 도 24의 (A) 및 (B), 도 25, 그리고 도 26을 참조하여 설명한다.
우선, 전자 회절 패턴을 준비한다(도 24의 (A) 참조).
도 24의 (A)는 직경 100nmφ의 전자빔을 사용하여 두께 100nm의 산화물 반도체막을 측정함으로써 얻어진 전자 회절 패턴을 나타낸 것이다. 도 24의 (B)는 도 24의 (A)에 나타낸 전자 회절 패턴의 콘트라스트를 조절하여 얻어진 전자 회절 패턴을 나타낸 것이다.
도 24의 (B)에서, 다이렉트 스폿의 위 및 아래에 2개의 명확한 스폿(제 1 영역)이 관찰된다. 이 2개의 스폿(제 1 영역)은 InGaZnO4의 구조 모델의 (00l)에 대응하는 회절 스폿, 즉 c축 배향을 가지는 결정부에서 유래한다. 제 1 영역에 더하여, 제 1 영역의 대략 동심원 위에 위치하는 휘도가 낮은 링 형상의 패턴(제 2 영역)이 관찰된다. 이 링 형상의 패턴은, c축 배향을 가지지 않는 결정부(제 2 결정부)의 구조에서 유래한 스폿의 휘도가 직경 100nmφ의 전자빔을 사용하여 평균화될 때 얻어진다.
여기서, 전자 회절 패턴에서, c축 배향을 가지는 결정부에서 유래한 회절 스폿을 포함하는 제 1 영역과 제 2 결정부에서 유래한 회절 스폿을 포함하는 제 2 영역이 서로 중첩되어 관찰된다. 따라서, 제 1 영역을 포함하는 라인 프로파일 및 제 2 영역을 포함하는 라인 프로파일을 취득하여 서로 비교함으로써, 산화물 반도체막의 결정성을 정량화할 수 있다.
제 1 영역을 포함하는 라인 프로파일 및 제 2 영역을 포함하는 라인 프로파일에 대하여 도 25를 참조하여 설명한다.
도 25는 InGaZnO4의 구조 모델의 (100)면에 전자빔을 조사할 때 얻어진 전자 회절의 시뮬레이션 패턴을 나타낸 것이다. 시뮬레이션 패턴에서는, 영역 A-A', 영역 B-B', 및 영역 C-C'의 보조선을 그렸다.
도 25의 영역 A-A'는 c축 배향을 가지는 제 1 결정부에서 유래한 2개의 회절 스폿 및 다이렉트 스폿을 통과하는 직선을 포함한다. 도 25의 영역 B-B' 및 영역 C-C' 각각은 c축 배향을 가지는 제 1 결정부에서 유래한 회절 스폿이 관찰되지 않는 영역 및 다이렉트 스폿을 통과하는 직선을 포함한다. 영역 A-A'와 영역 B-B' 또는 영역 C-C' 사이의 각도는 약 34°이고, 구체적으로는 30° 이상 38° 이하, 바람직하게는 32° 이상 36° 이하, 더 바람직하게는 33° 이상 35° 이하이다.
라인 프로파일은 산화물 반도체막의 구조에 따라 도 26에 나타낸 경향을 가진다. 도 26은 라인 프로파일을 도시한 것이고, 각 라인 프로파일의 상대 휘도 R 및 반치전폭(FWHM: full width at half maximum)을 나타낸 것이다.
도 26의 상대 휘도 R은 영역 A-A'의 휘도의 적분 강도를 영역 B-B'의 휘도의 적분 강도 또는 영역 C-C'의 휘도의 적분 강도로 나눔으로써 얻어진다. 또한 영역 A-A', B-B', 및 C-C' 각각의 휘도의 적분 강도는, 중심에 나타나는 다이렉트 스폿에서 유래한 백그라운드의 휘도를 제거하여 얻어진다.
상대 휘도 R을 산출하면, c축 배향의 강도를 정량적으로 정의할 수 있다. 예를 들어, 도 26에 나타낸 바와 같이 단결정 산화물 반도체막에서는, 영역 A-A'에서 c축 배향을 가지는 제 1 결정부에서 유래한 회절 스폿의 피크 강도가 높고, 영역 B-B' 및 영역 C-C'에서는 c축 배향을 가지는 제 1 결정부에서 유래한 회절 스폿이 없으므로, 상대 휘도 R은 1보다 현저히 크다. 상대 휘도 R은 단결정, CAAC(CAAC의 상세한 내용은 후술함)만, CAAC+나노크리스털, 나노크리스털, 및 비정질의 순서로 낮아진다. 특히, 특별한 배향이 없는 나노크리스털 및 비정질에서, 상대 휘도 R은 1과 동등하다.
결정의 주기성이 높을수록, c축 배향을 가지는 제 1 결정부에서 유래한 스펙트럼의 강도는 높아지고, 상기 스펙트럼의 반치전폭이 작아진다. 따라서, 단결정의 반치전폭이 가장 작고, CAAC만, CAAC+나노크리스털, 및 나노크리스털의 순서로 반치전폭이 증가된다. 비정질의 반치전폭은 매우 크고, 이 프로파일은 "헤일로(halo)"라고 불린다.
[라인 프로파일을 사용한 해석]
상술한 바와 같이, 제 1 영역의 휘도의 적분 강도 대 제 2 영역의 휘도의 적분 강도의 비율은 배향을 가지는 결정부의 비율을 추정하는 데 중요한 정보이다.
그 후, 상술한 샘플 X1 내지 샘플 X3의 전자 회절 패턴으로부터, 라인 프로파일에 의한 해석을 수행하였다.
도 27의 (A1) 및 (A2)는 샘플 X1의 라인 프로파일에 의한 해석의 결과를 나타낸 것이다. 도 27의 (B1) 및 (B2)는 샘플 X2의 라인 프로파일에 의한 해석의 결과를 나타낸 것이다. 도 27의 (C1) 및 (C2)는 샘플 X3의 라인 프로파일에 의한 해석의 결과를 나타낸 것이다.
도 27의 (A1)은 영역 A-A', 영역 B-B', 및 영역 C-C'가 그려진 도 21의 (C)의 전자 회절 패턴을 나타낸 것이다. 도 27의 (B1)은 영역 A-A', 영역 B-B', 및 영역 C-C'가 그려진 도 22의 (C)의 전자 회절 패턴을 나타낸 것이다. 도 27의 (C1)은 영역 A-A', 영역 B-B', 및 영역 C-C'가 그려진 도 23의 (C)의 전자 회절 패턴을 나타낸 것이다.
영역 A-A', 영역 B-B', 및 영역 C-C' 각각은 다이렉트 스폿의 휘도를 참고로 사용하여 라인 프로파일을 정규화함으로써 얻을 수 있다. 또한 다이렉트 스폿은 전자 회절 패턴의 중심에 나타난다. 이 영역을 사용하여 샘플 X1 내지 샘플 X3을 상대적으로 비교할 수 있다.
휘도의 프로파일을 산출할 때, 샘플로부터의 비탄성 산란 등에서 유래하는 휘도의 성분을 백그라운드로서 뺌으로써, 더 높은 정확성으로 비교를 수행할 수 있다. 비탄성 산란에서 유래하는 휘도의 성분은 반경 방향에서 매우 넓은 프로파일을 나타내기 때문에, 백그라운드의 휘도를 선형 근사로 얻어도 좋다. 예를 들어, 대상 피크의 테일(tail)을 따라 직선을 긋고, 그 직선보다 휘도가 낮은 측에 위치하는 영역을 백그라운드로서 뺄 수 있다.
여기서, 영역 A-A', 영역 B-B', 및 영역 C-C' 각각의 휘도의 적분 강도는, 상술한 방법으로 백그라운드를 뺀 데이터로부터 산출한다. 그리고, 영역 A-A'의 휘도의 적분 강도를 영역 B-B'의 휘도의 적분 강도 또는 영역 C-C'의 휘도의 적분 강도로 나눔으로써 상대 휘도 R을 얻는다.
도 28은 샘플 X1 내지 샘플 X3의 상대 휘도 R을 나타낸 것이다. 도 28에서, 도 27의 (A2), (B2), 및 (C2) 각각의 휘도의 프로파일에서의 다이렉트 스폿의 왼쪽 및 오른쪽의 스펙트럼에 있어서, 영역 A-A'의 휘도의 적분 강도를 영역 B-B'의 휘도의 적분 강도로 나눔으로써 얻어진 값 및 영역 A-A'의 휘도의 적분 강도를 영역 C-C'의 휘도의 적분 강도로 나눔으로써 얻어진 값을 산출한다.
도 28에 나타낸 바와 같이, 샘플 X1 내지 샘플 X3의 상대 휘도는 다음과 같다. 샘플 X1의 상대 휘도 R은 25.00이다. 샘플 X2의 상대 휘도 R은 3.04이다. 샘플 X3의 상대 휘도 R은 1.05이다. 또한 상대 휘도 R은 4개의 점에서의 상대 휘도의 평균 값이다. 상술한 바와 같이, 상대 휘도 R은 샘플 X1, 샘플 X2, 및 샘플 X3의 순서로 높다.
본 발명의 일 형태의 산화물 반도체막을 트랜지스터의 채널이 형성되는 반도체막으로서 사용할 때, 상대 휘도 R은 1보다 크고 40 이하인 것이 바람직하고, 1보다 크고 10 이하인 것이 더 바람직하고, 1보다 크고 3 이하인 것이 더욱 바람직하다. 반도체막으로서 이러한 산화물 반도체막을 사용함으로써, 안정성이 높은 전기 특성 및 게이트 전압이 낮은 영역에서의 높은 전계 효과 이동도를 달성할 수 있다.
<2-7. 결정부의 비율>
산화물 반도체막의 결정부의 비율은 단면 TEM 이미지를 해석함으로써 평가할 수 있다.
이미지의 해석 방법에 대하여 설명한다. 이미지는 다음과 같이 해석한다. 먼저, 고분해능 TEM 이미지에 대하여 2차원 FFT(fast Fourier transform)를 실시하여 FFT 이미지를 얻는다. 주기 구조를 가지는 영역 외의 영역이 제거되도록, 얻어진 FFT 이미지에 대하여 마스크 처리를 실시한다. 마스크 처리 후, FFT 이미지에 대하여 2차원 IFFT(inverse fast Fourier transform)를 실시하여 FFT 필터링 이미지를 얻는다.
이러한 식으로, 결정부만을 추출한 현실 공간 이미지(real-space image)를 얻을 수 있다. 그리고, 남은 이미지의 면적의 비율로부터 결정부의 비율을 추산할 수 있다. 또한 계산에 사용한 영역의 면적(원래의 이미지의 면적이라고도 함)으로부터 남은 영역을 뺌으로써, 결정부 외의 면적의 비율을 추산할 수 있다.
도 29의 (A1)은 샘플 X1의 단면 TEM 이미지를 나타낸 것이다. 도 29의 (A2)는 샘플 X1의 단면 TEM 이미지의 해석을 통하여 얻어진 이미지를 나타낸 것이다. 도 29의 (B1)은 샘플 X2의 단면 TEM 이미지를 나타낸 것이다. 도 29의 (B2)는 샘플 X2의 단면 TEM 이미지의 해석을 통하여 얻어진 이미지를 나타낸 것이다. 도 29의 (C1)은 샘플 X3의 단면 TEM 이미지를 나타낸 것이다. 도 29의 (C2)는 샘플 X3의 단면 TEM 이미지의 해석을 통하여 얻어진 이미지를 나타낸 것이다.
해석을 통하여 얻어진 이미지에서의 산화물 반도체막의 흰 영역은 배향을 가지는 결정부를 포함하는 영역에 대응한다. 검은 영역은 배향을 가지지 않는 결정부 또는 랜덤 배향을 가지는 결정부를 포함하는 영역에 대응한다.
도 29의 (A2)에 나타낸 결과로부터, 샘플 X1에서 배향을 가지는 결정부를 포함하는 영역 외의 면적의 비율은 약 43.1%이다. 도 29의 (B2)에 나타낸 결과로부터, 샘플 X2에서 배향을 가지는 결정부를 포함하는 영역 외의 면적의 비율은 약 61.7%이다. 도 29의 (C2)에 나타낸 결과로부터, 샘플 X3에서 배향을 가지는 결정부를 포함하는 영역 외의 면적의 비율은 약 89.5%이다.
상술한 식으로 평가된, 산화물 반도체막에서의 배향을 가지는 결정부 외의 영역의 비율은 5% 이상 40% 미만이면, 산화물 반도체막이 매우 높은 결정성 및 매우 안정성이 높은 전기 특성을 가지고 산소 빈자리를 생성하기 어렵기 때문에 바람직하다. 한편, 산화물 반도체막에서의 배향을 가지는 결정부 외의 영역의 비율이 40% 이상 100% 미만, 바람직하게는 60% 이상 90% 이하일 때, 산화물 반도체막은 배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 적절한 비율로 포함하기 때문에, 안정성이 높은 전기 특성 및 높은 이동도의 양쪽을 달성할 수 있다.
여기서, 단면 TEM 이미지, 또는 해석을 통하여 얻어진 단면 TEM 이미지에서 쉽게 관찰할 수 있는 결정부 외의 영역을 가로 성장 버퍼 영역(LGBR: lateral growth buffer region)이라고 할 수 있다.
<2-8. 산화물 반도체막으로의 산소 확산>
다음으로, 산화물 반도체막으로의 산소 확산의 용이성의 평가 결과에 대하여 설명한다.
다음의 3개의 샘플(샘플 Y1 내지 샘플 Y3)을 제작하였다.
[샘플 Y1]
우선, 샘플 X1과 같은 식으로 유리 기판 위에 두께 약 50nm의 산화물 반도체막을 형성하였다. 다음으로, PECVD법에 의하여 산화물 반도체막 위에 두께 약 30nm의 산화질화 실리콘막, 두께 약 100nm의 산화질화 실리콘막, 및 두께 약 20nm의 산화질화 실리콘막을 적층하였다. 또한 다음의 설명에서는, 산화물 반도체막 및 산화질화 실리콘막을 각각 OS 및 GI라고 하는 경우가 있다.
그 후, 질소 분위기에서 1시간 동안 350℃에서 가열 처리를 수행하였다.
다음으로, 스퍼터링법에 의하여 두께 5nm의 In-Sn-Si 산화물막을 형성하였다.
다음으로, 산화질화 실리콘막에 산소를 첨가하였다. 산소 첨가 처리는, 애싱 장치를 사용하여 기판 온도를 40℃로 하고, 유량 150sccm의 산소 가스(16O) 및 유량 100sccm의 산소 가스(18O)를 체임버 내에 도입하고, 압력을 15Pa로 하고, 기판 측에 바이어스가 인가되도록 애싱 장치 내에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 600초 동안 공급하는 조건에서 수행하였다. 산화질화 실리콘막은 주성분 레벨로 산소(16O)를 포함하기 때문에, 산소 첨가 처리에 의하여 첨가되는 산소량을 정확히 측정하기 위하여 산소 가스(18O)를 사용하였다.
그 후, PECVD법에 의하여 두께 약 100nm의 질화 실리콘막을 형성하였다.
[샘플 Y2]
샘플 Y2는 샘플 Y1과는 다른 조건에서 산화물 반도체막을 형성한 샘플이다. 샘플 Y2에서는, 샘플 X2와 같은 식으로 두께 약 50nm의 산화물 반도체막을 형성하였다.
[샘플 Y3]
샘플 Y3은 샘플 Y1과는 다른 조건에서 산화물 반도체막을 형성한 샘플이다. 샘플 Y3에서는, 샘플 X3과 같은 식으로 두께 약 50nm의 산화물 반도체막을 형성하였다.
상술한 공정을 거쳐, 샘플 Y1 내지 샘플 Y3을 제작하였다.
[SIMS 분석]
샘플 Y1 내지 샘플 Y3의 18O의 농도를 SIMS(secondary ion mass spectrometry) 분석에 의하여 측정하였다. SIMS 분석은, 샘플 Y1 내지 샘플 Y3에 가열 처리를 수행하지 않은 조건, 샘플 Y1 내지 샘플 Y3에 질소 분위기에서 1시간 동안 350℃에서 가열 처리를 수행한 조건, 및 샘플 Y1 내지 샘플 Y3에 질소 분위기에서 1시간 동안 450℃에서 가열 처리를 수행한 조건의 3개의 조건에서 수행하였다.
도 30의 (A) 내지 (C)는 SIMS 측정 결과를 나타낸 것이다. 도 30의 (A), (B), 및 (C)는 각각, 샘플 Y1, 샘플 Y2, 및 샘플 Y3의 SIMS 측정 결과를 나타낸 것이다.
도 30의 (A) 내지 (C)는 GI 및 OS를 포함하는 영역의 분석 결과를 나타낸 것이다. 또한 도 30의 (A) 내지 (C)는 기판 측으로부터 SIMS 분석을 수행한 결과(기판 측 깊이 프로파일(SSDP: substrate side depth profile)-SIMS)를 나타낸 것이다.
도 30의 (A) 내지 (C)에서, 회색의 파선은 가열 처리가 수행되지 않은 샘플의 프로파일을 가리키고, 검은 파선은 가열 처리가 350℃에서 수행된 샘플의 프로파일을 가리키고, 검은 실선은 가열 처리가 450℃에서 수행된 샘플의 프로파일을 가리킨다.
샘플 Y1 내지 샘플 Y3 각각에서, 18O가 GI 그리고 OS에도 확산된 것을 알았다. 또한 18O가 확산된 위치는 샘플 Y1, 샘플 Y2, 및 샘플 Y3의 순서로 깊었다. 또한 350℃ 또는 450℃에서 가열 처리를 수행한 경우에 18O는 더 깊게 확산되었다.
상술한 결과로부터, 배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 포함하고, 배향을 가지는 결정부의 비율이 낮은 산화물 반도체막은, 산소를 쉽게 투과시키는 막, 즉 산소가 쉽게 확산되는 막인 것을 알았다. 또한 350℃ 또는 450℃에서 가열 처리가 수행되면, GI 막의 산소가 OS로 확산된다.
상술한 결과는 배향을 가지는 결정부의 비율(밀도)이 높을수록 두께 방향으로 산소가 확산되기 더 어렵고, 밀도가 낮을수록 두께 방향으로 산소가 확산되기 쉽다는 것을 나타낸다. 산화물 반도체막으로의 산소 확산의 용이성에 대하여 다음과 같이 고찰할 수 있다.
배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 포함하는 산화물 반도체막에서, 단면 관찰 이미지에서 명확히 관찰할 수 있는 결정부 외의 영역(LGBR)은, 산소가 확산되기 쉬운, 즉 산소 확산 경로로서 기능할 수 있는 영역일 수 있다. 그 결과, 산화물 반도체막 근방에 충분한 산소의 공급원이 제공되는 경우, LGBR을 통하여 배향을 가지는 결정부에 산소가 쉽게 확산될 수 있고, 막 내의 산소 빈자리의 양을 저감할 수 있다.
예를 들어, 산소를 방출하기 쉬운 산화물막을 산화물 반도체막과 접하여 형성하고 가열 처리를 수행함으로써, 상기 산화물막으로부터 방출되는 산소는 LGBR을 통하여 산화물 반도체막으로 두께 방향으로 확산된다. LGBR을 통하여, 배향을 가지는 결정부에 가로로 산소가 공급될 수 있다. 이로써, 산화물 반도체막의 배향을 가지는 결정부, 그리고 이 결정부 외의 영역에 산소가 쉽게 충분히 공급되기 때문에, 막 내의 산소 빈자리가 효과적으로 저감된다.
예를 들어, 금속 원자와 결합되지 않는 수소 원자가 산화물 반도체막 내에 존재하면, 산소 원자가 이 수소 원자와 결합된 다음, OH가 형성되고 고정되는 경우가 있다. 산화물 반도체막에 있어서 산소 빈자리(Vo)에 일정한 양의 수소 원자(예를 들어, 약 1×1017cm-3)가 트랩된 상태(이러한 수소 원자를 VoH라고 한다)를 퇴적 시에 낮은 온도에서 형성함으로써, OH의 발생이 억제된다. VoH는 캐리어를 생성하기 때문에 일정한 양의 캐리어가 산화물 반도체막에 존재한다. 따라서, 캐리어 밀도가 증가된 산화물 반도체막을 형성할 수 있다. 퇴적에 의하여 산소 빈자리가 동시에 형성되지만, 이 산소 빈자리는 상술한 바와 같이 LGBR을 통하여 산소를 도입함으로써 저감할 수 있다. 이러한 식으로, 캐리어 밀도가 비교적 높고 산소 빈자리가 충분히 저감된 산화물 반도체막을 형성할 수 있다.
산화물 반도체막에 산소를 적합하게 도입함으로써, 산화물 반도체막 내의 산소 빈자리(Vo)의 양을 저감할 수 있다. 즉, 산소 빈자리(Vo)가 산소로 채워질 때 산화물 반도체막 내의 산소 빈자리(Vo)가 보충된다. 따라서, 산화물 반도체막으로의 산소 확산은 트랜지스터 내의 산소 빈자리(Vo)의 양을 저감할 수 있고 트랜지스터의 신뢰성을 향상시킬 수 있다.
배향을 가지는 결정부 외의 영역에서는, 퇴적 시에 배향을 가지지 않는 극미소한 결정부가 형성되기 때문에, 산화물 반도체막에서 명확한 결정립계가 관찰될 수 없다. 이 극미소한 결정부는 배향을 가지는 복수의 결정부들 사이에 위치한다. 이 극미소한 결정부는, 퇴적 시의 가열에 의하여 가로 방향으로 성장함으로써, 배향을 가지는 인접한 결정부와 결합된다. 이 극미소한 결정부는 캐리어가 생성되는 영역으로서 기능한다. 이러한 구조를 가지는 산화물 반도체막은, 트랜지스터에 사용되면 전계 효과 이동도가 현저히 향상되는 것이 기대된다.
또한 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 산화 실리콘막 등의 산화물 절연막을 형성한 후, 산소 분위기에서 플라스마 처리를 수행하는 것이 바람직하다. 이 처리에 의하여 막에 산소를 공급할 수 있고 수소 농도를 저감할 수 있다. 예를 들어, 플라스마 처리 중에, 체임버 내에 남는 플루오린이 동시에 산화물 반도체막 내에 도핑되는 경우가 있다. 플루오린은 음의 전하를 가지는 플루오린 원자로서 존재하고, 양의 전하를 가지는 수소 원자와 쿨롱힘에 의하여 결합된 다음, HF가 생성된다. HF는 플라스마 처리 중에 산화물 반도체막의 외부로 방출되고, 이 결과 산화물 반도체막 내의 수소 농도를 저감할 수 있다. 플라스마 처리에서는, 산소 원자와 수소 원자가 결합된 H2O가 막의 외부로 방출되는 경우가 있다.
산화물 반도체막 위에 산화 실리콘막(또는 산화질화 실리콘막)이 적층된 구조에 대하여 생각한다. 산화 실리콘막 내의 플루오린은, 막 내의 수소와 결합되고 전기적으로 중성인 HF로서 존재할 수 있기 때문에, 산화물 반도체막의 전기 특성에 영향을 미치지 않는다. 또한 Si-F 결합이 생성되는 경우가 있으며, 이것도 전기적으로 중성이다. 또한 산화 실리콘막 내의 HF는 산소의 확산에 영향을 미치지 않는다.
상술한 메커니즘에 따라, 산화물 반도체막 내의 산소 빈자리가 저감될 수 있고, 막 내의 금속 원자와 결합되지 않는 수소가 저감될 수 있으며, 이로써 신뢰성이 향상된다. 산화물 반도체막의 캐리어 밀도가 일정한 양 이상이기 때문에 전기 특성이 향상되는 것이 기대된다.
<2-9. 산화물 반도체막의 퇴적 방법>
다음으로, 본 발명의 일 형태의 산화물 반도체막의 퇴적 방법에 대하여 설명한다.
본 발명의 일 형태의 산화물 반도체막은 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 형성할 수 있다.
산화물 반도체막을 형성하는 데 사용할 수 있는 산화물 타깃은 In-Ga-Zn계 산화물에 한정되지 않고, 예를 들어 In-M-Zn계 산화물(M은 Al, Ga, Y, 또는 Sn)을 사용할 수 있다.
복수의 결정립을 가지는 다결정 산화물을 포함하는 스퍼터링 타깃을 사용하여, 결정부를 포함하는 산화물 반도체막을 산화물 반도체막으로서 형성하면, 다결정 산화물을 포함하지 않는 스퍼터링 타깃을 사용하는 경우보다 결정성을 가지는 산화물 반도체막을 얻는 것이 쉬워진다.
산화물 반도체막의 퇴적 메커니즘에 대하여 아래에서 고찰한다.
층상 구조와, 결정립이 쉽게 벽개(劈開)되는 계면을 각각 가지는 복수의 결정립을 스퍼터링 타깃이 포함하는 경우, 이 스퍼터링 타깃에 이온이 충돌하면 결정립이 벽개되어 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 만들어진다. 얻어진 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판 위에 퇴적되면, 나노결정을 포함하는 산화물 반도체막이 형성될 것으로 생각된다. 기판을 가열하면 기판 표면에서 나노결정이 서로 결합되거나 재배열되기 때문에, 배향을 가지는 결정부를 포함하는 산화물 반도체막이 형성되기 쉬워진다.
스퍼터링법을 사용하는 것으로 상정하여 상술한 고찰을 하였지만, 스퍼터링법은 결정성을 쉽게 조정할 수 있기 때문에 특히 바람직하다. 스퍼터링법 대신에, PLD(pulsed laser deposition)법, PECVD(plasma-enhanced chemical vapor deposition)법, 열 CVD(thermal chemical vapor deposition)법, ALD(atomic layer deposition)법, 또는 진공 증착법 등을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에서 설명한 트랜지스터를 포함하는 표시 장치의 예에 대하여 도 31, 도 32, 도 33, 도 34, 도 35, 도 36, 도 37을 참조하여 아래에서 설명한다.
도 31은 표시 장치의 예를 도시한 상면도이다. 도 31의 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702), 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706), 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 실란트(712), 및 제 1 기판(701)과 마주 보도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실란트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실란트(712), 및 제 2 기판(705)으로 밀봉되어 있다. 도 31에는 도시되어 있지 않지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 있고 실란트(712)로 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한 FPC 단자부(708)에 FPC(716)가 접속되고, FPC(716)로부터 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 접속된다. 신호선(710)을 통하여 FPC(716)로부터 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 공급된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 표시 장치(700)의 구조는, 화소부(702)에 더하여 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가 제 1 기판(701) 위에 형성되는, 여기서 나타낸 예에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701) 위에 형성하여도 좋다. 또한 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass)법 또는 와이어 본딩 방법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터로서, 본 발명의 형태들의 반도체 장치인 트랜지스터들 중 임의의 것을 사용할 수 있다.
표시 장치(700)는 다양한 소자를 포함할 수 있다. 상기 소자의 예로서는, 일렉트로루미네선스(EL) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터 소자(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter) 소자, 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이 등을 들 수 있다.
EL 소자를 포함하는 표시 장치의 예는 EL 디스플레이이다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 포함하는 표시 장치의 예는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)이다. 전자 잉크 디스플레이 또는 전기 영동 소자를 포함하는 표시 장치의 예는 전자 종이이다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이에서, 화소 전극들 중 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극들 중 일부 또는 모두는 알루미늄 또는 은 등을 포함할 수 있다. 이 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있어, 소비전력을 저감할 수 있다.
표시 장치(700)에서의 표시 방식으로서, 프로그레시브 방식 또는 인터레이스 방식 등을 채용할 수 있다. 또한 컬러 표시 시에 화소에서 제어되는 색 요소는, 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 사용하여도 좋다. 또는 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2가지 색으로 구성되어도 좋다. 색 요소에 따라 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한 색 요소의 도트들 간에서 표시 영역의 크기가 상이하여도 좋다. 개시된 발명의 실시형태는 컬러 표시 장치에 한정되지 않고; 개시된 발명의 일 형태는 흑백 표시 장치에도 적용될 수 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 예를 들어, 적색(R) 착색층, 녹색(G) 착색층, 청색(B) 착색층, 및 황색(Y) 착색층을 적절히 조합하여도 좋다. 착색층을 사용하면, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 여기서, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 밝은 화상의 휘도 저하를 억제할 수 있고, 소비전력을 약 20% 내지 30% 저감할 수 있는 경우가 있다. 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자들이 각기 R, G, B, Y, 및 W 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력을 더 저감할 수 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 시스템, 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템, 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 퀀텀닷(quantum dot) 시스템 중 임의의 시스템을 사용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자를 포함하는 구조 및 표시 소자로서 EL 소자를 포함하는 구조에 대하여 도 32 및 도 34를 참조하여 설명한다. 도 32는 도 31의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 도시한 것이다. 도 34는 도 31의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 EL 소자를 포함하는 구조를 도시한 것이다.
우선 도 32와 도 34에서 공통된 부분에 대하여 설명한 다음에, 상이한 부분에 대하여 설명한다.
<3-1. 표시 장치에 공통된 부분>
도 32 및 도 34의 표시 장치(700)는, 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 트랜지스터(100D)와 같은 구조를 가진다. 또한 트랜지스터(750) 및 트랜지스터(752)는 각각 상술한 실시형태에서 설명한 다른 트랜지스터들 중 어느 것의 구조를 가져도 좋다.
본 실시형태에서 사용하는 트랜지스터는, 고순도화되고 산소 빈자리의 형성이 억제된 산화물 반도체막을 포함한다. 상기 트랜지스터는 낮은 오프 상태 전류를 가질 수 있다. 따라서, 화상 신호 등의 전기 신호가 더 오랫동안 유지될 수 있고, 온 상태에서의 기록 간격을 길게 할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있고, 이로써 소비전력이 억제된다.
또한 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있어, 고속 동작이 가능하다. 예를 들어, 고속 동작이 가능한 이러한 트랜지스터를 포함하는 액정 표시 장치에서, 화소부의 스위칭 트랜지스터와, 드라이버 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치가, 구동 회로로서 추가적으로 필요하지 않기 때문에, 반도체 장치의 부품 수를 줄일 수 있다. 또한 고속 동작이 가능한 트랜지스터를 화소부에 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 하부 전극 및 상부 전극을 포함한다. 하부 전극은 도전막을 가공하여 트랜지스터(750)의 제 1 게이트 전극으로서 기능하는 도전막으로 하는 단계를 거쳐 형성된다. 상부 전극은 도전막을 가공하여 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막으로 하는 단계를 거쳐 형성된다. 하부 전극과 상부 전극 사이에는, 절연막을 형성하여 트랜지스터(750)의 제 1 게이트 절연막으로서 기능하는 절연막으로 하는 단계를 거쳐 형성된 절연막이 제공된다. 즉, 용량 소자(790)는 유전체막으로서 기능하는 절연막이 한 쌍의 전극 사이에 위치한 적층 구조를 가진다.
도 32 및 도 34에서는, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공되어 있다.
평탄화 절연막(770)은, 폴리이미드 수지, 아크릴 수지, 폴리이미드 아마이드 수지, 벤조사이클로뷰텐 수지, 폴리아마이드 수지, 또는 에폭시 수지 등의 내열성 유기 재료를 사용하여 형성할 수 있다. 또한 이들 재료로부터 형성되는 복수의 절연막을 적층함으로써 평탄화 절연막(770)을 형성하여도 좋다. 또는 평탄화 절연막(770)이 없는 구조를 채용하여도 좋다.
도 32 및 도 34는 각각 화소부(702)에 포함되는 트랜지스터(750)와, 소스 드라이버 회로부(704)에 포함되는 트랜지스터(752)가 같은 구조를 가지는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)는 상이한 트랜지스터를 포함하여도 좋다. 구체적으로는, 화소부(702)에 스태거형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 실시형태 1에서 설명한 역 스태거형 트랜지스터를 사용하는 구조, 또는 화소부(702)에 실시형태 1에서 설명한 역 스태거형 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 스태거형 트랜지스터를 사용하는 구조를 채용하여도 좋다. 또한 "소스 드라이버 회로부(704)"라는 용어는 "게이트 드라이버 회로부"라는 용어와 치환할 수 있다.
신호선(710)은, 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 구리 원소를 포함하는 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감되고, 이에 의하여 대화면 표시가 가능해진다.
FPC 단자부(708)는, 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한 접속 전극(760)은 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서, 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서, 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예는 플라스틱 기판이다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)를 제공한다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또는, 구조체(778)로서, 구(球)형 스페이서를 사용하여도 좋다.
제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
<3-2. 액정 표시 소자를 포함하는 표시 장치의 구조예>
도 32의 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 32의 표시 장치(700)는, 도전막(772)과 도전막(774) 사이에 인가되는 전압에 따라 변화되는 액정층(776)의 배향 상태에 의하여 광의 투과 또는 비투과가 제어되는 식으로, 화상을 표시할 수 있다.
도전막(772)은, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막에 전기적으로 접속된다. 도전막(772)은, 평탄화 절연막(770) 위에 형성되고, 화소 전극, 즉 표시 소자의 한쪽 전극으로서의 기능을 가진다. 도전막(772)은 반사 전극으로서 기능한다. 도 32에서의 표시 장치(700)는, 도전막(772)에 의하여 외광이 반사되고 착색막(736)을 통하여 화상을 표시하는 소위 반사형 컬러 액정 표시 장치이다.
가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을 도전막(772)으로서 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn)에서 선택되는 원소를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사시키는 도전막에 사용하는 것이 바람직하다. 본 실시형태에서, 가시광을 반사시키는 도전막을 도전막(772)으로서 사용한다.
도 32에는 도전막(772)이 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막에 접속되는 예를 도시하였지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 예를 들어, 도 33에 도시된 바와 같이, 도전막(772)은 접속 전극으로서 기능하는 도전막(777)을 통하여 트랜지스터(750)의 드레인 전극으로서 기능하는 도전막에 전기적으로 접속되어도 좋다. 또한 도전막(777)은 도전막을 가공하여 트랜지스터(750)의 제 2 게이트 전극으로서 기능하는 도전막으로 하는 단계에 의하여 형성되기 때문에, 제작 단계의 추가 없이 형성할 수 있다.
또한 표시 장치(700)는 반사형 컬러 액정 표시 장치를 도시한 도 32의 예에 한정되지 않고, 가시광을 투과시키는 도전막을 도전막(772)으로서 사용하는 투과형 컬러 액정 표시 장치로 하여도 좋다. 또는, 표시 장치(700)는 반사형 컬러 액정 표시 장치와 투과형 컬러 액정 표시 장치를 조합한 소위 반투과형 액정 표시 장치로 하여도 좋다.
도 35는 투과형 컬러 액정 표시 장치의 예를 도시한 것이다. 도 35는 도 31의 일점쇄선 Q-R을 따라 취한 단면도이고 표시 소자로서 액정 소자를 포함하는 구조를 도시한 것이다. 도 35에 도시된 표시 장치(700)는 액정 소자의 구동 모드로서 가로 전계 모드(예를 들어, FFS 모드)를 채용한 예이다. 도 35에 도시된 구조에서는, 화소 전극으로서 기능하는 도전막(772) 위에 절연막(773)이 제공되고 절연막(773) 위에 도전막(774)이 제공된다. 이러한 구조에서는, 도전막(774)이 공통 전극으로서 기능하고, 절연막(773)을 통하여, 도전막(772)과 도전막(774) 사이에 발생하는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
도 32 및 도 35에는 도시하지 않았지만, 도전막(772) 및/또는 도전막(774)에, 액정층(776)과 접하는 측에 배향막을 제공하여도 좋다. 도 32 및 도 35에는 도시되어 있지 않지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써, 원형 편광을 얻어도 좋다. 또한 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
횡전계 방식을 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승될 때 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 가지고, 이에 의하여 배향 처리가 불필요하게 된다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소시킬 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한 수직 배향(VA: vertical alignment) 모드 등의 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치도 사용하여도 좋다. 수직 배향 모드에는 몇 가지 예가 있고, 예를 들어 멀티-도메인 수직 배향(MVA) 모드, 패턴 수직 배향(PVA) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<3-3. 발광 소자를 포함하는 표시 장치>
도 34에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 포함한다. 도 34에 도시된 표시 장치(700)는 발광 소자(782)의 EL층(786)으로부터의 발광을 이용하여 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물, 또는 퀀텀닷 등의 무기 화합물을 포함한다.
유기 화합물에 사용할 수 있는 재료의 예에는 형광 재료 및 인광 재료가 포함된다. 퀀텀닷에 사용할 수 있는 재료의 예에는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 및 코어형 퀀텀닷 재료가 포함된다. 12족 및 16족에 속하는 원소, 13족 및 15족에 속하는 원소, 또는 14족 및 16족에 속하는 원소를 포함하는 재료를 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 또는 알루미늄(Al) 등의 원소를 포함하는 퀀텀닷 재료를 사용하여도 좋다.
도 34에서의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공된다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조를 가진다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 구조는 이에 한정되지 않는다. 예를 들어, 광이 도전막(772) 측으로 방출되는 보텀 이미션 구조, 또는 광이 도전막(772) 측과 도전막(788) 측의 양쪽으로 방출되는 듀얼 이미션 구조를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되도록 리드 배선부(711) 및 소스 드라이버 회로부(704)에 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 표시 장치(700)의 구조는 착색막(736)이 제공된 도 34의 예에 한정되지 않는다. 예를 들어, EL층(786)이 분리 착색에 의하여 형성되는 경우에는 착색막(736)이 없는 구조를 채용하여도 좋다.
<3-4. 입력/출력 장치가 제공된 표시 장치의 구조예>
도 34 및 도 35에 도시된 표시 장치(700)에는 입출력 장치를 제공하여도 좋다. 입출력 장치의 예로서는, 터치 패널 등을 들 수 있다.
도 36은 도 34의 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이고, 도 37은 도 35의 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다.
도 36은 도 34에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구조의 단면도이고, 도 37은 도 35에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구조의 단면도이다.
먼저, 도 36 및 도 37에 도시된 터치 패널(791)에 대하여 아래에서 설명한다.
도 36 및 도 37에 도시된 터치 패널(791)은 제 2 기판(705)과 착색막(736) 사이에 제공되는 소위 인셀 터치 패널이다. 터치 패널(791)은 착색막(736)을 형성하기 전에 제 2 기판(705) 측에 형성한다.
또한 터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 포함한다. 예를 들어, 손가락 또는 스타일러스 등의 물체가 근접할 때, 전극들(793 및 794)에서의 상호 용량의 변화를 검출할 수 있다.
도 36 및 도 37에 도시된 트랜지스터(750)의 상부에는, 전극(793)이 전극(794)과 교차되는 부분을 도시하였다. 절연막(795)에 제공된 개구를 통하여, 전극(794)이 개재되는 2개의 전극(793)에 전극(796)이 전기적으로 접속되어 있다. 또한 전극(796)이 제공된 영역이 화소부(702)에 제공되는 구조를 예로서 도 36 및 도 37에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 전극(796)이 제공된 영역을 소스 드라이버 회로부(704)에 제공하여도 좋다.
전극(793) 및 전극(794)은 차광막(738)과 중첩되는 영역에 제공된다. 도 36에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않는 것이 바람직하다. 도 37에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구를 가진다. 즉, 전극(793)은 메시 형상을 가진다. 이러한 구조에 의하여, 전극(793)은 발광 소자(782)로부터 방출되는 광을 차단하지 않거나, 또는 액정 소자(775)를 통하여 방출되는 광을 차단하지 않는다. 따라서, 터치 패널(791)이 제공되더라도 휘도가 거의 저하되지 않기 때문에, 시인성이 높고 소비전력이 낮은 표시 장치를 얻을 수 있다. 또한 전극(794)은 전극(793)과 같은 구조를 가질 수 있다.
전극(793) 및 전극(794)은 발광 소자(782)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다. 또한 전극(793) 및 전극(794)은 액정 소자(775)와 중첩되지 않기 때문에, 전극(793) 및 전극(794)에는 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다.
따라서, 가시광 투과율이 높은 산화물 재료를 사용하는 경우에 비하여 전극(793 및 794)의 저항을 저감시킬 수 있기 때문에 터치 패널의 센서의 감도를 증가시킬 수 있다.
예를 들어, 도전성 나노와이어를 전극(793, 794, 및 796)에 사용하여도 좋다. 나노와이어는 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 평균 직경을 가져도 좋다. 나노와이어로서는 카본 나노튜브, 또는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어를 사용하여도 좋다. 예를 들어, Ag 나노와이어를 전극(793, 794, 및 796) 중 어느 하나 또는 모두에 사용하는 경우, 가시광의 투과율은 89% 이상으로 할 수 있고 시트 저항은 40Ω/sq. 이상 100Ω/sq. 이하로 할 수 있다.
인셀형 터치 패널의 구조를 도 36 및 도 37에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 온셀형 터치 패널이라고 불리는, 표시 장치(700) 위에 형성된 터치 패널, 또는 아웃셀형 터치 패널이라고 불리는, 표시 장치(700)에 장착되는 터치 패널이 사용되어도 좋다.
이와 같이, 본 발명의 일 형태의 표시 장치는 다양한 종류의 터치 패널과 조합할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 38의 (A) 내지 (C)를 참조하여 설명한다.
<4. 표시 장치의 회로 구성>
도 38의 (A)에 도시된 표시 장치는, 표시 소자의 화소들을 포함하는 영역(이후, 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이후, 이 회로부를 드라이버 회로부(504)라고 함), 소자를 보호하는 기능을 가지는 회로(이후, 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한 보호 회로(506)를 반드시 제공할 필요는 없다.
드라이버 회로부(504)의 일부 또는 전체는, 화소부(502)가 형성된 기판 위에 형성되는 것이 바람직하다. 이로써, 구성요소의 개수 및 단자의 개수를 줄일 수 있다. 드라이버 회로부(504)의 일부 또는 전체가, 화소부(502)가 형성된 기판 위에 형성되지 않는 경우, 드라이버 회로부(504)의 일부 또는 전체는 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X(X는 2 이상의 자연수)행 Y(Y는 2 이상의 자연수)열로 배치된 표시 소자를 구동시키기 위한 복수의 회로(이후, 이 회로를 화소 회로(501)라고 함)를 포함한다. 드라이버 회로부(504)는, 화소를 선택하는 신호(주사 신호)를 공급하기 위한 회로(이후, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키는 신호(데이터 신호)를 공급하기 위한 회로(이후, 이러한 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선들(이후, 주사선(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한 주사선(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 게이트 드라이버(504a)로부터 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호가 생성되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될 데이터 신호를 화상 신호로부터 생성하는 기능을 가진다. 또한 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한 소스 드라이버(504b)는, 데이터 신호를 공급받는 배선(이후, 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 소스 드라이버(504b)로부터 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써 시분할된 화상 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수, n은 Y 이하의 자연수)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 38의 (A)의 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 가지는 부분을 말한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 공급되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시킨다.
도 38의 (A)에 도시된 바와 같이, 화소부(502) 및 드라이버 회로부(504)에 제공되는 보호 회로(506)는, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 게이트 드라이버(504a) 또는 소스 드라이버(504b)에 보호 회로(506)가 접속될 수 있다. 또는, 단자부(507)에 보호 회로(506)가 접속될 수 있다.
본 발명의 일 형태는 드라이버 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 도 38의 (A)의 예에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로가 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을 실장하여도 좋다.
도 38의 (A)의 복수의 화소 회로(501) 각각은 예를 들어 도 38의 (B)에 도시된 구성을 가질 수 있다.
도 38의 (B)의 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는 상술한 실시형태에서 설명한 트랜지스터를 사용할 수 있다.
화소 회로(501)의 사양에 따라, 액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위를 적절히 설정할 수 있다. 액정 소자(570)의 배향 상태는 기록되는 데이터에 따라 결정된다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는 행마다 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예에는, TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드가 포함된다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드가 포함된다. 이에 한정되지 않고, 다양한 액정 소자 및 구동 방법을 사용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 용량 소자(560)의 한 쌍의 전극 중 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어, 도 38의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 38의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(550)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(550)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 38의 (A)에서의 복수의 화소 회로(501) 각각은, 예를 들어 도 38의 (C)에 도시된 구성을 가질 수 있다.
도 38의 (C)의 화소 회로(501)는, 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552) 및/또는 트랜지스터(554)로서, 상술한 실시형태에 기재된 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 데이터선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 상태 또는 오프 상태가 되어 데이터 신호가 기록될지를 제어한다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 용량 소자(562)의 한 쌍의 전극 중 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 전위 공급선(VL_a)에 전기적으로 접속된다. 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 발광 소자(572)의 애노드 및 캐소드 중 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한 발광 소자(572)는 이에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자이어도 좋다.
전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(V DD)가 공급되고, 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 다른 쪽에 저전원 전위(V SS)가 공급된다.
도 38의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 38의 (A)의 게이트 드라이버(504a)가 화소 회로(501)를 행마다 순차적으로 선택하여 트랜지스터(552)를 온 상태로 하여, 데이터 신호가 기록된다.
트랜지스터(552)가 오프 상태가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 39, 도 40의 (A) 내지 (E), 도 41의 (A) 내지 (G), 그리고 도 42의 (A) 및 (B)를 참조하여 설명한다.
<5-1. 표시 모듈>
도 39에 도시된 표시 모듈(7000)에는, 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 회로 기판(7010), 및 배터리(7011)가 제공되어 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)의 형상 및 크기는, 터치 패널(7004) 및 표시 패널(7006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(7004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 표시 패널(7006)과 중첩될 수 있다. 또는, 표시 패널(7006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는, 표시 패널(7006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(7007)는 광원(7008)을 포함한다. 본 발명의 일 형태는, 광원(7008)이 백라이트(7007) 위에 제공된 도 39의 구조에 한정되지 않는다. 예를 들어, 백라이트(7007)의 단부에 광원(7008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(7007)를 제공할 필요는 없다.
프레임(7009)은 표시 패널(7006)을 보호하고, 또한 인쇄 회로 기판(7010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(7009)은 방열판(radiator plate)으로서도 기능하여도 좋다.
인쇄 회로 기판(7010)은, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도의 배터리(7011)를 사용하여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(7000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<5-2. 전자 기기 1>
다음으로, 도 40의 (A) 내지 (E)에 전자 기기의 예를 도시하였다.
도 40의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)에서 떼어낼 수 있지만 렌즈(8006)는 하우징(8001)에 포함되어도 좋다.
셔터 버튼(8004)을 눌러 카메라(8000)로 촬상할 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
카메라(8000)의 하우징(8001)은 전극을 포함하는 마운트를 포함하기 때문에, 파인더(8100) 또는 스트로보스코프 등을 하우징(8001)에 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결되는 마운트를 포함하기 때문에, 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 이 마운트는 전극을 포함하고, 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서 기능한다. 버튼(8103)을 사용하여 표시부(8102)를 온 및 오프 상태로 할 수 있다.
본 발명의 일 형태에 따른 표시 장치를 카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 사용할 수 있다.
도 40의 (A)에서 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)은 표시 장치를 가지는 파인더를 포함하여도 좋다.
도 40의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 포함한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여 화상 데이터 등의 영상 정보를 수신하고 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알 및 눈꺼풀의 움직임을 파악한 다음, 그 파악한 데이터를 사용하여 사용자의 시점의 좌표를 산출하여 사용자의 눈을 입력 수단으로서 이용한다.
장착부(8201)는 사용자와 접하는 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극을 흐르는 전류를 검지함으로써 사용자의 눈의 방향을 인식하도록 구성되어도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터링하도록 구성되어도 좋다. 장착부(8201)는 사용자의 생체 정보를 표시부(8204)에 표시할 수 있도록, 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하여도 좋다. 본체(8203)는 사용자의 머리 등의 움직임을 검지하여 사용자의 머리 등의 움직임에 맞추어 표시부(8204)에 표시시키는 영상을 바꾸도록 구성되어도 좋다.
본 발명의 일 형태에 따른 표시 장치를 표시부(8204)에 사용할 수 있다.
도 40의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드 등의 고정구(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 볼 수 있다. 표시부(8302)는 휘어져 있는 것이 바람직하다. 표시부(8302)가 휘어져 있으면, 사용자는 화상의 높은 현실감을 느낄 수 있다. 본 실시형태에서 예로서 설명한 구조는 하나의 표시부(8302)를 가지지만, 표시부(8302)의 개수는 하나에 한정되지 않는다. 예를 들어, 2개의 표시부(8302)를 제공하여도 좋고, 이 경우 사용자의 대응하는 한쪽 눈을 위하여 하나의 표시부를 제공하면, 시차를 사용한 3차원 표시 등이 가능하다.
본 발명의 일 형태에 따른 표시 장치를 표시부(8302)에 사용할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치는 해상도가 매우 높으므로, 도 40의 (E)에 도시된 바와 같이 렌즈(8305)를 사용하여 화상을 확대한 경우에도 사용자는 화소를 감지하지 않아, 더 현실적인 화상을 표시할 수 있다.
<5-3. 전자 기기 2>
다음으로, 도 41의 (A) 내지 (G)는 도 40의 (A) 내지 (E)에 도시된 것과 다른 전자 기기의 예를 도시한 것이다.
도 41의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 41의 (A) 내지 (G)의 전자 기기는 다양한 정보(예를 들어, 정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 표시하는 기능 등 다양한 기능을 가진다. 또한 도 41의 (A) 내지 (G)의 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 41의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기들은 각각 복수의 표시부를 가져도 좋다. 또한 전자 기기 각각에는 카메라 등이 제공되고 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 포함되는 기억 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 41의 (A) 내지 (G)에 도시된 전자 기기에 대하여 아래에서 자세히 설명한다.
도 41의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어, 50인치 이상 또는 100인치 이상의 화면 크기가 큰 표시부(9001)를 포함할 수 있다.
도 41의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 스피커, 접속 단자, 또는 센서 등을 포함하여도 좋다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화의 수신을 알리는 표시, 이메일 또는 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 또는, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 41의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 41의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 휘어진 표시면에 표시가 수행해질 수 있다. 휴대 정보 단말기(9200)는 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화를 실현할 수 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말과의 직접 데이터 통신을 수행할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 수행하여도 좋다.
도 41의 (E), (F), 및 (G)는 각각 펼친 상태의 폴더블 휴대 정보 단말기(9201)의 사시도, 펼친 상태로부터 접은 상태 또는 접은 상태로부터 펼친 상태로 변화되는 상태의 폴더블 휴대 정보 단말기(9201)의 사시도, 및 접은 상태의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역의 일람성이 높다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 인접한 2개의 하우징(9000) 사이의 힌지(9055)에서 접힘으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
다음으로, 도 40의 (A) 내지 (E) 및 도 41의 (A) 내지 (G)에 도시된 전자 기기와 다른 전자 기기의 예를 도 42의 (A) 및 (B)에 도시하였다. 도 42의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 도 42의 (A)의 사시도는 복수의 표시 패널을 만 상태이고, 도 42의 (B)의 사시도는 말지 않은 상태이다.
도 42의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)은 각각 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501)의 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역들(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 이용하여 큰 화면을 가지는 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
도 42의 (A) 및 (B)에서는 인접한 표시 패널들(9501)의 표시 영역들(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고 예를 들어 인접한 표시 패널들(9501)의 표시 영역들(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에 기재된 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 가짐으로써 특징지어진다. 또한 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서, 본 발명의 일 형태의 반도체 장치에 사용할 수 있는 산화물 반도체막의 결정성에 대하여 평가하였다. 본 실시예에서는 샘플 A1 및 샘플 A2를 제작하였다.
[샘플 A1]
샘플 A1에서는 유리 기판 위에 두께 100nm의 산화물 반도체막을 제공하였다. 샘플 A1의 산화물 반도체막은, 기판 온도를 실온으로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가한 조건에서 형성하였다. 가스 유량비는 산소 유량비로 나타내어지는 경우가 있고, 이것은 전체 가스 유량비에 대한 산소 유량비를 가리킨다. 샘플 A1의 제작 조건의 산소 유량비는 10%로 하였다.
[샘플 A2]
샘플 A2에서는 유리 기판 위에 두께 100nm의 산화물 반도체막을 제공하였다. 샘플 A2의 산화물 반도체막은, 기판 온도를 실온으로 하고, 유량 200sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가한 조건에서 형성하였다. 샘플 A2의 제작 조건의 산소 유량비는 100%로 하였다.
상술한 바와 같이, 샘플 A1 및 샘플 A2는 산화물 반도체막 형성 시의 산소 유량비가 서로 상이하다. 또한 샘플 A1 및 샘플 A2에 사용한 유리 기판은 각각 크기 600mm×720mm 및 두께 0.7mm의 대형 유리 기판으로 하였다.
[XRD 측정]
그 후, 제작된 샘플 A1 및 샘플 A2에 형성된 산화물 반도체막의 결정성을 XRD 측정에 의하여 평가하였다.
샘플 A1의 XRD 측정 결과를 도 43의 (A)에 나타내었고, 샘플 A2의 XRD 측정 결과를 도 43의 (B)에 나타내었다. XRD 측정은 각 샘플의 유리 기판 내의 3개의 점에서 수행하였다.
XRD 측정에는, out-of-plane법의 한 종류인 분말법(θ-2θ법이라고도 함)을 사용하였다. θ-2θ법에서, X선 회절 강도는, X선의 입사각을 변화시키고 X선원에 대향하는 검출기의 각도를 입사각과 같게 하면서 측정한다. 도 43의 (A) 및 (B)에서, 세로축은 임의 단위의 회절 강도를 나타내고 가로축은 각도 2θ를 나타낸다. 또한 도 43의 (A) 및 (B)에서, 각 그래프에서 3개의 XRD 프로파일을 함께 나타내었다.
도 43의 (A)에 나타낸 바와 같이, 샘플 A1로부터는, 2θ=31° 부근에서 회절 강도 피크가 명확히 관찰되지 않거나, 2θ=31° 부근에서 매우 낮은 회절 강도 피크가 관찰되거나, 또는 2θ=31° 부근에서 회절 강도 피크가 관찰되지 않는다. 한편, 도 43의 (B)에서 볼 수 있듯이, 샘플 A2로부터는, 2θ=31° 부근에서 회절 강도 피크가 명확히 관찰된다.
회절 강도 피크가 관찰된 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모듈의 (009)면의 회절각과 일치한다. 따라서, 샘플 A2의 측정 결과에서 상술한 피크가 관찰되기 때문에, 이것은 두께 방향으로 c축이 배향되는 결정부를 샘플 A2가 포함한다는 것을 나타낸다. 한편, 샘플 A1이 c축 배향을 가지는 결정부를 포함하는지 여부는 XRD 측정에 의하여 판단하기 어렵다.
이들 결과는 산화물 반도체막 형성 시에 산소 유량비를 변화시킴으로써 산화물 반도체막의 결정성을 변화시킬 수 있다는 것을 나타낸다. 이것은 산화물 반도체막 형성 시의 산소 유량비가 높을수록 산화물 반도체막의 결정성이 높아진다는 것을 시사한다.
또한 본 실시예에서 설명한 구조는 다른 실시예 또는 상술한 실시형태들 중 임의의 것과 적절히 조합할 수 있다.
[실시예 2]
본 실시예에서는, 상술한 실시형태들에서 설명한 방법 중 어느 방법에 의하여 형성된 In-Ga-Zn 산화물막(이하, IGZO막이라고 함)의 원소 분석 및 결정성 평가의 결과에 대하여 설명한다.
본 실시예의 샘플 B1의 IGZO막은, In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 목적의 두께를 100nm로 설정하여 유리 기판 위에 형성하였다. IGZO막은, 180sccm의 아르곤 가스 및 20sccm의 산소 가스를 포함하는 분위기에서 압력을 0.6Pa로 제어하고, 기판 온도를 실온으로 하고, 2.5kW의 교류 전력을 인가하여 형성하였다.
샘플 B1의 IGZO막의 단면에, 에너지 분산형 X선 분광법(EDX)을 사용한 측정을 수행하였다. EDX 측정은, JEOL Ltd.가 제조한 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여, 가속 전압을 200kV로 하고 직경 약 0.1nmφ의 전자빔으로 조사한 조건에서 수행하였다. 원소 분석 장치로서 에너지 분산형 X선 분석 장치 JED-2300T를 사용하였다. 샘플 B1로부터 방출된 X선을 검출하기 위하여 Si 드리프트 검출기(Si drift detector)를 사용하였다.
EDX 측정에서는, 샘플 B1의 분석 대상 영역의 어느 점에 전자빔을 조사하고, 이 조사에 의하여 발생하는 샘플의 특성 X선의 에너지 및 그 빈도를 측정하는 식으로, 상기 점의 EDX 스펙트럼을 얻는다. 본 실시예에서, 상기 점의 EDX 스펙트럼의 피크는 In 원자, Ga 원자, Zn 원자, 및 O 원자의 전자 전이(electron transition)에 기인하고, 상기 점에서의 원자들의 비율을 산출하였다. 샘플 B1의 분석 대상 영역에 이 처리를 수행하여, 원자들의 비율의 분포를 가리키는 EDX 매핑 이미지를 얻을 수 있다.
도 44는 샘플 B1의 IGZO막의 단면에서의 In 원자의 EDX 매핑 이미지를 나타낸 것이다. 도 44의 EDX 매핑 이미지는 IGZO막의 여러 점에서의 In 원자의 비율[atomic%]을 나타낸다. 도 44의 비교적 어두운 영역에서의 In 원자의 비율은 낮고, 가장 낮은 비율은 10.85atomic%이다. 도 44의 비교적 밝은 영역에서의 In 원자의 비율은 높고, 가장 높은 비율은 25.21atomic%이다.
도 44의 EDX 매핑 이미지에서는 밝음과 어두움의 분포가 보이고, 이것은 IGZO막의 단면에서 In 원자의 편석이 있다는 것을 가리킨다. 여기서, EDX 매핑 이미지에서의 비교적 밝은 영역의 대부분이 대략 원형 또는 타원형을 가진다. 또한 대략 원형 또는 타원형을 가지는 복수의 영역이 연결되어 형성된 영역이 관찰된다. 바꿔 말하면, 대략 원형 또는 타원형을 가지는 영역은 그물 형태로 형성된다. 상술한 바와 같이, 비교적 밝은 영역은 In이 높은 농도로 존재하는 영역이고, 상술한 실시형태에서 설명한 영역 A에 대응한다. 또한 각 영역 A는 분석 대상 영역을 횡단 또는 종단할 만큼 크지 않고, 섬 형태로 형성되고, 비교적 어두운 영역(상술한 실시형태에서 설명한 영역 B에 대응함)으로 둘러싸인다. 영역 A와 영역 B 사이에는 중간의 색조를 가지는 영역도 형성되고, 영역 A와 영역 B 사이의 경계가 명확하지 않은 부분이 있다. 대략 원형 또는 타원형을 가지는 영역 A의 대부분은 0.1nm 내지 5nm의 범위 정도의 크기를 가진다.
상술한 바와 같이, 샘플 B1의 IGZO막은 In-rich의 영역 A 및 In-poor의 영역 B가 형성된 복합 산화물 반도체이다. 영역 A는 트랜지스터의 온 상태 전류 및 전계 효과 이동도에 기여하고, 영역 B는 트랜지스터의 스위칭 특성에 기여한다. 따라서, 복합 산화물 반도체를 사용함으로써, 전기 특성이 양호한 트랜지스터를 제작할 수 있다.
또한 영역 A는 섬 형태로 형성되고 영역 B에 의하여 둘러싸이기 때문에, 영역 A를 통하여 트랜지스터의 소스와 드레인이 서로 접속되는 것으로 인한 오프 상태 전류의 증가를 억제할 수 있다.
샘플 B1의 IGZO막과 달리, 샘플 C1의 IGZO막은, 140sccm의 아르곤 가스 및 60sccm의 산소 가스를 포함하는 분위기에서 기판 온도를 170℃로 하여 형성하였다. 또한 샘플 C1의 IGZO막 형성을 위한 다른 조건은 샘플 B1의 IGZO막과 같다.
샘플 B1 및 샘플 C1의 단면의 BF-STEM(bright-field scanning transmission electron microscopy) 이미지를 배율 2000000배로 촬영하였다. 도 45의 (A)는 샘플 B1의 BF-STEM 이미지를 나타낸 것이고, 도 45의 (B)는 샘플 C1의 BF-STEM 이미지를 나타낸 것이다.
도 45의 (A)에 나타낸 바와 같이, 샘플 B1의 IGZO막에서는 면적이 작지만 층상의 결정부가 형성되고 c축 배향을 가지는 결정부도 관찰된다. 한편, 도 45의 (B)에 나타낸 샘플 C1의 IGZO막에서, 샘플 B1의 IGZO막보다 큰 면적으로 층상의 결정부가 형성된다. 따라서, In 원자의 편석이 보인 샘플 B1의 IGZO막에서도 이러한 층상의 결정부가 관찰된다. 이것은 IGZO막 형성 시의 산소 유량비를 증가시키고 기판 온도를 증가시킴으로써 IGZO막의 결정성이 향상될 가능성이 시사한다.
상이한 산소 유량 및 상이한 기판 온도에서 IGZO막을 형성하여 더 많은 샘플을 제작하고, 결정성 평가를 실시하였다. 이들 샘플의 IGZO막을, 산소 유량비를 10%(20sccm의 산소 가스 및 180sccm의 아르곤 가스), 30%(60sccm의 산소 가스 및 140sccm의 아르곤 가스), 50%(100sccm의 산소 가스 및 100sccm의 아르곤 가스), 70%(140sccm의 산소 가스 및 60sccm의 아르곤 가스), 또는 100%(200sccm의 산소 가스), 그리고 기판 온도를 실온, 130℃, 또는 170℃로 하여 각각 형성하였다. 또한 각 샘플의 IGZO막 형성을 위한 다른 조건은 샘플 B1의 IGZO막과 같다.
각 샘플의 IGZO막의 결정성을 XRD 측정에 의하여 평가하였다. XRD 측정은 out-of-plane법의 한 종류인 분말법(θ-2θ법이라고도 함)을 사용하여 수행하였다. θ-2θ법에서, X선 회절 강도는, X선의 입사각을 변화시키고 X선원에 대향하는 검출기의 각도를 입사각과 같게 하면서 측정한다.
도 46의 (A)는 샘플의 XRD 측정 결과를 나타낸 것이다. 도 46의 (B)에 나타낸 바와 같이, 측정은 각 샘플의 유리 기판 내의 3개의 점에서 수행하였다.
도 46의 (A)에서, 세로축은 임의 단위의 회절 강도를 나타내고, 가로축은 각도 2θ를 나타낸다. 또한 도 46의 (A)에서, 도 46의 (B)의 3개의 점에 대응하는 3개의 XRD 프로파일을 각 그래프에 함께 나타내었다.
도 46의 (A)에 나타낸 바와 같이, 샘플 B1의 IGZO막과 같은 조건에서 형성된 IGZO막으로부터는, 2θ=31° 부근에서 회절 강도 피크가 명확히 관찰되지 않거나, 2θ=31° 부근에서 매우 낮은 회절 강도 피크가 관찰되거나, 또는 2θ=31° 부근에서 회절 강도 피크가 관찰되지 않는다. 한편, 샘플 C1의 IGZO막과 같은 조건에서 형성된 IGZO막으로부터는, 2θ=31° 부근에서 회절 강도 피크가 명확히 관찰된다.
또한 회절 강도 피크가 관찰된 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모델의 (009)면의 회절각과 일치한다. 따라서, 샘플 C1의 IGZO막과 같은 조건에서 형성된 IGZO막에서 관찰된 상술한 피크로부터, 막이 c축 배향을 가지는 결정부를 포함한다는 것이 확인된다.
한편, 샘플 B1의 IGZO막과 같은 조건에서 형성된 IGZO막이 c축 배향을 가지는 결정부를 포함하는지 여부는 XRD 측정에 의하여 판단하기 어렵다. 그러나, 도 45의 (A)에 나타낸 BF-STEM 이미지 등을 촬영함으로써, 미소한 영역에서 c축 배향을 가지는 결정부를 관찰할 수 있다.
도 46의 (A)에 나타낸 바와 같이, IGZO막 형성 시의 산소 유량비 또는 기판 온도가 높을수록, XRD 프로파일의 피크가 날카로워진다. 이것은 IGZO막의 형성 시의 산소 유량비 또는 기판 온도가 높을수록 결정성이 높은 IGZO막을 형성할 수 있다는 것을 시사한다.
또한 본 실시예에서 설명한 구조는 다른 실시예 또는 상술한 실시형태들 중 임의의 것과 적절히 조합할 수 있다.
100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 108: 산화물 반도체막, 108_1: 산화물 반도체막, 108_1_0: 산화물 반도체막, 108_2: 산화물 반도체막, 108_2_0: 산화물 반도체막, 108_3: 산화물 반도체막, 108_3_0: 산화물 반도체막, 112: 도전막, 112a: 도전막, 112a_1: 도전막, 112a_2: 도전막, 112a_3: 도전막, 112b: 도전막, 112b_1: 도전막, 112b_2: 도전막, 112b_3: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 도전막, 120a: 도전막, 120b: 도전막, 141a: 개구, 141b: 개구, 142a: 개구, 142b: 개구, 191: 타깃, 192: 플라스마, 193: 타깃, 194: 플라스마, 501: 화소 회로, 502: 화소부, 504: 드라이버 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 700: 표시 장치, 701: 제 1 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 제 2 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 리드 배선부, 712: 실란트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전막, 773: 절연막, 774: 도전막, 775: 액정 소자, 776: 액정층, 777: 도전막, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 786: EL층, 788: 도전막, 790: 용량 소자, 791: 터치 패널, 792: 절연막, 793: 전극, 794: 전극, 795: 절연막, 796: 전극, 797: 절연막, 2500a: 타깃, 2500b: 타깃, 2501: 퇴적 체임버, 2510a: 백킹 플레이트, 2510b: 백킹 플레이트, 2520: 타깃 홀더, 2520a: 타깃 홀더, 2520b: 타깃 홀더, 2530a: 마그넷 유닛, 2530b: 마그넷 유닛, 2530N1: 마그넷, 2530N2: 마그넷, 2530S: 마그넷, 2532: 마그넷 홀더, 2542: 부재, 2560: 기판, 2570: 기판 홀더, 2580a: 자기력선, 2580b: 자기력선, 7000: 표시 모듈, 7001: 상부 커버, 7002: 하부 커버, 7003: FPC, 7004: 터치 패널, 7005: FPC, 7006: 표시 패널, 7007: 백라이트, 7008: 광원, 7009: 프레임, 7010: 인쇄 회로 기판, 7011: 배터리, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 힌지, 9512: 베어링.
본 출원은 2016년 3월 4일에 일본 특허청에 출원된 일련 번호 2016-041739의 일본 특허 출원에 기초하고, 본 출원은 2016년 3월 11일에 일본 특허청에 출원된 일련 번호 2016-048706의 일본 특허 출원에 기초하고, 본 출원은 2016년 6월 24일에 일본 특허청에 출원된 일련 번호 2016-125377의 일본 특허 출원에 기초하고, 본 출원은 2016년 6월 24일에 일본 특허청에 출원된 일련 번호 2016-125381의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (14)

  1. 반도체 장치로서,
    게이트 전극;
    상기 게이트 전극 위의 절연막;
    상기 절연막 위의 산화물 반도체막; 및
    상기 산화물 반도체막 위의 한 쌍의 전극을 포함하고,
    상기 산화물 반도체막은 제 1 산화물 반도체막, 상기 제 1 산화물 반도체막 위의 제 2 산화물 반도체막, 및 상기 제 2 산화물 반도체막 위의 제 3 산화물 반도체막을 포함하고,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 같은 원소를 포함하고,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 결정성이 낮은 영역을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 각각 독립적으로 In, M, 및 Zn을 포함하고,
    상기 M은 Al, Ga, Y, 또는 Sn을 나타내는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비는 In:M:Zn=4:2:3 또는 In:M:Zn=4:2:3 근방이고,
    상기 In의 비율이 4일 때, 상기 M의 비율은 1.5 이상 2.5 이하이고 상기 Zn의 비율은 2 이상 4 이하인, 반도체 장치.
  4. 제 2 항에 있어서,
    상기 In 대 상기 M 대 상기 Zn의 원자수비는 In:M:Zn=5:1:6 또는 In:M:Zn=5:1:6 근방이고,
    상기 In의 비율이 5일 때, 상기 M의 비율은 0.5 이상 1.5 이하이고 상기 Zn의 비율은 5 이상 7 이하인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 복합 산화물 반도체이고,
    상기 제 2 산화물 반도체막은 In a M b Zn c O d 를 포함하는 제 1 영역 및 In x Zn y O z 를 포함하는 제 2 영역을 포함하고,
    상기 M은 Al, Ga, Y, 또는 Sn을 나타내고,
    상기 a, b, c, d, x, y, 및 z 각각은 임의의 수를 나타내는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 두꺼운 영역을 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽은 결정부를 포함하고,
    상기 결정부는 c축 배향을 가지는, 반도체 장치.
  8. 제 1 항에 따른 반도체 장치를 포함하는 표시 장치로서,
    상기 표시 장치는 표시 소자를 포함하는, 표시 장치.
  9. 제 8 항에 따른 표시 장치를 포함하는 표시 모듈로서,
    상기 표시 모듈은 터치 센서를 포함하는, 표시 모듈.
  10. 제 1 항에 따른 반도체 장치를 포함하는 전자 기기로서,
    상기 전자 기기는 조작 키 및 배터리 중 적어도 하나를 포함하는, 전자 기기.
  11. 제 8 항에 따른 표시 장치를 포함하는 전자 기기로서,
    상기 전자 기기는 조작 키 및 배터리 중 적어도 하나를 포함하는, 전자 기기.
  12. 제 9 항에 따른 표시 모듈을 포함하는 전자 기기로서,
    상기 전자 기기는 조작 키 및 배터리 중 적어도 하나를 포함하는, 전자 기기.
  13. 반도체 장치의 제작 방법으로서,
    게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 절연막을 형성하는 단계;
    상기 절연막 위에 산화물 반도체막을 형성하는 단계; 및
    상기 산화물 반도체막 위에 한 쌍의 전극을 형성하는 단계를 포함하고,
    상기 산화물 반도체막을 형성하는 단계는, 제 1 산화물 반도체막을 형성하는 단계, 상기 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 및 상기 제 2 산화물 반도체막 위에 제 3 산화물 반도체막을 형성하는 단계를 포함하고,
    상기 제 1 산화물 반도체막, 상기 제 2 산화물 반도체막, 및 상기 제 3 산화물 반도체막은 진공에서 스퍼터링 장치를 사용하여 연속적으로 형성되는, 반도체 장치의 제작 방법.
  14. 제 13 항에 있어서,
    상기 제 2 산화물 반도체막은 상기 제 1 산화물 반도체막 및 상기 제 3 산화물 반도체막 중 한쪽 또는 양쪽보다 낮은 산소 분압하에서 형성되는, 반도체 장치의 제작 방법.
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