TWI580189B - 位準位移電路及半導體積體電路 - Google Patents

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Description

位準位移電路及半導體積體電路
本發明係關於一種使用電晶體的位準移位電路。此外，本發明係關於其驅動方法。
近年來，為了電子裝置進一步高性能化，對具有多個功能的電路諸如CPU(Central Processing Unit：中央處理器)及記憶體安裝在一個晶片中的LSI等半導體積體電路進行研究開發。上述積體電路的電源電壓被要求低電壓化以實現低耗電量化。當在電源電壓不同的具有多個功能的電路間傳達信號時，需要進行信號的位準轉換。
作為位準轉換的一個方法，在專利文獻1中公開了位準移位電路，其中將N通道MOS電晶體的閘極及汲極都連接到電源電壓VDD，將源極連接到CMOS反相器電路的電源電路端子。在專利文獻1所記載的位準移位電路中，藉由將相當於N通道MOS電晶體的背閘極的P阱連接到GND，控制臨界電壓，來輸出位準移位電路的輸出脈衝的“H”位準比電源電壓VDD低的波形，其差大概等於MOS電晶體的臨界電壓的值。
[專利文獻1]日本專利申請公開第2001-77684號公報
但是，控制連接到反相器的電晶體的臨界電壓來轉換位準的方式不容易高精度地控制輸出端子的電壓。這是因為因各個電晶體的臨界電壓的偏差而輸出端子的電壓變動 的緣故。
此外，當藉由使用多個上述位準移位電路在電源電壓不同的具有多個功能的電路間傳達信號時，為了多個位準移位電路的每一個輸出不同電壓，需要分別控制連接到反相器的電晶體的臨界電壓。
在這一點上，在專利文獻1所記載的位準移位電路中，為了變動電晶體的臨界電壓需要變動基板電壓。由於當變動基板電壓時其他電路的電晶體的臨界電壓也變動，所以難以分別控制多個電晶體的臨界電壓。此外，由於為了分別控制多個電晶體的臨界電壓需要另行設置電路，所以電路規模增大。
此外，當使用矽晶片製造多個位準移位電路時，為了分別變動連接到反相器的電晶體的臨界電壓，需要分別變動電晶體的L長度或通道摻雜量，電路的設計變得複雜。
鑒於上述問題，本發明的一個方式的目的之一是提供一種小型化了的位準移位電路。此外，本發明的一個方式的目的之一是提供一種能夠從多個輸出端子輸出具有不同振幅的輸出信號的位準移位電路。另外，本發明的一個方式的目的之一是提供一種藉由使用上述位準移位電路來進一步小型化、低耗電量化的半導體積體電路。
本發明的一個方式是一種位準移位電路，包括：被施加第一電源電位的第一輸入端子；被施加第二電源電位的 第二輸入端子；被施加第三電源電位的第三輸入端子；被施加第一輸入信號的第四輸入端子；輸出信號的第一輸出端子；n型的第一電晶體；以及包括p型的第二電晶體及n型的第三電晶體的反相器電路。
n型的第一電晶體在氧化物半導體膜中形成通道形成區並包括夾著氧化物半導體膜設置的一對閘極電極。較佳的是一對閘極電極的一個隔著第一閘極絕緣膜與氧化物半導體膜重疊，而一對閘極電極的另一個隔著第二閘極絕緣膜與氧化物半導體膜重疊。在此，一對閘極電極的一個為第一電晶體的第一閘極電極。此外，一對閘極電極的另一個為第一電晶體的第二閘極電極(也稱為背閘極)。另外，第一電晶體的臨界電壓由第二閘極電極的電位的位準，更具體地，由源極電極與第二閘極電極之間的電位差控制。第一電晶體的臨界電壓的變化量△Vth可以由施加到第二閘極電極的第二電源電位控制。
另外，在本說明書等中，電晶體的臨界電壓的變化量是指對電晶體的第二閘極電極施加電位之前與之後的臨界值的變化量。
此外，p型的第二電晶體及n型的第三電晶體在矽等的半導體膜中形成通道形成區。該半導體膜可以使用矽、碳化矽等的單晶半導體膜、多晶半導體膜以及矽鍺、鎵砷、磷化銦等的化合物半導體膜形成。
第二電晶體的閘極電極及第三電晶體的閘極電極與第四輸入端子連接，第二電晶體的汲極電極及第三電晶體的 源極電極與第一輸出端子連接。此外，第三電晶體的汲極電極與第三輸入端子連接。
第一電晶體的源極電極及第一閘極電極與第一輸入端子連接，第二閘極電極與第二輸入端子連接，汲極電極與第二電晶體的源極電極連接。
因此，根據本發明的一個方式的位準移位電路當輸入信號從低位準變為高位準時從反相器電路的第一輸出端子輸出第三電源電位。此外，當輸入信號從高位準變為低位準時，從反相器電路的第一輸出端子輸出第一電源電位減第一電晶體的臨界電壓的變化量而獲得的電位。第一電晶體的臨界電壓可以由施加到第二閘極電極的第二電源電位控制。
藉由使用氧化物半導體膜的第一電晶體的臨界電壓由施加到第二閘極電極的電位來變動，可以容易地控制從反相器電路輸出的電位。
另外，即使使用多個上述結構的位準移位電路，也可以使各個位準移位電路所具有的使用氧化物半導體膜的電晶體的臨界電壓變動。由此，可以從各個位準移位電路輸出不同的電位(或信號)。
本發明的一個方式是一種位準移位電路，包括：被施加第一電源電位的第一輸入端子；被施加第二電源電位的第二輸入端子；被施加第三電源電位的第三輸入端子；被施加第一輸入信號的第四輸入端子；輸出第一輸出信號的第一輸出端子；源極電極及第一閘極電極被施加第一電源 電位並第二閘極電極被施加第二電源電位的第一電晶體；以及被施加第一輸入信號，作為電源電壓被供應第一電源電位減第一電晶體的臨界電壓的變化量而獲得的電位或第三電位，輸出第一輸出信號的反相器電路，其中，第一電晶體在氧化物半導體膜中形成通道形成區。
本發明的一個方式是一種位準移位電路，包括：被施加第一電源電位的第一輸入端子；被施加第二電源電位的第二輸入端子；被施加第三電源電位的第三輸入端子；被施加第一輸入信號的第四輸入端子；輸出第一輸出信號的第一輸出端子；輸出第二輸出信號的第二輸出端子；源極電極及第一閘極電極被施加第一電源電位並第二閘極電極被施加第二電源電位的第一電晶體；被施加第一輸入信號，作為電源電壓被供應第一電源電位減第一電晶體的臨界電壓的變化量而獲得的電位或第三電位，輸出第一輸出信號的第一反相器電路；以及被輸入從第一反相器電路輸出的第一輸出信號，作為電源電壓被供應第一電源電位減第一電晶體的臨界電壓的變化量而獲得的電位或第三電源電位，輸出第二輸出信號的第二反相器電路，其中，第一電晶體在氧化物半導體膜中形成通道形成區。
本發明的一個方式是一種位準移位電路，包括：被施加第一電源電位的第一輸入端子；被施加第二電源電位的第二輸入端子；被施加第三電源電位的第三輸入端子；被施加第四電源電位的第四輸入端子；被施加第一輸入信號的第五輸入端子；輸出第一輸出信號的第一輸出端子；輸 出第二輸出信號的第二輸出端子；源極電極及第一閘極電極被施加第一電源電位並第二閘極電極被施加第二電源電位的第一電晶體；源極電極被供應第三電源電位並第二閘極電極被施加第四電源電位的第二電晶體；被施加第一輸入信號，作為電源電壓被供應第一電源電位減第一電晶體的臨界電壓的變化量而獲得的電位或第三電源電位加第二電晶體的臨界電壓的變化量而獲得的電位，輸出第一輸出信號的第一反相器電路；以及被輸入從第一反相器電路輸出的第一輸出信號，作為電源電壓被供應第一電源電位減第一電晶體的臨界電壓的變化量而獲得的電位或第三電源電位加第二電晶體的臨界電壓的變化量而獲得的電位，輸出第二輸出信號的第二反相器電路，其中，第一電晶體及第二電晶體在氧化物半導體膜中形成通道形成區。
在上述各結構中，第二反相器電路包括p型的第三電晶體及n型的第四電晶體，並且第三電晶體及第四電晶體在矽膜中形成通道形成區。
在上述各結構中，第一反相器電路包括p型的第五電晶體及n型的第六電晶體，並且第五電晶體及第六電晶體在矽膜中形成通道形成區。
藉由使用上述各結構中的任一個的位準移位電路以及具備多個包括第七電晶體及電容元件的記憶單元的記憶單元陣列，可以構成半導體積體電路。第七電晶體與第一電晶體及第二電晶體同樣地在氧化物半導體膜中形成通道形成區。
本發明的一個方式可以提供一種小型化了的位準移位電路。此外，本發明的一個方式可以提供一種能夠從多個輸出端子輸出具有不同振幅的輸出信號的位準移位電路。另外，本發明的一個方式可以提供一種藉由使用上述位準移位電路來進一步小型化、低耗電量化的半導體積體電路。
參照圖式對本發明的實施方式的一個例子進行詳細說明。注意，在以下說明的結構中，在不同的圖式之間共同使用同一元件符號來表示同一部分或具有同一功能的部分，而省略其重複說明。
注意，為了便於理解，在圖式等中表示的各結構的位置、大小及範圍等有時不表示實際上的位置、大小及範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小及範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
另外，在本說明書等中，有時“電壓”及“電位”是同義的。
此外，在採用極性不同的電晶體的情況或在電路工作中電流方向發生變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本說明書等中，可以互相調 換使用“源極”和“汲極”。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
實施方式1
在本實施方式中，參照圖1A至圖5說明根據本發明的一個方式的位準移位電路。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
〈位準移位電路結構1〉
圖1A是示出根據本發明的一個方式的位準移位電路的結構例的圖。圖1A所示的位準移位電路包括被施加第一電源電位V1的第一輸入端子、被施加第二電源電位V2的第二輸入端子、被施加第三電源電位V3的第三輸入端子、被施加輸入信號IN的第四輸入端子、輸出第一輸出信號OUT1的第一輸出端子、n型電晶體101、反相器電路102。此外，反相器電路102包括p型電晶體103、n型電晶體104。
n型電晶體101在氧化物半導體膜中形成通道形成區並包括夾著氧化物半導體膜設置的一對閘極電極。較佳的是一對閘極電極的一個隔著第一閘極絕緣膜與氧化物半導體膜重疊，而一對閘極電極的另一個隔著第二閘極絕緣膜與 氧化物半導體膜重疊。在此，一對閘極電極的一個為電晶體101的第一閘極電極。此外，一對閘極電極的另一個為電晶體101的第二閘極電極(也稱為背閘極)。另外，電晶體101的臨界電壓由第二閘極電極的電位的位準，更具體地，由源極電極與第二閘極電極之間的電位差控制。電晶體101的臨界電壓的變化量△Vth101可以由施加到第二閘極電極的第二電源電位V2控制。
此外，p型電晶體103及n型電晶體104在矽等的半導體膜中形成通道形成區。該半導體膜可以使用矽、碳化矽等的單晶半導體膜、多晶半導體膜以及矽鍺、鎵砷、磷化銦等的化合物半導體膜形成。
電晶體103的閘極電極及電晶體104的閘極電極與第四輸入端子連接，電晶體103的汲極電極及電晶體104的源極電極與第一輸出端子連接。此外，電晶體104的汲極電極與第三輸入端子連接。
電晶體101的源極電極及第一閘極電極與第一輸入端子連接，第二閘極電極與第二輸入端子連接，汲極電極與電晶體103的源極電極連接。
此外，電晶體101由於可以使用氧化物半導體膜形成，所以可以層疊在電晶體103及電晶體104上形成。由此，由於可以使構成位準移位電路的電晶體的一部分為疊層結構，所以可以縮小位準移位電路面積。此外，本實施方式所示的使用氧化物半導體膜的電晶體可以層疊在使用矽等的半導體膜的電晶體上。
接著，說明圖1A所示的位準移位電路的工作。另外，第一電源電位V1為VDD，第二電源電位V2為VSS，第三電源電位V3為GND(接地電位)，輸入信號IN的低位準信號為GND，高位準信號為VDD，電晶體101的臨界電壓的變化量為△Vth101來說明。
在圖1A所示的位準移位電路中，當輸入信號IN從低位準變為高位準時，從反相器電路102的第一輸出端子輸出低位準的第一輸出信號OUT1(第三電源電位V3)。
此外，當輸入信號IN從高位準變為低位準時，從反相器電路102的第一輸出端子輸出高位準的第一輸出信號OUT1(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。
像這樣，藉由使電晶體101的臨界電壓由施加到第二閘極電極的電位來變動，可以容易地控制輸入信號IN為低位準時的輸出信號OUT1。
圖1B所示的位準移位電路是如下結構，即在圖1A所示的位準移位電路中電晶體101的第一閘極電極與被施加第四電源電位V4的第五輸入端子連接。另外，第四電源電位V4例如為VDD。
在圖1A所示的位準移位電路中，由於電晶體101的第一閘極電極與第一輸入端子連接，所以由第一電源電位V1控制。針對於此，在圖1B所示的位準移位電路中，電晶體101的第一閘極電極由第四電源電位控制。藉由分別控制電晶體101的第一閘極電極及第二閘極電極，可以容易控 制輸入信號IN為低位準時的輸出信號OUT1。另外，在圖1B所示的位準移位電路中，藉由對電晶體101的第一閘極電極施加高位準電位(例如，VDD)或低位準(例如，GND)，可以控制電晶體101的截止或導通。此外，由於電晶體101由使用氧化物半導體膜的電晶體構成，所以可以使電晶體101的截止狀態電流(off-state current)極小。因此，當輸入信號IN為高位準時，藉由使電晶體101處於截止狀態，可以減少位準移位電路中的功耗。
圖1C所示的位準移位電路除了圖1A所示的位準移位電路的結構以外還包括被施加第六電源電位V6的第七輸入端子及n型電晶體109。
n型電晶體109與n型電晶體101同樣地在氧化物半導體膜中形成通道形成區並包括夾著氧化物半導體膜設置的一對閘極電極。在此，一對閘極電極的一個為電晶體109的第一閘極電極。此外，一對閘極電極的另一個為電晶體109的第二閘極電極(也稱為背閘極)。另外，電晶體109的臨界電壓由第二閘極電極的電位的位準，更具體地，由源極電極與第二閘極電極之間的電位差控制。
電晶體109的源極電極與電晶體104的汲極電極連接，第二閘極電極與第七輸入端子連接，汲極電極與第三輸入端子連接。
接著，說明圖1C所示的位準移位電路的工作。另外，第一電源電位V1為VDD，第二電源電位V2為VSS，第三電源電位V3為GND(接地電位)，第六電源電位V6為VDD， 輸入信號IN的低位準信號為GND，高位準信號為VDD，電晶體101的臨界電壓的變化量為△Vth101，電晶體109的臨界電壓的變化量為△Vth109來說明。
在圖1C所示的位準移位電路中，當輸入信號IN從低位準變為高位準時，從反相器電路102的第一輸出端子輸出低位準的第一輸出信號OUT1(第三電源電位V3加電晶體109的臨界電壓的變化量△Vth109而獲得的電位)。
此外，當輸入信號IN從高位準變為低位準時，從反相器電路102的第一輸出端子輸出高位準的第一輸出信號OUT1(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。
像這樣，在圖1C所示的位準移位電路中，藉由使電晶體101的臨界電壓由施加到第二閘極電極的電位來變動，使電晶體109的臨界電壓由施加到第二閘極電極的電位來變動，可以輸出比圖1A和圖1B所示的位準移位電路的輸出信號OUT1小的振幅的輸出信號(輸入信號IN為高位準時的電位較高)。
〈位準移位電路結構2〉
圖2是示出根據本發明的一個方式的位準移位電路的其他結構例的圖。圖2所示的位準移位電路除了圖1A所示的位準移位電路的結構以外還包括被施加第五電源電位V5的第六輸入端子、輸出第二輸出信號OUT2的第二輸出端子、n型電晶體105、反相器電路106。此外，反相器電路 106包括p型電晶體107、n型電晶體108。
n型電晶體105與n型電晶體101同樣地在氧化物半導體膜中形成通道形成區並包括夾著氧化物半導體膜設置的一對閘極電極。在此，一對閘極電極的一個為電晶體105的第一閘極電極。此外，一對閘極電極的另一個為電晶體105的第二閘極電極(也稱為背閘極)。另外，電晶體105的臨界電壓由第二閘極電極的電位的位準，更具體地，由源極電極與第二閘極電極之間的電位差控制。電晶體105的臨界電壓的變化量△Vth105可以由施加到第二閘極電極的第五電源電位V5控制。
此外，p型電晶體107及n型電晶體108在矽等的半導體膜中形成通道形成區。電晶體107的閘極電極及電晶體108的閘極電極與第一輸入端子連接，電晶體107的汲極電極及電晶體108的源極電極與第二輸出端子連接。此外，電晶體108的汲極電極與第三輸入端子連接。
電晶體105的源極電極與連接於電晶體101的汲極電極及電晶體103的源極電極的結點N1連接，第二閘極電極與第六輸入端子連接，汲極電極與電晶體107的源極電極連接。
接著，說明圖2所示的位準移位電路的工作。另外，第一電源電位V1為VDD，第二電源電位V2為VSS，第三電源電位V3為GND(接地電位)，第五電源電位V5為VDD，輸入信號IN的低位準信號為GND，高位準信號為VDD，電晶體101的臨界電壓的變化量為△Vth101，電晶體105的臨界 電壓的變化量為△Vth105來說明。
在圖2所示的位準移位電路中，當輸入信號IN從低位準變為高位準時，從反相器電路102的第一輸出端子輸出低位準的信號(第三電源電位V3)，從反相器電路106的第二輸出端子輸出低位準的信號(第三電源電位V3)。
另外，當輸入信號IN從高位準變為低位準時，從反相器電路102的第一輸出端子輸出高位準的第一輸出信號OUT1(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。此外，從反相器電路106的第二輸出端子輸出高位準的第二輸出信號OUT2(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位，該電位減電晶體105的臨界電壓的變化量△Vth105而獲得的電位)。
像這樣，藉由使電晶體101的臨界電壓由施加到第二閘極電極的第二電源電位V2來變動，使電晶體105的臨界電壓由第五電源電位V5變動，可以從第二輸出端子輸出具有與第一輸出端子不同的振幅的信號。另外，從第二輸出端子輸出的電位比第一輸出端子低。
藉由控制電晶體101的第一閘極電極及電晶體101的第二閘極電極的電位，可以容易控制輸入信號IN為低位準時的反相器電路102的第一輸出信號OUT1。再者，利用控制電晶體101的第一閘極電極及電晶體101的第二閘極電極來產生的結點N1的電位，藉由控制電晶體105的第一閘極電極及電晶體105的第二閘極電極的電位，可以容易控制輸 入信號IN為低位準時的反相器電路106的第二輸出信號OUT2。藉由利用電路結構2可以輸出不能從電路結構1輸出的電位作為反相器電路106的第二輸出信號OUT2。
在圖2所示的位準移位電路中說明從兩個輸出端子分別輸出不同的信號的情況，但是不侷限於此，也可以從三個以上的輸出端子分別輸出不同的信號。例如，當從三個輸出端子分別輸出不同的信號時，圖2所示的結點N2還與在氧化物半導體膜中形成通道形成區的電晶體的源極電極連接，汲極電極與反相器電路連接，即可。藉由控制施加到該電晶體的第二閘極電極的電源電位，可以作為從該反相器輸出的第三輸出信號輸出比第二輸出信號的振幅小(輸入信號IN為低位準時的電位低)的輸出信號。
〈位準移位電路結構3〉
圖3是示出根據本發明的一個方式的位準移位電路的其他結構例的圖。圖3所示的位準移位電路的連接關係與圖2所示的位準移位電路的連接關係不同。
在圖2所示的位準移位電路中電晶體105的源極電極與結點N1連接，針對於此，在圖3所示的位準移位電路中電晶體105的源極電極與第一輸入端子連接。
接著，說明圖3所示的位準移位電路的工作。另外，第一電源電位V1為VDD，第二電源電位V2為VSS，第三電源電位V3為GND(接地電位)，第五電源電位V5為VDD，輸入信號IN的低位準信號為GND，高位準信號為VDD，電 晶體101的臨界電壓的變化量為△Vth101，電晶體105的臨界電壓的變化量為△Vth105來說明。
在圖3所示的位準移位電路中，當輸入信號IN從低位準變為高位準時，從反相器電路102的第一輸出端子輸出低位準的信號(第三電源電位V3(例如，GND))，從反相器電路106的第二輸出端子輸出低位準的信號(第三電源電位V3(例如，GND))。
另外，當輸入信號IN從高位準變為低位準時，從反相器電路102的第一輸出端子輸出高位準的第一輸出信號OUT1(第一電源電位(例如，VDD)減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。此外，從反相器電路106的第二輸出端子輸出低位準的第二輸出信號OUT2(第一電源電位(例如，VDD)減電晶體105的臨界電壓的變化量△Vth105而獲得的電位)。
可以單獨控制反相器電路102的第一輸出端子及反相器電路106的第二輸出端子，這些電路共同使用輸入信號IN，在相同的邏輯工作下也可以輸出不同的電位。另外，電晶體101的臨界電壓的變化量△Vth101及電晶體105的臨界電壓的變化量△Vth105分別可以由第二電源電位V2及第五電源電位V5控制。由此，第二輸出信號OUT2既可以為比第一輸出信號OUT1的振幅大(輸入信號IN為低位準時的電位高)的輸出信號，又可以為比第一輸出信號OUT1的振幅小(輸入信號IN為低位準時的電位低)的輸出信號。
另外，在圖3所示的位準移位電路中說明從兩個輸出 端子分別輸出不同的信號的情況，但是不侷限於此，也可以從三個以上的輸出端子分別輸出不同的信號。例如，當從三個輸出端子分別輸出不同的信號時，圖3所示的第四輸入端子與反相器電路連接，反相器電路所具有的p型電晶體的源極電極與在氧化物半導體膜中形成通道形成區的電晶體的汲極電極連接，即可。藉由控制施加到該電晶體的第二閘極電極的電源電位，可以從該反相器電路的第三輸出端子輸出與第一輸出信號及第二輸出信號不同的輸出信號。當然，從各個輸出端子可以輸出各個振幅都一樣(當輸入信號IN為低位準時電位都一樣)的輸出信號。
〈位準移位電路結構4〉
圖4是示出根據本發明的一個方式的位準移位電路的其他結構例的圖。圖4所示的位準移位電路除了圖1A所示的位準移位電路的結構以外還包括輸出第二輸出信號OUT2的第二輸出端子及反相器電路106。此外，反相器電路106包括p型電晶體107、n型電晶體108。
p型電晶體107及n型電晶體108在矽等的半導體膜中形成通道形成區。電晶體107的閘極電極及電晶體108的閘極電極與第一輸出端子連接，電晶體107的汲極電極及電晶體108的源極電極與第二輸出端子連接。
接著，說明圖4所示的位準移位電路的工作。另外，第一電源電位V1為VDD，第二電源電位V2為VSS，第三電源電位V3為GND(接地電位)，輸入信號IN的低位準信號 為GND，高位準信號為VDD，電晶體101的臨界電壓的變化量為△Vth101來說明。
在圖4所示的位準移位電路中，當輸入信號IN從低位準變為高位準時，從反相器電路102的第一輸出端子輸出低位準的第一輸出信號OUT1(第三電源電位V3)。由此，由於電晶體107的閘極電極及電晶體108的閘極電極被施加第三電源電位V3，所以從反相器電路106的第二輸出端子輸出高位準的第二輸出信號OUT2(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。
另外，當輸入信號IN從高位準變為低位準時，從反相器電路102的第一輸出端子輸出高位準的第一輸出信號OUT1(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。由此，由於電晶體107的閘極電極及電晶體108的閘極電極被施加第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位，所以從反相器電路106的第二輸出端子輸出低位準的第二輸出信號OUT2(第三電源電位V3)。
藉由利用第一電源電位V1(例如，VDD)減電晶體101的臨界電壓的變化量△Vth101而獲得的電位，可以容易控制反相器電路106的第二輸出信號OUT2為高位準時的電位。
〈位準移位電路結構5〉
圖5是示出根據本發明的一個方式的位準移位電路的其他結構例的圖。圖5所示的位準移位電路除了圖4所示的位準移位電路的結構以外還包括被施加第六電源電位V6的第七輸入端子及n型電晶體109。
n型電晶體109與n型電晶體101同樣地在氧化物半導體膜中形成通道形成區並包括夾著氧化物半導體膜設置的一對閘極電極。在此，一對閘極電極的一個為電晶體109的第一閘極電極。此外，一對閘極電極的另一個為電晶體109的第二閘極電極(也稱為背閘極)。另外，電晶體109的臨界電壓由第二閘極電極的電位的位準，更具體地，由源極電極與第二閘極電極之間的電位差控制。
電晶體109的源極電極與電晶體104的汲極電極連接，第二閘極電極與第七輸入端子連接，汲極電極與第三輸入端子連接。
另外，電晶體107的源極電極與結點N1連接，電晶體108的汲極電極與連接於電晶體104的汲極電極及電晶體109的源極電極的結點N3連接。
接著，說明圖5所示的位準移位電路的工作。另外，第一電源電位V1為VDD，第二電源電位V2為VSS，第三電源電位V3為GND(接地電位)，第六電源電位V6為VDD，輸入信號IN的低位準信號為GND，高位準信號為VDD，電晶體101的臨界電壓的變化量為△Vth101，電晶體109的臨界電壓的變化量為△Vth109來說明。
在圖5所示的位準移位電路中，當輸入信號IN從高位 準變為低位準時，從反相器電路102的第一輸出端子輸出低位準的第一輸出信號OUT1(第三電源電位V3減電晶體109的臨界電壓的變化量△Vth109而獲得的電位)。由此，由於電晶體107的閘極電極及電晶體108的閘極電極被施加第三電源電位V3減電晶體109的臨界電壓的變化量△Vth109而獲得的電位，所以從反相器電路106的第二輸出端子輸出高位準的第二輸出信號OUT2(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。
此外，當輸入信號IN從高位準變為低位準時，從反相器電路102的第一輸出端子輸出高位準的第一輸出信號OUT1(第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位)。由此，由於電晶體107的閘極電極及電晶體108的閘極電極被施加第一電源電位V1減電晶體101的臨界電壓的變化量△Vth101而獲得的電位，所以從反相器電路106的第二輸出端子輸出低位準的第二輸出信號OUT2(第三電源電位V3加電晶體109的臨界電壓的變化量△Vth109而獲得的電位)。
藉由電晶體107的源極電極與結點N1連接，電晶體108的汲極電極與結點N3連接，可以在輸入信號IN為高位準時及低位準時容易控制從反相器電路106的第二輸出端子輸出的電位。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖6A至圖9B說明實施方式1所示的位準移位電路的製造方法的一個例子。首先，對形成在位準移位電路的下部的電晶體的製造方法進行說明，然後對形成在位準移位電路的上部的電晶體的製造方法進行說明。
在圖6A至圖9B示出製程的剖面圖中，A1-A2示出製造電晶體330的製程，而B1-B2示出電晶體340上製造電晶體410的製程。另外，本實施方式所示的電晶體410相當於實施方式1所示的電晶體101，本實施方式所示的電晶體330相當於實施方式1所示的電晶體103，本實施方式所示的電晶體340相當於實施方式1所示的電晶體104。
〈下部的電晶體的製造方法〉
首先，準備隔著絕緣膜302設置有半導體膜304的基板300(參照圖6A)。
作為基板300，例如可以使用以矽、碳化矽等為材料的單晶半導體基板、多晶半導體基板以及以矽鍺、鎵砷、磷化銦等為材料的化合物半導體基板。另外，也可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板等。
絕緣膜302採用包含氧化矽、氧氮化矽、氮化矽等的單層結構或疊層結構。另外，作為絕緣膜302的形成方 法，可以舉出熱氧化法、CVD法、濺射法等。絕緣膜302的厚度為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
另外，作為半導體膜304，可以使用矽、碳化矽等的單晶半導體膜或多晶半導體膜以及矽鍺、鎵砷、磷化銦等的化合物半導體膜。另外，因為半導體膜304不包含氧化物半導體材料，所以將其也稱為氧化物半導體以外的半導體材料。
當作為半導體膜304使用矽等的單晶半導體膜時，能夠使電晶體103及電晶體104等的工作高速化，所以是較佳的。
另外，作為隔著絕緣膜302設置有半導體膜304的基板300，也可以使用SOI基板。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽層的基板，而在本說明書等中，“SOI基板”這一詞的概念還包括在絕緣表面上設置有含有矽以外的材料的半導體膜的基板。也就是說，“SOI基板”所具有的半導體膜不侷限於矽層。此外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣膜設置有半導體膜的結構。在本實施方式中，作為隔著絕緣膜302設置有半導體膜304的基板300，對使用如下SOI基板的情況進行說明，該SOI基板在單晶矽基板上隔著氧化矽膜設置有矽膜。
接著，將半導體膜304加工為島狀來形成半導體膜304a、304b(參照圖6B)。較佳的是作為該加工方法使用 乾蝕刻，但是也可以使用濕蝕刻。根據被蝕刻材料可以適當地選擇蝕刻氣體或蝕刻劑。
接著，以覆蓋半導體膜304a、304b的方式形成閘極絕緣膜306a、306b(參照圖6C)。閘極絕緣膜306a、306b例如可以藉由對半導體膜304a、304b表面進行熱處理(熱氧化處理或熱氮化處理等)來形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣體來進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成閘極絕緣膜。
閘極絕緣膜306a、306b可以使用氧化矽、氧氮化矽、氮化矽、氧化鋁、氧化鉭等材料。另外，作為閘極絕緣膜，也可以使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))等高介電常數(high-k)材料。閘極絕緣膜使用上述材料的單層結構或疊層結構形成。另外，例如可以將閘極絕緣膜306a、306b的厚度設定為1nm以上且100nm以下，較佳的是設定為10nm以上且50nm以下。
當如上所述那樣將閘極絕緣膜形成為較薄時，有發生因隧道效應等而引起的閘極漏的問題。為了解決閘極漏的問題，較佳的是作為閘極絕緣膜使用上述high-k材料。藉由將high-k材料用於閘極絕緣膜，不但可以確保電特性，而且還可以將閘極絕緣膜形成為較厚以抑制閘極漏。另 外，還可以採用含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽、氧化鋁等中的任一種的膜的疊層結構。
在本實施方式中，藉由使用熱氧化處理形成氧化矽膜，形成閘極絕緣膜306a、306b。
接著，為了控制電晶體的臨界電壓，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素穿過閘極絕緣膜306a和306b添加到半導體膜304a和304b(參照圖6C)。在半導體膜304a和304b為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷或砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁或鎵等。在本實施方式中，藉由將硼穿過閘極絕緣膜306a添加到半導體膜304a來形成雜質區308，並且藉由將磷穿過閘極絕緣膜306b添加到半導體膜304b來形成雜質區310。
接著，在閘極絕緣膜306a、306b上形成用來形成閘極電極(包括形成在與該閘極電極相同的層中的佈線)的導電膜，並且對該導電膜進行加工來形成閘極電極312a、312b(參照圖6D)。
用於閘極電極312a、312b的導電膜可以使用鋁、銅、鈦、鉭、鎢等金屬材料形成。另外，也可以使用多晶矽等的半導體材料形成包含導電材料的層。對導電膜的形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等各種成膜方法。此外，可以藉由使用光阻掩模的蝕刻來進行導電膜的加工。在本實施方式中，藉由濺 射法層疊氮化鉭膜及鎢膜並將其進行加工，形成閘極電極312a、312b。
接著，以閘極電極312a、312b為掩模，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素穿過閘極絕緣膜306a、306b添加到半導體膜304a、304b(參照圖6E)。在本實施方式中，藉由將磷隔著閘極絕緣膜306a添加到半導體膜304a來形成雜質區314a、314b，並且藉由將硼隔著閘極絕緣膜306b添加到半導體膜304b來形成雜質區316a、316b。
接著，在閘極電極312a和312b的側面形成側壁結構的側壁絕緣膜318a至318d(參照圖7A)。在形成覆蓋閘極電極312a、312b的絕緣膜之後，藉由利用RIE(Reactive ion etching：反應離子蝕刻)法的各向異性蝕刻來對絕緣膜進行加工，而在閘極電極312a、312b的側壁上自對準地形成側壁結構的側壁絕緣膜318a至318d，即可。在此，對絕緣膜沒有特別的限制，例如可以使用使TEOS(Tetraethyl-Ortho-Silicate：四乙氧基矽烷)或矽烷等與氧或氧化亞氮等起反應來形成的臺階覆蓋性良好的氧化矽。此外，也可以使用藉由低溫氧化(LTO：Low Temperature Oxidation)法形成的氧化矽。絕緣膜可以藉由熱CVD、電漿CVD、常壓CVD、偏壓ECRCVD或濺射等方法形成。
接著，以閘極電極312a和312b及側壁絕緣膜318a至318d為掩模，將賦予n型導電性的雜質元素及賦予p型導電性的雜質元素分別穿過閘極絕緣膜306a和306b添加到半導 體膜304a和304b(參照圖7B)。在本實施方式中，藉由將磷穿過閘極絕緣膜306a添加到半導體膜304a來形成雜質區320a和320b，並且藉由將硼穿過閘極絕緣膜306b添加到半導體膜304b來形成雜質區322a和322b。
藉由上述製程，能夠使用包含氧化物半導體以外的半導體材料的基板300來形成n通道型電晶體330及p通道型電晶體340(參照圖7B)。這種電晶體具有能夠進行高速工作的特徵。由此，藉由作為電晶體使用電晶體103及電晶體104等，可以使這些電晶體的工作高速化，因此是較佳的。
接著，以覆蓋電晶體330及電晶體340的方式形成絕緣膜324(參照圖7C)。絕緣膜324可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鋁等無機絕緣材料的材料形成。藉由作為絕緣膜324使用低介電常數(low-k)材料，可以充分降低起因於各種電極或佈線的重疊的電容，所以是較佳的。另外，作為絕緣膜324也可以採用使用上述材料的多孔絕緣膜。因為多孔絕緣膜的介電常數比高密度的絕緣膜的介電常數低，所以若採用多孔絕緣膜，則可以進一步降低起因於電極或佈線的電容。此外，絕緣膜324也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成。在本實施方式中，對使用氧氮化矽形成絕緣膜324的情況進行說明。
接著，在形成絕緣膜324之後，進行用來使添加到半導體膜304a、304b的雜質元素活化的熱處理。熱處理使用 退火爐進行。另外，也可以使用雷射退火法或快速熱退火法(RTA法)。在氮氛圍下以400℃至600℃，典型的是450℃至500℃的溫度進行1小時至4小時的熱處理。藉由該熱處理，在實現雜質元素的活化的同時放出作為絕緣膜324的氧氮化矽膜的氫，從而可以進行半導體膜304a、304b的氫化。
另外，在上述各製程的前後也可以包括還形成電極、佈線、半導體膜、絕緣膜等的製程。例如，較佳為形成用來連接下部電晶體與上部電晶體的電極或佈線等。另外，作為佈線的結構，也可以採用包括絕緣膜及導電層的疊層結構的多層佈線結構，而實現高度集體化了的半導體裝置。
〈上部的電晶體的製造方法〉
首先，作為形成電晶體410之前的處理，使絕緣膜324的表面平坦化(參照圖7D)。作為絕緣膜324的平坦化處理，除了化學機械拋光(CMP：Chemical Mechanical Polishing，以下稱為CMP處理)等拋光處理以外，還可以採用蝕刻處理、電漿處理等。
在此，CMP處理是指被加工物的表面藉由化學、機械的複合作用進行平坦化的方法。更明確而言，CMP處理是一種方法，其中在拋光臺上貼附拋光布，且一邊在被加工物和拋光布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料與被加工物之間的化學 反應以及拋光布與被加工物的機械拋光的作用對被加工物的表面進行拋光。
另外，作為電漿處理，例如可以進行引入氬氣來產生電漿的反濺射。反濺射是指使用RF電源在氬氛圍下對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦、氧等代替氬氛圍。藉由進行反濺射，可以去除附著於絕緣膜324表面的粉狀物質(也稱為微粒、塵屑)。
作為平坦化處理，既可以進行多次的拋光處理、乾蝕刻處理以及電漿處理，又可以將上述組合。此外，當組合上述處理而進行時，對製程順序也沒有特別的限制，可以根據絕緣膜324表面的凹凸狀態適當地設定。
藉由對絕緣膜324進行平坦化處理，可以將絕緣膜324表面的平均面粗糙度(Ra)設定為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。Ra是為了可以應用於曲面而將在JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以下述算式定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))，(x1，y2，f(x1， y2))，(x2，y1，f(x2，y1))，(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測定Ra。
接著，在平坦化了的絕緣膜324上形成用來形成閘極電極(包括形成在與該閘極電極相同的層中的佈線)的導電膜，並且對該導電膜進行加工來形成閘極電極398。另外，將閘極電極398用作第二閘極電極。
閘極電極398可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹及鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。此外，作為閘極電極398，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極398以單層結構或疊層結構形成。
另外，閘極電極398的材料也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
接著，在絕緣膜324及閘極電極398上形成絕緣膜399。作為絕緣膜399，可以藉由電漿CVD法或濺射法等並使用如下材料以單層結構或疊層結構形成：氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵等氧化物絕緣 膜；氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等氮化物絕緣膜；或它們的混合材料。
由於絕緣膜399(疊層結構時，與後面形成的氧化物半導體膜402接觸的膜)的膜中(塊(bulk)中)至少有超過化學計量成分比的量的氧。例如，當作為絕緣膜399使用氧化矽膜時，較佳的是將氧量為SiO2+α(注意，α>0)。在形成絕緣膜399之後，藉由對絕緣膜399引入氧，可以形成包含多量的氧的絕緣膜399。
作為氧的引入方法，可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法、電漿處理等。
氧化物半導體膜在形成中或在形成之後的加熱處理、加工中有時形成氧缺損。當在氧化物半導體膜中形成氧缺損時發生如下問題，即形成多數載流子，而導致使電晶體的臨界電壓漂移到負值一側。因此，較佳的是對氧化物半導體膜進行減少氧缺損的處理。
例如，藉由以與後面形成的氧化物半導體膜402接觸的方式設置用作氧的供應源的含多量(過剩)的氧的絕緣膜399，可以將氧從絕緣膜399供應到氧化物半導體膜402中。另外，也可以藉由在氧化物半導體膜402與絕緣膜399至少部分接觸的狀態下進行加熱處理來對氧化物半導體膜402供應氧。由於藉由使用含多量的氧的絕緣膜399，可以對氧化物半導體膜402供應氧，所以可以減少氧化物半導體膜402的氧缺損。因此，可以抑制多數載流子的形成。
在本實施方式中，作為絕緣膜399，藉由濺射法形成 300nm厚的氧化矽膜。
在此，為了提高後面形成的氧化物半導體膜402表面的平坦性，較佳的是對絕緣膜399中的氧化物半導體膜402接觸地形成的區域進行平坦化處理。可以與對絕緣膜324進行的平坦化處理同樣進行平坦化處理。藉由對絕緣膜399進行平坦化處理，可以將絕緣膜399表面的平均面粗糙度(Ra)設定為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。
接著，在絕緣膜399上形成氧化物半導體膜402(參照圖8A)。
用作氧化物半導體膜402的氧化物半導體較佳的是至少包含銦(In)。尤其是包含銦(In)及鋅(Zn)較佳。另外，除了上述元素以外，較佳的是還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小上述使用氧化物半導體的電晶體的電特性偏差。另外，作為穩定劑，具有錫(Sn)、鉿(Hf)、鋁(Al)和鋯(Zr)中的一種或多種較佳。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)和鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn類氧化物、In-Mg類氧化 物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。此外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或多種金屬元素。另外，作為氧化物半導體，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)、In：Ga：Zn=2：2：1(=2/5：2/5：1/5)或In：Ga：Zn=3：1：2(=1/2：1/6：1/3)的In-Ga-Zn類氧化物或其組成類似的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3( =1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn類氧化物或其組成類似的氧化物。
但是，含有銦的氧化物半導體不侷限於此，可以根據所需要的半導體特性(遷移率、臨界值、偏差等)而使用適當的組成的材料。另外，較佳為採用適當的載流子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間距離以及密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn類氧化物比較容易得到高遷移率。但是，當使用In-Ga-Zn類氧化物時，也可以藉由降低塊內缺陷密度而提高遷移率。
在此，例如當In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成與原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成類似時，a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如是0.05即可。其他氧化物也是同樣的。
氧化物半導體膜402有可能處於單晶、多晶(polycrystal)或非晶等狀態。
氧化物半導體膜402較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，一般該結晶部的尺寸為能夠容納於一個邊長小於100nm的立方體內的尺寸。另外， 在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包含於CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，在CAAC-OS膜中利用TEM觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的範圍。另外，當只記載“平行”時，包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面附近相比，有時在表面附近結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形 成面的法線向量或表面的法線向量的方向。藉由進行成膜或在成膜之後進行加熱處理等的晶化處理來形成結晶部。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體可以提高可靠性。
另外，也可以用氮取代構成氧化物半導體膜的氧的一部分。
另外，像CAAC-OS那樣的具有結晶部的氧化物半導體可以進一步降低塊內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳的是在平坦的表面上形成氧化物半導體，具體地，較佳的是在平均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體。
將氧化物半導體膜402的厚度設定為1nm以上且30nm以下(較佳為5nm以上且10nm以下)，可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、電漿CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等。此外，氧化物半導體膜402可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成。
另外，包含在氧化物半導體膜402中的氫或水濃度較佳的是盡可能低。這是因為如下緣故：當氫濃度高時，包含在氧化物半導體中的元素與氫接合，氫的一部分成為施 體，而產生作為載流子的電子。
因此，在氧化物半導體膜402的形成製程中，為了儘量不使氧化物半導體膜402包含氫或水，作為形成氧化物半導體膜402的預處理，較佳的是在濺射裝置的預熱室內對形成有絕緣膜399的基板進行預熱，來使吸附於基板及絕緣膜399的氫、水分等雜質脫離並進行排出。另外，設置在預熱室中的排氣單元較佳為使用低溫泵。
此外，較佳的是以在成膜時包含多量的氧的條件(例如，在氧為100%的氛圍下利用濺射法進行成膜等)形成膜，使氧化物半導體膜402為包含多量的氧(較佳為包含與氧化物半導體處於結晶狀態時的化學計量組成相比氧的含有量過剩的區域)的膜。
在本實施方式中，作為氧化物半導體膜402藉由利用裝有DC電源裝置的濺射裝置的濺射法形成10nm厚的In-Ga-Zn類氧化物膜(IGZO膜)。在本實施方式中，使用原子數比為In：Ga：Zn=3：1：2的In-Ga-Zn類氧化物靶材。
作為在形成氧化物半導體膜402時使用的濺射氣體，較佳為使用去除了氫、水、羥基或氫化物等雜質的高純度氣體。
在保持為減壓狀態的沉積室中保持基板。然後，在去除殘留在沉積室內的水分的同時引入去除了氫和水分的濺射氣體，使用上述靶材在絕緣膜399上形成氧化物半導體膜402。為了去除殘留在沉積室內的水分，較佳為使用吸附型的真空泵，例如低溫泵、離子泵、鈦昇華泵。此外， 作為排氣單元，也可以使用配備有冷阱的渦輪分子泵。因為在使用低溫泵進行排氣的沉積室中，例如氫原子、水(H2O)等包含氫原子的化合物等被排出(更佳的是，包含碳原子的化合物也被排出)，所以可以降低包含在該沉積室中形成的氧化物半導體膜402中的氫、水、羥基或氫化物等雜質的濃度。
另外，較佳的是以不使絕緣膜399暴露於大氣的方式連續形成絕緣膜399和氧化物半導體膜402。藉由以不使絕緣膜399暴露於大氣的方式連續形成絕緣膜399和氧化物半導體膜402，可以防止氫或水分等雜質附著於絕緣膜399表面。
接著，藉由光微影製程在氧化物半導體膜上形成光阻掩模，藉由進行選擇性的蝕刻形成島狀的氧化物半導體膜403。在形成島狀的氧化物半導體膜403之後，去除光阻掩模。
另外，也可以藉由噴墨法形成用來形成島狀的氧化物半導體膜403的光阻掩模。在藉由噴墨法形成光阻掩模時不需要光掩模，由此可以降低製造成本。
另外，氧化物半導體膜402的蝕刻可以採用乾蝕刻也可以採用濕蝕刻，也可以採用兩者。例如，作為用於氧化物半導體膜402的濕蝕刻的蝕刻劑，可以使用混合有磷酸、醋酸及硝酸的溶液等。此外，也可以使用ITO-07N(由日本關東化學株式會社製造)。另外，也可以藉由利用ICP(Inductively Coupled Plasma：感應耦合電漿)蝕 刻法的乾蝕刻進行蝕刻加工。
另外，也可以對氧化物半導體膜403進行用來去除過剩的氫(包括水或羥基)(脫水化或脫氫化)的加熱處理。將加熱處理的溫度設定為300℃以上且700℃以下或低於基板的應變點。加熱處理可以在減壓下或氮氛圍下等進行。
另外，當作為氧化物半導體膜403使用結晶氧化物半導體膜時，也可以進行用於晶化的加熱處理。
在本實施方式中，將基板引入到作為加熱處理裝置之一的電爐中，在氮氛圍下以450℃對氧化物半導體膜403進行1小時的加熱處理，並且在氮及氧氛圍下以450℃對其進行1小時的加熱處理。
另外，加熱處理裝置不侷限於電爐，也可以使用利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行加熱處理的裝置。作為高溫氣體，使用氬等稀有氣體或氮等不因加熱處理而與被處理物發生反應的惰性氣體。
例如，作為加熱處理，也可以進行如下GRTA，即將 基板放入加熱為650℃至700℃的高溫的惰性氣體中，在加熱幾分鐘之後，將基板從惰性氣體中取出。
另外，在加熱處理中，氮或氦、氖、氬等稀有氣體較佳的是不包含水、氫等。另外，較佳的是將引入到加熱處理裝置中的氮或氦、氖、氬等稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為0.1ppm以下)。
此外，也可以在藉由加熱處理加熱氧化物半導體膜403之後，對同一爐中引入高純度的氧氣、高純度的一氧化二氮氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩雷射光譜法)方式的露點儀進行測量時的水分量是20ppm(露點換算，-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)。較佳的是在氧氣體或一氧化二氮氣體中不包含水、氫等。或者，較佳的是將引入到熱處理裝置的氧氣體或一氧化二氮氣體的純度設定為6N以上，較佳為7N以上(也就是說，將氧氣體或一氧化二氮氣體中的雜質濃度設定為1ppm以下，設定為0.1ppm以下較佳)。藉由利用氧氣體或一氧化二氮氣體的作用來供應利用脫水化或脫氫化處理進行雜質排除製程的同時減少的氧化物半導體的主要成分材料的氧，可以減少氧化物半導體膜403中的氧缺損。
另外，用來脫水化或脫氫化的加熱處理既可以在形成膜狀的氧化物半導體膜402之後進行，又可以在形成島狀的氧化物半導體膜403之後進行。
此外，既可以多次進行用來脫水化或脫氫化的加熱處理，也可以兼作其他加熱處理進行用來脫水化或脫氫化的加熱處理。
藉由在將氧化物半導體膜加工為島狀的氧化物半導體膜403之前且在膜狀的氧化物半導體膜402覆蓋絕緣膜399的狀態下進行用來脫水化或脫氫化的加熱處理，可以防止因加熱處理而向外部釋放包含在絕緣膜399中的氧。
此外，也可以在進行用來脫水化或脫氫化的加熱處理之後，對氧化物半導體膜進行引入氧的製程。由於藉由對氧化物半導體膜引入氧，可以補充因加熱處理而從氧化物半導體膜釋放的氧，所以可以減少包含在氧化物半導體膜中的氧缺損。
作為氧的引入製程，既可以對氧化物半導體膜403直接引入氧，也可以藉由後面形成的閘極絕緣膜等其他膜對氧化物半導體膜403引入氧。當藉由其他膜引入氧時，使用離子植入法、離子摻雜法、電漿浸沒離子植入法等，即可。此外，當對被露出的氧化物半導體膜直接引入氧時，可以使用電漿處理等。
接著，在絕緣膜399及氧化物半導體膜403上形成後面成為閘極絕緣膜的絕緣膜404。
此外，為了提高絕緣膜404的覆蓋性，也可以對氧化物半導體膜403表面也進行平坦化處理。尤其是，當作為絕緣膜404使用厚度薄的絕緣膜時，氧化物半導體膜403表面較佳為具有良好的平坦性。
將絕緣膜404的厚度設定為1nm以上且20nm以下，並可以適當地利用濺射法、MBE法、電漿CVD法、脈衝雷射沉積法、ALD法等。此外，絕緣膜404可以使用在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成。
絕緣膜404可以使用氧化矽、氧化鎵、氧化鋁、氮化矽、氧氮化矽、氧氮化鋁或氮氧化矽形成。此外，藉由作為絕緣膜404的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。此外，絕緣膜404可以使用上述材料的單層結構或疊層結構形成。
在本實施方式中，利用電漿CVD法形成20nm厚的氧氮化矽膜。
接著，在絕緣膜404上形成成為閘極電極(包括形成在與該閘極電極相同的層中的佈線)的導電膜，然後形成絕緣膜。然後，利用光微影製程在該絕緣膜上形成光阻掩模，對該光阻掩模選擇性地進行蝕刻來形成閘極電極405及絕緣膜406(參照圖8B)。
閘極電極405可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹及鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。此外，作為閘極電極405，可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物 等矽化物膜。閘極電極405以單層結構或疊層結構形成。
另外，閘極電極405的材料也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
此外，作為與絕緣膜404接觸的閘極電極405，可以使用包含氮的金屬氧化物，明確地說，包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。由於這些膜具有5eV(電子伏特)，較佳為具有5.5eV(電子伏特)以上的功函數，所以當將它們用作閘極電極時，可以使電晶體的電特性的臨界電壓成為正值，而可以實現所謂的常斷型(normally off)的切換元件。
絕緣膜406可以使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氮化矽、氮化鋁、氮氧化矽、氮氧化鋁等無機絕緣材料。絕緣膜406可以利用電漿CVD法或濺射法等形成。
接著，以閘極電極405及絕緣膜406為掩模，藉由絕緣膜404對氧化物半導體膜403添加摻雜劑，形成含摻雜劑的區域407a、407b。
作為摻雜劑使用改變氧化物半導體膜403的導電率的 元素。作為摻雜劑，可以使用選自週期表中第15族元素(例如，氮(N)、磷(P)、砷(As)及銻(Sb))、硼(B)、鋁(Al)、氬(Ar)、氦(He)、氖(Ne)、銦(In)、氟(F)、氯(Cl)、鈦(Ti)和鋅(Zn)中的一種或多種。
摻雜劑根據添加方法也可以透過其他膜(本實施方式中，絕緣膜404)添加到氧化物半導體膜403。作為摻雜劑的添加方法，可以使用離子植入法、離子摻雜法、電漿浸沒式離子植入法等°此時，使用摻雜劑的單個離子或氟化物、氯化物的離子較佳。
可以藉由適當地設定加速電壓、劑量等的注入條件或者使摻雜劑透過的膜的厚度來控制摻雜劑的引入製程。在本實施方式中，藉由離子植入法，作為摻雜劑使用磷來進行磷離子的引入。另外，也可以將摻雜劑的劑量設定為1×1013離子/cm2以上且5×1016離子/cm2以下。
藉由對氧化物半導體膜403添加摻雜劑，將含摻雜劑的區域407a、407b的摻雜劑的濃度設定為5×1018/cm3以上且1×1022/cm3以下。
也可以在對氧化物半導體膜403引入摻雜劑的同時加熱基板。另外，也可以進行多次將摻雜劑引入到氧化物半導體膜403中的處理，並且，也可以使用多種摻雜劑。
另外，也可以在添加摻雜劑之後進行加熱處理。作為加熱條件採用如下條件較佳：溫度為300℃以上且700℃以下，較佳為300℃以上且450℃以下；在氧氣氛圍下；進行 1小時。此外，也可以在氮氛圍下、減壓下或大氣(超乾燥空氣氛圍)下進行加熱處理。
在本實施方式中，藉由離子植入法將磷(P)離子植入到氧化物半導體膜403中。另外，作為磷(P)離子的注入條件，採用如下條件：加速電壓為25kV；劑量為1.0×1015離子/cm2。
當氧化物半導體膜403是CAAC-OS膜時，有時由摻雜劑的添加導致CAAC-OS膜的一部分的非晶化。在此情況下，藉由在引入摻雜劑之後進行加熱處理，可以恢復氧化物半導體膜403的結晶性。
藉由進行摻雜劑的添加製程，形成夾著通道形成區408設置有含摻雜劑的區域407a、407b的氧化物半導體膜403。
接著，在閘極電極405及絕緣膜406上形成絕緣膜，對該絕緣膜進行蝕刻形成側壁絕緣膜409a、409b。再者，以閘極電極405及側壁絕緣膜409a、409b為掩模，對絕緣膜404進行蝕刻，形成閘極絕緣膜411(參照圖8C)。
側壁絕緣膜409a、409b可以使用與絕緣膜406同樣的材料及方法形成。在本實施方式中，作為側壁絕緣膜409a、409b使用藉由CVD法形成的氧氮化矽膜。
接著，覆蓋氧化物半導體膜403、閘極絕緣膜411、側壁絕緣膜409a、409b及絕緣膜406形成後面成為源極電極及汲極電極(包括由與它們相同的層形成的佈線)的導電膜。
用於源極電極及汲極電極的導電膜例如可以使用含有選自鋁(Al)、鉻(Cr)、銅(Cu)、鉭(Ta)、鈦(Ti)、鉬(Mo)、鎢(W)中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等形成。另外，也可以採用在鋁、銅等的金屬膜的下側和上側中的至少一方層疊鈦、鉬、鎢等的高熔點金屬膜或層疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。
另外，成為源極電極及汲極電極的導電膜可以使用導電金屬氧化物形成膜。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2，簡稱為ITO)、氧化銦氧化鋅(In2O3-ZnO)或者在這些金屬氧化物材料中含有氧化矽的材料。此外，也可以採用上述導電材料與上述金屬氧化物材料的疊層結構。
接著，藉由光微影製程在導電膜上形成光阻掩模，對導電膜選擇性地進行蝕刻，來進行源極電極及汲極電極的通道寬度W方向的加工。
接著，在導電膜上形成絕緣膜415及絕緣膜417。
絕緣膜415及絕緣膜417藉由適當地使用濺射法等的不使氫等混入到膜中的方法形成。
作為絕緣膜415及絕緣膜417，典型地可以使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵、氮化矽、氮化鋁、氮氧化矽、氮氧化鋁等的無機絕緣膜。
作為絕緣膜415，較佳為設置與源極電極416a、汲極電極416b接觸的緻密性高的無極絕緣膜。例如，藉由濺射法在源極電極416a、汲極電極416b上形成氧化鋁膜。藉由提高氧化鋁膜的緻密度(膜密度為3.2g/cm3以上，較佳為3.6g/cm3以上)，可以對電晶體410賦予穩定的電特性。可以藉由盧瑟福背散射光譜法(RBS：Rutherford Backscattering Spectrometry)或X射線反射(XRR：X-Ray Reflection)測量膜密度。
可用於設置在電晶體410上的無極絕緣膜的氧化鋁膜具有高遮斷效果(阻擋效果)，即，不使氫、水分等雜質及氧這兩者透過膜的效果。
因此，氧化鋁膜用作一種保護膜，該保護膜防止在電晶體的製程中及製程後導致電晶體的電特性變動的氫、水分等雜質混入到氧化物半導體膜403並且防止從氧化物半導體膜403釋放氧化物半導體的主要構成材料的氧。
接著，以直到使絕緣膜406露出的方式對絕緣膜415、絕緣膜417及導電膜進行拋光處理。由此，藉由去除絕緣膜415、絕緣膜417及導電膜的一部分，形成源極電極416a及汲極電極416b。
作為拋光方法，可以利用化學機械拋光(Chemical Mechanical Polishing：CMP)法，但也可以利用其他切削(研磨、拋光)方法。此外，在進行拋光處理之後，藉由進行乾蝕刻法或電漿處理(反電漿處理)等，來實現拋光處理表面的平坦性的提高。
在本實施方式中，藉由在閘極電極405上設置有絕緣膜406，所以即使對絕緣膜415、絕緣膜417及導電膜進行拋光處理，也可以抑制閘極電極405與源極電極416a及汲極電極416b之間的短路。
藉由上述製程，製造根據本發明的一個方式的電晶體410(參照圖9A)。
接著，以覆蓋電晶體410的方式形成絕緣膜418。由於絕緣膜418可以使用絕緣膜415、絕緣膜417的材料及方法形成，所以省略詳細說明。
接著，在絕緣膜418上形成佈線419a、419b。佈線419a、419b用來連接電晶體410與其他電晶體。佈線419a藉由形成在絕緣膜415、絕緣膜417及絕緣膜418中的開口與源極電極416a電連接。另外，佈線419b藉由形成在絕緣膜418、絕緣膜415及絕緣膜417中的開口與汲極電極416b電連接。
由於佈線419a及佈線419b可以使用與閘極電極405同樣的材料及方法形成，所以省略其詳細說明。
例如，作為佈線419a、佈線419b，可以使用鉬膜的單層、氮化鉭膜和銅膜的疊層或氮化鉭膜和鎢膜的疊層等。
藉由上述製程，可以製造根據本發明的一個方式的位準移位電路。
根據本實施方式所示的製造方法，可以層疊在使用矽等的單晶半導體膜的電晶體上形成使用氧化物半導體等的半導體膜的電晶體。由此，由於可以使構成位準移位電路 的電晶體的一部分為疊層結構，所以可以縮小位準移位電路面積。
此外，根據本實施方式所示的製造方法，藉由包含在氧化物半導體膜中的氫等雜質被充分去除或者對氧化物半導體膜供應充分的氧來使該膜處於氧過飽和狀態，可以實現高度純化了的氧化物半導體膜。明確而言，例如將氧化物半導體膜的氫濃度設定為5×1019原子/cm3以下，較佳為5×1018原子/cm3以下，更佳為5×1017原子/cm3以下。此外，上述氧化物半導體膜中的氫濃度是藉由使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)而測量的。另外，藉由對氧化物半導體膜供應充分的氧來減少氧缺損，可以抑制多數載流子的增加。由此，由於可以抑制因多數載流子的增加導致的電晶體的臨界電壓的變動，可以提高電晶體的可靠性。
如上所述，氧化物半導體膜403的多數載流子(電子)只有從電晶體的源極流過的載流子。另外，因為可以使通道形成區完全耗盡化，所以可以使電晶體的截止狀態電流極小。使用氧化物半導體膜403的電晶體的截止狀態電流極小，即在室溫下為10yA/μm以下，在85℃至95℃的溫度下也為1zA/μm以下。
因此，使用氧化物半導體膜403的電晶體的S值極小，可以獲得理想的值。另外，該電晶體的可靠性高。
因此，本實施方式所示的電晶體410根據施加到第二閘極電極的電位可以容易控制臨界電壓。藉由使用上述那 樣的電晶體410構成位準移位電路，可以容易控制從位準移位電路輸出的信號的振幅。
另外，在本實施方式中說明構成位準移位電路的電晶體，但藉由應用本實施方式所示的製造方法，除了位準移位電路以外還可以製造包括在半導體積體電路中的其他電路。例如，上部的使用氧化物半導體膜403的電晶體410由於如上所述截止狀態電流極低，所以可以構成非揮發性記憶單元陣列。在實施方式3中說明非揮發性記憶單元陣列的詳細內容。藉由在上部形成上述記憶單元陣列及包括在位準移位電路中的電晶體，並在下部形成用來驅動儲存電路的週邊電路及包括在位準移位電路中的反相器電路，可以實現半導體積體電路的小型化。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖10A和圖10B及圖11A和圖11B對記憶體裝置進行說明。該記憶體裝置使用實施方式2所示的電晶體且即使在沒有電力供應的情況下也能夠保持儲存資料，並且對寫入次數也沒有限制。
本實施方式所示的記憶體裝置可以在製造實施方式2所示的構成位準移位電路的電晶體同時製造。
圖10A示出記憶體裝置的電路結構的一個例子，圖10B是示出記憶體裝置的一個例子的示意圖。以下，首先對圖 10A所示的裝置進行說明，接著對圖10B所示的半導體裝置進行說明。
圖10A和圖10B所示的記憶體裝置包括：n個位元線BL；m個字線WL；以縱m個(行)×橫n個(列)矩陣狀配置有記憶單元195的記憶單元陣列；連接到n個位元線BL的第一驅動電路196；以及連接到m個字線WL的第二驅動電路197。
記憶單元195包括電晶體191及電容元件192。位元線BL與電晶體191的源極電極或汲極電極電連接，字線WL與電晶體191的閘極電極電連接，並且電晶體191的源極電極或汲極電極與電容元件192的第一端子電連接。
接著，說明對圖10A所示的半導體裝置(記憶單元195)進行資訊的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體191成為導通狀態的電位，來使電晶體191成為導通狀態。由此，將位元線BL的電位施加到電容元件192的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體191成為截止狀態的電位，來使電晶體191成為截止狀態，由此儲存電容元件192的第一端子的電位(保持)。
使用氧化物半導體的電晶體191具有截止狀態電流極小的特徵。因此，藉由使電晶體191成為截止狀態，可以在極長時間儲存電容元件192的第一端子的電位(或累積在電容元件192中的電荷)。
接著，對資訊的讀出進行說明。當電晶體191成為導 通狀態時，處於浮動狀態的位元線BL與電容元件192導通，於是，在位元線BL與電容元件192之間電荷被再次分配。其結果，位元線BL的電位發生變化。位元線BL的電位的變化量根據電容元件192的第一端子的電位(或累積在電容元件192中的電荷)而取不同的值。
例如，當以V表示電容元件192的第一端子的電位，以C表示電容元件192的電容，以CB表示位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0表示電荷被再次分配之前的位元線BL的電位時，電荷被再次分配之後的位元線BL的電位成為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元195的狀態，當電容元件192的第一端子的電位為V1及V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資訊。
如此，圖10A所示的半導體裝置可以利用電晶體191的截止狀態電流極小的特徵長時間保持累積在電容元件192中的電荷。換言之，因為不需要進行更新工作或者可以使更新工作的頻率極低，所以可以充分降低耗電量。另外，即使在沒有電力供應的情況下也可以長期保持儲存資料。
接著，對圖10B所示的半導體裝置進行說明。
圖10B所示的半導體裝置在其上部作為儲存電路具有 記憶單元陣列201a及記憶單元陣列201b，該記憶單元陣列201a及記憶單元陣列201b具有多個圖10A所示的記憶單元195，並且在其下部具有用來使記憶單元陣列210(記憶單元陣列201a及記憶單元陣列201b)工作的週邊電路220。另外，週邊電路220分別與記憶單元陣列201a及記憶單元陣列201b電連接。
藉由採用圖10B所示的結構，可以將週邊電路220設置在記憶單元陣列210(記憶單元陣列201a及記憶單元陣列201b)的正下方，從而可以實現半導體裝置的小型化。
作為設置在週邊電路220中的電晶體，較佳為使用與電晶體191不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。因此，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。設置在週邊電路220中的電晶體可以參照實施方式2的電晶體330及340的記載。
另外，圖10B所示的半導體裝置例示出層疊有兩個記憶單元陣列210(記憶單元陣列201a、記憶單元陣列201b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個以上的記憶單元陣列的結構。
接著，參照圖11A和圖11B對圖10A所示的記憶單元195的具體結構進行說明。
圖11A和圖11B示出記憶單元195的結構的一個例子。圖11A示出記憶單元195的剖面圖，圖11B示出記憶單元195的平面圖。在此，圖11A是沿著圖11B中的線C1-C2的剖面。
圖11A及圖11B所示的電晶體191由於可以採用與實施方式2所示的電晶體410同樣的結構，所以省略其詳細說明。
另外，電容元件192藉由在絕緣膜421上形成電極422來形成。電極422的材料及方法可以參照佈線419a、419b的記載。
在圖11A和圖11B所示的記憶單元195中，在實施方式2所示的電晶體410中形成佈線419a、419b之後，僅形成絕緣膜421，且形成電極422，便可以形成電容元件192。因此，不需要分別形成用於位準移位電路的電晶體410及用於記憶單元的電晶體。
另外，當記憶單元陣列的結構為疊層結構時，在絕緣膜421及電極422上還形成絕緣膜，在該絕緣膜上形成與電晶體191同樣的使用氧化物半導體的電晶體，即可。
此外，藉由採用圖11B所示的平面佈局，可以降低半導體裝置的所占的面積，從而可以實現高集體化。
如上所述，在層疊形成的多個記憶單元由使用氧化物半導體的電晶體形成。由於使用氧化物半導體的電晶體的截止狀態電流小，所以藉由使用這種電晶體，能夠長期保持儲存資料。換言之，可以使更新工作的頻率極低，所以 可以充分降低耗電量。
如上所述，可以實現利用使用氧化物半導體以外的材料的電晶體(換言之，能夠進行充分高速的工作的電晶體)的週邊電路以及利用使用氧化物半導體的電晶體(作更廣義解釋，其截止狀態電流十分小的電晶體)的記憶體裝置設置為一體的半導體裝置。
另外，藉由在上部形成記憶單元陣列及包括在位準移位電路中的電晶體，並在下部形成用來驅動記憶單元陣列的週邊電路及包括在位準移位電路中的反相器電路，可以實現半導體積體電路的小型化。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式4
在本實施方式中，參照圖12及圖13說明使用上述實施方式所示的位準移位電路及儲存電路構成半導體積體電路，並將其應用於行動電話、智慧手機、電子書閱讀器等移動設備的例子。
圖12示出移動設備的塊圖。圖12所示的移動設備包括：RF電路901；類比基帶電路902；數字基帶電路903；電池904；電源電路905；微處理器906；閃速記憶體910；顯示器控制器911；儲存電路912；顯示器913；觸控感應器919；音頻電路917；以及鍵盤918等。顯示器913包括：顯示部914；源極驅動器915；以及閘極驅動器916。微處 理器906包括：CPU 907；DSP 908；以及介面909(IF 909)。另外，微處理器906、閃速記憶體910、儲存電路912及顯示器控制器911組裝在一個晶片中(參照圖12中的虛線)。
微處理器906藉由位準移位電路921與閃速記憶體910連接。另外，微處理器906藉由位準移位電路922與儲存電路912連接。此外，儲存電路912藉由位準移位電路923與顯示器控制器911連接。作為位準移位電路921至923分別可以應用圖1A至圖5所示的位準移位電路中的任一個。例如，藉由應用圖2或圖3的位準移位電路，不需要分別設置位準移位電路921至位準移位電路923，也可以採用不設置其中的任一個的結構。由於位準移位電路可以以疊層結構形成，所以可以縮小位準移位電路的面積。因此，可以實現半導體積體電路的小型化。另外，可以適當地設定為了驅動閃速記憶體910、儲存電路912、顯示器控制器911的最小電壓，所以可以實現半導體積體電路的低耗電量化。
另外，藉由作為儲存電路912使用上述實施方式所說明的記憶體裝置，能夠以高速進行資訊的寫入和讀出，能夠長期間保持儲存資料，還能夠充分降低耗電量。由於儲存電路912可以與位準移位電路同樣地位準移位電路以疊層結構形成，所以可以縮小位準移位電路的面積。因此，可以實現半導體積體電路的小型化。
圖13示出電子書閱讀器的塊圖。圖13所示的電子書閱讀器包括：電池1001；電源電路1002；微處理器1003；閃 速記憶體1004；聲頻電路1005；鍵盤1006；儲存電路1007；觸摸屏1008；顯示器1009；以及顯示器控制器1010。另外，微處理器1003、閃速記憶體1004、儲存電路1007及顯示器控制器1010組裝在一個晶片中(參照圖13中的虛線)。
微處理器1003藉由位準移位電路1021與閃速記憶體1004連接。另外，微處理器1003藉由位準移位電路1022與儲存電路1007連接。另外，微處理器1003藉由位準移位電路1023與顯示器控制器1010連接。作為位準移位電路1021至1023分別可以應用圖1A至圖5所示的位準移位電路中的任一個。例如，藉由應用圖2或圖3的位準移位電路，不需要分別設置位準移位電路1021至位準移位電路1023，也可以採用不設置其中的任一個的結構。由於位準移位電路可以以疊層結構形成，所以可以縮小位準移位電路的面積。因此，可以實現半導體積體電路的小型化。另外，可以適當地設定為了驅動閃速記憶體1004、儲存電路1007、顯示器控制器1010的最小電壓，所以可以實現半導體積體電路的低耗電量化。
另外，藉由作為儲存電路1007使用上述實施方式所說明的記憶體裝置，能夠以高速進行資訊的寫入和讀出，能夠長期間保持儲存資料，還能夠充分降低耗電量。另外，由於儲存電路1007可以與位準移位電路同樣地以疊層結構形成，所以可以縮小儲存電路1007的面積。因此，可以實現半導體積體電路的小型化。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
實施方式5
根據本發明的一個方式的半導體裝置可以應用於各種電子裝置(包括遊戲機)。作為電子裝置，例如可以舉出電視機(也稱為電視或電視接收機)、用於電腦等的監視器、影像拍攝裝置諸如數位相機、數位攝像機、數位相框、行動電話機(也稱為手機、行動電話裝置)、可攜式遊戲機、移動資訊終端、音頻再生裝置、彈子機等大型遊戲機等。對具備在上述實施方式中說明的半導體裝置的電子裝置的例子進行說明。
圖14A示出膝上型個人電腦，該膝上型個人電腦包括主體3001、殼體3002、顯示部3003以及鍵盤3004等。另外，雖然未圖示，但是可以作為主體內部的半導體積體電路應用根據上述實施方式的半導體積體電路。藉由應用根據上述實施方式的半導體積體電路，可以實現小型化的膝上型個人電腦。
圖14B示出可攜式資訊終端(PDA)，在主體3021中設置有顯示部3023、外部介面3025以及操作按鈕3024等。另外，作為操作用附屬部件，具備觸控筆3022。另外，雖然未圖示，但是可以作為主體內部的半導體積體電路應用根據上述實施方式的半導體積體電路。藉由應用根據上述實施方式的半導體積體電路，可以實現小型化的可攜式資 訊終端(PDA)。
圖14C示出電子書閱讀器的一個例子。例如，電子書閱讀器2700由兩個殼體，即殼體2701及殼體2703構成。殼體2701及殼體2703由軸部2711形成為一體，且可以以該軸部2711為軸進行開閉操作。藉由採用這種結構，可以進行如紙的書籍那樣的操作。
殼體2701組裝有顯示部2705，而殼體2703組裝有顯示部2707。顯示部2705及顯示部2707的結構既可以是顯示連屏畫面的結構，又可以是顯示不同的畫面的結構。藉由採用顯示不同的畫面的結構，例如可以在右側的顯示部(圖14C中的顯示部2705)中顯示文章，而在左側的顯示部(圖14C中的顯示部2707)中顯示影像。另外，雖然未圖示，但是可以作為主體內部的半導體積體電路應用根據上述實施方式的半導體積體電路。藉由應用根據上述實施方式的半導體積體電路，可以實現小型化的電子書閱讀器2700。
此外，在圖14C中示出殼體2701具備操作部等的例子。例如，在殼體2701中具備電源開關2721、操作鍵2723、揚聲器2725等。利用操作鍵2723可以翻頁。此外，在與殼體的顯示部相同的平面上可以設置鍵盤、指向裝置等。另外，也可以採用在殼體的背面或側面具備外部連接端子(耳機端子、USB端子等)、儲存介質***部等的結構。再者，電子書閱讀器2700也可以具有電子詞典的功能。
此外，電子書閱讀器2700也可以採用能夠以無線的方式收發資訊的結構。還可以採用以無線的方式從電子書籍伺服器購買所希望的書籍資料等，並且下載的結構。
圖14D示出智慧手機，包括殼體2800、按鈕2801、麥克風2802、具備觸摸屏的顯示部2803、揚聲器2804、影像拍攝用鏡頭2805，並用作可攜式電話機。另外，雖然未圖示，但是可以作為主體內部的半導體積體電路應用根據上述實施方式的半導體積體電路。藉由應用根據上述實施方式的半導體積體電路，可以實現小型化的智慧手機。
根據使用方式可以適當地改變顯示部2803的顯示方向。另外，由於在與顯示部2803同一平面上設置影像拍攝用鏡頭2805，所以能夠實現可視電話。揚聲器2804及麥克風2802不僅用於音頻通話，還可以用於可視通話、錄音、再生等。
另外，外部連接端子2806可以與AC轉接器及各種電纜如USB電纜等連接，而可以進行充電及與個人電腦等的資料通訊。另外，藉由將儲存介質***外部儲存槽(未圖示)中，可以對應於更大量資料的保存及移動。
另外，上述智慧手機除了上述功能以外還可以具有紅外線通信功能、電視接收功能等。
圖14E示出數位攝像機，該數位攝像機包括主體3051、顯示部(A)3057、取景器3053、操作開關3054、顯示部(B)3055以及電池3056等。另外，雖然未圖示，但是可以作為主體內部的半導體積體電路應用根據上述實 施方式的半導體積體電路。藉由應用根據上述實施方式的半導體積體電路，可以實現小型化的數位攝像機。
圖14F示出電視機的一個例子。在電視機9600中，殼體9601安裝有顯示部9603。利用顯示部9603可以顯示影像。此外，在此示出利用支架9605支撐殼體9601的結構。另外，雖然未圖示，但是可以作為主體內部的半導體積體電路應用根據上述實施方式的半導體積體電路。藉由應用根據上述實施方式的半導體積體電路，可以實現小型化的電視機9600。
可以藉由利用殼體9601所具備的操作開關或另行提供的遙控器進行電視機9600的操作。此外，也可以採用在遙控器中設置顯示部的結構，該顯示部顯示從該遙控器輸出的資訊。
另外，電視機9600採用具備接收機、數據機等的結構。可以藉由利用接收機接收一般的電視廣播。再者，藉由數據機連接到有線或無線方式的通信網路，從而也可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者之間等)的資訊通信。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而實施。
101‧‧‧電晶體
102‧‧‧反相器電路
103‧‧‧電晶體
104‧‧‧電晶體
105‧‧‧電晶體
106‧‧‧反相器電路
107‧‧‧電晶體
108‧‧‧電晶體
109‧‧‧電晶體
191‧‧‧電晶體
192‧‧‧電容元件
195‧‧‧記憶單元
196‧‧‧驅動電路
197‧‧‧驅動電路
201a‧‧‧記憶單元陣列
201b‧‧‧記憶單元陣列
210‧‧‧記憶單元陣列
220‧‧‧週邊電路
300‧‧‧基板
302‧‧‧絕緣膜
304‧‧‧半導體膜
304a‧‧‧半導體膜
304b‧‧‧半導體膜
306a‧‧‧閘極絕緣膜
306b‧‧‧閘極絕緣膜
308‧‧‧雜質區
310‧‧‧雜質區
312a‧‧‧閘極電極
312b‧‧‧閘極電極
314a‧‧‧雜質區
314b‧‧‧雜質區
316a‧‧‧雜質區
316b‧‧‧雜質區
318a‧‧‧側壁絕緣膜
318d‧‧‧側壁絕緣膜
320a‧‧‧雜質區
320b‧‧‧雜質區
322a‧‧‧雜質區
322b‧‧‧雜質區
324‧‧‧絕緣膜
330‧‧‧電晶體
340‧‧‧電晶體
398‧‧‧閘極電極
399‧‧‧絕緣膜
401‧‧‧絕緣膜
402‧‧‧氧化物半導體膜
403‧‧‧氧化物半導體膜
404‧‧‧絕緣膜
405‧‧‧閘極電極
406‧‧‧絕緣膜
407a‧‧‧區域
407b‧‧‧區域
408‧‧‧通道形成區
409a‧‧‧側壁絕緣膜
409b‧‧‧側壁絕緣膜
410‧‧‧電晶體
411‧‧‧閘極絕緣膜
415‧‧‧絕緣膜
416a‧‧‧源極電極
416b‧‧‧汲極電極
417‧‧‧絕緣膜
418‧‧‧絕緣膜
419a‧‧‧佈線
419b‧‧‧佈線
421‧‧‧絕緣膜
422‧‧‧電極
901‧‧‧RF電路
902‧‧‧類比基帶電路
903‧‧‧數字基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧微處理器
907‧‧‧CPU
908‧‧‧DSP
909‧‧‧IF
910‧‧‧閃速記憶體
911‧‧‧顯示器控制器
912‧‧‧儲存電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧音頻電路
918‧‧‧鍵盤
919‧‧‧觸控感應器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧閃速記憶體
1005‧‧‧聲頻電路
1006‧‧‧鍵盤
1007‧‧‧儲存電路
1008‧‧‧觸摸屏
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
2700‧‧‧電子書閱讀器
2701‧‧‧殼體
2703‧‧‧殼體
2705‧‧‧顯示部
2707‧‧‧顯示部
2711‧‧‧軸部
2721‧‧‧電源開關
2723‧‧‧操作鍵
2725‧‧‧揚聲器
2800‧‧‧殼體
2801‧‧‧按鈕
2802‧‧‧麥克風
2803‧‧‧顯示部
2804‧‧‧揚聲器
2805‧‧‧影像拍攝用鏡頭
2806‧‧‧外部連接端子
3001‧‧‧主體
3002‧‧‧殼體
3003‧‧‧顯示部
3004‧‧‧鍵盤
3021‧‧‧主體
3022‧‧‧觸控筆
3023‧‧‧顯示部
3024‧‧‧操作按鈕
3025‧‧‧外部介面
3051‧‧‧主體
3053‧‧‧取景器
3054‧‧‧操作開關
3056‧‧‧電池
9600‧‧‧電視機
9601‧‧‧殼體
9603‧‧‧顯示部
9605‧‧‧支架
在圖式中：圖1A至圖1C是根據本發明的一個方式的位準移位電 路；圖2是根據本發明的一個方式的位準移位電路；圖3是根據本發明的一個方式的位準移位電路；圖4是根據本發明的一個方式的位準移位電路；圖5是根據本發明的一個方式的位準移位電路；圖6A至圖6E是示出半導體裝置的製程的一個例子的圖；圖7A至圖7D是示出半導體裝置的製程的一個例子的圖；圖8A至圖8C是示出半導體裝置的製程的一個例子的圖；圖9A和圖9B是示出半導體裝置的製程的一個例子的圖；圖10A和圖10B是說明半導體裝置的一個方式的電路圖及透視圖；圖11A和圖11B是說明半導體裝置的一個方式的剖面圖及平面圖；圖12是說明半導體裝置的一個方式的塊圖；圖13是說明半導體裝置的一個方式的塊圖；圖14A至圖14F是說明電子裝置的圖。
101‧‧‧電晶體
102‧‧‧反相器電路
103‧‧‧電晶體
104‧‧‧電晶體

Claims (20)

  1. 一種位準移位電路，包括：第一電晶體，包括：第一閘極電極；第二閘極電極；源極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區；以及與該第一電晶體電連接的反相器電路，該反相器電路包括輸入端子及輸出端子，其中，該第一閘極電極及該源極電極配置為被供應第一電源電位，該第二閘極電極配置為被供應第二電源電位，該反相器電路配置為被供應第三電源電位作為電源電位，該輸入端子配置為被供應輸入信號，該第三電源電位或該第一電源電位減該第一電晶體的臨界電壓的變化量而獲得的電位被供應到該反相器電路作為電源電壓，輸出信號從該反相器電路被輸出，並且該第一電晶體的該通道形成區形成在氧化物半導體膜中。
  2. 根據申請專利範圍第1項之位準移位電路，其中，該反相器電路包括p通道第二電晶體及n通道第 三電晶體。
  3. 根據申請專利範圍第2項之位準移位電路，其中，層間絕緣膜設置在該第二電晶體及該第三電晶體上，該第一電晶體設置在該層間絕緣膜上，並且該第二電晶體及該第三電晶體的通道形成區的每一個包含矽。
  4. 一種半導體積體電路，包括：根據申請專利範圍第1項之位準移位電路；以及包括多個記憶單元的記憶單元陣列，該記憶單元的每一個包括第四電晶體及電容器，其中，該第四電晶體的通道形成區形成在氧化物半導體膜中。
  5. 一種位準移位電路，包括：第一電晶體，包括：第一閘極電極；第二閘極電極；源極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區；與該第一電晶體電連接的第一反相器電路，該第一反相器電路包括輸入端子；與該第一反相器電路電連接的第一輸出端子；以及與該第一反相器電路及該第一輸出端子電連接的第二 反相器電路，該第二反相器電路包括第二輸出端子，其中，該第一閘極電極及該源極電極配置為被供應第一電源電位，該第二閘極電極配置為被供應第二電源電位，該第一反相器電路及該第二反相器電路配置為被供應第三電源電位作為電源電位，該輸入端子配置為被供應輸入信號，該第三電源電位或該第一電源電位減該第一電晶體的臨界電壓的變化量而獲得的電位被供應到該第一反相器電路作為電源電壓，第一輸出信號從該第一反相器電路被輸出，該第一輸出信號輸入到該第二反相器電路，該第三電源電位或該第一電源電位減該第一電晶體的該臨界電壓的變化量而獲得的該電位被供應到該第二反相器電路作為電源電壓，第二輸出信號從該第二反相器電路被輸出，並且該第一電晶體的該通道形成區形成在氧化物半導體膜中。
  6. 根據申請專利範圍第5項之位準移位電路，其中，該第一反相器電路包括p通道第二電晶體及n通道第三電晶體，並且該第二反相器電路包括p通道第四電晶體及n通道第五電晶體。
  7. 根據申請專利範圍第6項之位準移位電路， 其中，層間絕緣膜設置在該第二電晶體、該第三電晶體、該第四電晶體及該第五電晶體上，該第一電晶體設置在該層間絕緣膜上，並且該第二電晶體、該第三電晶體、該第四電晶體及該第五電晶體的通道形成區的每一個包含矽。
  8. 一種半導體積體電路，包括：根據申請專利範圍第5項之位準移位電路；以及包括多個記憶單元的記憶單元陣列，該記憶單元的每一個包括第六電晶體及電容器，其中，該第六電晶體的通道形成區形成在氧化物半導體膜中。
  9. 一種位準移位電路，包括：第一電晶體，包括：第一閘極電極；第二閘極電極；源極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區；第二電晶體，包括：第一閘極電極；第二閘極電極；源極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區； 與該第一電晶體及該第二電晶體電連接的第一反相器電路，該第一反相器電路包括輸入端子；與該第一反相器電路電連接的第一輸出端子；以及與該第一反相器電路及該第一輸出端子電連接的第二反相器電路，該第二反相器電路包括第二輸出端子，其中，該第一電晶體的該第一閘極電極及該第一電晶體的該源極電極配置為被供應第一電源電位，該第一電晶體的該第二閘極電極配置為被供應第二電源電位，該第二電晶體的該源極電極配置為被供應第三電源電位，該第二電晶體的該第二閘極電極配置為被供應第四電源電位，該輸入端子配置為被供應輸入信號，該第一電源電位減該第一電晶體的臨界電壓的變化量而獲得的電位或該第三電源電位加該第二電晶體的臨界電壓的變化量而獲得的電位被供應到該第一反相器電路作為電源電壓，第一輸出信號從該第一反相器電路被輸出，該第一輸出信號輸入到該第二反相器電路，並且該第一電源電位減該第一電晶體的該臨界電壓的變化量而獲得的該電位或該第三電源電位加該第二電晶體的該臨界電壓的變化量而獲得的該電位被供應到該第二反相器電路作為電源電壓， 第二輸出信號從該第二反相器電路被輸出，並且該第一電晶體及該第二電晶體的該通道形成區的每一個形成在氧化物半導體膜中。
  10. 根據申請專利範圍第9項之位準移位電路，其中，該第一反相器電路包括p通道第三電晶體及n通道第四電晶體，並且該第二反相器電路包括p通道第五電晶體及n通道第六電晶體。
  11. 根據申請專利範圍第10項之位準移位電路，其中，層間絕緣膜設置在該第三電晶體、該第四電晶體、該第五電晶體及該第六電晶體上，該第一電晶體及該第二電晶體設置在該層間絕緣膜上，並且該第三電晶體、該第四電晶體、該第五電晶體及該第六電晶體的通道形成區的每一個包含矽。
  12. 一種半導體積體電路，包括：根據申請專利範圍第9項之位準移位電路；以及包括多個記憶單元的記憶單元陣列，該記憶單元的每一個包括第七電晶體及電容器，其中，該第七電晶體的通道形成區形成在氧化物半導體膜中。
  13. 一種位準移位電路，包括：第一電晶體，包括：第一閘極電極； 第二閘極電極；源極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區；第二電晶體，包括：第一閘極電極；第二閘極電極；源極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區；與該第一電晶體電連接的第一反相器電路，該第一反相器電路包括第一輸入端子及第一輸出端子；以及與該第二電晶體電連接的第二反相器電路，該第二反相器電路包括第二輸入端子及第二輸出端子，其中，該第一電晶體的該第一閘極電極及該第一電晶體的該源極電極配置為被供應第一電源電位，該第一電晶體的該第二閘極電極配置為被供應第二電源電位，該第一反相器電路及該第二反相器電路配置為被供應第三電源電位作為電源電位，該第二電晶體的該第二閘極電極配置為被供應第四電源電位，該第二電晶體的該源極電極及該第二電晶體的該第一閘極電極配置為被供應該第三電源電位或該第一電源電位 減該第一電晶體的臨界電壓的變化量而獲得的電位，該第一輸入端子及該第二輸入端子配置為被供應輸入信號，該第三電源電位或該第一電源電位減該第一電晶體的該臨界電壓的變化量而獲得的該電位被供應到該第一反相器電路作為電源電壓，第一輸出信號從該第一反相器電路被輸出，該第三電源電位或該第一電源電位減該第一電晶體的該臨界電壓的變化量及該第二電晶體的臨界電壓的變化量而獲得的電位被供應到該第二反相器電路作為電源電壓，第二輸出信號從該第二反相器電路被輸出，並且該第一電晶體及該第二電晶體的該通道形成區的每一個形成在氧化物半導體膜中。
  14. 根據申請專利範圍第13項之位準移位電路，其中，該第一反相器電路包括p通道第三電晶體及n通道第四電晶體，並且該第二反相器電路包括p通道第五電晶體及n通道第六電晶體。
  15. 根據申請專利範圍第14項之位準移位電路，其中，層間絕緣膜設置在該第三電晶體、該第四電晶體、該第五電晶體及該第六電晶體上，該第一電晶體及該第二電晶體設置在該層間絕緣膜上，並且該第三電晶體、該第四電晶體、該第五電晶體及該第 六電晶體的通道形成區的每一個包含矽。
  16. 一種半導體積體電路，包括：根據申請專利範圍第13項之位準移位電路；以及包括多個記憶單元的記憶單元陣列，該記憶單元的每一個包括第七電晶體及電容器，其中，該第七電晶體的通道形成區形成在氧化物半導體膜中。
  17. 一種位準移位電路，包括：第一電晶體，包括：第一閘極電極；第二閘極電極；源極電極；汲極電極；以及設置在該第一閘極電極與該第二閘極電極之間的通道形成區；以及反相器電路，該反相器電路包括電連接於該第一電晶體的該汲極電極的第一端子、配置為被供應第三電源電位的第二端子、輸入端子及輸出端子，其中，該第一閘極電極及該源極電極配置為被供應第一電源電位，該第二閘極電極配置為被供應第二電源電位，該輸入端子配置為被供應第一輸入信號，第一輸出信號從該反相器電路被輸出，並且該第一電晶體的該通道形成區形成在氧化物半導體膜 中。
  18. 根據申請專利範圍第17項之位準移位電路，其中，該反相器電路包括p通道第二電晶體及n通道第三電晶體。
  19. 根據申請專利範圍第18項之位準移位電路，其中，層間絕緣膜設置在該第二電晶體及該第三電晶體上，該第一電晶體設置在該層間絕緣膜上，並且該第二電晶體及該第三電晶體的通道形成區的每一個包含矽。
  20. 一種半導體積體電路，包括：根據申請專利範圍第17項之位準移位電路；以及包括多個記憶單元的記憶單元陣列，該記憶單元的每一個包括第四電晶體及電容器，其中，該第四電晶體的通道形成區形成在氧化物半導體膜中。
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