JPS63258072A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63258072A JPS63258072A JP9365987A JP9365987A JPS63258072A JP S63258072 A JPS63258072 A JP S63258072A JP 9365987 A JP9365987 A JP 9365987A JP 9365987 A JP9365987 A JP 9365987A JP S63258072 A JPS63258072 A JP S63258072A
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- 230000005669 field effect Effects 0.000 title abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract 3
- 230000000694 effects Effects 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 9
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052804 chromium Inorganic materials 0.000 abstract description 5
- 239000011651 chromium Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000011521 glass Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 2
- 238000000059 patterning Methods 0.000 abstract 2
- 239000012212 insulator Substances 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタに関し、特にゲート電極
と、このゲート電極に接して設けられたゲート絶縁膜と
、このゲート絶縁膜に接して設けられた半導体層と、こ
の半導体層とオーミック接続し、ゲート電極の両側に設
けられたソース電極及びドレイン電極とを有するスタガ
ード構造型電界効果トランジスタに関する。
と、このゲート電極に接して設けられたゲート絶縁膜と
、このゲート絶縁膜に接して設けられた半導体層と、こ
の半導体層とオーミック接続し、ゲート電極の両側に設
けられたソース電極及びドレイン電極とを有するスタガ
ード構造型電界効果トランジスタに関する。
従来のこの棟の電界効果トランジスタを第２図に示す。
グー）を極２０５がゲート絶縁層２０４゜ノンドープア
モルファスシリコン活性＋ｆｌ ２０３ （以下１−ａ
−８ｉｄと略す）及びドーピングアモルファスシリコン
層２０８をはさんで反対側のソース′Ｃ［極２０２及び
ドレイン電極２０１の間に位置している。ゲート電極２
０５に正電圧を印加した場合は、１−ａ−８ｉ ／Ｊ
２０３とゲート絶縁層２０４界面に電子が蓄積され、１
−ａ−８ｉ層２０ＢＫｎ型チャネルを生じさせ、又、負
電圧を印加した場合は１−ａ−８ｉ層２０３とゲート絶
縁Ｉｎ ２ （１４の界面にホールが蓄積されてｐ型チ
ャネルを生じさせてソース電極２０２とドレイン電極２
０１を導通させることができる様になっていた。
モルファスシリコン活性＋ｆｌ ２０３ （以下１−ａ
−８ｉｄと略す）及びドーピングアモルファスシリコン
層２０８をはさんで反対側のソース′Ｃ［極２０２及び
ドレイン電極２０１の間に位置している。ゲート電極２
０５に正電圧を印加した場合は、１−ａ−８ｉ ／Ｊ
２０３とゲート絶縁層２０４界面に電子が蓄積され、１
−ａ−８ｉ層２０ＢＫｎ型チャネルを生じさせ、又、負
電圧を印加した場合は１−ａ−８ｉ層２０３とゲート絶
縁Ｉｎ ２ （１４の界面にホールが蓄積されてｐ型チ
ャネルを生じさせてソース電極２０２とドレイン電極２
０１を導通させることができる様になっていた。
第４図にゲートｆ（ｆ極に正電圧を印加（７た場合の動
作の様子をバンド図を用いて模式的に説明する。
作の様子をバンド図を用いて模式的に説明する。
第４図ｔａｌはゲート電極４０５に電圧を印加していな
い場合のゲート電極４０５ 、ゲート絶縁層４０４゜１
−ａ−８Ａ層４０３のエネルギーバンド図を示す。
い場合のゲート電極４０５ 、ゲート絶縁層４０４゜１
−ａ−８Ａ層４０３のエネルギーバンド図を示す。
コ（７）状態では１−ａ−８Ａ層４０３の伝導帯（Ｆ、
ｃ）にはキャリア４０９は殆どなく、ソース２０２とド
レイン電極２０１の間は導通しない。ここでゲート電極
４０５に正の電圧（Ｖｇ＞Ｏ）を印加すると第４図［ｂ
）に示すようにバンドは下方に曲シ、キャリアとなる電
子４０９がゲート絶縁層４０４と１−ａ−８Ａ層４０３
の界面に蓄積されるので、ここに電流の流れられるチャ
ネルが形成され、ドレイン２０１とソース電極２０２の
間は導通する。
ｃ）にはキャリア４０９は殆どなく、ソース２０２とド
レイン電極２０１の間は導通しない。ここでゲート電極
４０５に正の電圧（Ｖｇ＞Ｏ）を印加すると第４図［ｂ
）に示すようにバンドは下方に曲シ、キャリアとなる電
子４０９がゲート絶縁層４０４と１−ａ−８Ａ層４０３
の界面に蓄積されるので、ここに電流の流れられるチャ
ネルが形成され、ドレイン２０１とソース電極２０２の
間は導通する。
上述した従来の電界効果トランジスタは１−ａ−８Ａ層
中に電子あるいはホールを蓄積させる事によって１−ａ
−８Ａ層中にｎ型あるいはｐ型チャネルを形成する様に
なっている。しかしノンドープアモルファスシリコンは
元々キャリア密度が高くなくそのためチャネルに流れる
電流（以下チャネル電流と呼ぶ）があまり大きくとれな
いという欠点がある。
中に電子あるいはホールを蓄積させる事によって１−ａ
−８Ａ層中にｎ型あるいはｐ型チャネルを形成する様に
なっている。しかしノンドープアモルファスシリコンは
元々キャリア密度が高くなくそのためチャネルに流れる
電流（以下チャネル電流と呼ぶ）があまり大きくとれな
いという欠点がある。
本発明の電界効果トランジスタはゲート電極と、該ゲー
ト電極に接して設けられたゲート絶縁層と、いない第２
の半導体層と、該第２の半導体層とオーミック接続し、
前記ゲート電仲を中心にして所定の間隔を離して設けら
れたソース電極及びドレイン電極とを有している。
ト電極に接して設けられたゲート絶縁層と、いない第２
の半導体層と、該第２の半導体層とオーミック接続し、
前記ゲート電仲を中心にして所定の間隔を離して設けら
れたソース電極及びドレイン電極とを有している。
ゲート絶縁層と１−ａ−８Ａ層の間にお（ｎ”−ａ−８
１又はｐ”−ａ−８４は、キャリアである電子、ホール
の密度がそれぞれ高いため、これをチャネルが形成され
るゲート絶縁膜と１−ａ−８Ａ層の間におくことによシ
、キャリア密度が増大し、チャネル電流が大きくとれな
いという問題点が解決できる。
１又はｐ”−ａ−８４は、キャリアである電子、ホール
の密度がそれぞれ高いため、これをチャネルが形成され
るゲート絶縁膜と１−ａ−８Ａ層の間におくことによシ
、キャリア密度が増大し、チャネル電流が大きくとれな
いという問題点が解決できる。
第１図は本発明の第１の実施例の縦断面図である。本実
施例では先ずガラス基板１０６上にスパッタ法によりク
ロムを８０ＯＡ蒸着しゲート電極１０５のパターン化を
行う。次にゲート絶縁層１０４を形成しその上にプラズ
マ化学気相成長法によって計アモルファスシリコン（ｎ
”−ａ −：ｄ ｉ ）活性層１０７ ２０Ａ 、 １
−ａ−８Ａ層１０３３０００Ａ。
施例では先ずガラス基板１０６上にスパッタ法によりク
ロムを８０ＯＡ蒸着しゲート電極１０５のパターン化を
行う。次にゲート絶縁層１０４を形成しその上にプラズ
マ化学気相成長法によって計アモルファスシリコン（ｎ
”−ａ −：ｄ ｉ ）活性層１０７ ２０Ａ 、 １
−ａ−８Ａ層１０３３０００Ａ。
ｎ＋７ａ−８Ａ層ｔｏｓ ５００Ｘを順に成膜し、さ
らＫその上に再びクロム２０００Ａをスパッタする。
らＫその上に再びクロム２０００Ａをスパッタする。
而して後、ドライエツチングによシ最上部のクロムの選
択エツチングを行いドレイン電極１０１及びソース電極
１０２をパターン化し、最後に計−ａ−８Ａ層１０８の
ドライエツチングによる堀り込みを行い電界効果トラン
ジスタの形成を行った。
択エツチングを行いドレイン電極１０１及びソース電極
１０２をパターン化し、最後に計−ａ−８Ａ層１０８の
ドライエツチングによる堀り込みを行い電界効果トラン
ジスタの形成を行った。
次に本実施例における本発明の動作金第３図に示し、た
バンド図を用いて説明する。第３図（ａｌはゲート電極
に電圧を印加していない（Ｖｇ＝０）時のゲート電極３
０５．ゲート絶縁層３０４．ｎ”−ａ−８Ａ層３０７
、 ｉ −ａ−８Ａ層３０３のバンド図を模式的に示し
ている。本実施例ではキャリア密度の高いｎ＋−ａ−８
Ａ層３０７があるため、ゲート絶縁膜３０４と１−ａ−
８ｉ １９４３０３の間の伝４帯（Ｅｃ）は既にフェル
ミレベルの近くにある。しかしドレイン電極とソース電
極の間はｉ −ａ−８１ＩＶＪ３０３の方のＥｃがフェ
ルミレベルから遠くキャリアが少ないために導１１！！
状態にはならない。ここでゲート電極３０５に正電圧（
Ｖｇ＞ｏ）を印加するとｂ）に示す様にバンドが曲って
ｎ型チャネルを形成し、ドレイン−ソース電極間は導通
するが、この時のチャネルのキャリア密度、チャネル幅
とも従来に比べて大きく、ドレイン、ソース電極間の電
流も大きくなる。
バンド図を用いて説明する。第３図（ａｌはゲート電極
に電圧を印加していない（Ｖｇ＝０）時のゲート電極３
０５．ゲート絶縁層３０４．ｎ”−ａ−８Ａ層３０７
、 ｉ −ａ−８Ａ層３０３のバンド図を模式的に示し
ている。本実施例ではキャリア密度の高いｎ＋−ａ−８
Ａ層３０７があるため、ゲート絶縁膜３０４と１−ａ−
８ｉ １９４３０３の間の伝４帯（Ｅｃ）は既にフェル
ミレベルの近くにある。しかしドレイン電極とソース電
極の間はｉ −ａ−８１ＩＶＪ３０３の方のＥｃがフェ
ルミレベルから遠くキャリアが少ないために導１１！！
状態にはならない。ここでゲート電極３０５に正電圧（
Ｖｇ＞ｏ）を印加するとｂ）に示す様にバンドが曲って
ｎ型チャネルを形成し、ドレイン−ソース電極間は導通
するが、この時のチャネルのキャリア密度、チャネル幅
とも従来に比べて大きく、ドレイン、ソース電極間の電
流も大きくなる。
第５図にドレイン電極１０１に電圧ｖＤをＩＯＶ印加し
ゲート電極１０５に印加する電圧Ｖｇｅパラメータとし
て測定したソース電極とドレイン電極間に流れる電流ｌ
５−Ｄの特性を本発明及び従来技術のものについて示す
。本発明におけるｌ５−Ｄ −Ｖｇ特性は従来のものに
比べて明らかにＩ Ｓ−Ｄが増大している。
ゲート電極１０５に印加する電圧Ｖｇｅパラメータとし
て測定したソース電極とドレイン電極間に流れる電流ｌ
５−Ｄの特性を本発明及び従来技術のものについて示す
。本発明におけるｌ５−Ｄ −Ｖｇ特性は従来のものに
比べて明らかにＩ Ｓ−Ｄが増大している。
本発明の第２の実施例として、第１図の計−ａ−８ｉ１
０７および１０８を、ボロンをドープしたｐ型ドーピン
グアモルファスシリコン（ｐ”−ａ−８ｉ ） ｋ用い
たものに変えたものがある。この実施例ではキャリアが
ホールであり、ゲート電極１０５に印加する電圧Ｖｇを
負電圧とすることが出来る利点がある。
０７および１０８を、ボロンをドープしたｐ型ドーピン
グアモルファスシリコン（ｐ”−ａ−８ｉ ） ｋ用い
たものに変えたものがある。この実施例ではキャリアが
ホールであり、ゲート電極１０５に印加する電圧Ｖｇを
負電圧とすることが出来る利点がある。
以上説明した様に本発明は、１−ａ−８ｉ層とゲート絶
縁層の間にキャリア密度の高いｎ＋−ａ−８ｉ活性層あ
るいはｐ”−ａ−８ｉ活性層をチャネルに応じて設ける
事により、従来に比べ同じゲートバイアス電圧でチャネ
ル電流を増大できる効果がある。
縁層の間にキャリア密度の高いｎ＋−ａ−８ｉ活性層あ
るいはｐ”−ａ−８ｉ活性層をチャネルに応じて設ける
事により、従来に比べ同じゲートバイアス電圧でチャネ
ル電流を増大できる効果がある。
しかも副次的効果としてｎ”−ａ−Ｓｉ層あるいはｐ＋
−ａ−８ｉ層とソース及びドレイン電極の間には高抵抗
である１−ａ−８ｉ層■があるためゲート電極に電圧を
加えないオフ状態での電流レベルが、１−ａ−８ｉ 層
カｆｘ ＜ドーピングアモルファスシリコン活性層だけ
を活性層として持つような公知のデバイスに比べて低く
なるという効果がある。
−ａ−８ｉ層とソース及びドレイン電極の間には高抵抗
である１−ａ−８ｉ層■があるためゲート電極に電圧を
加えないオフ状態での電流レベルが、１−ａ−８ｉ 層
カｆｘ ＜ドーピングアモルファスシリコン活性層だけ
を活性層として持つような公知のデバイスに比べて低く
なるという効果がある。
第１図は本発明の実施例の電界効果トランジスタの構造
を示す模式的縦断面図、第２図は従来の電界効果トラン
ジスタの構造を示す模式的縦断面図、第３図（ａｌ 、
ｔｂｌは本発明の第１の実施レリの電界効果トランジ
スタの動作を説明するためのバンド模式図、第４図（ａ
ｔ 、 （ｂ）は従来の電界効果トランジスタの動作を
説明するだめのバンド模式図、第５図は本発明の電界効
果トランジスタの特性を示す図である。 Ｉｆ）１，２０＋・・・・・・ドレイン電極、１０２
、２０２・・・・・・ソース電極、１０３，２０３，３
０３，４０３・・・−１−ａ−８ｉ層、１０４，２０４
，３０４，４０４−・・・・・ゲート絶縁層、１０５．
２０５．３０５．４０５・・・・・・ゲート電極、１０
６，２０６・・・・・・基板、１０７゜３０７−−１１
”−ａ −８ｉ活性層、１０８ 、２０８−・・・−ｎ
”−ａ−８ｉを用いたオーミック接触層、１０９・・・
・・・電子。 代理人 弁理士 内 原 晋 １０ｆニドしイン１支ネセ ／θ２：ンーＺ電Ａシ 茅 １ 図 ２ン７．！？ ： ７１”−４−５ｉ＠ｍ＊Ｉｊ
：オーミ、７ｙ」）１夛１と／νトギ ２Ｉ！ｆ 業 ３Ｎ （ａ−） （ｂ） 第 ４ 図
を示す模式的縦断面図、第２図は従来の電界効果トラン
ジスタの構造を示す模式的縦断面図、第３図（ａｌ 、
ｔｂｌは本発明の第１の実施レリの電界効果トランジ
スタの動作を説明するためのバンド模式図、第４図（ａ
ｔ 、 （ｂ）は従来の電界効果トランジスタの動作を
説明するだめのバンド模式図、第５図は本発明の電界効
果トランジスタの特性を示す図である。 Ｉｆ）１，２０＋・・・・・・ドレイン電極、１０２
、２０２・・・・・・ソース電極、１０３，２０３，３
０３，４０３・・・−１−ａ−８ｉ層、１０４，２０４
，３０４，４０４−・・・・・ゲート絶縁層、１０５．
２０５．３０５．４０５・・・・・・ゲート電極、１０
６，２０６・・・・・・基板、１０７゜３０７−−１１
”−ａ −８ｉ活性層、１０８ 、２０８−・・・−ｎ
”−ａ−８ｉを用いたオーミック接触層、１０９・・・
・・・電子。 代理人 弁理士 内 原 晋 １０ｆニドしイン１支ネセ ／θ２：ンーＺ電Ａシ 茅 １ 図 ２ン７．！？ ： ７１”−４−５ｉ＠ｍ＊Ｉｊ
：オーミ、７ｙ」）１夛１と／νトギ ２Ｉ！ｆ 業 ３Ｎ （ａ−） （ｂ） 第 ４ 図
Claims (1)
- ゲート電極と、該ゲート電極に接して設けられたゲー
ト絶縁層と、該ゲート絶縁層に接して設けられ、不純物
を含有する第１の半導体層と、該第１の半導体層に接し
て設けられ、不純物を含有していない第２の半導体層と
、該第２の半導体層とオーミック接続し、前記ゲート電
極を中心にして所定の間隔を離して設けられたソース電
極及びドレイン電極とを有する電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365987A JPS63258072A (ja) | 1987-04-15 | 1987-04-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9365987A JPS63258072A (ja) | 1987-04-15 | 1987-04-15 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258072A true JPS63258072A (ja) | 1988-10-25 |
Family
ID=14088519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9365987A Pending JPS63258072A (ja) | 1987-04-15 | 1987-04-15 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258072A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1987-04-15 JP JP9365987A patent/JPS63258072A/ja active Pending
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