JP6169376B2

JP6169376B2 - 電池管理ユニット、保護回路、蓄電装置

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Publication number: JP6169376B2
Application number: JP2013047737A
Authority: JP
Inventors: 小山　潤; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-03-28
Filing date: 2013-03-11
Publication date: 2017-07-26
Anticipated expiration: 2033-03-11
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Description

本発明は、二次電池への充電を制御するための保護回路と、保護回路が用いられた充電装置に関する。さらに、本発明は、保護回路または充電装置に二次電池が設けられた蓄電装置に関する。

リチウムイオン電池などの二次電池は、過充電や過放電が行われるとその寿命が短くなるばかりではなく、内部短絡による発火が引き起こされる。そのため、二次電池の充電を行うための充電装置（または、充電器とも呼ぶ）には、充電制御回路や保護回路などと呼ばれる、過充電または過放電を防ぐための回路が、電源回路と共に搭載されている場合が多い。

上記保護回路は、二次電池の端子間の電圧（端子電圧）を監視することで、二次電池の充電状態を把握する。そして、端子電圧が上限を超えると、二次電池において満充電の状態からさらに充電が行われると判断し、二次電池に供給される電流の経路を遮断させ、二次電池が過充電の状態に陥るのを防ぐ機能を有する。或いは、端子電圧が下限を下回ると、二次電池において残すべき容量を超えて放電が行われると判断し、二次電池から放電される電流の経路を遮断させ、二次電池が過放電の状態に陥るのを防ぐ機能を有する。

ところで、電子機器の性能を評価する上で、低消費電力であることは重要なポイントの一つである。とりわけ、携帯型の電子機器は、消費電力の高さが連続使用時間の短縮化というデメリットに繋がるため、低消費電力化を図ることが強く要求される。二次電池は、携帯電話などの携帯型の電子機器に使用されることが多く、二次電池の充電が行われていないとき、保護回路が動作するのに要する電力は二次電池から賄われる。そのため、保護回路にも低消費電力であることが求められる。

下記の特許文献１には、過充電検出回路が定周期で短時間だけオンとされて過充電検出動作を行うことにより、消費電力が低減される保護回路について記載されている。また、下記の特許文献２には、二次電池の端子間電圧に応じて、過充電制御回路及び過放電検出回路の監視動作間隔を制御することで、消費電力を低減することができる保護回路について記載されている。

特開平８−２３６３９号公報特開２０１１−１７６９４０号公報

しかし、上記特許文献１及び特許文献２の場合、二次電池における端子電圧の測定回数を削減しても、保護回路への電源電圧の供給は連続して行われている。そのため、消費電力に占めるリーク電力の割合は低くなく、保護回路における消費電力の削減の余地がかなり残されていると考えられる。

保護回路は、測定された端子電圧のデータを用いて、二次電池の容量が適切な範囲内に収まっているか否かを判断するプロセッサを有する。保護回路への電源電圧の供給を停止する場合、プロセッサに用いられているフリップフロップやＳＲＡＭなどの緩衝記憶装置は揮発性であるために、上記緩衝記憶装置内のデータを退避させる必要がある。ハードディスクやフラッシュメモリ等の不揮発性を有する外部記憶装置に、上記データを退避させることは可能であるが、上記外部記憶装置から保護回路内の緩衝記憶装置にデータを戻すのには時間を要するため、上記方法は消費電力の低減を目的とした短時間の電源停止には適さない。

上述したような技術的背景のもと、本発明では、消費電力を抑えることができる保護回路、充電装置、または蓄電装置の提供を、課題の一つとする。

本発明の一態様に係る保護回路は、電池管理ユニット（ＢＭＵ：ＢａｔｔｅｒｙＭａｎａｇｅｍｅｎｔＵｎｉｔ）と、電池管理ユニットへの電源電圧の供給を制御するパワースイッチと、パワースイッチの動作を制御するパワーコントローラとを有する。電池管理ユニットは、検出された二次電池の端子電圧の値から、二次電池における充電が要か不要かの判断を行う機能を有する。そして、保護回路における二次電池の端子電圧の検出は間欠的に行われるため、電池管理ユニットにおける上記充電が要か不要かの判断も、端子電圧の検出に付随して、間欠的に行われる。パワーコントローラは、端子電圧が検出された後、次に上記電圧が検出される前に、パワースイッチがオフ（非導通）となるようその動作を制御することで、電池管理ユニットへの電源電圧の供給を停止する機能を有する。

また、本発明の一態様では、電源電圧の供給によりデータの書き込みと読み出しが可能である揮発性の記憶素子と、電源電圧の供給が停止する前に上記揮発性の記憶素子に格納されているデータを退避させることができる記憶素子とを併せ持った緩衝記憶装置を、電池管理ユニットの緩衝記憶装置として用いる。上記構成により、電池管理ユニットへの電源電圧の供給が停止されても、緩衝記憶装置に格納されていたデータが消失されるのを防ぎ、電池管理ユニットへの電源電圧の供給が再開された後でも、上記データの読み出しが可能となる。よって、電池管理ユニットへの電源電圧の供給が停止する前に、外部記憶装置にデータを退避させる必要がないため、保護回路において端子電圧の検出が行われない期間に、電池管理ユニットへの電源電圧の供給を停止することができる。その結果、電池管理ユニットにおいて生じるリーク電力を大幅に削減し、それにより保護回路の消費電力を低減させることができる。

上記緩衝記憶装置が有する揮発性の記憶素子は、出力端子の電位が互いの入力端子に与えられ、なおかつ、入力端子の電位の極性を反転させて出力端子から出力する第１論理素子及び第２論理素子を有する。具体的に、揮発性の記憶素子として、フリップフロップやＳＲＡＭなどを用いることができる。また、上記緩衝記憶装置が有する、データを退避させるための記憶素子には、電源電圧の供給が停止されてもデータを保持することができる、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子や、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどの記憶素子を用いることができる。

特に、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子を用いた場合、電荷の供給によりデータの書き込みを行うので、ＭＲＡＭなどに比べてデータの書き込みに要する電流を１／１００程度に抑えることができる。よって、上記記憶素子を有する緩衝記憶装置を電池管理ユニットに用いることで、保護回路の消費電力をさらに抑えることができる。

具体的に、本発明の一態様に係る保護回路は、二次電池における端子間の電圧を間欠的に検出する検出部と、緩衝記憶装置及びプロセッサを有し、プロセッサにおいて実行される、上記緩衝記憶装置を用いた演算処理により、上記電圧の値から二次電池における充電が要か不要かの判断を行う電池管理ユニットと、二次電池に電流を供給する機能、及び二次電池からの電流を消費する機能を有する上位システムと、二次電池との間を、導通または非導通とするスイッチ回路と、電池管理ユニットにおける上記判断に従い、スイッチ回路における導通または非導通の選択を行うスイッチ制御部と、二次電池から電池管理ユニットへの電源電圧の供給を制御するスイッチと、検出部において上記電圧が検出された後、次に上記電圧が検出される前に、上記スイッチを非導通とすることで、電池管理ユニットへの電源電圧の供給を停止するパワーコントローラと、を有し、上記緩衝記憶装置は、電源電圧の供給によりデータの書き込みと読み出しが可能である揮発性の記憶素子と、電源電圧の供給が停止する前に上記揮発性の記憶素子に格納されているデータを退避させることができる記憶素子と、を有する。

また、本発明の一態様に係る充電装置は、上記保護回路と、上位システムとの間に電源回路を有する。

また、本発明の一態様に係る蓄電装置は、上記保護回路に加えて二次電池を有する。

本発明の一態様では、上記構成により、消費電力を抑えることができる保護回路、充電装置、または蓄電装置を提供することができる。

保護回路及び蓄電装置の構成を示す図。保護回路、充電装置、及び蓄電装置の構成を示す図。保護回路及び蓄電装置の構成を示す図。ＢＭＵ、パワースイッチ、パワーコントローラの構成を示す図。パワーコントローラの構成を示す図。単位記憶回路の回路図。単位記憶回路の動作を示すタイミングチャート。単位記憶回路の回路図。緩衝記憶装置の構成を示す図。単位記憶回路の断面図。電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図１に、本発明の一態様に係る保護回路１００と、蓄電装置１０２の構成を、ブロック図で一例として示す。なお、本明細書に示すブロック図では、構成要素が機能ごとに分類され、互いに独立したブロックとして示されているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。

図１に示す保護回路１００は、検出部１０３、ＢＭＵ（電池管理ユニット）１０４、スイッチ回路１０５、スイッチ制御部１０６、パワースイッチ１０７、及びパワーコントローラ１０８を有する。蓄電装置１０２は、保護回路１００に二次電池１０１が付加された構成を有する。

二次電池１０１として、例えば、鉛蓄電池、ニッケルカドミウム電池、ニッケル水素電池、リチウムイオン電池等を用いることができる。

検出部１０３は、二次電池１０１が有する端子電圧を検出する機能を有する。さらに、検出部１０３は、充電時において二次電池１０１に供給される電流（充電電流）を検出する機能を、有していても良い。

ＢＭＵ１０４は、検出部１０３において検出された端子電圧の値や充電電流の値などの検出値を用いて、二次電池１０１における充電が要か不要かの判断を行う機能を有する。

具体的に、ＢＭＵ１０４はプロセッサ１０９と、レジスタやキャッシュなどの緩衝記憶装置１１１とを有する。プロセッサ１０９は、制御装置及び演算装置としての機能を有する。具体的にプロセッサ１０９は、入力された命令をデコードし、実行する機能と、四則演算、論理演算などの各種演算処理を行う機能とを有する。

緩衝記憶装置１１１の１つであるレジスタは、プロセッサ１０９において行われる演算処理の途中で得られたデータ、プロセッサ１０９において行われた演算処理の結果得られたデータ、プロセッサ１０９において次に実行される命令のデータやそのアドレスなどを記憶する機能を有する。緩衝記憶装置１１１の１つであるキャッシュは、使用頻度の高いデータを一時的に記憶しておく機能を有する。

よって、検出部１０３において得られた検出値を用いて、プロセッサ１０９において各種の演算処理が行われることで、ＢＭＵ１０４は、二次電池１０１における充電が要か不要かの判断を行うことができる。

なお、充電が要か不要かの判断の方法は、二次電池１０１の種類によって異ならせることができる。例えば、二次電池１０１として、ニッケルカドミウム電池やニッケル水素電池が用いられている場合、充電開始から、二次電池１０１が満充電の状態となる前までは、端子電圧は上昇を続けるが、満充電の状態を過ぎると端子電圧は下降を始める。よって、二次電池１０１にニッケルカドミウム電池やニッケル水素電池が用いられている場合は、端子電圧の最高値からある規定された電圧だけ下降した時点で、満充電の状態になって充電が不要になったことを、ＢＭＵ１０４において判断することができる。

なお、充電時における二次電池１０１の端子電圧は、保護回路１００の内部インピーダンスにより、二次電池１０１に保護回路１００が接続されていないときの端子電圧よりも高くなる傾向にある。そのため、上記内部インピーダンスが高い場合は特に、充電時の端子電圧だけでは満充電であるか否かを、ＢＭＵ１０４にて判断するのが難しい。充電電流を検出する機能を検出部１０３が有している場合、満充電に近づくに連れて充電電流は減少するので、端子電圧だけで満充電であるか否かの判断が難しくても、充電電流が規定の値に達した時点で満充電の状態であると、ＢＭＵ１０４において正確に判断することができる。

スイッチ回路１０５は、二次電池１０１に電流を供給する機能、及び二次電池１０１からの電流を消費する機能を有する上位システム１１２と、二次電池１０１との間を、導通または非導通とする機能を有する。スイッチ制御部１０６は、ＢＭＵ１０４において行われた、二次電池１０１における充電が要か不要かの判断に従い、スイッチ回路１０５における導通または非導通の選択を行う機能を有する。

スイッチ制御部１０６によりスイッチ回路１０５がオン（導通）となるよう制御されることで、上位システム１１２と二次電池１０１は接続される。そして、二次電池１０１に上位システム１１２を介して外部電源１１３から電流が供給されることで、二次電池１０１の充電が行われる。二次電池１０１からの電流が上位システム１１２に供給されることで、二次電池１０１の放電が行われる。また、スイッチ制御部１０６によりスイッチ回路１０５がオフ（非導通）となるよう制御されることで、上位システム１１２と二次電池１０１は電気的に分離する。

なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、抵抗、ダイオード、トランジスタ、容量素子などの回路素子を介して間接的に接続している状態も、その範疇に含む。

パワースイッチ１０７は、二次電池１０１からＢＭＵ１０４への電源電圧の供給を制御する機能を有する。パワースイッチ１０７は、単数または複数のスイッチを有する。パワースイッチ１０７が複数のスイッチを有する場合、複数のスイッチは、ＢＭＵ１０４が有するプロセッサ１０９、緩衝記憶装置１１１などの各構成要素への電源電圧の供給をそれぞれ制御することができる。具体的に、複数のスイッチのいずれかのスイッチがオンである場合、上記スイッチを介して対応する構成要素への電源電圧の供給が行われる。また、複数のスイッチのいずれかのスイッチがオフである場合、上記スイッチにより対応する構成要素への電源電圧の供給が停止される。

なお、複数のスイッチのそれぞれにより電源電圧の供給が制御される構成要素は、ＢＭＵ１０４が有する、プロセッサ１０９及び緩衝記憶装置１１１以外の構成要素であっても良い。或いは、複数のスイッチにより、プロセッサ１０９に含まれる各種の構成要素、或いは緩衝記憶装置１１１に含まれる各種の構成要素への、電源電圧の供給がそれぞれ制御されても良い。

パワーコントローラ１０８は、パワースイッチ１０７の動作を制御することで、ＢＭＵ１０４が有する各構成要素への、電源電圧の供給を管理する機能を有する。具体的には、パワースイッチ１０７のうち、電源電圧の供給を行う構成要素に対応するスイッチをオンにするための命令を、パワースイッチ１０７に送る。また、パワースイッチ１０７のうち、電源電圧の供給を停止する構成要素に対応するスイッチを、オフにするための命令を、パワースイッチ１０７に送る。

なお、検出部１０３における、二次電池１０１の検出値の取得は間欠的に行われるため、ＢＭＵ１０４では、二次電池１０１における充電が要か不要かの判断も、検出値の取得に付随して、間欠的に行われる。よって、ＢＭＵ１０４は、上記判断が行われていない期間において、待機状態にあると言える。そこで、本発明の一態様において、パワーコントローラ１０８は、検出部１０３において検出値が取得された後、或いはＢＭＵ１０４において上記充電が要か不要かの判断が終了した後、次に上記検出値が取得される前、或いは次にＢＭＵ１０４において上記充電が要か不要かの判断が行われる前に、パワースイッチ１０７がオフになるよう制御することで、ＢＭＵ１０４への電源電圧の供給を停止する。

本発明の一態様では、上記構成により、待機状態の時にＢＭＵ１０４において生じるリーク電力を、大幅に削減することができ、それにより保護回路１００の消費電力を低減させることができる。

例えば、図１に示す保護回路１００において、ＢＭＵ１０４が１秒おきに二次電池１０１における充電が要か不要かの判断を行うために０．０１秒間動作し、且つ、上記０．０１秒間にスイッチ回路１０５の動作の切り替えが完了する場合、ＢＭＵ１０４は残りの０．９９秒間において待機状態となる。よって、上記０．９９秒間にＢＭＵ１０４への電源電圧の供給を停止することで、保護回路１００の消費電力を削減することができる。

なお、パワーコントローラ１０８は、保護回路１００が有する、ＢＭＵ１０４以外への電源電圧の供給を制御する機能を有していても良い。

なお、ＢＭＵ１０４では短い期間内に電源の遮断が行われるので、キャッシュまたはレジスタとして用いる緩衝記憶装置１１１には、電源が遮断されてもデータの保持が可能であることのみならず、動作の高速性が要求される。不揮発性の記憶装置であるフラッシュメモリは、上記高速性を満たせず、またデータの書き換え回数が、キャッシュまたはレジスタとして用いるのには不十分である。そこで、本発明の一態様に係る保護回路１００では、電源電圧の供給によりデータの書き込みと読み出しが可能である揮発性の記憶素子と、電源電圧の供給が停止する前に上記揮発性の記憶素子に格納されているデータを退避させることができ、フラッシュメモリよりも高速動作が可能で、なおかつ書き換え回数が多く、電源が遮断されてもデータの保持が可能である記憶素子とを併せ持った緩衝記憶装置１１１を用いる。

上記構成を有する緩衝記憶装置１１１を用いることで、ＢＭＵ１０４への電源電圧の供給が停止されても、緩衝記憶装置１１１に格納されていたデータが消失されるのを防ぎ、ＢＭＵ１０４への電源電圧の供給が再開された後でも、上記データの読み出しが可能となる。よって、ＢＭＵ１０４への電源電圧の供給が停止される前に、外部記憶装置にデータを退避させる必要がないため、保護回路１００において端子電圧の検出が行われない期間が、６０秒のように長い期間であっても、ミリ秒程度の短い期間であっても、ＢＭＵ１０４への電源電圧の供給を停止することができる。その結果、ＢＭＵ１０４において生じるリーク電力を大幅に削減し、それにより保護回路１００の消費電力を低減させることができる。

具体的に、上記緩衝記憶装置１１１が有する揮発性の記憶素子は、出力端子の電位が互いの入力端子に与えられ、なおかつ、入力端子の電位の極性を反転させて出力端子から出力する２つの論理素子を有する。例えば、揮発性の記憶素子として、フリップフロップやＳＲＡＭなどを用いることができる。また、上記緩衝記憶装置１１１が有する記憶素子には、電源電圧の供給が停止されてもデータを保持することができる、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される記憶素子や、ＭＲＡＭ、ＲｅＲＡＭ、ＦｅＲＡＭなどの記憶素子を用いることができる。

次いで、図１に示す保護回路１００を用いた充電装置の構成を、図２に一例としてブロック図で示す。図２に示す充電装置１１５は、図１に示した保護回路１００と上位システム１１２の間に、電源回路１１４を有する。また、図２に示す蓄電装置１０２は、充電装置１１５と、二次電池１０１とを有する。

電源回路１１４は、二次電池１０１から出力される電源電圧の値を調整し、上位システム１１２に与える機能を有する。或いは、電源回路１１４は、外部電源１１３から上位システム１１２を介して充電装置１１５に供給される電源電圧の値を調整し、保護回路１００を介して二次電池１０１に与える機能を有する。

上位システム１１２と、保護回路１００または蓄電装置１０２とが組み合わされることで、電子機器が構成される。

次いで、図１に示した保護回路１００及び蓄電装置１０２の、より具体的な構成の一例について説明する。

図３に、本発明の一態様に係る保護回路１００及び蓄電装置１０２の構成を一例として示す。図３に示す保護回路１００は、図１に示す保護回路１００と同様に、検出部１０３、ＢＭＵ１０４、スイッチ回路１０５、スイッチ制御部１０６、パワースイッチ１０７、及びパワーコントローラ１０８を有する。

そして、図３に示す蓄電装置１０２は、３つの直列に接続された二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃが保護回路１００に付加された構成を有する。なお、蓄電装置１０２が有する二次電池の数は、単数であっても良いし、３以外の複数であっても良い。

また、図３に示す保護回路１００では、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃの端子電圧をそれぞれ検出する機能を有する電圧検出部１１６と、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃに流れる充電電流を検出する機能を有する電流検出部１１７とを、検出部１０３が有する。

また、図３に示す保護回路１００では、ＢＭＵ１０４が、プロセッサ１０９及び緩衝記憶装置１１１に加え、記憶装置１１０、ＩＦ（インターフェース）１１８、ＡＤＣ（アナログデジタル変換回路）１１９、及びＡＤＣ１２０を有する。

記憶装置１１０には、電圧検出部１１６において検出された端子電圧の値や、電流検出部１１７において検出された充電電流の値などの検出値と、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃのそれぞれにおける充電の要または不要とが関連づけられた、データの集合体であるデータベースが、格納されている。さらに、記憶装置１１０には、プロセッサ１０９の演算処理に用いられる各種データや、プロセッサ１０９において実行される命令などが記憶されている。

よって、検出部１０３において得られた検出値と、データベースに格納されているデータとを用いて、プロセッサ１０９において各種の演算処理が行われることで、ＢＭＵ１０４は、二次電池１０１における充電が要か不要かの判断を行うことができる。

ＩＦ１１８は、上位システム１１２とプロセッサ１０９の間において信号の授受を行う際に、信号のフォーマットを変換する機能を有する。ＢＭＵ１０４は、上位システム１１２からの信号に含まれる命令に従って、検出部１０３において取得された検出値を用い、充電が要か不要かの判断を行うようにしても良い。或いは、ＢＭＵ１０４は、上位システム１１２からの信号に含まれる命令に従って、過充電或いは過放電にならない限りにおいて、充電が要か不要かの判断に従わずに、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃにおける充電を開始或いは終了させるようにしても良い。また、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃにおける充電の終了或いは開始を、ＢＭＵ１０４から上位システム１１２に信号で通知しても良い。

また、図３に示す保護回路１００では、スイッチ回路１０５が、スイッチ１２１及びスイッチ１２２と、ダイオード１２３及びダイオード１２４とを有する。スイッチ１２１とスイッチ１２２とは、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃと、上位システム１１２との間に存在する電流の経路において、直列に接続されている。ダイオード１２３はスイッチ１２１と並列に接続されており、ダイオード１２４はスイッチ１２２と並列に接続されている。よって、ダイオード１２３とダイオード１２４とは、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃと、上位システム１１２との間に存在する電流の経路において、直列に接続されている。ただし、ダイオード１２３とダイオード１２４とは、順方向に流れる電流の向きが互いに逆になるように、直列に接続されているものとする。

上記構成により、スイッチ回路１０５では、スイッチ制御部１０６によりスイッチ１２１がオン、スイッチ１２２がオフになるように制御された場合、スイッチ１２１及びダイオード１２４を介して、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃから上位システム１１２に向かって電流が流れる。そのため、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃは放電する。また、スイッチ回路１０５では、スイッチ制御部１０６によりスイッチ１２１がオフ、スイッチ１２２がオンになるように制御された場合、スイッチ１２２及びダイオード１２３を介して、上位システム１１２から二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃに向かって電流が流れる。そのため、二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃは充電される。

次いで、図３に示したパワースイッチ１０７のより具体的な構成の一例を、図４に示す。図４では、図３に示した保護回路１００のうち、ＢＭＵ１０４、パワースイッチ１０７、パワーコントローラ１０８のみを図示している。

図４に示すパワースイッチ１０７は、スイッチ１０７ａ乃至スイッチ１０７ｆを有する。なお、パワースイッチ１０７が有するスイッチの数は、上述したように単数であっても良いし、６以外の複数であっても良い。

配線１２５及び配線１２６は、図３に示した二次電池１０１ａ、二次電池１０１ｂ、及び二次電池１０１ｃと、上位システム１１２との間に流れる電流の経路としての機能を有する。そして、配線１２５及び配線１２６のうち、一方にはハイレベルの電位が与えられ、他方にはローレベルの電位が与えられる。

図４では、スイッチ１０７ａ乃至スイッチ１０７ｆが、ＢＭＵ１０４への配線１２５の電位の供給を、制御する機能を有する。配線１２６の電位は、スイッチ１０７ａ乃至スイッチ１０７ｆのオンまたはオフに関わらず、ＢＭＵ１０４に供給される。

なお、本発明の一態様に係る保護回路１００は、スイッチ１０７ａ乃至スイッチ１０７ｆが、ＢＭＵ１０４への配線１２６の電位の供給を、制御する機能を有し、配線１２５の電位が、スイッチ１０７ａ乃至スイッチ１０７ｆのオンまたはオフに関わらず、ＢＭＵ１０４に供給される構成を有していても良い。或いは、本発明の一態様に係る保護回路１００は、ＢＭＵ１０４への配線１２５の電位の供給を制御するパワースイッチと、ＢＭＵ１０４への配線１２６の電位の供給を制御するパワースイッチとを、併せ持っていても良い。

図４では、スイッチ１０７ａがオンになることで、配線１２５の電位と配線１２６の電位差が、電源電圧としてＡＤＣ１２０に供給される。スイッチ１０７ｂがオンになることで、配線１２５の電位と配線１２６の電位差が、電源電圧としてＡＤＣ１１９に供給される。スイッチ１０７ｃがオンになることで、配線１２５の電位と配線１２６の電位差が、電源電圧としてプロセッサ１０９に供給される。スイッチ１０７ｄがオンになることで、配線１２５の電位と配線１２６の電位差が、電源電圧としてＩＦ１１８に供給される。スイッチ１０７ｅがオンになることで、配線１２５の電位と配線１２６の電位差が、電源電圧として記憶装置１１０に供給される。スイッチ１０７ｆがオンになることで、配線１２５の電位と配線１２６の電位差が、電源電圧として緩衝記憶装置１１１に供給される。

そして、上述したように、本発明の一態様においてパワーコントローラ１０８は、検出部１０３において検出値が取得された後、或いはＢＭＵ１０４において上記充電が要か不要かの判断が終了した後、次に上記検出値が取得される前、或いは次にＢＭＵ１０４において上記充電が要か不要かの判断が行われる前に、パワースイッチ１０７がオフになるよう制御することで、ＢＭＵ１０４への電源電圧の供給を停止する。ただし、パワースイッチ１０７をオフにする際、スイッチ１０７ａ乃至スイッチ１０７ｆの全てをオフにする必要はなく、少なくとも１つをオフにすることでも、本発明の一態様による消費電力低減の効果は得られる。また、スイッチ１０７ａ乃至スイッチ１０７ｆは、少なくとも１つのスイッチが他のスイッチと、オフになるタイミングとオンになるタイミングとが異なっていても良い。

図４に示すように、複数のスイッチをパワースイッチに設け、ＢＭＵ１０４が有する構成要素ごとに、待機状態である期間において電源電圧の供給を停止することで、ＢＭＵ１０４全体への電源電圧の供給を一のスイッチで制御する場合に比べて、ＢＭＵ１０４において生じるリーク電力を、より削減することができる。そして、それにより、保護回路１００の消費電力を低減させることができる。

（実施の形態２）
次いで、本発明の一態様において、図１に示した緩衝記憶装置１１１の構成の一例について説明する。本発明の一態様において、緩衝記憶装置１１１は、揮発性の記憶素子と、電源電圧の供給が停止した後、６０秒のように長い期間であっても、ミリ秒程度の短い期間であっても、データを保持することができる記憶素子とを併せ持った単位記憶回路を、複数有する。図６に、単位記憶回路２００の回路図の一例を示す。

単位記憶回路２００は、第１記憶素子２０１と、第２記憶素子２０２と、スイッチ２０３と、スイッチ２０４と、スイッチ２０５と、入力された信号の極性を反転させて出力する論理素子２０６と、容量素子２０７と、を有する。第１記憶素子２０１は、電源電圧が供給されている期間のみデータを保持する揮発性の記憶素子に相当する。第２記憶素子２０２は、電源電圧の供給が停止した後もデータを保持することができる記憶素子に相当する。第２記憶素子２０２は、記憶部に相当する容量素子２０８及びトランジスタ２１０と、記憶部における電荷の供給、保持、放出を制御するトランジスタ２０９と、を有する。

なお、単位記憶回路２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。

トランジスタ２０９は、オフ電流が著しく小さいことが望ましい。トランジスタ２０９のオフ電流が小さいことで、記憶部からリークする電荷の量を小さく抑えることができるので、第２記憶素子２０２においてデータが保持される期間を長く確保することができる。バンドギャップが広く、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された半導体をチャネル形成領域に含むトランジスタは、オフ電流が著しく小さいので、トランジスタ２０９として用いるのに望ましい。

図６では、スイッチ２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ２１３を用いて構成され、スイッチ２０４は、一導電型とは異なる導電型（例えば、ｐチャネル型）のトランジスタ２１４を用いて構成した例を示す。

スイッチ２０３の第１の端子は、トランジスタ２１３のソース端子またはドレイン端子の一方に対応し、スイッチ２０３の第２の端子はトランジスタ２１３のソース端子またはドレイン端子の他方に対応し、スイッチ２０３はトランジスタ２１３のゲート電極に入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ２１３のオンまたはオフ）が選択される。

なお、トランジスタのソース端子とは、活性層の一部であるソース領域、或いは活性層に接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。

また、トランジスタが有するソース端子とドレイン端子は、トランジスタのチャネル型及びソース端子とドレイン端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低い電位が与えられる方がソース端子と呼ばれ、高い電位が与えられる方がドレイン端子と呼ばれる。また、ｐチャネル型のトランジスタでは、ソース端子とドレイン端子のうち、低い電位が与えられる方がドレイン端子と呼ばれ、高い電位が与えられる方がソース端子と呼ばれる。本明細書では、便宜上、ソース端子とドレイン端子とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース端子とドレイン端子の呼び方が入れ替わる。

スイッチ２０４の第１の端子はトランジスタ２１４のソース端子またはドレイン端子の一方に対応し、スイッチ２０４の第２の端子はトランジスタ２１４のソース端子またはドレイン端子の他方に対応し、スイッチ２０４はトランジスタ２１４のゲート電極に入力される制御信号Ｓ２によって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ２１４のオンまたはオフ）が選択される。

トランジスタ２０９のソース端子またはドレイン端子の一方は、容量素子２０８の一対の電極のうちの一方、及びトランジスタ２１０のゲート電極と接続される。トランジスタ２１０のゲート電極をノードＭ２とする。

トランジスタ２１０のソース端子またはドレイン端子の一方は、電位Ｖ１が与えられる配線に接続され、他方は、スイッチ２０３の第１の端子と接続される。スイッチ２０３の第２の端子はスイッチ２０４の第１の端子と接続される。スイッチ２０４の第２の端子は電位Ｖ２が与えられる配線と接続される。スイッチ２０３の第２の端子と、スイッチ２０４の第１の端子と、論理素子２０６の入力端子と、容量素子２０７の一対の電極のうちの一方とは、接続される。スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子を、ノードＭ１とする。

容量素子２０７の一対の電極のうちの他方は、一定の電位が与えられる構成とすることができる。例えば、ローレベルの電位（接地電位等）またはハイレベルの電位が与えられる構成とすることができる。容量素子２０７の一対の電極のうちの他方は、電位Ｖ１が与えられる配線と接続されていてもよい。容量素子２０８の一対の電極のうちの他方は、一定の電位が与えられる構成とすることができる。例えば、ローレベルの電位（接地電位等）またはハイレベルの電位が与えられる構成とすることができる。容量素子２０８の一対の電極のうちの他方は、電位Ｖ１が与えられる配線と接続されていてもよい。図６では、容量素子２０７の一対の電極のうちの他方、及び容量素子２０８の一対の電極のうちの他方が、電位Ｖ１が与えられる配線と接続されている例を示す。

なお、容量素子２０７は、寄生容量等を積極的に利用することによって省略することも可能である。容量素子２０８は、トランジスタ２１０のゲート容量等を積極的に利用することによって省略することも可能である。なお、ゲート容量とは、ゲート電極と活性層の間に形成される容量に相当する。

トランジスタ２０９のゲート電極には、制御信号Ｓ１が入力される。スイッチ２０３及びスイッチ２０４は、制御信号Ｓ１とは異なる制御信号Ｓ２によって第１の端子と第２の端子の間の導通または非導通が選択され、一方のスイッチの第１の端子と第２の端子の間が導通のとき他方のスイッチの第１の端子と第２の端子の間は非導通の状態となる。スイッチ２０５は、制御信号Ｓ１及び制御信号Ｓ２とは異なる制御信号Ｓ３によって第１の端子と第２の端子の間の導通または非導通を選択される。

トランジスタ２０９のソース端子またはドレイン端子の他方には、第１記憶素子２０１に保持されたデータに対応する信号が入力される。図６では、第１記憶素子２０１の出力端子ＯＵＴから出力された信号が、トランジスタ２０９のソース端子またはドレイン端子の他方に入力される例を示した。スイッチ２０３の第２の端子から出力される信号は、論理素子２０６によってその極性が反転された反転信号となり、制御信号Ｓ３によって第１の端子と第２の端子間が導通の状態となったスイッチ２０５を介して第１記憶素子２０１に入力される。

なお、図６では、スイッチ２０３の第２の端子から出力される信号は、論理素子２０６及びスイッチ２０５を介して第１記憶素子２０１の入力端子（図６中、ＩＮと記載）に入力する例を示したが、本発明の一態様はこの構成に限定されない。スイッチ２０３の第２の端子から出力される信号が、極性を反転させられることなく、第１記憶素子２０１に入力されてもよい。例えば、第１記憶素子２０１内に、入力端子から入力された信号の極性が反転した信号が保持されるノードが存在する場合に、スイッチ２０３の第２の端子から出力される信号を当該ノードに入力することができる。

図６において、電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として単位記憶回路２００に供給されている。第１記憶素子２０１には電位Ｖ１と電位Ｖ２の電位差に相当する電圧が、電源電圧として供給される。第１記憶素子２０１に電源電圧が供給されない期間では、電位Ｖ１と電位Ｖ２をほぼ等電位とする。

なお、スイッチ２０５は、トランジスタを用いて構成することができる。当該トランジスタはｎチャネル型トランジスタであってもよいし、ｐチャネル型トランジスタであってもよい。また、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせて用いてもよい。例えば、スイッチ２０５として、アナログスイッチを用いることができる。

図６において、トランジスタ２０９は、酸化物半導体を含む半導体膜を挟んで上下に２つのゲート電極を有するトランジスタとすることもできる。一方のゲート電極に制御信号Ｓ１を入力し、他方のゲート電極には、制御信号Ｓ４を入力することができる。制御信号Ｓ４は、一定の電位の信号であってもよい。一定の電位は、電位Ｖ１や電位Ｖ２であってもよい。なお、半導体膜を挟んで上下に設けられた２つのゲート電極を接続し、制御信号Ｓ１を入力してもよい。トランジスタ２０９の他方のゲート電極に入力される信号によって、トランジスタ２０９の閾値電圧を制御することができる。閾値電圧を制御することで、トランジスタ２０９のオフ電流を更に低減することもできる。

図６において、単位記憶回路２００に用いられるトランジスタのうち、トランジスタ２０９以外のトランジスタは、チャネル形成領域に含まれる半導体は、酸化物半導体などのバンドギャップの広い半導体以外の半導体であっても良い。例えば、トランジスタ２０９以外のトランジスタは、シリコンを含む半導体膜またはシリコン基板に、チャネル形成領域が形成されていても良い。

また、図６では、トランジスタ２０９がシングルゲート構造である場合を例示しているが、トランジスタ２０９は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。

図６における第１記憶素子２０１は、第１の論理素子及び第２の論理素子を有する。そして、第１の論理素子の入力端子は第２の論理素子の出力端子と接続され、第２の論理素子の入力端子は第１の論理素子の出力端子と接続された構成を有する。第１の論理素子及び第２の論理素子は、それぞれ電源電圧が供給されている期間のみ、入力された信号に対応する信号を出力する。

また、第１の論理素子または／及び第２の論理素子としては、例えばインバータやクロックドインバータ等を用いることができる。

次いで、図６に示す単位記憶回路２００の駆動方法について、図７のタイミングチャートを用いて説明する。

図７のタイミングチャートにおいて、２２０は第１記憶素子２０１に保持されているデータを示し、Ｓ１は制御信号Ｓ１の電位を示し、Ｓ２は制御信号Ｓ２の電位を示し、Ｓ３は制御信号Ｓ３の電位を示し、Ｖ１は電位Ｖ１を示し、Ｖ２は電位Ｖ２を示す。電源電圧が単位記憶回路２００に供給されていない場合、電位Ｖ１と電位Ｖ２の電位差Ｖは、ほぼ０となる。Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。

なお、以下に示す駆動方法では、図６に示した構成において、スイッチ２０３をｎチャネル型トランジスタとし、スイッチ２０４をｐチャネル型トランジスタとして、制御信号Ｓ２の電位がハイレベルの場合に、スイッチ２０３の第１の端子と第２の端子の間が導通の状態となり、且つスイッチ２０４の第１の端子と第２の端子の間が非導通の状態となり、制御信号Ｓ２の電位がローレベルの場合に、スイッチ２０３の第１の端子と第２の端子の間が非導通の状態となり、且つスイッチ２０４の第１の端子と第２の端子の間が導通の状態となる例を示す。また、スイッチ２０５は、制御信号Ｓ３の電位がハイレベルの場合に第１の端子と第２の端子の間が導通の状態となり、制御信号Ｓ３の電位がローレベルの場合に第１の端子と第２の端子の間が非導通の状態となる例を示す。また、トランジスタ２０９をｎチャネル型トランジスタとして、制御信号Ｓ１の電位がハイレベルの場合に、トランジスタ２０９がオンとなり、制御信号Ｓ１の電位がローレベルの場合に、トランジスタ２０９がオフとなる例を示す。

しかしながら、以下の説明における、スイッチ２０３、スイッチ２０４、スイッチ２０５、トランジスタ２０９の状態が同じとなるように、各制御信号の電位を定めることもできる。

また、電位Ｖ１をローレベルの電位ＶＳＳとし、電位Ｖ２をハイレベルの電位ＶＤＤと電位ＶＳＳとで切り替える場合の例を示す。電位ＶＳＳは、例えば接地電位とすれば良い。なお、本発明の一態様では、上記構成に限定されず、電位Ｖ２を電位ＶＳＳとし、電位Ｖ１を電位ＶＤＤと電位ＶＳＳとで切り替えてもよい。

（通常動作）
図７の、期間１の動作について説明する。期間１では、電源電圧が単位記憶回路２００に供給されている。期間１において、電位Ｖ２は電位ＶＤＤである。単位記憶回路２００へ電源電圧が供給されている間は、第１記憶素子２０１がデータ（図７中、ｄａｔａＸと表記）を保持する。この際、制御信号Ｓ３の電位をローレベルとして、スイッチ２０５の第１の端子と第２の端子の間は非導通の状態とする。なお、スイッチ２０３及びスイッチ２０４の第１の端子と第２の端子の間の状態（導通、非導通）はどちらの状態であってもよい。即ち、制御信号Ｓ２の電位は、ハイレベルであってもローレベルであってもよい（図７中、Ａと表記）。また、トランジスタ２０９の状態（オン、オフ）はどちらの状態であってもよい。即ち、制御信号Ｓ１の電位は、ハイレベルであってもローレベルであってもよい（図７中、Ａと表記）。期間１において、ノードＭ１の電位は、ハイレベルであってもローレベルであってもよい（図７中、Ａと表記）。期間１において、ノードＭ２の電位は、ハイレベルであってもローレベルであってもよい（図７中、Ａと表記）。期間１の動作を通常動作と呼ぶ。

（電源電圧供給停止前の動作）
図７の、期間２の動作について説明する。単位記憶回路２００への電源電圧の供給を停止する前に、制御信号Ｓ１の電位をハイレベルとして、トランジスタ２０９をオンとする。上記動作により、第１記憶素子２０１に保持されたデータ（ｄａｔａＸ）に対応する信号が、トランジスタ２０９を介してトランジスタ２１０のゲート電極に入力される。トランジスタ２１０のゲート電極に入力された信号は、容量素子２０８またはトランジスタ２１０のゲート容量によって保持される。よって、ノードＭ２の電位は、第１記憶素子２０１に保持されたデータに対応する信号電位（図７中、ＶＸと表記）となる。その後、制御信号Ｓ１の電位をローレベルとしてトランジスタ２０９をオフとする。上記動作により、第１記憶素子２０１に保持されたデータに対応する信号が第２記憶素子２０２に保持される。期間２の間も、制御信号Ｓ３によって、スイッチ２０５の第１の端子と第２の端子の間は非導通の状態となる。スイッチ２０３及びスイッチ２０４の第１の端子と第２の端子の間の状態（導通、非導通）はどちらであってもよい。即ち、制御信号Ｓ２の電位はハイレベルであってもローレベルであってもよい（図７中、Ａと表記）。期間２において、ノードＭ１はハイレベルであってもローレベルであってもよい（図７中、Ａと表記）。期間２の動作を電源電圧供給停止前の動作と呼ぶ。

図７の、期間３の動作について説明する。電源電圧供給停止前の動作を行った後、期間３のはじめに、電位Ｖ２を電位ＶＳＳとし、単位記憶回路２００への電源電圧の供給を停止する。電源電圧の供給が停止すると、第１記憶素子２０１に保持されていたデータ（ｄａｔａＸ）は消失する。しかし、単位記憶回路２００への電源電圧の供給が停止した後においても、容量素子２０８またはトランジスタ２１０のゲート容量によって、第１記憶素子２０１に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）が、ノードＭ２に保持される。トランジスタ２０９はオフ電流が極めて小さいため、容量素子２０８またはトランジスタ２１０のゲート容量によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つことができる。よって、単位記憶回路２００は、電源電圧の供給が停止した後も、データ（ｄａｔａＸ）を保持する。期間３は、単位記憶回路２００への電源電圧の供給が停止している期間に対応する。

（電源電圧供給再開の動作）
図７の、期間４の動作について説明する。電位Ｖ２を電位ＶＤＤにすることで、単位記憶回路２００への電源電圧の供給を再開した後、制御信号Ｓ２の電位をローレベルとして、スイッチ２０４の第１の端子と第２の端子の間を導通の状態とし、スイッチ２０３の第１の端子と第２の端子の間を非導通の状態とする。この際、制御信号Ｓ１の電位はローレベルであり、トランジスタ２０９はオフのままである。また、制御信号Ｓ３の電位はローレベルであり、スイッチ２０５の第１の端子と第２の端子の間は非導通である。よって、スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子（ノードＭ１）に、一定の電位である電位ＶＤＤを与える（以下、プリチャージ動作と呼ぶ）ことができる。ノードＭ１の電位は、容量素子２０７によって保持される。

上記プリチャージ動作の後、期間５において、制御信号Ｓ２の電位をハイレベルとすることによって、スイッチ２０３の第１の端子と第２の端子の間を導通の状態とし、スイッチ２０４の第１の端子と第２の端子の間を非導通の状態とする。この際、制御信号Ｓ１の電位はローレベルのままであり、トランジスタ２０９はオフのままである。また、制御信号Ｓ３の電位はローレベルであり、スイッチ２０５の第１の端子と第２の端子の間は非導通である。そして、容量素子２０８またはトランジスタ２１０のゲート容量に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ２１０のオンまたはオフが選択されることで、スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子（ノードＭ１）の電位が定まる。具体的に、トランジスタ２１０がオンの場合、ノードＭ１には電位Ｖ１（例えば、電位ＶＳＳ）が与えられる。一方、トランジスタ２１０がオフの場合には、ノードＭ１の電位は、上記プリチャージ動作によって定められた一定の電位（例えば、電位ＶＤＤ）のまま維持される。こうして、トランジスタ２１０のオンまたはオフに対応して、ノードＭ１の電位は電位ＶＤＤまたは電位ＶＳＳとなる。

例えば、第１記憶素子２０１に保持されていた信号がデジタル値「１」に対応している場合、第１記憶素子２０１の出力端子ＯＵＴから出力された信号の電位は、ハイレベルである。この場合、ノードＭ１は、デジタル値「０」の信号に対応するローレベルの電位ＶＳＳとなる。一方、第１記憶素子２０１に保持されていた信号がデジタル値「０」に対応している場合、第１記憶素子２０１の出力端子ＯＵＴから出力された信号の電位は、ローレベルである。この場合、ノードＭ１は、デジタル値「１」に対応するハイレベルの電位ＶＤＤとなる。つまり、第１記憶素子２０１に記憶されていた信号とは、異なるデジタル値に対応する電位が、ノードＭ１に保持されることになる。図７において、この電位をＶＸｂと表記する。つまり、期間２において第１記憶素子２０１から入力されたデータ（ｄａｔａＸ）に対応する信号の電位が、ノードＭ１の電位（ＶＸｂ）に変換される。

その後、期間６において、制御信号Ｓ３の電位をハイレベルとして、スイッチ２０５の第１の端子と第２の端子の間を導通の状態とする。この際、制御信号Ｓ２の電位はハイレベルのままである。また、制御信号Ｓ１の電位はローレベルのままであり、トランジスタ２０９はオフのままである。上記動作により、スイッチ２０３の第２の端子及びスイッチ２０４の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号は、論理素子２０６においてデータ（ｄａｔａＸ）に対応する反転信号となる。当該反転信号は、第１記憶素子２０１に入力される。よって、第１記憶素子２０１は、単位記憶回路２００への電源電圧の供給停止前に保持していたデータ（ｄａｔａＸ）を再び保持することができる。

図６に示す単位記憶回路２００では、ノードＭ１の電位を、期間４におけるプリチャージ動作によって一定の電位（図７では、電位ＶＤＤ）にした後、期間５において、データ（ｄａｔａＸ）に対応する電位ＶＸｂとするため、ノードＭ１の電位が所定の電位ＶＸｂに定まるまでの時間を短くすることができる。すなわち、図６に示す単位記憶回路２００では、スイッチ２０３及びスイッチ２０４を設けることにより、プリチャージ動作を可能とし、電源電圧供給再開後に、第１記憶素子２０１が元のデータを保持するまでの時間を、短くすることができる。

本発明の一態様では、緩衝記憶装置が有する各単位記憶回路２００に電源電圧が供給されない間は、揮発性の記憶素子に相当する第１記憶素子２０１に記憶されていたデータを、第２記憶素子２０２に設けられた容量素子２０８またはトランジスタ２１０のゲート容量によって保持することができる。

また、トランジスタ２０９は、チャネル形成領域に酸化物半導体を含むために、オフ電流が極めて小さい。そのため、トランジスタ２０９を用いることによって、単位記憶回路２００に電源電圧が供給されない場合でも、容量素子２０８またはトランジスタ２１０のゲート容量に保持された電荷が、長期間に渡り保持される。よって、単位記憶回路２００は、電源電圧の供給が停止した間もデータを保持することが可能である。

また、第２記憶素子２０２において、容量素子２０８またはトランジスタ２１０のゲート容量によって保持された信号は、単位記憶回路２００への電源電圧の供給が再開された後、トランジスタ２１０の状態（オンまたはオフ）に変換されるため、トランジスタ２１０のドレイン電流により第２記憶素子２０２から上記信号を読み出すことができる。それ故、容量素子２０８またはトランジスタ２１０のゲート容量に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

上記単位記憶回路２００を、ＢＭＵ１０４が有するレジスタやキャッシュメモリなどの緩衝記憶装置に用いることで、電源電圧の供給停止による緩衝記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を停止する前の状態の退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、ＢＭＵ１０４において、６０秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停止を行うことができる。そのため、消費電力を抑えることができる保護回路１００を提供することができる。

なお、図６に示した構成の単位記憶回路２００は、本発明の一態様に相当し、ＢＭＵ１０４が有する緩衝記憶装置の各単位記憶回路が、図６に示した構成とは異なる構成を有していても良い。

次いで、単位記憶回路２００の、図６とは異なる構成の一例について、図８を用いて説明する。

図８に示す単位記憶回路２００は、揮発性を有する第１記憶素子２５１と、電源電圧の供給が停止されてもデータを保持することができる第２記憶素子２５２とを有する。第１記憶素子２５１は、入力された信号の極性を反転させて出力する第１の論理素子２５３ａ及び第２の論理素子２５３ｂと、トランジスタ２５４と、トランジスタ２５５とを有する。第２記憶素子２５２は、トランジスタ２５７と、記憶部に相当する容量素子２５６とを有する。

単位記憶回路２００に入力されたデータを含む信号Ｄｉｎは、トランジスタ２５４を介して第１の論理素子２５３ａの入力端子に与えられる。第１の論理素子２５３ａの出力端子は、第２の論理素子２５３ｂの入力端子に接続されている。第２の論理素子２５３ｂの出力端子は、トランジスタ２５５を介して、第１の論理素子２５３ａの入力端子に接続されている。第１の論理素子２５３ａの出力端子または第２の論理素子２５３ｂの入力端子の電位が、信号Ｄｏｕｔとして後段の単位記憶回路２００、或いは他の回路に出力される。

なお、図８では、第１の論理素子２５３ａ及び第２の論理素子２５３ｂとしてインバータを用いる例を示しているが、第１の論理素子２５３ａまたは／及び第２の論理素子２５３ｂとして、インバータの他に、クロックドインバータを用いることもできる。

容量素子２５６は、単位記憶回路２００に入力された信号Ｄｉｎのデータを必要に応じて記憶できるように、トランジスタ２５４及びトランジスタ２５７を介して、単位記憶回路２００の入力端子、すなわち信号Ｄｉｎの電位が与えられるノードに接続されている。具体的に、容量素子２５６が有する一対の電極のうち、一方の電極は、トランジスタ２５７を介して第１の論理素子２５３ａの入力端子に接続され、他方の電極は、接地電位などのローレベルの電位ＶＳＳが与えられているノードに接続されている。

トランジスタ２５７のオフ電流は、著しく小さいことが望ましい。トランジスタ２５７のオフ電流が小さいことで、記憶部からリークする電荷の量を小さく抑えることができるので、第２記憶素子２５２においてデータが保持される期間を長く確保することができる。バンドギャップが広く、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された半導体をチャネル形成領域に含むトランジスタは、オフ電流が著しく小さいので、トランジスタ２５７として用いるのに望ましい。

なお、図８では、トランジスタ２５７がシングルゲート構造である場合を例示しているが、トランジスタ２５７は、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。

また、単位記憶回路２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。

第１の論理素子２５３ａは、ゲート電極が互いに接続されたｐチャネル型のトランジスタ２５８と、ｎチャネル型のトランジスタ２５９とが、ハイレベルの電位ＶＤＤが与えられる第１のノードと、ローレベルの電位ＶＳＳが与えられる第２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型のトランジスタ２５８のソース端子が、電位ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型のトランジスタ２５９のソース端子が、電位ＶＳＳの与えられる第２のノードに接続される。また、ｐチャネル型のトランジスタ２５８のドレイン端子と、ｎチャネル型のトランジスタ２５９のドレイン端子とが接続されており、上記２つのドレイン端子の電位は、第１の論理素子２５３ａの出力端子の電位とみなすことができる。また、ｐチャネル型のトランジスタ２５８のゲート電極、及びｎチャネル型のトランジスタ２５９のゲート電極の電位は、第１の論理素子２５３ａの入力端子の電位とみなすことができる。

第２の論理素子２５３ｂは、ゲート電極が互いに接続されたｐチャネル型トランジスタ２６０と、ｎチャネル型トランジスタ２６１とが、ハイレベルの電位ＶＤＤが与えられる第１のノードと、ローレベルの電位ＶＳＳが与えられる第２のノードの間において、直列に接続された構成を有する。具体的に、ｐチャネル型トランジスタ２６０のソース端子が、電位ＶＤＤの与えられる第１のノードに接続され、ｎチャネル型トランジスタ２６１のソース端子が、電位ＶＳＳの与えられる第２のノードに接続される。また、ｐチャネル型トランジスタ２６０のドレイン端子と、ｎチャネル型トランジスタ２６１のドレイン端子とが接続されており、上記２つのドレイン端子の電位は、第２の論理素子２５３ｂの出力端子の電位とみなすことができる。また、ｐチャネル型トランジスタ２６０のゲート電極、及びｎチャネル型トランジスタ２６１のゲート電極の電位は、第２の論理素子２５３ｂの入力端子の電位とみなすことができる。

また、トランジスタ２５４は、そのゲート電極に与えられる信号Ｓｉｇ１によりオンまたはオフの状態が選択される。また、トランジスタ２５５は、そのゲート電極に与えられる信号Ｓｉｇ２によりオンまたはオフの状態が選択される。トランジスタ２５７は、そのゲート電極に与えられる制御信号Ｓｉｇ３によりオンまたはオフの状態が選択される。

なお、第１の論理素子２５３ａ、第２の論理素子２５３ｂには、高速動作が要求される。よって、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有するトランジスタを、第１の論理素子２５３ａが有するｎチャネル型のトランジスタ２５９、またはｐチャネル型のトランジスタ２５８として、或いは、第２の論理素子２５３ｂが有するｎチャネル型トランジスタ２６１、またはｐチャネル型トランジスタ２６０として用いることが、望ましい。

なお、トランジスタ２５４またはトランジスタ２５５は、結晶性を有するシリコンまたはゲルマニウムをチャネル形成領域に有していても良い。

次いで、図８に示す単位記憶回路２００の動作の一例について説明する。

まず、データの書き込み時において、トランジスタ２５４はオン、トランジスタ２５５はオフ、トランジスタ２５７はオフとする。そして、第１のノードに電位ＶＤＤを与え、第２のノードに電位ＶＳＳを与えることで、第１記憶素子２５１に電源電圧が与えられる。単位記憶回路２００に与えられる信号Ｄｉｎの電位は、トランジスタ２５４を介して第１の論理素子２５３ａの入力端子に与えられるので、第１の論理素子２５３ａの出力端子は、信号Ｄｉｎの極性が反転した電位になる。そして、トランジスタ２５５をオンにし、第１の論理素子２５３ａの入力端子と第２の論理素子２５３ｂの出力端子とを接続することで、第１の論理素子２５３ａ及び第２の論理素子２５３ｂにデータが書き込まれる。

次いで、入力されたデータの保持を、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって行う場合、トランジスタ２５５をオン、トランジスタ２５７をオフの状態にしたままで、トランジスタ２５４をオフにする。トランジスタ２５４をオフにすることで、入力されたデータは、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって保持される。このとき、第１のノードに電位ＶＤＤを与え、第２のノードに電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧が印加されている状態を維持する。

そして、第１の論理素子２５３ａの出力端子の電位には、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを単位記憶回路２００から読み出すことができる。

なお、データの保持時において電源電圧の供給を停止する場合、電源電圧の供給が停止される前に、データの保持を、容量素子２５６において行う。容量素子２５６においてデータの保持を行う場合、まず、トランジスタ２５４はオフ、トランジスタ２５５はオン、トランジスタ２５７はオンとする。そして、トランジスタ２５７を介して、第１の論理素子２５３ａ及び第２の論理素子２５３ｂによって保持されているデータの値に見合った量の電荷が容量素子２５６に蓄積されることで、容量素子２５６へのデータの書き込みが行われる。容量素子２５６にデータが記憶された後、トランジスタ２５７をオフにすることで、容量素子２５６に記憶されたデータは保持される。トランジスタ２５７をオフにした後は、第１のノードと第２のノードとに、例えば電位ＶＳＳを与えて等電位とすることで、第１のノードと第２のノード間の電源電圧の印加を停止する。なお、容量素子２５６にデータが記憶された後は、トランジスタ２５５をオフにしても良い。

このように、入力されたデータの保持を容量素子２５６において行う場合は、第１のノードと第２のノード間に電源電圧を印加する必要がないので、第１の論理素子２５３ａが有するｐチャネル型のトランジスタ２５８及びｎチャネル型のトランジスタ２５９、或いは、第２の論理素子２５３ｂが有するｐチャネル型トランジスタ２６０及びｎチャネル型トランジスタ２６１を介して、第１のノードと第２のノードの間に流れるオフ電流を限りなく０に近づけることができる。したがって、データの保持時における第１記憶素子２５１のオフ電流に起因する消費電力を大幅に削減することができ、緩衝記憶装置、延いては緩衝記憶装置を用いた保護回路の、消費電力を低く抑えることが可能となる。

また、上述したように、トランジスタ２５７はオフ電流が著しく小さい。よって、上記トランジスタ２５７がオフである時、容量素子２５６に蓄積された電荷はリークしにくいため、データは保持される。

また、容量素子２５６に記憶されているデータを読み出す場合は、トランジスタ２５４をオフとする。そして、再び、第１のノードに電位ＶＤＤを与え、第２のノードに電位ＶＳＳを与えることで、第１のノードと第２のノード間に電源電圧を印加する。そして、トランジスタ２５７をオンにすることで、データが反映された電位を有する信号Ｄｏｕｔを、単位記憶回路２００から読み出すことができる。

次いで、図９（Ａ）に、緩衝記憶装置１１１がレジスタである場合の単位記憶回路２００の接続構成を、一例として示す。図９（Ａ）に示す緩衝記憶装置は、単位記憶回路２００を複数有する記憶回路群２２２を有している。記憶回路群２２２が有する各単位記憶回路２００には、図４に示したスイッチ１０７ｆを介して、ハイレベルの電位ＶＤＤが供給されている。さらに、記憶回路群２２２が有する各単位記憶回路２００には、信号ＩＮの電位と、ローレベルの電位ＶＳＳの電位が与えられている。

図９（Ａ）においてスイッチ１０７ｆは、そのゲート電極にパワーコントローラ１０８から与えられる制御信号ＳｉｇＡにより、オンまたはオフの選択が行われる。

また、図９（Ａ）では、スイッチ１０７ｆにより、記憶回路群２２２が有する各単位記憶回路２００への、ハイレベルの電位ＶＤＤの供給が制御されているが、パワースイッチが有するスイッチにより、ローレベルの電位ＶＳＳの供給が制御されていても良い。図９（Ｂ）に、記憶回路群２２２が有する各単位記憶回路２００に、スイッチ１３０を介して、ローレベルの電位ＶＳＳが供給されている緩衝記憶装置の一例を示す。スイッチ１３０により、記憶回路群２２２が有する各単位記憶回路２００への、ローレベルの電位ＶＳＳの供給を制御することができる。

なお、図６及び図８に示したように、オフ電流の著しく小さいトランジスタにより容量素子やフローティングノードへの電荷の供給、保持、放出が制御される第２記憶素子を用いた単位記憶回路２００は、ＭＲＡＭなどを第２記憶素子に用いた単位記憶回路に比べて、データの退避及び復帰により消費される電力（オーバーヘッド）が小さい。具体的に、ＭＲＡＭは、データの書き込みに要する電流が５０μＡ〜５００μＡと言われているが、図６及び図８に示した構成を有する単位記憶回路２００では、容量素子への電荷の供給によりデータの退避を行っているので、データの書き込みに要する電流をＭＲＡＭの１／１００程度に抑えることができる。よって、図６及び図８に示した構成を有する単位記憶回路２００では、オーバーヘッドと電源の遮断により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間（ＢＥＴ：ＢｒｅａｋＥｖｅｎＴｉｍｅ）を、ＭＲＡＭを用いる場合より短くすることができ、保護回路の消費電力を抑えることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
図５に、パワーコントローラ１０８の構成を、ブロック図で一例として示す。パワーコントローラ１０８は、ＩＦ（インターフェース）３００と、コントローラ３０１と、コントローラ３０２と、ＣＬＫ＿ＧＥＮ（クロックジェネレータ）３０３と、バッファ３０４とを有する。

ＩＦ３００は、図１に示す上位システム１１２やプロセッサ１０９からの信号の、フォーマットを変換する機能、ノイズを除去する機能などを有する。

ＣＬＫ＿ＧＥＮ３０３は分周回路３０５を有しており、上位システム１１２から入力されたクロック信号ＣＬＫから、ＩＦ３００、コントローラ３０１、コントローラ３０２、バッファ３０４などの、パワーコントローラ１０８内の各種回路で用いられるクロック信号を、生成する機能を有する。

コントローラ３０１は、ＩＦ３００を介して上位システム１１２から入力されたリセット信号（ＲＥＳＥＴ）、割り込み信号（ＩＮＴ）などの各種の信号から、プロセッサ１０９用のリセット信号（Ｐ＿ＲＥＳＥＴ）、割り込み信号（Ｐ＿ＩＮＴ）などを生成する機能を有する。また、コントローラ３０１は、ＣＬＫ＿ＧＥＮ３０３から入力されたクロック信号を用いて、プロセッサ１０９用のクロック信号（Ｐ＿ＣＬＫ）を生成する機能を有する。

コントローラ３０２は、ＩＦ３００を介してプロセッサ１０９から入力された信号に従い、パワースイッチが有するスイッチの動作を制御する信号ＳｉｇＡを生成する機能を有する。或いは、コントローラ３０２が分周回路３０５により分周された周波数の低いクロック信号を用いて、上記信号ＳｉｇＡを生成する機能を有していても良い。

（実施の形態４）
本実施の形態では、図８に示した単位記憶回路２００の、断面構造の一例について説明する。図１０に、ｐチャネル型のトランジスタ２５８及びｎチャネル型のトランジスタ２５９と、容量素子２５６と、トランジスタ２５７の構成を、断面図で一例として示す。なお、本実施の形態では、トランジスタ２５８及びトランジスタ２５９が、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体を活性層に用い、トランジスタ２５７が、酸化物半導体を活性層に用いる場合を例に挙げて、単位記憶回路２００の断面構造について説明する。

なお、シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

図１０では、その表面に絶縁膜４０１が形成された基板４００上に、トランジスタ２５９と、トランジスタ２５８とが設けられている。

トランジスタ２５９は、結晶性を有するシリコンを有する半導体膜４０３ｎと、半導体膜４０３ｎ上のゲート絶縁膜４０４ｎと、ゲート絶縁膜４０４ｎを間に挟んで半導体膜４０３ｎと重なる位置に設けられたゲート電極４０５ｎと、半導体膜４０３ｎに接続された導電膜４０６及び導電膜４０７とを有する。そして、半導体膜４０３ｎは、チャネル形成領域として機能する第１の領域４０８と、ソース領域またはドレイン領域として機能する第２の領域４０９及び第２の領域４１０とを有する。第２の領域４０９及び第２の領域４１０は、第１の領域４０８を間に挟んでいる。なお、図１０では、半導体膜４０３ｎが、第１の領域４０８と第２の領域４０９及び第２の領域４１０との間に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域として機能する第３の領域４１１及び第３の領域４１２を有している場合を例示している。

また、トランジスタ２５８は、結晶性を有するシリコンを有する半導体膜４０３ｐと、半導体膜４０３ｐ上のゲート絶縁膜４０４ｐと、ゲート絶縁膜４０４ｐを間に挟んで半導体膜４０３ｐと重なる位置に設けられたゲート電極４０５ｐと、半導体膜４０３ｐに接続された導電膜４０７及び導電膜４１３とを有する。そして、半導体膜４０３ｐは、チャネル形成領域として機能する第１の領域４１４と、ソース領域またはドレイン領域として機能する第２の領域４１５及び第２の領域４１６とを有する。第２の領域４１５及び第２の領域４１６は、第１の領域４１４を間に挟んでいる。なお、図１０では、半導体膜４０３ｐが、第１の領域４１４と第２の領域４１５及び第２の領域４１６との間に、ＬＤＤ領域として機能する第３の領域４１７及び第３の領域４１８を有している場合を例示している。

なお、図１０では、トランジスタ２５９と、トランジスタ２５８とが導電膜４０７を共有している。

また、トランジスタ２５９のゲート電極４０５ｎと、トランジスタ２５８のゲート絶縁膜４０４ｐとは、導電膜４５０に接続されている。

また、図１０では、トランジスタ２５９と、トランジスタ２５８とが、薄膜の半導体膜を用いている場合を例示しているが、トランジスタ２５９と、トランジスタ２５８とが、バルクの半導体基板にチャネル形成領域を有するトランジスタであっても良い。薄膜の半導体膜としては、例えば、非晶質シリコンをレーザー結晶化させることで得られる多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

そして、図１０では、導電膜４０６、導電膜４０７、及び導電膜４１３上に絶縁膜４１９が設けられている。そして、絶縁膜４１９上には、トランジスタ２５７が設けられている。

トランジスタ２５７は、絶縁膜４１９上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、導電膜４３２と導電膜４３３の間において、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なっているゲート電極４３４と、を有する。

そして、導電膜４３３は、絶縁膜４１９に設けられた開口部を介して、導電膜４５０に接続されている。

また、ゲート絶縁膜４３１上において導電膜４３２と重なる位置に、導電膜４３５が設けられている。ゲート絶縁膜４３１を間に挟んで導電膜４３２及び導電膜４３５が重なっている部分が、容量素子２５６として機能する。

なお、図１０では、容量素子２５６をトランジスタ２５７と共に絶縁膜４１９の上に設けている場合を例示しているが、容量素子２５６は、トランジスタ２５９及びトランジスタ２５８と共に、絶縁膜４１９の下に設けられていても良い。

また、図１０において、トランジスタ２５７は、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ２５７が、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、酸化物半導体の他に、窒化ガリウム（ＧａＮ）などの化合物半導体などがある。酸化物半導体は、窒化ガリウムと異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、窒化ガリウムとは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板或いはシリコンを用いた集積回路上に電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を小さくすることができる。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも高い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲート電極よりも低い電位とした状態において、ソース端子の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。

具体的に、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／及びｂ軸はマクロに揃っていない。

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。

酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末およびＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
本発明の一態様に係る保護回路、充電装置、または蓄電装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る保護回路、充電装置、または蓄電装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１１に示す。

図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更できる。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。

図１１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。

図１１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更できる。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って行う構成としても良い。

図１１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。

１００保護回路
１０１二次電池
１０１ａ二次電池
１０１ｂ二次電池
１０１ｃ二次電池
１０２蓄電装置
１０３検出部
１０４ＢＭＵ
１０５スイッチ回路
１０６スイッチ制御部
１０７パワースイッチ
１０７ａスイッチ
１０７ｂスイッチ
１０７ｃスイッチ
１０７ｄスイッチ
１０７ｅスイッチ
１０７ｆスイッチ
１０８パワーコントローラ
１０９プロセッサ
１１０記憶装置
１１１緩衝記憶装置
１１２上位システム
１１３外部電源
１１４電源回路
１１５充電装置
１１６電圧検出部
１１７電流検出部
１１８ＩＦ
１１９ＡＤＣ
１２０ＡＤＣ
１２１スイッチ
１２２スイッチ
１２３ダイオード
１２４ダイオード
１２５配線
１２６配線
１３０スイッチ
２００単位記憶回路
２０１記憶素子
２０２記憶素子
２０３スイッチ
２０４スイッチ
２０５スイッチ
２０６論理素子
２０７容量素子
２０８容量素子
２０９トランジスタ
２１０トランジスタ
２１３トランジスタ
２１４トランジスタ
２２２記憶回路群
２５１記憶素子
２５２記憶素子
２５３ａ論理素子
２５３ｂ論理素子
２５４トランジスタ
２５５トランジスタ
２５６容量素子
２５７トランジスタ
２５８トランジスタ
２５９トランジスタ
２６０ｐチャネル型トランジスタ
２６１ｎチャネル型トランジスタ
３００ＩＦ
３０１コントローラ
３０２コントローラ
３０３ＣＬＫ＿ＧＥＮ
３０４バッファ
３０５分周回路
４００基板
４０１絶縁膜
４０３ｎ半導体膜
４０３ｐ半導体膜
４０４ｎゲート絶縁膜
４０４ｐゲート絶縁膜
４０５ｎゲート電極
４０５ｐゲート電極
４０６導電膜
４０７導電膜
４０８第１の領域
４０９第２の領域
４１０第２の領域
４１１第３の領域
４１２第３の領域
４１３導電膜
４１４第１の領域
４１５第２の領域
４１６第２の領域
４１７第３の領域
４１８第３の領域
４１９絶縁膜
４３０半導体膜
４３１ゲート絶縁膜
４３２導電膜
４３３導電膜
４３４ゲート電極
４３５導電膜
４５０導電膜
５００１筐体
５００２筐体
５００３表示部
５００４表示部
５００５マイクロホン
５００６スピーカー
５００７操作キー
５００８スタイラス
５１０１車体
５１０２車輪
５１０３ダッシュボード
５１０４ライト
５３０１筐体
５３０２冷蔵室用扉
５３０３冷凍室用扉
５４０１筐体
５４０２表示部
５４０３キーボード
５４０４ポインティングデバイス
５６０１筐体
５６０２筐体
５６０３表示部
５６０４表示部
５６０５接続部
５６０６操作キー
５８０１筐体
５８０２筐体
５８０３表示部
５８０４操作キー
５８０５レンズ
５８０６接続部

Claims

緩衝記憶装置及びプロセッサを有する電池管理ユニットであって、
前記プロセッサは、二次電池の端子間の電圧の値に応じて前記二次電池の充電が要か不要かの判断を、前記緩衝記憶装置を用いた演算処理により行う機能を有し、
前記電池管理ユニットは、パワースイッチにより前記二次電池からの電源電圧の供給が制御され、
前記緩衝記憶装置は、第１の記憶素子と、第２の記憶素子と、第１のトランジスタと、第２のトランジスタと、論理素子と、を有し、
前記第１の記憶素子は、前記緩衝記憶装置への前記電源電圧の供給が行われている期間において、データを保持する機能を有し、
前記第２の記憶素子は、前記緩衝記憶装置への前記電源電圧の供給が停止されている期間において、前記データを保持する機能を有し、
前記第２の記憶素子は、第３のトランジスタと、第４のトランジスタと、容量素子と、を有し、
前記第３のトランジスタのゲートには、前記第４のトランジスタを介して前記データに応じた電位が供給され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記論理素子の出力端子は、前記第１の記憶素子に電気的に接続され、
前記論理素子は、入力された電位の極性を反転させて出力する機能を有し、
前記第４のトランジスタは、酸化物半導体をチャネル形成領域に含み、
前記第１乃至第３のトランジスタは、シリコンをチャネル形成領域に含む電池管理ユニット。
検出部と、
電池管理ユニットと、
パワースイッチと、
パワーコントローラと、を有する保護回路であって、
前記検出部は、二次電池の端子間の電圧を間欠的に検出する機能を有し、
前記電池管理ユニットは、緩衝記憶装置及びプロセッサを有し、
前記プロセッサは、二次電池の端子間の電圧の値に応じて前記二次電池の充電が要か不要かの判断を、前記緩衝記憶装置を用いた演算処理により行う機能を有し、
前記パワーコントローラは、前記パワースイッチの導通状態を制御することで、前記二次電池から前記電池管理ユニットへの電源電圧の供給を制御する機能を有し、
前記緩衝記憶装置は、第１の記憶素子と、第２の記憶素子と、第１のトランジスタと、第２のトランジスタと、論理素子と、を有し、
前記第１の記憶素子は、前記緩衝記憶装置への前記電源電圧の供給が行われている期間において、データを保持する機能を有し、
前記第２の記憶素子は、前記緩衝記憶装置への前記電源電圧の供給が停止されている期間において、前記データを保持する機能を有し、
前記第２の記憶素子は、第３のトランジスタと、第４のトランジスタと、容量素子と、を有し、
前記第３のトランジスタのゲートには、前記第４のトランジスタを介して前記データに応じた電位が供給され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記論理素子の出力端子は、前記第１の記憶素子に電気的に接続され、
前記論理素子は、入力された電位の極性を反転させて出力する機能を有し、
前記第４のトランジスタは、酸化物半導体をチャネル形成領域に含み、
前記第１乃至第３のトランジスタは、シリコンをチャネル形成領域に含む保護回路。
検出部と、
電池管理ユニットと、
パワースイッチと、
パワーコントローラと、
スイッチ回路と、
スイッチ制御部と、
を有する保護回路であって、
前記検出部は、二次電池の端子間の電圧を間欠的に検出する機能を有し、
前記電池管理ユニットは、緩衝記憶装置及びプロセッサを有し、
前記プロセッサは、二次電池の端子間の電圧の値に応じて前記二次電池の充電が要か不要かの判断を、前記緩衝記憶装置を用いた演算処理により行う機能を有し、
前記パワーコントローラは、前記パワースイッチの導通状態を制御することで、前記二次電池から前記電池管理ユニットへの電源電圧の供給を制御する機能を有し、
前記スイッチ回路は、上位システムと前記二次電池との間の電気的な接続を制御する機能を有し、
前記スイッチ制御部は、前記電池管理ユニットにおける前記判断に従い、前記スイッチ回路の導通状態を制御する機能を有し、
前記上位システムは、前記二次電池に電力を供給する機能と、前記二次電池の電力を消費する機能を有し、
前記緩衝記憶装置は、第１の記憶素子と、第２の記憶素子と、第１のトランジスタと、第２のトランジスタと、論理素子と、を有し、
前記第１の記憶素子は、前記緩衝記憶装置への前記電源電圧の供給が行われている期間において、データを保持する機能を有し、
前記第２の記憶素子は、前記緩衝記憶装置への前記電源電圧の供給が停止されている期間において、前記データを保持する機能を有し、
前記第２の記憶素子は、第３のトランジスタと、第４のトランジスタと、容量素子と、を有し、
前記第３のトランジスタのゲートには、前記第４のトランジスタを介して前記データに応じた電位が供給され、
前記第３のトランジスタのソース又はドレインの一方は、第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記論理素子の入力端子に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記論理素子の出力端子は、前記第１の記憶素子に電気的に接続され、
前記論理素子は、入力された電位の極性を反転させて出力する機能を有し、
前記第４のトランジスタは、酸化物半導体をチャネル形成領域に含み、
前記第１乃至第３のトランジスタは、シリコンをチャネル形成領域に含む保護回路。
請求項２または請求項３において、
前記パワースイッチは、第１のスイッチと、第２のスイッチと、を有し、
前記パワーコントローラは、前記第１のスイッチの導通状態を制御することで、前記二次電池から前記緩衝記憶装置への前記電源電圧の供給を制御する機能を有し、
前記パワーコントローラは、前記第２のスイッチの導通状態を制御することで、前記二次電池から前記プロセッサへの前記電源電圧の供給を制御する機能を有する保護回路。
請求項１に記載の電池管理ユニット及び二次電池を有する蓄電装置。
請求項２乃至請求項４のいずれか一に記載の保護回路及び二次電池を有する蓄電装置。