CN105590964B - 半导体装置 - Google Patents
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Abstract
本发明涉及一种半导体装置。所公开的发明的目的之一是提供一种维持良好的特性并实现微型化的使用氧化物半导体的半导体装置。半导体装置包括：氧化物半导体层；与氧化物半导体层接触的源电极及漏电极；与氧化物半导体层重叠的栅电极；设置在氧化物半导体层与栅电极之间的栅极绝缘层；以及以与氧化物半导体层接触的方式设置的绝缘层，其中，氧化物半导体层在其侧表面与源电极或漏电极接触，并且在其上表面隔着绝缘层与源电极或漏电极重叠。
Description
本分案申请是基于申请号为2011800052763，申请日为2011年1月13日，发明名称为“半导体装置”的中国专利申请的分案申请。
技术领域
本发明的技术领域涉及一种半导体装置。在此，半导体装置是指通过利用半导体特性工作的所有元件及装置。
背景技术
金属氧化物的种类繁多且用途广。氧化铟是公知的材料，并已经被用作液晶显示装置等所需的透明电极材料。
在金属氧化物中存在呈现半导体特性的金属氧化物。作为呈现半导体特性的金属氧化物，例如可以举出氧化钨、氧化锡、氧化铟、氧化锌等，并且已知一种将这种金属氧化物用作沟道形成区的薄膜晶体管(例如，参照专利文献1至专利文献4、非专利文献1等)。
另外，作为金属氧化物，不仅已知一元氧化物，而且还已知多元氧化物。例如，作为具有In、Ga及Zn的多元氧化物半导体，具有同源相(homologous phase)的InGaO3(ZnO)m(m为自然数)是周知的(例如，参照非专利文献2至4等)。
并且，已经确认到可以将包括上述那样的In-Ga-Zn类氧化物的氧化物半导体也应用于薄膜晶体管的沟道形成区(例如，参照专利文献5、非专利文献5及6等)。
[专利文献1]日本专利申请公开昭60-198861号公报
[专利文献2]日本专利申请公开平8-264794号公报
[专利文献3]PCT国际申请日本公表平11-505377号公报
[专利文献4]日本专利申请公开2000-150900号公报
[专利文献5]日本专利申请公开2004-103957号公报
[非专利文献1]M.W.Prins,K.O.Grosse-Holz,G.Muller,J.F.M.Cillessen,J.B.Giesbers,R.P.Weening,and R.M.Wolf,"A ferroelectric transparent thin-filmtransistor(铁电透明薄膜晶体管)",Appl.Phys.Lett.(应用物理通信),17June 1996,Vol.68p.3650-3652
[非专利文献2]M.Nakamura,N.Kimizuka,and T.Mohri,"The Phase Relationsin the In2O3-Ga2ZnO4-ZnO System at 1350℃(1350℃下In2O3-Ga2ZnO4-ZnO系中的相关系)",J.Solid State Chem.(固态物理化学),1991,Vol.93,p.298-315
[非专利文献3]N.Kimizuka,M.Isobe,and M.Nakamura,"Syntheses and Single-Crystal Data of Homologous Compounds,In2O3(ZnO)m(m＝3,4,and 5),InGaO3(ZnO)3,andGa2O3(ZnO)m(m＝7,8,9,and 16)in the In2O3-ZnGa2O4-ZnO System(In2O3-ZnGa2O4-ZnO系中In2O3(ZnO)m(m＝3,4,且5),InGaO3(ZnO)3,和Ga2O3(ZnO)m(m＝7,8,9,且16)，均相化合物的合成与单晶数据)",J.Solid State Chem.(固态物理化学),1995,Vol.116,p.170-178
[非专利文献4]M.Nakamura,N.Kimizuka,T.Mohri,and M.Isobe,"Syntheses andcrystal structures of homologous compounds,InFeO3(ZnO)m(m:natural number)andrelated compounds(InFeO3(ZnO)m(m:自然数)与相关化合物，均相化合物的合成与单晶数据)",KOTAI BUTSURI(SOLID STATE PHYSICS，固态物理),1993,Vol.28,No.5,pp.317-327
[非专利文献5]K.Nomura,H.Ohta,K.Ueda,T.Kamiya,M.Hirano,and H.Hosono,"Thin-film transistor fabricated in single-crystalline transparent oxidesemiconductor(单晶透明氧化物半导体中制造的薄膜晶体管)",SCIENCE(科学),2003,Vol.300,p.1269-1272
[非专利文献6]K.Nomura,H.Ohta,A.Takagi,T.Kamiya,M.Hirano,andH.Hosono,"Room-temperature fabrication of transparent flexible thin-filmtransistors using amorphous oxide semiconductors(使用非晶氧化物半导体的透明柔性薄膜晶体管的室温制造)",NATURE(自然),2004,Vol.432p.488-492
为了实现晶体管的工作的高速化、晶体管的低耗电量化、低价格化等，必须要实现晶体管的微型化。
在使晶体管微型化时，在制造工序中产生的缺陷成为大问题。例如，在使晶体管微型化时，也发生短沟道效应的问题。短沟道效应是指随着晶体管的微型化(沟道长度(L)的缩短)显现出来的电特性的退化。短沟道效应是由于漏极的电场的效应影响到源极而引起的。作为短沟道效应的具体例子，有阈值电压的降低、亚阈值(S值)摇摆的增大、泄漏电流的增大等。尤其是已知使用氧化物半导体形成的晶体管在室温下与使用硅形成的晶体管相比其截止电流小，这可认为因热激发产生的载流子少，即载流子密度小。使用载流子密度小的材料的晶体管有显现阈值电压的降低等的短沟道效应的倾向。
发明内容
所公开的发明的一个实施方式的目的之一是提供抑制缺陷并实现微型化的半导体装置。或者，所公开的发明的一个实施方式的目的之一是提供维持良好的特性并实现微型化的半导体装置。
本发明的一个实施方式是一种半导体装置，包括：氧化物半导体层；与氧化物半导体层接触的源电极及漏电极；与氧化物半导体层重叠的栅电极；设置在氧化物半导体层与栅电极之间的栅极绝缘层；以及以与氧化物半导体层接触的方式设置的绝缘层，其中，氧化物半导体层在其侧表面与源电极或漏电极接触，并且其上表面隔着绝缘层与源电极或漏电极重叠。
本发明的另一实施方式是一种半导体装置，包括：设置在衬底上的栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上的氧化物半导体层；以接触于氧化物半导体层上的方式设置的绝缘层；以及设置在绝缘层上和栅极绝缘层上的源电极及漏电极，其中，氧化物半导体层在其侧表面与源电极或漏电极接触，并且，氧化物半导体层的侧表面的上端与绝缘层的侧表面的下端对准。
本发明的另一实施方式是一种半导体装置，包括：设置在衬底上的氧化物半导体层；以接触于氧化物半导体层上的方式设置的绝缘层；设置在衬底上和绝缘层上的源电极及漏电极；设置在绝缘层上和源电极及漏电极上的栅极绝缘层；以及设置在栅极绝缘层上的栅电极，其中，氧化物半导体层在其侧表面与源电极或漏电极接触，并且其上表面隔着绝缘层与源电极或漏电极重叠。
在上述半导体装置中，优选的是，氧化物半导体层的侧表面的上端与绝缘层的侧表面的下端对准。另外，源电极及漏电极包括第一导电层和其电阻高于第一导电层的第二导电层，并且第二导电层与氧化物半导体层接触。
本发明的另一实施方式是一种半导体装置，包括：设置在衬底上的栅电极；设置在栅电极上的栅极绝缘层；设置在栅极绝缘层上的源电极及漏电极，该源电极及漏电极每一个包括第一导电层和其电阻高于第一导电层的第二导电层；以与栅电极重叠且与第二导电层接触的方式设置的氧化物半导体层；以及设置在第一导电层与氧化物半导体层之间的绝缘层。
在上述半导体装置中，优选的是：第二导电层具有超出第一导电层的侧表面在沟道长度方向上延伸的区域；第二导电层的厚度优选为5nm至15nm；第二导电层优选为金属氮化物。
在此，半导体装置是指能够通过利用半导体特性工作的所有装置。例如，显示装置、存储装置、集成电路等都包括在半导体装置的范畴内。
另外，在本说明书等中，术语“上”或“下”不局限于构成要素的位置关系为“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层和栅电极之间包含其他构成要素的情况。另外，术语“上”或“下”只是为了便于说明而使用的词汇，在没有特别的说明时，还包括将其上下颠倒的情况。
另外，在本说明书等中，术语“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”还包括多个“电极”或“布线”形成为一体的情况等。
另外，在使用极性不同的晶体管的情况或在电路工作中电流方向变化的情况等下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，在本说明书等中，“电连接”包括隔着“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要能够进行连接对象间的电信号的发送和接收，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
根据所公开的发明的一个实施方式，通过使源电极或漏电极与氧化物半导体层接触的界面附近成为高电阻区域，可以使在源电极和漏电极之间电场缓和。由此，可以抑制阈值电压下降等的短沟道效应。
通过像这样的效果，可以解决因微型化所导致的问题，结果，可以使晶体管的尺寸充分地缩小。通过使晶体管的尺寸充分地缩小，使半导体装置所占的面积缩小，半导体装置的取得个数增大。由此，可以抑制每半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现与现有的半导体装置几乎相同的尺寸的更提高其功能的半导体装置。另外，通过沟道长度的缩小可以得到工作的高速化、低耗电量化等的效果。换言之，通过根据所公开的发明的一个实施方式实现使用氧化物半导体的晶体管的微型化，可以得到各种各样的效果。
像这样，根据所公开的发明的一个实施方式，可以提供抑制缺陷或维持良好的特性，并实现微型化的半导体装置。
附图说明
图1A和1B每一个是半导体装置的截面图；
图2A至2E是涉及半导体装置的制造工序的截面图；
图3A至3C每一个是半导体装置的截面图；
图4A至4F是涉及半导体装置的制造工序的截面图；
图5A和5B每一个是半导体装置的截面图；
图6A至6E是涉及半导体装置的制造工序的截面图；
图7是半导体装置的截面图；
图8A至8D是涉及半导体装置的制造工序的截面图；
图9A1及9A2和9B每一个是半导体装置的电路图的例子；
图10A和10B每一个是半导体装置的电路图的例子；
图11A至11C每一个是半导体装置的电路图的例子；
图12A至12F每一个是电子设备的例子。
符号说明
100：衬底，144：氧化物半导体层，146：栅极绝缘层，148：栅电极，150：绝缘层，180：晶体管，190：晶体管，141a：源电极，141b：漏电极，142a：第一导电层，142b：第一导电层，144a：氧化物半导体层，145a：第二导电层，145b：第二导电层，150a：绝缘层，200：衬底，242a：第一导电层，242b：第一导电层，243a：绝缘层，243b：绝缘层，244：氧化物半导体层，245：导电膜，245a：第二导电层，245b：第二导电层，246：栅极绝缘层，248：栅电极，252：绝缘膜，252a：侧壁绝缘层，252b：侧壁绝缘层，260：晶体管，270：晶体管，280：晶体管，300：衬底，344：氧化物半导体层，346：栅极绝缘层，348：栅电极，350：绝缘层，380：晶体管，390：晶体管，341a：源电极，341b：漏电极，342a：第一导电层，342b：第一导电层，344a：氧化物半导体层，345a：第二导电层，345b：第二导电层，350a：绝缘层，400：衬底，444：氧化物半导体膜，446：绝缘膜，448：栅电极，450：绝缘层，453：层间绝缘层，460：晶体管，442a：源电极，442b：漏电极，444a：氧化物半导体层，446a：栅极绝缘层，452a：侧壁绝缘层，452b：侧壁绝缘层，500：晶体管，510：晶体管，520：电容元件，550：存储单元，560：存储单元阵列，601：外壳，602：外壳，603：显示部，604：键盘，611：主体，612：触屏笔，613：显示部，614：操作按钮，615：外部接口，620：电子书阅读器，621：外壳，623：外壳，625：显示部，627：显示部，631：电源按钮，633：操作键，635：扬声器，637：轴部，640：外壳，641：外壳，642：显示面板，643：扬声器，644：麦克风，645：操作键，646：定位装置，647：照相用镜头，648：外部连接端子，649：太阳能电池单元，650：外部存储器，661：主体，663：取景器，664：操作开关，665：显示部，666：电池，667：显示部，670：电视装置，671：外壳，673：显示部，675：支架，680：遥控操作机。
具体实施方式
下面，参照附图说明本发明的实施方式的一个例子。所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下实施方式所记载的内容中。
注意，为了容易理解内容，附图等所示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。因此，所公开的发明不一定局限于附图等所示出的位置、大小和范围等。
另外，本说明书等中使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而附加的，而不是为了限定数目而附加的。
实施方式1
在本实施方式中，参照图1A和1B及图2A至2E说明根据所公开的发明的一个实施方式的半导体装置的结构及其制造工序的例子。
<半导体装置的结构例>
图1A和1B示出作为半导体装置的例子的晶体管的截面结构。图1A和1B示出作为根据所公开的发明的一个实施方式的晶体管的底栅型晶体管。
图1A所示的晶体管180具有：在衬底100上的栅电极148；设置在栅电极148上的栅极绝缘层146；设置在栅极绝缘层146上的氧化物半导体层144a；以接触于氧化物半导体层144a上的方式设置的绝缘层150a；以及设置在栅极绝缘层146上和绝缘层150a上的源电极141a及漏电极141b。
在图1A所示的晶体管180中，氧化物半导体层144a在其侧表面与源电极141a及漏电极141b接触。另外，氧化物半导体层144a的侧表面的上端与绝缘层150a的侧表面的下端对准，氧化物半导体层144a在其上方隔着绝缘层150a与源电极141a及漏电极141b重叠。就是说，氧化物半导体层144a只在侧表面与源电极141a及漏电极141b接触。
在本说明书中，侧表面是指例如将氧化物半导体层和导电膜等沿大致垂直于衬底表面的方向截断时的面，或者，沿从垂直于衬底表面的方向偏离±30°以上60°以下的方向截断时的面，就是说，通过蚀刻膜状的结构而产生的截断面。另外，在本说明书中，“对准”包括“大致对准”。例如，通过使用同一掩模而蚀刻的叠层结构的层A的侧表面和层B的侧表面被看作对准。
另外，如图1B所示的晶体管190那样，也可以采用如下结构：作为源电极141a，依次层叠第二导电层145a和第一导电层142a；作为漏电极141b，依次层叠第二导电层145b和第一导电层142b。
<晶体管的制造工序例>
以下，参照图2A至2E说明图1A所示的晶体管的制造工序例。
首先，在具有绝缘表面的衬底100上形成导电膜，选择性地蚀刻该导电膜，以形成栅电极148(参照图2A)。但是，衬底100的整个表面不一定必须是绝缘表面，也可以在衬底100的表面的一部分形成有导电区域。
虽然对可用于衬底100的衬底没有很大的限制，但是至少需要具有能够承受后面的加热处理程度的耐热性。例如，衬底100可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，只要具有绝缘表面，就可以应用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等，在这些衬底上设置有半导体元件即可。另外，在衬底100上也可以设置有基底膜。
成为栅电极148的导电膜可以使用以溅射法为典型的PVD法或诸如等离子体CVD法等的CVD法而形成。另外，作为成为栅电极148的导电膜的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨的元素、上述元素的氮化物或以上述元素为成分的合金等。也可以使用选自锰、镁、锆、铍中的任一种或多种组合的材料。另外，也可以使用组合铝与选自钛、钽、钨、钼、铬、钕和钪的一种元素或多种元素而成的材料。另外，也可以使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2，有时缩写为ITO)、氧化铟氧化锌合金(In2O3-ZnO)或在这些金属氧化物材料中含有硅或氧化硅的导电金属氧化物。
但是，在栅电极148的材料的功函数与氧化物半导体层144a的电子亲合势几乎相同或比该电子亲合势更小的情况下，当使晶体管微型化时，其阈值电压有时会偏移到负一侧。由此，栅电极148优选使用具有比氧化物半导体层144a的电子亲合势大的功函数的材料。像这样的材料例如有钨、铂、金、赋予p型的导电性的硅等。
另外，栅电极148既可具有单层结构又可具有两层以上的叠层结构。栅电极148的厚度为10nm至400nm，优选为100nm至200nm。
另外，在形成用于用来形成栅电极148的蚀刻的掩模时的曝光中，优选使用紫外线、KrF激光或ArF激光。尤其是，当进行加工尺寸小于25nm的曝光时，优选使用波长为几nm至几十nm的极短的极紫外线(Extreme Ultraviolet)进行形成掩模时的曝光。使用极紫外线的曝光因分辨率高且焦点深度也大而适合进行微型化。
在蚀刻导电膜时，如图2A所示，优选将栅电极148的端部形成为具有倾斜度。这是为了防止在之后的工序中将栅极绝缘层146等形成在栅电极148上时在栅极绝缘层146等中发生断开。
接着，以覆盖栅电极148的方式形成栅极绝缘层146(参照图2B)。
栅极绝缘层146可以通过CVD法或溅射法等形成。另外，栅极绝缘层146优选包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x>0、y>0))、添加有氮的硅酸铪(HfSixOy(x>0、y>0))、添加有氮的铝酸铪(HfAlxOy(x>0、y>0))等而形成。栅极绝缘层146可以为单层结构或者叠层结构。另外，对其厚度没有特别的限制，当使半导体装置微型化时，为了确保晶体管的工作优选形成薄的栅极绝缘层146。例如，当使用氧化硅时，其厚度设定为1nm以上且100nm以下，优选设定为10nm以上且50nm以下。
如上述那样，若使栅极绝缘层146减薄，则出现起因于隧道效应等的栅极泄露的问题。为了解决栅极泄露的问题，作为栅极绝缘层146，优选使用氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0、y>0))、添加有氮的硅酸铪(HfSixOy(x>0、y>0))、添加有氮的铝酸铪(HfAlxOy(x>0、y>0))等高介电常数(high-k)材料。通过将高介电常数(high-k)材料用于栅极绝缘层146，可以使栅极绝缘层146的厚度增大，以确保电特性并抑制栅极泄露。另外，也可以采用包含高介电常数(high-k)材料的膜和包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任一个的膜的叠层结构。
接着，使用溅射法在栅极绝缘层146上形成氧化物半导体层144，并且在该氧化物半导体层144上形成绝缘层150(参照图2C)。
氧化物半导体层144可以使用如下金属氧化物形成：四元金属氧化物的In-Sn-Ga-Zn-O类、三元金属氧化物的In-Ga-Zn-O类、In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、二元金属氧化物的In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、Zn-Mg-O类、Sn-Mg-O类、In-Mg-O类、一元金属氧化物的In-O类、Sn-O类、Zn-O类等。
尤其是In-Ga-Zn-O类的氧化物半导体材料，因为其在无电场时的电阻充分高而可以使截止电流成为足够小，并且，其电场效应迁移率也高，所以In-Ga-Zn-O类的氧化物半导体材料适合用作用于半导体装置的半导体材料。
作为In-Ga-Zn-O类的氧化物半导体材料的典型例子，有表示为InGaO3(ZnO)m(m>0)的氧化物半导体材料。此外，还有使用M代替Ga，而表示为InMO3(ZnO)m(m>0)的氧化物半导体材料。在此，M表示选自镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)、钴(Co)等中的一种金属元素或者多种金属元素。例如，作为M，可以应用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述组成根据结晶结构得出，只是例子而已。
作为用来通过溅射法制造氧化物半导体层144的靶材，优选使用具有In：Ga：Zn＝1：x：y(x是0以上、y是0.5以上且5以下)的组成比的靶材。例如，可以使用具有In：Ga：Zn＝1：1：1[原子比](x＝1，y＝1)(即，In2O3：Ga2O3：ZnO＝1：1：2[摩尔数比])的组成比的金属氧化物靶材等。另外，也可以使用具有In：Ga：Zn＝1：1：0.5[原子比](x＝1，y＝0.5)(即，In2O3：Ga2O3：ZnO＝1：1：1[摩尔数比])的组成比的金属氧化物靶材、具有In：Ga：Zn＝1：1：2[原子比](x＝1，y＝2)(即，In2O3：Ga2O3：ZnO＝1：1：4[摩尔数比])的组成比的金属氧化物靶材、具有In：Ga：Zn＝1：0：1[原子比](x＝0，y＝1)(即，In2O3：ZnO＝1：2[摩尔数比])的组成比的金属氧化物靶材。
在本实施方式中，通过使用In-Ga-Zn-O类的金属氧化物靶材的溅射法形成非晶结构的氧化物半导体层144。
金属氧化物靶材中的金属氧化物的相对密度为80％以上，优选为95％以上，更优选为99.9％以上。通过使用相对密度高的金属氧化物靶材，可以形成具有致密的结构的氧化物半导体层144。
形成氧化物半导体层144的气氛优选为稀有气体(典型为氩)气氛、氧气氛或稀有气体(典型为氩)和氧的混合气氛。具体而言，例如，优选使用氢、水、羟基或氢化物等的杂质的浓度降低到1ppm以下(优选为10ppb以下)的高纯度气体气氛。
当形成氧化物半导体层144时，例如在保持为减压状态的处理室内保持被处理物(在此，包括衬底100的结构体)，并且以将被处理物的温度设定为100℃以上且低于550℃，优选设定为200℃以上且400℃以下的方式对被处理物进行加热。或者，形成氧化物半导体层144时的被处理物的温度也可以是室温。然后，边去除处理室内的湿气，边引入氢或水等被去除的溅射气体，使用上述金属氧化物靶材形成氧化物半导体层144。当边对被处理物进行加热边形成氧化物半导体层144时，可以减少包含在氧化物半导体层144中的杂质。另外，可以减轻由溅射导致的损伤。优选使用吸附型真空泵，以去除处理室内的湿气。例如，可以使用低温泵、离子泵或钛升华泵等。另外，也可以使用具有冷阱的涡轮泵。由于通过使用低温泵等排气，可以从处理室去除氢或水等，所以可以降低氧化物半导体144中的杂质浓度。
作为氧化物半导体层144的形成条件，例如，可以应用如下条件：被处理物和靶材之间的距离为170mm，压力为0.4Pa，直流(DC)功率为0.5kW，并且气氛为氧(氧为100％)气氛或氩(氩为100％)气氛或氧和氩的混合气氛。另外，通过使用脉冲直流(DC)电源，可以减少尘屑(在进行成膜时形成的粉状物质等)，并且膜厚分布也变得均匀，所以这是优选的。氧化物半导体层144的厚度例如设定为3nm以上且30nm以下，优选为5nm以上且15nm以下。通过使用这样的厚度的氧化物半导体层144，可以减小在之后的工序中形成的源电极141a与氧化物半导体层144a的接触面积以及漏电极141b与氧化物半导体层144a的接触面积，而可以抑制由实现微型化导致的短沟道效应。但是，因为氧化物半导体层的适当的厚度根据使用的氧化物半导体材料或半导体装置的用途等而不同，所以可以根据使用的材料或用途等适当地选择其厚度。
另外，优选在通过溅射法形成氧化物半导体层144之前进行引入氩气体来产生等离子体的反溅射，以去除处理表面(例如栅极绝缘层146的表面)的附着物。在此，通常的溅射是指将离子碰撞到溅射靶材，而反溅射是指将离子碰撞到处理表面以改变其表面的性质。作为将离子碰撞到处理表面的方法，有在氩气氛下将高频电压施加到处理表面一侧而在被处理物附近生成等离子体的方法等。另外，也可以使用氮、氦、氧等的气氛代替氩气氛。
然后，在氧化物半导体层144上形成绝缘层150。绝缘层150例如以1nm以上且50nm以下，优选为3nm以上且10nm以下的厚度而形成。在本实施方式中，作为绝缘层150，形成氧化硅膜。
另外，也可以以不接触于大气的方式连续形成氧化物半导体层144和绝缘层150。通过进行这种连续成膜，可以以不被大气成分或悬浮在大气中的污染杂质元素(例如，氢或水等)污染的方式形成氧化物半导体层144和绝缘层150的界面，因此可以降低晶体管特性的偏差。
接着，利用使用掩模的蚀刻等的方法选择性地蚀刻氧化物半导体层144和绝缘层150，以形成岛状的氧化物半导体层144a和岛状的绝缘层150a(参照图2D)。这里，岛状的氧化物半导体层144a形成在重叠于栅电极148的区域中。
在形成用于为形成岛状的氧化物半导体层144a和岛状的绝缘层150a而进行的蚀刻的掩模时，优选使用紫外线、KrF激光或ArF激光进行曝光。尤其是，当进行沟道长度(L)小于25nm的曝光时，优选使用波长为几nm至几十nm的极短的极紫外线(ExtremeUltraviolet)进行形成掩模时的曝光。因为使用极紫外线的曝光的分辨率高且焦点深度也大，所以适合进行微型化。
作为对绝缘层150和氧化物半导体层144的蚀刻可以使用湿蚀刻或干蚀刻，也可以组合湿蚀刻和干蚀刻使用。根据材料适当地设定蚀刻条件(蚀刻气体、蚀刻剂、蚀刻时间、温度等)，以将绝缘层150和氧化物半导体层144蚀刻成所希望的形状。但是，为了降低晶体管的沟道长度(L)，优选使用干蚀刻。作为用于干蚀刻的蚀刻气体，例如可以使用六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)、八氟环丁烷(C4F8)等的含氟的气体或四氟甲烷(CF4)和氢的混合气体等，也可以对上述气体添加稀有气体(例如氦(He)、氩(Ar)、氙(Xe))、一氧化碳、二氧化碳等。
另外，作为干蚀刻，可以使用平行平板型RIE(Reactive Ion Etching：反应离子蚀刻)法或ICP(Inductively Coupled Plasma：感应耦合等离子体)蚀刻法等。此时，也需要适当地设定蚀刻条件(施加到线圈型电极的电力量、施加到衬底一侧的电极的电力量、衬底一侧的电极温度等)。
另外，在蚀刻氧化物半导体层144和绝缘层150时，如图2D所示，优选将氧化物半导体层144和绝缘层150的端部形成为具有倾斜度。这是为了防止在之后的工序中将源电极141a及漏电极141b形成在氧化物半导体层144和绝缘层150上时在源电极141a及漏电极141b等中发生断开。
像这样，通过对绝缘层150和氧化物半导体层144一起进行蚀刻，可以容易使氧化物半导体层144a的侧表面的上端与绝缘层150a的侧表面的下端对准。
这里，晶体管180的沟道长度(L)取决于氧化物半导体层144a的宽度。沟道长度(L)根据晶体管180的用途而不同，例如，可以为10nm以上且1000nm以下，优选为20nm以上且400nm以下。
另外，虽然在本实施方式中对绝缘层150和氧化物半导体层144一起进行蚀刻，但是本发明不局限于此，也可以对绝缘层150和氧化物半导体层144分别进行蚀刻。另外，也可以形成氧化物半导体层144并选择性地进行蚀刻以形成岛状的氧化物半导体层144a，然后形成绝缘层150并选择性地进行蚀刻以形成岛状的绝缘层150a。
此后，优选对氧化物半导体层144进行热处理(第一热处理)。通过该第一热处理去除在氧化物半导体层144中的过剩的氢(包含水或羟基)，改善氧化物半导体层144的结构，可以降低能隙中的缺陷能级。将第一热处理的温度例如设定为300℃以上且低于550℃或者400℃以上且500℃以下。
例如，将被处理物引入到使用电阻发热体等的电炉中，在氮气氛下且在450℃的温度下进行1小时的热处理。在该期间，不使氧化物半导体层144接触大气，以避免水和氢的混入。
热处理装置不局限于电炉，也可以为利用来自被进行了加热的气体等介质的热传达或热辐射对被处理物进行加热的装置。例如，可以使用GRTA(Gas Rapid ThermalAnneal：气体快速热退火)装置或LRTA(Lamp Rapid Thermal Anneal：灯快速热退火)装置等RTA(Rapid Thermal Anneal：快速热退火)装置。LRTA装置是通过卤素灯、金属卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等的灯发出的光(电磁波)的辐射来加热被处理物的装置。GRTA装置是利用高温气体进行热处理的装置。作为气体，使用氩等稀有气体或氮等即使通过热处理也不与被处理物起反应的惰性气体。
另外，作为第一热处理，也可以进行如下GRTA处理，即将被处理物引入到被加热的惰性气体气氛中，进行加热几分钟，然后从该惰性气体气氛中抽出被处理物。通过使用GRTA处理，可以在短时间内进行高温热处理。另外，即使在超过被处理物的上限温度的温度条件下，也可以采用GRTA处理。另外，在处理中，也可以将惰性气体转换为包含氧的气体。这是因为通过在包含氧的气氛下进行第一热处理，可以降低起因于氧缺陷的能隙中的缺陷能级。
另外，作为惰性气体气氛，优选应用以氮或稀有气体(氦、氖或氩等)为主要成分且不包含水或氢等的气氛。例如，优选将引入热处理装置中的氮或氦、氖、氩等的稀有气体的纯度设定为6N(99.9999％)以上，优选设定为7N(99.99999％)以上(即，杂质浓度为1ppm以下，优选为0.1ppm以下)。
总之，通过第一热处理降低杂质，形成i型(本征半导体)或基本上i型的氧化物半导体层144，由此可以形成具有非常优良的特性的晶体管。
由于上述热处理(第一热处理)具有去除氢或水等的效果，所以可以将该热处理也称为脱水化处理、脱氢化处理等。该脱水化处理、该脱氢化处理可以在如下时机进行：氧化物半导体层144的形成后；绝缘层150的形成后；源电极141a及漏电极141b的形成后等。另外，这样的脱水化处理、脱氢化处理不局限于进行一次，而也可以进行多次。
接着，通过在栅极绝缘层146和绝缘层150a上以与氧化物半导体层144a的侧表面接触的方式形成导电膜并选择性地蚀刻该导电膜，形成源电极141a及漏电极141b(参照图2E)。
成为源电极141a及漏电极141b的导电膜的厚度例如为50nm以上且500nm以下。成为源电极141a及漏电极141b的导电膜可以使用以溅射法为典型的PVD法或等离子体CVD法等的CVD法而形成。
作为成为源电极141a及漏电极141b的导电膜的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨的元素、它们的氮化物或以上述元素为成分的合金等。也可以使用选自锰、镁、锆、铍中的任一种或多种组合的材料。另外，也可以使用组合铝与选自钛、钽、钨、钼、铬、钕和钪的一种元素或多种元素而成的材料。另外，也可以使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2，有时缩写为ITO)、氧化铟氧化锌合金(In2O3-ZnO)或在任何这些金属氧化物材料中含有硅或氧化硅的导电金属氧化物。
另外，通过作为成为源电极141a及漏电极141b的导电膜的材料使用其功函数大于氧化物半导体层144a的电子亲合势的金属材料，可以提高与氧化物半导体层144a的接触界面的电阻，因此是优选的。作为这种金属材料，例如，可以举出金、铂、氮化钨、氧化铟氧化锡合金等。另外，作为成为源电极141a及漏电极141b的导电膜的材料，优选使用不会因与氧化物半导体层144a接触而起化学反应的材料。
作为对成为源电极141a及漏电极141b的导电膜的蚀刻，可以使用湿蚀刻或干蚀刻。另外，也可以将湿蚀刻和干蚀刻组合而使用。根据材料适当地设定蚀刻条件(蚀刻气体、蚀刻剂、蚀刻时间、温度等)，以将其蚀刻成所希望的形状。当作为对成为源电极141a及漏电极141b的导电膜的蚀刻采用干蚀刻时，作为蚀刻气体，例如可以使用氯(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)、四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等，也可以使用选自这些气体中的多种的混合气体。另外，也可以对这些气体添加稀有气体(氦(He)、氩(Ar))、氧等。
像这样，通过形成源电极141a及漏电极141b，氧化物半导体层144a在其侧表面与源电极141a及漏电极141b接触。另外，氧化物半导体层144a的侧表面的上端与绝缘层150a的侧表面的下端对准，氧化物半导体层144a在其上方隔着绝缘层150a而与源电极141a及漏电极141b重叠。就是说，氧化物半导体层144a只在侧表面与源电极141a及漏电极141b接触。
像这样，通过在氧化物半导体层144a的侧表面与源电极141a及漏电极141b接触并由绝缘层150a覆盖氧化物半导体层144a的上表面，可以降低源电极141a与氧化物半导体层144a的接触面积、漏电极141b与氧化物半导体层144a的接触面积。因此，可以增大接触界面的接触电阻。
本实施方式所示的晶体管180通过提高源电极141a与氧化物半导体层144a的接触电阻、漏电极141b与氧化物半导体层144a的接触电阻，即使缩短晶体管180的沟道长度(L)也可以缓和施加到氧化物半导体层144a的电场而抑制短沟道效应。
但是，氧化物半导体层144a不一定必须要只在其侧表面与源电极141a及漏电极141b接触，只要可以降低源电极141a与氧化物半导体层144a的接触面积、漏电极141b与氧化物半导体层144a的接触面积，就允许使氧化物半导体层144a的上表面的一部分与源电极141a及漏电极141b接触。
另外，通过成为源电极141a及漏电极141b的导电膜由依次层叠的第一导电膜和第二导电膜构成，如图1B所示的晶体管190那样，可以具有如下结构：源电极141a由依次层叠的第二导电层145a和第一导电层142a构成，而漏电极141b由依次层叠的第二导电层145b和第一导电层142b构成。在此情况下，将第一导电膜的厚度设定为50nm以上且500nm以下，并且，将第二导电膜的厚度设定为3nm以上且30nm以下，优选设定为5nm以上且15nm以下。
可以使用与成为上述源电极141a及漏电极141b的导电膜同样的材料及成膜方法形成第一导电膜及第二导电膜。另外，第一导电膜既可为单层结构，又可为两层以上的叠层结构。例如，可以举出钛膜的单层结构、包含硅的铝膜的单层结构、在铝膜上层叠有钛膜的两层结构以及依次层叠有钛膜、铝膜和钛膜的三层结构等。
另外，通过作为第二导电膜的材料使用其功函数大于氧化物半导体层144a的电子亲合势的金属材料，可以提高与氧化物半导体层144a的接触界面的电阻，因此是优选的。作为这种金属材料，例如，可以举出金、铂、氮化钨、氧化铟氧化锡合金等。另外，通过作为第二导电膜的材料使用其电阻高于第一导电膜的材料，在所制造的晶体管190的源电极及漏电极中与氧化物半导体层144a的沟道形成区域接触的区域的电阻高于其他区域，因此可以缓和源电极与漏电极之间的电场而抑制短沟道效应，因此是优选的。另外，因为第二导电层145a及145b与氧化物半导体层144a接触，所以作为第二导电膜的材料，优选使用不会因与氧化物半导体层144a接触而起化学反应的材料。
例如，优选的是，作为第二导电膜形成氮化钼膜，作为第一导电膜形成钛膜。
对第一导电膜及第二导电膜的蚀刻可以使用与上述成为源电极141a及漏电极141b的导电膜同样的方法。
在形成源电极141a及漏电极141b之后，优选在惰性气体气氛下或在氧气氛下进行第二热处理。第二热处理的温度设定为200℃以上且450℃以下，优选设定为250℃以上且350℃以下。例如，在氮气氛下以250℃进行1小时的热处理即可。通过进行第二热处理，可以减少晶体管的电特性的偏差。另外，当绝缘层150a包含氧时，对氧化物半导体层144a供应氧，并补偿该氧化物半导体层144a的氧缺陷，从而可以形成i型(本征半导体)或基本上i型的氧化物半导体层144a。
另外，虽然在本实施方式中在形成源电极141a及漏电极141b之后进行第二热处理，但是第二热处理的时机不局限于此。例如，也可以在将保护绝缘层形成在晶体管180上之后进行第二热处理。另外，也可以在进行第一热处理之后继续进行第二热处理，也可以将第一热处理兼作第二热处理，并也可以将第二热处理兼作第一热处理。
如上述那样，通过应用第一热处理和第二热处理中的至少一种，可以使氧化物半导体层144a以尽量不包含其主要成分以外的杂质的方式高纯度化。由此，可以使氧化物半导体层144a中的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，与一般的硅片的载流子密度(1×1014/cm3左右)相比，可以使氧化物半导体层144a的载流子密度为充分小的值(例如，小于1×1012/cm3，更优选小于1.45×1010/cm3)。由此，其截止电流充分小。例如，晶体管180的在室温下的截止电流(在此，每微米沟道宽度(1μm)的值)为100zA/μm(1zA(仄普托安培：zeptoampere)是1×10-21A)以下，优选为10zA/μm以下。
通过上述方法来完成使用氧化物半导体层144a的晶体管180。
像这样，通过只在氧化物半导体层144a的侧表面与源电极141a及漏电极141b接触并由绝缘层150a覆盖氧化物半导体层144a的上表面，可以降低源电极141a与氧化物半导体层144a的接触面积、漏电极141b与氧化物半导体层144a的接触面积。因此，可以增大接触界面的接触电阻。
因为本实施方式所示的晶体管180只在氧化物半导体层144a的侧表面与源电极141a及漏电极141b接触，所以通过提高源电极141a与氧化物半导体层144a的接触电阻、漏电极141b与氧化物半导体层144a的接触电阻，可以缓和施加到氧化物半导体层144a的电场而抑制阈值电压降低等的短沟道效应。
像这样，在所公开的发明的一个实施方式中，可以解决因微型化所导致的问题，其结果是可以使晶体管的尺寸充分地缩小。通过使晶体管的尺寸充分地缩小，半导体装置所占的面积缩小，半导体装置的取得个数增大。由此，可以抑制每半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现几乎相同的尺寸的更提高其功能的半导体装置。另外，通过沟道长度的缩小可以得到工作的高速化、低耗电量化等的效果。换言之，通过根据所公开的发明的一个实施方式实现使用氧化物半导体的晶体管的微型化，可以得到各种各样的效果。
本实施方式所示的结构、方法等可以与其他实施方式所示的任何结构、方法等适当地组合而使用。
实施方式2
在本实施方式中，参照图3A至3C及图4A至4F说明与实施方式1不同的根据所公开的发明的一个实施方式的半导体装置的结构及其制造工序。
<半导体装置的结构例>
图3A所示的晶体管260是半导体装置的结构例。晶体管260包括：设置在衬底200上的栅电极248；设置在栅电极248上的栅极绝缘层246；包括设置在栅极绝缘层246上的第二导电层245a和其电阻低于第二导电层245a的第一导电层242a的源电极；包括设置在栅极绝缘层246上的第二导电层245b和其电阻低于第二导电层245b的第一导电层242b的漏电极；以重叠于栅电极248且接触于第二导电层245a及245b的方式设置的氧化物半导体层244；设置在第一导电层242a与氧化物半导体层244之间的绝缘层243a；以及设置在第一导电层242b与氧化物半导体层244之间的绝缘层243b。
在图3A所示的晶体管260中，第二导电层245a具有超出第一导电层242a的侧表面沿沟道长度方向延伸的区域，第二导电层245a与氧化物半导体层244的至少沟道形成区接触。另外，第二导电层245b具有超出第一导电层242b的侧表面沿沟道长度方向延伸的区域，第二导电层245b与氧化物半导体层244的至少沟道形成区接触。
再者，在图3A所示的晶体管260中，在第二导电层245a中的超出第一导电层242a的侧表面沿沟道长度方向延伸的区域上设置有侧壁绝缘层252a，并且在第二导电层245b中的超出第一导电层242b的侧表面沿沟道长度方向延伸的区域上设置有侧壁绝缘层252b。侧壁绝缘层252a与氧化物半导体层244、第二导电层245a、第一导电层242a以及绝缘层243a接触地设置。此外，在侧壁绝缘层252a中与氧化物半导体层244接触的区域的至少一部分具有弯曲形状。侧壁绝缘层252b与氧化物半导体层244、第二导电层245b、第一导电层242b以及绝缘层243b接触地设置。此外，在侧壁绝缘层252b中与氧化物半导体层244接触的区域的至少一部分具有弯曲形状。
另外，虽然在图3A所示的晶体管260中示出依次层叠第二导电层245a和第一导电层242a，并且依次层叠第二导电层245b和第一导电层242b的例子，但是本发明的一个实施方式不局限于此。例如，也可以采用如图3B所示的晶体管270那样依次层叠第一导电层242a和第二导电层245a，并且依次层叠第一导电层242b和第二导电层245b的结构。在此情况下，优选的是，第二导电层245a具有超出第一导电层242a的侧表面在沟道长度方向上延伸的区域，并至少与氧化物半导体层244的沟道形成区域接触。与此同样，优选的是，第二导电层245b具有超出第一导电层242b的侧表面在沟道长度方向上延伸的区域，并至少与氧化物半导体层244的沟道形成区域接触。另外，在此情况下，绝缘层243a设置在第二导电层245a与氧化物半导体层244之间，而绝缘层243b设置在第二导电层245b与氧化物半导体层244之间。
另外，也可以采用如图3C所示的晶体管280那样在绝缘层243a及243b的每一个中与氧化物半导体层244接触的区域的至少一部分具有弯曲形状的结构。
通过源电极或漏电极由第一导电层242a及242b与第二导电层245a及245b的叠层构成，并且在第二导电层245a及245b中设置超出第一导电层242a及242b的侧表面在沟道长度方向上延伸的区域，在该区域中发生电压下降而缓和施加到氧化物半导体层的电场。由此，可以抑制短沟道效应。另外，在源电极或漏电极上形成氧化物半导体层244时的覆盖度得到提高。再者，通过将在绝缘层中与氧化物半导体层244接触的区域的至少一部形成为弯曲形状，可以提高在形成氧化物半导体层244时的覆盖度。因此，抑制成膜不良等的发生。
<晶体管260的制造工序例>
接着，参照图4A至4F说明上述晶体管260的制造工序的例子。
首先，在衬底200上形成导电膜之后，通过选择性地蚀刻该导电膜，以形成栅电极248。接着，以覆盖栅电极248的方式形成栅极绝缘层246(参照图4A)。
在此，衬底200可以使用与实施方式1所示的衬底100同样的衬底。另外，栅电极248可以使用与实施方式1所示的栅电极148同样的材料、成膜方法形成。另外，栅极绝缘层246可以使用与实施方式1所示的栅极绝缘层146同样的材料、成膜方法形成。以上的详细说明可以参考实施方式1所记载的内容。
接着，在栅极绝缘层246上形成第二导电膜245之后，在第二导电膜245上形成第一导电膜，并且在该第一导电膜上形成绝缘膜。接着，通过在绝缘膜上形成掩模并蚀刻绝缘膜和第一导电膜，形成绝缘层243a、243b、第一导电层242a及242b(参照图4B)。
这里，第二导电膜、第一导电膜以及绝缘膜可以使用与实施方式1所示的第二导电膜、第一导电膜以及绝缘膜同样的材料及成膜方法而形成。以上的详细可以参考实施方式1的记载。但是，第一导电膜和第二导电膜优选使用能够确保蚀刻选择比的材料而形成。在本实施方式中，例如，作为第二导电膜，形成氮化钼膜，作为第一导电膜，形成钛膜。
接着，在绝缘膜上形成掩模，使用该掩模对绝缘膜进行蚀刻，来形成绝缘层243a、243b。作为对绝缘膜的蚀刻可以使用湿蚀刻或干蚀刻，也可以组合湿蚀刻和干蚀刻使用。根据材料适当地设定蚀刻条件(蚀刻气体、蚀刻剂、蚀刻时间、温度等)，以将绝缘膜蚀刻成所希望的形状。但是，为了降低晶体管的沟道长度(L)，优选使用干蚀刻。作为用于干蚀刻的蚀刻气体，例如可以使用六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)、八氟环丁烷(C4F8)等的含氟的气体或四氟甲烷(CF4)和氢的混合气体等，也可以对蚀刻气体添加稀有气体(氦(He)、氩(Ar)、氙(Xe))、一氧化碳或二氧化碳等。
通过使用用于对绝缘膜的蚀刻的掩模，对第一导电膜进行蚀刻，来形成第一导电层242a、242b(参照图4B)。另外，在蚀刻第一导电膜时，使用能够确保与第二导电膜之间的蚀刻选择比的蚀刻材料(蚀刻剂或蚀刻气体)。另外，也可以在对第一导电膜进行蚀刻之前去除掩模，将绝缘层243a及绝缘层243b用作掩模并对第一导电膜进行蚀刻。
作为对第一导电膜的蚀刻，可以使用湿蚀刻或干蚀刻。另外，也可以将湿蚀刻和干蚀刻组合而使用。根据材料适当地设定蚀刻条件(蚀刻气体、蚀刻剂、蚀刻时间、温度等)，以将其蚀刻成所希望的形状。但是，为了降低晶体管的沟道长度(L)，优选使用干蚀刻。在本实施方式中，作为用来对第一导电膜进行蚀刻的蚀刻气体，使用四氟化碳(CF4)、氯(Cl2)、氧(O2)的混合气体、四氟化碳(CF4)、氧(O2)的混合气体、六氟化硫(SF6)、氯(Cl2)、氧(O2)的混合气体或六氟化硫(SF6)、氧(O2)的混合气体。
通过设置绝缘层243a、243b，容易控制源电极或漏电极与后面形成的氧化物半导体层的接触区域(接触面积等)。换言之，容易控制源电极或漏电极的电阻，可以有效地抑制短沟道效应。
接着，覆盖绝缘层243a、243b以及露出第二导电膜245地形成绝缘膜252(参照图4C)。绝缘膜252可以使用CVD法或溅射法形成。另外，绝缘膜252优选包含氧化硅、氮化硅、氧氮化硅、氧化铝等形成。另外，绝缘膜252既可以为单层结构又可以为叠层结构。
接着，在第二导电膜245上的第一导电层242a与第一导电层242b之间的区域中形成侧壁绝缘层252a及252b(参照图4D)。通过对绝缘膜252进行各向异性高的蚀刻处理，侧壁绝缘层252a及252b可以自对准的方式形成。在此，作为各向异性高的蚀刻，优选使用干蚀刻，例如，作为蚀刻气体，可以使用三氟甲烷(CHF3)、八氟环丁烷(C4F8)等的含氟的气体。另外，也可以对这些气体添加氦(He)或氩(Ar)等的稀有气体。再者，作为干蚀刻，优选使用对衬底施加高频电压的反应离子蚀刻法(RIE法)。
接着，将侧壁绝缘层252a、252b用作掩模对第二导电膜245选择性地进行蚀刻，形成第二导电层245a、245b(参照图4E)。通过该蚀刻工序，形成层叠有第二导电层245a及第一导电层242a的源电极以及层叠有第二导电层245b及第一导电层242b的漏电极。另外，对第二导电膜245的蚀刻除了将侧壁绝缘层252a、252b用作掩模以外，可以使用与实施方式1所示的方法同样的方法进行。
晶体管260的沟道长度(L)根据第二导电层245a的下端部和第二导电层245b的下端部之间的距离来决定。沟道长度(L)根据晶体管260的用途不同，例如可以设定为10nm至1000nm，优选设定为20nm至400nm。
另外，本实施方式所示的晶体管的制造工序使用侧壁绝缘层252a或252b对第二导电膜245进行蚀刻。由此，第二导电层245a中的超出第一导电层242a的侧表面沿沟道长度方向延伸的区域的长度(LS)和侧壁绝缘层252a的底面的沟道长度方向的长度大致一致。同样地，第二导电层245b中的超出第一导电层242b的侧表面沿沟道长度方向延伸的区域的长度(LD)和侧壁绝缘层252b的底面的沿沟道长度方向的长度大致一致。侧壁绝缘层252a、252b由于通过对绝缘膜252进行蚀刻处理而以自对准形成，所以根据绝缘膜252的厚度决定上述(LS)或(LD)。换言之，通过控制绝缘膜252的厚度，可以微细化调整晶体管260的沟道长度(L)。例如，可以将晶体管260的沟道长度(L)调整为比形成掩模时的曝光所需的曝光装置的最小加工尺寸更微细。由此，根据晶体管260所希望的沟道长度(L)及用于第二导电层245a、245b的加工的曝光装置的分辨率等决定绝缘膜252的厚度即可。
接着，覆盖绝缘层243a、243b、侧壁绝缘层252a、252b且与第二绝缘层245a及第二导电层245b接触地形成氧化物半导体层244(参照图4F)。
氧化物半导体层244可以使用与实施方式1所示的氧化物半导体层144同样的材料、方法形成。另外，优选对氧化物半导体层244进行热处理(第一热处理)。详细说明可以参考实施方式1所记载的内容。另外，优选的是，在进行第一热处理之后，在惰性气体气氛中或氧气氛中进行热处理(第二热处理)。详细说明可以参考实施方式1所记载的内容。
另外，在晶体管260的源电极中，第二导电层245a中的超出第一导电层242a的侧表面沿沟道长度方向延伸的区域的侧表面与氧化物半导体层244接触。另外，在漏电极中，第二导电层245b中的超出第一导电层242b的侧表面沿沟道长度方向延伸的区域的侧表面与氧化物半导体层244接触。像这样，通过其厚度比第一导电层242a、242b薄的第二导电层245a、245b的侧表面与氧化物半导体层244接触，可以减少源电极或漏电极与氧化物半导体层244的接触面积，而可以增大氧化物半导体层244附近的源电极或漏电极的电阻。由此，即使使晶体管260的沟道长度(L)缩短，也可以缓和源电极和漏电极之间的电场并可以抑制短沟道效应。另外，第二导电层使用其电阻比第一导电层高的材料制造，可以更有效地提高电阻，因此是优选的。另外，由于所公开的发明的技术思想在于在源电极或漏电极中形成高电阻区域，所以源电极或漏电极不一定需要严密地只在第二导电层245a及第二导电层245b的侧表面与氧化物半导体层244接触。
通过上述步骤，可以制造使用氧化物半导体层244的晶体管260。
可以根据用来形成侧壁绝缘层252a、252b的绝缘膜252的厚度对本实施方式所示的晶体管260的沟道长度(L)微细控制。由此，通过适当地设定该绝缘膜252的厚度，缩小晶体管260的沟道长度(L)，而容易实现半导体装置的微型化。
在本实施方式所示的晶体管260中，在第二导电层245a中的超出第一导电层242a的侧表面沿沟道长度方向延伸的区域上及在第二导电层245b中的超出第一导电层242b的侧表面沿沟道长度方向延伸的区域上分别设置侧壁绝缘层252a及侧壁绝缘层252b。由此，可以提高氧化物半导体层244、栅极绝缘层246的覆盖性，并可以抑制成膜不良等的发生。
再者，在本实施方式所示的晶体管260中，在第二导电层245a中设置超出第一导电层242a的侧表面沿沟道长度方向延伸的区域，并且在第二导电层245b中设置超出第一导电层242b的侧表面沿沟道长度方向延伸的区域，从而使源电极或漏电极与氧化物半导体层244的沟道形成区域接触的区域附近成为高电阻区。由此，通过缓和源电极和漏电极之间的电场，可以抑制阈值电压的降低等的短沟道效应。
像这样，在所公开的发明的一个实施方式中，可以解决因微型化所导致的问题，其结果是可以使晶体管的尺寸充分地缩小。通过使晶体管的尺寸充分地缩小，半导体装置所占的面积缩小，半导体装置的取得个数增大。由此，可以抑制每半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现几乎相同的尺寸的更提高其功能的半导体装置。另外，通过沟道长度的缩小可以得到工作的高速化、低耗电量化等的效果。换言之，通过根据所公开的发明的一个实施方式实现使用氧化物半导体的晶体管的微型化，可以得到各种各样的效果。
<晶体管270及晶体管280的制造工序例>
接着，说明图3B所示的晶体管270的制造工序的一个例子。这里，各工序的详细与晶体管260的制造工序的情况同样。另外，图3C所示的晶体管280除了在绝缘层243a及243b中与氧化物半导体层244接触的区域中的至少一部分设置具有弯曲形状的区域这一点以外与晶体管270的制造工序同样。
首先，在衬底200上形成导电膜之后，蚀刻该导电膜，以形成栅电极248。接着，以覆盖栅电极248的方式形成栅极绝缘层246。
接着，在栅极绝缘层246上形成第一导电膜之后，通过在第一导电膜上形成掩模并蚀刻第一导电膜，形成第一导电层242a及242b。
接着，在第一导电层242a及242b和栅极绝缘层246上形成第二导电膜，然后，在第二导电膜上形成绝缘膜。
接着，通过在绝缘膜上形成掩模并使用该掩模蚀刻绝缘膜，形成绝缘层243a及243b。
这里，图3B所示的结构与图3A的结构不同的点在于：在形成第一导电层242a及242b之后，形成第二导电层245a及245b。通过在形成第一导电层242a及242b之后形成第二导电膜进行蚀刻，不需要确保第一导电膜与第二导电膜的蚀刻选择比，因此可以从更多的材料中选择第一导电膜和第二导电膜的各材料。
接着，通过使用用来形成绝缘层243a及243b的掩模蚀刻第二导电膜，形成第二导电层245a及245b。可以使用相同的气体连续蚀刻绝缘膜和第二导电膜。或者，也可以通过剥离掩模而以绝缘层243a及243b为掩模蚀刻第二导电膜。
接着，在绝缘层243a及243b和栅极绝缘层246上使用溅射法形成氧化物半导体膜。然后，在氧化物半导体膜上形成掩模，通过使用该掩模蚀刻氧化物半导体膜，形成氧化物半导体层244。
根据上述工序，可以制造使用氧化物半导体层244的晶体管270。
另外，通过在形成第二导电层245a及245b之后对绝缘层243a及243b进行使用Ar气体的反溅射，可以使在绝缘层243a及243b中与之后形成的氧化物半导体层244接触的区域中的至少一部分具有弯曲形状。通过使在绝缘层243a及243b中与氧化物半导体层244接触的区域中的至少一部分具有弯曲形状，可以提高氧化物半导体层244的覆盖度而防止断开。
由此，可以制造图3C所示的晶体管280。
以上，本实施方式所示的结构、方法等可以与其他实施方式所示的任何结构、方法等适当地组合而使用。
实施方式3
在本实施方式中，参照图5A和5B及图6A至6E说明与上述实施方式所示的半导体装置的结构不同的半导体装置的结构及其制造工序的例子。
<半导体装置的结构例>
图5A和5B示出作为半导体装置的例子的晶体管的截面结构。图5A和5B示出作为根据所公开的发明的一个实施方式的晶体管的顶栅型晶体管。
图5A所示的晶体管380具有：在衬底300上的氧化物半导体层344a；以接触于氧化物半导体层344a上的方式设置的绝缘层350a；设置在绝缘层350a上的源电极341a及漏电极341b；设置在源电极341a及漏电极341b上的栅极绝缘层346；以及设置在栅极绝缘层346上的栅电极348。
在图5A所示的晶体管380中，氧化物半导体层344a在其侧表面与源电极341a及漏电极341b接触。另外，氧化物半导体层344a的侧表面的上端与绝缘层350a的侧表面的下端对准，氧化物半导体层344a在其上方隔着绝缘层350a与源电极341a及漏电极341b重叠。就是说，氧化物半导体层344a只在侧表面与源电极341a及漏电极341b接触。
另外，如图5B所示的晶体管390那样，还可以采用如下结构：作为源电极341a，依次层叠第二导电层345a和第一导电层342a；作为漏电极341b，依次层叠第二导电层345b和第一导电层342b。
<晶体管的制造工序例>
以下，参照图6A至6E说明图5A所示的晶体管的制造工序例。
首先，在具有绝缘表面的衬底300上使用溅射法形成氧化物半导体层344，并且在该氧化物半导体层344上形成绝缘层350(参照图6A)。
在此，衬底300可以使用与实施方式1所示的衬底100同样的材料。另外，氧化物半导体层344可以使用与实施方式1所示的氧化物半导体层144同样的材料、成膜方法形成。另外，绝缘层350可以使用与实施方式1所示的绝缘层150同样的材料、成膜方法形成。以上的详细说明可以参考实施方式1所记载的内容。
接着，利用使用掩模的蚀刻等的方法选择性地蚀刻氧化物半导体层344和绝缘层350，以形成岛状的氧化物半导体层344a和岛状的绝缘层350a(参照图6B)。
氧化物半导体层344a和绝缘层350a可以使用与实施方式1所示的氧化物半导体层144a和绝缘层150a同样的方法通过蚀刻而形成。其详细可以参考实施方式1的记载。
接着，通过在衬底300和绝缘层350a上以与氧化物半导体层344a的侧表面接触的方式形成导电膜并选择性地蚀刻该导电膜，形成源电极341a及漏电极341b(参照图6C)。
源电极341a及漏电极341b可以使用与实施方式1所示的源电极141a及漏电极141b同样的材料和成膜方法而形成。其详细可以参考实施方式1的记载。
这里，源电极341a的侧表面与氧化物半导体层344a的源电极341a一侧的侧表面之间的沟道长度方向上的距离优选为0.1μm以下。另外，与此同样，漏电极341b的侧表面与氧化物半导体层344a的漏电极341b一侧的侧表面之间的沟道长度方向上的距离优选为0.1μm以下。通过采用这种结构，可以使栅电极348的电场充分作用于氧化物半导体层344a。
另外，如实施方式1所示，通过成为源电极341a及漏电极341b的导电膜由依次层叠的第一导电膜和第二导电膜构成，如图5B所示的晶体管390那样，可以具有如下结构：源电极341a由依次层叠的第二导电层345a和第一导电层342a构成，而漏电极341b由依次层叠的第二导电层345b和第一导电层342b构成。第一导电层342a及342b和第二导电层345a及345b可以使用与实施方式1所示的第一导电层142a及142b和第二导电层145a及145b同样的材料和成膜方法而形成。因此，其详细可以参考实施方式1的记载。
接着，以覆盖绝缘层350a、源电极341a及漏电极341b的方式形成栅极绝缘层346(参照图6D)。
另外，栅极绝缘层346可以使用与实施方式1所示的栅极绝缘层146同样的材料、成膜方法形成。由此，以上的详细说明可以参考实施方式1所记载的内容。
接着，在栅极绝缘层346上形成导电膜，选择性地蚀刻该导电膜，以形成栅电极348(参照图6E)。这里，将栅电极348形成在重叠于岛状的氧化物半导体层344a的区域中。
另外，栅电极348可以使用与实施方式1所示的栅电极148同样的材料、成膜方法形成。因此，其详细可以参考实施方式1的记载。
通过上述方法来完成使用氧化物半导体层344a的晶体管380。
像这样，通过在氧化物半导体层344a的侧表面与源电极341a及漏电极341b接触，可以降低源电极341a与氧化物半导体层344a的接触面积、漏电极341b与氧化物半导体层344a的接触面积。因此，可以增大接触界面的接触电阻。
本实施方式所示的晶体管380通过只在氧化物半导体层344a的侧表面与源电极341a及漏电极341b接触，并且提高源电极341a与氧化物半导体层344a的接触电阻、漏电极341b与氧化物半导体层344a的接触电阻，可以缓和施加到氧化物半导体层344a的电场而抑制阈值电压降低等的短沟道效应。
像这样，在所公开的发明的一个实施方式中，可以解决因微型化所导致的问题，其结果是可以使晶体管的尺寸充分地缩小。通过使晶体管的尺寸充分地缩小，半导体装置所占的面积缩小，半导体装置的取得个数增大。由此，可以抑制每半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现几乎相同的尺寸的更提高其功能的半导体装置。另外，通过沟道长度的缩小可以得到工作的高速化、低耗电量化等的效果。换言之，通过根据所公开的发明的一个实施方式实现使用氧化物半导体的晶体管的微型化，可以得到各种各样的效果。
本实施方式所示的结构、方法等可以与其他实施方式所示的任何结构、方法等适当地组合而使用。
实施方式4
在本实施方式中，参照图7及图8A至8D说明与上述实施方式不同的根据所公开的发明的一个实施方式的半导体装置的结构及其制造工序。
<半导体装置的结构例>
图7所示的晶体管460是半导体装置的结构的例子。晶体管460包括：设置在衬底400上的氧化物半导体层444a；设置在氧化物半导体层444a上的栅极绝缘层446a；设置在栅极绝缘层446a上的栅电极448；以及以与氧化物半导体层444a接触的方式设置的源电极442a及漏电极442b。另外，以覆盖晶体管460的方式设置有层间绝缘层453。
在图7所示的晶体管460中，以接触于栅电极448的上表面的方式设置有绝缘层450。另外，以接触于栅电极448的侧面的方式设置有侧壁绝缘层452a及452b。
另外，在图7所示的晶体管460中，既可将氧化物半导体层444a形成为其长度(在沟道形成区域中载流子流过的方向)比栅极绝缘层446a的长度长，又可将氧化物半导体层444a形成为其长度与栅极绝缘层446a的长度大致一致。
<半导体装置的制造工序例>
接着，说明图7所示的晶体管460的制造工序的一个例子。各工序的详细与其他实施方式同样。
首先，在衬底400上依次形成氧化物半导体膜444、绝缘膜446、导电膜以及绝缘膜。然后，在绝缘膜和导电膜最上面形成掩模，使用该掩模选择性地蚀刻最上面绝缘膜，以形成栅电极448和绝缘层450(参照图8A)。其详细可以参考上述实施方式。另外，绝缘膜446和绝缘层450优选使用能够确保蚀刻选择比的材料而形成。
接着，以至少覆盖栅电极448和绝缘层450的方式形成绝缘层，并且对该绝缘层进行各向异性高的蚀刻处理，以形成侧壁绝缘层452a及452b(参照图8B)。另外，侧壁绝缘层452a及452b优选使用能够确保与绝缘膜446之间的蚀刻选择比的材料而形成。其详细可以参考上述实施方式。
接着，通过以绝缘层450和侧壁绝缘层452a及452b为掩模选择性地蚀刻氧化物半导体膜444和绝缘膜446，形成氧化物半导体层444a和栅极绝缘层446a(参照图8C)。这里，蚀刻处理既可为对绝缘膜446和氧化物半导体膜444一起进行蚀刻的蚀刻处理，又可为对绝缘膜446和氧化物半导体膜444分别进行蚀刻的蚀刻处理。另外，随该蚀刻处理的条件，有时会有侧壁绝缘层452a及452b后退的情况。在此情况下，之后形成的源电极442a及漏电极442b也与氧化物半导体层444a的上表面的一部分接触。其详细可以参考上述实施方式。
接着，以覆盖氧化物半导体层444a、栅极绝缘层446a、绝缘层450和侧壁绝缘层452a及452b等的方式在衬底400上形成层间绝缘层453。然后，在层间绝缘层453中形成到达氧化物半导体层444a的开口之后，形成连接于氧化物半导体层444a的源电极442a及漏电极442b(参照图8D)。另外，优选使用CMP处理等将层间绝缘层453的表面形成为平坦表面。这是因为如下缘故：通过将层间绝缘层453的表面形成为平坦，之后有利地形成源电极442a及漏电极442b。另外，这里，在层间绝缘层453中形成开口之后形成源电极442a及漏电极442b，但是也可以在形成层间绝缘层453之前形成源电极442a及漏电极442b。层间绝缘层、源电极以及漏电极等的详细可以参考上述实施方式。
根据上述工序，可以制造使用氧化物半导体层444a的晶体管460。
通过采用本实施方式所示的结构，容易控制源电极或漏电极与氧化物半导体层的接触区域(接触面积等)。换言之，容易控制源电极或漏电极的电阻，可以有效地抑制短沟道效应。
像这样，在所公开的发明的一个实施方式中，可以解决因微型化所导致的问题，其结果是可以使晶体管的尺寸充分地缩小。通过使晶体管的尺寸充分地缩小，半导体装置所占的面积缩小，半导体装置的取得个数增大。由此，可以抑制每半导体装置的制造成本。另外，由于使半导体装置小型化，所以可以实现几乎相同的尺寸的更提高其功能的半导体装置。另外，通过沟道长度的缩小可以得到工作的高速化、低耗电量化等的效果。换言之，通过根据所公开的发明的一个实施方式实现使用氧化物半导体的晶体管的微型化，可以得到各种各样的效果。
本实施方式所示的结构、方法等可以与其他实施方式所示的任何结构、方法等适当地组合而使用。
实施方式5
在本实施方式中，参照图9A-1及9A-2和9B说明根据所公开的发明的一个实施方式的半导体装置的应用例。这里，说明存储装置的一个例子。另外，在电路图中，有时追加OS的符号以表示使用氧化物半导体的晶体管。
在图9A-1所示的半导体装置中，第一布线(1st Line)与晶体管500的源电极电连接，第二布线(2nd Line)与晶体管500的漏电极电连接。另外，第三布线(3rd Line)与晶体管510的源电极和漏电极中的一方电连接，第四布线(4th Line)与晶体管510的栅电极电连接。并且，晶体管500的栅电极、晶体管510的源电极和漏电极中的另一方与电容元件520的电极中的一方电连接，第五布线(5th Line)与电容元件520的电极中的另一方电连接。
这里，将上述使用氧化物半导体的晶体管应用于晶体管510。使用氧化物半导体的晶体管具有截止电流极小的特征。因此，通过使晶体管510成为截止状态，可以在极长时间内保持晶体管500的栅电极的电位。另外，通过具有电容元件520，可以容易保持施加到晶体管500的栅电极的电荷，并容易读出被保持的数据。
另外，对晶体管500没有特别的限制。从提高数据的读出速度的观点来看，例如，优选应用使用单晶硅的晶体管等开关速度快的晶体管。
另外，如图9B所示，也可以采用不设置电容元件520的结构。
在图9A-1所示的半导体装置中，通过利用可以保持晶体管500的栅电极的电位的特征，如下所述那样可以进行数据写入、保持以及读出。
首先，说明数据的写入及保持。首先，通过将第四布线的电位设定为使晶体管510成为导通状态的电位，使晶体管510成为导通状态。由此，将第三布线的电位施加到晶体管500的栅电极和电容元件520。就是说，将预定的电荷施加到晶体管500的栅电极(写入)。这里，施加两个不同的电位的电荷(以下，施加低电位的电荷称为电荷QL，而施加高电位的电荷称为电荷QH)中的任何一种被施加给晶体管500的栅电极。另外，也可以应用施加三个以上不同的电位的电荷以提高存储容量。然后，通过将第四布线的电位设定为使晶体管510成为截止状态的电位，使晶体管510成为截止状态，而保持施加到晶体管500的栅电极的电荷(保持)。
因为晶体管510的截止电流极小，所以在长时间内保持晶体管500的栅电极的电荷。
下面，说明数据的读出。通过在对第一布线施加了预定的电位(恒定电位)的状态下将适当的电位(读出电位)施加到第五布线，第二布线根据在晶体管500的栅电极中保持的电荷量而取不同的电位。一般来说，这是因为如下缘故：在晶体管500为n沟道型时，对晶体管500的栅电极施加了QH的情况下的表观(apparent)阈值电压Vth_H低于对晶体管500的栅电极施加了QL的情况下的表观阈值电压Vth_L。这里，表观阈值电压是指使晶体管500成为“导通状态”时所需要的第五布线的电位。因此，通过将第五布线的电位设定为Vth_H与Vth_L的中间的电位V0，可以辨别施加到晶体管500的栅电极的电荷。例如，在写入时施加了QH的情况下，在第五布线的电位成为V0(>Vth_H)时，晶体管500成为“导通状态”。在施加了QL的情况下，即使在第五布线的电位成为V0(<Vth_L)时，晶体管500也处于“截止状态”。因此，可以根据第二布线的电位而读出被保持的数据。
另外，在将存储单元配置为阵列状的情况下，需要只读出所希望的存储单元的数据。像这样，为了读出预定的存储单元的数据，而不读出除此以外的存储单元的数据，在晶体管500分别并联连接于各存储单元间的情况下，只要对读出对象以外的存储单元的第五布线施加无论栅电极的状态如何都使晶体管500成为“截止状态”的电位，即小于Vth_H的电位，即可。另一方面，在晶体管500分别串联连接于各存储单元间的情况下，只要对读出对象以外的存储单元的第五布线施加无论栅电极的状态如何都使晶体管500成为“导通状态”的电位，即大于Vth_L的电位，即可。
下面，说明数据的重写。与上述数据的写入及保持同样，进行数据的重写。就是说，通过将第四布线的电位设定为使晶体管510成为导通状态的电位，使晶体管510成为导通状态。由此，将第三布线的电位(根据新的数据的电位)施加到晶体管500的栅电极和电容元件520。然后，通过将第四布线的电位设定为使晶体管510成为截止状态的电位，使晶体管510成为截止状态，而使晶体管500的栅电极成为被施加了根据新的数据的电荷的状态。
如上所述，根据所公开的发明的半导体装置可以通过再次进行数据的写入而直接重写数据。由此，不需要快闪存储器等所需要的利用高电压从浮动栅极抽出电荷的工作，而可以抑制起因于擦除工作的工作速度的降低。就是说，可以实现半导体装置的高速工作。
另外，通过将晶体管510的源电极或漏电极电连接于晶体管500的栅电极，起到与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极相等的作用。因此，在附图中，有时将晶体管510的源电极或漏电极与晶体管500的栅电极电连接的部分称为浮动栅极部FG。在晶体管510处于截止时，该浮动栅极部FG被看作埋在绝缘体中，而在浮动栅极部FG中保持电荷。因为使用氧化物半导体的晶体管510的截止电流为由硅半导体等形成的晶体管的十万分之一以下，所以可以忽视由晶体管510的泄漏导致的积聚在浮动栅极部FG中的电荷的消失。就是说，通过利用使用氧化物半导体的晶体管510，可以实现即使没有电力供给也能够保持数据的非易失性存储装置。
例如，在晶体管510的室温下的截止电流为10zA(1zA(仄普托安培)为1×10-21A)以下，并且电容元件520的电容值为10fF左右的情况下，可以至少保持数据104秒以上。另外，当然，该保持时间根据晶体管特性或电容值而变动。
另外，在此情况下，不存在现有的浮动栅极型晶体管中指出的栅极绝缘膜(隧道绝缘膜)的退化的问题。就是说，可以解决现有问题，即将电子注入到浮动栅极时栅极绝缘膜退化的问题。这意味着不存在原理上的写入次数的限制。另外，不需要现有的浮动栅极型晶体管在写入或擦除时所需要的高电压。
图9A-1所示的半导体装置可以为构成该半导体装置的晶体管等的要素包括电阻器和电容器的图9A-2所示的半导体装置。就是说，在图9A-2中，晶体管500和电容元件520分别视为包括电阻器和电容器。R1和C1分别为电容元件520的电阻值和电容值，其中电阻值R1相当于由构成电容元件520的绝缘层而起的电阻值。另外，R2和C2分别为晶体管500的电阻值和电容值，其中电阻值R2相当于由晶体管500处于导通状态时的栅极绝缘层而起的电阻值，电容值C2相当于所谓的栅极电容(形成在栅电极与源电极或漏电极之间的电容以及形成在栅电极与沟道形成区域之间的电容)的电容值。
如果以晶体管510处于截止状态时的源电极与漏电极之间的电阻值(也称为有效电阻)为ROS，在晶体管510的栅极泄漏电流充分小的条件下，R1及R2满足ROS为R1以下、ROS为R2以下，则电荷的保持期间(可以说是数据的保持期间)主要取决于晶体管510的截止电流。
与此相反，在不满足该条件的情况下，即使晶体管510的截止电流充分小，也难以确保充分的保持期间。这是因为晶体管510的截止电流以外的泄漏电流(例如，发生在源电极与栅电极之间的泄漏电流等)大的缘故。由此可知，本实施方式所公开的半导体装置有利地满足上述关系。
另一方面，C1和C2优选满足C1为C2以上的关系。这是因为如下缘故：通过增大C1，可以在由第五布线控制浮动栅极部FG的电位时将第五布线的电位高效地施加到浮动栅极部FG，可以使施加到第五布线的电位之间(例如，读出的电位和非读出的电位)的电位差被抑制。
通过满足上述关系，可以实现更合适的半导体装置。另外，R1及R2由晶体管500的栅极绝缘层或电容元件520的绝缘层控制。这对C1及C2也适用。因此，优选适当地设定栅极绝缘层的材料或厚度等，而满足上述关系。
在本实施方式所示的半导体装置中，浮动栅极部FG起到与快闪存储器等的浮动栅极型晶体管的浮动栅极相等的作用，但是，本实施方式的浮动栅极部FG具有与快闪存储器等的浮动栅极根本不同的特征。因为在快闪存储器中施加到控制栅极的电压高，所以为了防止其电位影响到相邻的单元的浮动栅极，需要保持各单元之间的一定程度的间隔。这是阻碍半导体装置的高集成化的主要原因之一。该原因起因于施加高电场而发生隧道电流的快闪存储器的根本原理。
另外，由快闪存储器的上述原理导致绝缘膜的退化的进展，而还导致重写次数的界限(104至105次左右)的另一问题。
根据所公开的发明的半导体装置根据使用氧化物半导体的晶体管的开关而工作，而不根据如上所述的由隧道电流而起的电荷注入的原理而工作。就是说，不需要如快闪存储器那样的用来注入电荷的高电场。由此，因为不需要考虑到控制栅极带给相邻的单元的高电场的影响，所以容易实现高集成化。
另外，因为不利用由隧道电流而起的电荷注入的原理，所以不存在存储单元的退化的原因。就是说，与快闪存储器相比，具有高耐久性和高可靠性。
另外，不需要高电场、不需要大型***电路(升压电路等)这一点也优越于快闪存储器。
另外，在使构成电容元件520的绝缘层的相对介电常数εr1与在晶体管500中构成栅极电容的绝缘层的相对介电常数εr2不同的情况下，在构成电容元件520的绝缘层的面积S1和在晶体管500中构成栅极电容的绝缘层的面积S2满足2·S2为S1以上(优选为S2为S1以上)的同时，容易实现C1为C2以上。具体地说，例如，在构成电容元件520的绝缘层中，通过采用由诸如氧化铪的高介电常数(high-k)材料构成的膜或由诸如氧化铪的high-k材料构成的膜与由氧化物半导体构成的膜的叠层结构，可以将εr1设定为10以上，优选为15以上，在晶体管500中构成栅极电容的绝缘层中，通过采用氧化硅，可以将εr2设定为3至4。
通过组合这种结构，可以使根据所公开的发明的半导体装置进一步高集成化。
另外，上述说明涉及使用以电子为多数载流子的n型晶体管(n沟道型晶体管)的情况，但是，当然可以使用以空穴为多数载流子的p型晶体管(p沟道型晶体管)代替n型晶体管。
如上所述，所公开的发明的一个实施方式的半导体装置具有非易失性存储单元，该非易失性存储单元包括截止状态下的源极与漏极之间的泄漏电流(截止电流)少的写入用晶体管、使用与该写入用晶体管不同的半导体材料的读出用晶体管以及电容元件。
写入用晶体管的截止电流在使用时的温度(例如，25℃)下为100zA(1×10-19A)以下，优选为10zA(1×10-20A)以下，更优选为1zA(1×10-21A)以下。在通常的硅半导体中难以得到如上所述的低截止电流，但是在以适当的条件加工氧化物半导体而得到的晶体管中能够得到如上所述的低截止电流。因此，作为写入用晶体管，优选使用包含氧化物半导体的晶体管。
再者，因为使用氧化物半导体的晶体管的亚阈值摆幅值(S值)小，所以即使迁移率比较低，也可以使开关速度充分增高。因此，通过将该晶体管用于写入用晶体管，可以使施加到浮动栅极部FG的写入脉冲的上升极为陡峭。另外，因为截止电流小，所以可以减少使浮动栅极部FG保持的电荷量。就是说，通过将使用氧化物半导体的晶体管应用于写入用晶体管，可以进行高速的数据重写。
虽然读出用晶体管没有对截止电流的限制，但是优选使用进行高速工作的晶体管，以提高读出速度。例如，作为读出用晶体管，优选使用开关速度为1纳秒以下的晶体管。
对存储单元的数据写入使用如下方法：通过使写入用晶体管成为导通状态，将电位提供给与写入用晶体管的源电极和漏电极中的一方、电容元件的电极中的一方以及读出用晶体管的栅电极电连接的浮动栅极部FG，然后，通过使写入用晶体管成为截止状态，使浮动栅极部FG保持预定量的电荷。这里，因为写入用晶体管的截止电流极小，所以在长时间内保持提供给浮动栅极部FG的电荷。例如，在截止电流实际上为0时，不需要进行现有的DRAM所需要的刷新工作，或者，可以将刷新工作的频度降到极低(例如，一个月至一年中的一次左右)，而可以充分降低半导体装置的耗电量。
另外，通过对存储单元再次写入数据，可以直接重写数据。由此，不需要快闪存储器等所需要的擦除工作，而可以抑制起因于擦除工作的工作速度的降低。就是说，可以实现半导体装置的高速工作。另外，因为不需要现有的浮动栅极型晶体管在写入或擦除时需要的高电压，所以可以进一步降低半导体装置的耗电量。在写入两个阶段(1位)的数据的情况下，在一个存储单元中，施加到根据本实施方式的存储单元的电压(同时施加到存储单元的各端子的电位中的最大的与最小的之间的差异)的最大值为5V以下，优选为3V以下。
配置在根据所公开的发明的半导体装置中的存储单元只要至少包括写入用晶体管、读出用晶体管以及电容元件，即可，另外，即使电容元件的面积小，也可以进行工作。因此，例如，与每个存储单元需要六个晶体管的SRAM相比，可以充分减小每个存储单元的面积，而可以在半导体装置中以高密度配置存储单元。
另外，在现有的浮动栅极型晶体管中，因为在写入时电荷在栅极绝缘膜(隧道绝缘膜)中迁移，所以不可避免该栅极绝缘膜(隧道绝缘膜)的退化。但是，在根据本发明的一个实施方式的存储单元中，因为根据写入用晶体管的开关工作而写入数据，所以不存在栅极绝缘膜的退化的现有问题。这意味着不存在原理上的写入次数的限制，并且对重写的耐性极高。例如，根据本发明的一个实施方式的存储单元即使在写入1×109次(10亿次)以上之后，其电流-电压特性也未退化。
再者，在将使用氧化物半导体的晶体管应用于存储单元的写入用晶体管的情况下，因为通常的氧化物半导体的能隙大(例如，In-Ga-Zn-O类氧化物半导体的能隙为3.0至3.5eV),热激发载流子也极少，所以例如即使在150℃的高温环境下，存储单元的电流-电压特性也不退化。
本发明人在进行深入研究后，发现使用氧化物半导体的晶体管具有如下优良特性：即使在150℃的高温下，其特性也不退化，并且在150℃的温度下，截止电流极小，即100zA以下。在本实施方式中，将具有该优良特性的晶体管应用于存储单元的写入用晶体管，而提供一种具有从来没有的特征的半导体装置。
根据所公开的发明的一个实施方式，在使用氧化物半导体的晶体管中，可以在抑制缺陷的同时或者在维持良好特性的同时，实现微型化。通过使用这种晶体管，可以对上述优良的存储装置进行高度的集成化。
如上所述，本实施方式所示的结构、方法等可以与其他实施方式适当地组合而使用。
实施方式6
在本实施方式中，参照图10A和10B、图11A至11C说明根据所公开的发明的一个实施方式的半导体装置的应用例。
图10A和10B是使用图9A-1所示的多个半导体装置(以下，也称为存储单元550)而形成的半导体装置的电路图。图10A是存储单元550串联连接的所谓的NAND型半导体装置的电路图，而图10B是存储单元550并联连接的所谓的NOR型半导体装置的电路图。
在图10A所示的半导体装置包括源极线SL、位线BL、第一信号线S1、m个第二信号线S2、m个字线WL以及多个存储单元550(1，1)至550(m，1)配置为纵m个(行)×横1个(列)。另外，图10A示出具有一个源极线SL及一个位线BL的结构，但是本发明不局限于此。通过具有n个源极线SL及n个位线BL，可以采用具有纵m个(行)×横n个(列)的存储单元阵列的结构。
在各存储单元550中，晶体管500的栅电极、晶体管510的源电极和漏电极中的一方以及电容元件520的电极中的一方电连接。另外，第一信号线S1与晶体管510的源电极和漏电极中的另一方电连接，并且第二信号线S2与晶体管510的栅电极电连接。另外，字线WL与电容元件520的电极中的另一方电连接。
另外，存储单元550所具有的晶体管500的源电极电连接于相邻的存储单元550所具有的晶体管500的漏电极，而存储单元550所具有的晶体管500的漏电极电连接于相邻的存储单元550所具有的晶体管500的源电极。另外，串联连接的多个存储单元中的设置在一端的存储单元550所具有的晶体管500的漏电极电连接于位线。另外，串联连接的多个存储单元中的设置在另一端的存储单元550所具有的晶体管500的源电极电连接于源极线。
在图10A所示的半导体装置中，按每个行进行写入工作及读出工作。使用如下方法进行写入工作。通过将使晶体管510成为导通状态的电位施加到被进行写入的行的第二信号线S2，使被进行写入的行的晶体管510成为导通状态。由此，将第一信号线S1的电位施加到指定的行的晶体管500的栅电极，而将预定的电荷施加到该栅电极。像这样，可以将数据写入到指定的行的存储单元。
另外，使用如下方法进行读出工作。首先，通过将无论施加到晶体管500的栅电极的电荷如何都使晶体管500成为导通状态的电位施加到被进行读出的行以外的行的字线WL，使被进行读出的行以外的行的晶体管500成为导通状态。另外，将根据晶体管500的栅电极所具有的电荷而选择晶体管500的导通状态或截止状态的电位(读出电位)施加到被进行读出的行的字线WL。另外，将恒定电位施加到源极线SL，使连接于位线BL的读出电路(未图示)成为工作状态。这里，因为源极线SL-位线BL之间的多个晶体管500在被进行读出的行中以外都处于导通状态，所以源极线SL-位线BL之间的导电率取决于被进行读出的行的晶体管500的状态(导通状态或截止状态)。因为晶体管的导电率根据被进行读出的行的晶体管500的栅电极所具有的电荷而不同，所以位线BL的电位相应地取不同的数值。通过由读出电路读出位线BL的电位，可以从指定的行的存储单元读出数据。
图10B所示的半导体装置具有n个源极线SL、n个位线BL以及n个第一信号线S1、m个第二信号线S2、m个字线WL以及多个存储单元550(1，1)至550(m，n)配置为纵m个(行)×横n个(列)的矩阵状的存储单元阵列560。各晶体管500的栅电极、晶体管510的源电极和漏电极中的一方以及电容元件520的电极中的一方电连接。另外，源极线SL与晶体管500的源电极电连接，并且位线BL与晶体管500的漏电极电连接。另外，第一信号线S1与晶体管510的源电极和漏电极中的另一方电连接，并且第二信号线S2与晶体管510的栅电极电连接。另外，字线WL与电容元件520的电极中的另一方电连接。
在图10B所示的半导体装置中，按每个行进行写入工作及读出工作。使用与上述图10A所示的半导体装置同样的方法进行写入工作。另外，使用如下方法进行读出工作。首先，通过将无论施加到晶体管500的栅电极的电荷如何都使晶体管500成为截止状态的电位施加到被进行读出的行以外的行的字线WL，使被进行读出的行以外的行的晶体管500成为截止状态。另外，将根据晶体管500的栅电极所具有的电荷而选择晶体管500的导通状态或截止状态的电位(读出电位)施加到被进行读出的行的字线WL。另外，将恒定电位施加到源极线SL，使连接于位线BL的读出电路(未图示)成为工作状态。这里，因为源极线SL-位线BL之间的导电率取决于被进行读出的行的晶体管500的状态(导通状态或截止状态)。就是说，位线BL的电位根据被进行读出的行的晶体管500的栅电极所具有的电荷而取不同的数值。通过由读出电路读出位线BL的电位，可以从指定的行的存储单元读出数据。
另外，在上述结构中，使各存储单元550保持的数据量为1位，但是，本实施方式所示的存储装置的结构不局限于此。也可以准备三个以上的施加到晶体管500的栅电极的电位，以增加各存储单元550所保持的数据量。例如，在施加到晶体管500的栅电极的电位为四种的情况下，可以使各存储单元保持2位的数据。
接着，参照图11A至11C说明可以应用于图10A和10B所示的半导体装置等的读出电路的一个例子。
图11A示出读出电路的概略。该读出电路具有晶体管和读出放大器电路。
在读出数据时，将端子A连接于连接有被进行数据读出的存储单元的位线。另外，将偏置电位Vbias施加到晶体管的栅电极，而控制端子A的电位。
存储单元550根据所存储的数据而取不同的电阻值。具体地说，在所选择的存储单元550的晶体管500处于导通状态时，存储单元处于低电阻状态，而在所选择的存储单元550的晶体管500处于截止状态时，存储单元处于高电阻状态。
在存储单元550处于高电阻状态的情况下，端子A的电位高于参考电位Vref，读出放大器输出对应于端子A的电位的电位。另一方面，在存储单元550处于低电阻状态的情况下，端子A的电位低于参考电位Vref，读出放大器电路输出对应于端子A的电位的电位。
像这样，通过使用读出电路，可以从存储单元550读出数据。另外，本实施方式的读出电路只是一个例子。也可以使用其他公知的电路。另外，读出电路也可以具有预充电电路。也可以采用参考用位线代替参考电位Vref来连接读出放大器电路的结构。
图11B示出读出放大器电路的一个例子的差分型读出放大器。差分型读出放大器具有输入端子Vin(+)、输入端子Vin(-)和输出端子Vout，而放大Vin(+)和Vin(-)之间的差异。在Vin(+)>Vin(-)时，Vout成为大致High输出，在Vin(+)<Vin(-)时，Vout成为大致Low输出。在将该差分型读出放大器应用于读出电路的情况下，Vin(+)和Vin(-)中的一方连接于输入端子A，对Vin(+)和Vin(-)中的另一方施加参考电位Vref。
图11C示出读出放大器电路的一个例子的锁存型读出放大器。锁存型读出放大器具有输入/输出端子V1及输入输出端子V2、控制用信号Sp的输入端子及控制用信号Sn的输入端子。首先，将信号Sp设定为High，将信号Sn设定为Low，遮断电源电位(Vdd)。另外，将被进行比较的电位施加到V1及V2。然后，将信号Sp设定为Low，将信号Sn设定为High，提供电源电位(Vdd)，如果被进行比较的电位V1in和V2in的关系为V1in>V2in，则V1的输出成为High,V2的输出成为Low，如果被进行比较的电位V1in和V2in的关系为V1in<V2in，则V1的输出成为Low,V2的输出成为High。通过利用这种关系，可以放大V1in和V2in之间的差异。在将该锁存型读出放大器应用于读出电路的情况下，V1和V2中的一方隔着开关连接于端子A和输出端子，对V1和V2中的另一方施加参考电位Vref。
本实施方式所示的结构、方法等可以与其他实施方式适当地组合而使用。
实施方式7
在本实施方式中，参照图12A至12F说明将上述实施方式所示的半导体装置应用于电子设备的情况。在本实施方式中，说明将上述半导体装置应用于如下电子设备的情况：计算机；移动电话机(也称为移动电话、移动电话装置)；个人数字助理(包括便携式游戏机、音频再现装置等)；数码相机；数码摄像机；电子纸；电视装置(也称为电视机或电视接收机)；等等。
图12A示出笔记本电脑，包括外壳601、外壳602、显示部603以及键盘604等。在外壳601和602内设置有上述实施方式所示的被微型化的半导体装置。因此，实现其特征在于小型、高速工作以及低耗电量的笔记本电脑。
图12B示出个人数字助理(PDA)，在主体611中设置有显示部613、外部接口615以及操作按钮614等。另外，还具备控制个人数字助理的触屏笔612等。在主体611内设置有上述实施方式所示的被微型化的半导体装置。因此，实现其特征在于小型、高速工作以及低耗电量的个人数字助理。
图12C示出安装有电子纸的电子书阅读器620，其由两个外壳，即外壳621及外壳623构成。在外壳621及外壳623中分别设置有显示部625及显示部627。外壳621及外壳623由轴部637相连接，且可以以该轴部637为轴进行开闭动作。另外，外壳621具备电源631、操作键633以及扬声器635等。在外壳621和外壳623中的至少一个中设置有上述实施方式所示的被微型化的半导体装置。因此，实现其特征在于小型、高速工作以及低耗电量的电子书阅读器。
图12D示出移动电话机，其由外壳640和外壳641的两个外壳构成。再者，外壳640和外壳641滑动而可以处于如图12D那样的展开状态和重叠状态，可以进行适于携带的小型化。另外，外壳641具备显示面板642、扬声器643、麦克风644、定位装置646、照相用镜头647以及外部连接端子648等。此外，外壳640具备对移动电话机进行充电的太阳能电池单元649和外部存储器650等。另外，显示面板642具有触摸屏功能，图12D使用虚线示出被显示出来的多个操作键645。另外，将天线内置于外壳641中。在外壳640和外壳641中的至少一个中设置有上述实施方式所示的被微型化的半导体装置。因此，实现其特征在于小型、高速工作以及低耗电量的移动电话机。
图12E示出数码相机，其由主体661、显示部667、取景器663、操作开关664、显示部665以及电池666等构成。在主体661内设置有上述实施方式所示的被微型化的半导体装置。因此，实现其特征在于小型、高速工作以及低耗电量的数码相机。
图12F示出电视装置670，其由外壳671、显示部673以及支架675等构成。可以通过利用外壳671所具备的开关、遥控操作机680进行电视装置670的操作。在外壳671及遥控操作机680内设置有上述实施方式所示的被微型化的半导体装置。因此，实现其特征在于高速工作和低耗电量的电视装置。
如上所述，在本实施方式所示的电子设备中安装有根据上述实施方式的半导体装置。因此，实现其特征在于小型、高速工作以及低耗电量的电子设备。
本申请基于于2010年2月5日向日本专利局提交的日本专利申请序列号2010-024636，其全部内容以提及方式结合于本文中。
Claims (21)
1.一种半导体装置，包括：
在绝缘表面上并与所述绝缘表面直接接触的氧化物半导体层；
在所述氧化物半导体层之上并与所述绝缘表面直接接触的绝缘层，所述绝缘层包括从所述绝缘层的顶表面到底表面形成的开口；
在所述开口中的与所述氧化物半导体层电接触的电极；
与所述氧化物半导体层重叠的栅电极；
覆盖所述栅电极的侧表面的侧壁绝缘层，所述侧壁绝缘层由第一层形成，并且所述绝缘层由与所述第一层不同的第二层形成；以及
所述氧化物半导体层与所述栅电极之间的栅极绝缘层，
其中所述电极与所述侧壁绝缘层直接接触，并且
其中所述电极与所述绝缘表面的顶部区域直接接触且覆盖所述绝缘表面的所述顶部区域。
2.根据权利要求1所述的半导体装置，其中所述栅电极设置在所述氧化物半导体层之上。
3.根据权利要求1所述的半导体装置，其中所述氧化物半导体层设置在所述栅电极之上。
4.根据权利要求1所述的半导体装置，其中所述氧化物半导体层包含铟和锌。
5.根据权利要求1所述的半导体装置，
其中所述电极包括第一导电层和第二导电层，所述第二导电层具有高于所述第一导电层的电阻，并且
其中所述第二导电层与所述氧化物半导体层直接接触。
6.根据权利要求5所述的半导体装置，其中所述第二导电层的厚度为5nm以上且15nm以下。
7.根据权利要求5所述的半导体装置，其中所述第二导电层包含金属氮化物。
8.根据权利要求1所述的半导体装置，
其中所述栅电极在所述氧化物半导体层之上，并且
其中所述绝缘层覆盖所述栅电极。
9.一种半导体装置，包括：
在绝缘表面上并与所述绝缘表面直接接触的氧化物半导体层；
在所述氧化物半导体层之上并与所述绝缘表面直接接触的绝缘层，所述绝缘层包括均从所述绝缘层的顶表面到底表面形成的第一开口和第二开口；
第一电极和第二电极，均与所述氧化物半导体层电接触，并且分别完全填充所述第一开口和所述第二开口；
与所述氧化物半导体层重叠的栅电极；
覆盖所述栅电极的两个侧表面的侧壁绝缘层，所述侧壁绝缘层由第一层形成，并且所述绝缘层由与所述第一层不同的第二层形成；以及
所述氧化物半导体层与所述栅电极之间的栅极绝缘层，
其中所述第一电极和所述第二电极中的每一个均与所述侧壁绝缘层中的一个直接接触，并且
其中所述第一电极和所述第二电极与所述绝缘表面的顶部区域直接接触且覆盖所述绝缘表面的所述顶部区域。
10.根据权利要求9所述的半导体装置，其中所述栅电极设置在所述氧化物半导体层之上。
11.根据权利要求9所述的半导体装置，其中所述氧化物半导体层设置在所述栅电极之上。
12.根据权利要求9所述的半导体装置，其中所述氧化物半导体层包含铟和锌。
13.根据权利要求9所述的半导体装置，
其中所述第一电极和所述第二电极中的每一个均包括第一导电层和第二导电层，所述第二导电层具有高于所述第一导电层的电阻，并且
其中所述第二导电层与所述氧化物半导体层直接接触。
14.根据权利要求13所述的半导体装置，其中所述第二导电层的厚度为5nm以上且15nm以下。
15.根据权利要求13所述的半导体装置，其中所述第二导电层包含金属氮化物。
16.根据权利要求9所述的半导体装置，
其中所述栅电极在所述氧化物半导体层之上，并且
其中所述绝缘层覆盖所述栅电极。
17.根据权利要求9所述的半导体装置，
其中，当沿所述氧化物半导体层的沟道形成区的长度方向截取的截面看时，分开两个所述开口的距离短于分开所述栅极绝缘层的两个侧表面的距离。
18.一种半导体装置，包括：
在绝缘表面上并与所述绝缘表面直接接触的氧化物半导体层；
在所述氧化物半导体层之上并与所述绝缘表面直接接触的具有平坦顶表面的绝缘层，所述绝缘层包括均从所述绝缘层的所述平坦顶表面到底表面形成的第一开口和第二开口；
第一电极和第二电极，均与所述氧化物半导体层直接接触，并且分别完全填充所述第一开口和所述第二开口；
与所述氧化物半导体层重叠的栅电极；
第一侧壁绝缘层和第二侧壁绝缘层，每一个覆盖所述栅电极的两个侧表面中的一个，所述第一侧壁绝缘层和所述第二侧壁绝缘层由第一层形成，并且所述绝缘层由与所述第一层不同的第二层形成；以及
所述氧化物半导体层与所述栅电极之间的栅极绝缘层，
其中所述第一电极和所述第二电极中的每一个均与所述侧壁绝缘层中的一个直接接触，并且
其中所述第一电极和所述第二电极与所述绝缘表面的顶部区域直接接触且覆盖所述绝缘表面的所述顶部区域。
19.根据权利要求18所述的半导体装置，
其中所述栅电极在所述氧化物半导体层之上，并且
其中所述绝缘层覆盖所述栅电极。
20.根据权利要求18所述的半导体装置，
其中，当沿所述氧化物半导体层的沟道形成区的长度方向截取的截面看时，分开两个所述开口的距离短于分开两个所述侧壁绝缘层的两个外部侧表面的距离。
21.一种半导体装置，包括：
在绝缘表面上并与所述绝缘表面直接接触的氧化物半导体层；
在所述氧化物半导体层之上并与所述绝缘表面直接接触的绝缘层，所述绝缘层包括从所述绝缘层的顶表面到底表面形成的开口；
在所述开口中的与所述氧化物半导体层电接触的电极；
与所述氧化物半导体层重叠的栅电极；
覆盖所述栅电极的侧表面的侧壁绝缘层，所述侧壁绝缘层由第一层形成，并且所述绝缘层由与所述第一层不同的第二层形成；以及
所述氧化物半导体层与所述栅电极之间的栅极绝缘层，
其中所述电极与所述侧壁绝缘层直接接触。
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