JP5975907B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。特に、信号処理回路に対して電源電圧の供給を停止することが可能な半導体装置に関する。なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
近年、電子機器においては、動作時の低消費電力化が強く求められている。電子機器の消費電力対策として、信号処理回路における動作状態に応じて、個々の論理回路の動作を制御することが行われている。
信号処理回路として、例えば、ボルテージレギュレータにおいては、高電源電圧変動除去比で良好な過渡応答特性が得られる第１の差動増幅回路、第２の差動増幅回路、及び出力トランジスタの３段構成動作と、低消費電流に適した第２の差動増幅回路及び出力トランジスタの２段構成動作と、を自動で切り替えるということが行われている。（特許文献１参照）。
特開２０１１−０９６２１０
しかし、特許文献１に記載されたボルテージレギュレータでは、微少電流での動作状態であっても、基準電圧生成回路に電源から電流が供給されている限り、基準電圧生成回路における電力は消費し続けている。そのため、信号処理回路において消費される電力は、十分に低減されているとはいえなかった。
上記問題に鑑み、本発明の一態様では、信号処理回路の消費電力を低減することを目的の一とする。また、該信号処理回路を備えることで、半導体装置の消費電力を低減することを目的の一とする。
本発明の一態様に係る半導体装置は、基準電圧生成回路と、分圧回路と、オペアンプと、該オペアンプにバイアス電流を供給するバイアス回路と、第１及び第２の保持回路と、を有し、基準電圧生成回路と、バイアス回路との間に、第１の保持回路が接続されており、分圧回路と、オペアンプの非反転入力端子との間に、第２の保持回路が接続されている。
第１及び第２の保持回路は、それぞれスイッチ及び容量素子を有する。第１の保持回路におけるスイッチの一端が、基準電圧生成回路と接続され、他端が容量素子の一対の電極の一方と、バイアス回路と、に接続される。また、第２の保持回路におけるスイッチの一端が、分圧回路と接続され、他端が、容量素子の一対の電極の一方と、オペアンプと、に接続される。スイッチとしては、オフ電流が著しく小さいトランジスタを用いる。
オフ電流が著しく小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる膜や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、オフ電流が著しく小さいトランジスタとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることができる。
なお、本明細書等において、オフ電流とは、トランジスタがオフ状態のときに、ソースとドレインとの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、しきい値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
スイッチとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることにより、スイッチと、容量素子とが接続されたノードの電位が一定に保たれた後、スイッチを非導通状態としても、スイッチを介してリークする電荷量を、著しく小さく抑えることができる。
そのため、第１の保持回路が有するスイッチを非導通状態とすることにより、基準電圧生成回路から出力された電圧を、スイッチと容量素子とが接続されたノードに保持することができる。また、第２の保持回路が有するスイッチを非導通状態とすることにより、分圧回路から出力された電圧を、スイッチと容量素子とが接続されたノードに保持することができる。
したがって、基準電圧生成回路から、バイアス回路やオペアンプへ電圧を出力し続ける必要がなくなるため、基準電圧生成回路を常時動作させる必要がなくなる。これにより、基準電圧生成回路へ電源の供給を停止することができるため、基準電圧生成回路で消費される電力を削減することができる。
本発明の一態様に係る半導体装置は、第１の電源電圧が供給される第１の端子と、第２の電源電圧が供給される第２の端子との間に接続され、第１及び第２の基準電圧を出力する基準電圧生成回路と、第１の端子と第２の端子との間に接続され、第２の基準電圧を分圧して、参照電圧を出力する分圧回路と、第１の端子と、基準電圧生成回路との間に接続され、第１の信号に応じて、導通状態または非導通状態となる第１のスイッチと、参照電圧が非反転入力端子に与えられ、出力電圧が反転入力端子に与えられるオペアンプと、オペアンプに、バイアス電流を供給するバイアス回路と、基準電圧生成回路と、バイアス回路との間に接続され、第２の信号に応じて、第１の基準電圧の保持を行う第１の保持回路と、分圧回路と、オペアンプの非反転入力端子との間に接続され、第２の信号に応じて、参照電圧の保持を行う第２の保持回路と、を有する。
本発明の一態様に係る半導体装置は、第１の電源電圧が供給される第１の端子と、第２の電源電圧が供給される第２の端子との間に接続され、第１及び第２の基準電圧を出力する基準電圧生成回路と、第１の端子と第２の端子との間に接続され、第２の基準電圧を分圧して、参照電圧を出力する分圧回路と、第１の端子と、基準電圧生成回路との間に接続され、第１の信号に応じて、導通状態または非導通状態となる第１のスイッチと、参照電圧が非反転入力端子に与えられ、出力電圧が反転入力端子に与えられるオペアンプと、オペアンプと、第２の端子との間に接続され、オペアンプに、バイアス電流を供給するバイアス回路と、基準電圧生成回路と、バイアス回路との間に接続され、第２の信号に応じて、第１の基準電圧の保持を行う第１の保持回路と、分圧回路と、オペアンプの非反転入力端子との間に接続され、第２の信号に応じて、参照電圧の保持を行う第２の保持回路と、を有する。
本発明の一態様に係る半導体装置は、第１の電源電圧が供給される第１の端子と、第２の電源電圧が供給される第２の端子との間に接続され、基準電圧を出力する基準電圧生成回路と、第１の端子と第２の端子との間に接続され、基準電圧を分圧して、参照電圧を出力する分圧回路と、第１の端子と、基準電圧生成回路との間に接続され、第１の信号に応じて、導通状態または非導通状態となる第１のスイッチと、参照電圧が非反転入力端子に与えられ、出力電圧が反転入力端子に与えられるオペアンプと、オペアンプと、第１の端子の間に接続され、オペアンプに、バイアス電流を供給するバイアス回路と、基準電圧生成回路と、バイアス回路との間に接続され、第２の信号に応じて、基準電圧の保持を行う第１の保持回路と、分圧回路と、オペアンプの非反転入力端子との間に接続され、第２の信号に応じて、参照電圧の保持を行う第２の保持回路と、を有する。
上記各半導体装置において、第１及び第２の保持回路は、第２のスイッチおよび容量素子を有し、第２のスイッチは、第２の信号に応じて、導通状態または非導通状態となる。また、第２のスイッチは、チャネルが酸化物半導体に形成されるトランジスタである。
また、本発明の一態様に係る半導体装置は、第１の電源電圧が供給される第１の端子と、第２の電源電圧が供給される第２の端子との間に接続され、第１及び第２の基準電圧を出力する基準電圧生成回路と、第１の端子と、基準電圧生成回路との間に接続され、第１の信号に応じて、導通状態または非導通状態となる第１のスイッチと、第１の端子と第２の端子との間に接続され、第２の基準電圧を分圧して、参照電圧を出力する分圧回路と、参照電圧が非反転入力端子に与えられ、出力電圧が反転入力端子に与えられるオペアンプと、オペアンプと、第１の端子の間に接続され、オペアンプに、バイアス電流を供給する第１のバイアス回路と、オペアンプと、第２の端子との間に接続され、オペアンプに、バイアス電流を供給する第２のバイアス回路と、基準電圧生成回路と、第１のバイアス回路との間に接続され、第２の信号に応じて、第１の基準電圧の保持を行う第１の保持回路と、基準電圧生成回路と、第２のバイアス回路との間に接続され、第２の信号に応じて、第２の基準電圧の保持を行う第２の保持回路と、分圧回路と、オペアンプの非反転入力端子との間に接続され、第２の信号に応じて、参照電圧の保持を行う第３の保持回路と、を有する。
上記半導体装置において、第１乃至第３の保持回路は、それぞれ第２のスイッチおよび容量素子を有し、第２のスイッチは、第２の信号に応じて、導通状態または非導通状態となる。また、第２のスイッチは、チャネルが酸化物半導体に形成されるトランジスタである。
上記各半導体装置において、第１のスイッチは、チャネルが酸化物半導体に形成される。
なお、トランジスタに用いる酸化物半導体は、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
上記問題に鑑み、本発明の一態様では、信号処理回路の消費電力を十分に低減することができる。また、該信号処理回路を備えることで、半導体装置の消費電力を十分に低減することができる。
信号処理回路のブロック図。 信号処理回路のブロック図。 信号処理回路の回路図。 信号処理回路のブロック図。 信号処理回路のブロック図。 信号処理回路の回路図。 信号処理回路のブロック図。 信号処理回路の一部を示す回路図。 電源制御装置のブロック図。 トランジスタの作製方法を説明する断面図。 信号処理回路の回路図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る信号処理回路について、図１乃至図３を参照して説明する。
図１に、信号処理回路のブロック図を示す。図１に示す信号処理回路は、基準電圧生成回路１０１と、分圧回路１０２と、スイッチ１０３と、オペアンプ１０４と、バイアス回路１０５と、保持回路１０６と、保持回路１０７で構成されている。
基準電圧生成回路１０１は、第１の電源電圧Ｖ１が供給される第１の端子と、第２の電源電圧Ｖ２が供給される第２の端子との間に接続され、バイアス回路１０５に基準電圧Ｖａ及び分圧回路１０２に基準電圧Ｖｂを出力する。第１の電源電圧Ｖ１は、例えばＶＤＤとし、第２の電源電圧Ｖ２は、ＧＮＤとする。
分圧回路１０２は、第１の端子と、第２の端子との間に接続され、基準電圧Ｖｂを分圧して、オペアンプ１０４の非反転入力端子に参照電圧Ｖｒｅｆを出力する。
スイッチ１０３は、第１の端子と、基準電圧生成回路１０１との間に接続され、制御信号ＳＥＬ１に応じて、導通状態または非導通状態となる。スイッチ１０３が導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１に供給し、非導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１に供給することを停止する。
オペアンプ１０４は、非反転入力端子に参照電圧Ｖｒｅｆが入力され、出力端子から出力電圧Ｖｏｕｔを出力し、また、出力電圧Ｖｏｕｔの一部を、反転入力端子に帰還させている。
バイアス回路１０５は、第２の端子と、オペアンプ１０４との間に接続され、オペアンプ１０４に、バイアス電流を供給する。
保持回路１０６は、基準電圧生成回路１０１と、バイアス回路１０５との間に接続される。また、保持回路１０６は、スイッチ１１１及び容量素子１１２を有し、スイッチ１１１の一端は、基準電圧生成回路１０１に接続され、他端は、容量素子１１２の一対の電極の一方と、バイアス回路１０５と、に接続される。容量素子１１２の一対の電極の他方は、第２の端子と接続される。ここで、スイッチ１１１の他端と、容量素子１１２の一対の電極の一方と、バイアス回路１０５と、が接続された接続点をノードＡとする。
スイッチ１１１は、制御信号ＳＥＬ２に応じて、導通状態または非導通状態となる。スイッチ１１１が導通状態の場合は、基準電圧生成回路１０１から出力された基準電圧Ｖａを、バイアス回路１０５に供給し、スイッチ１１１が非導通状態の場合は、基準電圧生成回路１０１から出力された基準電圧ＶａをノードＡにおいて保持する。
保持回路１０７は、分圧回路１０２と、オペアンプ１０４の非反転入力端子との間に接続される。また、保持回路１０７は、スイッチ１１３及び容量素子１１４を有し、スイッチ１１３の一端は、分圧回路１０２に接続され、他端は、容量素子１１４の一対の電極の一方と、オペアンプ１０４の非反転入力端子と、に接続される。容量素子１１４の一対の電極の他方は、第２の端子と接続される。ここで、スイッチ１１３の他端と、容量素子１１４の一対の電極の一方と、オペアンプ１０４の非反転入力端子と、が接続された接続点をノードＢとする。
スイッチ１１３は、制御信号ＳＥＬ２に応じて、導通状態または非導通状態となる。スイッチ１１３が導通状態の場合は、分圧回路１０２から出力された参照電圧Ｖｒｅｆを、オペアンプ１０４の非反転入力端子に供給し、スイッチ１１３が非導通状態の場合は、分圧回路１０２から出力された参照電圧ＶｒｅｆをノードＢにおいて保持する。
図２に、図１に示す信号処理回路におけるスイッチ１０３、バイアス回路１０５、保持回路１０６、保持回路１０７の一例を示す。
スイッチ１０３としては、例えば、制御信号ＳＥＬ１に応じて、オン状態またはオフ状態となるトランジスタ１１５を用いる。
バイアス回路１０５としては、例えば、基準電圧生成回路１０１から出力された基準電圧Ｖａに応じて、オン状態またはオフ状態となるトランジスタ１１６を用いる。トランジスタ１１６は、ノードＡにおける電圧がトランジスタ１１６のしきい値電圧以上であれば、オン状態となり、オペアンプ１０４に、バイアス電流を供給し、ノードＡにおける電圧がトランジスタ１１６のしきい値電圧より低ければ、オフ状態となり、オペアンプ１０４に、バイアス電流を供給することを停止する。なお、図２においては、トランジスタ１１６は、ｎチャネル型トランジスタとする。
保持回路１０６において、スイッチ１１１は、例えば、制御信号ＳＥＬ２に応じて、オン状態またはオフ状態となるトランジスタ１１７を用いる。また、トランジスタ１１７として、オフ電流が著しく小さいトランジスタを用いる。
また、保持回路１０７において、スイッチ１１３は、例えば、制御信号ＳＥＬ２に応じて、オン状態またはオフ状態となるトランジスタ１１８を用いる。また、トランジスタ１１８として、オフ電流が著しく小さいトランジスタを用いる。
オフ電流が著しく小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる膜や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、オフ電流が著しく小さいトランジスタとして、チャネルが酸化物半導体膜に形成されるトランジスタを用いることができる。
保持回路１０６におけるスイッチ１１１として、オフ電流が著しく小さいトランジスタ１１７を用い、該トランジスタ１１７をオフ状態とすることで、容量素子１１２の一対の電極のうちの一方の電圧を長期間にわたって保持することができる。すなわち、スイッチ１１１が非導通状態の場合に、保持回路１０６におけるノードＡの電圧を長期間にわたって保持することができる。
また、保持回路１０７におけるスイッチ１１３として、オフ電流が著しく小さいトランジスタ１１８を用い、該トランジスタ１１８をオフ状態とすることで、容量素子１１４の一対の電極のうちの一方の電圧を長期間にわたって保持することができる。すなわち、スイッチ１１３が非導通状態の場合に、保持回路１０７におけるノードＢの電圧を長期間にわたって保持することができる。
次に、図２に示す信号処理回路の動作について説明する。
まず、トランジスタ１１５に制御信号ＳＥＬ１を入力することにより、トランジスタ１１５をオン状態として、第１の端子から第１の電源電圧Ｖ１を、基準電圧生成回路１０１に供給する。トランジスタ１１５がｎｃｈ型トランジスタの場合は、制御信号ＳＥＬ１としてハイレベルを入力すればよく、ｐｃｈ型トランジスタの場合は、制御信号ＳＥＬ１としてローレベルを入力すればよい。なお、以下において、トランジスタ１１５、トランジスタ１１７、及びトランジスタ１１８は、ｎｃｈ型トランジスタである場合について説明する。基準電圧生成回路１０１に第１の電源電圧Ｖ１が供給されることで、基準電圧生成回路１０１が動作し、基準電圧Ｖｂを分圧回路１０２に、基準電圧Ｖａを保持回路１０６に出力する。
また、分圧回路１０２では、基準電圧Ｖｂを分圧した参照電圧Ｖｒｅｆを保持回路１０７に出力する。
制御信号ＳＥＬ２をハイレベルとして、トランジスタ１１７及びトランジスタ１１８をオン状態とする。トランジスタ１１７がオン状態となることで、基準電圧生成回路１０１から出力された基準電圧Ｖａを、トランジスタ１１６に供給する。これにより、トランジスタ１１６がオン状態となり、第２の端子から、第２の電源電圧Ｖ２を、オペアンプ１０４に供給する。また、トランジスタ１１８がオン状態となることで、分圧回路１０２から出力された参照電圧Ｖｒｅｆを、オペアンプ１０４の非反転入力端子に出力する。これにより、オペアンプ１０４が動作するため、出力端子から出力電圧Ｖｏｕｔを出力するとともに、一部の出力電圧Ｖｏｕｔをオペアンプ１０４の反転入力端子に出力する。
図２に示す信号処理回路が定常状態（基準電圧Ｖａがバイアス回路１０５に正常に供給されている状態、参照電圧Ｖｒｅｆがオペアンプ１０４の非反転入力端子に正常に供給されている状態）となった後、制御信号ＳＥＬ２をローレベルとして、トランジスタ１１７及びトランジスタ１１８をオフ状態とする。トランジスタ１１７及びトランジスタ１１８は、オフ電流が著しく小さいトランジスタであるため、ノードＡにおける電圧（基準電圧Ｖａ）及びノードＢにおける電圧（参照電圧Ｖｒｅｆ）を、長期間にわたって保持することができる。
次に、制御信号ＳＥＬ１をローレベルとして、トランジスタ１１５をオフ状態とする。これにより、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１へ供給することを停止する。基準電圧生成回路１０１に第１の電源電圧Ｖ１の供給が停止するため、基準電圧生成回路１０１の動作が停止する。
図２に示す信号処理回路では、保持回路１０６に、オフ電流が著しく小さいトランジスタ１１７を用いている。そのため、トランジスタ１１７をオフ状態とすることにより、ノードＡにおける電圧（基準電圧Ｖａ）を、長期間にわたって保持することができる。これにより、基準電圧生成回路１０１の動作が停止ししても、基準電圧Ｖａを、トランジスタ１１６に供給し続けることができる。同様に、保持回路１０７に、オフ電流が著しく小さいトランジスタ１１８を用いている。そのため、トランジスタ１１８をオフ状態とすることにより、ノードＢにおける電圧（参照電圧Ｖｒｅｆ）を、長期間にわたって保持することができる。これにより、基準電圧生成回路１０１の動作が停止しても、参照電圧Ｖｒｅｆを、オペアンプ１０４の非反転入力端子に供給し続けることができる。
例えば、スイッチ１１１として、シリコンを用いたトランジスタを用いた場合、オフ電流は１ｐＡとなる。また、容量素子１１２の容量を例えば１ｐＦとすると、ノードＡで基準電圧Ｖａを変化量１ｍＶ未満で保持できる期間は１ｍｓｅｃとなる。したがって、基準電圧生成回路１０１の動作を停止させると、バイアス回路１０５の動作が停止してしまうので、信号処理回路が定常状態となっても基準電圧生成回路１０１の動作を停止することはできない。
しかし、本発明の一態様では、スイッチ１１１として、酸化物半導体を用いたトランジスタ１１７を用いているため、オフ電流を、１００ｙＡとすることができる。また、容量素子１１２の容量を例えば１ｐＦとすると、ノードＡで基準電圧Ｖａを変化量１ｍＶ未満で保持できる期間は、１０７ｓｅｃ（約１１５日）となる。
また、スイッチ１１３についても同様に、酸化物半導体を用いたトランジスタ１１８を用いているため、オフ電流を、１００ｙＡとすることができる。また、容量素子１１４の容量を例えば１ｐＦとすると、ノードＢで参照電圧Ｖｒｅｆを変化量１ｍＶ未満で保持できる期間は１０７ｓｅｃ（約１１５日）となる。
したがって、１０７ｓｅｃ（約１１５日）の期間は、基準電圧生成回路１０１の動作を停止することができる。また、１０７ｓｅｃ（約１１５日）の期間が経過するまえに、スイッチ１０３を導通状態とし、基準電圧生成回路１０１に第１の電源電圧Ｖ１を供給し、基準電圧生成回路１０１を動作させ、基準電圧Ｖａを保持回路１０６、及び参照電圧Ｖｒｅｆを保持回路１０７に出力すればよい。
従来の基準電圧生成回路では、電圧を出力している間は、常時電源電圧が供給される必要があった。これにより、従来の基準電圧生成回路においては、常時電力が消費されていた。
これに対し、本発明の一態様では、スイッチ１１１、１１３として、チャネルが酸化物半導体膜に形成されるトランジスタを用いている。例えば、スイッチ１１３と、容量素子１１４とが接続されたノードＢの電位が一定に保たれた後、スイッチ１１３を非導通状態としても、スイッチ１１３を介してリークする電荷量を、著しく小さく抑えることができる。
そのため、保持回路１０６が有するスイッチ１１１を非導通状態とすることにより、基準電圧生成回路１０１から出力された電圧を、スイッチ１１１と容量素子１１２とが接続されたノードＡに保持することができる。また、保持回路１０７が有するスイッチ１１３を非導通状態とすることにより、分圧回路１０２から出力された電圧を、スイッチ１１３と容量素子１１４とが接続されたノードＢに保持することができる。
したがって、基準電圧生成回路１０１から、バイアス回路１０５やオペアンプ１０４へ電圧を出力し続ける必要がなくなるため、基準電圧生成回路１０１を常時動作させる必要がなくなる。これにより、スイッチ１０３を非導通状態とし、基準電圧生成回路１０１へ電源の供給を停止することができるため、基準電圧生成回路１０１で消費される電力を削減することができる。
本実施の形態では、スイッチ１１１及びスイッチ１１３が、酸化物半導体を用いたトランジスタである場合について説明したが、スイッチ１０３が、酸化物半導体を用いたトランジスタであってもよい。
また、スイッチ１０３、スイッチ１１１、及びスイッチ１１３として用いるトランジスタは、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとしてもよい。スイッチ１０３の場合は、一方のゲートに制御信号ＳＥＬ１を入力し、他方のゲートには、別の制御信号を入力することができる。また、スイッチ１１１及びスイッチ１１３の場合は、一方のゲートに制御信号ＳＥＬ２を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号を入力してもよい。他方のゲートに入力する信号によって、トランジスタのしきい値電圧等を制御することが可能である。また、トランジスタのオフ電流を更に低減することも可能である。
また、本実施の形態では、制御信号ＳＥＬ１および制御信号ＳＥＬ２が異なる信号である場合について説明したが、制御信号ＳＥＬ１および制御信号ＳＥＬ２を同じ信号としてもよい。
基準電圧生成回路１０１、分圧回路１０２、オペアンプ１０４をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。
図３に、図１に示す信号処理回路をより詳細に示す。
基準電圧生成回路１０１は、トランジスタ１３１〜１３４、及び抵抗素子１３５で構成される。トランジスタ１３１およびトランジスタ１３２は、ｐチャネル型トランジスタであり、トランジスタ１３３およびトランジスタ１３４は、ｎチャネル型トランジスタである。ノードａは、保持回路１０６におけるトランジスタ１１５のソースまたはドレインの一方と接続されており、ノードｂは、分圧回路１０２におけるトランジスタ１３６のゲートと接続されている。また、基準電圧Ｖａは、ノードａにおける電圧であり、基準電圧Ｖｂは、ノードｂにおける電圧である。
分圧回路１０２は、トランジスタ１３６および抵抗素子１３７で構成される。トランジスタ１３６は、ｐチャネル型トランジスタである。トランジスタ１３６のソースまたはドレインの一方は、保持回路１０７におけるトランジスタ１１８のソースまたはドレインの一方と接続されている。
オペアンプ１０４は、トランジスタ１３８〜１４１、トランジスタ１４３及び容量素子１４４で構成される。トランジスタ１３８、トランジスタ１３９及びトランジスタ１４３は、ｐチャネル型トランジスタである。また、トランジスタ１３８及びトランジスタ１３９は、カレントミラー回路を構成する。また、トランジスタ１４０およびトランジスタ１４１は、ｎチャネル型トランジスタであり、差動回路を構成する。また、トランジスタ１４３及び容量素子１４４により、バッファ回路が構成される。
なお、本実施の形態では、オペアンプを用いて信号処理回路を構成する例について示すが、オペアンプに換えてコンパレータを用いて信号処理回路を構成しても良い。
バイアス回路１０５は、トランジスタ１１６及びトランジスタ１４２を有する。トランジスタ１１６及びトランジスタ１４２は、ｎチャネル型トランジスタである。
本実施の形態に示す信号処理回路では、基準電圧生成回路１０１と、バイアス回路１０５との間に、保持回路１０６を接続することにより、保持回路１０６において、基準電圧生成回路１０１から出力された基準電圧Ｖａを保持することができる。また、分圧回路１０２と、オペアンプ１０４との間に、保持回路１０７を接続することにより、保持回路１０７において、分圧回路１０２から出力された参照電圧Ｖｒｅｆを保持することができる。これにより、保持回路１０６で基準電圧Ｖａが保持され、保持回路１０７で参照電圧Ｖｒｅｆが保持されている期間においては、基準電圧生成回路１０１の動作を停止することができるため、基準電圧生成回路１０１で消費される電力を削減することができる。よって、信号処理回路で消費される電力を低減することができる。
本実施の形態に示す信号処理回路は、例えば、ＡＣ−ＤＣコンバータ、センサ等に適用することができる。オペアンプやコンパレータ等のアナログ回路を用いて、一定の電圧や、信号を出力し続ける必要がある回路においては、特に有用である。
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る信号処理回路の他の一形態について、図４乃至図６を参照して説明する。
図４に、信号処理回路のブロック図を示す。図４に示す信号処理回路は、基準電圧生成回路１０１と、分圧回路１０２と、スイッチ１０３と、オペアンプ１０４と、保持回路１０７と、バイアス回路１０９と、保持回路１０８と、で構成されている。
基準電圧生成回路１０１は、第１の電源電圧Ｖ１が供給される第１の端子と、第２の電源電圧Ｖ２が供給される第２の端子との間に接続され、バイアス回路１０９及び分圧回路１０２に基準電圧Ｖｂを出力する。第１の電源電圧Ｖ１は、例えばＶＤＤとし、第２の電源電圧Ｖ２は、ＧＮＤとする。
分圧回路１０２は、第１の端子と、第２の端子との間に接続され、基準電圧Ｖｂを分圧して、オペアンプ１０４の非反転入力端子に参照電圧Ｖｒｅｆを出力する。
スイッチ１０３は、第１の端子と、基準電圧生成回路１０１との間に接続され、制御信号ＳＥＬ１に応じて、導通状態または非導通状態となる。スイッチ１０３が導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１に供給し、非導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１に供給することを停止する。
オペアンプ１０４は、非反転入力端子に参照電圧Ｖｒｅｆが入力され、出力端子から出力電圧Ｖｏｕｔを出力し、また、出力電圧Ｖｏｕｔの一部を、反転入力端子に帰還させている。
バイアス回路１０９は、第１の端子と、オペアンプ１０４との間に接続され、オペアンプ１０４にバイアス電流を供給する。
保持回路１０８は、基準電圧生成回路１０１と、バイアス回路１０９との間に接続される。また、保持回路１０８は、スイッチ１１９および容量素子１２０を有し、スイッチ１１９の一端は、基準電圧生成回路１０１に接続され、他端は、容量素子１２０の一対の電極の一方と、バイアス回路１０９と、に接続される。容量素子１２０の一対の電極の他方は、第１の端子と接続される。ここで、スイッチ１１９の他端と、容量素子１２０の一対の電極の一方と、バイアス回路１０９と、が接続された接続点をノードＣとする。
スイッチ１１９は、制御信号ＳＥＬ２に応じて、導通状態または非導通状態となる。スイッチ１１９が導通状態の場合は、基準電圧生成回路１０１から出力された基準電圧Ｖｂを、バイアス回路１０９に供給し、スイッチ１１９が非導通状態の場合は、基準電圧生成回路１０１から出力された基準電圧ＶｂをノードＣにおいて保持する。
保持回路１０７の構成については、実施の形態１と同様であるため、詳細な説明は省略する。
図５に、図４に示す信号処理回路におけるバイアス回路１０９、及び保持回路１０８の一例を示す。
バイアス回路１０９は、例えば、基準電圧生成回路１０１から出力された基準電圧Ｖｂに応じて、オン状態またはオフ状態となるトランジスタ１２１を用いる。トランジスタ１２１は、ノードＣにおける電圧がトランジスタ１２１のしきい値電圧以上であれば、オン状態となり、オペアンプ１０４に、バイアス電流を供給し、ノードＣにおける電圧がトランジスタ１２１のしきい値電圧より低ければ、オフ状態となり、オペアンプ１０４に、バイアス電流を供給することを停止する。なお、図５においては、トランジスタ１２１は、ｐチャネル型トランジスタとする。
保持回路１０８において、スイッチ１１９は、例えば、制御信号ＳＥＬ２に応じて、オン状態またはオフ状態となるトランジスタ１２２を用いる。また、トランジスタ１２２として、オフ電流が著しく小さいトランジスタを用いる。なお、オフ電流が著しく小さいトランジスタとしては、図２に示すトランジスタ１１８と同様のトランジスタを用いることができる。
保持回路１０８におけるスイッチ１１９として、オフ電流が著しく小さいトランジスタ１２２を用い、該トランジスタ１２２をオフ状態とすることで、容量素子１２０の一対の電極のうちの一方の電圧を長期間にわたって保持することができる。すなわち、スイッチ１１９が非導通状態の場合に、保持回路１０８におけるノードＣの電圧を長期間にわたって保持することができる。
次に、図５に示す信号処理回路の動作について説明する。
まず、トランジスタ１１５に制御信号ＳＥＬ１を入力することにより、トランジスタ１１５をオン状態として、第１の端子から第１の電源電圧Ｖ１を、基準電圧生成回路１０１に供給する。トランジスタ１１５がｎｃｈ型トランジスタの場合は、制御信号ＳＥＬ１としてハイレベルを入力すればよく、ｐｃｈ型トランジスタの場合は、制御信号ＳＥＬ１としてローレベルを入力すればよい。なお、以下において、トランジスタ１１５、トランジスタ１１８、及びトランジスタ１２２は、ｎｃｈ型トランジスタである場合について説明する。基準電圧生成回路１０１に第１の電源電圧Ｖ１が供給されることで、基準電圧生成回路１０１が動作し、基準電圧Ｖｂを保持回路１０８と、分圧回路１０２に出力する。
また、分圧回路１０２では、基準電圧Ｖｂを分圧した参照電圧Ｖｒｅｆを保持回路１０７に出力する。
また、制御信号ＳＥＬ２をハイレベルとして、トランジスタ１１８及びトランジスタ１２２をオン状態とする。トランジスタ１２２がオン状態となることで、基準電圧生成回路１０１から出力された基準電圧Ｖｂを、トランジスタ１２１に供給する。これにより、トランジスタ１２１がオン状態となり、第１の端子から、第１の電源電圧Ｖ１を、オペアンプ１０４に供給する。また、トランジスタ１１８がオン状態となることで、分圧回路１０２から出力された参照電圧Ｖｒｅｆを、オペアンプ１０４の非反転入力端子に出力する。これにより、オペアンプ１０４が動作するため、出力端子から出力電圧Ｖｏｕｔを出力するとともに、一部の出力電圧Ｖｏｕｔをオペアンプ１０４の反転入力端子に出力する。
図５に示す信号処理回路が定常状態（基準電圧Ｖｂがトランジスタ１２１に正常に供給されている状態、参照電圧Ｖｒｅｆがオペアンプ１０４の非反転入力端子に正常に供給されている状態）となった後、制御信号ＳＥＬ２をローレベルとして、トランジスタ１１８及びトランジスタ１２２をオフ状態とする。トランジスタ１１８及びトランジスタ１２２は、オフ電流が著しく小さいトランジスタであるため、ノードＢにおける電圧（参照電圧Ｖｒｅｆ）及びノードＣにおける電圧（基準電圧Ｖｂ）を、長期間にわたって保持することができる。
次に、制御信号ＳＥＬ１をローレベルとして、トランジスタ１１５をオフ状態とする。これにより、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１へ供給することを停止する。基準電圧生成回路１０１に第１の電源電圧Ｖ１の供給が停止するため、基準電圧生成回路１０１の動作が停止する。
図５に示す信号処理回路では、保持回路１０８に、オフ電流が著しく小さいトランジスタ１２２を用いている。そのため、トランジスタ１２２をオフ状態とすることにより、ノードＣにおける電圧（基準電圧Ｖｂ）を、長期間にわたって保持することができる。これにより、基準電圧生成回路１０１の動作が停止しても、基準電圧Ｖｂを、トランジスタ１２１に供給し続けることができる。同様に、保持回路１０７に、オフ電流が著しく小さいトランジスタ１１８を用いている。そのため、トランジスタ１１８をオフ状態とすることにより、ノードＢにおける電圧（参照電圧Ｖｒｅｆ）を、長期間にわたって保持することができる。これにより、基準電圧生成回路１０１の動作が停止しても、参照電圧Ｖｒｅｆを、オペアンプ１０４の非反転入力端子に供給し続けることができる。
本発明の一態様では、スイッチ１１９として、酸化物半導体を用いたトランジスタ１２２を用いているため、オフ電流を、１００ｙＡとすることができる。また、容量素子１２０の容量を例えば１ｐＦとすると、ノードＣで基準電圧Ｖｂを保持できる期間は、１０７ｓｅｃ（約１１５日）となる。
また、スイッチ１１３についても同様に、酸化物半導体を用いたトランジスタ１１８を用いているため、オフ電流を１００ｙＡとすることができる。また、容量素子１１４の容量を例えば、１ｐＦとすると、ノードＢで参照電圧Ｖｒｅｆを保持できる期間は１０７ｓｅｃ（約１１５日）となる。
したがって、１０７ｓｅｃ（約１１５日）の期間は、基準電圧生成回路１０１の動作を停止することができる。また、１０７ｓｅｃ（約１１５日）の期間が経過するまえに、トランジスタ１１５を導通状態とし、基準電圧生成回路１０１に第１の電源電圧Ｖ１を供給し、基準電圧生成回路１０１を動作させ、基準電圧Ｖｂを保持回路１０８、参照電圧Ｖｒｅｆを保持回路１０７に出力すればよい。
本発明の一態様では、スイッチ１１３、１１９として、チャネルが酸化物半導体膜に形成されるトランジスタを用いている。例えば、スイッチ１１３と、容量素子１１４とが接続されたノードＢの電位が一定に保たれた後、スイッチ１１３を非導通状態としても、スイッチ１１３を介してリークする電荷量を、著しく小さく抑えることができる。
そのため、保持回路１０８が有するスイッチ１１９を非導通状態とすることにより、基準電圧生成回路１０１から出力された電圧を、スイッチ１１９と容量素子１２０とが接続されたノードＣに保持することができる。また、保持回路１０７が有するスイッチ１１３を非導通状態とすることにより、分圧回路１０２から出力された電圧を、スイッチ１１３と容量素子１１４とが接続されたノードＢに保持することができる。
したがって、基準電圧生成回路１０１から、バイアス回路１０９やオペアンプ１０４へ電圧を出力し続ける必要がなくなるため、基準電圧生成回路１０１を常時動作させる必要がなくなる。これにより、トランジスタ１１５を非導通状態とし、基準電圧生成回路１０１へ電源の供給を停止することができるため、基準電圧生成回路１０１で消費される電力を削減することができる。
本実施の形態では、スイッチ１１３及びスイッチ１１９が、酸化物半導体を用いたトランジスタである場合について説明したが、スイッチ１０３が酸化物半導体を用いたトランジスタであってもよい。
また、スイッチ１０３、スイッチ１１３、及びスイッチ１１９として用いるトランジスタは、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとしてもよい。スイッチ１０３の場合は、一方のゲートに制御信号ＳＥＬ１を入力し、他方のゲートには、別の制御信号を入力することができる。また、スイッチ１１３及びスイッチ１１９の場合は、一方のゲートに制御信号ＳＥＬ２を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号を入力してもよい。他方のゲートに入力する信号によって、トランジスタのしきい値電圧等を制御することが可能である。また、トランジスタのオフ電流を更に低減することも可能である。
また、本実施の形態では、制御信号ＳＥＬ１及び制御信号ＳＥＬ２が異なる信号である場合について説明したが、制御信号ＳＥＬ１および制御信号ＳＥＬ２を同じ信号としてもよい。
基準電圧生成回路１０１、分圧回路１０２、オペアンプ１０４をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。
図６に、図４に示す信号処理回路をより詳細に示す。
基準電圧生成回路１０１は、トランジスタ１３１〜１３４、及び抵抗素子１３５で構成される。ノードｂは、分圧回路１０２におけるトランジスタ１３６のゲートと、保持回路１０８におけるトランジスタ１２２のソースまたはドレインの一方と接続されている。また、基準電圧Ｖｂは、ノードｂにおける電圧である。
分圧回路１０２は、トランジスタ１３６および抵抗素子１３７で構成される。トランジスタ１３６のソースまたはドレインの一方は、保持回路１０７におけるトランジスタ１１８のソースまたはドレインの一方と接続されている。
オペアンプ１０４は、トランジスタ１３８〜１４１、トランジスタ１４３、及び容量素子１４４で構成される。トランジスタ１３８及びトランジスタ１３９は、差動回路を構成する。また、トランジスタ１４０及びトランジスタ１４１は、カレントミラー回路を構成する。また、トランジスタ１４３及び容量素子１４４により、バッファ回路が構成される。
なお、本実施の形態では、オペアンプを用いて信号処理回路を構成する例について示すが、オペアンプに換えてコンパレータを用いて信号処理回路を構成してもよい。
バイアス回路１０９は、トランジスタ１２１及びトランジスタ１４５を有する。トランジスタ１２１及びトランジスタ１４５は、ｐチャネル型トランジスタである。
図４乃至図６に示す信号処理回路では、基準電圧生成回路１０１と、バイアス回路１０９との間に、保持回路１０８を接続することにより、保持回路１０８において、基準電圧生成回路１０１から出力された基準電圧Ｖｂを保持することができる。また、分圧回路１０２と、オペアンプ１０４との間に、保持回路１０７を接続することにより、保持回路１０７において、分圧回路１０２から出力された参照電圧Ｖｒｅｆを保持することができる。これにより、保持回路１０８で基準電圧Ｖｂが保持され、保持回路１０７で参照電圧Ｖｒｅｆが保持されている期間においては、基準電圧生成回路１０１の動作を停止することができるため、基準電圧生成回路１０１で消費される電力を削減することができる。よって、信号処理回路で消費される電力を低減することができる。
次に、本発明の一態様に係る信号処理回路の他の一形態について、図７および図８を参照して説明する。
図７に、信号処理回路のブロック図を示す。図７に示す信号処理回路は、基準電圧生成回路１０１と、分圧回路１０２と、スイッチ１０３と、オペアンプ１０４と、バイアス回路１０５と、保持回路１０６、保持回路１０７、保持回路１０８と、バイアス回路１０９と、で構成されている。
基準電圧生成回路１０１は、第１の電源電圧Ｖ１が供給される第１の端子と、第２の電源電圧Ｖ２が供給される第２の端子との間に接続され、バイアス回路１０５に基準電圧Ｖａ、並びに分圧回路１０２及び保持回路１０８に基準電圧Ｖｂを出力する。第１の電源電圧Ｖ１は、例えばＶＤＤとし、第２の電源電圧Ｖ２は、ＧＮＤとする。
分圧回路１０２は、第１の端子と、第２の端子との間に接続され、基準電圧Ｖｂを分圧して、オペアンプ１０４の非反転入力端子に参照電圧Ｖｒｅｆを出力する。
スイッチ１０３は、第１の端子と、基準電圧生成回路１０１との間に接続され、制御信号ＳＥＬ１に応じて、導通状態または非導通状態となる。スイッチ１０３が導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１に供給し、非導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１０１に供給することを停止する。
オペアンプ１０４は、非反転入力端子に参照電圧Ｖｒｅｆが入力され、出力端子から出力電圧Ｖｏｕｔを出力し、また、出力電圧Ｖｏｕｔの一部を、反転入力端子に帰還させている。
第１の端子と、オペアンプ１０４との間に、バイアス回路１０９が接続され、第２の端子と、オペアンプ１０４との間にバイアス回路１０５が接続されている。バイアス回路１０９及びバイアス回路１０５のそれぞれは、オペアンプ１０４にバイアス電流を供給する。
保持回路１０６は、図１に示す信号処理回路と同様に、基準電圧生成回路１０１と、バイアス回路１０５との間に接続され、保持回路１０７は、図１に示す信号処理回路と同様に、分圧回路１０２と、オペアンプ１０４の非反転入力端子との間に接続され、保持回路１０８は、図４に示す信号処理回路と同様に、基準電圧生成回路１０１と、バイアス回路１０９との間に接続される。
保持回路１０６、保持回路１０７、及び保持回路１０８は、それぞれスイッチ及び容量素子を有する。保持回路１０６、保持回路１０７、及び保持回路１０８が有するスイッチは、制御信号ＳＥＬ２に応じて、導通状態または非導通状態となる。
保持回路１０６、保持回路１０７、及び保持回路１０８の詳細については、図１乃至図７の記載を参酌できる。
図８に、図７に示す信号処理回路におけるオペアンプ１０４、バイアス回路１０５、及びバイアス回路１０９の一例を示す。
オペアンプ１０４は、トランジスタ１５１〜トランジスタ１６２、抵抗素子１６３、及び容量素子１６４で構成される。トランジスタ１５１〜１５６は、ｐチャネル型トランジスタであり、１５７〜１６２は、ｎチャネル型トランジスタである。
バイアス回路１０５ａは、トランジスタ１６５を有し、バイアス回路１０５ｂは、トランジスタ１６６及びトランジスタ１６７を有する。トランジスタ１６５〜トランジスタ１６７は、ｎチャネル型トランジスタである。
バイアス回路１０９は、トランジスタ１６８及びトランジスタ１６９を有する。トランジスタ１６８及びトランジスタ１６９は、ｐチャネル型トランジスタである。
端子Ａは、図７に示す信号処理回路における保持回路１０６のノードＡに相当し、端子Ｂは、図７に示す信号処理回路における保持回路１０７のノードＢに相当し、端子Ｃは、図７に示す信号処理回路における保持回路１０８のノードＣに相当する。
図７及び図８に示す信号処理回路では、基準電圧生成回路１０１と、バイアス回路１０５ａとの間に、保持回路１０６を接続することにより、保持回路１０６において、基準電圧生成回路１０１から出力された基準電圧Ｖａを保持することができる。また、分圧回路１０２と、オペアンプ１０４との間に、保持回路１０７を接続することにより、保持回路１０７において、分圧回路１０２から出力された参照電圧Ｖｒｅｆを保持することができる。また、基準電圧生成回路１０１と、バイアス回路１０９との間に、保持回路１０８を接続することにより、保持回路１０８において、基準電圧生成回路１０１から出力された基準電圧Ｖｂを保持することができる。
これにより、保持回路１０６で基準電圧Ｖａが保持され、保持回路１０７で参照電圧Ｖｒｅｆが保持され、保持回路１０８で基準電圧Ｖｂが保持されている期間においては、基準電圧生成回路１０１の動作を停止することができるため、基準電圧生成回路１０１で消費される電力を削減することができる。よって、信号処理回路で消費される電力を低減することができる。
本実施の形態に示す信号処理回路は、例えば、ＡＣ−ＤＣコンバータ、センサ等に適用することができる。オペアンプやコンパレータ等のアナログ回路を用いて、一定の電圧や、信号を出力し続ける必要がある回路においては、特に有用である。
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る信号処理回路の他の一形態について、図１１を参照して説明する。
図１１に、信号処理回路の回路図を示す。図１１に示す信号処理回路は、基準電圧生成回路１９０と、オペアンプ１０４と、保持回路１０７と、保持回路１７１と、トランジスタ１７２と、抵抗素子１７３、１７４と、で構成されている。
本実施の形態では、図１１に示す基準電圧生成回路１９０の構成が、他の実施の形態に示す基準電圧生成回路１０１の構成と一部異なる。図１１に示す基準電圧生成回路１９０は、保持回路１７５と、スイッチ１７６と、抵抗素子１７７と、トランジスタ１７８、１７９と、を有する。保持回路１７５は、スイッチ１８０と、容量素子１８１と、を有する。また、基準電圧生成回路１９０は、第１の電源電圧Ｖ１が供給される第１の端子と、第２の電源電圧Ｖ２が供給される第２の端子との間に接続され、保持回路１０７に参照電圧Ｖｒｅｆを出力する。
スイッチ１７６は、第１の端子と、抵抗素子１７７の端子の一方との間に接続され、制御信号ＳＥＬ３に応じて、導通状態または非導通状態となる。スイッチ１７６が導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１９０に供給し、非導通状態の場合は、第１の端子から第１の電源電圧Ｖ１を基準電圧生成回路１９０に供給することを停止する。
抵抗素子１７７の端子の他方は、トランジスタ１７８のソース又はドレインの一方と、ゲートと、スイッチ１８０の一端と電気的に接続される。また、スイッチ１８０の他端は、容量素子１８１の一対の電極のうちの一方と、トランジスタ１７９のゲートと、電気的に接続される。トランジスタ１７９のソースまたはドレインの一方は、第１の端子に電気的に接続される。また、トランジスタ１７８のソース又はドレインの他方と、容量素子１８１の一対の電極のうちの他方と、トランジスタ１７９のソース又はドレインの他方は、第２の端子と電気的に接続される。
保持回路１７５は、スイッチ１８０及び容量素子１８１を有する。保持回路１７５において、スイッチ１８０は、例えば、制御信号ＳＥＬ４に応じて、オン状態またはオフ状態となるトランジスタを用いる。また、当該トランジスタとして、オフ電流が著しく小さいトランジスタを用いる。
保持回路１７５におけるスイッチ１８０として、オフ電流が著しく小さいトランジスタを用い、該トランジスタをオフ状態とすることで、容量素子１８１の一対の電極のうち一方の電圧を長期間にわたって保持することができる。すなわち、スイッチ１８０が非導通状態の場合に、保持回路１７５における参照電圧Ｖｒｅｆを長期間にわたって保持することができる。
オペアンプ１０４は、反転入力端子に参照電圧Ｖｒｅｆが入力され、非反転入力端子は、保持回路１７１と接続され、出力端子は、トランジスタ１７２のゲートと接続される。
また、トランジスタ１７２のソース又はドレインの一方は、第１の端子と接続され、ソース又はドレインの他方は、抵抗素子１７３の端子の一方と、出力端子と接続される。出力端子から出力電圧Ｖｏｕｔが出力される。また、抵抗素子１７３の端子の他方は、抵抗素子１７４の端子の一方と接続され、抵抗素子１７４の端子の他方は、第２の端子と接続される。
保持回路１７１は、スイッチ１８２及び容量素子１８３を有する。保持回路１７１において、スイッチ１８２は、例えば、制御信号ＳＥＬ５に応じて、オン状態またはオフ状態となるトランジスタを用いる。また、当該トランジスタとして、オフ電流が著しく小さいトランジスタを用いる。
保持回路１７１におけるスイッチ１８２として、オフ電流が著しく小さいトランジスタを用い、該トランジスタをオフ状態とすることで、容量素子１８３の一対の電極のうち一方の電圧を長期間にわたって保持することができる。すなわち、スイッチ１８２が非導通状態の場合に、保持回路１７１におけるノードＤの電圧を長期間にわたって保持することができる。
次に、図１１に示す信号処理回路の動作について説明する。
まず、スイッチ１７６に制御信号ＳＥＬ３を入力することにより、スイッチ１７６を導通状態として、第１の端子から第１の電源電圧Ｖ１を、基準電圧生成回路１９０に供給する。スイッチ１７６が、ｎｃｈ型トランジスタの場合は、制御信号ＳＥＬ３としてハイレベルを入力すればよく、ｐｃｈ型トランジスタの場合は、制御信号ＳＥＬ３としてローレベルを入力すればよい。なお、以下において、スイッチ１１３、スイッチ１８２、スイッチ１７６、及びスイッチ１８０は、ｎｃｈ型トランジスタである場合について説明する。このとき、制御信号ＳＥＬ４をハイレベルとして、スイッチ１８０を導通状態とすることにより、参照電圧Ｖｒｅｆを保持回路１０７に出力する。
制御信号ＳＥＬ２をハイレベルとして、スイッチ１１３を導通状態とすることで、基準電圧生成回路１９０から出力された参照電圧Ｖｒｅｆを、オペアンプ１０４の反転入力端子に出力する。これにより、オペアンプ１０４が動作するため、出力端子から出力した電圧をトランジスタ１７２のゲートに入力する。
図１１に示す信号処理回路が定常状態（参照電圧Ｖｒｅｆがオペアンプの反転入力端子に正常に供給されている状態）となった後、制御信号ＳＥＬ４をローレベルとして、スイッチ１８０を非導通状態とする。スイッチ１８０として、オフ電流が著しく小さいトランジスタを用いることにより、参照電圧Ｖｒｅｆを、長期間にわたって保持することができる。
参照電圧Ｖｒｅｆを、長期間にわたって保持することができるため、基準電圧生成回路１９０に、第１の端子から第１の電源電圧Ｖ１を供給する必要はなくなる。そのため、制御信号ＳＥＬ３をローレベルとすることにより、スイッチ１７６を非導通状態とすることができる。
また、図１１に示す信号処理回路においては、出力（ＶＯＵＴ）側の負荷変動が生じても、ＶＯＵＴノードの電位が一定となるように、オペアンプ１０４に帰還部を設けてフィードバック制御を行う場合がある。しかしながら、オペアンプ１０４も定常的に電流を消費するため、フィードバックが不要な場合（例えば、出力側で生じる負荷変動が小さい場合）には、帰還入力部の電圧を固定するように、保持回路１７１におけるスイッチ１８２を非導通状態とする。また、保持回路１７１におけるスイッチ１８２を非導通状態とする場合には、保持回路１０７におけるスイッチ１１３を非導通状態とする必要がある。これにより、フィードバックが不要な場合に、オペアンプ１０４において消費される電力をさらに低減することができる。
本実施の形態では、信号処理回路に分圧回路を設けない構成としたが、他の実施の形態で示した信号処理回路と同様に、分圧回路を設ける構成としてもよい。例えば、図１１において、第１の端子と第２の端子との間に分圧回路を接続し、基準電圧生成回路１９０の参照電圧Ｖｒｅｆが分圧回路に入力される構成とすればよい。このとき、分圧回路の出力は、保持回路１０７と、オペアンプ１０４の出力端子に入力されるようにすればよい。
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
（実施の形態４）
本実施の形態では、先の実施の形態に示す信号処理回路を適用することができる電源制御装置の一例について、図９を参照して説明する。図９に示す電源制御装置３００は、端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢから出力することで、外部装置へ電源の供給を行う。
電源制御装置３００は、メインスイッチ３０１、サブスイッチ３０２、及びデータ処理装置３０３を有する。電源制御装置３００は、他にも、整流回路３０４、ＡＣ／ＤＣコンバータ３０５、ＤＣ／ＤＣコンバータ３０６、容量素子３０７、及び不揮発性メモリ３０８を有する。データ処理装置３０３は、揮発性記憶部３０９、不揮発性記憶部３１０、及びセンサ３１１を有する。
メインスイッチ３０１は、導通状態となることで、端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢから外部装置に出力する。また、メインスイッチ３０１は、非導通状態となることで、端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、端子ＡＣ＿ＯＵＴ及び端子ＡＣ＿ＯＵＴＢから外部装置に出力することを停止する。メインスイッチ３０１は、データ処理装置３０３の制御により、外部装置の使用状況に応じて、導通状態または非導通状態を切り替える。メインスイッチ３０１を非導通状態とすることで、外部装置の待機電力を削減することができる。
サブスイッチ３０２は、導通状態になることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、整流回路３０４に出力する。また、サブスイッチ３０２は、非導通状態になることで端子ＡＣ＿ＩＮ及び端子ＡＣ＿ＩＮＢより入力される交流信号を、整流回路３０４に出力することを停止する。サブスイッチ３０２は、データ処理装置３０３の制御により、導通状態または非導通状態が切り替えられる。
なお、本明細書で説明するメインスイッチ及びサブスイッチとしては、リレー回路のように機械的に動作可能なスイッチや、サイリスタまたはパワートランジスタのように電気的に動作可能なスイッチを用いることができる。
整流回路３０４は、入力される交流信号を整流化するための回路である。
ＡＣ／ＤＣコンバータ３０５は、整流回路３０４で整流化されたリップルを含む信号を平滑化して直流信号にし、力率を調整するための回路である。
ＤＣ／ＤＣコンバータ３０６は、ＡＣ／ＤＣコンバータ３０５で変換された直流信号を、データ処理装置３０３が動作可能な電圧の直流信号にするための回路である。
容量素子３０７は、ＤＣ／ＤＣコンバータ３０６で得られるデータ処理装置３０３が動作可能な電圧を保持するために設けられる。
不揮発性メモリ３０８は、データ処理装置３０３で処理するデータまたはプログラムを記憶するための回路である。なお不揮発性メモリ３０８が有するメモリ素子としては、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（ＲｅＲＡＭ）を用いればよい。または電源の供給が停止してもデータの保持が可能なメモリ素子であれば、他のメモリ素子でもよい。
データ処理装置３０３が有する揮発性記憶部３０９は、電源の供給が行われている際にデータ処理装置３０３で演算を行い、該演算の結果または演算に用いるデータ、もしくはプログラムを記憶する記憶回路である。該記憶回路は、データ処理装置３０３内の一時的なデータを記憶する機能を有するレジスタに相当する回路である。揮発性記憶部３０９は、一例としては、フリップフロップで構成することができる。揮発性記憶部３０９での記憶は、不揮発性記憶部３１０でのデータの記憶よりも高速に行う構成とすることが好ましい。揮発性記憶部３０９でのデータの記憶を高速で行わせることで、データ処理装置３０３の性能を向上させることができる。
データ処理装置３０３が有する不揮発性記憶部３１０は、電源の供給が行われない際にデータ処理装置３０３内に記憶された、演算の結果または演算に用いるデータ、もしくはプログラムを記憶するための回路である。不揮発性記憶部３１０は、一例としては、不揮発性を有するメモリ素子を用いて構成することができる。
データ処理装置３０３は、メインスイッチ３０１の導通状態または非導通状態の制御、サブスイッチ３０２の導通状態または非導通状態の制御、及び電源制御装置３００内に設けられる装置を動作させる際に必要な演算処理を行う。
例えば、データ処理装置３０３は、一定期間毎に演算処理中のデータを揮発性記憶部３０９から不揮発性記憶部３１０に退避させて、サブスイッチ３０２を非導通状態にする動作を行う。またデータ処理装置３０３は、サブスイッチ３０２を導通状態にし、不揮発性記憶部３１０に退避させたデータを揮発性記憶部３０９に復帰させて再び演算処理を行う動作を行う。
また、データ処理装置３０３は、センサ３１１を有する。センサ３１１を有することで、センサ３１１からの信号をもとに演算処理を行い、必要に応じてメインスイッチ３０１の導通状態または非導通状態の制御を行う構成とすることができる。
また、データ処理装置が有するセンサ３１１として、先の実施の形態に示す信号処理回路を適用することができる。センサ３１１として、先の実施の形態に示す信号処理回路を適用することにより、信号処理回路において、基準電圧生成回路から出力された基準電圧を保持回路において保持することが可能である。そのため、保持回路で基準電圧が保持されている期間においては、基準電圧生成回路の動作を停止することができる。よって、基準電圧生成回路で消費される電力を削減することができるため、信号処理回路で消費される電力を低減することができる。さらに、該信号処理回路を含む電源制御装置で消費される電力を低減することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る信号処理回路の断面構造の一例について、図１０を参照して説明する。
先の実施の形態に示す信号処理回路は、基準電圧生成回路１０１、分圧回路１０２、及びオペアンプ１０４を、シリコンなどを用いたトランジスタで形成され、これらの回路に積層して、保持回路１０６、保持回路１０７、及び保持回路１０８等を、酸化物半導体を用いたトランジスタで形成される。
図１０には、本発明の一態様に係る信号処理回路の一部の断面を示す。図１０に示す信号処理回路は、下部に第１の半導体材料（例えば、シリコン）を用いたｎ型のトランジスタ及びｐ型のトランジスタを有し、上部に第２の半導体材料（例えば、酸化物半導体）を用いたトランジスタ及び容量素子を有する。
〈下部のトランジスタの構成〉
ｎ型のトランジスタ５１０は、半導体材料を含む基板５００に設けられたチャネル形成領域５０１と、チャネル形成領域５０１を挟むように設けられた低濃度不純物領域５０２及び高濃度不純物領域５０３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５０７と、チャネル形成領域５０１上に設けられたゲート絶縁膜５０４ａと、ゲート絶縁膜５０４ａ上に設けられたゲート電極層５０５ａと、金属間化合物領域５０７と接して設けられたソース電極層５０６ａ及びドレイン電極層５０６ｂと、を有する。ゲート電極層５０５ａの側面には、サイドウォール絶縁膜５０８ａが設けられている。トランジスタ５１０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極層５０６ａ及びドレイン電極層５０６ｂと、金属間化合物領域５０７とが接続されている。
ｐ型のトランジスタ５２０は、半導体材料を含む基板５００に設けられたチャネル形成領域５１１と、チャネル形成領域５１１を挟むように設けられた低濃度不純物領域５１２及び高濃度不純物領域５１３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた金属間化合物領域５１７と、チャネル形成領域５１１上に設けられたゲート絶縁膜５０４ｂと、ゲート絶縁膜５０４ｂ上に設けられたゲート電極層５０５ｂと、金属間化合物領域５１７と接して設けられたソース電極層５０６ｃ及びドレイン電極層５０６ｄと、を有する。ゲート電極層５０５ｂの側面には、サイドウォール絶縁膜５０８ｂが設けられている。トランジスタ５２０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極層５０６ｃ及びドレイン電極層５０６ｄと、金属間化合物領域５１７とが接続している。
また、基板５００には、トランジスタ５１０と、トランジスタ５２０のそれぞれを囲むように素子分離絶縁膜５０９が設けられている。
なお、図１０では、トランジスタ５１０及びトランジスタ５２０が、半導体基板にチャネルが形成されるトランジスタである場合について示すが、トランジスタ５１０及びトランジスタ５２０が、絶縁表面上に形成された非晶質半導体膜、多結晶半導体膜にチャネルが形成されるトランジスタであってもよい。また、ＳＯＩ基板のように、単結晶半導体膜にチャネルが形成されるトランジスタであってもよい。
半導体基板として、単結晶半導体基板を用いることにより、トランジスタ５１０及びトランジスタ５２０を、高速動作させることができる。よって、先の実施の形態に示す信号処理回路における基準電圧生成回路、分圧回路、及びオペアンプ等を、単結晶半導体基板に形成することが好ましい。
また、トランジスタ５１０と、トランジスタ５２０とは、配線５２３によって、それぞれ接続されており、配線５２３上には、絶縁膜５２４が設けられている。また、絶縁膜５２４上には、導電層５２５ａ、５２５ｂ、絶縁膜５２６が設けられている。絶縁膜５２６は、絶縁膜５２４上に、導電層５２５ａ、５２５ｂを形成した後、導電層５２５ａ、５２５ｂ上に、絶縁膜を形成し、当該絶縁膜を、導電層５２５ａ、５２５ｂの上面が露出するまで、研磨処理を行ったものであることが好ましい。
〈上部のトランジスタの構成〉
上部のトランジスタ５３０は、シリコンよりもバンドギャップが広い半導体膜にチャネルが形成されるトランジスタである。トランジスタ５３０は、絶縁膜５２４上に設けられた導電層５２５ｂと、導電層５２５ｂ上に設けられた絶縁膜５３１及び絶縁膜５３２と、絶縁膜５３２上に設けられた半導体膜５３３と、半導体膜５３３に接して設けられたソース電極層５３４ａ、ドレイン電極層５３４ｂと、半導体膜５３３、ソース電極層５３４ａ、ドレイン電極層５３４ｂ上に設けられたゲート絶縁膜５３５と、ゲート絶縁膜５３５上に設けられたゲート電極層５３６ａと、を有する。なお、導電層５２５ｂは、ゲート電極層として機能する。
図１０では、半導体膜を挟んで上下に２つのゲート電極層を有する場合について示している。一方のゲート電極層には、オン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極層は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極層にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極層に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、絶縁膜５３２上には、導電層５３４ｃが設けられ、導電層５３４ｃ上には、ゲート絶縁膜５３５が設けられ、ゲート絶縁膜５３５上には、導電層５３６ｂが設けられている。導電層５３４ｃ、ゲート絶縁膜５３５、導電層５３６ｂによって、容量素子５４０が構成される。
また、トランジスタ５３０及び容量素子５４０を覆うように、層間絶縁膜５３７、層間絶縁膜５３８が設けられている。また、層間絶縁膜５３７及び層間絶縁膜５３８に形成された開口を通じて、ソース電極層５３４ａと、配線５３９とが接続されている。
シリコンよりも広いバンドギャップを有する半導体膜としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。本実施の形態では、半導体膜５３３として、酸化物半導体を用いる場合について説明する。
トランジスタ５３０に用いる酸化物半導体は、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより、高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく小さいという特性を有する。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を著しく小さくすることができる。
具体的に、高純度化された酸化物半導体を半導体膜に用いたトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース端子とドレイン端子間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化された酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース端子とドレイン端子間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、シリコンを用いたトランジスタに比べてオフ電流が著しく小さいといえる。
また、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を含むことが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
また、トランジスタのしきい値電圧のシフト量は、一方のゲート絶縁膜および他方のゲート絶縁膜の材料が同じである場合には、膜厚比によって制御することが可能である。一方のゲート絶縁膜および他方のゲート絶縁膜の膜厚比が１：１０の場合は、膜厚比が１：１の場合と比較して、トランジスタのしきい値電圧のシフト量が大きくなる傾向がある。
半導体膜５３３は、成膜前、成膜時、成膜後において、水素が含まれないようにすることが好ましい。例えば、半導体膜５３３の成膜時に、水素が極力含まれないように成膜する、及び半導体膜５３３の成膜後に脱水化または脱水素化のための加熱処理を行うことが好ましい。また、半導体膜５３３と接する絶縁膜の成膜時に、水素が極力含まれないように成膜する、及び絶縁膜の成膜後に脱水化または脱水素化のための加熱処理を行うことが好ましい。
さらに、絶縁膜５３１として、水素が透過することを防止する膜を用いることにより、下部のトランジスタや、絶縁膜５２４、層間絶縁膜５２２等に含まれる水素が、半導体膜５３３に到達することを防止することができる。水素が透過することを防止する膜として、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム等を用いることが好ましい。また、層間絶縁膜５３７として、水素が透過することを防止する膜を用いることにより、層間絶縁膜５３８に含まれる水素が、半導体膜５３３に到達することを防止することができる。
また、半導体膜５３３に含まれる酸素欠損を低減するために、半導体膜５３３に酸素を供給する処理を行うことが好ましい。例えば、半導体膜５３３と、酸素が過剰に含まれる絶縁膜とを接して設け、加熱処理を行うことで、酸素が過剰に含まれる絶縁膜から半導体膜５３３に、酸素を供給することができる。半導体膜５３３に酸素が供給されることにより、半導体膜５３３に含まれる酸素欠損を低減することができる。また、半導体膜５３３に脱水化または脱水素化処理を行った後、半導体膜５３３に酸素を添加する処理を行っても良い。酸素を添加する処理としては、例えば、イオン注入法、イオンドーピング法、プラズマ処理等により、酸素ラジカル、オゾン、酸素原子、酸素イオン等を、半導体膜５３３に添加して行う。
このように、半導体膜５３３において、不純物や酸素欠損が低減されることにより、キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、キャリア密度に起因して、トランジスタのしきい値電圧がマイナス方向にシフトしてしまうことを抑制することができる。そのため、トランジスタの他方のゲート電極に印加する電位によって、トランジスタのしきい値電圧を容易に制御することが可能となる。
本実施の形態は、他の実施の形態と適宜組み合わせて適用することができる。
１０１ 基準電圧生成回路
１０２ 分圧回路
１０３ スイッチ
１０４ オペアンプ
１０５ バイアス回路
１０５ａ バイアス回路
１０５ｂ バイアス回路
１０６ 保持回路
１０７ 保持回路
１０８ 保持回路
１０９ バイアス回路
１１１ スイッチ
１１２ 容量素子
１１３ スイッチ
１１４ 容量素子
１１５ トランジスタ
１１６ トランジスタ
１１７ トランジスタ
１１８ トランジスタ
１１９ スイッチ
１２０ 容量素子
１２１ トランジスタ
１２２ トランジスタ
１３１ トランジスタ
１３２ トランジスタ
１３３ トランジスタ
１３４ トランジスタ
１３５ 抵抗素子
１３６ トランジスタ
１３７ 抵抗素子
１３８ トランジスタ
１３９ トランジスタ
１４０ トランジスタ
１４１ トランジスタ
１４２ トランジスタ
１４３ トランジスタ
１４４ 容量素子
１４５ トランジスタ
１５１ トランジスタ
１５６ トランジスタ
１６２ トランジスタ
１６３ 抵抗素子
１６４ 容量素子
１６５ トランジスタ
１６６ トランジスタ
１６７ トランジスタ
１６８ トランジスタ
１６９ トランジスタ
１７１ 保持回路
１７２ トランジスタ
１７３ 抵抗素子
１７４ 抵抗素子
１７５ 保持回路
１７６ スイッチ
１７７ 抵抗素子
１７８ トランジスタ
１７９ トランジスタ
１８０ スイッチ
１８１ 容量素子
１８２ スイッチ
１８３ 容量素子
１９０ 基準電圧生成回路
３００ 電源制御装置
３０１ メインスイッチ
３０２ サブスイッチ
３０３ データ処理装置
３０４ 整流回路
３０５ ＡＣ／ＤＣコンバータ
３０６ ＤＣ／ＤＣコンバータ
３０７ 容量素子
３０８ 不揮発性メモリ
３０９ 揮発性記憶部
３１０ 不揮発性記憶部
３１１ センサ
５００ 基板
５０１ チャネル形成領域
５０２ 低濃度不純物領域
５０３ 高濃度不純物領域
５０４ａ ゲート絶縁膜
５０４ｂ ゲート絶縁膜
５０５ａ ゲート電極層
５０５ｂ ゲート電極層
５０６ａ ソース電極層
５０６ｂ ドレイン電極層
５０６ｃ ソース電極層
５０６ｄ ドレイン電極層
５０７ 金属間化合物領域
５０８ａ サイドウォール絶縁膜
５０８ｂ サイドウォール絶縁膜
５０９ 素子分離絶縁膜
５１０ トランジスタ
５１１ チャネル形成領域
５１２ 低濃度不純物領域
５１３ 高濃度不純物領域
５１７ 金属間化合物領域
５２０ トランジスタ
５２１ 層間絶縁膜
５２２ 層間絶縁膜
５２３ 配線
５２４ 絶縁膜
５２５ａ 導電層
５２５ｂ 導電層
５２６ 絶縁膜
５３０ トランジスタ
５３１ 絶縁膜
５３２ 絶縁膜
５３３ 半導体膜
５３４ａ ソース電極層
５３４ｂ ドレイン電極層
５３４ｃ 導電層
５３５ ゲート絶縁膜
５３６ａ ゲート電極層
５３６ｂ 導電層
５３７ 層間絶縁膜
５３８ 層間絶縁膜
５３９ 配線
５４０ 容量素子

Claims (7)

  1. 電源電圧が供給される期間において、第１の電位と、第２の電位と、を生成することができる機能を有する第１の回路と、
    第１のトランジスタと、
    第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第２の回路と、を有し、
    前記第２の回路は、差動回路と、バイアス回路と、を有し、
    前記第１の電位は、前記第１のトランジスタのソース又はドレインの一方に入力され、
    前記第１のトランジスタのソース又はドレインの他方は、前記差動回路と電気的に接続され、
    前記第１の容量素子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２の電位は、前記第２のトランジスタのソース又はドレインの一方に入力され、
    前記第２のトランジスタのソース又はドレインの他方は、前記バイアス回路と電気的に接続され、
    前記第２の容量素子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域、及び、前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１の回路は、第３のトランジスタを有し、
    前記差動回路は、第４のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第１のトランジスタを非導通状態とし、前記第２のトランジスタを非導通状態とした後、前記第１の回路は、前記第１のトランジスタのソース又はドレインの一方への前記第１の電位の供給と、前記第２のトランジスタのソース又はドレインの一方への前記第２の電位の供給と、を停止することができる機能を有する半導体装置であって、
    前記第３のトランジスタの上方、及び、前記第４のトランジスタの上方に、第１の絶縁層が配置され、
    前記第１の絶縁層の上方に、前記第１のトランジスタ、及び、前記第２のトランジスタが配置されることを特徴とする半導体装置。
  2. 電源電圧が供給される期間において、第１の電位と、第２の電位と、を生成することができる機能を有する第１の回路と、
    第１のトランジスタと、
    第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第２の回路と、を有し、
    前記第２の回路は、差動回路と、バイアス回路と、を有し、
    前記第１の電位は、前記第１のトランジスタのソース又はドレインの一方に入力され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第１の容量素子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２の電位は、前記第２のトランジスタのソース又はドレインの一方に入力され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第２の容量素子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域、及び、前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１の回路は、第３のトランジスタを有し、
    前記差動回路は、第４のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第１のトランジスタを非導通状態とし、前記第２のトランジスタを非導通状態とした後、前記第１の回路は、前記第１のトランジスタのソース又はドレインの一方への前記第１の電位の供給と、前記第２のトランジスタのソース又はドレインの一方への前記第２の電位の供給と、を停止することができる機能を有する半導体装置であって、
    前記第３のトランジスタの上方、及び、前記第４のトランジスタの上方に、第１の絶縁層が配置され、
    前記第１の絶縁層の上方に、前記第１のトランジスタ、及び、前記第２のトランジスタが配置されることを特徴とする半導体装置。
  3. 電源電圧が供給される期間において、第１の電位と、第２の電位と、を生成することができる機能を有する第１の回路と、
    第１のトランジスタと、
    第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第２の回路と、を有し、
    前記第２の回路は、差動回路と、バイアス回路と、カレントミラー回路と、を有し、
    前記第１の電位は、前記第１のトランジスタのソース又はドレインの一方に入力され、
    前記第１のトランジスタのソース又はドレインの他方は、前記差動回路と電気的に接続され、
    前記第１の容量素子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２の電位は、前記第２のトランジスタのソース又はドレインの一方に入力され、
    前記第２のトランジスタのソース又はドレインの他方は、前記バイアス回路と電気的に接続され、
    前記第２の容量素子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域、及び、前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１の回路は、第３のトランジスタを有し、
    前記差動回路は、第４のトランジスタを有し、
    前記カレントミラー回路は、第５のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域、前記第４のトランジスタのチャネル形成領域、及び、前記第５のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第１のトランジスタを非導通状態とし、前記第２のトランジスタを非導通状態とした後、前記第１の回路は、前記第１のトランジスタのソース又はドレインの一方への前記第１の電位の供給と、前記第２のトランジスタのソース又はドレインの一方への前記第２の電位の供給と、を停止することができる機能を有する半導体装置であって、
    前記第３のトランジスタの上方、前記第４のトランジスタの上方、及び、前記第５のトランジスタの上方に、第１の絶縁層が配置され、
    前記第１の絶縁層の上方に、前記第１のトランジスタ、及び、前記第２のトランジスタが配置されることを特徴とする半導体装置。
  4. 電源電圧が供給される期間において、第１の電位と、第２の電位と、を生成することができる機能を有する第１の回路と、
    第１のトランジスタと、
    第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第２の回路と、を有し、
    前記第２の回路は、差動回路と、バイアス回路と、カレントミラー回路と、を有し、
    前記第１の電位は、前記第１のトランジスタのソース又はドレインの一方に入力され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第１の容量素子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２の電位は、前記第２のトランジスタのソース又はドレインの一方に入力され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第２の容量素子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域、及び、前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１の回路は、第３のトランジスタを有し、
    前記差動回路は、第４のトランジスタを有し、
    前記カレントミラー回路は、第５のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域、前記第４のトランジスタのチャネル形成領域、及び、前記第５のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第１のトランジスタを非導通状態とし、前記第２のトランジスタを非導通状態とした後、前記第１の回路は、前記第１のトランジスタのソース又はドレインの一方への前記第１の電位の供給と、前記第２のトランジスタのソース又はドレインの一方への前記第２の電位の供給と、を停止することができる機能を有する半導体装置であって、
    前記第３のトランジスタの上方、前記第４のトランジスタの上方、及び、前記第５のトランジスタの上方に、第１の絶縁層が配置され、
    前記第１の絶縁層の上方に、前記第１のトランジスタ、及び、前記第２のトランジスタが配置されることを特徴とする半導体装置。
  5. 電源電圧が供給される期間において、第１の電位と、第２の電位と、を生成することができる機能を有する第１の回路と、
    第１のトランジスタと、
    第２のトランジスタと、
    第１の容量素子と、
    第２の容量素子と、
    第２の回路と、を有し、
    前記第１の電位は、前記第１のトランジスタのソース又はドレインの一方に入力され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第１の容量素子は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２の電位は、前記第２のトランジスタのソース又はドレインの一方に入力され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第２の容量素子は、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のトランジスタのチャネル形成領域、及び、前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第１の回路は、第３のトランジスタを有し、
    前記第２の回路は、第４のトランジスタを有し、
    前記第３のトランジスタのチャネル形成領域、及び、前記第４のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第１のトランジスタを非導通状態とし、前記第２のトランジスタを非導通状態とした後、前記第１の回路は、前記第１のトランジスタのソース又はドレインの一方への前記第１の電位の供給と、前記第２のトランジスタのソース又はドレインの一方への前記第２の電位の供給と、を停止することができる機能を有する半導体装置であって、
    前記第３のトランジスタの上方、及び、前記第４のトランジスタの上方に、第１の絶縁層が配置され、
    前記第１の絶縁層の上方に、前記第１のトランジスタ、及び、前記第２のトランジスタが配置されることを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１のトランジスタは、第１のゲートと、第２のゲートと、を有し、
    前記第２のトランジスタは、第３のゲートと、第４のゲートと、を有し、
    前記第１の絶縁層の上方に、前記第１のゲート、及び、前記第３のゲートが配置され、
    前記第１のゲートの上方、及び、前記第３のゲートの上方に、第２の絶縁層が配置され、
    前記第２の絶縁層の上方に、前記第１のトランジスタのチャネル形成領域、及び、前記第２のトランジスタのチャネル形成領域が配置され、
    前記第１のトランジスタのチャネル形成領域の上方に、前記第２のゲートが配置され、
    前記第２のトランジスタのチャネル形成領域の上方に、前記第４のゲートが配置され、
    前記第２の絶縁層は、酸化アルミニウム膜を有することを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記第１のトランジスタと、前記第２のトランジスタとは、同じ信号で導通状態又は非導通状態が制御されていることを特徴とする半導体装置。
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