JP6438727B2 - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

Info

Publication number
JP6438727B2
JP6438727B2 JP2014206072A JP2014206072A JP6438727B2 JP 6438727 B2 JP6438727 B2 JP 6438727B2 JP 2014206072 A JP2014206072 A JP 2014206072A JP 2014206072 A JP2014206072 A JP 2014206072A JP 6438727 B2 JP6438727 B2 JP 6438727B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
insulating film
semiconductor film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014206072A
Other languages
English (en)
Other versions
JP2015097262A (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014206072A priority Critical patent/JP6438727B2/ja
Publication of JP2015097262A publication Critical patent/JP2015097262A/ja
Application granted granted Critical
Publication of JP6438727B2 publication Critical patent/JP6438727B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/465—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/467—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/4757—After-treatment
    • H01L21/47573—Etching the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、物、方法、または製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、記憶装置、それらの駆動方法、または、それらの作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、画像表示装置（単に表示装置とも表記する）、半導体回路、発光装置、蓄電装置、記憶装置および電子機器は半導体装置を有する場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体膜を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体膜を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。
特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オフ電流の増大、しきい値電圧の変動の増大、Ｓ値の増大が起こる。また、チャネル幅を縮小すると、オン電流が小さくなる。
したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上の第１のブロック膜と、絶縁表面、第１のブロック膜上の下地絶縁膜と、下地絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜の側面および第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、ソース電極上の第１の絶縁膜と、ドレイン電極上の第２の絶縁膜と、第２の酸化物半導体膜、第１の絶縁膜および第２の絶縁膜上の第３の絶縁膜と、第３の絶縁膜上の第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面に埋め込まれた導電膜と、絶縁表面、導電膜上の第１のブロック膜と、導電膜および第１のブロック膜上の下地絶縁膜と、下地絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜の側面および第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、ソース電極上の第１の絶縁膜と、ドレイン電極上の第２の絶縁膜と、第２の酸化物半導体膜、第１の絶縁膜および第２の絶縁膜上の第３の絶縁膜と、第３の絶縁膜上の第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面上の第１のブロック膜と、絶縁表面、第１のブロック膜上の下地絶縁膜と、下地絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜の側面および第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、ソース電極上の第１の絶縁膜と、ドレイン電極上の第２の絶縁膜と、第２の酸化物半導体膜の側面と接し、かつソース電極上に形成された第３の絶縁膜および前記ドレイン電極上に形成された第４の絶縁膜と、第２の酸化物半導体膜、第３の絶縁膜および前記第４の絶縁膜上の第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置である。
また、本発明の他の一態様は、絶縁表面に埋め込まれた導電膜と、絶縁表面、導電膜上の第１のブロック膜と、導電膜および第１のブロック膜上の下地絶縁膜と、下地絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜の側面および第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、ソース電極上の第１の絶縁膜と、ドレイン電極上の第２の絶縁膜と、第２の酸化物半導体膜の側面と接し、かつソース電極上に形成された第３の絶縁膜およびドレイン電極上に形成された第４の絶縁膜と、第２の酸化物半導体膜、第３の絶縁膜および第４の絶縁膜上の第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置である。
また、上記構成において、第１のブロック膜は、酸化アルミニウムを含むことが好ましい。
また、上記構成において、ゲート電極および第１のブロック膜上の第２のブロック膜を有することが好ましい。
また、上記構成において、第２のブロック膜は、酸化アルミニウムを含むことが好ましい。
また、上記の半導体装置は、容量素子を有し、容量素子は、下部電極膜と、下部電極膜を覆う電極間絶縁膜と、電極間絶縁膜の一部に接する上部電極膜を有し、ソース電極またはドレイン電極と下部電極膜は同一の組成であり、第２のブロック膜と電極間絶縁膜は同一の組成である。
また、本発明の他の一態様は、絶縁表面上に第１のブロック膜を形成し、絶縁表面、第１のブロック膜上に下地絶縁膜を形成し、下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、下地絶縁膜および積層膜上に第１の導電膜を形成し、第１の導電膜上に第１の絶縁膜を形成し、第１の導電膜、第１の絶縁膜およびハードマスクに除去処理を行い、第２の酸化物半導体膜を露出させてソース電極およびドレイン電極を形成し、除去処理を施した第１の導電膜および第１の絶縁膜上に第２の絶縁膜を形成し、除去処理を施した第１の絶縁膜、下地絶縁膜および第２の絶縁膜をエッチングして第１のブロック膜を露出させ、第１のブロック膜、エッチングした下地絶縁膜および第２の絶縁膜上に第３の酸化物半導体膜を形成し、第３の酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面に埋め込まれた第１の導電膜を形成し、絶縁表面および第１の導電膜上に第１のブロック膜を形成し、第１の導電膜および第１のブロック膜上に下地絶縁膜を形成し、下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、下地絶縁膜および積層膜上に第２の導電膜を形成し、第２の導電膜上に第１の絶縁膜を形成し、第２の導電膜、第１の絶縁膜およびハードマスクに除去処理を行い、第２の酸化物半導体膜を露出させてソース電極およびドレイン電極を形成し、除去処理を施した第２の導電膜および第１の絶縁膜上に第２の絶縁膜を形成し、除去処理を施した第１の絶縁膜、下地絶縁膜および第２の絶縁膜をエッチングして第１のブロック膜を露出させ、第１のブロック膜、エッチングした下地絶縁膜および第２の絶縁膜上に第３の酸化物半導体膜を形成し、第３の酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に第１のブロック膜を形成し、絶縁表面、第１のブロック膜上に下地絶縁膜を形成し、下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、下地絶縁膜および積層膜上に第１の導電膜を形成し、第１の導電膜上に第１の絶縁膜を形成し、第１の導電膜および第１の絶縁膜に除去処理を行い、ハードマスクを露出させ、除去処理を施した第１の導電膜の一部およびハードマスクをエッチングしてソース電極およびドレイン電極を形成し、除去処理を施した第１の絶縁膜、第２の酸化物半導体膜、ソース電極およびドレイン電極上に第２の絶縁膜を形成し、第２の絶縁膜に除去処理を行い、第２の酸化物半導体膜を露出させて第３の絶縁膜および第４の絶縁膜を形成し、除去処理を施した第１の絶縁膜、および下地絶縁膜をエッチングして第１のブロック膜を露出させ、第２の酸化物半導体膜、第３の絶縁膜および記第４の絶縁膜、第１のブロック膜、エッチングした下地絶縁膜上に第３の酸化物半導体膜を形成し、第３の酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面に埋め込まれた第１の導電膜を形成し、絶縁表面および第１の導電膜上に第１のブロック膜を形成し、第１の導電膜および第１のブロック膜上に下地絶縁膜を形成し、下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、下地絶縁膜および積層膜上に第２の導電膜を形成し、第２の導電膜上に第１の絶縁膜を形成し、第２の導電膜および第１の絶縁膜に除去処理を行い、ハードマスクを露出させ、除去処理を施した第２の導電膜の一部およびハードマスクをエッチングしてソース電極およびドレイン電極を形成し、除去処理を施した第１の絶縁膜、第２の酸化物半導体膜、ソース電極およびドレイン電極上に第２の絶縁膜を形成し、第２の絶縁膜に除去処理を行い、第２の酸化物半導体膜を露出させて第３の絶縁膜および第４の絶縁膜を形成し、除去処理を施した第１の絶縁膜、および下地絶縁膜をエッチングして第１のブロック膜を露出させ、第２の酸化物半導体膜、第３の絶縁膜および第４の絶縁膜、第１のブロック膜、エッチングした下地絶縁膜上に第３の酸化物半導体膜を形成し、第３の酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面をゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、上記作製方法において、除去処理は、化学的機械研磨により行う。
また、上記作製方法において、ゲート電極の形成後、ゲート電極および第１のブロック膜上に第２のブロック膜を形成すると好ましい。
また、本発明の他の一態様は、容量素子を有する半導体装置の作製方法であって、上記作製方法において、ソース電極またはドレイン電極と同一層で下部電極膜を形成し、下部電極膜を覆う電極間絶縁膜を形成し、電極間絶縁膜の一部に接する上部電極膜を形成し、ソース電極またはドレイン電極と下部電極膜は同一工程で形成しており、第２のブロック膜と電極間絶縁膜は同一工程で形成している半導体装置の作製方法である。
本発明の一態様によれば、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、特性の良い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する上面図および断面図。 多層膜のバンド構造を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタおよび容量素子を説明する上面図および断面図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタを説明する断面図。 トランジスタおよび容量素子を説明する上面図および断面図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 トランジスタおよび容量素子の作製方法を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。 ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。 ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。 実施の形態に係る、半導体装置の断面図および回路図。 実施の形態に係る、記憶装置の構成例。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置の回路図。 表示モジュールを説明する図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦデバイスの使用例。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１（Ａ）、図１（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２、一点鎖線Ａ３−Ａ４の断面が図１（Ｂ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
図１（Ａ）、図１（Ｂ）に示すトランジスタ４５０は、基板４００上の導電膜４０１および絶縁膜４０２と、導電膜４０１および絶縁膜４０２上のブロック膜４２２と、導電膜４０１およびブロック膜４２２上の下地絶縁膜４２４と、下地絶縁膜４２４上の酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂと、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂの側面と接するソース電極４０６ａおよびドレイン電極４０６ｂと、ソース電極４０６ａ上の絶縁膜４１８ａおよびドレイン電極４０６ｂ上の絶縁膜４１８ｂと、酸化物半導体膜４０４ｂ、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８ａおよび絶縁膜４１８ｂ上の絶縁膜４２６と、ブロック膜４２２、下地絶縁膜４２４、絶縁膜４２６上の酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上で接し、酸化物半導体膜４０４ｂの上面および側面をゲート絶縁膜４０８を介して覆うゲート電極４１０と、絶縁膜４１８ａ、絶縁膜４１８ｂ、ブロック膜４２２およびゲート電極４１０上のブロック膜４１２と、を有する。また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
なお、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）に設けられている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）と、接触している。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の少なくとも一部（または全部）と、接触している。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）と、電気的に接続されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）に、近接して配置されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）の横側に配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）の横側に配置されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）の斜め上側に配置されている。
または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）の上側に配置されている。または、ソース電極４０６ａ（および／または、ドレイン電極４０６ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜４０４ａ（および／または、酸化物半導体膜４０４ｂ）などの半導体膜の一部（または全部）の上側に配置されている。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、端部が丸みを帯びた膜上に形成される絶縁膜や電極の被覆性を向上させることができる。
図１のトランジスタ４５０のソース電極４０６ａおよびドレイン電極４０６ｂは、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜に除去（研磨）処理を施すことで形成することができる。
ソース電極４０６ａおよびドレイン電極４０６ｂの側面が酸化物半導体膜４０４ｂの側面と接するため、チャネルである酸化物半導体膜４０４ｂの全体（バルク）に大電流を流すことができ、高いオン電流を得ることができる。
また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
また、ゲート電極４１０は、酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜４０４ｂの全体を流れる。酸化物半導体膜４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体膜４０４ｂを厚くすると、オン電流を向上させることができる。
基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有する。また、絶縁膜４０２に埋め込まれるようにゲート電極として機能する導電膜４０１が設けられている。導電膜４０１をバックゲートとして用いることで、さらなるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、ゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。
ブロック膜４２２も、基板４００からの不純物の拡散を防止する役割を有する。ブロック膜４２２を設けることで、多層膜４０４からの酸素の外部への拡散と、外部から多層膜４０４への水素、水等の侵入を防ぐことができる。当該ブロック膜には、酸化アルミニウム、窒化酸化シリコン、窒化シリコンを一種以上含む絶縁膜を用いることができる。また、当該ブロック膜は上記材料の積層であってもよい。
下地絶縁膜４２４は、基板４００からの不純物の拡散を防止する役割を有するほか、多層膜４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４２４は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁膜４２４は、層間絶縁膜としての機能も有する。
また、トランジスタ４５０のチャネルが形成される領域において多層膜４０４は、基板４００側から酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃが積層された構造を有している。また、酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで取り囲まれている構造となっている。また、図１（Ｂ）に示すようにゲート電極４１０は、酸化物半導体膜４０４ｂを電気的に取り囲む構造になっている。
ここで、一例としては、酸化物半導体膜４０４ｂには、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体膜４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極４１０に電界を印加すると、多層膜４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体膜４０４ｂにチャネルが形成される。すなわち、酸化物半導体膜４０４ｂとゲート絶縁膜４０８との間に酸化物半導体膜４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁膜４０８と接しない領域に形成される構造となる。
また、酸化物半導体膜４０４ａは、酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体膜４０４ｂと下地絶縁膜４２４が接した場合の界面と比較して、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体膜４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体膜４０４ｂとゲート絶縁膜４０８が接した場合の界面と比較して、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体膜４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体膜４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体膜に生じることを抑制する機能を有する。すなわち、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂよりも酸素欠損が生じにくい膜とすることができる。
なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体膜４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体膜４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体膜４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜４０４ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃより厚い方が好ましい。
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体膜４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体膜を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体膜中の不純物濃度を低減し、酸化物半導体膜を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体膜のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体膜において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体膜中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの膜中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により多層膜のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と多層膜との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層膜のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、多層膜４０４を酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの積層構造とすることで、酸化物半導体膜４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
次に、多層膜４０４のバンド構造を説明する。バンド構造の解析は、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層膜４０４に相当する積層を作製して行っている。
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図２（Ａ）は、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃと接して、酸化シリコン膜を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体膜４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体膜４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体膜４０４ｃの伝導帯下端のエネルギーである。
図２（Ａ）に示すように、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された多層膜４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される。
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
図２（Ａ）、図２（Ｂ）より、多層膜４０４における酸化物半導体膜４０４ｂがウェル（井戸）となり、多層膜４０４を用いたトランジスタにおいて、チャネルが酸化物半導体膜４０４ｂに形成されることがわかる。なお、多層膜４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃと、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃがあることにより、酸化物半導体膜４０４ｂと当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体膜４０４ｂの電子がエネルギー差を越えてトラップ準位に達することがある。マイナスの電荷となる電子がトラップ準位に捕獲されることで、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
なお、多層膜４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、酸化物半導体膜４０４ｃは酸化物半導体膜４０４ｂよりもＩｎが少ない組成とすることが好ましい。
ソース電極４０６ａおよびドレイン電極４０６ｂには、酸化物半導体膜から酸素を引き抜く性質を有する導電膜を用いると好ましい。例えば、酸化物半導体膜から酸素を引き抜く性質を有する導電膜として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電膜が挙げられる。
酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜中の酸素が脱離し、酸化物半導体膜中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、酸化物半導体膜のソース電極またはドレイン電極と接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体膜がｎ型化する場合がある。したがって、ソース電極およびドレイン電極の作用により、酸化物半導体膜と、ソース電極またはドレイン電極と、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
絶縁膜４１８ａ、絶縁膜４１８ｂおよび絶縁膜４２６は、化学量論組成よりも多い酸素を含む絶縁膜であることが好ましい。当該絶縁膜から放出される酸素は多層膜４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
ゲート絶縁膜４０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜４０８は上記材料の積層であってもよい。なお、ゲート絶縁膜４０８に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
また、ゲート絶縁膜４０８の積層構造の一例について説明する。ゲート絶縁膜４０８は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
ところで、結晶構造を有する酸化ハフニウム内に、欠陥に起因した界面準位を有する場合がある。該界面準位はトラップセンターとして機能する場合がある。そのため、酸化ハフニウムがトランジスタのチャネル領域に近接して配置されるとき、該界面準位によってトランジスタの電気特性が劣化する場合がある。そこで、該界面準位の影響を低減するために、トランジスタのチャネル領域と酸化ハフニウムとの間に、別の膜を配置することによって互いに離間させることが好ましい場合がある。この膜は、緩衝機能を有する。緩衝機能を有する膜は、ゲート絶縁膜４０８に含まれる膜であってもよいし、酸化物半導体膜に含まれる膜であってもよい。即ち、緩衝機能を有する膜としては、酸化シリコン、酸化窒化シリコン、酸化物半導体などを用いることができる。なお、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもエネルギーギャップの大きい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりも電子親和力の小さい半導体または絶縁体を用いる。または、緩衝機能を有する膜には、たとえば、チャネル領域となる半導体よりもイオン化エネルギーの大きい半導体または絶縁体を用いる。
一方、上述した結晶構造を有する酸化ハフニウム内における界面準位（トラップセンター）に電荷をトラップさせることで、トランジスタのしきい値電圧を制御できる場合がある。該電荷を安定して存在させるためには、たとえば、チャネル領域と酸化ハフニウムとの間に、酸化ハフニウムよりもエネルギーギャップの大きい絶縁体を配置すればよい。または、酸化ハフニウムよりも電子親和力の小さい半導体または絶縁体を配置すればよい。または、緩衝機能を有する膜には、酸化ハフニウムよりもイオン化エネルギーの大きい半導体または絶縁体を配置すればよい。このような半導体または絶縁体を用いることで、界面準位にトラップされた電荷の放出が起こりにくくなり、長期間に渡って電荷を保持することができる。
そのような絶縁体として、例えば、酸化シリコン、酸化窒化シリコンが挙げられる。ゲート絶縁膜４０８内の界面準位に電荷を捕獲させるためには、酸化物半導体膜からゲート電極４１０に向かって電子を移動させればよい。具体的な例としては、高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極４１０の電位をソース電極やドレイン電極の電位より高い状態にて１秒以上、代表的には１分以上維持すればよい。
このようにゲート絶縁膜４０８などの界面準位に所望の量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。ゲート電極４１０の電圧や、電圧を印加する時間を調整することによって、電子を捕獲させる量（しきい値電圧の変動量）を制御することができる。なお、電荷を捕獲させることができれば、ゲート絶縁膜４０８内でなくても構わない。同様の構造を有する積層膜を、他の絶縁層に用いても構わない。
ゲート電極４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから選らばれた一種以上を含む導電膜を用いればよい。
ゲート絶縁膜４０８、およびゲート電極４１０上にはブロック膜４１２が形成されていてもよい。当該ブロック膜には、酸化アルミニウム、窒化酸化シリコン、窒化シリコンを一種以上含む絶縁膜を用いることができる。また、当該ブロック膜は上記材料の積層であってもよい。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜４０４ｂのチャネルが形成される領域を覆うように酸化物半導体膜４０４ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。
また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。
また、本発明の一態様のトランジスタは、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体膜４０４ｂは酸化物半導体膜４０４ａと酸化物半導体膜４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧が０Ｖ時のドレイン電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
次に、トランジスタの作製方法について、図３乃至図７を用いて説明する。
まず、基板４００上に導電膜４０１を形成し、基板４００および導電膜４０１上に絶縁膜を形成する。その後、絶縁膜に除去（研磨）処理を行うことにより、導電膜４０１が露出するように絶縁膜の一部を除去し、絶縁膜４０２を形成する（図３（Ａ）参照）。
基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
導電膜４０１は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法などを用いて形成することができる。材料としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。
絶縁膜４０２は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。材料としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。また、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜４０２の表面の平坦性をより向上させることができる。
次に、導電膜４０１および絶縁膜４０２上にブロック膜４２２を形成する（図３（Ｂ）参照）。
ブロック膜４２２は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。材料としては、酸化アルミニウム、窒化酸化シリコン、窒化シリコンを一種以上含む絶縁膜を用いることができる。また、当該ブロック膜は上記材料の積層であってもよい。
次に、導電膜４０１およびブロック膜４２２上に下地絶縁膜４２３を形成する（図３（Ｃ）参照）。
下地絶縁膜４２３は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法等を用いて形成することができる。材料としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも多層膜４０４と接する上層は多層膜４０４への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
また、下地絶縁膜４２３にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜４２３から多層膜４０４への酸素の供給をさらに容易にすることができる。
次に、下地絶縁膜４２３上に酸化物半導体膜４０４ａとなる酸化物半導体膜、酸化物半導体膜４０４ｂとなる酸化物半導体膜を成膜し、ハードマスク４３０を用いて加工して酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成する（図４（Ａ）参照）。
酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂとなる各酸化物半導体膜を島状に形成する際に、まず、酸化物半導体膜４０４ｂとなる酸化物半導体膜上にハードマスク４３０を設け、ハードマスク４３０をマスクとして酸化物半導体膜４０４ａとなる酸化物半導体膜、酸化物半導体膜４０４ｂとなる酸化物半導体膜をエッチングする。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する場合がある。これに伴い、酸化物半導体膜４０４ｂの形状も端部が丸みを帯び、曲面を有する場合がある。このような構成になることで、酸化物半導体膜４０４ｂ上に形成される膜の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、酸化物半導体膜４０４ｂの形状も端部が丸みを帯び、曲面を有する場合、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。なお、ハードマスク４３０には、タングステン、チタン、モリブデン、タンタル等を用いることができる。
また、スパッタリング法で酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。ただし、大面積基板への対応が可能なＤＣ放電を用いて成膜を行うと、半導体装置の生産性を高めることができるため好ましい。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合ガスを適宜用いる。なお、混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
なお、スパッタリング装置におけるチャンバーは、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂにとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂに水分等が取り込まれることを可能な限り防ぐことができる。
なお、スパッタリング法に代えて、ＡＬＤを利用する成膜装置により酸化物半導体膜４０４ａおよび／または酸化物半導体膜４０４ｂを形成することができる。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、さらにその後、Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスに代えて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および後の工程で形成される酸化物半導体膜４０４ｃには、先に説明した材料を用いることができる。例えば、酸化物半導体膜４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃとして用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの電子親和力が酸化物半導体膜４０４ｂよりも小さくなるようにすればよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体膜の構造について＞
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と、それ以外の非単結晶酸化物半導体膜とに分けられる。非単結晶酸化物半導体膜としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などがある。
また、別の観点では、酸化物半導体膜は、非晶質酸化物半導体膜と、それ以外の結晶性酸化物半導体膜とに分けられる。結晶性酸化物半導体膜としては、単結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜などがある。
＜ＣＡＡＣ−ＯＳ膜＞
まずは、ＣＡＡＣ−ＯＳ膜について説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図３２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３２（Ｂ）に示す。図３２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行となる。
図３２（Ｂ）に示すように、ＣＡＡＣ−ＯＳ膜は特徴的な原子配列を有する。図３２（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３２（Ｂ）および図３２（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳ膜のペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３２（Ｄ）参照）。図３２（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３２（Ｄ）に示す領域５１６１に相当する。
また、図３３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳ膜の平面のＣｓ補正高分解能ＴＥＭ像を示す。図３３（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３３（Ｂ）、図３３（Ｃ）および図３３（Ｄ）に示す。図３３（Ｂ）、図３３（Ｃ）および図３３（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳ膜は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３４（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定してφスキャンした場合、図３４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳ膜は、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳ膜について説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜に対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３５（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ膜に含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３５（Ｂ）に示す。図３５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳ膜に含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３５（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。酸化物半導体膜の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜ということもできる。また、ＣＡＡＣ−ＯＳ膜は、酸素欠損の少ない酸化物半導体膜ということもできる。
酸化物半導体膜に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体膜中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
なお、不純物は、酸化物半導体膜の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体膜を、高純度真性または実質的に高純度真性な酸化物半導体膜と呼ぶ。ＣＡＡＣ−ＯＳ膜は、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体膜となりやすい。したがって、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体膜は、キャリアトラップが少ない。酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
また、ＣＡＡＣ−ＯＳ膜は欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜微結晶酸化物半導体膜＞
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳ膜におけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳ膜の結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳ膜を、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体膜と呼ぶこともできる。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
＜非晶質酸化物半導体膜＞
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体膜を非晶質酸化物半導体膜と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体膜を非晶質酸化物半導体膜と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜を、非晶質酸化物半導体膜または完全な非晶質酸化物半導体膜と呼ぶことはできない。
＜非晶質ライク酸化物半導体膜＞
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳ膜は、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳ膜が、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜と比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ膜（試料Ａと表記する。）、ｎｃ−ＯＳ膜（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ膜（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３６より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳ膜は、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜は、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜と比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳ膜は、ｎｃ−ＯＳ膜およびＣＡＡＣ−ＯＳ膜と比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳ膜の密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体膜は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳ膜およびｎｃ−ＯＳ膜の成膜モデルの一例について説明する。
図３７（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳ膜が成膜される様子を示した成膜室内の模式図である。
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。図３８（Ａ）に、一例として、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図３８（Ａ）は、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図３８（Ａ）より、近接する二つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図３６中の（１）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させると、図３８（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図３８（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳ膜が、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。上述の図３６中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット５１００の成長が起こりにくいためｎｃ−ＯＳ膜となる（図３７（Ｂ）参照。）。室温程度で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜が可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にすることができる。
図３７（Ａ）および図３７（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの左手の法則によって理解できる。
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ移動することができる。
また、図３７（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ膜中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳ膜となる。なお、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積である場合でもＣＡＡＣ−ＯＳ膜の成膜は可能である。
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
また、ＣＡＡＣ−ＯＳ膜は、単結晶酸化物半導体が一枚板のようになっているのではなく、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳ膜に縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳ膜は、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図３９に断面模式図を示す。
図３９（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
そして、図３９（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５１０５ｂの別の側面と接するように配置する。
次に、図３９（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらにペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
そして、図３９（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０５ａ２の側面と接するように配置する。また、ペレット５１０５ｄは、その側面がペレット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳ膜が形成される。したがって、ＣＡＡＣ−ＯＳ膜は、ｎｃ−ＯＳ膜よりも一つ一つのペレットが大きくなる。上述の図３６中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸化物半導体膜において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、ソース領域およびドレイン領域として用いることができる場合がある。
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳ膜の成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳ膜は、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳ膜を成膜することは可能である。
また、ＣＡＡＣ−ＯＳ膜は、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳ膜を得ることができる。
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳ膜は、ペレット５１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳ膜は、ペレット５１００間に隙間が生じやすい場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳ膜とすることができる。
このようなモデルによってＣＡＡＣ−ＯＳ膜が成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳ膜を得ることができる。
酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４２３、酸化物半導体膜４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体膜４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。
次に、酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜４０６を形成する（図４（Ｂ）参照）。導電膜４０６としてはＡｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。また、ＣＶＤ法によりタングステン膜を形成してもよい。
次に、下地絶縁膜４２３および導電膜４０６上に絶縁膜４１７を形成する（図４（Ｃ）参照）。絶縁膜４１７は下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、導電膜４０６、絶縁膜４１７およびハードマスク４３０に除去（研磨）処理を行うことにより、酸化物半導体膜４０４ｂが露出するように導電膜４０６の一部、絶縁膜４１７の一部およびハードマスク４３０を除去し、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８を形成する（図５（Ａ）参照）。
除去方法としてはＣＭＰ処理を用いることが好適である。なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜４１８の表面の平坦性をより向上させることができる。
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８上に絶縁膜４２５を形成する（図５（Ｂ）参照）。絶縁膜４２５は、下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、絶縁膜４２５、絶縁膜４１８および下地絶縁膜４２３をエッチングして絶縁膜４２６、絶縁膜４１８ａ、絶縁膜４１８ｂおよび下地絶縁膜４２４を形成する（図５（Ｃ）参照）。
次に、ブロック膜４２２、下地絶縁膜４２４および絶縁膜４２６上に酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０を形成する（図６（Ａ）参照）。
なお、酸化物半導体膜４０４ｃとなる酸化物半導体膜を成膜後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体膜４０４ｃとなる酸化物半導体膜から水素や水などの不純物を除去することができる。また、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去することができる。
ゲート絶縁膜４０８には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁膜４０８は、上記材料の積層であってもよい。ゲート絶縁膜４０８は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法などを用いて形成することができる。
ゲート電極４１０には、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。ゲート電極４１０は、スパッタリング法、ＰＥＣＶＤ法、熱ＣＶＤ法、真空蒸着法、ＰＬＤ法などを用いて形成することができる。また、ゲート電極４１０は、窒素を含んだ導電膜を用いてもよく、上記導電膜と窒素を含んだ導電膜の積層を用いてもよい。なお、図に示すように、ゲート電極４１０は、酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。
次に、絶縁膜４２６、ゲート電極４１０およびブロック膜４２２上にブロック膜４１２を形成する（図６（Ｂ）参照）。ブロック膜４１２はブロック膜４２２の材料および作製方法を参酌することができる。
以上の工程で、図１に示すトランジスタ４５０を作製することができる。トランジスタ４５０は、ブロック膜４１２およびブロック膜４２２で囲まれているため、多層膜４０４からの酸素の外部への拡散と、外部から多層膜４０４への水素、水等の侵入を防ぐことができ、酸素欠損が酸化物半導体膜に生じることを抑制することができる。したがって、安定したトランジスタの電気特性を得ることができる。
＜変形例１＞
また、図７（Ａ）に示すトランジスタのように酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをエッチングする際に、下地絶縁膜４２４の表面がエッチングされてもよい。なお、そのほかの構成については、図１に示したトランジスタについての記載を参照する。
＜変形例２＞
また、本実施の形態では、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで挟んでいる構成を説明したがこれに限られず、酸化物半導体膜４０４ａまたは／および酸化物半導体膜４０４ｃを設けない構成としてもよい。または、さらに別の酸化物半導体膜を追加して設けてもよい。例えば、図７（Ｂ）に示すトランジスタのように酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃのみの構成としてもよい。なお、そのほかの構成については、図１に示したトランジスタについての記載を参照する。
なお、場合によっては、または、状況に応じて、酸化物半導体膜４０４ｃを設けなくてもよいし、ゲート絶縁膜４０８をゲート電極４１０と同様な形状にエッチングしなくてもよい。例えば、図１や図７などにおいて適用した場合の例を、図８、図９、図１０に示す。
なお、本実施の形態などにおいて、チャネルなどにおいて、酸化物半導体膜を用いた場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明したトランジスタ４５０と同時に作製することができる容量素子５５０を含む半導体装置について説明する。
図１１（Ａ）乃至図１１（Ｃ）は、本発明の一態様のトランジスタおよび容量素子を含む半導体装置の上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ｂ１−Ｂ２、一点鎖線Ｂ３−Ｂ４の断面が図１１（Ｂ）、一点鎖線Ｂ５−Ｂ６の断面が図１１（Ｃ）に相当する。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ｂ１−Ｂ２方向、一点鎖線Ｂ５−Ｂ６方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
図１１（Ａ）、図１１（Ｂ）に示すトランジスタ４５０の構成は実施の形態１と同様の構成である。図１１（Ａ）、図１１（Ｃ）に示す容量素子５５０を含む半導体装置は、基板４００上の導電膜５０１および絶縁膜４０２と、導電膜５０１および絶縁膜４０２上のブロック膜４２２と、ブロック膜４２２上の下地絶縁膜４２４と、導電膜５０１、ブロック膜４２２、下地絶縁膜４２４上のソース電極４０６ａと、ソース電極４０６ａ上の絶縁膜４１８ａおよび絶縁膜４１８ｃと、絶縁膜４１８ａおよび絶縁膜４１８ｃ上の絶縁膜４２６と、ソース電極４０６ａおよび絶縁膜４２６上のブロック膜４１２と、ブロック膜４１２上の電極５１０と、を有する。
容量素子５５０は、下部電極膜として機能するソース電極４０６ａ、上部電極膜として機能する電極５１０、ソース電極４０６ａおよび電極５１０の間に挟まれる電極間絶縁膜として機能するブロック膜４１２を備える構成となっている。ここでは、下部電極膜としてソース電極４０６ａを用いているがドレイン電極４０６ｂであってもよい。
次に、トランジスタ４５０および容量素子５５０の作製方法について、図１２乃至図１５を用いて説明する。
まず、基板４００上に導電膜４０１および導電膜５０１を形成し、基板４００、導電膜４０１および導電膜５０１上に絶縁膜を形成する。その後、絶縁膜に除去（研磨）処理を行うことにより、導電膜４０１および導電膜５０１が露出するように絶縁膜の一部を除去し、絶縁膜４０２を形成する（図１２（Ａ）参照）。
導電膜５０１は、導電膜４０１と同一工程、同一材料で形成することができる。基板４００、導電膜４０１の材料および作製方法、絶縁膜の除去処理方法等は実施の形態１を参酌することができる。
次に、導電膜４０１、導電膜５０１および絶縁膜４０２上にブロック膜４２２を形成する（図１２（Ｂ）参照）。ブロック膜４２２の材料および作製方法は実施の形態１を参酌することができる。
次に、導電膜４０１、導電膜５０１およびブロック膜４２２上に導電膜５０１に達する開口を設けた下地絶縁膜４２３を形成する。（図１２（Ｃ）参照）。下地絶縁膜４２３の材料および作製方法は実施の形態１を参酌することができる。
次に、下地絶縁膜４２３上に酸化物半導体膜４０４ａとなる酸化物半導体膜、酸化物半導体膜４０４ｂとなる酸化物半導体膜を成膜し、ハードマスク４３０を用いて加工して酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成する（図１３（Ａ）参照）。酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよびハードマスク４３０の材料および作製方法は実施の形態１を参酌することができる。
次に、酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜４０６を形成する（図１３（Ｂ）参照）。導電膜４０６の材料および作製方法は実施の形態１を参酌することができる。
次に、下地絶縁膜４２３および導電膜４０６上に絶縁膜４１７を形成する（図１３（Ｃ）参照）。絶縁膜４１７は下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、導電膜４０６、絶縁膜４１７およびハードマスク４３０に除去（研磨）処理を行うことにより、酸化物半導体膜４０４ｂが露出するように導電膜４０６の一部、絶縁膜４１７の一部およびハードマスク４３０を除去し、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８を形成する（図１４（Ａ）参照）。導電膜４０６、絶縁膜４１７およびハードマスク４３０の除去処理方法等は実施の形態１を参酌することができる。
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８上に絶縁膜４２５を形成する（図１４（Ｂ）参照）。絶縁膜４２５は、下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、絶縁膜４２５、絶縁膜４１８および下地絶縁膜４２３をエッチングして絶縁膜４２６、絶縁膜４１８ａ、絶縁膜４１８ｂ、絶縁膜４１８ｃおよび下地絶縁膜４２４を形成する（図１４（Ｃ）参照）。
次に、ブロック膜４２２、下地絶縁膜４２４および絶縁膜４２６上に酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０を形成する（図１５（Ａ）参照）。酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０の材料および作製方法は実施の形態１を参酌することができる。
次に、絶縁膜４２６および絶縁膜４１８ｃにソース電極４０６ａに達する開口５２０を形成する（図１５（Ｂ）参照）。
次に、ソース電極４０６ａ、絶縁膜４２６、ゲート電極４１０およびブロック膜４２２上にブロック膜４１２を形成する。その後、ブロック膜４１２上に電極５１０を形成する（図１５（Ｃ）参照）。ブロック膜４１２はブロック膜４２２の材料および作製方法を参酌することができる。電極５１０は、ゲート電極４１０と同様の材料および作製方法で形成することができる。
以上の工程で、図１１に示すトランジスタ４５０および容量素子５５０を作製することができる。また、トランジスタ４５０と容量素子５５０を同一工程にて形成できるため、容量素子５５０を効率よく形成することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、先の実施の形態で説明した半導体装置とは異なる構造の半導体装置について説明する。
図１６（Ａ）、図１６（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図である。図１６（Ａ）は上面図であり、図１６（Ａ）に示す一点鎖線Ａ１−Ａ２、一点鎖線Ａ３−Ａ４の断面が図１６（Ｂ）に相当する。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ａ３−Ａ４方向をチャネル幅方向と呼称する場合がある。
図１６（Ａ）、図１６（Ｂ）に示すトランジスタ４６０は、基板４００上の導電膜４０１および絶縁膜４０２と、導電膜４０１および絶縁膜４０２上のブロック膜４２２と、導電膜４０１およびブロック膜４２２上の下地絶縁膜４２４と、下地絶縁膜４２４上の酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂと、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂの側面と接するソース電極４０６ａおよびドレイン電極４０６ｂと、ソース電極４０６ａ上の絶縁膜４１８ａと、ドレイン電極４０６ｂ上の絶縁膜４１８ｂと、ソース電極４０６ａおよびドレイン電極４０６ｂ上でかつ酸化物半導体膜４０４ｂの側面と接する絶縁膜４３２ａおよび絶縁膜４３２ｂと、ブロック膜４２２、下地絶縁膜４２４、酸化物半導体膜４０４ｂ、絶縁膜４３２ａ、絶縁膜４３２ｂ、絶縁膜４１８ａおよび絶縁膜４１８ｂ上の酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上で接し、酸化物半導体膜４０４ｂの上面および側面をゲート絶縁膜４０８を介して覆うゲート電極４１０と、絶縁膜４１８ａ、絶縁膜４１８ｂ、ブロック膜４２２およびゲート電極４１０上のブロック膜４１２と、を有する。また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。
絶縁膜４３２ａおよび絶縁膜４３２ｂは、化学量論組成よりも多い酸素を含む絶縁膜であることが好ましい。当該絶縁膜から放出される酸素は多層膜４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
また、絶縁膜４３２ａおよび絶縁膜４３２ｂ以外の構成は、先の実施の形態の説明を参酌することができる。
次に、トランジスタの作製方法について、図１７乃至図２１を用いて説明する。
まず、基板４００上に導電膜４０１を形成し、基板４００および導電膜４０１上に絶縁膜を形成する。その後、絶縁膜に除去（研磨）処理を行うことにより、導電膜４０１が露出するように絶縁膜の一部を除去し、絶縁膜４０２を形成する（図１７（Ａ）参照）。基板４００、導電膜４０１、絶縁膜４０２の材料および方法は先の実施の形態を参酌することができる。
次に、導電膜４０１および絶縁膜４０２上にブロック膜４２２を形成する（図１７（Ｂ）参照）。ブロック膜４２２の材料および方法は先の実施の形態を参酌することができる。
次に、導電膜４０１およびブロック膜４２２上に下地絶縁膜４２３を形成する（図１７（Ｃ）参照）。下地絶縁膜４２３の材料および方法は先の実施の形態を参酌することができる。
次に、下地絶縁膜４２３上に酸化物半導体膜４０４ａとなる酸化物半導体膜、酸化物半導体膜４０４ｂとなる酸化物半導体膜を成膜し、ハードマスク４３０を用いて加工して酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成する（図１８（Ａ）参照）。酸化物半導体膜４０４ａとなる酸化物半導体膜、酸化物半導体膜４０４ｂとなる酸化物半導体膜、ハードマスク４３０の材料および方法は先の実施の形態を参酌することができる。
次に、酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜４０５を形成する（図１８（Ｂ）参照）。導電膜４０５の材料および方法は先の実施の形態を参酌することができる。
次に、下地絶縁膜４２３および導電膜４０５上に絶縁膜４１７を形成する（図１８（Ｃ）参照）。絶縁膜４１７は下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、導電膜４０５および絶縁膜４１７に除去（研磨）処理を行うことにより、ハードマスク４３０が露出するように導電膜４０５の一部および絶縁膜４１７の一部を除去し、導電膜４０５ａ、導電膜４０５ｂ、絶縁膜４１８を形成する（図１９（Ａ）参照）。
次に、導電膜４０５ａの一部および導電膜４０５ｂの一部、ハードマスク４３０をエッチング（スライトエッチング）してソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１９（Ｂ）参照）。
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８上に絶縁膜４２５を形成する（図１９（Ｃ）参照）。絶縁膜４２５は、下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、絶縁膜４２５に除去（研磨）処理を行うことにより、絶縁膜４１８が露出するように絶縁膜４２５の一部を除去し、絶縁膜４３２ａ、絶縁膜４３２ｂを形成する（図２０（Ａ）参照）。
次に、絶縁膜４１８および下地絶縁膜４２３をエッチングして絶縁膜４１８ａ、絶縁膜４１８ｂおよび下地絶縁膜４２４を形成する（図２０（Ｂ）参照）。
次に、ブロック膜４２２、下地絶縁膜４２４、絶縁膜４１８ａ、絶縁膜４１８ｂ、絶縁膜４３２ａ、絶縁膜４３２ｂおよび酸化物半導体膜４０４ｂ上に酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０を形成する（図２０（Ｃ）参照）。酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０の材料および方法は先の実施の形態を参酌することができる。
次に、ゲート電極４１０およびブロック膜４２２上にブロック膜４１２を形成する（図２１参照）。ブロック膜４１２はブロック膜４２２の材料および作製方法を参酌することができる。
以上の工程で、図１６に示すトランジスタ４６０を作製することができる。トランジスタ４６０は、ブロック膜４１２およびブロック膜４２２で囲まれているため、多層膜４０４からの酸素の外部への拡散と、外部から多層膜４０４への水素、水等の侵入を防ぐことができ、酸素欠損が酸化物半導体膜に生じることを抑制することができる。したがって、安定したトランジスタの電気特性を得ることができる。
＜変形例１＞
また、図２２（Ａ）に示すトランジスタのように酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをエッチングする際に、下地絶縁膜４２４の表面がエッチングされてもよい。なお、そのほかの構成については、図１６に示したトランジスタについての記載を参照する。
＜変形例２＞
また、本実施の形態では、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで挟んでいる構成を説明したがこれに限られず、酸化物半導体膜４０４ａまたは／および酸化物半導体膜４０４ｃを設けない構成としてもよい。または、さらに別の酸化物半導体膜を追加して設けてもよい。例えば、図２２（Ｂ）に示すトランジスタのように酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃのみの構成としてもよい。なお、そのほかの構成については、図１６に示したトランジスタについての記載を参照する。
なお、場合によっては、または、状況に応じて、酸化物半導体膜４０４ｃを設けなくてもよいし、ゲート絶縁膜４０８をゲート電極４１０と同様な形状にエッチングしなくてもよい。例えば、図１６や図２２などにおいて適用した場合の例を、図２３、図２４、図２５に示す。
なお、本実施の形態などにおいて、チャネルなどにおいて、酸化物半導体膜を用いた場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。例えば、チャネルやその近傍、ソース領域、ドレイン領域などにおいて、場合によっては、または、状況に応じて、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを有する材料で形成してもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態３で説明したトランジスタ４６０と同時に作製することができる容量素子５６０を含む半導体装置について説明する。
図２６（Ａ）乃至図２６（Ｃ）は、本発明の一態様のトランジスタおよび容量素子を含む半導体装置の上面図および断面図である。図２６（Ａ）は上面図であり、図２６（Ａ）に示す一点鎖線Ｂ１−Ｂ２、一点鎖線Ｂ３−Ｂ４の断面が図２６（Ｂ）、一点鎖線Ｂ５−Ｂ６の断面が図２６（Ｃ）に相当する。なお、図２６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ｂ１−Ｂ２方向、一点鎖線Ｂ５−Ｂ６方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
図２６（Ａ）、図２６（Ｂ）に示すトランジスタ４６０の構成は実施の形態３と同様の構成である。図２６（Ａ）、図２６（Ｃ）に示す容量素子５６０を含む半導体装置は、基板４００上の導電膜５０１および絶縁膜４０２と、導電膜５０１および絶縁膜４０２上のブロック膜４２２と、ブロック膜４２２上の下地絶縁膜４２４と、導電膜５０１、ブロック膜４２２、下地絶縁膜４２４上のソース電極４０６ａと、ソース電極４０６ａ上の絶縁膜４１８ａおよび絶縁膜４１８ｃと、ソース電極４０６ａ、絶縁膜４１８ａおよび絶縁膜４１８ｃ上のブロック膜４１２と、ブロック膜４１２上の電極５１０と、を有する。
容量素子５６０は、下部電極膜として機能するソース電極４０６ａ、上部電極膜として機能する電極５１０、ソース電極４０６ａおよび電極５１０の間に挟まれる電極間絶縁膜として機能するブロック膜４１２を備える構成となっている。ここでは、下部電極膜としてソース電極４０６ａを用いているがドレイン電極４０６ｂであってもよい。
次に、トランジスタ４６０および容量素子５６０の作製方法について、図２７乃至図３１を用いて説明する。
まず、基板４００上に導電膜４０１および導電膜５０１を形成し、基板４００、導電膜４０１および導電膜５０１上に絶縁膜を形成する。その後、絶縁膜に除去（研磨）処理を行うことにより、導電膜４０１および導電膜５０１が露出するように絶縁膜の一部を除去し、絶縁膜４０２を形成する（図２７（Ａ）参照）。
導電膜５０１は、導電膜４０１と同一工程、同一材料で形成することができる。基板４００、導電膜４０１の材料および作製方法、絶縁膜の除去処理方法等は先の実施の形態を参酌することができる。
次に、導電膜４０１、導電膜５０１および絶縁膜４０２上にブロック膜４２２を形成する（図２７（Ｂ）参照）。ブロック膜４２２の材料および作製方法は先の実施の形態を参酌することができる。
次に、導電膜４０１、導電膜５０１およびブロック膜４２２上に導電膜５０１に達する開口を設けた下地絶縁膜４２３を形成する。（図２７（Ｃ）参照）。下地絶縁膜４２３の材料および作製方法は先の実施の形態を参酌することができる。
次に、下地絶縁膜４２３上に酸化物半導体膜４０４ａとなる酸化物半導体膜、酸化物半導体膜４０４ｂとなる酸化物半導体膜を成膜し、ハードマスク４３０を用いて加工して酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成する（図２８（Ａ）参照）。酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよびハードマスク４３０の材料および作製方法は先の実施の形態を参酌することができる。
次に、酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる導電膜４０５を形成する（図２８（Ｂ）参照）。導電膜４０５の材料および作製方法は先の実施の形態を参酌することができる。
次に、下地絶縁膜４２３および導電膜４０５上に絶縁膜４１７を形成する（図２８（Ｃ）参照）。絶縁膜４１７は下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、導電膜４０５および絶縁膜４１７に除去（研磨）処理を行うことにより、ハードマスク４３０が露出するように導電膜４０５の一部および絶縁膜４１７の一部を除去し、導電膜４０５ａ、導電膜４０５ｂ、絶縁膜４１８を形成する（図２９（Ａ）参照）。導電膜４０５および絶縁膜４１７の除去処理方法等は先の実施の形態を参酌することができる。
次に、導電膜４０５ａの一部および導電膜４０５ｂの一部、ハードマスク４３０をエッチング（スライトエッチング）してソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図２９（Ｂ）参照）。
次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａ、ドレイン電極４０６ｂ、絶縁膜４１８上に絶縁膜４２５を形成する（図２９（Ｃ）参照）。絶縁膜４２５は、下地絶縁膜４２３と同様の材料および方法で形成することができる。
次に、絶縁膜４２５に除去（研磨）処理を行うことにより、絶縁膜４１８が露出するように絶縁膜４２５の一部を除去し、絶縁膜４３２ａ、絶縁膜４３２ｂを形成する（図３０（Ａ）参照）。絶縁膜４２５の除去処理方法等は先の実施の形態を参酌することができる。
次に、絶縁膜４１８および下地絶縁膜４２３をエッチングして絶縁膜４１８ａ、絶縁膜４１８ｂ、絶縁膜４１８ｃおよび下地絶縁膜４２４を形成する（図３０（Ｂ）参照）。
次に、ブロック膜４２２、下地絶縁膜４２４、絶縁膜４１８ａ、絶縁膜４１８ｂ、絶縁膜４１８ｃ、絶縁膜４３２ａ、絶縁膜４３２ｂおよび酸化物半導体膜４０４ｂ上に酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０を形成する（図３０（Ｃ）参照）。酸化物半導体膜４０４ｃ、ゲート絶縁膜４０８、ゲート電極４１０の材料および作製方法は先の実施の形態を参酌することができる。
次に、絶縁膜４１８ｃにソース電極４０６ａに達する開口５２０を形成する（図３１（Ａ）参照）。
次に、ソース電極４０６ａ、絶縁膜４１８ａ、絶縁膜４１８ｂ、絶縁膜４１８ｃ、ゲート電極４１０およびブロック膜４２２上にブロック膜４１２を形成する。その後、ブロック膜４１２上に電極５１０を形成する（図３１（Ｂ）参照）。
以上の工程で、図２６に示すトランジスタ４６０および容量素子５６０を作製することができる。また、トランジスタ４６０と容量素子５６０を同一工程にて形成できるため、容量素子５６０を効率よく形成することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
［断面構造］
図４０（Ａ）に本発明の一態様の半導体装置の断面図を示す。図４０（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図４０（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、先の実施の形態で例示したトランジスタを適用した例を示している。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図４０（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８を形成することが好ましい。ブロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図４０（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう。）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図４０（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図４０（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図４１に示す。
図４１（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用いることができ、容量素子３４００としては、上記実施の形態で説明した容量素子５５０を用いることができる。なお、図４１（Ｂ）に図４１（Ａ）に示す半導体装置の断面図を示す。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図４１（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と電気的に接続されている。
図４１（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
図４１（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図４１（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図４２を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図４２を用いて説明する。図４２は、ＲＦタグの構成例を示すブロック図である。
図４２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
（実施の形態７）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図４３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図４３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図４３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図４３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図４３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図４４は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図４４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図４４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図４４において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図４４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様の半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
（実施の形態８）
本実施の形態では、本発明の一態様の表示装置の構成例について説明する。
［構成例］
図４５（Ａ）は、本発明の一態様の表示装置の上面図であり、図４５（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図４５（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置の上面図の一例を図４５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図４５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶表示装置〕
また、画素の回路構成の一例を図４５（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層またはドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図４５（Ｂ）に示す画素回路は、これに限定されない。例えば、図４５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図４５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図４５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図４５（Ｃ）に示す画素構成に限定されない。例えば、図４５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図４５で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図４６を用いて説明を行う。
図４６に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４７に示す。
図４７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図４７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図４７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図４７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図４７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図４７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
図４７（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
（実施の形態１１）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図４８を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図４８（Ａ）参照）、包装用容器類（包装紙やボトル等、図４８（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図４８（Ｂ）参照）、乗り物類（自転車等、図４８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図４８（Ｅ）、図４８（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
４００ 基板
４０１ 導電膜
４０２ 絶縁膜
４０４ 多層膜
４０４ａ 酸化物半導体膜
４０４ｂ 酸化物半導体膜
４０４ｃ 酸化物半導体膜
４０５ 導電膜
４０５ａ 導電膜
４０５ｂ 導電膜
４０６ 導電膜
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０８ ゲート絶縁膜
４１０ ゲート電極
４１２ ブロック膜
４１７ 絶縁膜
４１８ 絶縁膜
４１８ａ 絶縁膜
４１８ｂ 絶縁膜
４１８ｃ 絶縁膜
４２２ ブロック膜
４２３ 下地絶縁膜
４２４ 下地絶縁膜
４２５ 絶縁膜
４２６ 絶縁膜
４３０ ハードマスク
４３２ａ 絶縁膜
４３２ｂ 絶縁膜
４５０ トランジスタ
４６０ トランジスタ
５０１ 導電膜
５１０ 電極
５２０ 開口
５５０ 容量素子
５６０ 容量素子
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ソース電極層またはドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ ブロック膜
２２１１ 半導体基板
２２１２ 絶縁膜
２２１３ ゲート電極
２２１４ ゲート絶縁膜
２２１５ ドレイン領域
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦデバイス
５１００ ペレット
５１００ａ ペレット
５１００ｂ ペレット
５１０１ イオン
５１０２ 酸化亜鉛層
５１０３ 粒子
５１０５ａ ペレット
５１０５ａ１ 領域
５１０５ａ２ ペレット
５１０５ｂ ペレット
５１０５ｃ ペレット
５１０５ｄ ペレット
５１０５ｄ１ 領域
５１０５ｅ ペレット
５１２０ 基板
５１３０ ターゲット
５１６１ 領域
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (15)

  1. 絶縁表面上の第１のブロック膜と、
    前記絶縁表面、前記第１のブロック膜上の下地絶縁膜と、
    前記下地絶縁膜上の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜の側面および前記第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、
    前記ソース電極上の第１の絶縁膜と、
    前記ドレイン電極上の第２の絶縁膜と、
    前記第２の酸化物半導体膜、前記第１の絶縁膜および前記第２の絶縁膜上の第３の絶縁膜と、
    前記第３の絶縁膜上の第３の酸化物半導体膜と、
    前記第３の酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置。
  2. 絶縁表面に埋め込まれた導電膜と、
    前記絶縁表面、前記導電膜上の第１のブロック膜と、
    前記導電膜および前記第１のブロック膜上の下地絶縁膜と、
    前記下地絶縁膜上の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜の側面および前記第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、
    前記ソース電極上の第１の絶縁膜と、
    前記ドレイン電極上の第２の絶縁膜と、
    前記第２の酸化物半導体膜、前記第１の絶縁膜および前記第２の絶縁膜上の第３の絶縁膜と、
    前記第３の絶縁膜上の第３の酸化物半導体膜と、
    前記第３の酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置。
  3. 絶縁表面上の第１のブロック膜と、
    前記絶縁表面、前記第１のブロック膜上の下地絶縁膜と、
    前記下地絶縁膜上の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜の側面および前記第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、
    前記ソース電極上の第１の絶縁膜と、
    前記ドレイン電極上の第２の絶縁膜と、
    前記第２の酸化物半導体膜の側面と接し、かつ前記ソース電極上に形成された第３の絶縁膜および前記ドレイン電極上に形成された第４の絶縁膜と、
    前記第２の酸化物半導体膜、前記第３の絶縁膜および前記第４の絶縁膜上の第３の酸化物半導体膜と、
    前記第３の酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置。
  4. 絶縁表面に埋め込まれた導電膜と、
    前記絶縁表面、前記導電膜上の第１のブロック膜と、
    前記導電膜および前記第１のブロック膜上の下地絶縁膜と、
    前記下地絶縁膜上の第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜の側面および前記第２の酸化物半導体膜の側面と接するソース電極およびドレイン電極と、
    前記ソース電極上の第１の絶縁膜と、
    前記ドレイン電極上の第２の絶縁膜と、
    前記第２の酸化物半導体膜の側面と接し、かつ前記ソース電極上に形成された第３の絶縁膜および前記ドレイン電極上に形成された第４の絶縁膜と、
    前記第２の酸化物半導体膜、前記第３の絶縁膜および前記第４の絶縁膜上の第３の酸化物半導体膜と、
    前記第３の酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極と、を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のブロック膜は、酸化アルミニウムを含むことを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記ゲート電極および前記第１のブロック膜上の第２のブロック膜を有することを特徴とする半導体装置。
  7. 請求項５において、
    前記第２のブロック膜は、酸化アルミニウムを含むことを特徴とする半導体装置。
  8. 請求項６または請求項７の半導体装置において、
    容量素子を有し、
    前記容量素子は、
    下部電極膜と、
    前記下部電極膜を覆う電極間絶縁膜と、
    前記電極間絶縁膜の一部に接する上部電極膜を有し、
    前記ソース電極または前記ドレイン電極と前記下部電極膜は同一の組成であり、
    前記第２のブロック膜と前記電極間絶縁膜は同一の組成である半導体装置。
  9. 絶縁表面上に第１のブロック膜を形成し、
    前記絶縁表面、前記第１のブロック膜上に下地絶縁膜を形成し、
    前記下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、
    前記下地絶縁膜および前記積層膜上に第１の導電膜を形成し、
    前記第１の導電膜上に第１の絶縁膜を形成し、
    前記第１の導電膜、前記第１の絶縁膜および前記ハードマスクに除去処理を行い、前記第２の酸化物半導体膜を露出させてソース電極およびドレイン電極を形成し、
    前記除去処理を施した前記第１の導電膜および前記第１の絶縁膜上に第２の絶縁膜を形成し、
    前記除去処理を施した前記第１の絶縁膜、前記下地絶縁膜および前記第２の絶縁膜をエッチングして前記第１のブロック膜を露出させ、
    前記第１のブロック膜、前記エッチングした前記下地絶縁膜および前記第２の絶縁膜上に第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法。
  10. 絶縁表面に埋め込まれた第１の導電膜を形成し、
    前記絶縁表面および前記第１の導電膜上に第１のブロック膜を形成し、
    前記第１の導電膜および前記第１のブロック膜上に下地絶縁膜を形成し、
    前記下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、
    前記下地絶縁膜および前記積層膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第１の絶縁膜を形成し、
    前記第２の導電膜、前記第１の絶縁膜および前記ハードマスクに除去処理を行い、前記第２の酸化物半導体膜を露出させてソース電極およびドレイン電極を形成し、
    前記除去処理を施した前記第２の導電膜および前記第１の絶縁膜上に第２の絶縁膜を形成し、
    前記除去処理を施した前記第１の絶縁膜、前記下地絶縁膜および前記第２の絶縁膜をエッチングして前記第１のブロック膜を露出させ、
    前記第１のブロック膜、前記エッチングした前記下地絶縁膜および前記第２の絶縁膜上に第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法。
  11. 絶縁表面上に第１のブロック膜を形成し、
    前記絶縁表面、前記第１のブロック膜上に下地絶縁膜を形成し、
    前記下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、
    前記下地絶縁膜および前記積層膜上に第１の導電膜を形成し、
    前記第１の導電膜上に第１の絶縁膜を形成し、
    前記第１の導電膜および前記第１の絶縁膜に除去処理を行い、前記ハードマスクを露出させ、
    前記除去処理を施した前記第１の導電膜の一部および前記ハードマスクをエッチングしてソース電極およびドレイン電極を形成し、
    前記除去処理を施した前記第１の絶縁膜、前記第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極上に第２の絶縁膜を形成し、
    前記第２の絶縁膜に除去処理を行い、前記第２の酸化物半導体膜を露出させて第３の絶縁膜および第４の絶縁膜を形成し、
    前記除去処理を施した前記第１の絶縁膜、および前記下地絶縁膜をエッチングして前記第１のブロック膜を露出させ、
    前記第２の酸化物半導体膜、前記第３の絶縁膜および前記第４の絶縁膜、前記第１のブロック膜、前記エッチングした前記下地絶縁膜上に第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法。
  12. 絶縁表面に埋め込まれた第１の導電膜を形成し、
    前記絶縁表面および前記第１の導電膜上に第１のブロック膜を形成し、
    前記第１の導電膜および前記第１のブロック膜上に下地絶縁膜を形成し、
    前記下地絶縁膜上の第１の酸化物半導体膜、第２の酸化物半導体膜、ハードマスクの順で形成された積層膜を形成し、
    前記下地絶縁膜および前記積層膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第１の絶縁膜を形成し、
    前記第２の導電膜および前記第１の絶縁膜に除去処理を行い、前記ハードマスクを露出させ、
    前記除去処理を施した前記第２の導電膜の一部および前記ハードマスクをエッチングしてソース電極およびドレイン電極を形成し、
    前記除去処理を施した前記第１の絶縁膜、前記第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極上に第２の絶縁膜を形成し、
    前記第２の絶縁膜に除去処理を行い、前記第２の酸化物半導体膜を露出させて第３の絶縁膜および第４の絶縁膜を形成し、
    前記除去処理を施した前記第１の絶縁膜、および前記下地絶縁膜をエッチングして前記第１のブロック膜を露出させ、
    前記第２の酸化物半導体膜、前記第３の絶縁膜および前記第４の絶縁膜、前記第１のブロック膜、前記エッチングした前記下地絶縁膜上に第３の酸化物半導体膜を形成し、
    前記第３の酸化物半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上で接し、前記第２の酸化物半導体膜の上面および側面を前記ゲート絶縁膜を介して覆うゲート電極を形成することを特徴とする半導体装置の作製方法。
  13. 請求項９乃至請求項１２のいずれか一において、
    前記除去処理は、化学的機械研磨により行うことを特徴とする半導体装置の作製方法。
  14. 請求項９乃至請求項１３のいずれか一において、
    前記ゲート電極の形成後、前記ゲート電極および前記第１のブロック膜上に第２のブロック膜を形成することを特徴とする半導体装置の作製方法。
  15. 容量素子を有する半導体装置の作製方法であって、
    請求項１４の半導体装置の作製方法において、
    前記ソース電極または前記ドレイン電極と同一層で下部電極膜を形成し、
    前記下部電極膜を覆う電極間絶縁膜を形成し、
    前記電極間絶縁膜の一部に接する上部電極膜を形成し、
    前記ソース電極または前記ドレイン電極と前記下部電極膜は同一工程で形成しており、
    前記第２のブロック膜と前記電極間絶縁膜は同一工程で形成している半導体装置の作製方法。
JP2014206072A 2013-10-11 2014-10-07 半導体装置および半導体装置の作製方法 Expired - Fee Related JP6438727B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014206072A JP6438727B2 (ja) 2013-10-11 2014-10-07 半導体装置および半導体装置の作製方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2013213915 2013-10-11
JP2013213928 2013-10-11
JP2013213915 2013-10-11
JP2013213928 2013-10-11
JP2014206072A JP6438727B2 (ja) 2013-10-11 2014-10-07 半導体装置および半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2015097262A JP2015097262A (ja) 2015-05-21
JP6438727B2 true JP6438727B2 (ja) 2018-12-19

Family

ID=52808930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014206072A Expired - Fee Related JP6438727B2 (ja) 2013-10-11 2014-10-07 半導体装置および半導体装置の作製方法

Country Status (3)

Country Link
US (1) US9293592B2 (ja)
JP (1) JP6438727B2 (ja)
KR (1) KR102183763B1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10304859B2 (en) * 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI642186B (zh) 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016225614A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6751866B2 (ja) 2016-04-22 2020-09-09 国立研究開発法人産業技術総合研究所 半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタ

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
JP2010278165A (ja) * 2009-05-27 2010-12-09 Panasonic Corp 薄膜トランジスタ及びその製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US8936965B2 (en) 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
TWI582999B (zh) 2011-03-25 2017-05-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
KR102546888B1 (ko) * 2011-06-17 2023-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치
US8847220B2 (en) * 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US8796682B2 (en) * 2011-11-11 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI604609B (zh) * 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR102119914B1 (ko) * 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
SG10201700805WA (en) * 2012-08-03 2017-02-27 Semiconductor Energy Lab Co Ltd Oxide semiconductor stacked film and semiconductor device
CN116207143A (zh) 2012-11-30 2023-06-02 株式会社半导体能源研究所 半导体装置
US9466725B2 (en) 2013-01-24 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
JP6322503B2 (ja) 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
TWI632688B (zh) 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
US9887297B2 (en) 2013-09-17 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor layer in which thickness of the oxide semiconductor layer is greater than or equal to width of the oxide semiconductor layer

Also Published As

Publication number Publication date
KR20150042712A (ko) 2015-04-21
US20150102342A1 (en) 2015-04-16
JP2015097262A (ja) 2015-05-21
KR102183763B1 (ko) 2020-11-27
US9293592B2 (en) 2016-03-22

Similar Documents

Publication Publication Date Title
JP6438727B2 (ja) 半導体装置および半導体装置の作製方法
JP6967643B2 (ja) 半導体装置
JP6619074B2 (ja) 半導体装置
JP6878539B2 (ja) 半導体装置
JP6441021B2 (ja) 半導体装置
JP6486674B2 (ja) 半導体装置
JP6429540B2 (ja) 半導体装置の作製方法
JP6457235B2 (ja) 半導体装置
JP6570817B2 (ja) 半導体装置
JP2016149552A (ja) 半導体装置、および半導体装置の作製方法
JP2015144267A (ja) 半導体装置
JP2018174339A (ja) 半導体装置
JP6440457B2 (ja) 半導体装置
JP2015084412A (ja) 半導体装置およびその作製方法
JP2015065424A (ja) 酸化物膜の形成方法、半導体装置の作製方法
JP6126509B2 (ja) 半導体装置
JP6537341B2 (ja) 半導体装置
JP2016119465A (ja) 結晶性半導体膜の作成方法、および半導体装置
JP2016034023A (ja) 半導体装置およびその作製方法、電子機器
JP6386126B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171003

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180522

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180718

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181119

R150 Certificate of patent or registration of utility model

Ref document number: 6438727

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees