JP5743790B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フラッシュメモリは、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に加え、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。メモリセルの動作電圧を決定する際、このメモリセルのしきい値電圧のばらつきを考慮しないと、動作エラーが生じるおそれがあった。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
また、メモリセルを多値化する場合にも動作電圧は増大するので、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することは難しかった。
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置およびその駆動方法を提供することを目的の一とする。さらには、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することを目的の一とする。
開示する発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純度化された酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわたって情報を保持することが可能になる。
開示する発明の一態様では、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルと、複数のメモリセルを駆動する駆動回路と、駆動回路に供給する複数の電位を生成する電位生成回路と、を有し、駆動回路は、複数のメモリセルのそれぞれに書き込むデータを保持するデータバッファと、データバッファに保持されたデータに基づいて複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む書き込み回路と、メモリセルに書き込まれたデータを読み出す読み出し回路と、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイするベリファイ回路と、を有し、データが一致したメモリセルでは、書き込み電位が上記一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される半導体装置である。
開示する発明の一態様では、酸化物半導体を用いたトランジスタと、酸化物半導体以外の材料を用いたトランジスタとをそれぞれ有する複数のメモリセルを有し、複数のメモリセルのそれぞれに書き込むデータを保持し、保持されたデータに基づいて複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込み、メモリセルに書き込まれたデータを読み出し、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイし、データが一致したメモリセルでは、書き込み電位が上記一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される半導体装置の駆動方法である。
開示する発明の一態様では、酸化物半導体を用いたトランジスタおよび酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する複数のメモリセルと、データバッファ、書き込み回路、読み出し回路およびベリファイ回路を有する駆動回路と、複数の電位を生成する電位生成回路と、を有し、データバッファは、書き込み回路に電気的に接続され、書き込み回路は、複数の第１の信号線を介して電位生成回路に電気的に接続され、書き込み回路は、第２の信号線を介して複数のメモリセルのそれぞれに電気的に接続され、読み出し回路は、第３の信号線を介して複数のメモリセルのそれぞれに電気的に接続され、ベリファイ回路は、読み出し回路、データバッファおよび書き込み回路に電気的に接続される半導体装置である。
上記構成において、電位生成回路で生成される複数の電位の大きさはそれぞれ異なっている。電位生成回路で生成される大きさの異なる複数の電位のそれぞれが、複数の第１の信号線のいずれかに供給され、書き込み回路に供給される。電位生成回路で生成される複数の電位には、同じデータを書き込む複数の電位が含まれている。例えば、電位生成回路で生成される複数の電位には、少なくとも一つの低電位側の電位と、複数の高電位側の電位とが含まれており、当該複数の高電位側の電位には、同じデータを書き込む複数の電位が含まれる構成とすることができる。
上記構成において、複数のメモリセルのそれぞれにおいて、酸化物半導体を用いたトランジスタのソースまたはドレインの一方は、酸化物半導体以外の材料を用いたトランジスタのゲートに電気的に接続されている。
上記構成において、書き込み回路または第２の信号線は、複数のメモリセルがそれぞれ有する酸化物半導体を用いたトランジスタのソースまたはドレインの他方に電気的に接続されている。読み出し回路または第３の信号線は、複数のメモリセルがそれぞれ有する酸化物半導体以外の材料を用いたトランジスタのソースまたはドレインの一方に電気的に接続されている。
上記構成において、データバッファは、複数のメモリセルのそれぞれに書き込むデータを保持する機能を有する。書き込み回路は、データバッファに保持されたデータに基づいて、複数のメモリセルのそれぞれに複数の電位のうちいずれか一の電位をデータとして書き込む機能を有する。読み出し回路は、メモリセルに書き込まれたデータを読み出す機能を有する。ベリファイ回路は、読み出されたデータと、データバッファに保持されたデータとが一致するか否かをベリファイする機能を有する。
上記構成において、読み出されたデータと、データバッファに保持されたデータとが一致したメモリセルでは、書き込み電位が上記一の電位に決定される。読み出されたデータと、データバッファに保持されたデータとが一致しないメモリセルでは、書き込み電位が複数の電位のうちの別の一の電位に変更される。
上記構成において、データが一致しないメモリセルの書き込み電位が別の一の電位に変更された後、再度書き込み、読み出し、ベリファイが行われる。このベリファイ後に、データが一致したメモリセルでは、書き込み電位が上記別の一の電位に決定され、データが一致しないメモリセルでは、書き込み電位が複数の電位のうちのさらに別の一の電位に変更される。このようにして、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。
上記構成において、ベリファイ回路にて複数のメモリセルの全てのデータが、データバッファに保持されたデータと一致すると、書き込み動作が終了する。または、書き込み、読み出し、ベリファイを所定の回数行うことで、書き込み動作を終了させてもよい。
上記構成において、複数のメモリセルのしきい値電圧は、ばらつき（分布幅）を有する場合がある。その場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、書き込み電位として決定される電位が異なる場合がある。
しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込み電位として決定される電位は、電位生成回路にて生成される複数の電位のなかで、同じデータを書き込む複数の電位のうち最小の電位以上の大きさであることが好ましい。また、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込み電位として決定される電位は、電位生成回路にて生成される複数の電位のうち最大の電位以下の大きさであることが好ましい。
逆に言うと、電位生成回路にて生成される複数の電位のなかで、同じデータを書き込む複数の電位のうち最小の電位は、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込み電位として決定される電位以下の大きさであることが好ましい。また、電位生成回路にて生成される複数の電位のうち最大の電位は、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込み電位として決定される電位以上の大きさであることが好ましい。
上記構成において、酸化物半導体以外の材料を用いたトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域を有することが好ましい。
なお、半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、半導体材料を含む基板の半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有することが好ましい。
なお、上記において、酸化物半導体を用いてトランジスタを構成する場合を示したが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、たとえ電力の供給がない場合であっても、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することができる。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子やホールの注入や、フローティングゲートからの電子やホールの引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置のブロック図。 半導体装置が有するメモリセルのしきい値電圧の分布を示す図。 半導体装置が有するメモリセルのしきい値電圧の分布を示す図。 半導体装置が有するメモリセルのしきい値電圧の分布を示す図。 半導体装置が有するメモリセルの回路図。 半導体装置の回路図。 半導体装置が有するメモリセルの断面図および平面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の回路図。 半導体装置が有するデータバッファの回路図。 半導体装置が有するデータバッファのタイミングチャート。 半導体装置が有する電位生成回路の回路図。 半導体装置が有する書き込み回路の回路図。 半導体装置が有する書き込み回路のタイミングチャート。 半導体装置が有する書き込み回路のタイミングチャート。 半導体装置が有するメモリセルの回路図。 半導体装置が有するメモリセルのタイミングチャート。 半導体装置が有する読み出し回路の回路図。 半導体装置が有する読み出し回路のタイミングチャート。 半導体装置が有するベリファイ回路の回路図。 半導体装置が有するベリファイ回路のタイミングチャート。 半導体装置が有するベリファイ回路のタイミングチャート。 ワード線の駆動回路の回路図。 半導体装置が有するトランジスタの断面図。 半導体装置の作製工程を示す断面図。 半導体装置を用いた電子機器を説明するための図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 酸化物材料のＸＲＤスペクトルを示す図。 トランジスタの特性を示す図。 半導体装置の断面図および上面図。 半導体装置の断面図および上面図。
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について、図１乃至図４を参照して説明する。
図１は、メモリセルを有する半導体装置のブロック図の一例である。
半導体装置は、複数のメモリセル２０２と、駆動回路２０１と、電位生成回路２０３と、を有する。駆動回路２０１は、データバッファ２１２と、書き込み回路２１１と、読み出し回路２１４と、ベリファイ回路２１３と、を有する。複数のメモリセル２０２はそれぞれ、酸化物半導体を用いたトランジスタ（図示せず）と、酸化物半導体以外の材料を用いたトランジスタ（図示せず）とを有する。また、半導体装置は、入出力信号（Ｉ／Ｏ）を与える配線（データ入出力線ともいう）、読み出し信号（ＲＥＡＤ）を与える配線、書き込み信号（ＷＲＩＴＥ）を与える配線を有する。駆動回路２０１は、複数のメモリセル２０２の各列に設けられている。
データバッファ２１２は、書き込み回路２１１に電気的に接続されている。書き込み回路２１１は、複数の第１の信号線２２１を介して電位生成回路２０３に電気的に接続されている。書き込み回路２１１は、第２の信号線２２２を介して複数のメモリセル２０２のそれぞれに電気的に接続されている。読み出し回路２１４は、第３の信号線２２３を介して複数のメモリセル２０２のそれぞれに電気的に接続されている。ベリファイ回路２１３は、読み出し回路２１４、データバッファ２１２および書き込み回路２１１に電気的に接続されている。
駆動回路２０１は、複数のメモリセルを駆動する機能を有する。電位生成回路２０３は、複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）（ｊは２以上の整数）を生成する機能を有する。
電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）の大きさはそれぞれ異なっている。電位生成回路２０３で生成される大きさの異なる複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のそれぞれが、複数の第１の信号線２２１のいずれかに供給され、書き込み回路２１１に供給される。
データバッファ２１２は、複数のメモリセル２０２のそれぞれに書き込むデータを保持する機能を有する。書き込み回路２１１は、データバッファ２１２に保持されたデータに基づいて、複数のメモリセル２０２のそれぞれに、電位生成回路２０３で生成される複数の電位のうちいずれか一の電位（例えば、Ｖ１）をデータとして書き込む機能を有する。読み出し回路２１４は、メモリセル２０２に書き込まれたデータを読み出す機能を有する。ベリファイ回路２１３は、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータとが一致するか否かをベリファイする機能を有する。
読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータとが一致したメモリセル２０２では、書き込み電位が上記一の電位（例えば、Ｖ１）に決定される。読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータとが一致しないメモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数の電位のうちの別の一の電位（例えば、Ｖ２）に変更される。
読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータとが一致しないメモリセル２０２では、書き込み電位が別の一の電位（例えば、Ｖ２）に変更された後、再度書き込み、読み出し、ベリファイが行われる。このベリファイ後に、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータとが一致したメモリセル２０２では、書き込み電位が上記別の一の電位（例えば、Ｖ２）に決定される。また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータとが一致しないメモリセル２０２では、書き込み電位が複数の電位のうちのさらに別の一の電位（例えば、Ｖｊ）に変更される。このようにして、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。
ベリファイ回路２１３にて複数のメモリセル２０２の全てのデータが、データバッファ２１２に保持されたデータと一致すると、書き込み動作が終了する。または、書き込み、読み出し、ベリファイを所定の回数（例えば、ｊ回）行うことで、書き込み動作を終了させてもよい。
上記において、メモリセル２０２を構成するトランジスタのしきい値電圧のばらつきなどに起因して、複数のメモリセル２０２それぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）は、ばらつき（分布幅）を有する場合がある。
複数のメモリセル２０２のしきい値電圧がばらつき（分布幅）を有する場合に、複数のデータ”０”のメモリセル２０２にデータ”１”を書き込む手順の一例を図２（Ａ）乃至図２（Ｄ）、図３（Ａ）乃至図３（Ｄ）に示す。なお、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち、電位Ｖ０（例えば、接地電位）はデータ”０”を書き込む電位であり、電位Ｖ１、Ｖ２、…Ｖｊはデータ”１”を書き込む電位である。
図２（Ａ）は、メモリセル数Ｎを横軸にとり、メモリセル２０２のしきい値電圧Ｖｔｈを縦軸にとり、複数のメモリセル２０２のしきい値電圧Ｖｔｈの分布を示したグラフである。図２（Ａ）には、書き込み前（データ”０”）の分布と書き込み後のしきい値電圧Ｖｔｈの分布とを示している。矢印の前が書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布であり、矢印の後が書き込み後のしきい値電圧Ｖｔｈの分布である。また、書き込みに用いた電位の大きさ（Ｖ＝Ｖ１）を矢印の横に示している。
図２（Ａ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち一の電位（ここではＶ１）を書き込み電位として用いて複数のメモリセル２０２に書き込み（書き込み−１とする）を行う。すると、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後のしきい値電圧Ｖｔｈの分布に変化する。
次に、図２（Ｂ）に示すように、書き込み−１を行ったメモリセル２０２に書き込まれたデータを読み出し回路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否かをベリファイ（ベリファイ−１とする）する。
ベリファイ−１において、読み出し回路２１４で読み出されるデータは、メモリセル２０２のしきい値電圧Ｖｔｈが、ある電圧Ｖａより上であればデータ”０”となり、メモリセル２０２のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
つまり、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致する（ベリファイＯＫともいう）範囲は、図２（Ｂ）のＤ１で示す範囲となる。図２（Ｂ）のＤ１で示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位として電位Ｖ１を用いたときに、データ”１”を得ることができる。したがって、図２（Ｂ）のＤ１で示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位が上記一の電位（Ｖ１）に決定される。
また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致しない（ベリファイＮＧともいう）範囲は、図２（Ｂ）のＤ２で示す範囲となる。この図２（Ｂ）のＤ２で示す範囲にある（即ち、ベリファイＮＧとなる）メモリセル２０２では、書き込み電位として電位Ｖ１を用いたときに、データ”１”を得ることができず、データ”０”が検出される。
図２（Ｂ）のＤ２で示す範囲にある（即ち、データ”０”が検出され、ベリファイＮＧとなった）メモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数の電位のうちの別の一の電位（ここではＶ２）に変更される。その後、再度書き込み、読み出し、ベリファイが行われる。
図２（Ｃ）には、図２（Ｂ）のＤ２で示す範囲にあるメモリセル２０２について、書き込み電位が電位生成回路２０３で生成される複数の電位のうちの別の一の電位Ｖ２を書き込み電位として用いて書き込み（書き込み−２とする）を行うときの、しきい値電圧Ｖｔｈの分布を示している。なお、ここでは便宜上、図２（Ｂ）のＤ２で示す範囲にあるメモリセル２０２だけを抜き出して記載しているが、書き込み−２のステップで、同時に他のメモリセル２０２に書き込みを行ってもよい。即ち、書き込み−２のステップで、同時に、図２（Ｂ）のＤ１で示す範囲にあるメモリセル２０２に、電位Ｖ１の書き込みを行ってもよい。
また、図２（Ｃ）では、便宜上、電位Ｖ２の書き込み前（データ”０”）のしきい値電圧が、電位Ｖ１の書き込み前（図２（Ａ）のデータ”０”）のしきい値電圧と同様の大きさを有するように記載しているが、電位Ｖ２の書き込み前（データ”０”）のしきい値電圧が、電位Ｖ１の書き込み後（図２（Ｂ）のデータ”０”）のしきい値電圧と同様の大きさを有していてもよい。
図２（Ｃ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち電位Ｖ２を書き込み電位として用いて書き込み（書き込み−２とする）を行うと、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後のしきい値電圧Ｖｔｈの分布に変化する。
次に、図２（Ｄ）に示すように、メモリセル２０２に書き込まれたデータを読み出し回路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否かをベリファイ（ベリファイ−２とする）する。ここでも便宜上、図２（Ｂ）のＤ２で示す範囲にあるメモリセル２０２だけを抜き出して記載している。
ベリファイ−２において、読み出し回路２１４で読み出されるデータは、メモリセル２０２のしきい値電圧ＶｔｈがＶａより上であればデータ”０”となり、メモリセル２０２のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
つまり、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致する（ベリファイＯＫともいう）範囲は、図２（Ｄ）のＤ３で示す範囲となる。図２（Ｄ）のＤ３で示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位として電位Ｖ２を用いたときに、データ”１”を得ることができる。したがって、図２（Ｄ）のＤ３で示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位が上記別の一の電位（Ｖ２）に決定される。
また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致しない（ベリファイＮＧともいう）範囲は、図２（Ｄ）のＤ４で示す範囲となる。この図２（Ｄ）のＤ４で示す範囲にある（即ち、ベリファイＮＧとなる）メモリセル２０２では、書き込み電位として電位Ｖ２を用いたときに、データ”１”を得ることができず、データ”０”が検出される。
図２（Ｄ）のＤ４で示す範囲にある（即ち、データ”０”が検出され、ベリファイＮＧとなった）メモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数の電位のうちのさらに別の一の電位（ここではＶ３）に変更される。その後、再度書き込み、読み出し、ベリファイが行われる。
図３（Ａ）には、図２（Ｄ）のＤ４で示す範囲にあるメモリセル２０２について、書き込み電位が電位生成回路２０３で生成される複数の電位のうちのさらに別の一の電位Ｖ３を書き込み電位として用いて書き込み（書き込み−３とする）を行うときの、しきい値電圧Ｖｔｈの分布を示している。なお、ここでは便宜上、図２（Ｄ）のＤ４で示す範囲にあるメモリセル２０２だけを抜き出して記載しているが、書き込み−３のステップで、同時に他のメモリセル２０２に書き込みを行ってもよい。即ち、書き込み−３のステップで、同時に、図２（Ｂ）のＤ１で示す範囲にあるメモリセル２０２に電位Ｖ１の書き込みを行い、図２（Ｄ）のＤ３で示す範囲にあるメモリセル２０２に電位Ｖ２の書き込みを行ってもよい。
また、図３（Ａ）では、便宜上、電位Ｖ３の書き込み前（データ”０”）のしきい値電圧が、電位Ｖ１の書き込み前（図２（Ａ）のデータ”０”）のしきい値電圧と同様の大きさを有するように記載しているが、電位Ｖ３の書き込み前（データ”０”）のしきい値電圧が、電位Ｖ２の書き込み後（図２（Ｄ）のデータ”０”）のしきい値電圧と同様の大きさを有していてもよい。
図３（Ａ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち電位Ｖ３を書き込み電位として用いて書き込み（書き込み−３とする）を行うと、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後のしきい値電圧Ｖｔｈの分布に変化する。
次に、図３（Ｂ）に示すように、メモリセル２０２に書き込まれたデータを読み出し回路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否かをベリファイ（ベリファイ−３とする）する。ここでも便宜上、図２（Ｄ）のＤ４で示す範囲にあるメモリセル２０２だけを抜き出して記載している。
ベリファイ−３において、読み出し回路２１４で読み出されるデータは、メモリセル２０２のしきい値電圧ＶｔｈがＶａより上であればデータ”０”となり、メモリセル２０２のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
つまり、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致する（ベリファイＯＫともいう）範囲は、図３（Ｂ）のＤ５で示す範囲となる。図３（Ｂ）のＤ５で示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位として電位Ｖ３を用いたときに、データ”１”を得ることができる。したがって、図３（Ｂ）のＤ５で示す範囲にある（即ち、ベリファイＯＫとなる）メモリセル２０２では、書き込み電位が上記さらに別の一の電位（Ｖ３）に決定される。
また、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致しない（ベリファイＮＧともいう）範囲は、図３（Ｂ）のＤ６で示す範囲となる。この図３（Ｂ）のＤ６で示す範囲にある（即ち、ベリファイＮＧとなる）メモリセル２０２では、書き込み電位として電位Ｖ３を用いたときに、データ”１”を得ることができず、データ”０”が検出される。
図３（Ｂ）のＤ６で示す範囲にある（即ち、データ”０”が検出され、ベリファイＮＧとなった）メモリセル２０２では、書き込み電位が電位生成回路２０３で生成される複数の電位のうちのさらに別の一の電位（ここではＶ４）に変更される。その後、再度書き込み、読み出し、ベリファイが行われる。
図３（Ｃ）には、図３（Ｂ）のＤ６で示す範囲にあるメモリセル２０２について、書き込み電位が電位生成回路２０３で生成される複数の電位のうちのさらに別の一の電位Ｖ４を書き込み電位として用いて書き込み（書き込み−４とする）を行うときの、しきい値電圧Ｖｔｈの分布を示している。なお、ここでは便宜上、図３（Ｂ）のＤ６で示す範囲にあるメモリセル２０２だけを抜き出して記載しているが、書き込み−４のステップで、同時に他のメモリセル２０２に書き込みを行ってもよい。即ち、書き込み−４のステップで、同時に、図２（Ｂ）のＤ１で示す範囲にあるメモリセル２０２に電位Ｖ１の書き込みを行い、図２（Ｄ）のＤ３で示す範囲にあるメモリセル２０２に電位Ｖ２の書き込みを行い、図３（Ｂ）のＤ５で示す範囲にあるメモリセル２０２に電位Ｖ３の書き込みを行ってもよい。
また、図３（Ｃ）では、便宜上、電位Ｖ４の書き込み前（データ”０”）のしきい値電圧が、電位Ｖ１の書き込み前（図２（Ａ）のデータ”０”）のしきい値電圧と同様の大きさを有するように記載しているが、電位Ｖ４の書き込み前（データ”０”）のしきい値電圧が、電位Ｖ３の書き込み後（図２（Ｄ）のデータ”０”）のしきい値電圧と同様の大きさを有していてもよい。
図３（Ｃ）に示すように、電位生成回路２０３で生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち電位Ｖ４を書き込み電位として用いて書き込み（書き込み−４とする）を行うと、書き込み前（データ”０”）のしきい値電圧Ｖｔｈの分布から書き込み後（データ”１”）のしきい値電圧Ｖｔｈの分布に変化する。
次に、図３（Ｄ）に示すように、メモリセル２０２に書き込まれたデータを読み出し回路２１４で読み出し、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが一致するか否かをベリファイ（ベリファイ−４とする）する。ここでも便宜上、図３（Ｂ）のＤ６で示す範囲にあるメモリセル２０２だけを抜き出して記載している。
ベリファイ−４において、読み出し回路２１４で読み出されるデータは、メモリセル２０２のしきい値電圧ＶｔｈがＶａより上であればデータ”０”となり、メモリセル２０２のしきい値電圧ＶｔｈがＶａ以下であればデータ”１”となる。
ここでは、読み出し回路２１４で読み出されたデータと、データバッファ２１２に保持されたデータ（即ち、メモリセル２０２に書き込むデータ）とが全て一致する（ベリファイＯＫともいう）。その範囲は、図３（Ｄ）のＤ７で示す範囲となる。この段階で、複数のメモリセル２０２の全ての書き込み電位（ここでは、Ｖ１、Ｖ２、Ｖ３、Ｖ４のいずれかの電位）が決定される。なお、図３（Ｄ）のＤ７で示すメモリセルのしきい値電圧Ｖｔｈの範囲と図２（Ｂ）のＤ１で示すメモリセルのしきい値電圧Ｖｔｈの範囲とは一致している。
複数のメモリセル２０２全てでベリファイＯＫとなると、書き込み動作が終了する。または、書き込み、読み出し、ベリファイを所定の回数（例えば、ｊ回）行うことで、書き込み動作を終了させてもよい。書き込み動作が終了すると、例えば、図４（Ａ）に示すように、書き込み前（データ”０”）のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後（データ”１”）のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができる。その結果、動作電圧を低減することができる。
上記では、メモリセル２０２が有するデータが”０”および”１”の２値である例を説明したが、メモリセル２０２が有するデータが３値以上（多値）である場合にも上記構成を適用することができる。書き込み前のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができるので、メモリを多値化する場合にも有利である。例えば、図４（Ｂ）に示すように、書き込み前（データ”０”）のしきい値電圧Ｖｔｈのばらつき（分布幅）よりも書き込み後（データ”１”、”２”および”３”）のしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることができる。その結果、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに記憶容量を増大することができる。
書き込み後のしきい値電圧Ｖｔｈのばらつき（分布幅）は、同じデータを書き込む複数の電位のうち隣り合う電位間の電位幅程度に抑えることが可能となる。同じデータを書き込む複数の電位を狭い間隔で生成することで、書き込み後のメモリセルのしきい値電圧Ｖｔｈのばらつき（分布幅）を小さくすることが可能である。
図２、図３に示したように、複数のメモリセル２０２のしきい値電圧は、ばらつき（分布幅）を有する場合、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルとしきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルとでは、同じデータを書き込む場合であっても、書き込み電位として決定される電位が異なる場合がある。
例えば、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセル２０２へデータ”１”を書き込む書き込み電位として決定される電位は、図２（Ａ）、図２（Ｂ）に示すように電位Ｖ１となり、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセル２０２へデータ”１”を書き込む書き込み電位として決定される電位は、図３（Ｃ）、図３（Ｄ）に示すように電位Ｖ４となる。
ここで、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセル２０２への書き込み電位として決定される電位（ここではＶ１）は、電位生成回路にて生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のなかで、データ”１”を書き込む電位（即ち、Ｖ１、Ｖ２、…Ｖｊ）のうち最小の電位またはそれ以上の大きさの電位であることが好ましい。また、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセル２０２への書き込み電位として決定される電位（ここではＶ４）は、電位生成回路にて生成される複数の電位（Ｖ０、Ｖ１、Ｖ２、…Ｖｊ）のうち最大の電位またはそれ以下の大きさの電位であることが好ましい。
逆に言うと、電位生成回路にて生成される複数の電位のなかで、データ”１”を書き込む電位（即ち、Ｖ１、Ｖ２、…Ｖｊ）のうち最小の電位は、しきい値電圧が最小（Ｖｔｈ＿ｍｉｎ）であるメモリセルへの書き込み電位として決定される電位（ここではＶ１）と同じまたはそれ以下の大きさであることが好ましい。また、電位生成回路にて生成される複数の電位のうち最大の電位は、しきい値電圧が最大（Ｖｔｈ＿ｍａｘ）であるメモリセルへの書き込み電位として決定される電位（ここではＶ４）と同じまたはそれ以上の大きさであることが好ましい。
上記において、複数のメモリセル２０２のそれぞれにおいて、酸化物半導体を用いたトランジスタ（図示せず）のソースまたはドレインの一方は、酸化物半導体以外の材料を用いたトランジスタ（図示せず）のゲートに電気的に接続されている構成とすることができる。
上記において、書き込み回路２１１と複数のメモリセル２０２のそれぞれとを電気的に接続する第２の信号線２２２は、複数のメモリセル２０２がそれぞれ有する酸化物半導体を用いたトランジスタ（図示せず）のソースまたはドレインの他方に電気的に接続されている構成とすることができる。
上記において、読み出し回路２１４と複数のメモリセル２０２のそれぞれとを電気的に接続する第３の信号線２２３は、複数のメモリセル２０２がそれぞれ有する酸化物半導体以外の材料を用いたトランジスタ（図示せず）のソースまたはドレインの一方に電気的に接続されている構成とすることができる。
上記において、酸化物半導体以外の材料を用いたトランジスタ（図示せず）は、半導体材料を含む基板に設けられたチャネル形成領域を有することが好ましい。
本実施の形態に係る半導体装置では、メモリセル２０２を構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセル２０２のしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの回路構成およびその動作について、図５を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
＜メモリセルの基本構成＞
図５（Ａ−１）に示すメモリセルにおいて、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
トランジスタ１６０については、酸化物半導体以外の材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図５（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
図５（Ａ−１）に示すメモリセルでは、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ１６０）のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ１６０のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
開示する発明の一態様に係る半導体装置では、図１乃至図４に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置およびその駆動方法を提供することができる。
なお、メモリセルをアレイ状に複数配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換え（再度の書き込みともいう）について説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置が有するメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電子やホールの引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
なお、図５（Ａ−１）および図５（Ｂ）に示す第３の配線は、図１に示す第２の信号線２２２に相当する。図５（Ａ−１）および図５（Ｂ）に示す第２の配線は、図１に示す第３の信号線２２３に相当する。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置が有するメモリセルにおいては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図５（Ａ−１）に示すメモリセルは、当該メモリセルを構成するトランジスタなどの要素が抵抗および容量を含むものとして、図５（Ａ−２）のように考えることが可能である。つまり、図５（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示するメモリセルは、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適なメモリセルを有する半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置が有するメモリセルは、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置が有するメモリセルの、より一層の高集積化が可能である。
なお、半導体装置が有するメモリセルの記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタ１６２はオフ電流が極めて小さいため、これを用いることにより、たとえ電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
また、開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させず、かつ、メモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行える半導体装置を提供することができる。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図６を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図６（Ａ）、図６（Ｂ）および図６（Ｃ）は、図５（Ａ−１）に示す半導体装置（以下、メモリセルとも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図６（Ａ）および図６（Ｂ）は、メモリセルが直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図６（Ｃ）は、メモリセルが並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
図６（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセルを有する。図６（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
各メモリセル（代表として、メモリセル５５０（ｉ）を考える。ここで、ｉは１以上ｍ以下の整数）において、トランジスタ５００（ｉ）のゲート電極と、トランジスタ５１０（ｉ）のドレイン電極（またはソース電極）と、容量素子５２０（ｉ）の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ５１０（ｉ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ５１０（ｉ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子５２０（ｉ）の電極の他方は電気的に接続されている。
また、メモリセル５５０（ｉ）が有するトランジスタ５００（ｉ）のドレイン電極は、隣接するメモリセル５５０（ｉ−１）が有するトランジスタ５００（ｉ−１）のソース電極と電気的に接続され、メモリセル５５０（ｉ）が有するトランジスタ５００（ｉ）のソース電極は、隣接するメモリセル５５０（ｉ＋１）が有するトランジスタ５００（ｉ＋１）のドレイン電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル５５０（１）が有するトランジスタ５００（１）のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続されたｍ個のメモリセルのうち、メモリセル５５０（ｍ）が有するトランジスタ５００（ｍ）のソース電極は、ソース線ＳＬと電気的に接続される。
メモリセル５５０（１）が有するトランジスタ５００（１）は、選択トランジスタを介してビット線ＢＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（１）が接続される。また、メモリセル５５０（ｍ）が有するトランジスタ５００（ｍ）も、選択トランジスタを介してソース線ＳＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（２）が接続される。
図６（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行（例えば第ｉ行）の第２の信号線Ｓ２（ｉ）にトランジスタ５１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ５１０（ｉ）をオン状態にする。これにより、指定した行のトランジスタ５００（ｉ）のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ５００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ５００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００（１）〜トランジスタ５００（ｍ）のうち、読み出しを行う行のトランジスタ５００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
しかしながら、メモリセルを構成するトランジスタ（例えば、トランジスタ５００（ｉ））のしきい値電圧にばらつきがあると、当該トランジスタのしきい値電圧のばらつきに起因して、複数のメモリセルそれぞれを動作するために必要な電位（メモリセルのしきい値電圧ともいう）にもばらつきが生じる。例えば、トランジスタ５００（ｉ）のしきい値電圧にばらつきがあると、情報を読み出す際のメモリセルのしきい値電圧にもばらつきが生じる。そのため複数のメモリセルそれぞれの動作電圧は、メモリセルのしきい値電圧のばらつきを考慮して幅をもたせて設定される。そのためメモリセルの動作電圧の低減には限界があった。
開示する発明の一態様に係る半導体装置では、図１乃至図４に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置およびその駆動方法を提供することができる。
なお、図６（Ａ）に示す第１信号線Ｓ１は、図１に示す第２の信号線２２２に相当する。図６（Ａ）に示すビット線ＢＬは、図１に示す第３の信号線２２３に相当する。
図６（Ｂ）に示す半導体装置は、図６（Ａ）と一部構成が異なる半導体装置である。
図６（Ｂ）に示す半導体装置と図６（Ａ）に示す半導体装置との相違点の一として、図６（Ｂ）に示す半導体装置では、ビット線ＢＬと、メモリセル５５０（１）が有するトランジスタ５００（１）のドレイン電極とが、選択トランジスタ５３０を介して電気的に接続されている点が挙げられる。選択トランジスタ５３０はゲート電極において、選択トランジスタ５３０のオンオフを切り替えるための選択線Ｇ（１）と電気的に接続されている。
また、図６（Ｂ）に示す半導体装置と図６（Ａ）に示す半導体装置との相違点の一として、図６（Ａ）に示す半導体装置においては、各メモリセルのトランジスタ５１０はソース電極（またはドレイン電極）が第１信号線Ｓ１に接続されているのに対して、図６（Ｂ）に示す半導体装置においては、各メモリセルのトランジスタ５１０は直列に接続されている点が挙げられる。つまり、メモリセル５５０（ｉ）が有するトランジスタ５１０（ｉ）のソース電極は、隣接するメモリセル５５０（ｉ−１）が有するトランジスタ５１０（ｉ−１）のドレイン電極と電気的に接続され、メモリセル５５０（ｉ）が有するトランジスタ５１０（ｉ）のドレイン電極は、隣接するメモリセル５５０（ｉ＋１）が有するトランジスタ５１０（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル５５０（１）が有するトランジスタ５１０（１）のソース電極は、第１信号線Ｓ１と電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ５１０のドレイン電極（またはソース電極）は、図６（Ａ）に示す半導体装置と同様に、トランジスタ５００のゲート電極と、容量素子５２０の電極の一方と電気的に接続される。
図６（Ｂ）に示す半導体装置の他の部分の構成については、図６（Ａ）に示す半導体装置と同様なので、詳細については上述の記載を参照することができる。
なお、図６（Ｂ）に示す半導体装置において、第１信号線Ｓ１とビット線ＢＬは別々に設けられているが、開示する発明はこれに限られるものではなく、第１信号線Ｓ１とビット線ＢＬを同一の配線とする構成としても良い。
図６（Ｂ）に示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。
書き込み動作は、行ごとに第ｍ行から順番に行われる。第ｉ行（ｉ＝１〜ｍ）の書き込みを行う場合には、書き込みを行う行（第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ５１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ５１０（ｉ）をオン状態にする。ここで、トランジスタ５１０（ｉ）と第１信号線Ｓ１との間にトランジスタ５１０（１）乃至トランジスタ５１０（ｉ−１）が存在する場合には、書き込みを行う行までのトランジスタ５１０（１）乃至５１０（ｉ−１）もオン状態として、書き込みを行う行のメモリセル５５０（ｉ）に第１信号線Ｓ１の電位が与えられるようにする。これにより、指定した行のトランジスタ５００（ｉ）のゲート電極に第１信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、第２信号線Ｓ２（ｉ）の電位をＧＮＤに固定すると、トランジスタ５００（ｉ）のゲート電極に蓄積された電荷が保持される。このようにして、指定した行（第ｉ行）のメモリセルにデータを書き込むことができる。
なお、図６（Ｂ）に示す半導体装置では、各メモリセル５５０を構成するトランジスタ５１０を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第１行から第ｍ行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第ｍ行から順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。
また、読み出し動作は次のように行われる。まず、選択線Ｇ（１）に電位を与えることにより、選択トランジスタをオンにする。なお、選択線Ｇ（１）に接続される選択トランジスタと、選択線Ｇ（２）に接続される選択トランジスタがある場合には、２つのトランジスタをオン状態とする。また、読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ５００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ５００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００（１）〜５００（ｍ）のうち、読み出しを行う行のトランジスタ５００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
図６（Ｂ）に示す半導体装置においても、図１乃至図４に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置およびその駆動方法を提供することができる。
なお、図６（Ｂ）に示す第１信号線Ｓ１は、図１に示す第２の信号線２２２に相当する。図６（Ｂ）に示すビット線ＢＬは、図１に示す第３の信号線２２３に相当する。
図６（Ｃ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１をそれぞれｎ本有し、第２信号線Ｓ２およびワード線ＷＬをそれぞれｍ数本有し、複数のメモリセル５５０（１，１）〜メモリセル５５０（ｍ，ｎ）を有する。
各メモリセル（代表として、メモリセル５５０（ｉ，ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、トランジスタ５００（ｉ，ｊ）のゲート電極と、トランジスタ５１０（ｉ，ｊ）のドレイン電極（またはソース電極）と、容量素子５２０（ｉ，ｊ）の電極の一方とは、電気的に接続されている。また、ソース線ＳＬ（ｊ）とトランジスタ５００（ｉ，ｊ）のソース電極とは、電気的に接続され、ビット線ＢＬ（ｊ）とトランジスタ５００（ｉ，ｊ）のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１（ｊ）とトランジスタ５１０（ｉ，ｊ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ５１０（ｉ，ｊ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子５２０（ｉ，ｊ）の電極の他方は電気的に接続されている。
図６（Ｃ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図６（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行（例えば、第ｉ行のメモリセル５５０（ｉ，１）〜メモリセル５５０（ｉ，ｎ））以外のワード線ＷＬに、トランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ５００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによってトランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬ（ｊ）に定電位を与え、ビット線ＢＬ（ｊ）に接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ（ｊ）−ビット線ＢＬ（ｊ）間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００（ｉ，１）〜トランジスタ５００（ｉ，ｎ）のゲート電極が有する電荷がどのデータに対応するかによって、ビット線ＢＬ（ｊ）の電位は異なる値をとることになる。ビット線ＢＬ（ｊ）の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
図６（Ｃ）に示す半導体装置においても、図１乃至図４に示したように、書き込み電位が順次別の電位に変更され、書き込み、読み出し、ベリファイが行われ、複数のメモリセルの書き込み電位が決定される。これにより、書き込み後の半導体装置のメモリセルのしきい値電圧のばらつき（分布幅）を小さくし、動作電圧を低減する、または記憶容量を増大する、または書き込み、保持、読み出し等の動作を確実に行える半導体装置およびその駆動方法を提供することができる。
なお、図６（Ｃ）に示す第１信号線Ｓ１（ｊ）は、図１に示す第２の信号線２２２に相当する。図６（Ｃ）に示すビット線ＢＬ（ｊ）は、図１に示す第３の信号線２２３に相当する。
なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ５００のゲート電極に与える電位を３種類以上用意して、各メモリセル５５０が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ５００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
図６において、第１信号線Ｓ１（ｊ）とビット線ＢＬ（ｊ）は、兼用してもよい。第１信号線Ｓ１（ｊ）とビット線ＢＬ（ｊ）を兼用することにより、配線数を低減することができる。
開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するメモリセルの構成およびその作製方法について、図７乃至図１１を参照して説明する。
＜メモリセルの断面構成および平面図＞
図７は、半導体装置が有するメモリセルの構成の一例である。図７（Ａ）には半導体装置が有するメモリセルの断面を、図７（Ｂ）には半導体装置が有するメモリセルの平面を、それぞれ示す。図７（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。また、図７に示す半導体装置は、トランジスタ１６０とトランジスタ１６２と容量素子１６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
トランジスタ１６０およびトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０およびトランジスタ１６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０（ソース領域またはドレイン領域とも記す）と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図７において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０に接して絶縁層１２８が設けられている。なお、高集積化を実現するためには、図７に示すように、トランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、トランジスタ１６２に用いられる酸化物半導体層１４４は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１４４を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、トランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ソース電極またはドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には、電極１５４と接続する配線１５６が形成される。なお、図７（Ｂ）では電極１２６および電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
また、図７において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、電極１５４と、が接する領域と重なっている。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
また、図７において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
＜半導体装置が有するメモリセルの作製方法＞
次に、上記半導体装置が有するメモリセルの作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図８および図９を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図１０および図１１を参照して説明する。
＜下部のトランジスタの作製方法＞
下部のトランジスタ１６０の作製方法について、図８および図９を参照して説明する。
まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体材料を含む基板１００として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図８（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図８（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図８（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図９（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図９（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図９（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図９（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造とする場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層の積層構造とすることができる。
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図９（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図９（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１６２および容量素子１６４の作製方法について、図１０および図１１を参照して説明する。
まず、ゲート電極１１０、電極１２６、絶縁層１２８などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１０（Ａ）参照）。なお、酸化物半導体層を形成する前に、ゲート電極１１０、電極１２６、絶縁層１２８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、単元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、酸化物半導体として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：ｘ：ｙ［ｍｏｌ比］（ｘは０以上、ｙは０．５以上５以下）を用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］の組成比を有するターゲットの組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとなる酸化物ターゲットを用いる。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
酸化物半導体層は、水素、水、水酸基または水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。
酸化物半導体成膜用ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、酸化物半導体層は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくくなる。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる酸化物半導体層の損傷を軽減することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も小さくなるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下である。なお、基板の歪み点未満とすることが好ましい。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理を行うことによって不純物を低減し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図１０（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層１４６は、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
ゲート絶縁層１４６は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層１４６に水素、水などの不純物が含まれると、酸化物半導体層に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸素の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１４６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
なお、酸化物半導体層１４４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１４４と接するゲート絶縁層１４６を形成する場合には、酸化物半導体層１４４との界面の状態を良好に保つことができる。これは、１３族元素および酸素を含む材料と、酸化物半導体材料との相性が良いことによる。例えば、酸化物半導体層１４４と酸化ガリウムを用いたゲート絶縁層１４６を接して設けることにより、酸化物半導体層１４４とゲート絶縁層１４６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層１４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１４４の水の浸入防止という点においても好ましい。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、ゲート絶縁層１４６は、酸素が化学量論的組成比よりも多く含むことが好ましい。例えば、ゲート絶縁層１４６として酸化ガリウムを用いた場合、化学量論的組成比はＧａ２Ｏ３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ２Ｏ３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、ＧａｘＡｌ２−ｘＯ３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。
なお、酸化物半導体層の成膜後、酸化物半導体層１４４の形成後、またはゲート絶縁層１４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」という用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組成比より多くすることができる。
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１０（Ｄ）参照）。
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図１１（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０および絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０および絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０および絶縁層１５２の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口１５３を形成する。その後、開口１５３にソース電極またはドレイン電極１４２ｂと接する電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図１１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなどと同様である。
以上により、トランジスタ１６０、トランジスタ１６２、および容量素子１６４を含む半導体装置が完成する（図１１（Ｂ）参照）。
また、酸化物半導体層１４４とソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂとの間に、ソース領域およびドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１１（Ｂ）のトランジスタ１６２に酸化物導電層を設けたトランジスタ４４１、トランジスタ４４２を図２７（Ａ）、図２７（Ｂ）に示す。
図２７（Ａ）、図２７（Ｂ）のトランジスタ４４１、トランジスタ４４２は、酸化物半導体層１４４とソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂとの間に、ソース領域およびドレイン領域として機能する酸化物導電層４０４ａ、酸化物導電層４０４ｂが形成されている。図２７（Ａ）、図２７（Ｂ）のトランジスタ４４１、トランジスタ４４２は作製工程により酸化物導電層４０４ａ、酸化物導電層４０４ｂの形状が異なる例である。
図２７（Ａ）のトランジスタ４４１では、酸化物半導体層と酸化物導電膜の積層を形成し、酸化物半導体層と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層および酸化物導電膜上にソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成した後、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、酸化物導電層４０４ｂを形成する。
図２７（Ｂ）のトランジスタ４４２では、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、酸化物導電層４０４ｂ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する。
なお、酸化物導電膜の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層４０４ａ、酸化物導電層４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域およびドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂとの間に設けることで、ソース領域およびドレイン領域の低抵抗化を図ることができ、トランジスタ４４１、トランジスタ４４２が高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層４０４ｂ、ソース電極またはドレイン電極１４２ｂの構成とすることによって、トランジスタ４４１、トランジスタ４４２の耐圧を向上させることができる。
酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のトランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例えば、シリコン）を用いたトランジスタに比べて作製工程が少ない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１２乃至図２５を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
（駆動回路の説明）
図１２は半導体装置のブロック図である。
駆動回路２０１は、データバッファ２１２、書き込み回路２１１、ベリファイ回路２１３、読み出し回路２１４で構成されており、データの書き込み、読み出し、ベリファイを行なう機能を有する。また、駆動回路２０１は各列に設けられている。
電位生成回路２０３は、ｉ×ｊ（ｉ、ｊは２以上の整数）本の書き込み電位供給線（図１の第１の信号線２２１に相当する）に電気的に接続しており、それぞれの書込み電位供給線Ｖ（１，１）〜（ｉ，ｊ）が駆動回路２０１の書き込み回路２１１（１）〜（ｎ）に電気的に接続され、複数の書き込み電位を書き込み回路２１１（１）〜（ｎ）に供給する。なお、ｉはメモリセル２０２に格納することができるデータ（値）の数であり、ｊはベリファイを実施する最大の数である。
メモリセル２０２は、ｎ行×ｍ列で構成されており、各行ごとに駆動回路２０１とビット線ＢＬ（１）〜（ｎ）（図１の第２の信号線２２２または第３の信号線２２３に相当する）を介して電気的に接続されている。メモリセル２０２は、書き込みが実行された場合にビット線ＢＬ（１）〜（ｎ）に供給された電位を記憶し、読み出しが実行されたときに記憶しているデータをビット線ＢＬ（１）〜（ｎ）に出力する。なお、図１２では、書き込み用の信号線と読み出し用の信号線とをビット線ＢＬ（１）〜（ｎ）で兼用する例を示したが、書き込み用の信号線と読み出し用の信号線とを別々に設けてもよい。
データバッファ２１２（１）〜（ｎ）は、書き込み回路２１１（１）〜（ｎ）、ベリファイ回路２１３（１）〜（ｎ）、読み出し回路２１４（１）〜（ｎ）に電気的に接続されている。また、データバッファ２１２（１）〜（ｎ）は、データ入出力線Ｉ／Ｏ（１）〜（ｋ）（ｋは２以上の整数）、アドレス選択信号線ＣＡ（１）〜（ｎ）、書き込みデータ転送信号線ＴＷ、読み出しデータ転送信号線ＴＲに電気的に接続されている。データバッファ２１２（１）〜（ｎ）は、書き込みを行う場合にアドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ２１２とデータ入出力線Ｉ／Ｏ（１）〜（ｋ）を電気的に接続することで、データ入出力線Ｉ／Ｏ（１）〜（ｋ）から入力されたデータをデータバッファ２１２（１）〜（ｎ）のいずれかに保持する。そして、書き込みデータ転送信号線ＴＷから書き込みデータ転送信号が入力されると、データバッファ２１２（１）〜（ｎ）に保持していたデータを書き込み回路２１１（１）〜（ｎ）およびベリファイ回路２１３（１）〜（ｎ）に出力する。また、読み出しを行う場合に読み出しデータ転送信号線ＴＲより読み出しデータ転送信号が入力されると、読み出し回路２１４（１）〜（ｎ）から出力されたデータがデータバッファ２１２（１）〜（ｎ）に保持される。そして、アドレス選択信号線ＣＡ（１）〜（ｎ）によって選択されたデータバッファ２１２（１）〜（ｎ）のいずれかがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）と電気的に接続され、データバッファ２１２（１）〜（ｎ）に保持されているデータがデータ入出力線Ｉ／Ｏ（１）〜（ｋ）に出力される。なお、ｋは書き込みデータの情報量を示しており、１つのメモリセルに４値までのデータを格納できる場合をｋ＝２、１つのメモリセルに８値までのデータを格納できる場合をｋ＝３とすることができる。
書き込み回路２１１（１）〜（ｎ）は、書き込み電位供給線Ｖ（１，１）〜（ｉ，ｊ）を介して電位生成回路２０３に電気的に接続されている。また、書き込み回路２１１（１）〜（ｎ）は、データバッファ２１２（１）〜（ｎ）、ベリファイ回路２１３（１）〜（ｎ）、メモリセル２０２（１，１）〜（ｍ，ｎ）に電気的に接続されている。また、書き込み回路２１１（１）〜（ｎ）には、信号線ＳＰ、信号線ＲＳＴ、書き込み信号線ＷＲＩＴＥが電気的に接続されている。書き込み回路２１１（１）〜（ｎ）は、データバッファ２１２から入力されたデータとベリファイ回路２１３から入力されたベリファイ信号ＶＥＲＩ（１）〜（ｎ）に応じて書き込み電位供給線Ｖ（１，１）〜（ｉ，ｊ）の１本を選択してビット線ＢＬ（１）〜（ｎ）と電気的に接続する。
ベリファイ回路２１３（１）〜（ｎ）は、書き込み回路２１１（１）〜（ｎ）、データバッファ２１２（１）〜（ｎ）、読み出し回路２１４（１）〜（ｎ）に電気的に接続されている。また、ベリファイ回路２１３（１）〜（ｎ）は、ベリファイ出力信号線ＴＶＥに電気的に接続される。ベリファイ回路２１３（１）〜（ｎ）は、データバッファ２１２から入力される書き込みデータと読み出し回路２１４から入力される読み出しデータを比較する。また、ベリファイ出力信号線ＴＶＥにベリファイ出力信号が入力されるとデータを比較した結果を書き込み回路２１１に出力する。
読み出し回路２１４（１）〜（ｎ）は、データバッファ２１２（１）〜（ｎ）、ベリファイ回路２１３（１）〜（ｎ）、メモリセル２０２（１，１）〜メモリセル２０２（ｍ，ｎ）に電気的に接続されている。また、読み出し回路２１４（１）〜（ｎ）には、信号線ＰＲＥ、信号線ＴＲＤ、信号線ＰＵＬＳＥ、信号線ＲＳＴ２、読み出し信号線ＲＥＡＤが電気的に接続されている。読み出し回路２１４（１）〜（ｎ）は、読み出し信号線ＲＥＡＤから読み出し信号が入力されると、メモリセル２０２（１，１）〜（ｍ，ｎ）のデータを読み出す。また、信号線ＴＲＤにパルスが入力されると、読み出したデータをデータバッファ２１２（１）〜（ｎ）、ベリファイ回路２１３（１）〜（ｎ）に出力する。
デコーダ２３０は、アドレス信号線ＣＡｄｄｒおよび、駆動回路２０１のデータバッファ２１２（１）〜（ｎ）（ｎは２以上の整数）に電気的に接続されており、アドレス信号ＣＡｄｄｒに応じてデータの書き込み、読み出しを行なう駆動回路２０１を選択する。
データバッファ２１２、電位生成回路２０３、書き込み回路２１１、ベリファイ回路２１３、読み出し回路２１４、メモリセル２０２の具体的な回路や動作については後に説明する。
（データバッファの説明）
図１３は、図１２のデータバッファ２１２の回路の一例を示している。図１４はデータバッファ２１２の書き込みデータの入力のタイミングチャートを示している。
はじめに、データバッファ２１２の構成について、図１３を参照して説明する。データ入出力線Ｉ／Ｏ（１）〜（ｋ）は、それぞれトランジスタ１５０１の各ドレイン電極と電気的に接続され、アドレス選択信号線ＣＡ（ｘ）（ｘは１以上ｎ以下の整数）は、トランジスタ１５０１のゲート電極と電気的に接続され、トランジスタ１５０１の各ソース電極はラッチ回路ＬＡＴ１５０５（ｘ，１）〜ラッチ回路ＬＡＴ１５０５（ｘ，ｋ）の一端とそれぞれが電気的に接続されている。また、ラッチ回路ＬＡＴ１５０５（ｘ，１）〜ラッチ回路ＬＡＴ１５０５（ｘ，ｋ）のもう一端はトランジスタ１５０３およびトランジスタ１５０４の各ドレイン電極にそれぞれ電気的に接続され、トランジスタ１５０３の各ゲート電極は書き込みデータ転送信号線ＴＷと電気的に接続され、トランジスタ１５０３の各ソース電極は信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）と電気的に接続され、トランジスタ１５０４の各ゲート電極は読み出しデータ転送信号線ＴＲと電気的に接続され、トランジスタ１５０４の各ソース電極は信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）と電気的に接続される。
次に、データバッファ２１２の書き込みデータの入力動作について、図１４を参照して説明する。はじめに、期間３０１にて、書き込みデータの入力が以下のようにして行われる。データ入出力線Ｉ／Ｏ（１）〜（ｋ）より任意の書き込みデータが順次送られる。そのタイミングと同期してアドレス選択信号線ＣＡ（ｘ）に高電位ＶＨ（例えば５Ｖ）が印加されトランジスタ１５０１がオン状態となり、ラッチ回路ＬＡＴ１５０５（ｘ，１）〜ラッチ回路ＬＡＴ１５０５（ｘ，ｋ）にデータ入出力線Ｉ／Ｏ（１）〜（ｋ）の情報が保持される。その後、高電位ＶＨが印加されていたアドレス選択信号線ＣＡ（ｘ）は低電位ＶＬ（例えば０Ｖ）が印加され、トランジスタ１５０１はオフ状態となる。前記の手順で１〜ｎ行全てのラッチ回路ＬＡＴ１５０５にデータを保持、または書き込みに必要な行のラッチ回路ＬＡＴ１５０５にデータを保持した後、期間３０２にて、入力した任意の書き込みデータが以下のようにして書き込み回路２１１に転送される。書き込みデータ転送信号線ＴＷに高電位ＶＨが印加されてトランジスタ１５０３がオン状態となり、ラッチ回路ＬＡＴ１５０５（１，１）〜ラッチ回路ＬＡＴ１５０５（ｎ，ｋ）に保持されていた任意のデータが、信号線ＷＤＡ（１，１）〜信号線ＷＤＡ（ｎ，ｋ）に伝達される。なお、図中の斜線部分は任意のデータを示している。
（電位生成回路の説明）
図１５は図１２の電位生成回路２０３の構成の一例を示している。電位生成回路２０３は、メモリセル２０２のビット線ＢＬ（ｎ）に印加するための電位を生成する機能を有する。
はじめに電位生成回路２０３の構成について、図１５を参照して説明する。電位生成回路２０３は、電源電位Ｖｄｄ（例えば５Ｖ）と抵抗１７０１の一方は電気的に接続され、抵抗１７０１の他方と抵抗１７１１の一方は電気的に接続され、抵抗１７１１の他方と抵抗１７２１の一方は電気的に接続され、抵抗１７２１の他方は接地され（または低電位が与えられ）、各抵抗間にボルテージフォロア１７０２、ボルテージフォロア１７１２の入力端が電気的に接続される。また、ボルテージフォロア１７０２、ボルテージフォロア１７１２の出力端と接地電位（または低電位）の間には、抵抗１７０３、抵抗１７０５および抵抗１７１３、抵抗１７１５が電気的に接続され、ボルテージフォロア１７０２、ボルテージフォロア１７１２の出力端、および各抵抗１７０３、抵抗１７０５および抵抗１７１３、抵抗１７１５の間には、ボルテージフォロア１７０４、ボルテージフォロア１７０６、およびボルテージフォロア１７１４、ボルテージフォロア１７１６が電気的に接続され、ボルテージフォロア１７０４、ボルテージフォロア１７０６およびボルテージフォロア１７１４、ボルテージフォロア１７１６の出力端は、書き込み電位供給線Ｖ（１，１）〜、書き込み電位供給線Ｖ（ｉ，ｊ）に電気的に接続される。
次に、電位生成回路２０３の動作について説明する。電源電位Ｖｄｄが供給されるとボルテージフォロア１７０２、ボルテージフォロア１７１２の入力端には、抵抗１７０１、抵抗１７１１、抵抗１７２１の総和に対して電源電位Ｖｄｄからそれぞれのボルテージフォロアまでに電気的に接続されている抵抗の比が電圧降下して入力される。そして、ボルテージフォロア１７０２およびボルテージフォロア１７１２の出力電位もボルテージフォロア１７０２およびボルテージフォロア１７１２の入力電位と同一の電位となる。ボルテージフォロア１７０２およびボルテージフォロア１７１２の出力電位は、それぞれボルテージフォロア１７０４、およびボルテージフォロア１７１４に入力され、ボルテージフォロア１７０４、およびボルテージフォロア１７１４の出力電位はそれぞれ、ボルテージフォロア１７０４、およびボルテージフォロア１７１４の入力電位と等しい電位がＶ（１，ｊ）およびＶ（ｉ，ｊ）として書き込み電位供給線に出力される。一方、ボルテージフォロア１７０２およびボルテージフォロア１７１２の出力端と接地電位（または低電位）の間には抵抗１７０３、抵抗１７０５および抵抗１７１３、抵抗１７１５が電気的に直列接続され、抵抗１７０３と抵抗１７０５の間にはボルテージフォロア１７０６の入力端が電気的に接続されている。そのため、ボルテージフォロア１７０６の入力電位は、抵抗１７０３、抵抗１７０５の総和に対してボルテージフォロア１７０２の出力端からボルテージフォロア１７０６までに電気的に接続されている抵抗の比だけボルテージフォロア１７０２の出力電位から電圧降下した電位が入力される。そして、ボルテージフォロア１７０６の出力端にはボルテージフォロア１７０６の入力電位と等しい電位がＶ（ｉ，１）として書き込み電位供給線に出力される。同様の構成で、ボルテージフォロア１７１６の出力端にもボルテージフォロア１７１６の入力電位と等しい電位がＶ（１，１）として書き込み電位供給線に出力される。
なお、データ”０”（メモリセル２０２に書き込む電位が０Ｖ）を書き込む場合にのみ書き込み電位供給線を１本とすることで、電位生成回路２０３が有する書き込み電位供給線の数を（ｉ−１）×ｊ＋１本とすることができる。これにより、書き込み電位供給線の数が減少するため、配線を減らせる分、メモリセル２０２の占有面積を大きくすることができる。また、データ”ｉ”（メモリセル２０２に書き込む電位が最大）を書き込む場合にのみ書き込み電位供給線を１本とすることで、前記と同様の効果を得ることができる。さらに、データ”０”とデータ”ｉ”を書き込む場合に書き込み電位供給線を１本とすることで、電位生成回路２０３が有する書き込み電位供給線の数を（ｉ−２）×ｊ＋２本とすることもでき、配線を減らせる分、メモリセル２０２の占有面積をより大きくすることができる。
電位生成回路２０３は図１５の回路以外でも公知の回路を用いることで、複数の異なる電位供給線を有する回路を作ることができる。そのため、図１５の回路に限定されることはない。
（書き込み回路の説明）
図１６は、図１２の書き込み回路２１１の構成の一例を示している。また、図１７は、データ”０”を書き込み、ベリファイ読み出しの結果、書き込みデータと読み出しデータが一致せず、その後、書き込み、ベリファイ読み出しがｊ−１回繰り返された場合の書き込み回路２１１の動作のタイミングチャートを示しており、図１８は、データ”ｉ”を書き込み、ベリファイ読み出しの結果、書き込みデータと読み出しデータが一致せず、その後、書き込み、ベリファイ読み出しがｊ−１回繰り返された場合の書き込み回路２１１の動作のタイミングチャートを示している。書き込み回路２１１は複数の書き込み電位供給線のうち１本をビット線と電気的に接続し、ビット線に書き込み電位を供給する機能を有する。
はじめに、書き込み回路２１１の構成について、図１６を参照して説明する。データバッファ２１２と電気的に接続される信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）は、デコーダ８１０（ｘ）の入力端と電気的に接続され、デコーダ８１０（ｘ）の各信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）は、トランジスタ８０１の各ドレイン電極と電気的に接続され、トランジスタ８０１の各ゲート電極は、信号線ＳＰと電気的に接続され、トランジスタ８０１の各ソース電極はシフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）のいずれかに電気的に接続され、信号線ＲＳＴおよびベリファイ信号線ＶＥＲＩ（ｘ）は、シフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）と電気的に接続される（ｘは１以上ｎ以下の整数である）。また、シフトレジスタ８１１の信号線ＷＤＣ（ｘ，１，１）〜信号線ＷＤＣ（ｘ，ｉ，ｊ）はそれぞれトランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５のゲート電極に電気的に接続され、トランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５のドレイン電極は、書き込み電位供給線Ｖ（１，１）〜書き込み電位供給線Ｖ（ｉ，ｊ）と電気的に接続され、トランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５のソース電極は、トランジスタ８０６のドレイン電極に電気的に接続され、トランジスタ８０６のゲート電極は書き込み信号線ＷＲＩＴＥと電気的に接続され、トランジスタ８０６のソース電極はビット線ＢＬ（ｘ）と電気的に接続される。
次に、書き込み回路２１１の動作について、図１７、図１８を参照して説明する。はじめに信号線ＲＳＴに高電位ＶＨが印加され、シフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）がリセット状態となり、信号線ＷＤＣ（ｘ，１，１）〜信号線ＷＤＣ（ｘ，ｉ，ｊ）はすべて低電位ＶＬが出力される。そのため、トランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５はすべてオフ状態となる。また、書き込み信号線ＷＲＩＴＥには低電位ＶＬが印加され、トランジスタ８０６もオフ状態となり、信号線ＷＢＬ（ｘ）はフローティングの状態となる。その後、信号線ＲＳＴに低電位ＶＬが印加され、シフトレジスタ８１１のリセット動作が終了する。
シフトレジスタ８１１のリセット動作が終了すると、期間３１１において第１の書き込みが以下のようにして行われる。書き込みデータ転送信号線ＴＷに高電位ＶＨが印加され、データバッファ２１２より出力される書き込みデータが信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）を通してデコーダ８１０に入力される。デコーダ８１０は書き込みデータをデコードして信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）に結果を出力する。表１には、デコーダ８１０の入力と出力の関係を示す。
例えば、８値（ｉ＝８、ｋ＝３）のメモリセルに対してデータ”０”を書き込む場合、信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，３）は低電位ＶＬとなり、デコーダ８１０に入力される。デコーダ８１０の出力結果として信号線ＷＤＢ（ｘ，１）は高電位ＶＨ、信号線ＷＤＢ（ｘ，２）〜信号線ＷＤＢ（ｘ，８）には低電位ＶＬが出力される。例えば、図１７では、信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）は低電位ＶＬとなり、デコーダ８１０に入力される。デコーダ８１０の出力結果として信号線ＷＤＢ（ｘ，１）は高電位ＶＨ、信号線ＷＤＢ（ｘ，２）〜信号線ＷＤＢ（ｘ，ｉ）には低電位ＶＬが出力される。
書き込みデータ転送信号線ＴＷに高電位ＶＨが印加されると同時に信号線ＳＰに高電位ＶＨが印加されて、トランジスタ８０１がオン状態となり、デコーダ８１０の出力結果が信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）を通してシフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）に入力される。シフトレジスタ８１１にデコーダ８１０の出力結果が入力されると、高電位ＶＨが入力されたシフトレジスタ８１１のみ動作する。シフトレジスタ８１１が動作すると、出力の最下位の信号線ＷＤＣ（ｘ，ｙ，１）（ｙは１以上ｉ以下の整数）（即ち、出力電位のなかで最も低い電位が供給される信号線）には高電位ＶＨが印加され、信号線ＷＤＣ（ｘ，ｙ，１）を含まない全てのシフトレジスタ８１１の出力の信号線ＷＤＣには低電位ＶＬが印加される。そして、トランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８０４、…、トランジスタ８０５のうち信号線ＷＤＣ（ｘ，ｙ，１）がゲート電極に電気的に接続されているトランジスタがオン状態となり、信号線ＷＢＬ（ｘ）には、オン状態となったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線Ｖ（ｙ，１）の電位が供給される。例えば、図１７では、信号線ＷＤＣ（ｘ、１、１）には高電位ＶＨが印加され、それ以外の信号線ＷＤＣには低電位ＶＬが出力される。そして、信号線ＷＤＣ（ｘ、１、１）がゲート電極に電気的に接続されているトランジスタ８０２がオン状態となり、信号線ＷＢＬ（ｘ）には、オン状態となったトランジスタ８０２のドレイン電極と電気的に接続されている書き込み電位供給線Ｖ（１，１）の電位が供給される。
信号線ＷＢＬ（ｘ）に書き込み電位が供給された後、信号線ＳＰに低電位ＶＬが印加されてデコーダ８１０の出力の信号線ＷＤＢ（ｘ，１）〜信号線ＷＤＢ（ｘ，ｉ）とシフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）の入力端は絶縁状態（非導通状態ともいう）となるが、シフトレジスタ８１１の出力は動作開始時の状態を維持する。また、信号線ＳＰに低電位ＶＬが印加されるタイミングに同期して、書き込み信号線ＷＲＩＴＥに高電位ＶＨが印加されトランジスタ８０６がオン状態となり、ビット線ＢＬ（ｘ）には、信号線ＷＢＬ（ｘ）の電位が供給され、メモリセル２０２に書き込みが行なわれる。書き込みが終了すると、書き込み信号線ＷＲＩＴＥの電位はＶＬとなりトランジスタ８０６がオフ状態となり、ビット線ＢＬ（ｘ）は電気的にフローティングの状態（浮遊状態ともいう）となる。
ビット線ＢＬ（ｘ）はフローティングの状態となると、期間３１２において、第１のベリファイ読み出しが行われる（ベリファイ読み出しを行うことをベリファイするともいう）。ベリファイ読み出しの結果、メモリセル２０２に書き込むデータ（即ち、データバッファ２１２に保持されたデータ）とベリファイ読み出ししたデータとが一致する場合、ベリファイ信号ＶＥＲＩ（ｘ）は低電位ＶＬの状態を維持して、シフトレジスタ８１１（ｘ，１）〜（ｘ，ｉ）の出力の信号線ＷＤＣ（ｘ，１，１）〜（ｘ，ｉ，ｊ）の電位も維持され、信号線ＷＢＬ（ｘ）の電位も書き込み電位Ｖ（ｙ，１）に維持される。このように、信号線ＷＢＬ（ｘ）の電位が電位Ｖ（ｙ，１）に維持されることを、書き込み電位が電位Ｖ（ｙ，１）に決定される、または書き込み電位として電位Ｖ（ｙ，１）を採用するともいう。
一方、メモリセル２０２に書き込むデータ（即ち、データバッファに保持されたデータ）とベリファイ読み出ししたデータとが一致しない場合、ベリファイ信号ＶＥＲＩ（ｘ）は高電位ＶＨが印加される。シフトレジスタ８１１（ｘ，１）〜シフトレジスタ８１１（ｘ，ｉ）は、ベリファイ信号ＶＥＲＩ（ｘ）に高電位ＶＨが入力されると最下位の信号線ＷＤＣ（ｘ，ｙ，１）に高電位ＶＨを出力しているシフトレジスタ８１１のみ、別の信号線、例えば１つ上位の信号線ＷＤＣ（ｘ，ｙ，２）（即ち、出力電位のなかで次に低い電位が供給される信号線）に高電位ＶＨを出力する。信号線ＷＤＣ（ｘ，ｙ，２）を含まない全ての信号線ＷＤＣ（ｘ，１，１）〜信号線ＷＤＣ（ｘ，ｉ，ｊ）には低電位ＶＬが出力される。そして、トランジスタ８０２、…、トランジスタ８０３、…、トランジスタ８０４，…、トランジスタ８０５のうち信号線ＷＤＣ（ｘ，ｙ，２）がゲート電極に電気的に接続されているトランジスタがオン状態となり、信号線ＷＢＬ（ｘ）には、オン状態となったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線Ｖ（ｙ，２）の電位が供給される。このとき、書き込み電位供給線Ｖ（ｙ，１）より書き込み電位供給線Ｖ（ｙ，２）は大きい電位とする。例えば、信号線ＷＤＣ（ｘ，１，２）には高電位ＶＨが印加され、それ以外の信号線ＷＤＣには低電位ＶＬが出力される。そして、信号線ＷＤＣ（ｘ，１，２）がゲート電極に電気的に接続されているトランジスタがオン状態となり、信号線ＷＢＬ（ｘ）には、オン状態となったトランジスタのドレイン電極と電気的に接続されている書き込み電位供給線Ｖ（１，２）の電位が供給される。
その後、ベリファイ信号ＶＥＲＩ（ｘ）の電位は低電位ＶＬとなるが、シフトレジスタ８１１の出力は変わらず維持される。そして、期間３１３において第２の書き込みが行われる。即ち、書き込み信号線ＷＲＩＴＥに高電位ＶＨが印加されトランジスタ８０６がオン状態となり、ビット線ＢＬ（ｘ）には、信号線ＷＢＬ（ｘ）の電位が供給され、メモリセル２０２に再度書き込みが行なわれる。図中の斜線部分は、読み出したデータによって、ビット線ＢＬ（ｘ）が高電位ＶＨに上昇するタイミングが異なるため、斜線で示している。
上述の書き込み、ベリファイ読み出しをそれぞれ最大ｊ回繰り返し、書き込むデータとベリファイ読み出しした結果が一致するまでビット線ＢＬ（ｘ）に印加する電位の変更を繰り返し行うことで、書き込み電位を決定することができ、メモリセル２０２のしきい値ばらつきを小さくすることができる。図１７、図１８には、上述の書き込み、ベリファイ読み出しをｊ回繰り返した例を示している。即ち、期間３１４において第ｊの書き込みが行われ、期間３１５にて第ｊのベリファイ読み出しが行われる。
図１８に示すデータ”ｉ”の書き込みを行う場合も、図１７に示すデータ”０”を書き込む場合と同様に行うことができる。
（メモリセルの説明）
図１９は、図１２のメモリセル２０２（１，１）〜メモリセル２０２（ｍ，ｎ）を示している。また、図２０は書き込み時のメモリセル２０２のタイミングチャートを示している。
はじめに、メモリセル２０２の構成について説明する。メモリセル２０２（１，１）は、ビット線ＢＬ（１）とトランジスタ１１０１のドレイン電極が電気的に接続され、トランジスタ１１０１のゲート電極とワード線ＷＬ＿ＯＳ（１）が電気的に接続され、トランジスタ１１０１のソース電極とトランジスタ１１０３のゲート電極は、容量素子１１０４の電極の一方と電気的に接続され、容量素子１１０４の電極の他方はワード線ＷＬ（１）に接続される。また、ビット線ＢＬ（１）とトランジスタ１１０３のソース電極が電気的に接続され、トランジスタ１１０３と信号線ＳＬが電気的に接続されて、１つのメモリセル２０２が構成される。
次に書き込み動作について、図２０を参照して説明する。メモリセル２０２にデータが書き込まれるときは、書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨまで上昇し、ビット線ＢＬ（１）〜（ｎ）には書き込み電位が印加される。書き込み信号線ＷＲＩＴＥの電位が高電位ＶＨに上昇すると同時に、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）のいずれかのワード線の電位も高電位ＶＨまで上昇する。例えば、ワード線ＷＬ＿ＯＳ（１）の電位が高電位ＶＨまで上昇すると、トランジスタ１１０１のゲート電極およびワード線ＷＬ＿ＯＳ（１）と電気的に接続される１行目の全てのトランジスタのゲート電極に高電位ＶＨが印加され、各トランジスタがオン状態となる。そして、メモリセル２０２のフローティングノード１１０２は、ビット線ＢＬ（１）に印加された書き込み電位と同等の電位となる電荷が蓄えられる。その後、書き込み信号線ＷＲＩＴＥおよびワード線ＷＬ＿ＯＳ（１）はそれぞれ電位ＶＬまで電位が下がり、トランジスタ１１０１およびワード線ＷＬ＿ＯＳ（１）とトランジスタのゲート電極が電気的に接続される１行目のトランジスタ全てがオフ状態となり書き込みが終了する。トランジスタ１１０１は、オフ電流が極めて小さいという特徴を有しているため、フローティングノード１１０２に蓄えられた電荷の保持が容易になり、また保持された情報の読み出しが容易になる。なお、図中の斜線部分は任意のデータである。
また、信号線ＳＬには、読み出しおよびベリファイ読み出しの動作時に高電位ＶＨが供給され、読み出しとベリファイ読み出し以外の動作時に低電位ＶＬが供給される。
（読み出し回路の説明）
図２１は、図１２の読み出し回路２１４の一例を示している。また、図２２は、読み出しおよびベリファイ読み出し時のタイミングチャートを示している。読み出し回路２１４はメモリセル２０２に書き込まれた情報を読み出す機能を有する。
はじめに、読み出し回路２１４の構成について、図２１を参照して説明する。読み出し回路２１４においてトランジスタ９０１のドレイン電極には、低電位ＶＬが印加され、トランジスタ９０１のゲート電極は、信号線ＰＲＥと電気的に接続され、トランジスタ９０１のソース電極とトランジスタ９０２のドレイン電極は、インバータの入力端と電気的に接続され、インバータの出力端は信号線ＲＢＬ（ｘ）と接続され、信号線ＲＢＬ（ｘ）は、トランジスタ９０３の各ゲート電極と電気的に接続される。また、トランジスタ９０２のゲート電極は、読み出し信号線ＲＥＡＤと電気的に接続され、トランジスタ９０２のソース電極は、ビット線ＢＬ（ｘ）と電気的に接続される。そして、トランジスタ９０３の各ドレイン電極は信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）と電気的に接続され、信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）はカウンタ９１１（ｘ）の出力端と電気的に接続され、カウンタ９１１（ｘ）の入力端は、信号線ＰＵＬＳＥおよび信号線ＲＳＴ２がそれぞれ電気的に接続される。さらに、トランジスタ９０３の各ソース電極は、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）の各入力端とそれぞれ対となって電気的に接続され、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）の各出力端は、トランジスタ９０４の各ドレイン電極とそれぞれ対となって電気的に接続され、トランジスタ９０４の各ゲート電極は、信号線ＴＲＤとそれぞれ電気的に接続され、トランジスタ９０４の各ソース電極とトランジスタ９０５の各ドレイン電極は、信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）とそれぞれ対となって電気的に接続され、トランジスタ９０５の各ゲート電極は信号線／ＴＲＤとそれぞれ電気的に接続され、トランジスタ９０５の各ソース電極は接地される（または低電位が与えられる）。
次に、読み出し回路２１４の動作について、図２２を参照して説明する。読み出しまたはベリファイ読み出しが行われると、読み出し信号線ＲＥＡＤおよび信号線ＰＲＥは高電位ＶＨまで上昇し、トランジスタ９０１およびトランジスタ９０２がオン状態となる。そして、ビット線ＢＬ（ｘ）は低電位ＶＬと等しくなる。このとき、信号線ＲＢＬ（ｘ）は高電位ＶＨまで上昇し、トランジスタ９０３のゲート電極には高電位ＶＨが印加され、トランジスタ９０３はオン状態となる。また、同時に図１９のメモリセル２０２の信号線ＳＬおよびワード線ＷＬ（１）〜（ｍ）にも高電位ＶＨが印加され、信号線ＳＬおよびワード線ＷＬ（１）〜（ｍ）の電位は高電位ＶＨまで上昇する。なお、図２２においてＷＬ（１）は電位の変化を強調するため縦軸を大きくしているが、ＷＬ（１）に印加される最大の電位は高電位ＶＨに等しい。
その後、信号線ＰＲＥが低電位ＶＬまで減少し、トランジスタ９０１はオフ状態となり、ビット線ＢＬ（ｘ）は低電位ＶＬのままフローティングの状態となる。このとき、メモリセル２０２にデータ”０”が書き込まれている場合のメモリセル２０２のしきい値電圧をＶｔｈ＿Ｌ０（＜０Ｖ）とし、メモリセル２０２にデータ”１”〜”ｉ”が書き込まれている場合のメモリセル２０２のしきい値電圧をそれぞれＶｔｈ＿Ｌ１〜Ｖｔｈ＿Ｌｉとすると、データ”０”と比べてデータ”１”〜”ｉ”が書き込まれている場合の方が、トランジスタ１１０３のゲート電極に蓄えられている電荷量が多いため、メモリセル２０２のしきい値電圧Ｖｔｈ＿Ｌ０に比べてしきい値電圧Ｖｔｈ＿Ｌ１〜Ｖｔｈ＿Ｌｉは小さくなる。そして、メモリセル２０２のトランジスタ１１０３のドレイン電極には低電位ＶＬが印加され、ソース電極には高電位ＶＨが印加され、読み出しをしているメモリセル２０２のワード線ＷＬ（ｚ）（ｚは１以上ｍ以下の整数）には高電位ＶＨが印加されるため、メモリセル２０２はオフ状態となり、ビット線ＢＬ（ｘ）は低電位ＶＬの状態を維持する。
そして、図２２の信号線ＲＳＴ２にパルスが入力されるとカウンタ９１１がリセットされ、信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）にはそれぞれ低電位ＶＬが出力され、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータがそれぞれ対となって保持される。また、信号線ＲＳＴ２のパルスが立ち下がると同時に、読み出しをしているメモリセル２０２のワード線ＷＬ（ｚ）に印加される電位が、高電位ＶＨからデータ”０”を読み出すことができる電位、つまり、高電位ＶＨ＋Ｖｔｈ＿Ｌ０（Ｖｔｈ＿Ｌ０＜０Ｖ）の電位に減少し、メモリセル２０２に書き込まれているデータが”０”またはデータ”１”〜”ｉ”の判定が行われる。仮にデータが”０”だった場合、メモリセル２０２のトランジスタ１１０３はオン状態となるため、ビット線ＢＬ（ｘ）の電位は低電位ＶＬから高電位ＶＨまで上昇し、信号線ＲＢＬ（ｘ）の電位は低電位ＶＬに減少し、トランジスタ９０３の各ゲート電極には低電位ＶＬが印加され、トランジスタ９０３がオフ状態となる。一方、データが”０”以外の場合、メモリセル２０２のトランジスタ１１０３はオフ状態となるため、ビット線ＢＬ（ｘ）の電位は低電位ＶＬを、信号線ＲＢＬ（ｘ）は高電位ＶＨを維持し、トランジスタ９０３にオン状態を維持し続ける。
その後、信号線ＰＵＬＳＥにパルスが入力されカウンタ９１１（ｘ）のデータが”１”増加すると同時に信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータも変化する。このとき、トランジスタ９０３がオフ状態、つまりデータが”０”の場合、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータが入力されず、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）はデータ”０”の状態を保持する。一方、トランジスタ９０３がオン状態、つまりデータが”０”以外の場合、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に信号線ＣＯＵＴ（ｘ，１）〜信号線ＣＯＵＴ（ｘ，ｋ）のデータが入力され、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）はデータ”１”の状態に変化する。また、信号線ＰＵＬＳＥが入力されると同時に、読み出しをしているメモリセル２０２のワード線ＷＬ（ｚ）に印加される電位が、高電位ＶＨ＋Ｖｔｈ＿Ｌ０からデータ”１”を読み出すことができる電位、つまり、高電位ＶＨ＋Ｖｔｈ＿Ｌ１（Ｖｔｈ＿Ｌ１＜Ｖｔｈ＿Ｌ０＜０Ｖ）の電位に減少し、メモリセル２０２に書き込まれているデータが”０”〜”１”またはデータが”２”〜”ｉ”の判定が行われる。
前記手順を繰り返すことで、読み出したメモリセル２０２のデータがラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に保持される。データが”０”〜”ｉ−１”またはデータが”ｉ”の判定が終わると、読み出し信号線ＲＥＡＤの電位が低電位ＶＬに減少してトランジスタ９０２はオフ状態となり、メモリセル２０２の信号線ＳＬの電位も低電位ＶＬに減少する。また、信号線ＴＲＤが高電位ＶＨまで上昇し、トランジスタ９０４はそれぞれオン状態となる。そして、ラッチ回路９１２（ｘ，１）〜ラッチ回路９１２（ｘ，ｋ）に保持されている読み出しデータが信号線ＲＤＢ（ｘ，１）〜信号線ＲＤＢ（ｘ，ｋ）を通して、信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）にそれぞれ対となって出力される。読み出しデータの出力後は信号線ＴＲＤが低電位ＶＬまで減少し、トランジスタ９０４はそれぞれオフ状態となる。一方、信号線／ＴＲＤの電位は高電位ＶＨまで上昇し、トランジスタ９０５はそれぞれオン状態となり、信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）はそれぞれ接地される（または低電位が与えられる）。
（ベリファイ回路の説明）
図２３は、ベリファイ回路２１３の一例を示している。また、図２４および図２５は、ベリファイ回路２１３の動作のタイミングチャートを示している。ベリファイ回路２１３は書き込みデータとベリファイ読み出しのデータを比較し、書き込みが正常に終了したか否かを判定する機能を有する。
はじめに、ベリファイ回路２１３の構成について、図２３を参照して説明する。ベリファイ回路２１３において、信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）および信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）は、２入力１出力ＸＯＲ回路１００１の入力端に信号線ＷＤＡ（ｘ，１）と信号線ＲＤＡ（ｘ，１）、…、信号線ＷＤＡ（ｘ，ｋ）と信号線ＲＤＡ（ｘ，ｋ）がそれぞれ対になって電気的に接続され、２入力１出力ＸＯＲ回路１００１の各出力端はｋ入力１出力ＯＲ回路１００２の入力端にそれぞれ電気的に接続され、ｋ入力１出力ＯＲ回路１００２の出力端はトランジスタ１００３のドレイン電極に電気的に接続され、トランジスタ１００３のゲート電極は信号線ＴＶＥに電気的に接続され、トランジスタ１００３のソース電極とトランジスタ１００４のドレイン電極は信号線ＶＥＲＩ（ｘ）に電気的に接続され、トランジスタ１００４のゲート電極は信号線／ＴＶＥに電気的に接続され、トランジスタ１００４のソース電極は接地される（または低電位が与えられる）。
次に、ベリファイ回路２１３の動作について、図２４、図２５を参照して説明する。書き込みが行われると、書き込みデータ転送信号線ＴＷが高電位ＶＨまで上昇し、信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）には書き込みデータが入力される。そして、メモリセル２０２に書き込みが行われ、書き込みが終了するとベリファイ読み出しが行われる。ベリファイ読み出しが行われると、読み出し回路２１４の信号線ＴＲＤにパルスが入力され、信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）にはベリファイ読み出しのデータが入力される。信号線ＷＤＡ（ｘ，１）〜信号線ＷＤＡ（ｘ，ｋ）に書き込みデータが入力され、かつ信号線ＲＤＡ（ｘ，１）〜信号線ＲＤＡ（ｘ，ｋ）にベリファイ読み出しのデータが入力されるとＸＯＲ回路１００１の出力電位は、信号線ＷＤＡ（ｘ，１）と信号線ＲＤＡ（ｘ，１）の電位が共に低電位ＶＬまたは高電位ＶＨの場合に低電位ＶＬとなる。一方、信号線ＷＤＡ（ｘ，１）と信号線ＲＤＡ（ｘ，１）の一方の入力電位が低電位ＶＬかつ他方の入力電位が高電位ＶＨの場合、ＸＯＲ回路１００１の出力電位は高電位ＶＨとなる。前記と同様に、信号線ＷＤＡ（ｘ，２）と信号線ＲＤＡ（ｘ，２）、…、信号線ＷＤＡ（ｘ，ｋ）と信号線ＲＤＡ（ｘ，ｋ）もそれぞれＸＯＲ回路１００１によって比較され、ＸＯＲ回路１００１の各出力電位は低電位ＶＬまたは高電位ＶＨとなる。
ＸＯＲ回路１００１の各出力はＯＲ回路１００２に入力され、ＸＯＲ回路１００１の各出力電位の中で、１つでも高電位ＶＨが出力されていた場合、ＯＲ回路１００２の出力電位は、高電位ＶＨとなる。一方、ＸＯＲ回路１００１の各出力電位が全て低電位ＶＬの場合、ＯＲ回路１００２の出力電位は、低電位ＶＬとなる。そして、信号線ＴＶＥが高電位ＶＨまで上昇し、トランジスタ１００３がオン状態となり、信号線ＶＥＲＩ（ｘ）は、図２５に示すように、ＯＲ回路１００２の出力が高電位ＶＨの場合（即ち、ベリファイＮＧの場合）、高電位ＶＨまで上昇する。また、図２４に示すように、ＯＲ回路１００２の出力が低電位ＶＬの場合（即ち、ベリファイＯＫの場合）、信号線ＶＥＲＩ（ｘ）は低電位ＶＬとなる。書き込みデータとベリファイ読み出しデータの比較をしていない期間は信号線／ＴＶＥが高電位ＶＨとなり、トランジスタ１００４がオン状態になる。そのため、信号線ＶＥＲＩ（ｘ）は接地される（または低電位が与えられる）。なお、図２４中の斜線部分は任意のデータとなるが、ＷＤＡ（ｘ）［１：ｋ］とＲＤＡ（ｘ）［１：ｋ］は同じデータとなる。また、図２５中の斜線部分は任意のデータとなるが、ＷＤＡ（ｘ）［１：ｋ］とＲＤＡ（ｘ）［１：ｋ］のデータは異なる。
なお、ベリファイ回路２１３は、図２３の回路以外にも一般的に知られている回路を組み合わせることで構成することができる。ベリファイ回路２１３は、書き込みデータとベリファイ読み出しデータの比較を行い、書き込みデータとベリファイ読み出しデータが異なる場合に信号線ＶＥＲＩ（ｘ）にパルスを出力する回路であればよい。
開示する発明に係る半導体装置では、メモリセルを構成するトランジスタのしきい値電圧にばらつきがあっても、書き込み後の複数のメモリセルのしきい値電圧のばらつき（分布幅）を小さくすることができ、半導体装置の動作電圧を低減することができる。または、動作電圧を増大させずかつメモリセルの面積を増大させずに、メモリを多値化することができ、半導体装置の単位面積あたりの記憶容量を増大することができる。または、書き込み、保持、読み出し等の動作を確実に行うことができる半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図２６を参照して説明する。
図２６は、図１９に示したメモリセル２０２を駆動するワード線側の駆動回路の一例を示している。ワード線側の駆動回路は書き込み、読み出し、およびベリファイ読み出し時に、図１９に示したワード線ＷＬ（１）〜（ｍ）およびワード線ＷＬ＿ＯＳ（１）〜（ｍ）の電位を制御する機能を有する。
はじめに、ワード線側の駆動回路の構成について、図２６を参照して説明する。ワード線側の駆動回路において、信号線ＲＡｄｄｒは、デコーダ１３１２の入力端と電気的に接続され、信号線ＲＡ（１）〜（ｍ）とデコーダ１３１２の各出力端は、それぞれが対となって電気的に接続され、信号線ＲＡ（１）〜（ｍ）とトランジスタ１３０１の各ドレイン電極とトランジスタ１３１０の各ドレイン電極は、トランジスタ１３０３の各ドレイン電極と対となって電気的に接続され、トランジスタ１３０１の各ゲート電極は、書き込み信号線ＷＲＩＴＥと電気的に接続され、トランジスタ１３０１の各ソース電極とトランジスタ１３０２の各ドレイン電極とインバータ１３０８の各入力端は、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）とそれぞれが対となって電気的に接続され、トランジスタ１３０２の各ゲート電極は、書き込み信号の反転信号線／ＷＲＩＴＥと電気的に接続され、トランジスタ１３０２の各ソース電極は、接地される（または低電位が与えられる）。また、インバータ１３０８の各出力端は、トランジスタ１３０９のドレイン電極とそれぞれが対となって電気的に接続され、トランジスタ１３０９の各ゲート電極は、書き込み信号線ＷＲＩＴＥと電気的に接続され、トランジスタ１３０９の各ソース電極は、ワード線ＷＬ（１）〜（ｍ）それぞれが対となって電気的に接続される。そして、トランジスタ１３０３の各ゲート電極とトランジスタ１３１０の各ゲート電極は、読み出し信号線ＲＥＡＤと電気的に接続され、トランジスタ１３１０の各ソース電極は、トランジスタ１３０６の各ゲート電極とそれぞれが対となって電気的に接続され、トランジスタ１３０３の各ソース電極は、トランジスタ１３０４の各ゲート電極とそれぞれ対となって電気的に接続され、トランジスタ１３０４の各ソース電極には、電源電位Ｖｄｄが印加され、トランジスタ１３０４の各ドレイン電極とトランジスタ１３０５の各ドレイン電極とトランジスタ１３０６の各ソース電極は、ワード線ＷＬ（１）〜（ｍ）とそれぞれ対となって電気的に接続され、トランジスタ１３０５の各ゲート電極は、読み出し信号の反転信号線／ＲＥＡＤと電気的に接続され、トランジスタ１３０５の各ソース電極は、トランジスタ１３１１の各ドレイン電極とそれぞれ対となって電気的に接続され、トランジスタ１３１１の各ゲート電極は、書き込み信号の反転信号線／ＷＲＩＴＥと電気的に接続され、トランジスタ１３１１の各ソース電極は接地される（または低電位が与えられる）。さらにトランジスタ１３０６の各ドレイン電極は、信号線ＶＲと電気的に接続され、信号線ＶＲは、抵抗選択回路１３０７の出力端と電気的に接続され、信号線ＰＵＬＳＥは、抵抗選択回路１３０７の入力端と電気的に接続され、信号線ＲＳＴ２は、抵抗選択回路１３０７の入力端と電気的に接続され、抵抗選択回路の入力端には、電源電位Ｖｄｄが印加される。
次に、ワード線側の駆動回路の動作について説明する。書き込み動作において、信号線ＲＡｄｄｒから書き込みを行うロウアドレスを指定する信号が、デコーダ１３１２に入力される。デコーダ１３１２は、信号線ＲＡｄｄｒの信号に基づいて、信号線ＲＡ（１）〜（ｍ）の信号線の中から１本の信号線にのみ高電位ＶＨを出力し、その他の信号線には低電位ＶＬを出力する。そして、書き込み信号線ＷＲＩＴＥが高電位ＶＨまで上昇し、トランジスタ１３０１がそれぞれオン状態となり、ワード線ＷＬ＿ＯＳ（１）〜（ｍ）には、それぞれ対となる信号線ＲＡ（１）〜（ｍ）の電位が出力される。また、トランジスタ１３０１がそれぞれオン状態となると、インバータ１３０８の各入力端に、信号線ＲＡ（１）〜（ｍ）の電位がそれぞれ対となって入力される。そして、書き込み信号線ＷＲＩＴＥは高電位ＶＨまで上昇しているため、トランジスタ１３０９がオン状態となり、ワード線ＷＬ（１）〜（ｍ）には、インバータ１３０８の各出力端の電位、つまり信号線ＲＡ（１）〜（ｍ）の反転信号がそれぞれ対となって出力される。一方、書き込み動作以外においては、書き込み信号線ＷＲＩＴＥの反転信号線／ＷＲＩＴＥの電位が高電位ＶＨとなるため、トランジスタ１３０２がオン状態となりワード線ＷＬ＿ＯＳ（１）〜（ｍ）はそれぞれ接地される（または低電位が与えられる）。また、書き込み信号線ＷＲＩＴＥは低電位ＶＬとなるため、トランジスタ１３０９はオフ状態となりＷＬ（１）〜（ｍ）はインバータ１３０８の各出力端とは絶縁状態となる。
また、読み出しおよびベリファイ読み出し動作においては、信号線ＲＡｄｄｒからデータの読み出しを行うロウアドレスを指定する信号が、デコーダ１３１２に入力される。デコーダ１３１２は、信号線ＲＡｄｄｒの信号に基づいて、信号線ＲＡ（１）〜（ｍ）の信号線の中から１本の信号線にのみ高電位ＶＨを出力し、その他の信号線には低電位ＶＬを出力する。そして、読み出し信号線ＲＥＡＤが高電位ＶＨとなるため、トランジスタ１３０３およびトランジスタ１３１０がオン状態となり、トランジスタ１３０４の各ゲート電極とトランジスタ１３０６の各ゲート電極にそれぞれ対となる信号線ＲＡ（１）〜（ｍ）の電位が印加される。信号線ＲＡ（１）〜（ｍ）の中で、選択された１本の信号線以外の信号線の電位はすべて低電位ＶＬとなるため、非選択となるロウアドレスに電気的に接続されるトランジスタ１３０４のゲート電極には低電位ＶＬが印加され、トランジスタ１３０４はオン状態となり、非選択のロウアドレスに接続されるワード線ＷＬ（１）〜（ｍ）（ただし、選択されるロウアドレスに接続されるワード線ＷＬ（ｚ）を除く）は高電位ＶＨまで上昇する。一方、選択されたロウアドレスの信号線ＲＡ（ｚ）は高電位ＶＨとなるため、信号線ＲＡ（ｚ）とゲート電極が電気的に接続されるトランジスタ１３０４はオフ状態となる。また、読み出しおよびベリファイ読み出し動作ではトランジスタ１３１０がオン状態となり、信号線ＲＡ（１）〜（ｍ）の電位がトランジスタ１３０６のそれぞれ対となるゲート電極に印加される。ゲート電極に低電位ＶＬが印加されたトランジスタはオフ状態となるが、ゲート電極に高電位ＶＨが印加されたトランジスタはオン状態となり、選択されたワード線ＷＬ（ｚ）は電位ＶＲとなる。このとき、ＶＲの電位は抵抗選択回路によって制御される。抵抗選択回路は信号線ＲＳＴ２にパルスが入力されることで電位ＶＲ＝高電位ＶＨとなる電位ＶＲを出力し、信号線ＰＵＬＳＥにパルスが入力されるごとに電位ＶＲが減少する機能を有する。
書き込み、読み出し、ベリファイ読み出しのいずれの動作もしていない場合は、読み出し信号の反転信号線／ＲＥＡＤの電位、および書き込み信号の反転信号線／ＷＲＩＴＥの電位は、いずれも高電位ＶＨとなり、トランジスタ１３０５およびトランジスタ１３１１はともにオン状態となりワード線ＷＬ（１）〜（ｍ）は接地される（または低電位が与えられる）。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図２８を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。第１の酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、またはアルゴンおよび酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体層を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図２８（Ａ）参照）。
成膜時の基板温度や第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。第２の酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、酸化物半導体成膜用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、またはアルゴンおよび酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図２８（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化および欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素および水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図２８（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
なお、第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料（ＩＴＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などがある。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１における酸化物半導体を用いたトランジスタ、実施の形態２および実施の形態４におけるトランジスタ１６２、実施の形態３におけるトランジスタ５１０）に、適宜用いることができる。
また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いたトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、例えば図１１（Ｂ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図３０乃至図３２を用いて詳細に説明する。なお、特に断りがない限り、図３０乃至図３２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図３０において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図３０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図３０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図３０（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図３０（Ａ）に示す小グループは電荷が０である。
図３０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図３０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図３０（Ｂ）に示す構造をとりうる。図３０（Ｂ）に示す小グループは電荷が０である。
図３０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図３０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図３０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図３０（Ｃ）に示す小グループは電荷が０である。
図３０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図３０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図３０（Ｄ）に示す小グループは電荷が＋１となる。
図３０（Ｅ）に、２個のＺｎを含む小グループを示す。図３０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図３０（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図３０（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向に３個のそれぞれ近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）いずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図３１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図３１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図３１（Ｃ）は、図３１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図３１（Ａ）においては、理解を容易にするため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図３１（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図３１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図３１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図３０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図３１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
例えば、図３２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図３２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図３２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図３２（Ｃ）は、図３２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図３２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
（実施の形態９）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図３３に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図３３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図３４乃至図３６に示す。なお、計算に用いたトランジスタの断面構造を図３７に示す。図３７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図３７（Ａ）に示すトランジスタは、下地絶縁層２１０１と、下地絶縁層２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート電極２１０５を有する。ゲート電極２１０５の幅を３３ｎｍとする。
ゲート電極２１０５と半導体領域２１０３ｂの間には、ゲート絶縁層２１０４を有し、また、ゲート電極２１０５の両側面には側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂ、ゲート電極２１０５の上部には、ゲート電極２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図３７（Ｂ）に示すトランジスタは、下地絶縁層２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート電極２１０５とゲート絶縁層２１０４と側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂと絶縁物２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図３７（Ａ）に示すトランジスタと同じである。
図３７（Ａ）に示すトランジスタと図３７（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図３７（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図３７（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、図３７（Ｂ）に示す半導体層において、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート電極２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図３４は、図３７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図３４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３４（Ｂ）は１０ｎｍとしたものであり、図３４（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
図３５は、図３７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３５（Ｂ）は１０ｎｍとしたものであり、図３５（Ｃ）は５ｎｍとしたものである。
また、図３６は、図３７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３６（Ｂ）は１０ｎｍとしたものであり、図３６（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図３４では８０ｃｍ２／Ｖｓ程度であるが、図３５では６０ｃｍ２／Ｖｓ程度、図３６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリセル等で必要とされる１０μＡを超えることが示された。
（実施の形態１０）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについて説明する。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図３８（Ａ）乃至図３８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図３８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図３８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図３８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時にまたはその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜することおよび／または成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図３８（Ａ）と図３８（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、ＳｎおよびＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜および／または成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−Ｖｇ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−Ｖｇ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−Ｖｇ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＩｄ−Ｖｇ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図３９（Ａ）に、マイナスＢＴ試験の結果を図３９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図４０（Ａ）に、マイナスＢＴ試験の結果を図４０（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中および該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図４３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱することおよび／または成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図４４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図４４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図４１に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図４２（Ａ）に基板温度としきい値電圧の関係を、図４２（Ｂ）に基板温度と電界効果移動度の関係を示す。
図４２（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図４２（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
以下に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について説明する。
図４５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図４５（Ａ）にトランジスタの上面図を示す。また、図４５（Ｂ）に図４５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
図４５（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁層１２０２と、下地絶縁層１２０２の周辺に設けられた保護絶縁膜１２０４と、下地絶縁層１２０２および保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａおよび低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０および一対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１２１８と、を有する。
なお、図示しないが、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図４６は、トランジスタの構造を示す上面図および断面図である。図４６（Ａ）はトランジスタの上面図である。また、図４６（Ｂ）は図４６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図４６（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁層１６０２と、下地絶縁層１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁層１６０８と、ゲート絶縁層１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁層１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
基板１６００としてはガラス基板を、下地絶縁層１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁層１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
なお、図４６（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
（実施の形態１１）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２９を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図２９（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図２９（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図２９（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図２９（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図２９（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図２９（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図２９（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５３ 開口
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ 容量素子
２０１ 駆動回路
２０２ メモリセル
２０３ 電位生成回路
２１１ 書き込み回路
２１２ データバッファ
２１３ ベリファイ回路
２１４ 読み出し回路
２２１ 第１の信号線
２２２ 第２の信号線
２２３ 第３の信号線
２３０ デコーダ
３０１ 期間
３０２ 期間
３１１ 期間
３１２ 期間
３１３ 期間
３１４ 期間
３１５ 期間
４００ 絶縁層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４３７ 絶縁層
４４１ トランジスタ
４４２ トランジスタ
４５０ａ 第１の結晶性酸化物半導体層
４５０ｂ 第２の結晶性酸化物半導体層
４５３ 酸化物半導体層
５００ トランジスタ
５１０ トランジスタ
５２０ 容量素子
５３０ 選択トランジスタ
５５０ メモリセル
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８１０ デコーダ
８１１ シフトレジスタ
９０１ トランジスタ
９０２ トランジスタ
９０３ トランジスタ
９０４ トランジスタ
９０５ トランジスタ
９１１ カウンタ
９１２ ラッチ回路
１００１ ＸＯＲ回路
１００２ ＯＲ回路
１００３ トランジスタ
１００４ トランジスタ
１１０１ トランジスタ
１１０２ フローティングノード
１１０３ トランジスタ
１１０４ 容量素子
１２００ 基板
１２０２ 下地絶縁層
１２０４ 保護絶縁膜
１２０６ 酸化物半導体膜
１２０６ａ 高抵抗領域
１２０６ｂ 低抵抗領域
１２０８ ゲート絶縁層
１２１０ ゲート電極
１２１２ 側壁絶縁膜
１２１４ 電極
１２１６ 層間絶縁膜
１２１８ 配線
１３０１ トランジスタ
１３０２ トランジスタ
１３０３ トランジスタ
１３０４ トランジスタ
１３０５ トランジスタ
１３０６ トランジスタ
１３０７ 抵抗選択回路
１３０８ インバータ
１３０９ トランジスタ
１３１０ トランジスタ
１３１１ トランジスタ
１３１２ デコーダ
１５０１ トランジスタ
１５０３ トランジスタ
１５０４ トランジスタ
１５０５ ラッチ回路ＬＡＴ
１６００ 基板
１６０２ 下地絶縁層
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁層
１６１０ ゲート電極
１６１４ 電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜
１７０１ 抵抗
１７０２ ボルテージフォロア
１７０３ 抵抗
１７０４ ボルテージフォロア
１７０５ 抵抗
１７０６ ボルテージフォロア
１７１１ 抵抗
１７１２ ボルテージフォロア
１７１３ 抵抗
１７１４ ボルテージフォロア
１７１５ 抵抗
１７１６ ボルテージフォロア
１７２１ 抵抗
２１０１ 下地絶縁層
２１０２ 埋め込み絶縁物
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁層
２１０５ ゲート電極
２１０６ａ 側壁絶縁物
２１０６ｂ 側壁絶縁物
２１０７ 絶縁物
２１０８ａ ソース
２１０８ｂ ドレイン

Claims (3)

  1. メモリセルと、第１の回路と、第２の回路と、第３の回路と、第４の回路と、データバッファとを有し、
    前記メモリセルは、酸化物半導体を有する第１のトランジスタと、酸化物半導体以外の半導体材料を有する第２のトランジスタとを有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２の回路と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第３の回路と電気的に接続され、
    前記第１の回路は、互いに大きさの異なる複数の電位を、前記第２の回路に供給する機能を有し、
    前記データバッファは、前記メモリセルに書き込む第１のデータを保持する機能を有し、
    前記第２の回路は、前記第１のデータに基づいて、前記複数の電位の一を第２のデータとして、前記メモリセルに供給する機能を有し、
    前記第３の回路は、前記第２のデータを読み出す機能を有し、
    前記第４の回路は、前記第１のデータと、前記第２のデータとを比較する機能を有し、
    前記比較の結果に応じて、前記第２の回路から前記メモリセルに前記複数の電位の他の一が供給されることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のトランジスタは、前記半導体材料を含む基板に設けられたチャネル形成領域を有することを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第１のトランジスタは、前記酸化物半導体として、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体材料を有することを特徴とする半導体装置。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5743790B2 (ja) * 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
US8593858B2 (en) * 2010-08-31 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2012133829A (ja) * 2010-12-20 2012-07-12 Sony Corp 記憶装置、書込制御方法
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8929128B2 (en) 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US20140081714A1 (en) * 2012-09-19 2014-03-20 Salesforce.Com, Inc. Systems and methods of rewarding users in an on-demand system
JP6405097B2 (ja) 2013-02-28 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
WO2014142043A1 (en) 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
WO2014142332A1 (en) 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
JP6093726B2 (ja) * 2013-03-22 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6525421B2 (ja) * 2014-03-13 2019-06-05 株式会社半導体エネルギー研究所 半導体装置
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
US9887212B2 (en) 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6667267B2 (ja) 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) * 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
KR20160117222A (ko) 2015-03-30 2016-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 검사 방법
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP2017050537A (ja) 2015-08-31 2017-03-09 株式会社半導体エネルギー研究所 半導体装置
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
KR102646755B1 (ko) 2017-01-06 2024-03-11 삼성전자주식회사 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법
KR20180083619A (ko) 2017-01-13 2018-07-23 삼성전자주식회사 저항 변화 물질을 포함하는 메모리 장치 및 그 구동 방법
WO2018146580A1 (en) * 2017-02-10 2018-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10109680B1 (en) * 2017-06-14 2018-10-23 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
CN110660432B (zh) * 2018-06-29 2021-07-30 华邦电子股份有限公司 电阻式存储器及写入方法
TWI694449B (zh) * 2019-09-16 2020-05-21 旺宏電子股份有限公司 記憶體系統以及記憶體操作方法
US11194515B2 (en) 2019-09-16 2021-12-07 Macronix International Co., Ltd. Memory system, method of operating memory, and non-transitory computer readable storage medium

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH01159895A (ja) * 1987-12-17 1989-06-22 Sharp Corp 電気的に書き込み可能な不揮発性メモリに於けるデータ書き込み方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3626221B2 (ja) * 1993-12-13 2005-03-02 株式会社東芝 不揮発性半導体記憶装置
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1055691A (ja) * 1996-08-08 1998-02-24 Ricoh Co Ltd 不揮発性半導体メモリ
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
WO2000070683A1 (fr) 1999-05-13 2000-11-23 Hitachi, Ltd. Mémoire à semi-conducteurs
JP3936830B2 (ja) * 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001319486A (ja) * 2000-05-12 2001-11-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
JP3645475B2 (ja) 2000-08-24 2005-05-11 株式会社東芝 インバータ装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3875570B2 (ja) * 2001-02-20 2007-01-31 株式会社東芝 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4907011B2 (ja) 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
TW559814B (en) 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6876572B2 (en) 2003-05-21 2005-04-05 Altera Corporation Programmable logic devices with stabilized configuration cells for reduced soft error rates
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005050424A (ja) * 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7336572B1 (en) 2004-08-19 2008-02-26 Marvell International Ltd. Detecting sync patterns for optical media
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358354C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4728726B2 (ja) * 2005-07-25 2011-07-20 株式会社東芝 半導体記憶装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100888847B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5537366B2 (ja) 2009-10-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の駆動方法
CN102576708B (zh) * 2009-10-30 2015-09-23 株式会社半导体能源研究所 半导体装置
KR101753927B1 (ko) * 2009-11-06 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058934A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR20220137807A (ko) * 2009-11-20 2022-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5743790B2 (ja) * 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
JP2012079399A (ja) * 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US8848464B2 (en) * 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device

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