JP2017063420A - 半導体装置 - Google Patents

Abstract

【課題】少ない電力で圧縮処理が可能な半導体装置を提供する。
【解決手段】画素部と、メモリーと、第１回路と、第２回路と、を有する半導体装置である。画素部は撮像データを取得する機能を有する。第１回路は、撮像データに離散コサイン変換を施し、第１データを生成する機能を有する。第１データはアナログデータであり、メモリーは第１データを記憶する機能を有する。第２回路は、第１データに離散コサイン変換を施し、第２データを生成する機能を有する。メモリーはチャネル形成領域に酸化物半導体を有する第１トランジスタと、Ｓｉウェハにチャネル形成領域が設けられている第２トランジスタを有する。
【選択図】図１

Description

本発明の一態様は、半導体装置に関する。特に撮像データの取得と、撮像データの圧縮が可能な半導体装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。撮像装置、表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

近年、デジタルビデオの規格として、水平７６８０×垂直４３２０の画素数を持つ８Ｋ ＵＨＤＴＶ（８Ｋ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）が提案されるなど、表示装置の高精細化及び画素数の増大が要求されている。それに伴って、撮像装置で取得される撮像データのデータ量も増大している。

撮像装置で取得した撮像データを他の機器に送信する場合、通信データ量を低減するため、圧縮して送信されることが多い。データ圧縮の形式として、動画像データの場合は、数フレーム毎の参照フレームにおいて撮像データに対する離散コサイン変換を利用し、当該参照フレーム間のフレームでは参照フレームの撮像データとの差分データに対する離散コサイン変換を利用するＭＰＥＧ形式などが代表的である。

また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。

チャネル形成領域に酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）は、極めてオフ電流が小さいことが知られている。当該オフ電流特性を利用して記憶装置を構成する技術が特許文献３に開示されている。また、特許文献４には、ＯＳトランジスタを用いたイメージセンサが開示されている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１７１７０２号公報 特開２０１３−４２４８２号公報

撮像データのデータ量が膨大な場合、撮像データの圧縮処理は膨大な時間と電力が要求される。撮像データの圧縮処理として、例えば、撮像データのＡ／Ｄ変換、Ａ／Ｄ変換されたデータの出力及びフレームメモリへの格納、差分処理、離散コサイン変換処理などが挙げられる。特に、撮像データのＡ／Ｄ変換と離散コサイン変換に要する時間と電力が膨大になる。

本発明の一態様は、少ない電力で圧縮処理が可能な半導体装置を提供することを課題の一とする。また、本発明の一態様は、高速に圧縮処理が可能な半導体装置を提供することを課題の一とする。

また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

本発明の一態様は、画素部と、メモリーと、第１回路と、第２回路と、を有する半導体装置である。前記画素部は撮像データを取得する機能を有する。前記第１回路は、前記撮像データに離散コサイン変換を施し、第１データを生成する機能を有する。前記第１データはアナログデータである。前記メモリーは前記第１データを記憶する機能を有する。前記第２回路は、前記第１データに離散コサイン変換を施し、第２データを生成する機能を有する。

上記態様において、前記画素部は、フォトダイオードと、トランジスタと、を有する。前記トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。

上記態様において、前記メモリーは、第１トランジスタと、第２トランジスタと、容量素子と、を有する。前記第１トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。前記第２トランジスタはＳｉウェハにチャネル形成領域が設けられていることが好ましい。

本発明の一態様は、画素部と、メモリーと、第１回路と、第２回路と、を有する半導体装置である。前記画素部は第１乃至第３撮像データを取得する機能を有する。前記第３撮像データは、前記第１撮像データと前記第２撮像データの差分である。前記第１回路は、前記第３撮像データに離散コサイン変換を施し、第１データを生成する機能を有する。前記第１データはアナログデータである。前記メモリーは前記第１データを記憶する機能を有する。前記第２回路は、前記第１データに離散コサイン変換を施し、第２データを生成する機能を有する。

上記態様において、前記画素部は、フォトダイオードと、トランジスタと、を有する。前記トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。

上記態様において、前記メモリーは、第１トランジスタと、第２トランジスタと、容量素子と、を有する。前記第１トランジスタはチャネル形成領域に酸化物半導体を有することが好ましい。前記第２トランジスタはＳｉウェハにチャネル形成領域が設けられていることが好ましい。

本発明の一態様は、上記態様に記載の半導体装置およびレンズを有するカメラモジュールである。

本発明の一態様により、少ない電力で圧縮処理が可能な半導体装置を提供することが可能になる。また、本発明の一態様により、高速に圧縮処理が可能な半導体装置を提供することが可能になる。

また、本発明の一態様により、新規な半導体装置を提供することが可能になる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成例を示す回路ブロック図。 撮像データから離散コサイン変換を行う処理を説明するフローチャート。 半導体装置の構成例を示す回路ブロック図。 半導体装置の構成例を示す回路ブロック図。 （Ａ）画素の構成例を示す回路図、（Ｂ）画素の動作例を示すタイミングチャート。 画素部及びアナログ処理回路の構成例を示す回路図。 画素部及びアナログ処理回路の構成例を示す回路図。 メモリセルの構成例を示す回路図。 メモリセルアレイ及びアナログ処理回路の構成例を示す回路図。 メモリセルアレイ及びアナログ処理回路の構成例を示す回路図。 アナログ処理回路の構成例を示す回路図。 アナログ処理回路の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図及び上面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図及び上面図。 トランジスタ中央部の断面図及びエネルギーバンド図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。

本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。

本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０^−２１Ａ未満である、とは、トランジスタのオフ電流が１０^−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。

また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。

なお、本明細書中において、高電源電圧をＨレベル（又はＶ_ＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。

（実施の形態１）
〈半導体装置の構成例〉
図１に本発明の一態様である半導体装置１０の構成例を示す。

半導体装置１０は、デコーダ１１と、Ａ／Ｄコンバータ１２と、画素部１３と、アナログ処理回路１４と、デコーダ１５と、アナログ処理回路１６と、デコーダ１７と、メモリセルアレイ１８と、を有する。

画素部１３は、マトリクス状に配置された複数の画素ＰＩＸと、複数の参照用画素ＰＲＥＦを有する。画素ＰＩＸ及び参照用画素ＰＲＥＦは、配線ＷＰを介して、デコーダ１１に電気的に接続されている。また、画素ＰＩＸは、配線ＢＰを介して、Ａ／Ｄコンバータ１２及びアナログ処理回路１４に電気的に接続されている。参照用画素ＰＲＥＦは配線ＢＰＲを介して、アナログ処理回路１４に電気的に接続されている。

なお、以下において、配線ＷＰ［ｉ］及び配線ＢＰ［ｊ］に接続されている画素ＰＩＸを画素ＰＩＸ［ｉ、ｊ］と記載し、配線ＷＰ［ｉ］に接続されている参照用画素ＰＲＥＦを参照用画素ＰＲＥＦ［ｉ］と記載する。なお、ｉは０以上、ｉ_ＭＡＸ以下の整数とする。同様に、ｊは０以上、ｊ_ＭＡＸ以下の整数とする。

画素ＰＩＸは、フォトダイオードなどの受光素子を有することが好ましい。画素ＰＩＸが受光素子を有することで、画素部１３は撮像素子として機能し、撮像データを得ることができる。

メモリセルアレイ１８は、マトリクス状に配置された複数のメモリセルＭＥＭと、複数の参照用メモリセルＭＲＥＦを有する。メモリセルＭＥＭは、配線ＷＷを介してデコーダ１５に電気的に接続され、配線ＲＷを介してデコーダ１７に電気的に接続され、配線ＢＭを介して、アナログ処理回路１６に電気的に接続されている。参照用メモリセルＭＲＥＦは、配線ＷＷＲを介してデコーダ１５に電気的に接続され、配線ＲＷを介してデコーダ１７に電気的に接続され、配線ＢＭＲを介してアナログ処理回路１６に電気的に接続されている。

なお、以下において、配線ＷＷ［ｋ］及び配線ＲＷ［ｊ］に接続されたメモリセルＭＥＭをメモリセルＭＥＭ［ｋ、ｊ］と記載し、配線ＲＷ［ｊ］に接続された参照用メモリセルＭＲＥＦを参照用メモリセルＭＲＥＦ［ｊ］と記載する。ｋは０以上の整数とする。

配線ＷＷの本数は配線ＷＰの本数と揃えておくことが好ましい。

なお、図１において、画素ＰＩＸ及びメモリセルＭＥＭは、２行２列のマトリクスとして描かれているが、これに限定されず、画素ＰＩＸ及びメモリセルＭＥＭは、任意の行数と列数をもつマトリクスとして扱うことができる。

半導体装置１０は、画素部１３が取得した撮像データを、Ａ／Ｄコンバータ１２でＡ／Ｄ変換し、離散コサイン変換を行い、圧縮処理することができる。しかし、Ａ／Ｄ変換には、膨大な電力と時間を要する場合が多い。本発明の一態様である半導体装置１０は、上述のＡ／Ｄ変換を行わずに、撮像データの離散コサイン変換を行うことができる。以下では、Ａ／Ｄコンバータ１２を経由せずに撮像データの離散コサイン変換を行う方法について、図２乃至図４を用いて説明を行う。

図２（Ａ）、（Ｂ）に、半導体装置１０を用いて撮像データの離散コサイン変換を行う場合のフローチャートを示す。

まず、図２（Ａ）について説明を行う。画素部１３は撮像データを取得し、データ４１として出力する。次に、アナログ処理回路１４は、データ４１にＸ軸方向の１次元離散コサイン変換を施し、データ４２を出力する。データ４２はメモリセルアレイ１８に、一時的に格納される。メモリセルアレイ１８は、格納したデータをデータ４３として出力する。アナログ処理回路１６は、データ４３にＹ軸方向の１次元離散コサイン変換を施し、データ４４として出力する。結果としてデータ４４は、撮像データをＸ、Ｙ軸方向に２次元離散コサイン変換したものに相当する。その後、データ４４にＤ／Ａ変換を施した後に符号化処理等を施すことで、ＭＰＥＧ形式などに対応した圧縮されたデータを得ることができる。なお、図２（Ａ）において、アナログ処理回路１４がＹ軸方向の１次元離散コサイン変換を施し、アナログ処理回路１６がＸ軸方向の１次元離散コサイン変換を施してもよい。

次に、図２（Ｂ）について説明を行う。画素部１３は第１の撮像データを取得し、時間差をおいて第２の撮像データを取得する。第１の撮像データと第２の撮像データの差分（差分データ）を取得し、データ４５として出力する。次に、アナログ処理回路１４は、データ４５にＸ軸方向の１次元離散コサイン変換を施し、データ４６を出力する。データ４６はメモリセルアレイ１８に、一時的に格納される。メモリセルアレイ１８は、格納したデータをデータ４７として出力する。アナログ処理回路１６は、データ４７にＹ軸方向の１次元離散コサイン変換を施し、データ４８として出力する。結果としてデータ４８は、差分データをＸ、Ｙ軸方向に２次元離散コサイン変換したものに相当する。その後、データ４８にＤ／Ａ変換を施した後に符号化処理等を施すことで、ＭＰＥＧ形式などに対応した圧縮されたデータを得ることができる。なお、図２（Ｂ）において、アナログ処理回路１４がＹ軸方向の１次元離散コサイン変換を施し、アナログ処理回路１６がＸ軸方向の１次元離散コサイン変換を施してもよい。

第１の撮像データを取得した時刻と第２の撮像データを取得した時刻の時間差が短ければ、第１の撮像データと第２の撮像データの差は小さく、上述の差分データは「０」となることが多い。従って、データ４８はデータ４４よりもデータ量を小さくすることができる。

上述の離散コサイン変換について、図３の回路ブロック図を用いて、さらに詳細な説明を行う。

まず、画素部１３に光があたり、画素ＰＩＸ［ｉ、ｊ］に含まれるフォトダイオードが受光する。そして、画素ＰＩＸ［ｉ、ｊ］は電位Ｖ_Ｐ［ｉ、ｊ］を含む撮像データを生成し保持する。他の画素ＰＩＸも同様に、電位Ｖ_Ｐを含む撮像データを生成し保持する。

参照用画素ＰＲＥＦは、画素ＰＩＸと同じ回路構成を有することが好ましい。また、参照用画素ＰＲＥＦが有するフォトダイオードは、光があたらないように遮光されていることが好ましい。

デコーダ１１は、配線ＷＰ［ｉ］に接続された複数の画素ＰＩＸ及び参照用画素ＰＲＥＦ［ｉ］に、電位Ｖ_ＷＰ［ｉ、ｋ］を含むデータを与える機能を有する。同様に、デコーダ１１は、配線ＷＰ［ｉ＋１］に接続された複数の画素ＰＩＸ及び参照用画素ＰＲＥＦ［ｉ＋１］に、電位Ｖ_ＷＰ［ｉ＋１、ｋ］を含むデータを与える機能を有する。

画素ＰＩＸ［ｉ、ｊ］は、撮像データ（Ｖ_Ｐ［ｉ、ｊ］）とデコーダ１１から供給されたデータ（Ｖ_ＷＰ［ｉ、ｋ］）に応じて、電流Ｉ_Ｐ［ｉ、ｊ］を配線ＢＰ［ｊ］に流す機能を有する。同様に、画素ＰＩＸ［ｉ＋１、ｊ］は、撮像データ（Ｖ_Ｐ［ｉ＋１、ｊ］）とデコーダ１１から供給されたデータ（Ｖ_ＷＰ［ｉ＋１、ｋ］）に応じて、電流Ｉ_Ｐ［ｉ＋１、ｊ］を配線ＢＰ［ｊ］に流す機能を有する。その結果、配線ＢＰ［ｊ］には、式（１）で表される電流Ｉ_Ｐ［ｊ］が流れる。

参照用画素ＰＲＥＦ［ｉ］は、デコーダ１１から供給されたデータ（Ｖ_ＷＰ［ｉ、ｋ］）に応じて、電流Ｉ_Ｐ０［ｉ］を配線ＢＰＲに流す機能を有する。同様に、参照用画素ＰＲＥＦ［ｉ＋１］は、デコーダ１１から供給されたデータ（Ｖ_ＷＰ［ｉ＋１、ｋ］）に応じて、電流Ｉ_Ｐ０［ｉ＋１］を配線ＢＲＰに流す機能を有する。その結果、配線ＢＲＰには、式（２）で表される電流Ｉ_Ｐ０が流れる。

アナログ処理回路１４は、電流Ｉ_Ｐ［ｊ］及び電流Ｉ_Ｐ０から、電位Ｆ_ｊ［ｋ］を含むデータを生成し、配線ＷＤ［ｊ］に供給する機能を有する。ここで、Ｆ_ｊ［ｋ］は式（３）で表される電位である。式（３）において、α_１は係数を表す。

以下の式（４）を満たすように、Ｖ_ＷＰ［ｉ、ｋ］を設定すると、Ｆ_ｊ［ｋ］はＶ_Ｐ［ｉ、ｊ］をＸ軸方向に１次元離散コサイン変換して得られる変換係数に相当する。式（４）において、Ｃ［ｋ］は式（５）で表される係数に相当する。

同様に、アナログ処理回路１４は、電流Ｉ_Ｐ［ｊ＋１］及び電流Ｉ_Ｐ０から電位Ｆ_ｊ＋１［ｋ］を含むデータを生成し、配線ＷＤ［ｊ＋１］に供給する機能を有する。

メモリセルＭＥＭは、アナログ処理回路１４から供給されたデータを保持する機能を有する。また、デコーダ１５は、データが保持されるメモリセルＭＥＭを選択する機能を有する。例えば、配線ＷＤ［ｊ］、配線ＷＤ［ｊ＋１］に、それぞれＦ_ｊ［ｋ］、Ｆ_ｊ＋１［ｋ］を含むデータが与えられた場合、デコーダ１５は、配線ＷＷ［ｋ］に選択信号を与える。デコーダ１５によって選択されたメモリセルＭＥＭ［ｋ、ｊ］、メモリセルＭＥＭ［ｋ、ｊ＋１］は、それぞれＦ_ｊ［ｋ］、Ｆ_ｊ＋１［ｋ］を含むデータを保持する。

参照用メモリセルＭＲＥＦは、メモリセルＭＥＭと同じ回路構成を有することが好ましい。

デコーダ１７は、配線ＲＷ［ｊ］に接続された複数のメモリセルＭＥＭ及び参照用メモリセルＭＲＥＦ［ｊ］に、電位Ｖ_ＷＭ［ｊ、ｌ］を含むデータを与える機能を有する。なお、ｌは０以上の整数とする。同様に、デコーダ１７は、配線ＲＷ［ｊ＋１］に接続された複数のメモリセルＭＥＭ及び参照用メモリセルＭＲＥＦ［ｊ＋１］に、電位Ｖ_ＷＭ［ｊ＋１、ｌ］を含むデータを与える機能を有する。

メモリセルＭＥＭ［ｋ、ｊ］は、保持しているデータ（Ｆ_ｊ［ｋ］）とデコーダ１７から供給されたデータ（Ｖ_ＷＭ［ｊ、ｌ］）に応じて、電流Ｉ_Ｍ［ｋ、ｊ］を配線ＢＭ［ｋ］に流す機能を有する。同様に、メモリセルＭＥＭ［ｋ、ｊ＋１］は、保持しているデータ（Ｆ_ｊ＋１［ｋ］）とデコーダ１７から供給されたデータ（Ｖ_ＷＭ［ｊ＋１、ｌ］）に応じて、電流Ｉ_Ｍ［ｋ、ｊ＋１］を配線ＢＭ［ｋ］に流す機能を有する。その結果、配線ＢＭ［ｋ］には式（６）で表される電流Ｉ_Ｍ［ｋ］が流れる。

参照用メモリセルＭＲＥＦ［ｊ］は、デコーダ１７から供給されたデータ（Ｖ_ＷＭ［ｊ、ｌ］）に応じて、電流Ｉ_Ｍ０［ｊ］を配線ＢＭＲに流す機能を有する。同様に、参照用メモリセルＭＲＥＦ［ｊ＋１］は、デコーダ１７から供給されたデータ（Ｖ_ＷＭ［ｊ＋１、ｌ］）に応じて、電流Ｉ_Ｍ０［ｊ＋１］を配線ＢＭＲに流す機能を有する。その結果、配線ＢＭＲには、式（７）で表される電流Ｉ_Ｍ０が流れる。

アナログ処理回路１６は、電流Ｉ_Ｍ［ｋ］及び電流Ｉ_Ｍ０から式（８）で表される電位Ｆ［ｋ、ｌ］を含むデータを生成し、配線ＯＵＴ［ｋ］に供給する機能を有する。式（８）において、α_２は係数を表す。

なお、図３に示す配線ＷＰ［ｉ］、配線ＷＰ［ｉ＋１］に、それぞれ電位Ｖ_ＷＰ［ｉ、ｋ＋１］、電位Ｖ_ＷＰ［ｉ＋１、ｋ＋１］を与えることで、メモリセルＭＥＭ［ｋ＋１、ｊ］、メモリセルＭＥＭ［ｋ＋１、ｊ＋１］には、それぞれ電位Ｆ_ｊ［ｋ＋１］、電位Ｆ_ｊ＋１［ｋ＋１］を含むデータが保持される。その場合の回路ブロック図を図４に示す。配線ＢＭ［ｋ＋１］に接続されたメモリセルＭＥＭは、配線ＢＭ［ｋ＋１］に電流Ｉ_Ｍ［ｋ＋１］を流す機能を有する。その結果、アナログ処理回路１６は、電流Ｉ_Ｍ［ｋ＋１］及び電流Ｉ_Ｍ０から電位Ｆ［ｋ＋１、ｌ］を含むデータを生成し、配線ＯＵＴ［ｋ＋１］に供給することができる。

以下の式（９）を満たすように、Ｖ_ＷＭ［ｊ、ｌ］を設定すると、Ｆ［ｋ、ｌ］はＦ_ｊ［ｋ］をＹ軸方向に１次元離散コサイン変換して得られる変換係数に相当する。

半導体装置１０は、上述の離散コサイン変換を任意の行列単位で実行することも可能である。例えば８行８列単位で行う場合は、ｉ_ＭＡＸ＝７、ｊ_ＭＡＸ＝７とし、配線ＷＰに８行単位で順次所望の電位を印加した後、配線ＲＷに８列単位で順次所望の電位を印加する、ということを繰り返せばよい。この場合、メモリセルＭＥＭは８行分あれば２次元の離散コサイン変換が可能となる。

図３において、Ｖ_Ｐ［ｉ、ｊ］、Ｖ_Ｐ［ｉ、ｊ＋１］、Ｖ_Ｐ［ｉ＋１、ｊ］、Ｖ_Ｐ［ｉ＋１、ｊ＋１］等は、図２（Ａ）の撮像データに相当する。Ｉ_Ｐ［ｊ］、Ｉ_Ｐ［ｊ＋１］等は、図２（Ａ）のデータ４１に相当する。Ｆ_ｊ［ｋ］、Ｆ_ｊ＋１［ｋ］等は、図２（Ａ）のデータ４２に相当する。Ｉ_Ｍ［ｋ］等は、図２（Ａ）のデータ４３に相当する。Ｆ［ｋ、ｌ］等は、図２（Ａ）のデータ４４に相当する。

なお、図２（Ｂ）に示す差分データとは、第１の撮像データ（Ｖ_Ｐ１）と第２の撮像データ（Ｖ_Ｐ２）の差分データ（Ｖ_Ｐ２―Ｖ_Ｐ１）を表す。上述の撮像データ（Ｖ_Ｐ）を差分データ（Ｖ_Ｐ２―Ｖ_Ｐ１）に置き換えることで、図２（Ａ）は、図２（Ｂ）と対応させることができる。

以上より、半導体装置１０は、画素部１３より得られた撮像データについて離散コサイン変換を行い、アナログ処理回路１６より出力する機能を有する。離散コサイン変換されたデータは圧縮処理され、テレビなどの受信装置へ送信される。

上述の半導体装置１０は、撮像データのＡ／Ｄ変換を行わずにアナログデータのまま離散コサイン変換を行うことができる。そのため、少ない電力で圧縮処理を行うことができる。また、高速に圧縮処理を行うことができる。

次に、半導体装置１０が有する各構成要素の詳細について説明を行う。

〈撮像素子〉
図５（Ａ）は、画素ＰＩＸ［ｉ、ｊ］の一例を示す回路図である。画素ＰＩＸ［ｉ、ｊ］は、トランジスタＭ１乃至トランジスタＭ５と、容量素子Ｃ１と、容量素子Ｃ２と、フォトダイオードＰＤを有する。また、画素ＰＩＸ［ｉ、ｊ］は、配線ＷＰ［ｉ］、配線ＳＥＬ［ｉ］、配線ＢＰ［ｊ］、配線ＴＸ、配線ＰＲ及び配線ＦＲに電気的に接続されている。

配線ＷＰ［ｉ］は、容量素子Ｃ２の第１端子に電気的に接続されている。配線ＳＥＬ［ｉ］は、トランジスタＭ５のゲートに電気的に接続されている。配線ＢＰ［ｊ］は、トランジスタＭ５の第１端子に電気的に接続されている。配線ＴＸはトランジスタＭ１のゲートに電気的に接続されている。配線ＰＲはトランジスタＭ２のゲートに電気的に接続されている。配線ＦＲはトランジスタＭ３のゲートに電気的に接続されている。

トランジスタＭ２の第１端子は、電位Ｖ_ＰＲが与えられ、トランジスタＭ２の第２端子は、トランジスタＭ１の第１端子及び容量素子Ｃ１の第１端子に、電気的に接続されている。

フォトダイオードＰＤの第１端子は、トランジスタＭ１の第２端子に電気的に接続され、フォトダイオードＰＤの第２端子は、電位Ｖ_ＰＤが与えられる。

トランジスタＭ３の第１端子は、容量素子Ｃ１の第２端子、容量素子Ｃ２の第２端子及びトランジスタＭ４のゲートに、電気的に接続されている。トランジスタＭ３の第２端子は、電位Ｖ_ＦＲが与えられている。

トランジスタＭ４の第１端子はトランジスタＭ５の第２端子に電気的に接続され、トランジスタＭ４の第２端子は電位Ｖ_０が与えられている。

トランジスタＭ３の第１端子と、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第２端子と、トランジスタＭ４のゲートの結節点をノードＦＤと呼ぶ。また、トランジスタＭ１の第１端子とトランジスタＭ２の第２端子の結節点をノードＦＤ´と呼ぶ。

配線ＷＰ［ｉ］、配線ＳＥＬ［ｉ］、配線ＴＸ、配線ＰＲ及び配線ＦＲは制御信号を供給する機能を有する。配線ＢＰ［ｊ］は、撮像データに対応する電流が出力される。

ノードＦＤは、撮像データに対応する電荷を蓄積する機能を有する。

容量素子Ｃ１の容量値は、容量素子Ｃ２の容量値より大きいことが好ましい。

次に、画素ＰＩＸ［ｉ、ｊ］の動作について、図５（Ｂ）のタイミングチャートを用いて説明を行う。なお、以降の説明において、トランジスタＭ１乃至Ｍ５はｎチャネル型トランジスタとして説明を行う。

図５（Ｂ）は、画素ＰＩＸ［ｉ、ｊ］の動作を説明するタイミングチャートである。ここで、Ｖ_ＰＤは低電源電位、Ｖ_ＰＲは高電源電位、Ｖ_ＦＲは高電源電位、Ｖ_Ｏは低電源電位とする。また、配線ＷＰ［ｉ］の電位は任意の基準電位とする。

なお、図５（Ｂ）に示すタイミングチャートは、図２（Ｂ）に示すように、画素ＰＩＸ［ｉ、ｊ］が、第１の撮像データと第２の撮像データを取得し、差分データを生成する動作について説明を行っている。図２（Ａ）に示すように、差分データを必要としない場合は、第２の撮像データを取得する動作を省略すればよい（時刻Ｔ１２以降の動作を省略すればよい）。

時刻Ｔ１乃至時刻Ｔ４は、受光によって第１の撮像データを取得する期間である。時刻Ｔ１乃至時刻Ｔ２において、配線ＰＲをＨレベル、配線ＦＲをＨレベル、配線ＴＸをＨレベルとする。このとき、ノードＦＤの電位は電位Ｖ_ＦＲに設定され、ノードＦＤ´の電位は電位Ｖ_ＰＲに設定される。

時刻Ｔ２乃至時刻Ｔ３において、配線ＰＲをＬレベル、配線ＦＲをＨレベル、配線ＴＸをＨレベルとする。このとき、フォトダイオードＰＤの受光量に応じて、ノードＦＤ´の電位はＶ_Ｐ１´低下してＶ_ＰＲ−Ｖ_Ｐ１´となる。なお、フォトダイオードＰＤに照射する光が強い程、ノードＦＤ´の電位は低下する。なお、ノードＦＤの電位はＶ_ＦＲに設定されたまま変化しない。

時刻Ｔ３乃至時刻Ｔ４において、配線ＰＲをＬレベル、配線ＦＲをＬレベル、配線ＴＸをＨレベルとする。このとき、フォトダイオードＰＤに照射する光に応じて、ノードＦＤ´の電位はさらにＶ_Ｐ１´低下してＶ_ＰＲ−２Ｖ_Ｐ１´となる。また、容量素子Ｃ１と容量素子Ｃ２との容量結合により、ノードＦＤの電位はＶ_Ｐ１低下してＶ_ＦＲ−Ｖ_Ｐ１となる。なお、フォトダイオードＰＤに照射する光が強い程、ノードＦＤ´の電位は低下する。また、ノードＦＤの電位も低下する。なお、時刻Ｔ２乃至時刻Ｔ３の間隔と時刻Ｔ３乃至時刻Ｔ４の間隔とは共にＴで等しいとする。

時刻Ｔ５乃至時刻Ｔ１２は、第１の撮像データの電位と配線ＷＰ［ｉ］に印加する電位に依存した第１の電流を取得する期間である。時刻Ｔ５乃至時刻Ｔ６において、配線ＰＲをＨレベル、配線ＦＲをＬレベル、配線ＴＸをＨレベルとする。このとき、ノードＦＤ´の電位はＶ_ＰＲ−２Ｖ_Ｐ１´からＶ_ＰＲに設定される。すなわち、時刻Ｔ２乃至時刻Ｔ４における電圧降下分（２Ｖ_Ｐ´）だけ電位が上昇する。一方、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ１から容量素子Ｃ１と容量素子Ｃ２との容量結合により２Ｖ_Ｐ１だけ上昇する。すなわち、Ｖ_ＦＲに、時刻Ｔ３乃至時刻Ｔ４における電圧降下分を加えた電位Ｖ_ＦＲ＋Ｖ_Ｐ１となる。

時刻Ｔ７乃至時刻Ｔ８において、配線ＳＥＬをＨレベルとする。この時、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１に応じて、配線ＢＰ［ｊ］に撮像データに対応する電流が流れる。これは後述するオフセット電流の取得に相当する。

時刻Ｔ９乃至時刻Ｔ１２において、配線ＷＰの電位をＶ_ＷＰ１とする。ここで、Ｖ_ＷＰ１は先述の任意の基準電位からの増分とする。この時、ノードＦＤの電位はＶ_ＦＲ＋Ｖ_Ｐ１＋Ｖ_ＷＰ１となる。なお、配線ＷＰ［ｉ］の電位は容量素子Ｃ２を介してノードＦＤの電位に重畳されるため、配線ＷＰ［ｉ］の電位変化がそのままノードＦＤの電位の増加分とはならない。より具体的には、容量素子Ｃ１の容量、容量素子Ｃ２の容量、トランジスタＭ４のゲート容量及び寄生容量より算出できる容量結合係数を、配線ＷＰ［ｉ］の電位変化に乗じた電位変化がノードＦＤの電位の増加分となる。ここでは、簡単のため、当該容量結合係数を乗じた電位をＶ_ＷＰ１とするが、実際に配線ＷＰ［ｉ］に供給する電位は、当該容量結合係数を用いることで適宜換算すればよい。

時刻Ｔ１０乃至時刻Ｔ１１において、配線ＳＥＬをＨレベルとする。このとき、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１＋Ｖ_ＷＰ１に応じて、配線ＢＰ［ｊ］に第１の撮像データに対応する第１の電流が流れる。

時刻Ｔ１３乃至時刻Ｔ２０は、第１の撮像データと第２の撮像データとの差分データを取得する期間である。

時刻Ｔ１３乃至時刻Ｔ１４において、配線ＰＲをＨレベル、配線ＦＲをＬレベル、配線ＴＸをＨレベルとする。このとき、ノードＦＤ´の電位は電位Ｖ_ＰＲに設定される。一方、ノードＦＤの電位はＶ_ＦＲ＋Ｖ_Ｐ１となる。

時刻Ｔ１４乃至時刻Ｔ１５において、配線ＰＲをＬレベル、配線ＦＲをＬレベル、配線ＴＸをＨレベルとする。このとき、フォトダイオードＰＤに照射する光に応じて、ノードＦＤ´の電位はＶ_Ｐ２´だけ低下し、また、容量素子Ｃ１と容量素子Ｃ２との容量結合により、ノードＦＤの電位はＶ_Ｐ２だけ低下し、Ｖ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２となる。また、時刻Ｔ１４乃至時刻Ｔ１５の間隔をＴとする。

このとき、フォトダイオードＰＤに照射する光が時刻Ｔ２乃至時刻Ｔ４に照射した光より強いと仮定した場合、ノードＦＤの電圧降下（Ｖ_Ｐ２）は、時刻Ｔ３乃至時刻Ｔ４における電圧降下（Ｖ_Ｐ１）より大きい。したがって、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２は、電位Ｖ_ＦＲより低い。これは、第１の撮像データと第２の撮像データとの差分が負に対応する。

同様に、フォトダイオードＰＤに照射する光が時刻Ｔ２乃至時刻Ｔ４に照射した光より弱いと仮定した場合、ノードＦＤの電圧降下（Ｖ_Ｐ２）は、時刻Ｔ３乃至時刻Ｔ４における電圧降下（Ｖ_Ｐ１）より小さい。したがって、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２は、Ｖ_ＦＲより高い。これは、第１の撮像データと第２の撮像データとの差分が正に対応する。

同様に、フォトダイオードＰＤに照射する光が時刻Ｔ２乃至時刻Ｔ４に照射した光と同じと仮定した場合、ノードＦＤの電圧降下（Ｖ_Ｐ２）は、時刻Ｔ３乃至時刻Ｔ４における電圧降下（Ｖ_Ｐ１）と同じになる。したがって、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２は、Ｖ_ＦＲと等しい。これは、第１の撮像データと第２の撮像データとの差分が０に対応する。

時刻Ｔ１６乃至時刻Ｔ１７において、配線ＳＥＬをＨレベルとする。このとき、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２に応じて、配線ＢＰ［ｊ］に撮像データに対応する電流が流れる。これは後述するオフセット電流の取得に相当する。

時刻Ｔ１８乃至時刻Ｔ２０において、配線ＷＰ［ｉ］の電位をＶ_ＷＰ２とする。ここで、Ｖ_ＷＰ２は先述の基準電位からの増分とする。このとき、ノードＦＤの電位はＶ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２＋Ｖ_ＷＰ２となる。なお、時刻Ｔ９乃至時刻Ｔ１２と同様に、配線ＷＰ［ｉ］の電位変化をそのままノードＦＤの電位の増加分としている。

時刻Ｔ１９乃至時刻Ｔ２０において、配線ＳＥＬをＨレベルとする。このとき、ノードＦＤの電位Ｖ_ＦＲ＋Ｖ_Ｐ１−Ｖ_Ｐ２＋Ｖ_ＷＰ２に応じて、配線ＢＰ［ｊ］に第２の電流が流れる。

上述の動作を、その他の画素ＰＩＸについても行うことで、図３に示す電流Ｉ_Ｐ［ｊ］、電流Ｉ_Ｐ［ｊ＋１］等を得ることができる。

上述の動作を、参照用画素ＰＲＥＦ等についても行うことで、図３に示す電流Ｉ_Ｐ０を得ることができる。なお、参照用画素ＰＲＥＦは、常に遮光された状態にあるので、図５（Ｂ）の説明において、Ｖ_Ｐ１＝Ｖ_Ｐ２＝０とすることで、その動作を理解することができる。

上述の第１の撮像データと第２の撮像データの差分は少ないことが経験的に知られている。そのため、時刻Ｔ１３乃至時刻Ｔ２０で得られた差分データは０となることが多い。従って、半導体装置１０は、上記差分データに離散コサイン変換を施すことで、撮像データのデータ量をさらに減らすことができる。

なお、半導体装置１０は、複数の画素から撮像データを一括して取得することが好ましい。すなわち、グローバルシャッタ方式の撮像が好ましい。このような構成を可能にするため、画素ＰＩＸが有するトランジスタＭ１、トランジスタＭ２及びトランジスタＭ３には、例えば、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなど、オフ電流が低いトランジスタを用いることが好ましい。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。

〈第１のアナログ処理回路、回路構成〉
図６は、画素部１３及びアナログ処理回路１４の回路構成例である。画素部１３は、マトリクス状に配置された複数の画素ＰＩＸと、複数の参照用画素ＰＲＥＦを有する。図６は、そのうち画素ＰＩＸ［ｉ、ｊ］と参照用画素ＰＲＥＦ［ｉ］を示している。一部省略されているが、画素ＰＩＸ［ｉ、ｊ］及び参照用画素ＰＲＥＦ［ｉ］の回路構成は、図５（Ａ）と同一である。

アナログ処理回路１４は、複数の回路ＡＣ１と回路ＡＣ１＿Ｒを有する。図６は、そのうち回路ＡＣ１［ｊ］と回路ＡＣ１＿Ｒを示している。

回路ＡＣ１［ｊ］は、スイッチＳ１乃至スイッチＳ５と、トランジスタＭ１１乃至Ｍ１４と、容量素子Ｃ１１と、オペアンプ２０と、抵抗素子Ｒ１と、抵抗素子Ｒ２と、配線Ｌ１乃至配線Ｌ３と、を有する。また、回路ＡＣ１［ｊ］は、配線ＢＰ［ｊ］を介して、画素ＰＩＸ［ｉ、ｊ］に電気的に接続され、回路ＡＣ１＿Ｒは、配線ＢＰＲを介して、参照用画素ＰＲＥＦ［ｉ］に電気的に接続されている。

回路ＡＣ１［ｊ］において、トランジスタＭ１１の第１端子、トランジスタＭ１２の第１端子及びトランジスタＭ１３の第１端子は、配線Ｌ１に電気的に接続されている。トランジスタＭ１４の第１端子は配線ＢＰ［ｊ］に電気的に接続され、トランジスタＭ１４の第２端子は配線Ｌ２に電気的に接続されている。

トランジスタＭ１１のゲート及びトランジスタＭ１２のゲートは、トランジスタＭ１１の第２端子に電気的に接続されている。

スイッチＳ１は、配線ＢＰ［ｊ］とトランジスタＭ１１の第２端子との導通状態を制御する機能を有する。スイッチＳ２は、オペアンプ２０の非反転入力端子とトランジスタＭ１２の第２端子との導通状態を制御する機能を有する。スイッチＳ３は、配線ＢＰ［ｊ］とトランジスタＭ１３の第２端子との導通状態を制御する機能を有する。スイッチＳ４は、オペアンプ２０の反転入力端子とトランジスタＭ１３の第２端子との導通状態を制御する機能を有する。スイッチＳ５は、トランジスタＭ１４の第１端子とトランジスタＭ１４のゲートとの導通状態を制御する機能を有する。

オペアンプ２０の反転入力端子は、抵抗素子Ｒ１を介して、オペアンプ２０の出力端子に電気的に接続され、オペアンプ２０の非反転入力端子は、抵抗素子Ｒ２を介して配線Ｌ３に電気的に接続されている。

容量素子Ｃ１１の第１の端子は、トランジスタＭ１４のゲートに電気的に接続され、容量素子Ｃ１１の第２の端子は、トランジスタＭ１４の第２端子及び配線Ｌ２に、電気的に接続されている。

回路ＡＣ１＿Ｒは、スイッチＳ６と、スイッチＳ７と、トランジスタＭ１５と、配線Ｌ４と、を有する。

回路ＡＣ１＿Ｒにおいて、トランジスタＭ１５の第１端子は配線Ｌ４に電気的に接続され、トランジスタＭ１５のゲートは、トランジスタＭ１５の第２端子及びトランジスタＭ１３のゲートに電気的に接続されている。

スイッチＳ６、Ｓ７はトランジスタＭ１５の第２端子と配線ＢＰＲとの導通を制御する機能を有する。

トランジスタＭ１１及びトランジスタＭ１２は、カレント・ミラー回路を形成する。同様に、トランジスタＭ１３及びトランジスタＭ１５は、カレント・ミラー回路を形成する。

配線Ｌ１、Ｌ４は高電源電位（Ｖ_ＤＤ）が与えられることが好ましい。配線Ｌ２は低電源電位（Ｖ_ＳＳ）が与えられることが好ましい。また、配線Ｌ３は電位Ｖ_ＤＭが与えられることが好ましい。

トランジスタＭ１１乃至トランジスタＭ１５は、飽和領域で動作することが好ましい。トランジスタＭ１１乃至トランジスタＭ１５が飽和領域で動作できるように、各種配線の電位を適宜調整すればよい。

〈第１のアナログ処理回路、動作方法〉
次に、アナログ処理回路１４の動作方法について、図６及び図７を用いて説明を行う。以降では、トランジスタＭ１１乃至Ｍ１３及びＭ１５はｐチャネル型トランジスタ、トランジスタＭ１４はｎチャネル型トランジスタとして説明を行う。

まず、図６において、配線ＷＰ［ｉ］の電位に「０」を与え、配線ＳＥＬ［ｉ］にＨレベルを与える。スイッチＳ３、Ｓ５、Ｓ７をオンにし、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６をオフにする。

次に、画素ＰＩＸ［ｉ、ｊ］が第１の撮像データを取得したときの、ノードＦＤの電位を考える。図５（Ｂ）の時刻Ｔ７乃至時刻Ｔ８において、Ｖ_Ｐ１を−Ｖ_Ｐ［ｉ、ｊ］に置き換えることで、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ［ｉ、ｊ］と表される。

同様に、画素ＰＩＸ［ｉ、ｊ］が第１の撮像データと第２の撮像データの差分データを取得したときのノードＦＤの電位を考える。図５（Ｂ）の時刻Ｔ１６乃至時刻Ｔ１７において、Ｖ_Ｐ１−Ｖ_Ｐ２を−Ｖ_Ｐ［ｉ、ｊ］に置き換えることで、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ［ｉ、ｊ］と表される。

つまり、いずれの場合においても、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ［ｉ、ｊ］と表される。
このとき、トランジスタＭ４に流れる電流Ｉ_Ｐ［ｉ、ｊ］は、以下の式（１０）で表される。

同様に、参照用画素ＰＲＥＦ［ｉ］におけるノードＦＤの電位はＶ_ＦＲと表される。このとき、トランジスタＭ４に流れる電流Ｉ_Ｐ０［ｉ］は、以下の式（１１）で表される。

式（１０）及び式（１１）において、βは係数、Ｖ_ｔｈはトランジスタＭ４の閾値電圧である。

配線ＢＰ［ｊ］に接続された全ての画素ＰＩＸ及び配線ＢＰＲに接続された全ての参照用画素ＰＲＥＦについて、上記と同様に考えた場合、配線ＢＰＲに流れる電流Ｉ_Ｐ０と、配線ＢＰ［ｊ］に流れる電流Ｉ_Ｐ［ｊ］との差分ΔＩ［ｊ］は、以下の式（１２）で表される。

電流Ｉ_Ｐ１［ｊ］を式（１３）のように定義すると、式（１２）は式（１４）のように表される。つまり、電流Ｉ_Ｐ１［ｊ］は、電流Ｉ_Ｐ０と電流Ｉ_Ｐ［ｊ］の差分で表すことができる。なお、本明細書中において、電流Ｉ_Ｐ１［ｊ］をオフセット電流と呼ぶ場合もある。

このとき、配線ＢＰ［ｊ］に電流Ｉ_Ｐ［ｊ］が流れ、配線ＢＰＲ及びトランジスタＭ１５に電流Ｉ_Ｐ０が流れ、トランジスタＭ１４に電流Ｉ_Ｃ［ｊ］が流れる。

トランジスタＭ１３とトランジスタＭ１５はカレント・ミラー回路を形成しているので、トランジスタＭ１５に流れる電流Ｉ_Ｐ０は、トランジスタＭ１３にも流れる。その結果、電流Ｉ_Ｐ［ｊ］と電流Ｉ_Ｃ［ｊ］の和が、電流Ｉ_Ｐ０に等しくなることがわかる（式（１５））。

式（１４）と式（１５）より、電流Ｉ_Ｃ［ｊ］と電流Ｉ_Ｐ１［ｊ］は、等しいことがわかる（式（１６））。

また、容量素子Ｃ１１は、トランジスタＭ１４が電流Ｉ_Ｃ［ｊ］を供給することが可能となるようにトランジスタＭ１４のゲート電位が充電される。つまり、式（１６）より、容量素子Ｃ１１が当該電位を保持することで、トランジスタＭ１４は電流Ｉ_Ｐ１［ｊ］を供給する電流源としての機能を有する。

次に、図７において、配線ＷＰ［ｉ］に電位Ｖ_ＷＰ［ｉ、ｋ］を与えた状態で、配線ＳＥＬ［ｉ］にＨレベルの電位を与え、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６をオンにし、スイッチＳ３、Ｓ５、Ｓ７をオフにする。

再び、画素ＰＩＸ［ｉ、ｊ］におけるノードＦＤの電位を考える。図５（Ｂ）の時刻Ｔ１０乃至時刻Ｔ１１において、Ｖ_ＷＰ１をＶ_ＷＰ［ｉ、ｋ］に置き換え、Ｖ_Ｐ１を−Ｖ_Ｐ［ｉ、ｊ］に置き換えることで、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ［ｉ、ｊ］＋Ｖ_ＷＰ［ｉ、ｋ］と表される。

同様に、画素ＰＩＸ［ｉ、ｊ］が第１の撮像データと第２の撮像データの差分データを取得したときのノードＦＤの電位を考える。図５（Ｂ）の時刻Ｔ１９乃至時刻Ｔ２０において、Ｖ_ＷＰ２をＶ_ＷＰ［ｉ、ｋ］に置き換え、Ｖ_Ｐ１−Ｖ_Ｐ２を−Ｖ_Ｐ［ｉ、ｊ］に置き換えることで、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ［ｉ、ｊ］＋Ｖ_ＷＰ［ｉ、ｋ］と表される。

つまり、いずれの場合においても、ノードＦＤの電位はＶ_ＦＲ−Ｖ_Ｐ［ｉ、ｊ］＋Ｖ_ＷＰ［ｉ、ｋ］と表される。このとき、トランジスタＭ４に流れる電流Ｉ_Ｐ［ｉ、ｊ］は、以下の式（１７）で表される。

同様に、参照用画素ＰＲＥＦ［ｉ］におけるトランジスタＭ４に流れる電流Ｉ_Ｐ０［ｉ］は、以下の式（１８）で表される。

配線ＢＰ［ｊ］に接続された全ての画素ＰＩＸと、配線ＢＰＲに接続された全ての参照用画素ＰＲＥＦについて考えた場合、式（１２）の差分ΔＩ［ｊ］は、式（１７）、式（１８）及び式（１３）より、式（１９）で表される。

このとき、電流Ｉ_Ｐ［ｊ］と電流Ｉ_Ｃ［ｊ］の和（すなわち電流Ｉ_Ｐ［ｊ］と電流Ｉ_Ｐ１［ｊ］の和）に等しい電流が、トランジスタＭ１１及びスイッチＳ１を流れ、トランジスタＭ１１とカレント・ミラー回路を形成するトランジスタＭ１２にも流れる。また、トランジスタＭ１５には電流Ｉ_Ｐ０が流れ、トランジスタＭ１５とカレント・ミラー回路を形成するトランジスタＭ１３にも電流Ｉ_Ｐ０が流れる。

その結果、抵抗素子Ｒ１には電流Ｉ_Ｐ０が流れ、抵抗素子Ｒ２には電流（Ｉ_Ｐ［ｊ］＋Ｉ_Ｐ１［ｊ］）が流れる。抵抗素子Ｒ１と抵抗素子Ｒ２の抵抗値をともに等しくＲとすると、オペアンプ２０の出力端子ＷＤ［ｊ］の電位Ｖ_ＷＤ［ｊ］は、式（２０）で表される。

式（３）と式（１９）より、電位Ｖ_ＷＤ［ｊ］は式（２１）のように表すことができる。

以上より、図３で示したように、アナログ処理回路１４は、配線ＷＤ［ｊ］に、電位Ｆ_ｊ［ｋ］を含むデータを出力することができる。同様に、配線ＷＤ［ｊ＋１］に、電位Ｆ_ｊ＋１［ｋ］を含むデータを出力することもできる。

なお、アナログ処理回路１４において、トランジスタＭ１１、Ｍ１２、Ｍ１３及びＭ１５をｎチャネル型トランジスタとし、トランジスタＭ１４をｐチャネル型トランジスタとしてもよい。その場合、配線Ｌ１及びＬ４には電位Ｖ_ＳＳを与え、配線Ｌ２には電位Ｖ_ＤＤを与えることが好ましい。

アナログ処理回路１４において、スイッチＳ１乃至スイッチＳ７には、例えば、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなど、オフ電流が低いトランジスタを用いてもよい。特に、スイッチＳ５に上述のオフ電流が低いトランジスタを用いることが好ましい。スイッチＳ５にオフ電流が低いトランジスタを設けることで、オフセット電流（電流Ｉ_Ｐ１）を長期間保持することが可能になる。

〈メモリセルアレイ〉
図８は、メモリセルアレイ１８の構成例を表す回路図である。メモリセルアレイ１８は、マトリクス状に配置された複数のメモリセルＭＥＭと、複数の参照用メモリセルＭＲＥＦを有する。図８は、そのうちメモリセルＭＥＭ［ｋ、ｊ］と、メモリセルＭＥＭ［ｋ、ｊ＋１］と、メモリセルＭＥＭ［ｋ＋１、ｊ］と、メモリセルＭＥＭ［ｋ＋１、ｊ＋１］と、参照用メモリセルＭＲＥＦ［ｊ］と、参照用メモリセルＭＲＥＦ［ｊ＋１］を示している。なお、以下の説明はメモリセルＭＥＭ［ｋ、ｊ］及び参照用メモリセルＭＲＥＦについてのみ行うが、他のメモリセルについても同様である。

メモリセルＭＥＭ［ｋ、ｊ］は、トランジスタＭ２１と、トランジスタＭ２２と、容量素子Ｃ２１と、ノードＳＮ［ｋ、ｊ］とを有する。また、メモリセルＭＥＭ［ｋ、ｊ］は、配線ＷＷ［ｋ］、配線ＢＭ［ｋ］、配線ＲＷ［ｊ］、配線ＷＤ［ｊ］及び配線ＳＬに電気的に接続されている。

参照用メモリセルＭＲＥＦ［ｊ］は、トランジスタＭ２１と、トランジスタＭ２２と、容量素子Ｃ２１と、ノードＳＮＲＥＦ［ｊ］とを有する。また、参照用メモリセルＭＲＥＦ［ｊ］は、配線ＷＷＲ、配線ＢＭＲ、配線ＲＷ［ｊ］、配線ＷＤ［ｊ］及び配線ＳＬに電気的に接続されている。

メモリセルＭＥＭ［ｋ、ｊ］において、容量素子Ｃ２１の第１端子は、配線ＲＷ［ｊ］に電気的に接続され、容量素子Ｃ２１の第２端子は、ノードＳＮ［ｋ、ｊ］に電気的に接続されている。トランジスタＭ２２のゲートは、ノードＳＮ［ｋ、ｊ］に電気的に接続され、トランジスタＭ２２の第１端子は、配線ＢＭ［ｋ］に電気的に接続され、トランジスタＭ２２の第２端子は、配線ＳＬに電気的に接続されている。トランジスタＭ２１のゲートは配線ＷＷ［ｋ］に電気的に接続され、トランジスタＭ２１の第１端子は配線ＷＤ［ｊ］に電気的に接続され、トランジスタＭ２１の第２端子はノードＳＮ［ｋ、ｊ］に電気的に接続されている。

参照用メモリセルＭＲＥＦ［ｊ］において、容量素子Ｃ２１の第１端子は、配線ＲＷ［ｊ］に電気的に接続され、容量素子Ｃ２１の第２端子は、ノードＳＮＲＥＦ［ｊ］に電気的に接続されている。トランジスタＭ２２のゲートは、ノードＳＮＲＥＦ［ｊ］に電気的に接続され、トランジスタＭ２２の第１端子は、配線ＢＭＲに電気的に接続され、トランジスタＭ２２の第２端子は、配線ＳＬに電気的に接続されている。トランジスタＭ２１のゲートは配線ＷＷＲに電気的に接続され、トランジスタＭ２１の第１端子は配線ＷＤ［ｊ］に電気的に接続され、トランジスタＭ２１の第２端子はノードＳＮＲＥＦ［ｊ］に電気的に接続されている。

ノードＳＮ［ｋ、ｊ］は、メモリセルＭＥＭ［ｋ、ｊ］に書き込まれた電荷を保持する機能を有する。同様に、ノードＳＮＲＥＦ［ｊ］は、参照用メモリセルＭＲＥＦ［ｊ］に書き込まれた電荷を保持する機能を有する。

配線ＷＤ［ｊ］は、ノードＳＮ［ｋ、ｊ］またはノードＳＮＲＥＦ［ｊ］にデータを書き込む際にデータが与えられるビット線としての機能を有する。

配線ＲＷ［ｊ］は、ノードＳＮ［ｋ、ｊ］またはノードＳＮＲＥＦ［ｊ］に書き込まれたデータを読み出す際のワード線としての機能を有する。

配線ＢＭ［ｋ］は、ノードＳＮ［ｋ、ｊ］に書き込まれたデータを読み出す際のビット線としての機能を有する。同様に、配線ＢＭＲは、ノードＳＮＲＥＦ［ｊ］に書き込まれたデータを読み出す際のビット線としての機能を有する。

配線ＳＬは電源線としての機能を有する。

デコーダ１５から配線ＷＷ［ｋ］に選択信号が供給されると、メモリセルＭＥＭ［ｋ、ｊ］のトランジスタＭ２１はオンになり、式（２１）で表される電位Ｖ_ＷＤ［ｊ］がノードＳＮ［ｋ、ｊ］に書き込まれる。また、メモリセルＭＥＭ［ｋ、ｊ］はトランジスタＭ２１をオフにすることで、ノードＳＮ［ｋ、ｊ］に書き込まれたデータを保持する。

同様に、デコーダ１５から配線ＷＷＲに選択信号が供給されると、参照用メモリセルＭＥＭ［ｊ］のトランジスタＭ２１はオンになり、ノードＳＮＲＥＦ［ｊ］に電位Ｖ_ＤＭが書き込まれる。また、参照用メモリセルＭＲＥＦ［ｊ］はトランジスタＭ２１をオフにすることで、ノードＳＮＲＥＦ［ｊ］に書き込まれたデータを保持する。

なお、参照用メモリセルＭＲＥＦ［ｊ］に書き込まれる電位Ｖ_ＤＭは、式（２０）よりＩ_Ｐ０＝Ｉ_Ｐ［ｊ］＝Ｉ_Ｐ１［ｊ］＝０とした場合の配線ＷＤ［ｊ］の電位である。すなわち、アナログ処理回路１４のスイッチＳ１乃至Ｓ７を全てオフにし、アナログ処理回路１４内の電流を全て遮断した場合の配線ＷＤ［ｊ］の電位が、参照用メモリセルＭＲＥＦ［ｊ］に書き込まれる。

トランジスタＭ２１には、例えば、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなど、オフ電流が低いトランジスタを用いることが好ましい。トランジスタＭ２１にオフ電流が低いトランジスタを用いることで、メモリセルＭＥＭ［ｋ、ｊ］は、少ない電力でデータの書き込みを行うことが可能になる。また、半導体装置１０の電源をオフにした状態でも、メモリセルＭＥＭ［ｋ、ｊ］は、長期間データを保持することが可能になる。

〈第２のアナログ処理回路、回路構成〉
図９は、メモリセルアレイ１８とアナログ処理回路１６の回路構成を示している。メモリセルアレイ１８の構成要素のうち、図９はメモリセルＭＥＭ［ｋ、ｊ］と参照用メモリセルＭＲＥＦ［ｊ］のみを示している。

アナログ処理回路１６は、複数の回路ＡＣ２と回路ＡＣ２＿Ｒを有している。図９は、そのうち回路ＡＣ２［ｋ］と回路ＡＣ２＿Ｒを示している。

回路ＡＣ２［ｋ］は、スイッチＳ３１乃至スイッチＳ３５と、トランジスタＭ３１乃至Ｍ３４と、容量素子Ｃ３１と、オペアンプ３０と、抵抗素子Ｒ３１と、抵抗素子Ｒ３２と、配線Ｌ３１乃至配線Ｌ３３と、を有する。また、回路ＡＣ２［ｋ］は、配線ＢＭ［ｋ］を介して、メモリセルＭＥＭ［ｋ、ｊ］に電気的に接続されている。

回路ＡＣ２＿Ｒは、スイッチＳ３６と、スイッチＳ３７と、トランジスタＭ３５と、配線Ｌ３４を有している。また、回路ＡＣ２＿Ｒは、配線ＢＭＲを介して、参照用メモリセルＭＲＥＦ［ｊ］に電気的に接続されている。

配線Ｌ３１及び配線Ｌ３４は高電源電位（Ｖ_ＤＤ）が与えられることが好ましい。配線Ｌ３２及び配線Ｌ３３は低電源電位（Ｖ_ＳＳ）が与えられることが好ましい。

その他、アナログ処理回路１６の回路構成に関する詳細は、アナログ処理回路１４と同じであり、アナログ処理回路１４の記載を参照すればよい。

〈第２のアナログ処理回路、動作方法〉
次にアナログ処理回路１６の動作方法について、図９及び図１０を用いて説明を行う。

まず、図９において、配線ＲＷ［ｊ］の電位に「０」を与え、スイッチＳ３３、Ｓ３５、Ｓ３７をオンにし、スイッチＳ３１、Ｓ３２、Ｓ３４、Ｓ３６をオフにする。このとき、メモリセルＭＥＭ［ｋ、ｊ］のトランジスタＭ２２に流れる電流Ｉ_Ｍ［ｋ、ｊ］は式（２２）で表すことができる。

同様に、参照用メモリセルＭＲＥＦ［ｊ］のトランジスタＭ２２に流れる電流Ｉ_Ｍ０［ｊ］は式（２３）で表すことができる。

式（２２）及び式（２３）において、γは係数、Ｖ_ｔｈはトランジスタＭ２２の閾値電圧である。

先述のアナログ処理回路１４の議論を適用すると、アナログ処理回路１６は、式（２４）で表される電流Ｉ_Ｍ１（オフセット電流）を得ることができる。

次に、図１０において、配線ＲＷ［ｊ］に電位Ｖ_ＷＭ［ｊ、ｌ］を与えた状態で、スイッチＳ３１、Ｓ３２、Ｓ３４、Ｓ３６をオンにし、スイッチＳ３３、Ｓ３５、Ｓ３７をオフにする。このとき、メモリセルＭＥＭ［ｋ、ｊ］のトランジスタＭ２２に流れる電流Ｉ_Ｍ［ｋ、ｊ］は式（２５）で表すことができる。

なお、配線ＲＷ［ｊ］の電位は容量素子Ｃ２１を介してトランジスタＭ２２のゲート電位に重畳されるため、配線ＲＷ［ｊ］の電位変化がそのままトランジスタＭ２２のゲート電位の増加分とはならない。より具体的には、容量素子Ｃ２１とトランジスタＭ２２のゲート容量と寄生容量より算出できる容量結合係数を配線ＲＷ［ｊ］の電位変化に乗じた電位変化がトランジスタＭ２２のゲート電位の増加分となる。ここでは、簡単のため、当該容量結合係数を乗じた電位をＶ_ＷＭ［ｊ、ｌ］とするが、実際に配線ＲＷ［ｊ］に供給する電位は、当該容量結合容量係数を用いることで適宜換算すればよい。

同様に、参照用メモリセルＭＲＥＦ［ｊ］のトランジスタＭ２２に流れる電流Ｉ_Ｍ０［ｊ］は式（２６）で表すことができる。

図７に示すアナログ処理回路１４の議論を適用すると、アナログ処理回路１６は、配線ＯＵＴ［ｊ］から、式（２７）で表される電位Ｖ_ＯＵＴ［ｋ］を得ることができる。

式（２７）と式（６）より、Ｖ_ＯＵＴ［ｋ］＝Ｆ［ｋ、ｌ］と表すことができる。

以上より、図３で示したように、アナログ処理回路１６は、配線ＯＵＴ［ｋ］に、電位Ｆ［ｋ、ｌ］を含むデータを出力させることができる。同様に、図４で示したように、アナログ処理回路１６は、配線ＯＵＴ［ｋ＋１］に、電位Ｆ［ｋ＋１、ｌ］を含むデータを出力させることができる。

アナログ処理回路１６において、スイッチＳ３１乃至スイッチＳ３７には、例えば、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなど、オフ電流が低いトランジスタを用いてもよい。特に、スイッチＳ３５に上述のオフ電流が低いトランジスタを用いることが好ましい。スイッチＳ３５にオフ電流が低いトランジスタを設けることで、オフセット電流（電流Ｉ_Ｍ１）を長期間保持することが可能になる。

〈アナログ処理回路の具体的な構成例とタイミングチャート〉

アナログ処理回路１４及びアナログ処理回路１６のより具体的な構成例について、図１１及び図１２を用いて説明を行う。また、図１３、図１４に示すタイミングチャートを用いて、半導体装置１０の具体的な動作について説明を行う。

図１１は、図６におけるスイッチＳ１乃至Ｓ７にｎチャネル型トランジスタを適用し、配線ＰＣＯＣ及び配線ＰＣＳＣを設けた場合の回路図である。配線ＰＣＯＣはスイッチＳ１、Ｓ２、Ｓ４、Ｓ６のオン・オフを制御する機能を有し、配線ＰＣＳＣは、スイッチＳ３、Ｓ５、Ｓ７のオン・オフを制御する機能を有する。配線ＰＣＯＣにＨレベルの電位を与えることで、スイッチＳ１、Ｓ２、Ｓ４、Ｓ６はオン状態になり、配線ＰＣＳＣにＨレベルの電位を与えることで、スイッチＳ３、Ｓ５、Ｓ７はオン状態になる。

図１２は、図９におけるスイッチＳ３１乃至Ｓ３７にｎチャネル型トランジスタを適用し、配線ＭＣＯＣ及び配線ＭＣＳＣを設けた場合の回路図である。配線ＭＣＯＣはスイッチＳ３１、Ｓ３２、Ｓ３４、Ｓ３６のオン・オフを制御する機能を有し、配線ＭＣＳＣは、スイッチＳ３３、Ｓ３５、Ｓ３７のオン・オフを制御する機能を有する。配線ＭＣＯＣにＨレベルの電位を与えることで、スイッチＳ３１、Ｓ３２、Ｓ３４、Ｓ３６はオン状態になり、配線ＭＣＳＣにＨレベルの電位を与えることで、スイッチＳ３３、Ｓ３５、Ｓ３７はオン状態になる。

なお、図１１において、スイッチＳ１乃至Ｓ７はｐチャンネル型トランジスタで構成することも可能である。また、スイッチＳ１乃至Ｓ７は相補型ＭＯＳスイッチ（ＣＭＯＳスイッチ、アナログスイッチ）で構成することも可能である。同様に、図１２において、スイッチＳ３１乃至Ｓ３７はｐチャンネル型トランジスタで構成することも可能である。また、スイッチＳ３１乃至Ｓ３７は相補型ＭＯＳスイッチで構成することも可能である。

図１３において、時刻Ｐ１乃至時刻Ｐ２は、画素ＰＩＸ及び参照用画素ＰＲＥＦのオフセット電流を取得する期間に相当する。時刻Ｐ３乃至時刻Ｐ６は、画素ＰＩＸから出力される第１の撮像データを生成し、アナログ処理回路１４を経由して、メモリセルＭＥＭにデータを格納する期間に相当する。あるいは、時刻Ｐ３乃至時刻Ｐ６は、画素ＰＩＸから出力される第１の撮像データと第２の撮像データの差分データを生成し、アナログ処理回路１４を経由して、メモリセルＭＥＭにデータを格納する期間に相当する。

時刻Ｐ１乃至時刻Ｐ２において、配線ＷＰ［ｉ］の電位を０とし、配線ＷＰ［ｉ＋１］の電位を０とし、配線ＰＣＳＣをＨレベルとする。このとき、アナログ処理回路１４は、図６に示した状態になり、式（１４）で表される電流Ｉ_Ｐ１を取得する。

時刻Ｐ３乃至時刻Ｐ４において、配線ＷＰ［ｉ］の電位をＶ_ＷＰ［ｉ，ｋ］、配線ＷＰ［ｉ＋１］の電位をＶ_ＷＰ［ｉ＋１，ｋ］、配線ＰＣＯＣをＨレベルとする。このとき、アナログ処理回路１４は、図７に示した状態になり、配線ＷＤ［ｊ］は、Ｖ_ＤＭ−Ｆ_ｊ［ｋ］を出力し、配線ＷＤ［ｊ＋１］は、Ｖ_ＤＭ−Ｆ_ｊ＋１［ｋ］を出力する。

時刻Ｐ３乃至時刻Ｐ４において、さらに配線ＷＷ［ｋ］をＨレベル、配線ＷＷ［ｋ＋１］をＬレベルとすると、配線ＷＤ［ｊ］、ＷＤ［ｊ＋１］の電位が、それぞれメモリセルＭＥＭ［ｋ，ｊ］、ＭＥＭ［ｋ，ｊ＋１］に書き込まれ、ノードＳＮ［ｋ，ｊ］、ＳＮ［ｋ，ｊ＋１］の電位は、それぞれＶ_ＤＭ−Ｆ_ｊ［ｋ］、Ｖ_ＤＭ−Ｆ_ｊ＋１［ｋ］に設定される。

時刻Ｐ５乃至時刻Ｐ６において、配線ＷＰ［ｉ］の電位をＶ_ＷＰ［ｉ，ｋ＋１］、配線ＷＰ［ｉ＋１］の電位をＶ_ＷＰ［ｉ＋１，ｋ＋１］、配線ＰＣＯＣをＨレベルとする。このとき、時刻Ｐ３乃至時刻Ｐ４と同様に、配線ＷＤ［ｊ］は、Ｖ_ＤＭ−Ｆ_ｊ［ｋ＋１］）を出力し、配線ＷＤ［ｊ＋１］は、Ｖ_ＤＭ−Ｆ_ｊ＋１［ｋ＋１］）を出力する。

時刻Ｐ５乃至時刻Ｐ６において、さらに配線ＷＷ［ｋ］をＬレベル、配線ＷＷ［ｋ＋１］をＨレベルとすると、配線ＷＤ［ｊ］、ＷＤ［ｊ＋１］の電位が、それぞれメモリセルＭＥＭ［ｋ＋１，ｊ］、ＭＥＭ［ｋ＋１，ｊ＋１］に書き込まれ、ノードＳＮ［ｋ＋１，ｊ］、ＳＮ［ｋ＋１，ｊ＋１］の電位は、それぞれＶ_ＤＭ−Ｆ_ｊ［ｋ＋１］、Ｖ_ＤＭ−Ｆ_ｊ＋１［ｋ＋１］に設定される。

時刻Ｐ７乃至時刻Ｐ８において、配線ＰＣＳＣ及び配線ＰＣＯＣをＬレベルとし、配線ＷＷＲをＨレベルとすると、参照用メモリセルＭＲＥＦ［ｊ］のノードＳＮＲＥＦ［ｊ］の電位はＶ_ＤＭ、参照用メモリセルＭＲＥＦ［ｊ＋１］のノードＳＮＲＥＦ［ｊ＋１］の電位もＶ_ＤＭに設定される。

図１４の時刻Ｐ９乃至時刻Ｐ１０において、配線ＭＣＳＣをＨレベル、配線ＲＷ［ｊ］の電位を０、配線ＲＷ［ｊ＋１］の電位を０とする。このとき、アナログ処理回路１６は、図９に示す状態になり、式（２４）に示す電流Ｉ_Ｍ１［ｊ］を得る。

時刻Ｐ１１乃至時刻Ｐ１２において、配線ＲＷ［ｊ］の電位をＶ_ＷＭ［ｊ，ｌ］、配線ＲＷ［ｊ＋１］の電位をＶ_ＷＭ［ｊ＋１，ｌ］、配線ＭＣＯＣをＨレベルとする。このとき、アナログ処理回路１６は、図１０に示す状態になり、配線ＯＵＴ［ｋ］、ＯＵＴ［ｋ＋１］はそれぞれ、電位Ｆ［ｋ、ｌ］、Ｆ［ｋ＋１、ｌ］を得る。

時刻Ｐ１３乃至時刻Ｐ１４において、配線ＲＷ［ｊ］の電位をＶ_ＷＭ［ｊ，ｌ＋１］、配線ＲＷ［ｊ＋１］の電位をＶ_ＷＭ［ｊ＋１，ｌ＋１］、配線ＭＣＯＣをＨレベルとする。このとき、アナログ処理回路１６は、図１０に示す状態になり、配線ＯＵＴ［ｋ］、ＯＵＴ［ｋ＋１］はそれぞれ、電位Ｆ［ｋ、ｌ＋１］、Ｆ［ｋ＋１、ｌ＋１］を得る。

以上より、半導体装置１０は、画素部１３より得られた撮像データより、電位Ｆ［ｋ、ｌ］、Ｆ［ｋ＋１、ｌ］、Ｆ［ｋ、ｌ＋１］、Ｆ［ｋ＋１、ｌ＋１］を得る。

（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置１０に適用可能なデバイスの構成例について、図１５乃至図２２を用いて説明を行う。

〈半導体装置の構成例１〉
図１５に示す断面図は、半導体装置１０の構成例を示している。図１５に示す半導体装置１０は、トランジスタＭ２１、トランジスタＭ２２を有している。図１５の左側は、半導体装置１０を、トランジスタＭ２１、Ｍ２２のチャネル長方向に切断した場合の断面図を示し、図１５の右側は、半導体装置１０を、トランジスタＭ２１、Ｍ２２のチャネル幅方向に切断した場合の断面図を示している。

半導体装置１０は、下から順に積層された層Ｆ１、層Ｆ２及び層Ｆ３を有する。

層Ｆ１は、トランジスタＭ２２と、基板１１１と、素子分離層１１２と、プラグ１１３と、プラグ１１４と、プラグ１１５などを有する。

層Ｆ２は、配線１２１と、配線１２２と、配線１２３と、プラグ１２４と、プラグ１２５と、プラグ１２６と、プラグ１２７と、絶縁体１２８などを有する。

層Ｆ３は、トランジスタＭ２１と、配線１３１と、配線１３２と、プラグ１３３と、プラグ１３４と、プラグ１３５と、絶縁体１３６と、配線１３７と、配線１３８などを有する。

図１５では、トランジスタＭ２１にＯＳトランジスタを用いた例を示している。

トランジスタＭ２１にＯＳトランジスタを用いた場合、絶縁体１２８、１３６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。絶縁体１２８、１３６を設けることで、トランジスタＭ２１に含まれる酸素の外部への拡散と、外部からトランジスタＭ２１への水素、水等の入り込みを防ぐことができる。

絶縁体１２８、１３６としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。特に酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１２８、１３６に適用するのに好ましい。

トランジスタＭ２２は、基板１１１上に設けられ、素子分離層１１２によって、隣接する他のトランジスタと分離されている。素子分離層１１２として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

基板１１１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。また、基板１１１として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。

また、基板１１１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１１１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１１１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１１１が伸縮性を有してもよい。また、基板１１１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１１１の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１１１を薄くすると、半導体装置を軽量化することができる。また、基板１１１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１１１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板１１１としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１１１は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１１１としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１１１として好適である。

図１５では、一例として、基板１１１に単結晶シリコンウェハを用いた例を示している。

図１５に示す配線及びプラグとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

また、図１５に示す配線及びプラグとして、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。上記透明導電材料として、例えば、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などが挙げられる。

また、図１５に示す配線及びプラグとして、上記金属と上記透明導電材料の積層を用いても良い。

半導体装置１０は、必要に応じて容量素子を設けてもよい。例えば、容量素子をトランジスタＭ２１の上層に設けてもよい。例えば、容量素子をトランジスタＭ２１とトランジスタＭ２２の間の層に設けてもよい。例えば、容量素子をトランジスタＭ２１と同じ層に設けてもよい。例えば、容量素子をトランジスタＭ２２と同じ層に設けてもよい。

以下では、トランジスタＭ２２及びトランジスタＭ２１の詳細について、図１６乃至図１９を用いて説明を行う。

〈トランジスタＭ２２〉
図１６（Ａ）は、図１５に示す断面図の層Ｆ１の部分を抜き出したものである。また、図１６（Ｂ）は、トランジスタＭ２２の上面図を表している。図１６（Ｂ）の上面図は、図の明瞭化のために一部の要素を省いて図示している。図１６（Ａ）の左側は、図１６（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図を表し、図１６（Ａ）の右側は、図１６（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図を表している。なお、一点鎖線Ｘ１−Ｘ２をトランジスタＭ２２のチャネル長方向、一点鎖線Ｙ１−Ｙ２をトランジスタＭ２２のチャネル幅方向と呼ぶ場合がある。

トランジスタＭ２２は、ウェル１７１に設けられたチャネル形成領域１７０、不純物領域１７２、１７３と、該不純物領域に接して設けられた導電性領域１７５、１７６と、チャネル形成領域１７０上に設けられたゲート絶縁体１７４と、ゲート絶縁体１７４上に設けられたゲート電極１７７とを有する。なお、導電性領域１７５、１７６には、金属シリサイド等を用いてもよい。

図１６（Ａ）において、トランジスタＭ２２はチャネル形成領域１７０が凸形状を有し、その側面及び上面に沿ってゲート絶縁体１７４及びゲート電極１７７が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。

図１６（Ａ）は、トランジスタＭ２２として、Ｓｉトランジスタを適用した例を示している。

絶縁体１７８は、層間絶縁体としての機能を有する。トランジスタＭ２２にＳｉトランジスタを用いた場合、絶縁体１７８は水素を含むことが好ましい。絶縁体１７８が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＭ２２の信頼性を向上させる効果がある。絶縁体１７８として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。

なお、トランジスタＭ２２として、プレーナー型のトランジスタを用いてもよい。その場合の例を図１７に示す。図１７に示すトランジスタＭ２２は、ウェル２０１に設けられたチャネル形成領域２０２、低濃度不純物領域２１１、２１２と、高濃度不純物領域２０３、２０４と、該高濃度不純物領域に接して設けられた導電性領域２０５、２０６と、チャネル形成領域２０２上に設けられたゲート絶縁体２０８と、ゲート絶縁体２０８上に設けられたゲート電極２０７と、ゲート電極２０７の側壁に設けられた側壁絶縁層２０９、２１０を有する。なお、導電性領域２０５、２０６には、金属シリサイド等を用いてもよい。

〈トランジスタＭ２１〉
図１８（Ａ）は、図１５に示す断面図の層Ｆ３の部分を抜き出したものである。また、図１８（Ｂ）は、トランジスタＭ２１の上面図を表している。図１８（Ｂ）の上面図は、図の明瞭化のために一部の要素を省いて図示している。図１８（Ａ）の左側は、図１８（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図を表し、図１８（Ａ）の右側は、図１８（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図を表している。なお、一点鎖線Ｘ１−Ｘ２をトランジスタＭ２１のチャネル長方向、一点鎖線Ｙ１−Ｙ２をトランジスタＭ２１のチャネル幅方向と呼ぶ場合がある。

トランジスタＭ２１は、配線１３１と、配線１３１を覆うように形成された絶縁体１８４と、絶縁体１８４上の絶縁体１８５と、絶縁体１８５上の絶縁体１８６と、絶縁体１８６上に、酸化物半導体１８１、酸化物半導体１８２の順で形成された積層と、酸化物半導体１８２の上面と接する導電体１８９と、同じく酸化物半導体１８２の上面と接する導電体１９０と、導電体１８９、１９０上の絶縁体１９１と、酸化物半導体１８１、１８２、導電体１８９、１９０及び絶縁体１９１と接する酸化物半導体１８３と、酸化物半導体１８３上の絶縁体１８８と、絶縁体１８８上の導電体１８７と、を有する。なお、酸化物半導体１８１、酸化物半導体１８２および酸化物半導体１８３をまとめて、酸化物半導体１８０と呼称する。

酸化物半導体１８２はトランジスタＭ２１のチャネル形成領域としての機能を有する。

トランジスタＭ２１において、酸化物半導体１８１または酸化物半導体１８３は、電子を流さない（チャネルとして機能しない）領域を有する。そのため、トランジスタＭ２１において、酸化物半導体１８１または酸化物半導体１８３を絶縁体と呼ぶ場合がある。

酸化物半導体１８１及び酸化物半導体１８２は、領域１９２及び領域１９３を有する。領域１９２は、導電体１８９と、酸化物半導体１８１、１８２が接する領域の近傍に形成され、領域１９３は、導電体１９０と、酸化物半導体１８１、１８２が接する領域の近傍に形成される。

導電体１８９は、トランジスタＭ２１の第１端子又は第２端子電極の一方としての機能を有する。同様に、導電体１９０は、トランジスタＭ２１の第１端子又は第２端子の他方としての機能を有する。

導電体１８７は、トランジスタＭ２１の第１のゲート電極としての機能を有する。

絶縁体１８８は、トランジスタＭ２１の第１のゲート絶縁体としての機能を有する。

配線１３１は、トランジスタＭ２１の第２のゲート電極としての機能を有する。

導電体１８７と配線１３１は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また配線１３１は、場合によっては省略してもよい。

絶縁体１８４乃至１８６は、トランジスタＭ２１の下地絶縁体としての機能、及び、トランジスタＭ２１の第２のゲート絶縁体としての機能を有する。

絶縁体１９１は、トランジスタＭ２１の保護絶縁体又は層間絶縁体としての機能を有する。

図１８（Ａ）に示すように、酸化物半導体１８２の側面は、導電体１８７に囲まれている。上記構成をとることで、導電体１８７の電界によって、酸化物半導体１８２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、酸化物半導体１８２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることができる。

ゲート電極として機能する導電体１８７は、絶縁体１９１に形成された開口部を埋めるように自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成される。図１８（Ａ）に示すように、導電体１８７と導電体１８９は、互いに重ならないことが好ましい。同様に、導電体１８７と導電体１９０は、互いに重ならないことが好ましい。上述の構成にすることで、導電体１８７と導電体１８９の間、または導電体１８７と導電体１９０の間に生じる寄生容量は小さく抑えられ、トランジスタＭ２１の動作速度の低下を防ぐことができる。

図１９（Ａ）は、トランジスタＭ２１の中央部を拡大したものである。図１９（Ａ）において、導電体１８７の底面が、絶縁体１８８及び酸化物半導体１８３を介して、酸化物半導体１８２の上面と平行に面する領域の長さを、幅Ｌ_Ｇとして示す。幅Ｌ_Ｇは、ゲート電極の線幅を表す。また、図１９（Ａ）において、導電体１８９と導電体１９０の間の長さを、幅Ｌ_ＳＤとして示す。幅Ｌ_ＳＤは、ソース電極とドレイン電極との間の長さを表す。

幅Ｌ_ＳＤは最小加工寸法で決定されることが多い。図１９（Ａ）に示すように、幅Ｌ_Ｇは、幅Ｌ_ＳＤよりも小さい。すなわち、トランジスタＭ２１は、ゲート電極の線幅を、最小加工寸法より小さくすることができる。具体的には、幅Ｌ_Ｇは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることができる。

図１９（Ａ）において、導電体１８９の厚さ又は導電体１９０の厚さを高さＨ_ＳＤと表す。

絶縁体１８８の厚さを、高さＨ_ＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁体１８８の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。

以下、トランジスタＭ２１の各構成要素について説明を行う。

《酸化物半導体》
まず、酸化物半導体１８１乃至１８３に適用可能な酸化物半導体について説明を行う。

酸化物半導体１８２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。酸化物半導体１８２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体１８２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、例えば、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体１８２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、酸化物半導体１８２は、インジウムを含む酸化物半導体に限定されない。酸化物半導体１８２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

酸化物半導体１８２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。酸化物半導体１８２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

酸化物半導体１８２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。

例えば、酸化物半導体１８１および酸化物半導体１８３は、酸化物半導体１８２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。酸化物半導体１８２を構成する酸素以外の元素一種以上、または二種以上から酸化物半導体１８１および酸化物半導体１８３が構成されるため、酸化物半導体１８１と酸化物半導体１８２との界面、および酸化物半導体１８２と酸化物半導体１８３との界面において、界面準位が形成されにくい。

なお、酸化物半導体１８１または酸化物半導体１８３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。酸化物半導体１８１または酸化物半導体１８３をスパッタリング法で成膜する場合、下記の原子数比を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：２：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：６またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：８またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：６またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：６またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：７またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：８またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：９またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：５：６またはその近傍値が好ましい。

また、酸化物半導体１８１または酸化物半導体１８３がインジウムを含まなくても構わない場合がある。例えば、酸化物半導体１８１または酸化物半導体１８３が、酸化ガリウムまたはＭ−Ｚｎ酸化物であっても構わない。Ｍ−Ｚｎ酸化物をスパッタリング法で成膜する場合、Ｍ：Ｚｎ＝１０：１またはその近傍値を満たすスパッタリングターゲットを用いることが好ましい。

また、酸化物半導体１８２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。酸化物半導体１８２をスパッタリング法で成膜する場合、下記の原子数比を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍値が好ましい。

次に、酸化物半導体１８１乃至１８３の積層により構成される酸化物半導体１８０の機能およびその効果について、図１９（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１９（Ｂ）は、図１９（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。

図１９（Ｂ）中、Ｅｃ１８６、Ｅｃ１８１、Ｅｃ１８２、Ｅｃ１８３、Ｅｃ１８８は、それぞれ、絶縁体１８６、酸化物半導体１８１、酸化物半導体１８２、酸化物半導体１８３、絶縁体１８８の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁体１８６と絶縁体１８８は絶縁体であるため、Ｅｃ１８６とＥｃ１８８は、Ｅｃ１８１、Ｅｃ１８２、およびＥｃ１８３よりも真空準位に近い（電子親和力が小さい）。

酸化物半導体１８２は、酸化物半導体１８１および酸化物半導体１８３よりも電子親和力の大きい酸化物半導体を用いる。例えば、酸化物半導体１８２として、酸化物半導体１８１および酸化物半導体１８３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物半導体１８３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

このとき、ゲート電圧を印加すると、酸化物半導体１８１、酸化物半導体１８２、酸化物半導体１８３のうち、電子親和力の大きい酸化物半導体１８２にチャネルが形成される。

このとき、電子は、酸化物半導体１８１、１８３の中ではなく、酸化物半導体１８２の中を主として移動する。そのため、酸化物半導体１８１と絶縁体１８６との界面、あるいは、酸化物半導体１８３と絶縁体１８８との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。酸化物半導体１８１、１８３は、絶縁体のように機能する。

酸化物半導体１８１と酸化物半導体１８２との間には、酸化物半導体１８１と酸化物半導体１８２との混合領域を有する場合がある。また、酸化物半導体１８２と酸化物半導体１８３との間には、酸化物半導体１８２と酸化物半導体１８３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体１８１、酸化物半導体１８２および酸化物半導体１８３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

酸化物半導体１８１と酸化物半導体１８２の界面、あるいは、酸化物半導体１８２と酸化物半導体１８３との界面は、上述したように界面準位密度が小さいため、酸化物半導体１８２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、酸化物半導体１８２の上面または下面（被形成面、ここでは酸化物半導体１８１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。

チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、酸化物半導体１８２が酸素欠損（Ｖ_Ｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、酸化物半導体１８２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、酸化物半導体１８２のある深さにおいて、または、酸化物半導体１８２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

酸化物半導体１８２の酸素欠損を低減するために、例えば、絶縁体１８６に含まれる過剰酸素を、酸化物半導体１８１を介して酸化物半導体１８２まで移動させる方法などがある。この場合、酸化物半導体１８１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。

なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、酸化物半導体１８２の全体にチャネルが形成される。したがって、酸化物半導体１８２が厚いほどチャネル領域は大きくなる。即ち、酸化物半導体１８２が厚いほど、トランジスタのオン電流を高くすることができる。

また、トランジスタのオン電流を高くするためには、酸化物半導体１８３は薄いほど好ましい。酸化物半導体１８３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、酸化物半導体１８３は、チャネルの形成される酸化物半導体１８２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体１８３は、ある程度の厚さを有することが好ましい。酸化物半導体１８３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、酸化物半導体１８３は、絶縁体１８６などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、酸化物半導体１８１は厚く、酸化物半導体１８３は薄いことが好ましい。酸化物半導体１８１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。酸化物半導体１８１の厚さを、厚くすることで、隣接する絶縁体と酸化物半導体１８１との界面からチャネルの形成される酸化物半導体１８２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体１８１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

例えば、酸化物半導体１８２と酸化物半導体１８１との間に、例えば、ＳＩＭＳ分析において、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。また、酸化物半導体１８２と酸化物半導体１８３との間に、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。

また、酸化物半導体１８２の水素濃度を低減するために、酸化物半導体１８１および酸化物半導体１８３の水素濃度を低減すると好ましい。酸化物半導体１８１および酸化物半導体１８３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の水素濃度となる領域を有する。また、酸化物半導体１８２の窒素濃度を低減するために、酸化物半導体１８１および酸化物半導体１８３の窒素濃度を低減すると好ましい。酸化物半導体１８１および酸化物半導体１８３は、ＳＩＭＳにおいて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。

上述の３層構造は一例である。例えば、酸化物半導体１８１または酸化物半導体１８３のない２層構造としても構わない。または、酸化物半導体１８１の上もしくは下、または酸化物半導体１８３の上もしくは下に、酸化物半導体１８１、酸化物半導体１８２および酸化物半導体１８３として例示した半導体のいずれか一を有する４層構造としても構わない。または、酸化物半導体１８１の上、酸化物半導体１８１の下、酸化物半導体１８３の上、酸化物半導体１８３の下のいずれか二箇所以上に、酸化物半導体１８１、酸化物半導体１８２および酸化物半導体１８３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。

《下地絶縁体》

絶縁体１８４を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

また、絶縁体１８４として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。

絶縁体１８６は、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁体１８６から脱離した酸素は酸化物半導体１８０に供給され、酸化物半導体１８０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算した場合の酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁体１８６は、酸化物半導体１８０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁体１８６として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁体１８６として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。

絶縁体１８６に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体１８６の成膜を行えばよい。または、成膜後の絶縁体１８６に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。

例えば、成膜後の絶縁体１８６に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。

また、絶縁体１８６を成膜した後、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を用いた平坦化処理を行ってもよい。

絶縁体１８５は、絶縁体１８６に含まれる酸素が、配線１３１に含まれる金属と結びつき、絶縁体１８６に含まれる酸素が減少することを防ぐパッシベーション機能を有する。

絶縁体１８５は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有する。絶縁体１８５を設けることで、酸化物半導体１８０からの酸素の外部への拡散と、外部から酸化物半導体１８０への水素、水等の入り込みを防ぐことができる。

絶縁体１８５としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

トランジスタＭ２１は、電荷捕獲層に電子を注入することで、しきい値電圧を制御することができる。電荷捕獲層は、絶縁体１８４又は絶縁体１８５に設けることが好ましい。例えば、絶縁体１８５を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。

《ゲート電極、ソース電極、ドレイン電極》
導電体１８７、１８９、１９０として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

また、導電体１８７、１８９、１９０として、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。上記透明導電材料として、例えば、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などが挙げられる。

また、導電体１８７、１８９、１９０として、上記金属と上記透明導電材料の積層を用いても良い。

酸化物半導体１８２は、導電体１８９及び導電体１９０と接する領域に、低抵抗領域を有することが好ましい。酸化物半導体１８２は、該低抵抗領域を有することで、導電体１８９及び導電体１９０との間のコンタクト抵抗を低減させることができる。

上述の低抵抗領域は、例えば、導電体１８９、１９０が、酸化物半導体１８２の酸素を引き抜くことで形成される。上述の酸素の引き抜きは、高い温度で加熱するほど起こりやすい。また、酸素が欠損したサイトに水素が入りこみ、キャリア密度が増加し、該低抵抗領域が形成される。

《ゲート絶縁体》
絶縁体１８８は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１８８は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。

また、絶縁体１８８は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを酸化物半導体１８３側に、酸化シリコンまたは酸化窒化シリコンを導電体１８７側に設けることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物半導体１８２に混入することを防ぐことができる。

《層間絶縁体、保護絶縁体》
絶縁体１９１は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体１９１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体１９１は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

〈半導体装置の構成例２〉
次に、フォトダイオードを設けた場合のデバイスの構成例について、図２０及び図２２を用いて説明を行う。

図２０に示す断面図は、フォトダイオードを有する半導体装置１０の構成例を示している。

図２０に示す半導体装置１０は、下から順に、層Ｆ１１と、層Ｆ１２と、層Ｆ１３を有している。

層Ｆ１１は、基板１１１と、トランジスタＭ４と、トランジスタＭ５と、絶縁体１２８と、配線と、プラグを有している。図２０は、トランジスタＭ４およびトランジスタＭ５として、Ｓｉトランジスタを適用した例を示している。トランジスタＭ４及びトランジスタＭ５の詳細は、図１５に示したトランジスタＭ２２の記載を参照すればよい。

層Ｆ１２は、トランジスタＭ１と、トランジスタＭ２と、絶縁体１３６と、配線と、プラグを有する。トランジスタＭ１及びトランジスタＭ２の詳細は、図１５に示したトランジスタＭ２１の記載を参照すればよい。

層Ｆ１３は、フォトダイオードＰＤと、配線１５６と、配線１５７と、隔壁１５１と、保護絶縁体１５２を有する。フォトダイオードＰＤは、電極１５３と、光電変換層１５４と、電極１５５を有する。なお、フォトダイオードＰＤは、図の上側から（電極１５３側から）光電変換層１５４へ光が照射される。

図２０では、光電変換層１５４にセレン系材料を用いた例を図示している。セレン系材料を用いたフォトダイオードＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層１５４を薄くしやすい利点を有する。セレン系材料を用いたフォトダイオードＰＤでは、アバランシェ倍増により増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層１５４に用いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いたフォトダイオードＰＤは、低照度環境における撮像にも適しているといえる。

セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、例えば、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。

図２０では、光電変換層１５４は単層として図示しているが、電極１５３側に正孔注入阻止層として酸化ガリウム、酸化セリウムまたはＩｎ−Ｇａ−Ｚｎ酸化物などを設けてもよい。または、電極１５５側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。なお、画素ＰＩＸの回路構成によっては、フォトダイオードＰＤの接続の向きが図５（Ａ）と異なる場合もある。したがって、上述の正孔注入阻止層および電子注入阻止層を入れ替える構成でもよい。

光電変換層１５４は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ増倍を利用するフォトダイオードを形成することができる。ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。

電極１５３は、光を透過する導電膜を用いることが好ましい。例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまたは酸化グラフェン等を用いることができる。また、電極１５３は単層に限らず、異なる膜の積層であっても良い。

電極１５５および配線１５６には、例えば、モリブデンやタングステンなどを用いることができる。また、電極１５５および配線１５６には、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。

隔壁１５１は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁１５１は、トランジスタ等に対する遮光、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。

また、フォトダイオードＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。

例えば、図２１はフォトダイードＰＤにｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層１６３、ｉ型の半導体層１６２、およびｐ型の半導体層１６１が順に積層された構成を有している。ｉ型の半導体層１６２には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層１６１およびｎ型の半導体層１６３には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。

また、半導体装置１０は、図２２に示すように、異なる基板上に作製したトランジスタとトランジスタを貼り合わせてもよい。図２２に示す半導体装置１０は、層Ｆ２１と、層Ｆ２２と、層Ｆ２３を有する。

層Ｆ２１は、シリコン基板１４０と、ｎ型シリコン層１４１と、ｐ型シリコン層１４２と、導電層１４３を有する。層Ｆ２１は、フォトダイオードＰＤを形成している。

層Ｆ２２は、トランジスタＭ１と、トランジスタＭ２と、絶縁体１２８と、絶縁体１３６と、配線と、プラグを有する。

層Ｆ２３は、基板１１１と、トランジスタＭ４と、トランジスタＭ５と、絶縁体１４４と、配線と、プラグを有する。絶縁体１４４は、絶縁体１３６及び絶縁体１２８の記載を参照すればよい。

図２２に示す半導体装置１０は、シリコン基板１４０上にフォトダイオードＰＤ（層Ｆ２１）、トランジスタＭ１及びトランジスタＭ２（層Ｆ２２）を形成し、基板１１１上にトランジスタＭ４及びトランジスタＭ５（層Ｆ２３）を形成し、上記２つの基板を貼り合わせることで作製できる。なお、絶縁体１４４は基板１１１上で成膜を行ってもよいし、シリコン基板１４０上で成膜を行ってもよい。また上記２つの基板を貼り合わせた後に、フォトダイオードＰＤに光が照射されるように、シリコン基板１４０を研磨することが好ましい。

図２２に示す構成とすることで、シリコン基板１４０に形成するフォトダイオードＰＤの実効的な面積を大きくすることでき、フォトダイオードの感度を高めることができる。

図１５乃至図２２を通して、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

（実施の形態３）
本実施の形態では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、実施の形態１に示した半導体装置１０の構成を用いることができる。

図２３（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。

図２３（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。

図２３（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図２３（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。

また、図２４（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。

図２４（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。

図２４（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図２４（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。

イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。

（実施の形態４）
本発明の一態様に係る半導体装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。

図２５（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の半導体装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。

図２５（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の半導体装置を備えることができる。

図２５（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の半導体装置を備えることができる。

図２５（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の半導体装置を備えることができる。

図２５（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図２５（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一態様の半導体装置を備えることができる。

図２５（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の半導体装置を備えることができる。

（実施の形態５）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体の結晶構造について説明を行う。

なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ ａ−ｂ ｐｌａｎｅ ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＡＣ１ 回路
ＡＣ１＿Ｒ 回路
ＡＣ２ 回路
ＡＣ２＿Ｒ 回路
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃ１１ 容量素子
Ｃ２１ 容量素子
Ｃ３１ 容量素子
Ｆ１ 層
Ｆ２ 層
Ｆ３ 層
Ｆ１１ 層
Ｆ１２ 層
Ｆ１３ 層
Ｆ２１ 層
Ｆ２２ 層
Ｆ２３ 層
Ｌ１ 配線
Ｌ２ 配線
Ｌ３ 配線
Ｌ４ 配線
Ｌ３１ 配線
Ｌ３２ 配線
Ｌ３３ 配線
Ｌ３４ 配線
Ｍ１ トランジスタ
Ｍ２ トランジスタ
Ｍ３ トランジスタ
Ｍ４ トランジスタ
Ｍ５ トランジスタ
Ｍ１１ トランジスタ
Ｍ１２ トランジスタ
Ｍ１３ トランジスタ
Ｍ１４ トランジスタ
Ｍ１５ トランジスタ
Ｍ２１ トランジスタ
Ｍ２２ トランジスタ
Ｍ３１ トランジスタ
Ｍ３４ トランジスタ
Ｍ３５ トランジスタ
Ｐ１ 時刻
Ｐ２ 時刻
Ｐ３ 時刻
Ｐ４ 時刻
Ｐ６ 時刻
Ｐ７ 時刻
Ｐ８ 時刻
Ｐ９ 時刻
Ｐ１０ 時刻
Ｐ１１ 時刻
Ｐ１２ 時刻
Ｐ１３ 時刻
Ｐ１４ 時刻
Ｒ１ 抵抗素子
Ｒ２ 抵抗素子
Ｒ３１ 抵抗素子
Ｒ３２ 抵抗素子
Ｓ１ スイッチ
Ｓ２ スイッチ
Ｓ３ スイッチ
Ｓ４ スイッチ
Ｓ５ スイッチ
Ｓ６ スイッチ
Ｓ７ スイッチ
Ｓ３１ スイッチ
Ｓ３３ スイッチ
Ｓ３５ スイッチ
Ｓ３６ スイッチ
Ｓ３７ スイッチ
Ｔ１ 時刻
Ｔ２ 時刻
Ｔ３ 時刻
Ｔ４ 時刻
Ｔ５ 時刻
Ｔ６ 時刻
Ｔ７ 時刻
Ｔ８ 時刻
Ｔ９ 時刻
Ｔ１０ 時刻
Ｔ１１ 時刻
Ｔ１２ 時刻
Ｔ１３ 時刻
Ｔ１４ 時刻
Ｔ１５ 時刻
Ｔ１６ 時刻
Ｔ１７ 時刻
Ｔ１８ 時刻
Ｔ１９ 時刻
Ｔ２０ 時刻
１０ 半導体装置
１１ デコーダ
１２ Ａ／Ｄコンバータ
１３ 画素部
１４ アナログ処理回路
１５ デコーダ
１６ アナログ処理回路
１７ デコーダ
１８ メモリセルアレイ
２０ オペアンプ
３０ オペアンプ
４１ データ
４２ データ
４３ データ
４４ データ
４５ データ
４６ データ
４７ データ
４８ データ
１１１ 基板
１１２ 素子分離層
１１３ プラグ
１１４ プラグ
１１５ プラグ
１２１ 配線
１２２ 配線
１２３ 配線
１２４ プラグ
１２５ プラグ
１２６ プラグ
１２７ プラグ
１２８ 絶縁体
１３１ 配線
１３２ 配線
１３３ プラグ
１３４ プラグ
１３５ プラグ
１３６ 絶縁体
１３７ 配線
１３８ 配線
１４０ シリコン基板
１４１ ｎ型シリコン層
１４２ ｐ型シリコン層
１４３ 導電層
１４４ 絶縁体
１５１ 隔壁
１５２ 保護絶縁体
１５３ 電極
１５４ 光電変換層
１５５ 電極
１５６ 配線
１５７ 配線
１６１ 半導体層
１６２ 半導体層
１６３ 半導体層
１７０ チャネル形成領域
１７１ ウェル
１７２ 不純物領域
１７３ 不純物領域
１７４ ゲート絶縁体
１７５ 導電性領域
１７６ 導電性領域
１７７ ゲート電極
１７８ 絶縁体
１８０ 酸化物半導体
１８１ 酸化物半導体
１８２ 酸化物半導体
１８３ 酸化物半導体
１８４ 絶縁体
１８５ 絶縁体
１８６ 絶縁体
１８７ 導電体
１８８ 絶縁体
１８９ 導電体
１９０ 導電体
１９１ 絶縁体
１９２ 領域
１９３ 領域
２０１ ウェル
２０２ チャネル形成領域
２０３ 高濃度不純物領域
２０４ 高濃度不純物領域
２０５ 導電性領域
２０６ 導電性領域
２０７ ゲート電極
２０８ ゲート絶縁体
２０９ 側壁絶縁層
２１０ 側壁絶縁層
２１１ 低濃度不純物領域
２１２ 低濃度不純物領域
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部

Claims (7)

1. 画素部と、
   メモリーと、
   第１回路と、
   第２回路と、を有し、
   前記画素部は撮像データを取得する機能を有し、
   前記第１回路は、前記撮像データに離散コサイン変換を施し、第１データを生成する機能を有し、
   前記第１データはアナログデータであり、
   前記メモリーは前記第１データを記憶する機能を有し、
   前記第２回路は、前記第１データに離散コサイン変換を施し、第２データを生成する機能を有することを特徴とする半導体装置。
2. 請求項１において、
   前記画素部は、
   フォトダイオードと、
   トランジスタと、を有し、
   前記トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
3. 請求項１において、
   前記メモリーは、第１トランジスタと、第２トランジスタと、容量素子と、を有し、
   前記第１トランジスタはチャネル形成領域に酸化物半導体を有し、
   前記第２トランジスタはＳｉウェハにチャネル形成領域が設けられていることを特徴とする半導体装置。
4. 画素部と、
   メモリーと、
   第１回路と、
   第２回路と、を有し、
   前記画素部は第１乃至第３撮像データを取得する機能を有し、
   前記第３撮像データは、前記第１撮像データと前記第２撮像データの差分であり、
   前記第１回路は、前記第３撮像データに離散コサイン変換を施し、第１データを生成する機能を有し、
   前記第１データはアナログデータであり、
   前記メモリーは前記第１データを記憶する機能を有し、
   前記第２回路は、前記第１データに離散コサイン変換を施し、第２データを生成する機能を有することを特徴とする半導体装置。
5. 請求項４において、
   前記画素部は、
   フォトダイオードと、
   トランジスタと、を有し、
   前記トランジスタはチャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
6. 請求項４において、
   前記メモリーは、
   第１トランジスタと、
   第２トランジスタと、
   容量素子と、を有し、
   前記第１トランジスタはチャネル形成領域に酸化物半導体を有し、
   前記第２トランジスタはＳｉウェハにチャネル形成領域が設けられていることを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項に記載の半導体装置およびレンズを有するカメラモジュール。