JPH08274339A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08274339A JPH08274339A JP7413595A JP7413595A JPH08274339A JP H08274339 A JPH08274339 A JP H08274339A JP 7413595 A JP7413595 A JP 7413595A JP 7413595 A JP7413595 A JP 7413595A JP H08274339 A JPH08274339 A JP H08274339A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 ゲート絶縁膜の一部に電界が集中することを
防止し、ＴＦＴの特性劣化を防ぐとともにオフ電流の低
減を可能とする。 【構成】 半導体島１０１のエッジ部付近のゲート絶縁
膜１０２の厚さを半導体島１０１の上方のそれよりも厚
くする。これにより、オフ電流の増大やＴＦＴ特性の劣
化の原因である電界の集中を回避し、良好な特性を有す
るＴＦＴの作製が可能となる。
防止し、ＴＦＴの特性劣化を防ぐとともにオフ電流の低
減を可能とする。 【構成】 半導体島１０１のエッジ部付近のゲート絶縁
膜１０２の厚さを半導体島１０１の上方のそれよりも厚
くする。これにより、オフ電流の増大やＴＦＴ特性の劣
化の原因である電界の集中を回避し、良好な特性を有す
るＴＦＴの作製が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ガラス等などの絶縁基
板上に設けられた薄膜トランジスタ（ＴＦＴ）を用いた
半導体装置およびその製造方法に関し、特に、アクティ
ブマトリクス型の液晶表示装置に利用できる半導体装置
およびその製造方法に関する。
板上に設けられた薄膜トランジスタ（ＴＦＴ）を用いた
半導体装置およびその製造方法に関し、特に、アクティ
ブマトリクス型の液晶表示装置に利用できる半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】ガラス等の絶縁基板上にＴＦＴを有する
半導体装置としては、これらのＴＦＴを画素の駆動に用
いるアクティブマトリクス型液晶表示装置やイメージセ
ンサー等が知られている。これらの装置に用いられるＴ
ＦＴには、薄膜状のシリコン半導体を用いるのが一般的
である。
半導体装置としては、これらのＴＦＴを画素の駆動に用
いるアクティブマトリクス型液晶表示装置やイメージセ
ンサー等が知られている。これらの装置に用いられるＴ
ＦＴには、薄膜状のシリコン半導体を用いるのが一般的
である。
【０００３】上記薄膜状のシリコン半導体としては、非
晶質シリコン（ａ−Ｓｉ）半導体からなるものと、結晶
性を有するシリコン半導体からなるものとの２つに大別
される。非晶質シリコン半導体は作製温度が低く、気相
法で比較的容易に作製することが可能で量産性に富むた
め、最も一般的に用いられている。しかし、導電性等の
物性が結晶性を有するシリコン半導体に比べて劣るた
め、今後より高速特性を得るためには、結晶性を有する
シリコン半導体からなるＴＦＴの作製方法の確立が強く
求められている。
晶質シリコン（ａ−Ｓｉ）半導体からなるものと、結晶
性を有するシリコン半導体からなるものとの２つに大別
される。非晶質シリコン半導体は作製温度が低く、気相
法で比較的容易に作製することが可能で量産性に富むた
め、最も一般的に用いられている。しかし、導電性等の
物性が結晶性を有するシリコン半導体に比べて劣るた
め、今後より高速特性を得るためには、結晶性を有する
シリコン半導体からなるＴＦＴの作製方法の確立が強く
求められている。
【０００４】尚、結晶性を有するシリコン半導体として
は、多結晶シリコン、微結晶シリコン、結晶成分を含む
非晶質シリコン、または結晶性と非晶質性の中間の状態
を有するセミアモルファスシリコン等が知られている。
これらの結晶性を有するシリコン半導体を用いたＴＦＴ
は、基板側から島状の半導体層、ゲート絶縁膜、半導体
層をまたぐゲート電極の順に積層した構造（トップゲー
ト型構造）を有するものが一般的である。
は、多結晶シリコン、微結晶シリコン、結晶成分を含む
非晶質シリコン、または結晶性と非晶質性の中間の状態
を有するセミアモルファスシリコン等が知られている。
これらの結晶性を有するシリコン半導体を用いたＴＦＴ
は、基板側から島状の半導体層、ゲート絶縁膜、半導体
層をまたぐゲート電極の順に積層した構造（トップゲー
ト型構造）を有するものが一般的である。
【０００５】図３２（ａ）は、結晶性を有するシリコン
半導体からなる典型的なＴＦＴの平面図を示し、図３２
（ｂ）は図３２（ａ）のＡ−Ｂ線に沿った断面図を示
す。また、図３３は図３２（ａ）のＡ−Ｂ線に沿った部
分の作製プロセスを示す断面図であり、図３４は図３２
（ａ）のＣ−Ｄ線に沿った部分の作製プロセスを示す断
面図である。このＴＦＴは、以下のようにして作製され
る。
半導体からなる典型的なＴＦＴの平面図を示し、図３２
（ｂ）は図３２（ａ）のＡ−Ｂ線に沿った断面図を示
す。また、図３３は図３２（ａ）のＡ−Ｂ線に沿った部
分の作製プロセスを示す断面図であり、図３４は図３２
（ａ）のＣ−Ｄ線に沿った部分の作製プロセスを示す断
面図である。このＴＦＴは、以下のようにして作製され
る。
【０００６】始めに、ガラス等の絶縁基板１１００上
に、スパッタ法等を用いてＳｉＯ2やＳｉＮｘからなる
膜を適当な膜厚に堆積させる。この上に、ＣＶＤ法等を
用いて半導体シリコン膜を１００ｎｍ程度の厚さに堆積
させる。続いて、焼成炉において６００℃程度の温度で
の加熱処理やエキシマレーザーを照射することによる加
熱処理などの熱工程を経て、該半導体シリコン膜に結晶
性を有せしめた後、該半導体シリコン膜を矩形の島状に
成型するか、または、該半導体シリコン膜を矩形の島状
に成型した後に、焼成炉において６００℃程度の温度で
の加熱処理やエキシマレーザーを照射することによる加
熱処理などの熱工程を経て該半導体シリコン膜に結晶性
を有せしめる。このようにして、図３３（ａ）および図
３４（ａ）に示す結晶性半導体膜島１１０１を得る。
に、スパッタ法等を用いてＳｉＯ2やＳｉＮｘからなる
膜を適当な膜厚に堆積させる。この上に、ＣＶＤ法等を
用いて半導体シリコン膜を１００ｎｍ程度の厚さに堆積
させる。続いて、焼成炉において６００℃程度の温度で
の加熱処理やエキシマレーザーを照射することによる加
熱処理などの熱工程を経て、該半導体シリコン膜に結晶
性を有せしめた後、該半導体シリコン膜を矩形の島状に
成型するか、または、該半導体シリコン膜を矩形の島状
に成型した後に、焼成炉において６００℃程度の温度で
の加熱処理やエキシマレーザーを照射することによる加
熱処理などの熱工程を経て該半導体シリコン膜に結晶性
を有せしめる。このようにして、図３３（ａ）および図
３４（ａ）に示す結晶性半導体膜島１１０１を得る。
【０００７】次に、図３３（ｂ）および図３４（ｂ）に
示すように、スパッタ法やＣＶＤ法を用いて、該結晶性
半導体膜島１１０１の上を覆って基板１１００の上の全
体を、厚さ１００ｎｍ程度のＳｉＯ2やＳｉＮｘ等から
なるゲート絶縁膜１１０２で覆う。続いて、ゲート絶縁
膜１１０２の上に、該矩形状の結晶性半導体膜島１１０
１と重なる領域の一部を横断するように導電性材料から
なるゲート電極１１０３を形成する。
示すように、スパッタ法やＣＶＤ法を用いて、該結晶性
半導体膜島１１０１の上を覆って基板１１００の上の全
体を、厚さ１００ｎｍ程度のＳｉＯ2やＳｉＮｘ等から
なるゲート絶縁膜１１０２で覆う。続いて、ゲート絶縁
膜１１０２の上に、該矩形状の結晶性半導体膜島１１０
１と重なる領域の一部を横断するように導電性材料から
なるゲート電極１１０３を形成する。
【０００８】次に、図３３（ｃ）および図３４（ｃ）に
示すように、ゲート絶縁膜１１０２越し、または該ゲー
ト電極１１０３と重ならない領域のゲート絶縁膜１１０
２をエッチング除去した後に、該ゲート電極１１０３を
マスクとして、該矩形状の結晶性半導体膜島１１０１の
ゲート電極１１０３と重ならない領域にドナー又はアク
セプターイオンのドーピングを行い、該矩形状の結晶性
半導体膜島１１０１にソース・ドレイン領域１１０６を
形成する。
示すように、ゲート絶縁膜１１０２越し、または該ゲー
ト電極１１０３と重ならない領域のゲート絶縁膜１１０
２をエッチング除去した後に、該ゲート電極１１０３を
マスクとして、該矩形状の結晶性半導体膜島１１０１の
ゲート電極１１０３と重ならない領域にドナー又はアク
セプターイオンのドーピングを行い、該矩形状の結晶性
半導体膜島１１０１にソース・ドレイン領域１１０６を
形成する。
【０００９】次に、図３３（ｄ）および図３４（ｄ）に
示すように、該結晶性半導体膜島１１０１のソース及び
ドレイン領域１１０６におけるゲート電極１１０３の下
方部分でない領域をそれぞれ一部を露出させる。続い
て、その露出部を覆い、かつ、ゲート電極１１０３と接
触しない領域に、それぞれソース・ドレイン電極１１０
４を形成してＴＦＴが完成する。このようにして作製さ
れたＴＦＴにおいて、近年の研究発表では、１００ｃｍ
2／Ｖ・ｓ以上の移動度を有する例が報告されている。
示すように、該結晶性半導体膜島１１０１のソース及び
ドレイン領域１１０６におけるゲート電極１１０３の下
方部分でない領域をそれぞれ一部を露出させる。続い
て、その露出部を覆い、かつ、ゲート電極１１０３と接
触しない領域に、それぞれソース・ドレイン電極１１０
４を形成してＴＦＴが完成する。このようにして作製さ
れたＴＦＴにおいて、近年の研究発表では、１００ｃｍ
2／Ｖ・ｓ以上の移動度を有する例が報告されている。
【００１０】
【発明が解決しようとする課題】ところで、ＴＦＴを液
晶表示装置に応用する上で一番の障害となっているの
が、ＴＦＴのオフ電流の低減と信頼性の向上である。
晶表示装置に応用する上で一番の障害となっているの
が、ＴＦＴのオフ電流の低減と信頼性の向上である。
【００１１】上述のようにして作製されたＴＦＴは、そ
の構造上、図３２（ｂ）のＥ部分（二点鎖線）にて示し
ているように、ゲート絶縁膜１１０２の膜厚が結晶性半
導体島１１０１の上部表面上にあるものに比べて、結晶
性半導体島１１０１のエッジ部側面を覆うものの方が薄
かったり、また結晶性半導体島１１０１のエッジ部側面
部分に楔形の食い込みが生じることがある。
の構造上、図３２（ｂ）のＥ部分（二点鎖線）にて示し
ているように、ゲート絶縁膜１１０２の膜厚が結晶性半
導体島１１０１の上部表面上にあるものに比べて、結晶
性半導体島１１０１のエッジ部側面を覆うものの方が薄
かったり、また結晶性半導体島１１０１のエッジ部側面
部分に楔形の食い込みが生じることがある。
【００１２】本願出願人は、ゲート絶縁膜に、段差被覆
性の点で定評のあるＴＥＯＳ（テトラエトキシシラン）
を用いる実験を行った結果、結晶性半導体島のエッジ部
側面を覆うゲート絶縁膜の膜厚は、結晶性半導体島の上
部表面上にあるものに比べて約６０％程度であることを
確認した。
性の点で定評のあるＴＥＯＳ（テトラエトキシシラン）
を用いる実験を行った結果、結晶性半導体島のエッジ部
側面を覆うゲート絶縁膜の膜厚は、結晶性半導体島の上
部表面上にあるものに比べて約６０％程度であることを
確認した。
【００１３】このような膜厚の薄い領域におけるゲート
絶縁膜中の電界は、結晶性半導体島の上部表面上にある
ゲート絶縁膜中の平均電界より高くなる。その結果、こ
れらの薄くなった領域において常に絶縁破壊が発生す
る。更に、ＴＦＴにおける種々の故障及び性能の劣化と
いう問題の原因となった効果である、絶縁体への電界が
寄与する電荷の注入を含む電界の強さと関連する他の効
果が強められることになる。これらの問題は、一般に
「ホット・エレクトロン効果」と呼ばれる。
絶縁膜中の電界は、結晶性半導体島の上部表面上にある
ゲート絶縁膜中の平均電界より高くなる。その結果、こ
れらの薄くなった領域において常に絶縁破壊が発生す
る。更に、ＴＦＴにおける種々の故障及び性能の劣化と
いう問題の原因となった効果である、絶縁体への電界が
寄与する電荷の注入を含む電界の強さと関連する他の効
果が強められることになる。これらの問題は、一般に
「ホット・エレクトロン効果」と呼ばれる。
【００１４】上述した結晶性半導体島のエッジ部側面を
覆うゲート絶縁膜の膜厚が薄いことに起因するＴＦＴ特
性の劣化に対しての対策は、「特開平６−３７３１７」
で提案されている。この対策は、半導体シリコン膜の成
膜後にＴＦＴ作製領域の周辺を酸化して絶縁膜とし、結
果として結晶性半導体膜島を酸化シリコンウォール中に
埋め込むようにし、ゲート絶縁膜の膜厚を均一化して上
述の課題を解決しようとするものである。
覆うゲート絶縁膜の膜厚が薄いことに起因するＴＦＴ特
性の劣化に対しての対策は、「特開平６−３７３１７」
で提案されている。この対策は、半導体シリコン膜の成
膜後にＴＦＴ作製領域の周辺を酸化して絶縁膜とし、結
果として結晶性半導体膜島を酸化シリコンウォール中に
埋め込むようにし、ゲート絶縁膜の膜厚を均一化して上
述の課題を解決しようとするものである。
【００１５】上記シリコン膜の酸化手法として、８００
℃程度の高温水蒸気酸化や、６００℃程度の温度での低
温プラズマ酸化が提案されている。この技術は、プロセ
ス最高温度が８００℃を越えるような高温プロセスを用
いて結晶性シリコンＴＦＴを作製する場合、及び単結晶
シリコンＴＦＴを作製する場合には非常に有効な手法と
考えられる。しかしながら、液晶表示装置へのＴＦＴの
応用を考えた場合、大画面化、製造コスト削減の立場か
ら基板としてガラスを用いる事が必要であり、上述の熱
酸化プロセスは基板の耐熱性の問題上使用できない。こ
の対策として、「特開平６−３７３１７」においては５
００℃〜６００℃の温度でのプラズマ陽極酸化技術が提
案されている。一般的にプロセス最高温度が６００℃程
度の低温で形成された結晶性シリコンは、μｍオーダー
以下の粒径をもつ結晶粒が膜中に分布しており、各結晶
粒内部は様々な結晶方位をもつ結晶同士が枝分かれ状に
分布した双晶構造を有しており、各結晶粒間のみならず
一つの結晶粒中にも多数の欠陥格子が存在する。
℃程度の高温水蒸気酸化や、６００℃程度の温度での低
温プラズマ酸化が提案されている。この技術は、プロセ
ス最高温度が８００℃を越えるような高温プロセスを用
いて結晶性シリコンＴＦＴを作製する場合、及び単結晶
シリコンＴＦＴを作製する場合には非常に有効な手法と
考えられる。しかしながら、液晶表示装置へのＴＦＴの
応用を考えた場合、大画面化、製造コスト削減の立場か
ら基板としてガラスを用いる事が必要であり、上述の熱
酸化プロセスは基板の耐熱性の問題上使用できない。こ
の対策として、「特開平６−３７３１７」においては５
００℃〜６００℃の温度でのプラズマ陽極酸化技術が提
案されている。一般的にプロセス最高温度が６００℃程
度の低温で形成された結晶性シリコンは、μｍオーダー
以下の粒径をもつ結晶粒が膜中に分布しており、各結晶
粒内部は様々な結晶方位をもつ結晶同士が枝分かれ状に
分布した双晶構造を有しており、各結晶粒間のみならず
一つの結晶粒中にも多数の欠陥格子が存在する。
【００１６】さて、結晶性を有するシリコン膜の結晶成
長の状態を調べる方法として、セコエッチと呼ばれる手
法が一般に知られている。これは、酸化作用を有するエ
ッチング液を用いて結晶性を有するシリコン膜表面を適
当な条件でエッチングすることにより、結晶粒間のシリ
コンがシリコン結晶部に比べて、速く酸化・エッチング
されることを利用したもので、光学顕微鏡等を用いて容
易に結晶粒の大きさを観察することができる。このセコ
エッチの原理からも明らかなように、結晶性を有するシ
リコン膜に対して「特開平６−３７３１７」に記載して
あるように酸化処理を行うと、半導体シリコン島とＳｉ
Ｏ2ウォール界面に凹凸が生じる。この凹凸は、電荷の
集中やＴＦＴの移動度低下の原因となり、特に移動度１
００ｃｍ2／Ｖ・ｓを越えるようなＴＦＴの特性劣化に
大きな影響を及ぼす事が予想され、量産上有効な手法と
は考えにくい。
長の状態を調べる方法として、セコエッチと呼ばれる手
法が一般に知られている。これは、酸化作用を有するエ
ッチング液を用いて結晶性を有するシリコン膜表面を適
当な条件でエッチングすることにより、結晶粒間のシリ
コンがシリコン結晶部に比べて、速く酸化・エッチング
されることを利用したもので、光学顕微鏡等を用いて容
易に結晶粒の大きさを観察することができる。このセコ
エッチの原理からも明らかなように、結晶性を有するシ
リコン膜に対して「特開平６−３７３１７」に記載して
あるように酸化処理を行うと、半導体シリコン島とＳｉ
Ｏ2ウォール界面に凹凸が生じる。この凹凸は、電荷の
集中やＴＦＴの移動度低下の原因となり、特に移動度１
００ｃｍ2／Ｖ・ｓを越えるようなＴＦＴの特性劣化に
大きな影響を及ぼす事が予想され、量産上有効な手法と
は考えにくい。
【００１７】また、従来例に示した構造のＴＦＴを用い
て本願出願人がオフ電流について調査を行ったところ、
ＴＦＴのチャネル幅とオフ電流の最低値との間には一次
方程式で示される関係があり、計算上、チャンネル幅を
ゼロとしても１〜２ｐＡ程度のオフ電流が流れることが
明らかになった。これは、結晶性半導体島のエッジ部付
近に電界が集中するため、この部分のリーク電流が結晶
性半導体島の他の部分でのリーク電流に比較して大きい
ことが原因と考えられる。これらの問題点を解決して初
めて液晶表示装置への応用が可能となる。
て本願出願人がオフ電流について調査を行ったところ、
ＴＦＴのチャネル幅とオフ電流の最低値との間には一次
方程式で示される関係があり、計算上、チャンネル幅を
ゼロとしても１〜２ｐＡ程度のオフ電流が流れることが
明らかになった。これは、結晶性半導体島のエッジ部付
近に電界が集中するため、この部分のリーク電流が結晶
性半導体島の他の部分でのリーク電流に比較して大きい
ことが原因と考えられる。これらの問題点を解決して初
めて液晶表示装置への応用が可能となる。
【００１８】本発明は、このような従来技術の課題を解
決すべくなされたものであり、ゲート絶縁膜の一部に電
界が集中することを防止し、ＴＦＴの特性劣化を防ぐと
ともにオフ電流の低減が可能な半導体装置およびその製
造方法を提供することを目的とする。
決すべくなされたものであり、ゲート絶縁膜の一部に電
界が集中することを防止し、ＴＦＴの特性劣化を防ぐと
ともにオフ電流の低減が可能な半導体装置およびその製
造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
絶縁性表面を有する基板上又は表面に絶縁膜を有する基
板上に、ゲート絶縁膜を挟んで結晶性を有する半導体島
とゲート電極とを有する薄膜トランジスタが設けられた
半導体装置において、該半導体島と該ゲート電極との間
の距離が、該半導体島の中央部より該半導体島の周辺部
で長く、そのことにより上記目的が達成される。
絶縁性表面を有する基板上又は表面に絶縁膜を有する基
板上に、ゲート絶縁膜を挟んで結晶性を有する半導体島
とゲート電極とを有する薄膜トランジスタが設けられた
半導体装置において、該半導体島と該ゲート電極との間
の距離が、該半導体島の中央部より該半導体島の周辺部
で長く、そのことにより上記目的が達成される。
【００２０】本発明の半導体装置の製造方法は、絶縁性
表面を有する基板上又は表面に絶縁膜を有する基板上
に、膜状の半導体島を形成する工程と、該半導体島の上
に、該半導体島を覆う部分を一部とした第一のゲート絶
縁膜を形成する工程と、薄膜トランジスタのチャネル形
成領域の上方に、該半導体島からはみ出さないようにリ
フトオフ用のマスクを形成する工程と、該マスクの上
に、該マスクを覆う部分を一部として第二のゲート絶縁
膜を形成する工程と、リフトオフにより該マスク及び該
マスク上の第二のゲート絶縁膜を取り除く工程と、該ゲ
ート絶縁膜の上に該半導体島を横断するゲート電極を形
成する工程とを含み、そのことにより上記目的が達成さ
れる。
表面を有する基板上又は表面に絶縁膜を有する基板上
に、膜状の半導体島を形成する工程と、該半導体島の上
に、該半導体島を覆う部分を一部とした第一のゲート絶
縁膜を形成する工程と、薄膜トランジスタのチャネル形
成領域の上方に、該半導体島からはみ出さないようにリ
フトオフ用のマスクを形成する工程と、該マスクの上
に、該マスクを覆う部分を一部として第二のゲート絶縁
膜を形成する工程と、リフトオフにより該マスク及び該
マスク上の第二のゲート絶縁膜を取り除く工程と、該ゲ
ート絶縁膜の上に該半導体島を横断するゲート電極を形
成する工程とを含み、そのことにより上記目的が達成さ
れる。
【００２１】本発明の半導体装置の製造方法は、絶縁性
表面を有する基板上又は表面に絶縁膜を有する基板上
に、膜状の半導体島を形成する工程と、該半導体島の上
に、該半導体島を覆う部分を一部とした２層以上のゲー
ト絶縁膜を形成する工程と、薄膜トランジスタのチャネ
ル形成領域の上方に、該半導体島からはみ出さないよう
に上層のゲート絶縁膜に開口部を設ける工程と、該ゲー
ト絶縁膜の上に該半導体膜島を横断するゲート電極を形
成する工程とを含み、そのことにより上記目的が達成さ
れる。
表面を有する基板上又は表面に絶縁膜を有する基板上
に、膜状の半導体島を形成する工程と、該半導体島の上
に、該半導体島を覆う部分を一部とした２層以上のゲー
ト絶縁膜を形成する工程と、薄膜トランジスタのチャネ
ル形成領域の上方に、該半導体島からはみ出さないよう
に上層のゲート絶縁膜に開口部を設ける工程と、該ゲー
ト絶縁膜の上に該半導体膜島を横断するゲート電極を形
成する工程とを含み、そのことにより上記目的が達成さ
れる。
【００２２】本発明の半導体装置の製造方法は、絶縁性
表面を有する基板上又は表面に絶縁膜を有する基板上
に、膜状の半導体島を形成する工程と、該半導体島の上
に、該半導体島を覆う部分を一部としたゲート絶縁膜を
形成する工程と、薄膜トランジスタのチャネル形成領域
の上方であって、該ゲート絶縁膜の該半導体島からはみ
出さない部分を薄膜化する工程と、該ゲート絶縁膜の上
に該半導体膜島を横断するゲート電極を形成する工程と
を含み、そのことにより上記目的が達成される。本発明
の半導体装置は、透光性基板上に、ゲート絶縁膜を挟ん
で結晶性を有する半導体島とゲート電極とを有し、該半
導体島が基板側寄りに位置する薄膜トランジスタが設け
られた半導体装置において、該半導体島と該基板との間
であって該半導体島と重なる該基板部分の上に、該半導
体島と同形状の遮光膜が形成されると共に該基板の上に
該遮光膜を覆って絶縁膜が形成され、かつ、該半導体島
と該ゲート電極との間の距離が、該半導体島の中央部よ
り該半導体島の周辺部で長く、そのことにより上記目的
が達成される。
表面を有する基板上又は表面に絶縁膜を有する基板上
に、膜状の半導体島を形成する工程と、該半導体島の上
に、該半導体島を覆う部分を一部としたゲート絶縁膜を
形成する工程と、薄膜トランジスタのチャネル形成領域
の上方であって、該ゲート絶縁膜の該半導体島からはみ
出さない部分を薄膜化する工程と、該ゲート絶縁膜の上
に該半導体膜島を横断するゲート電極を形成する工程と
を含み、そのことにより上記目的が達成される。本発明
の半導体装置は、透光性基板上に、ゲート絶縁膜を挟ん
で結晶性を有する半導体島とゲート電極とを有し、該半
導体島が基板側寄りに位置する薄膜トランジスタが設け
られた半導体装置において、該半導体島と該基板との間
であって該半導体島と重なる該基板部分の上に、該半導
体島と同形状の遮光膜が形成されると共に該基板の上に
該遮光膜を覆って絶縁膜が形成され、かつ、該半導体島
と該ゲート電極との間の距離が、該半導体島の中央部よ
り該半導体島の周辺部で長く、そのことにより上記目的
が達成される。
【００２３】本発明の半導体装置の製造方法は、透光性
基板上に島状の遮光膜を形成する工程と、該遮光膜の上
に該遮光膜を覆う部分を一部に有する絶縁膜を形成する
工程と、該絶縁膜の上に半導体膜を形成し、該基板側か
ら露光することにより該半導体膜を該遮光膜と同形状の
半導体島とする工程と、該半導体島の上に、該半導体島
を覆う部分を一部とした２層以上のゲート絶縁膜を形成
する工程と、上層のゲート絶縁膜の上にネガ型フォトレ
ジスト膜を形成し、基板側から露光することにより該ネ
ガ型フォトレジスト膜に、該半導体島と相似形で、か
つ、該半導体島よりも面積が小さい開口部を設け、該ネ
ガ型フォトレジスト膜の開口部に基づいて、該半導体島
からはみ出さないように上層のゲート絶縁膜に開口部を
設ける工程と、該ゲート絶縁膜の上に該半導体島を横断
するゲート電極を形成する工程とを含み、そのことによ
り上記目的が達成される。
基板上に島状の遮光膜を形成する工程と、該遮光膜の上
に該遮光膜を覆う部分を一部に有する絶縁膜を形成する
工程と、該絶縁膜の上に半導体膜を形成し、該基板側か
ら露光することにより該半導体膜を該遮光膜と同形状の
半導体島とする工程と、該半導体島の上に、該半導体島
を覆う部分を一部とした２層以上のゲート絶縁膜を形成
する工程と、上層のゲート絶縁膜の上にネガ型フォトレ
ジスト膜を形成し、基板側から露光することにより該ネ
ガ型フォトレジスト膜に、該半導体島と相似形で、か
つ、該半導体島よりも面積が小さい開口部を設け、該ネ
ガ型フォトレジスト膜の開口部に基づいて、該半導体島
からはみ出さないように上層のゲート絶縁膜に開口部を
設ける工程と、該ゲート絶縁膜の上に該半導体島を横断
するゲート電極を形成する工程とを含み、そのことによ
り上記目的が達成される。
【００２４】本発明の半導体装置の製造方法は、透光性
基板上に島状の遮光膜を形成する工程と、該遮光膜の上
に、該遮光膜を覆う部分を一部とした絶縁膜を形成する
工程と、該絶縁膜の上に半導体膜を形成し、該基板側か
らの露光により該半導体膜を該遮光膜と同形状の半導体
島とする工程と、該半導体島の上に、該半導体島を覆う
部分を一部としたゲート絶縁膜を形成する工程と、該ゲ
ート絶縁膜の上にネガ型フォトレジスト膜を形成し、該
基板側から露光をすることにより該ネガ型フォトレジス
ト膜に、該半導体島と相似形で、かつ、該半導体島より
も面積が小さい開口部を設け、該ネガ型フォトレジスト
膜の開口部に基づいて、ゲート絶縁膜の該半導体島から
はみ出さない部分を薄膜化する工程と、該ゲート絶縁膜
の上に該半導体島を横断するゲート電極を形成する工程
とを含み、そのことにより上記目的が達成される。
基板上に島状の遮光膜を形成する工程と、該遮光膜の上
に、該遮光膜を覆う部分を一部とした絶縁膜を形成する
工程と、該絶縁膜の上に半導体膜を形成し、該基板側か
らの露光により該半導体膜を該遮光膜と同形状の半導体
島とする工程と、該半導体島の上に、該半導体島を覆う
部分を一部としたゲート絶縁膜を形成する工程と、該ゲ
ート絶縁膜の上にネガ型フォトレジスト膜を形成し、該
基板側から露光をすることにより該ネガ型フォトレジス
ト膜に、該半導体島と相似形で、かつ、該半導体島より
も面積が小さい開口部を設け、該ネガ型フォトレジスト
膜の開口部に基づいて、ゲート絶縁膜の該半導体島から
はみ出さない部分を薄膜化する工程と、該ゲート絶縁膜
の上に該半導体島を横断するゲート電極を形成する工程
とを含み、そのことにより上記目的が達成される。
【００２５】本発明の半導体装置は、透光性基板上に、
ゲート絶縁膜を挟んで結晶性を有する半導体島とゲート
電極とを有する薄膜トランジスタが設けられた半導体装
置において、該半導体島とゲート電極との間の距離が、
薄膜トランジスタのチャネル形成領域の中央部より該チ
ャネル形成領域の周辺部で長く、そのことにより上記目
的が達成される。
ゲート絶縁膜を挟んで結晶性を有する半導体島とゲート
電極とを有する薄膜トランジスタが設けられた半導体装
置において、該半導体島とゲート電極との間の距離が、
薄膜トランジスタのチャネル形成領域の中央部より該チ
ャネル形成領域の周辺部で長く、そのことにより上記目
的が達成される。
【００２６】本発明の半導体装置の製造方法は、透光性
基板上であって、薄膜トランジスタのチャネル領域を形
成すべき領域に島状の遮光膜を形成する工程と、該遮光
膜の上に、該遮光膜を覆う部分を一部とした絶縁膜を形
成する工程と、該絶縁膜の上に膜状の半導体島を形成す
る工程と、該半導体島の上に、該半導体島を覆う部分を
一部とした２層以上のゲート絶縁膜を形成する工程と、
上層のゲート絶縁膜の上にネガ型フォトレジスト膜を形
成し、該基板側から露光をすることにより該ネガ型フォ
トレジスト膜に、該遮光膜と相似形で、かつ、該遮光膜
よりも面積が小さい開口部を設け、該ネガ型フォトレジ
スト膜の開口部に基づいて、該半導体島の薄膜トランジ
スタのチャネルとなる領域と重なる領域に該半導体島か
らはみ出さないよう上層のゲート絶縁膜に開口部を設け
る工程と、該ゲート絶縁膜の上に該半導体島を横断する
ゲート電極を形成する工程とを含み、そのことにより上
記目的が達成される。
基板上であって、薄膜トランジスタのチャネル領域を形
成すべき領域に島状の遮光膜を形成する工程と、該遮光
膜の上に、該遮光膜を覆う部分を一部とした絶縁膜を形
成する工程と、該絶縁膜の上に膜状の半導体島を形成す
る工程と、該半導体島の上に、該半導体島を覆う部分を
一部とした２層以上のゲート絶縁膜を形成する工程と、
上層のゲート絶縁膜の上にネガ型フォトレジスト膜を形
成し、該基板側から露光をすることにより該ネガ型フォ
トレジスト膜に、該遮光膜と相似形で、かつ、該遮光膜
よりも面積が小さい開口部を設け、該ネガ型フォトレジ
スト膜の開口部に基づいて、該半導体島の薄膜トランジ
スタのチャネルとなる領域と重なる領域に該半導体島か
らはみ出さないよう上層のゲート絶縁膜に開口部を設け
る工程と、該ゲート絶縁膜の上に該半導体島を横断する
ゲート電極を形成する工程とを含み、そのことにより上
記目的が達成される。
【００２７】本発明の半導体装置の製造方法は、透光性
基板上の薄膜トランジスタのチャネル領域を配置する領
域に島状の遮光膜を形成する工程と、該遮光膜の上に、
該遮光膜を覆う部分を一部とした絶縁膜を形成する工程
と、該絶縁膜の上に膜状の半導体島を形成する工程と、
該半導体島の上に、該半導体島を覆う部分を一部とした
ゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上に
ネガ型フォトレジスト膜を形成し、該基板側から露光を
することにより該ネガ型フォトレジスト膜に、該遮光膜
と相似形で、かつ、該遮光膜よりも面積が小さい開口部
を設け、該ネガ型フォトレジスト膜の開口部に基づい
て、ゲート絶縁膜の該半導体島からはみ出さない部分で
あって、該半導体島の薄膜トランジスタのチャネルとな
る領域と重なる領域を薄膜化する工程と、該ゲート絶縁
膜の上に該半導体島を横断するゲート電極を形成する工
程とを含み、そのことにより上記目的が達成される。
基板上の薄膜トランジスタのチャネル領域を配置する領
域に島状の遮光膜を形成する工程と、該遮光膜の上に、
該遮光膜を覆う部分を一部とした絶縁膜を形成する工程
と、該絶縁膜の上に膜状の半導体島を形成する工程と、
該半導体島の上に、該半導体島を覆う部分を一部とした
ゲート絶縁膜を形成する工程と、該ゲート絶縁膜の上に
ネガ型フォトレジスト膜を形成し、該基板側から露光を
することにより該ネガ型フォトレジスト膜に、該遮光膜
と相似形で、かつ、該遮光膜よりも面積が小さい開口部
を設け、該ネガ型フォトレジスト膜の開口部に基づい
て、ゲート絶縁膜の該半導体島からはみ出さない部分で
あって、該半導体島の薄膜トランジスタのチャネルとな
る領域と重なる領域を薄膜化する工程と、該ゲート絶縁
膜の上に該半導体島を横断するゲート電極を形成する工
程とを含み、そのことにより上記目的が達成される。
【００２８】
【作用】以下に半導体島のエッジ部分でのリーク電流の
機構について説明する。従来例に示したようにゲート絶
縁膜を単層で形成した場合、このゲート絶縁膜の膜厚は
（発明が解決しようとする課題）で述べたように、半導
体島エッジ部付近が半導体島中央部上方に比べて薄い構
造であり、またもともと半導体島エッジ部付近において
は、ゲート電極が上方から側面方向に回りこむ構造であ
ることもあいまって半導体島エッジ部付近のゲート絶縁
膜中の電界は、半導体島上方のゲート絶縁膜中の電界に
比較してかなり高くなる。よって、これらのＴＦＴの構
造上の問題点からオフ電流の増大やＴＦＴ特性の劣化等
の事態を生じる。
機構について説明する。従来例に示したようにゲート絶
縁膜を単層で形成した場合、このゲート絶縁膜の膜厚は
（発明が解決しようとする課題）で述べたように、半導
体島エッジ部付近が半導体島中央部上方に比べて薄い構
造であり、またもともと半導体島エッジ部付近において
は、ゲート電極が上方から側面方向に回りこむ構造であ
ることもあいまって半導体島エッジ部付近のゲート絶縁
膜中の電界は、半導体島上方のゲート絶縁膜中の電界に
比較してかなり高くなる。よって、これらのＴＦＴの構
造上の問題点からオフ電流の増大やＴＦＴ特性の劣化等
の事態を生じる。
【００２９】ところで、本発明は、半導体島エッジ部付
近のゲート絶縁膜の厚さを半導体島上方のそれよりも厚
くする。これにより、上述のごときオフ電流の増大やＴ
ＦＴ特性の劣化の原因である電界の集中を回避し、良好
な特性を有するＴＦＴの作製が可能となる。また、本発
明は、「特開平６−３７３１７」に記載のごとく半導体
膜を全膜厚にわたって酸化するのではなく、島状に成型
した半導体膜上から絶縁膜を堆積させる。これにより、
半導体島エッジ部に発生する凹凸が防止され、ガラス基
板上での結晶性シリコンＴＦＴの量産化が可能となる。
近のゲート絶縁膜の厚さを半導体島上方のそれよりも厚
くする。これにより、上述のごときオフ電流の増大やＴ
ＦＴ特性の劣化の原因である電界の集中を回避し、良好
な特性を有するＴＦＴの作製が可能となる。また、本発
明は、「特開平６−３７３１７」に記載のごとく半導体
膜を全膜厚にわたって酸化するのではなく、島状に成型
した半導体膜上から絶縁膜を堆積させる。これにより、
半導体島エッジ部に発生する凹凸が防止され、ガラス基
板上での結晶性シリコンＴＦＴの量産化が可能となる。
【００３０】
【実施例】以下に本発明の実施例を図面に基づいて具体
的に説明する。
的に説明する。
【００３１】（実施例１）図１（ａ）は、本実施例１に
かかるＴＦＴの平面図であり、図１（ｂ）は図１（ａ）
のＡ−Ｂ線（一点鎖線）で紙面に垂直な方向にＴＦＴを
切断した場合のＴＦＴの断面図である。このＴＦＴは、
基板１００の上に半導体島１０１が形成され、この半導
体島１０１の上に基板全体を覆ってゲート絶縁膜１０２
が形成されている。このゲート絶縁膜１０２は、ＳｉＯ
2、ＳｉＮｘ、またはＳｉＯＮなどの絶縁膜のうちの少
なくとも一つを用いた単層又は複数層の絶縁膜であり、
半導体島１０１の上方に位置する領域１１０の膜厚が、
その領域１１０以外の領域の膜厚よりも薄い構造を有す
る。ここで重要な点は、領域１１０が半導体島１０１の
領域からはみ出さないことである。
かかるＴＦＴの平面図であり、図１（ｂ）は図１（ａ）
のＡ−Ｂ線（一点鎖線）で紙面に垂直な方向にＴＦＴを
切断した場合のＴＦＴの断面図である。このＴＦＴは、
基板１００の上に半導体島１０１が形成され、この半導
体島１０１の上に基板全体を覆ってゲート絶縁膜１０２
が形成されている。このゲート絶縁膜１０２は、ＳｉＯ
2、ＳｉＮｘ、またはＳｉＯＮなどの絶縁膜のうちの少
なくとも一つを用いた単層又は複数層の絶縁膜であり、
半導体島１０１の上方に位置する領域１１０の膜厚が、
その領域１１０以外の領域の膜厚よりも薄い構造を有す
る。ここで重要な点は、領域１１０が半導体島１０１の
領域からはみ出さないことである。
【００３２】このゲート絶縁膜１０２の上には、ゲート
電極１０３が形成され、半導体島１０１のゲート電極１
０３と重ならない領域にソース・ドレイン領域が設けら
れている。このソース・ドレイン領域は、これら各領域
に設けたコンタクトホール１０５を通してソース・ドレ
イン電極１０４と接続されている。
電極１０３が形成され、半導体島１０１のゲート電極１
０３と重ならない領域にソース・ドレイン領域が設けら
れている。このソース・ドレイン領域は、これら各領域
に設けたコンタクトホール１０５を通してソース・ドレ
イン電極１０４と接続されている。
【００３３】次に、図１に示すような構造ＴＦＴの作製
プロセスを説明する。
プロセスを説明する。
【００３４】図２、図３、図４および図５は、その作製
プロセスを示す断面図である。なお、図２および図４は
図１（ａ）中のＡ−Ｂ線（一点破線）に沿った断面図で
あり、図３および図５は図１（ａ）中のＣ−Ｄ線（一点
破線）に沿った断面図である。
プロセスを示す断面図である。なお、図２および図４は
図１（ａ）中のＡ−Ｂ線（一点破線）に沿った断面図で
あり、図３および図５は図１（ａ）中のＣ−Ｄ線（一点
破線）に沿った断面図である。
【００３５】まず、図２（ａ）および図３（ａ）に示す
ように、絶縁性表面を有する基板上、又はスパッタ装置
やＣＶＤ装置を用いてＳｉＯ2又はＳｉＮｘなどの絶縁
膜を表面に１００ｎｍ程度堆積させた基板１００の上
に、ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ
〜２００ｎｍ、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させる。続いて、６００℃程度の温度で基板全体
を焼成するか、またはエキシマレーザ等の高エネルギー
光を該半導体シリコン膜に照射して、該半導体シリコン
膜に結晶性を有せしめた後、該半導体シリコン膜を島状
に成形して半導体島１０１を得る。この成形は、フォト
リソ工程により該半導体シリコン膜上にレジスト島を形
成した後、ドライエッチング等の手法により該半導体シ
リコン膜をエッチングすることによって行うことができ
る。このエッチングにはシリコン膜の酸化工程がないた
め、熱酸化のように半導体島１０１のエッジ部での凹凸
の発生を防止できる。
ように、絶縁性表面を有する基板上、又はスパッタ装置
やＣＶＤ装置を用いてＳｉＯ2又はＳｉＮｘなどの絶縁
膜を表面に１００ｎｍ程度堆積させた基板１００の上
に、ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ
〜２００ｎｍ、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させる。続いて、６００℃程度の温度で基板全体
を焼成するか、またはエキシマレーザ等の高エネルギー
光を該半導体シリコン膜に照射して、該半導体シリコン
膜に結晶性を有せしめた後、該半導体シリコン膜を島状
に成形して半導体島１０１を得る。この成形は、フォト
リソ工程により該半導体シリコン膜上にレジスト島を形
成した後、ドライエッチング等の手法により該半導体シ
リコン膜をエッチングすることによって行うことができ
る。このエッチングにはシリコン膜の酸化工程がないた
め、熱酸化のように半導体島１０１のエッジ部での凹凸
の発生を防止できる。
【００３６】次に、該半導体島１０１上に、基板全体を
覆うように膜厚１００ｎｍ程度の第一のゲート絶縁膜１
０２ａを堆積させる。この堆積方法としては、スパッタ
法やＣＶＤ法を用いればよい。
覆うように膜厚１００ｎｍ程度の第一のゲート絶縁膜１
０２ａを堆積させる。この堆積方法としては、スパッタ
法やＣＶＤ法を用いればよい。
【００３７】次に、図２（ｂ）および図３（ｂ）に示す
ように、後述する第二のゲート絶縁膜の成膜に際して十
分な耐熱性を有し、かつウエットエッチング等によって
容易に除去可能な材料、例えばＡｌなどを用いてリフト
オフ用のマスク１０７を形成する。
ように、後述する第二のゲート絶縁膜の成膜に際して十
分な耐熱性を有し、かつウエットエッチング等によって
容易に除去可能な材料、例えばＡｌなどを用いてリフト
オフ用のマスク１０７を形成する。
【００３８】次に、図２（ｃ）および図３（ｃ）に示す
ように、スパッタリング法等を用いて、第二のゲート絶
縁膜１０２ｂを堆積させる。この第二のゲート絶縁膜１
０２ｂは、リフトオフ用のマスク１０７よりも薄くかつ
第一のゲート絶縁膜１０２ａ以上の膜厚を有するように
する。
ように、スパッタリング法等を用いて、第二のゲート絶
縁膜１０２ｂを堆積させる。この第二のゲート絶縁膜１
０２ｂは、リフトオフ用のマスク１０７よりも薄くかつ
第一のゲート絶縁膜１０２ａ以上の膜厚を有するように
する。
【００３９】次に、図２（ｄ）および図３（ｄ）に示す
ように、ウエットエッチングによってリフトオフ用のマ
スク１０７及び該マスク上の第二のゲート絶縁膜１０２
ｂを取り除く（リフトオフする）。
ように、ウエットエッチングによってリフトオフ用のマ
スク１０７及び該マスク上の第二のゲート絶縁膜１０２
ｂを取り除く（リフトオフする）。
【００４０】次に、図４（ｅ）および図５（ｅ）に示す
ように、導電性の材料を用いてゲート電極１０３を基板
上に形成する。
ように、導電性の材料を用いてゲート電極１０３を基板
上に形成する。
【００４１】次に、図４（ｆ）および図５（ｆ）に矢印
で示したように、ドナー又はアクセプターをイオンドー
ピングにより注入し、その後ドーパントの活性化処理を
行うことにより、ゲート電極１０３及び第二のゲート絶
縁膜１０２ｂと重ならない領域の半導体島１０１に導電
性を持たせ、ソース・ドレイン領域１０６とする。な
お、ソース領域１０６とドレイン領域１０６との間がチ
ャネル領域となる。
で示したように、ドナー又はアクセプターをイオンドー
ピングにより注入し、その後ドーパントの活性化処理を
行うことにより、ゲート電極１０３及び第二のゲート絶
縁膜１０２ｂと重ならない領域の半導体島１０１に導電
性を持たせ、ソース・ドレイン領域１０６とする。な
お、ソース領域１０６とドレイン領域１０６との間がチ
ャネル領域となる。
【００４２】最後に、図４（ｇ）および図５（ｇ）に示
すように、ソース・ドレイン領域１０６上の第一のゲー
ト絶縁膜１０２ａにコンタクトホール１０５を開口し、
ゲート電極１０３と重ならない領域に該コンタクトホー
ル１０５を介してソース・ドレイン領域１０６と導通す
るようにソース・ドレイン電極１０４を形成してＴＦＴ
が完成する。
すように、ソース・ドレイン領域１０６上の第一のゲー
ト絶縁膜１０２ａにコンタクトホール１０５を開口し、
ゲート電極１０３と重ならない領域に該コンタクトホー
ル１０５を介してソース・ドレイン領域１０６と導通す
るようにソース・ドレイン電極１０４を形成してＴＦＴ
が完成する。
【００４３】（実施例２）実施例２は、図１に示すよう
な構造のＴＦＴの他の作製方法についての場合である。
な構造のＴＦＴの他の作製方法についての場合である。
【００４４】図６、図７、図８および図９は、その作製
プロセスを示す断面図である。なお、図６および図８は
図１（ａ）中のＡ−Ｂ線（一点破線）に沿った断面図で
あり、図７および図９は図１（ａ）中のＣ−Ｄ線（一点
破線）に沿った断面図である。
プロセスを示す断面図である。なお、図６および図８は
図１（ａ）中のＡ−Ｂ線（一点破線）に沿った断面図で
あり、図７および図９は図１（ａ）中のＣ−Ｄ線（一点
破線）に沿った断面図である。
【００４５】まず、図６（ａ）および図７（ａ）に示す
ように、絶縁性表面を有する基板上、又はスパッタ装置
やＣＶＤ装置を用いてＳｉＯ2又はＳｉＮｘなどの絶縁
膜を表面に１００ｎｍ程度堆積させた基板１００上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ、好ましくは３０ｎｍ〜１００ｎｍの厚さに堆
積させる。続いて、６００℃程度の温度で基板全体を焼
成するか、またはエキシマレーザ等の高エネルギー光を
該半導体シリコン膜に照射して、該半導体シリコン膜に
結晶性を有せしめた後、該半導体シリコン膜を島状に成
形して半導体島１０１を得る。この成形は、フォトリソ
工程により該半導体膜上にレジスト島を形成した後、ド
ライエッチング等の手法により該半導体シリコン膜をエ
ッチングすることによって行うことができる。このエッ
チングにはシリコン膜の酸化工程がないため、熱酸化の
ように半導体島１０１のエッジ部での凹凸の発生を防止
できる。
ように、絶縁性表面を有する基板上、又はスパッタ装置
やＣＶＤ装置を用いてＳｉＯ2又はＳｉＮｘなどの絶縁
膜を表面に１００ｎｍ程度堆積させた基板１００上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ、好ましくは３０ｎｍ〜１００ｎｍの厚さに堆
積させる。続いて、６００℃程度の温度で基板全体を焼
成するか、またはエキシマレーザ等の高エネルギー光を
該半導体シリコン膜に照射して、該半導体シリコン膜に
結晶性を有せしめた後、該半導体シリコン膜を島状に成
形して半導体島１０１を得る。この成形は、フォトリソ
工程により該半導体膜上にレジスト島を形成した後、ド
ライエッチング等の手法により該半導体シリコン膜をエ
ッチングすることによって行うことができる。このエッ
チングにはシリコン膜の酸化工程がないため、熱酸化の
ように半導体島１０１のエッジ部での凹凸の発生を防止
できる。
【００４６】次に、図６（ｂ）および図７（ｂ）に示す
ように、該半導体島１０１上に、基板全体を覆うように
膜厚１００ｎｍ程度の第一のゲート絶縁膜１０２ａ及び
第二のゲート絶縁膜１０２ｂを堆積させる。この堆積方
法としては、スパッタ法やＣＶＤ法を用いればよい。
ように、該半導体島１０１上に、基板全体を覆うように
膜厚１００ｎｍ程度の第一のゲート絶縁膜１０２ａ及び
第二のゲート絶縁膜１０２ｂを堆積させる。この堆積方
法としては、スパッタ法やＣＶＤ法を用いればよい。
【００４７】次に、図６（ｃ）および図７（ｃ）に示す
ように、第二のゲート絶縁膜１０２ｂに、該半導体島１
０１と重なる領域からはみ出さないように開口部を設け
る。
ように、第二のゲート絶縁膜１０２ｂに、該半導体島１
０１と重なる領域からはみ出さないように開口部を設け
る。
【００４８】次に、図８（ｄ）および図９（ｄ）に示す
ように、導電性の材料を用いてゲート電極１０３を形成
する。
ように、導電性の材料を用いてゲート電極１０３を形成
する。
【００４９】次に、図８（ｅ）および図９（ｅ）に矢印
で示したように、ドナー又はアクセプターをイオンドー
ピングによって注入し、その後ドーパントの活性化処理
を行うことによりゲート電極１０３及び第二のゲート絶
縁膜１０２ｂと重ならない領域の半導体島１０１に導電
性を持たせ、ソース・ドレイン領域１０６とする。
で示したように、ドナー又はアクセプターをイオンドー
ピングによって注入し、その後ドーパントの活性化処理
を行うことによりゲート電極１０３及び第二のゲート絶
縁膜１０２ｂと重ならない領域の半導体島１０１に導電
性を持たせ、ソース・ドレイン領域１０６とする。
【００５０】最後に、図８（ｆ）および図９（ｆ）に示
すように、ソース・ドレイン領域１０６上の第一のゲー
ト絶縁膜１０２ａにコンタクトホール１０５を開口し、
ゲート電極１０３と重ならない領域に該コンタクトホー
ル１０５を介してソース・ドレイン領域１０６と導通す
るようにソース・ドレイン電極１０４を形成してＴＦＴ
が完成する。
すように、ソース・ドレイン領域１０６上の第一のゲー
ト絶縁膜１０２ａにコンタクトホール１０５を開口し、
ゲート電極１０３と重ならない領域に該コンタクトホー
ル１０５を介してソース・ドレイン領域１０６と導通す
るようにソース・ドレイン電極１０４を形成してＴＦＴ
が完成する。
【００５１】（実施例３）実施例３は、図１に示すよう
な構造のＴＦＴの更に他の作製方法についての場合であ
る。
な構造のＴＦＴの更に他の作製方法についての場合であ
る。
【００５２】図１０、図１１、図１２および図１３は、
その作製プロセスを示す断面図である。なお、図１０お
よび図１２は図１（ａ）中のＡ−Ｂ線（一点破線）に沿
った断面図であり、図１１および図１３は図１（ａ）中
のＣ−Ｄ線（一点破線）に沿った断面図である。
その作製プロセスを示す断面図である。なお、図１０お
よび図１２は図１（ａ）中のＡ−Ｂ線（一点破線）に沿
った断面図であり、図１１および図１３は図１（ａ）中
のＣ−Ｄ線（一点破線）に沿った断面図である。
【００５３】まず、図１０（ａ）および図１１（ａ）に
示すように、絶縁性表面を有する基板上、又はスパッタ
装置やＣＶＤ装置を用いてＳｉＯ2又はＳｉＮｘなどの
絶縁膜を表面に１００ｎｍ程度堆積させた基板１００上
に、ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ
〜２００ｎｍ、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させる。その後、６００℃程度の温度で基板全体
を焼成するか、またはエキシマレーザ等の高エネルギー
光を該半導体シリコン膜に照射して、該半導体シリコン
膜に結晶性を有せしめた後、該半導体シリコン膜を島状
に成形して半導体島１０１を得る。この成形は、フォト
リソ工程により該半導体膜上にレジスト島を形成した
後、ドライエッチング等の手法により該半導体シリコン
膜をエッチングすることによって行うことができる。こ
のエッチングにはシリコン膜の酸化工程がないため、熱
酸化のように半導体島１０１のエッジ部での凹凸の発生
を防止できる。
示すように、絶縁性表面を有する基板上、又はスパッタ
装置やＣＶＤ装置を用いてＳｉＯ2又はＳｉＮｘなどの
絶縁膜を表面に１００ｎｍ程度堆積させた基板１００上
に、ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ
〜２００ｎｍ、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させる。その後、６００℃程度の温度で基板全体
を焼成するか、またはエキシマレーザ等の高エネルギー
光を該半導体シリコン膜に照射して、該半導体シリコン
膜に結晶性を有せしめた後、該半導体シリコン膜を島状
に成形して半導体島１０１を得る。この成形は、フォト
リソ工程により該半導体膜上にレジスト島を形成した
後、ドライエッチング等の手法により該半導体シリコン
膜をエッチングすることによって行うことができる。こ
のエッチングにはシリコン膜の酸化工程がないため、熱
酸化のように半導体島１０１のエッジ部での凹凸の発生
を防止できる。
【００５４】次に、図１０（ｂ）および図１１（ｂ）に
示すように、該半導体島１０１上に、基板全体を覆うよ
うに膜厚２００ｎｍ程度のゲート絶縁膜１０２を堆積さ
せる。この堆積方法としては、スパッタ法やＣＶＤ法を
用いればよい。
示すように、該半導体島１０１上に、基板全体を覆うよ
うに膜厚２００ｎｍ程度のゲート絶縁膜１０２を堆積さ
せる。この堆積方法としては、スパッタ法やＣＶＤ法を
用いればよい。
【００５５】次に、図１０（ｃ）および図１１（ｃ）に
示すように、該半導体島１０１上のゲート絶縁膜１０２
に該半導体島１０１と重なる領域からはみ出さないよう
に薄膜領域を設ける。
示すように、該半導体島１０１上のゲート絶縁膜１０２
に該半導体島１０１と重なる領域からはみ出さないよう
に薄膜領域を設ける。
【００５６】次に、図１２（ｄ）および図１３（ｄ）に
示すように、導電性の材料を用いてゲート電極１０３を
形成する。
示すように、導電性の材料を用いてゲート電極１０３を
形成する。
【００５７】次に、図１２（ｅ）および図１３（ｅ）に
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極１０３と重ならない領
域の半導体島１０１に導電性を持たせ、ソース・ドレイ
ン領域１０６とする。
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極１０３と重ならない領
域の半導体島１０１に導電性を持たせ、ソース・ドレイ
ン領域１０６とする。
【００５８】最後に、図１２（ｆ）および図１３（ｆ）
に示すように、ソース・ドレイン領域１０６上のゲート
絶縁膜１０３にコンタクトホール１０５を開口し、ゲー
ト電極１０３と重ならない領域に該コンタクトホール１
０５を介してソース・ドレイン領域１０６と導通するよ
うにソース・ドレイン電極１０４を形成して、ＴＦＴが
完成する。
に示すように、ソース・ドレイン領域１０６上のゲート
絶縁膜１０３にコンタクトホール１０５を開口し、ゲー
ト電極１０３と重ならない領域に該コンタクトホール１
０５を介してソース・ドレイン領域１０６と導通するよ
うにソース・ドレイン電極１０４を形成して、ＴＦＴが
完成する。
【００５９】（実施例４）図１４（ａ）は、本実施例４
にかかるＴＦＴの平面図であり、図１４（ｂ）は図１４
（ａ）中のＡ−Ｂ線（一点鎖線）で紙面に垂直な方向に
ＴＦＴを切断した場合のＴＦＴの断面図である。
にかかるＴＦＴの平面図であり、図１４（ｂ）は図１４
（ａ）中のＡ−Ｂ線（一点鎖線）で紙面に垂直な方向に
ＴＦＴを切断した場合のＴＦＴの断面図である。
【００６０】このＴＦＴは、透光性の基板５００上に遮
光膜５０８が形成され、この遮光膜５０８上に基板全体
を覆って透光性の絶縁膜５０９が形成されている。この
絶縁膜５０９における遮光膜５０８の上方部分に半導体
島５０１が設けられ、この半導体島５０１を覆って絶縁
膜５０９上に、第一のゲート絶縁膜５０２ａと第二のゲ
ート絶縁膜５０２ｂとがこの順に形成されている。この
第一のゲート絶縁膜５０２ａと第二のゲート絶縁膜５０
２ｂとは、ＳｉＯ2、ＳｉＮｘ、およびＳｉＯＮなどの
絶縁膜のうちの少なくとも一つを用いた単層又は複数層
の絶縁膜であり、半導体島５０１の上方の領域５１０の
膜厚がその領域５１０以外の領域の膜厚よりも薄い構造
を有する。ここで重要な点は、領域５１０が半導体島５
０１の領域からはみ出さないことである。
光膜５０８が形成され、この遮光膜５０８上に基板全体
を覆って透光性の絶縁膜５０９が形成されている。この
絶縁膜５０９における遮光膜５０８の上方部分に半導体
島５０１が設けられ、この半導体島５０１を覆って絶縁
膜５０９上に、第一のゲート絶縁膜５０２ａと第二のゲ
ート絶縁膜５０２ｂとがこの順に形成されている。この
第一のゲート絶縁膜５０２ａと第二のゲート絶縁膜５０
２ｂとは、ＳｉＯ2、ＳｉＮｘ、およびＳｉＯＮなどの
絶縁膜のうちの少なくとも一つを用いた単層又は複数層
の絶縁膜であり、半導体島５０１の上方の領域５１０の
膜厚がその領域５１０以外の領域の膜厚よりも薄い構造
を有する。ここで重要な点は、領域５１０が半導体島５
０１の領域からはみ出さないことである。
【００６１】第二のゲート絶縁膜５０２ｂの上には、一
部露出した第一のゲート絶縁膜５０２ａを覆ってゲート
電極５０３が形成され、半導体島５０１のゲート電極５
０３と重ならない領域にソース・ドレイン領域があり、
コンタクトホール５０５を通してソース・ドレイン電極
５０４と接続されている。
部露出した第一のゲート絶縁膜５０２ａを覆ってゲート
電極５０３が形成され、半導体島５０１のゲート電極５
０３と重ならない領域にソース・ドレイン領域があり、
コンタクトホール５０５を通してソース・ドレイン電極
５０４と接続されている。
【００６２】次に、図１４に示すような構造のＴＦＴの
作製プロセスを説明する。
作製プロセスを説明する。
【００６３】図１５、図１６、図１７および図１８は、
その作製プロセスを示す断面図である。なお、図１５お
よび図１７は図１４（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図１６および図１８は図１４
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
その作製プロセスを示す断面図である。なお、図１５お
よび図１７は図１４（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図１６および図１８は図１４
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
【００６４】まず、図１５（ａ）および図１６（ａ）に
示すように、たとえばガラス等からなる透光性の基板５
００上に、スパッタ装置等を用いてＴａ等の遮光性のあ
る高融点金属膜を１００ｎｍ〜３００ｎｍ程度、好まし
くは１５０ｎｍ〜２００ｎｍ程度堆積させ、島状に成形
して遮光膜５０８を得る。この遮光膜５０８は、後工程
の半導体シリコン膜を焼成する際に、耐え得る膜を用い
る必要がある。
示すように、たとえばガラス等からなる透光性の基板５
００上に、スパッタ装置等を用いてＴａ等の遮光性のあ
る高融点金属膜を１００ｎｍ〜３００ｎｍ程度、好まし
くは１５０ｎｍ〜２００ｎｍ程度堆積させ、島状に成形
して遮光膜５０８を得る。この遮光膜５０８は、後工程
の半導体シリコン膜を焼成する際に、耐え得る膜を用い
る必要がある。
【００６５】次に、図１５（ｂ）および図１６（ｂ）に
示すように、遮光膜５０８を覆って基板５００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜５０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜５０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島５０１を得る。この成形は、フォトリソ工程に
より該半導体膜上にレジスト島を形成した後、ドライエ
ッチング等の手法により該半導体シリコン膜をエッチン
グすることによって行うことができる。このエッチング
にはシリコン膜の酸化工程がないため、熱酸化のように
半導体島エッジ部での凹凸の発生を防止できる。又、レ
ジスト島を形成する際、フォトレジスト膜を該半導体シ
リコン膜上に塗布した後、基板側から、つまり裏面から
露光することにより、遮光膜５０８と同一のレジスト島
を形成することができる。遮光膜５０８は、第二のゲー
ト絶縁膜５０２ｂに該半導体島５０１と重なる領域から
はみ出さないように該半導体島５０１と相似形の開口部
を設けるべく、あらかじめ半導体島５０１と同一形状に
なるよう成形してあるので、遮光膜５０８の裏面から露
光して半導体島５０１を形成することも可能である。
示すように、遮光膜５０８を覆って基板５００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜５０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜５０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島５０１を得る。この成形は、フォトリソ工程に
より該半導体膜上にレジスト島を形成した後、ドライエ
ッチング等の手法により該半導体シリコン膜をエッチン
グすることによって行うことができる。このエッチング
にはシリコン膜の酸化工程がないため、熱酸化のように
半導体島エッジ部での凹凸の発生を防止できる。又、レ
ジスト島を形成する際、フォトレジスト膜を該半導体シ
リコン膜上に塗布した後、基板側から、つまり裏面から
露光することにより、遮光膜５０８と同一のレジスト島
を形成することができる。遮光膜５０８は、第二のゲー
ト絶縁膜５０２ｂに該半導体島５０１と重なる領域から
はみ出さないように該半導体島５０１と相似形の開口部
を設けるべく、あらかじめ半導体島５０１と同一形状に
なるよう成形してあるので、遮光膜５０８の裏面から露
光して半導体島５０１を形成することも可能である。
【００６６】次に、図１５（ｃ）および図１６（ｃ）に
示すように、該半導体島５０１の上に、基板全体を覆う
ように膜厚１００ｎｍ程度の第一のゲート絶縁膜５０２
ａ及び第二のゲート絶縁膜５０２ｂを順に堆積させる。
この堆積方法としては、スパッタ法やＣＶＤ法を用いれ
ばよい。
示すように、該半導体島５０１の上に、基板全体を覆う
ように膜厚１００ｎｍ程度の第一のゲート絶縁膜５０２
ａ及び第二のゲート絶縁膜５０２ｂを順に堆積させる。
この堆積方法としては、スパッタ法やＣＶＤ法を用いれ
ばよい。
【００６７】次に、図１５（ｄ）および図１６（ｄ）に
示すように、該半導体島５０１上の第二のゲート絶縁膜
５０２ｂに、該半導体島５０１と重なる領域からはみ出
さないように該半導体島５０１と相似形の開口部を設け
る。この開口部の成形は、まず第一のゲート絶縁膜５０
２ａ及び第二のゲート絶縁膜５０２ｂを堆積させた後、
基板全体をネガ型のフォトレジスト膜で覆い基板裏面か
ら露光を行う。露光時間を制御することにより、該半導
体島５０１と相似形の開口部をレジスト膜に設けること
ができる。そして、そのレジスト膜の開口部より第二の
ゲート絶縁膜５０２ｂをエッチング等することにより、
第二のゲート絶縁膜５０２ｂに開口部を設けることによ
り行われる。
示すように、該半導体島５０１上の第二のゲート絶縁膜
５０２ｂに、該半導体島５０１と重なる領域からはみ出
さないように該半導体島５０１と相似形の開口部を設け
る。この開口部の成形は、まず第一のゲート絶縁膜５０
２ａ及び第二のゲート絶縁膜５０２ｂを堆積させた後、
基板全体をネガ型のフォトレジスト膜で覆い基板裏面か
ら露光を行う。露光時間を制御することにより、該半導
体島５０１と相似形の開口部をレジスト膜に設けること
ができる。そして、そのレジスト膜の開口部より第二の
ゲート絶縁膜５０２ｂをエッチング等することにより、
第二のゲート絶縁膜５０２ｂに開口部を設けることによ
り行われる。
【００６８】次に、図１７（ｅ）および図１８（ｅ）に
示すように、導電性の材料を用いてゲート電極５０３を
形成する。
示すように、導電性の材料を用いてゲート電極５０３を
形成する。
【００６９】次に、図１７（ｆ）および図１８（ｆ）に
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極５０３および第二のゲ
ート絶縁膜５０２ｂと重ならない領域の半導体島５０１
に導電性を持たせ、ソース・ドレイン領域５０６とす
る。
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極５０３および第二のゲ
ート絶縁膜５０２ｂと重ならない領域の半導体島５０１
に導電性を持たせ、ソース・ドレイン領域５０６とす
る。
【００７０】最後に、図１７（ｇ）および図１８（ｇ）
に示すように、ソース・ドレイン領域５０６上の第一の
ゲート絶縁膜５０２ａにコンタクトホール５０５を開口
し、ゲート電極５０３と重ならない領域に該コンタクト
ホール５０５を介してソース・ドレイン領域５０６と導
通するようにソース・ドレイン電極５０４を形成してＴ
ＦＴが完成する。
に示すように、ソース・ドレイン領域５０６上の第一の
ゲート絶縁膜５０２ａにコンタクトホール５０５を開口
し、ゲート電極５０３と重ならない領域に該コンタクト
ホール５０５を介してソース・ドレイン領域５０６と導
通するようにソース・ドレイン電極５０４を形成してＴ
ＦＴが完成する。
【００７１】（実施例５）実施例５は、図１４に示すよ
うな構造のＴＦＴの他の作製方法についての場合であ
る。
うな構造のＴＦＴの他の作製方法についての場合であ
る。
【００７２】図１９、図２０、図２１および図２２は、
その作製プロセスを示す断面図である。なお、図１９お
よび図２１は図１４（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図２０および図２２は図１４
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
その作製プロセスを示す断面図である。なお、図１９お
よび図２１は図１４（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図２０および図２２は図１４
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
【００７３】まず、図１９（ａ）および図２０（ａ）に
示すように、透光性の基板５００上に、スパッタ装置等
を用いてＴａ等の遮光性のある高融点金属膜を１００ｎ
ｍ〜３００ｎｍ程度、好ましくは１５０ｎｍ〜２００ｎ
ｍ程度堆積させ、島状に成形して遮光膜５０８を得る。
この遮光膜５０８は、後工程の半導体シリコン膜を焼成
する際に、耐え得る膜を用いる必要がある。
示すように、透光性の基板５００上に、スパッタ装置等
を用いてＴａ等の遮光性のある高融点金属膜を１００ｎ
ｍ〜３００ｎｍ程度、好ましくは１５０ｎｍ〜２００ｎ
ｍ程度堆積させ、島状に成形して遮光膜５０８を得る。
この遮光膜５０８は、後工程の半導体シリコン膜を焼成
する際に、耐え得る膜を用いる必要がある。
【００７４】次に、図１９（ｂ）および図２０（ｂ）に
示すように、遮光膜５０８を覆って基板５００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜５０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜５０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島５０１を得る。この成形は、フォトリソ工程に
より該半導体シリコン膜上にレジスト島を形成した後、
ドライエッチング等の手法により該半導体シリコン膜を
エッチングすることによって行うことができる。このエ
ッチングにはシリコン膜の酸化工程がないため、熱酸化
のように半導体島エッジ部での凹凸の発生を防止でき
る。又、レジスト島を形成する際、フォトレジスト膜を
該半導体膜上に塗布した後、基板裏面から露光すること
により、遮光膜５０８と同一のレジスト島を形成するこ
とができる。遮光膜５０８はゲート絶縁膜に該半導体島
５０１と重なる領域からはみ出さないように該半導体島
５０１と相似形の薄膜領域を設けるべく、あらかじめ半
導体島５０１と同一形状になるよう成形してあるので、
遮光膜５０８の裏面から露光し半導体島５０１を形成す
ることも可能である。
示すように、遮光膜５０８を覆って基板５００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜５０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜５０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島５０１を得る。この成形は、フォトリソ工程に
より該半導体シリコン膜上にレジスト島を形成した後、
ドライエッチング等の手法により該半導体シリコン膜を
エッチングすることによって行うことができる。このエ
ッチングにはシリコン膜の酸化工程がないため、熱酸化
のように半導体島エッジ部での凹凸の発生を防止でき
る。又、レジスト島を形成する際、フォトレジスト膜を
該半導体膜上に塗布した後、基板裏面から露光すること
により、遮光膜５０８と同一のレジスト島を形成するこ
とができる。遮光膜５０８はゲート絶縁膜に該半導体島
５０１と重なる領域からはみ出さないように該半導体島
５０１と相似形の薄膜領域を設けるべく、あらかじめ半
導体島５０１と同一形状になるよう成形してあるので、
遮光膜５０８の裏面から露光し半導体島５０１を形成す
ることも可能である。
【００７５】次に、図１９（ｃ）および図２０（ｃ）に
示すように、該半導体島５０１上に、基板全体を覆うよ
うに膜厚２００ｎｍ程度のゲート絶縁膜５０２を堆積さ
せる。この堆積方法としては、スパッタ法やＣＶＤ法を
用いればよい。
示すように、該半導体島５０１上に、基板全体を覆うよ
うに膜厚２００ｎｍ程度のゲート絶縁膜５０２を堆積さ
せる。この堆積方法としては、スパッタ法やＣＶＤ法を
用いればよい。
【００７６】次に、図１９（ｄ）および図２０（ｄ）に
示すように、該半導体島５０１上のゲート絶縁膜５０２
に、該半導体島５０１と重なる領域からはみ出さないよ
うに該半導体島５０１と相似形の薄膜領域を設ける。こ
の薄膜領域の成形は、まずゲート絶縁膜５０２を堆積さ
せた後、基板全体をネガ型のフォトレジスト膜で覆い基
板裏面から露光を行う。露光時間を制御することにより
該半導体シリコン島と相似形の開口部をレジスト膜に形
成できる。そして、そのレジスト膜の開口部よりゲート
絶縁膜５０２の上層部をエッチング等することによりゲ
ート絶縁膜５０２に薄膜領域を設けることができる。
示すように、該半導体島５０１上のゲート絶縁膜５０２
に、該半導体島５０１と重なる領域からはみ出さないよ
うに該半導体島５０１と相似形の薄膜領域を設ける。こ
の薄膜領域の成形は、まずゲート絶縁膜５０２を堆積さ
せた後、基板全体をネガ型のフォトレジスト膜で覆い基
板裏面から露光を行う。露光時間を制御することにより
該半導体シリコン島と相似形の開口部をレジスト膜に形
成できる。そして、そのレジスト膜の開口部よりゲート
絶縁膜５０２の上層部をエッチング等することによりゲ
ート絶縁膜５０２に薄膜領域を設けることができる。
【００７７】次に、図２１（ｅ）および図２２（ｅ）に
示すように、導電性の材料を用いてゲート電極５０３を
形成する。
示すように、導電性の材料を用いてゲート電極５０３を
形成する。
【００７８】次に、図２１（ｆ）および図２２（ｆ）に
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極５０３及びゲート絶縁
膜５０２と重ならない領域の半導体島５０１に導電性を
持たせ、ソース・ドレイン領域５０６とする。
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極５０３及びゲート絶縁
膜５０２と重ならない領域の半導体島５０１に導電性を
持たせ、ソース・ドレイン領域５０６とする。
【００７９】最後に、図２１（ｇ）および図２２（ｇ）
に示すように、ソース・ドレイン領域５０６上のゲート
絶縁膜５０２にコンタクトホール５０５を開口し、ゲー
ト電極５０３と重ならない領域に該コンタクトホール５
０５を介してソース・ドレイン領域５０６と導通するよ
うにソース・ドレイン電極５０４を形成してＴＦＴが完
成する。
に示すように、ソース・ドレイン領域５０６上のゲート
絶縁膜５０２にコンタクトホール５０５を開口し、ゲー
ト電極５０３と重ならない領域に該コンタクトホール５
０５を介してソース・ドレイン領域５０６と導通するよ
うにソース・ドレイン電極５０４を形成してＴＦＴが完
成する。
【００８０】（実施例６）図２３（ａ）は、本実施例６
にかかるＴＦＴの平面図であり、図２３（ｂ）は図２３
（ａ）中のＡ−Ｂ線（一点鎖線）で紙面に垂直な方向に
ＴＦＴを切断した場合のＴＦＴの断面図である。
にかかるＴＦＴの平面図であり、図２３（ｂ）は図２３
（ａ）中のＡ−Ｂ線（一点鎖線）で紙面に垂直な方向に
ＴＦＴを切断した場合のＴＦＴの断面図である。
【００８１】このＴＦＴは、基板８００の上に遮光膜８
０８が形成され、この遮光膜８０８上に基板全体を覆っ
て絶縁膜８０９が存在する。絶縁膜８０９の上には半導
体島８０１が形成され、この半導体島８０１上に基板全
体を覆って第一のゲート絶縁膜８０２ａと、第二のゲー
ト絶縁膜８０２ｂとがこの順に存在する。このゲート絶
縁膜８０２ａ、８０２ｂは、ＳｉＯ2、ＳｉＮｘ、Ｓｉ
ＯＮなどの絶縁膜のうち少なくとも一つを用いた単層又
は複数層の絶縁膜であり、半導体島８０１の上方の領域
８１０の膜厚がその領域８１０以外の領域の膜厚よりも
薄い構造を有する。ここで重要な点は、領域８１０が半
導体島８０１の領域からはみ出さないことである。
０８が形成され、この遮光膜８０８上に基板全体を覆っ
て絶縁膜８０９が存在する。絶縁膜８０９の上には半導
体島８０１が形成され、この半導体島８０１上に基板全
体を覆って第一のゲート絶縁膜８０２ａと、第二のゲー
ト絶縁膜８０２ｂとがこの順に存在する。このゲート絶
縁膜８０２ａ、８０２ｂは、ＳｉＯ2、ＳｉＮｘ、Ｓｉ
ＯＮなどの絶縁膜のうち少なくとも一つを用いた単層又
は複数層の絶縁膜であり、半導体島８０１の上方の領域
８１０の膜厚がその領域８１０以外の領域の膜厚よりも
薄い構造を有する。ここで重要な点は、領域８１０が半
導体島８０１の領域からはみ出さないことである。
【００８２】第二のゲート絶縁膜８０２ｂの上、および
第一のゲート絶縁膜８０２ａの第二のゲート絶縁膜８０
２ｂの非形成部分の上に、ゲート電極８０３が形成さ
れ、半導体島８０１のゲート電極８０３と重ならない領
域にソース・ドレイン領域があり、コンタクトホール８
０５を通してソース・ドレイン電極８０４と接続されて
いる。
第一のゲート絶縁膜８０２ａの第二のゲート絶縁膜８０
２ｂの非形成部分の上に、ゲート電極８０３が形成さ
れ、半導体島８０１のゲート電極８０３と重ならない領
域にソース・ドレイン領域があり、コンタクトホール８
０５を通してソース・ドレイン電極８０４と接続されて
いる。
【００８３】次に、図２３に示すような構造のＴＦＴの
作製プロセスを説明する。
作製プロセスを説明する。
【００８４】図２４、図２５、図２６および図２７は、
その作製プロセスを示す断面図である。なお、図２４お
よび図２６は図２３（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図２５および図２７は図２３
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
その作製プロセスを示す断面図である。なお、図２４お
よび図２６は図２３（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図２５および図２７は図２３
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
【００８５】まず、図２４（ａ）および図２５（ａ）に
示すように、透光性の基板８００上に、スパッタ装置等
を用いてＴａ等の遮光性のある高融点金属膜を１００ｎ
ｍ〜３００ｎｍ程度、好ましくは１５０ｎｍ〜２００ｎ
ｍ程度堆積させ、島状に成形して遮光膜８０８を得る。
この遮光膜８０８の形状はＴＦＴチャネル領域下に少な
くともチャネル領域と同一以上の大きさを有していない
といけない。又、遮光膜８０８は後工程の半導体シリコ
ン膜を焼成する際に、耐え得る膜を用いる必要がある。
示すように、透光性の基板８００上に、スパッタ装置等
を用いてＴａ等の遮光性のある高融点金属膜を１００ｎ
ｍ〜３００ｎｍ程度、好ましくは１５０ｎｍ〜２００ｎ
ｍ程度堆積させ、島状に成形して遮光膜８０８を得る。
この遮光膜８０８の形状はＴＦＴチャネル領域下に少な
くともチャネル領域と同一以上の大きさを有していない
といけない。又、遮光膜８０８は後工程の半導体シリコ
ン膜を焼成する際に、耐え得る膜を用いる必要がある。
【００８６】次に、図２４（ｂ）および図２５（ｂ）に
示すように、遮光膜８０８を覆って基板８００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜８０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜８０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島を得る。この成形は、フォトリソ工程により該
半導体シリコン膜上にレジスト島を形成した後、ドライ
エッチング等の手法により該半導体シリコン膜をエッチ
ングすることによって行うことができる。このエッチン
グにはシリコン膜の酸化工程がないため、熱酸化のよう
に半導体島８０１のエッジ部での凹凸の発生を防止でき
る。
示すように、遮光膜８０８を覆って基板８００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜８０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜８０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島を得る。この成形は、フォトリソ工程により該
半導体シリコン膜上にレジスト島を形成した後、ドライ
エッチング等の手法により該半導体シリコン膜をエッチ
ングすることによって行うことができる。このエッチン
グにはシリコン膜の酸化工程がないため、熱酸化のよう
に半導体島８０１のエッジ部での凹凸の発生を防止でき
る。
【００８７】次に、図２４（ｃ）および図２５（ｃ）に
示すように、該半導体島８０１上に基板全体を覆うよう
に膜厚１００ｎｍ程度の第一のゲート絶縁膜８０２ａ及
び第二のゲート絶縁膜８０２ｂを堆積させる。この堆積
方法としては、スパッタ法やＣＶＤ法を用いればよい。
示すように、該半導体島８０１上に基板全体を覆うよう
に膜厚１００ｎｍ程度の第一のゲート絶縁膜８０２ａ及
び第二のゲート絶縁膜８０２ｂを堆積させる。この堆積
方法としては、スパッタ法やＣＶＤ法を用いればよい。
【００８８】次に、図２４（ｄ）および図２５（ｄ）に
示すように、該半導体島８０１上の第二のゲート絶縁膜
８０２ｂにおける、該半導体島８０１のＴＦＴのチャネ
ルとなる領域と重なる領域に、該半導体島８０１からは
み出さないように該遮光膜と相似形の開口部を設ける。
この開口部の成形は、まず第一のゲート絶縁膜８０２ａ
及び第二のゲート絶縁膜８０２ｂを堆積させた後、基板
全体をネガ型のフォトレジスト膜で覆い基板裏面から露
光を行う。露光時間を制御することにより該半導体島８
０１と相似形の開口部をレジスト膜に設けることができ
る。そして、そのレジスト膜の開口部より第二のゲート
絶縁膜５０２ｂをエッチング等することにより、第二の
ゲート絶縁膜５０２ｂに開口部を設けることにより行わ
れる。
示すように、該半導体島８０１上の第二のゲート絶縁膜
８０２ｂにおける、該半導体島８０１のＴＦＴのチャネ
ルとなる領域と重なる領域に、該半導体島８０１からは
み出さないように該遮光膜と相似形の開口部を設ける。
この開口部の成形は、まず第一のゲート絶縁膜８０２ａ
及び第二のゲート絶縁膜８０２ｂを堆積させた後、基板
全体をネガ型のフォトレジスト膜で覆い基板裏面から露
光を行う。露光時間を制御することにより該半導体島８
０１と相似形の開口部をレジスト膜に設けることができ
る。そして、そのレジスト膜の開口部より第二のゲート
絶縁膜５０２ｂをエッチング等することにより、第二の
ゲート絶縁膜５０２ｂに開口部を設けることにより行わ
れる。
【００８９】次に、図２６（ｅ）および図２７（ｅ）に
示すように、導電性の材料を用いてゲート電極８０３を
形成する。
示すように、導電性の材料を用いてゲート電極８０３を
形成する。
【００９０】次に、図２６（ｆ）および図２７（ｆ）に
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極８０３および第二のゲ
ート絶縁膜８０２ｂと重ならない領域の半導体島８０１
に導電性を持たせ、ソース・ドレイン領域８０６とす
る。
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極８０３および第二のゲ
ート絶縁膜８０２ｂと重ならない領域の半導体島８０１
に導電性を持たせ、ソース・ドレイン領域８０６とす
る。
【００９１】最後に、図２６（ｇ）および図２７（ｇ）
に示すように、ソース・ドレイン領域８０６上の第一の
ゲート絶縁膜８０２ａにコンタクトホール８０５を開口
し、ゲート電極８０３と重ならない領域に該コンタクト
ホール８０５を介してドース・ドレイン領域８０６と導
通するようにソース・ドレイン電極８０４を形成してＴ
ＦＴが完成する。
に示すように、ソース・ドレイン領域８０６上の第一の
ゲート絶縁膜８０２ａにコンタクトホール８０５を開口
し、ゲート電極８０３と重ならない領域に該コンタクト
ホール８０５を介してドース・ドレイン領域８０６と導
通するようにソース・ドレイン電極８０４を形成してＴ
ＦＴが完成する。
【００９２】（実施例７）実施例７は、図２３に示すよ
うな構造のＴＦＴの他の作製方法についての場合であ
る。
うな構造のＴＦＴの他の作製方法についての場合であ
る。
【００９３】図２８、図２９、図３０および図３１は、
その作製プロセスを示す断面図である。なお、図２８お
よび図３０は図２３（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図２９および図３１は図２３
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
その作製プロセスを示す断面図である。なお、図２８お
よび図３０は図２３（ａ）中のＡ−Ｂ線（一点破線）に
沿った断面図であり、図２９および図３１は図２３
（ａ）中のＣ−Ｄ線（一点破線）に沿った断面図であ
る。
【００９４】まず、図２８（ａ）および図２９（ａ）に
示すように、透光性の基板８００上に、スパッタ装置等
を用いてＴａ等の遮光性のある高融点金属膜を１００ｎ
ｍ〜３００ｎｍ程度、好ましくは１５０ｎｍ〜２００ｎ
ｍ程度堆積させ、島状に成形して遮光膜８０８を得る。
この遮光膜８０８の形状はＴＦＴチャネル領域下に少な
くともチャネル領域と同一以上の大きさを有していない
といけない。又、遮光膜８０８は後工程の半導体シリコ
ン膜を焼成する際に、耐え得る膜を用いる必要がある。
示すように、透光性の基板８００上に、スパッタ装置等
を用いてＴａ等の遮光性のある高融点金属膜を１００ｎ
ｍ〜３００ｎｍ程度、好ましくは１５０ｎｍ〜２００ｎ
ｍ程度堆積させ、島状に成形して遮光膜８０８を得る。
この遮光膜８０８の形状はＴＦＴチャネル領域下に少な
くともチャネル領域と同一以上の大きさを有していない
といけない。又、遮光膜８０８は後工程の半導体シリコ
ン膜を焼成する際に、耐え得る膜を用いる必要がある。
【００９５】次に、図２８（ｂ）および図２９（ｂ）に
示すように、遮光膜８０８を覆って基板８００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜８０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜８０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島８０１を得る。この成形は、フォトリソ工程に
より該半導体シリコン膜上にレジスト島を形成した後、
ドライエッチング等の手法により該半導体シリコン膜を
エッチングすることによって行うことができる。このエ
ッチングにはシリコン膜の酸化工程がないため、熱酸化
のように半導体島のエッジ部での凹凸の発生を防止でき
る。
示すように、遮光膜８０８を覆って基板８００上に、Ｓ
ｉＯ2又はＳｉＮｘなどの透光性の絶縁膜８０９を２０
０ｎｍ程度堆積させる。続いて、絶縁膜８０９の上に、
ＣＶＤ装置等を用いて半導体シリコン膜を１０ｎｍ〜２
００ｎｍ程度、好ましくは３０ｎｍ〜１００ｎｍの厚さ
に堆積させ、６００℃程度の温度で基板全体を焼成する
か、またはエキシマレーザ等の高エネルギー光を該半導
体シリコン膜に照射して、該半導体シリコン膜に結晶性
を有せしめた後、該半導体シリコン膜を島状に成形して
半導体島８０１を得る。この成形は、フォトリソ工程に
より該半導体シリコン膜上にレジスト島を形成した後、
ドライエッチング等の手法により該半導体シリコン膜を
エッチングすることによって行うことができる。このエ
ッチングにはシリコン膜の酸化工程がないため、熱酸化
のように半導体島のエッジ部での凹凸の発生を防止でき
る。
【００９６】次に、図２８（ｃ）および図２９（ｃ）に
示すように、該半導体島８０１上に、基板全体を覆うよ
うに膜厚２００ｎｍ程度のゲート絶縁膜８０２を堆積さ
せる。この堆積方法としては、スパッタ法やＣＶＤ法を
用いればよい。
示すように、該半導体島８０１上に、基板全体を覆うよ
うに膜厚２００ｎｍ程度のゲート絶縁膜８０２を堆積さ
せる。この堆積方法としては、スパッタ法やＣＶＤ法を
用いればよい。
【００９７】次に、図２８（ｄ）および図２９（ｄ）に
示すように、該半導体島８０１上のゲート絶縁膜８０２
における、該半導体島８０１のＴＦＴのチャネルとなる
領域と重なる領域に、該半導体島８０１からはみ出さな
いように該遮光膜８０８と相似形の薄膜領域を設ける。
この開口部の成形は、まずゲート絶縁膜８０２を堆積さ
せた後、基板全体をネガ型のフォトレジスト膜で覆い基
板裏面から露光を行う。露光時間を制御することによ
り、該半導体島８０１と相似形の開口部をレジスト膜に
形成できる。そして、そのレジスト膜の開口部よりゲー
ト絶縁膜５０２の上層部をエッチング等することにより
ゲート絶縁膜５０２に薄膜領域を設けることができる。
示すように、該半導体島８０１上のゲート絶縁膜８０２
における、該半導体島８０１のＴＦＴのチャネルとなる
領域と重なる領域に、該半導体島８０１からはみ出さな
いように該遮光膜８０８と相似形の薄膜領域を設ける。
この開口部の成形は、まずゲート絶縁膜８０２を堆積さ
せた後、基板全体をネガ型のフォトレジスト膜で覆い基
板裏面から露光を行う。露光時間を制御することによ
り、該半導体島８０１と相似形の開口部をレジスト膜に
形成できる。そして、そのレジスト膜の開口部よりゲー
ト絶縁膜５０２の上層部をエッチング等することにより
ゲート絶縁膜５０２に薄膜領域を設けることができる。
【００９８】次に、図３０（ｅ）および図３１（ｅ）に
示すように、導電性の材料を用いてゲート電極８０３を
形成する。
示すように、導電性の材料を用いてゲート電極８０３を
形成する。
【００９９】次に、図３０（ｆ）および図３１（ｆ）に
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極８０３及びゲート絶縁
膜８０２と重ならない領域の半導体島８０１に導電性を
持たせ、ソース・ドレイン領域８０６とする。
矢印で示したように、ドナー又はアクセプターをイオン
ドーピングによって注入し、その後ドーパントの活性化
処理を行うことによりゲート電極８０３及びゲート絶縁
膜８０２と重ならない領域の半導体島８０１に導電性を
持たせ、ソース・ドレイン領域８０６とする。
【０１００】最後に、図３０（ｇ）および図３１（ｇ）
に示すように、ソース・ドレイン領域８０６上のゲート
絶縁膜８０２にコンタクトホール８０５を開口し、ゲー
ト電極８０３と重ならない領域に該コンタクトホール８
０５を介してソース・ドレイン領域８０６と導通するよ
うにソース・ドレイン電極８０４を形成してＴＦＴが完
成する。
に示すように、ソース・ドレイン領域８０６上のゲート
絶縁膜８０２にコンタクトホール８０５を開口し、ゲー
ト電極８０３と重ならない領域に該コンタクトホール８
０５を介してソース・ドレイン領域８０６と導通するよ
うにソース・ドレイン電極８０４を形成してＴＦＴが完
成する。
【０１０１】
【発明の効果】本発明によれば、半導体島エッジ部付近
のゲート絶縁膜の厚さを半導体島上方のそれよりも厚く
するので、オフ電流の増大やＴＦＴ特性の劣化の原因で
ある電界の集中を回避し、良好な特性を有するＴＦＴの
作製が可能となる。また、本発明にあっては、「特開平
６−３７３１７」に記載された半導体膜を全膜厚にわた
って酸化するのではなく、島状に成形した半導体膜を形
成させるので、半導体島エッジ部に発生する凹凸を防止
でき、ガラス基板等の基板上での結晶性シリコンＴＦＴ
の量産化を可能とすることができる。
のゲート絶縁膜の厚さを半導体島上方のそれよりも厚く
するので、オフ電流の増大やＴＦＴ特性の劣化の原因で
ある電界の集中を回避し、良好な特性を有するＴＦＴの
作製が可能となる。また、本発明にあっては、「特開平
６−３７３１７」に記載された半導体膜を全膜厚にわた
って酸化するのではなく、島状に成形した半導体膜を形
成させるので、半導体島エッジ部に発生する凹凸を防止
でき、ガラス基板等の基板上での結晶性シリコンＴＦＴ
の量産化を可能とすることができる。
【０１０２】さらに、本発明によれば、リフトオフ用の
マスクを形成する際、半導体シリコン島を成型するのに
使用したフォト工程用のマスクをそのまま使用すること
ができるので、従来例に示したＴＦＴと同数のマスクで
本発明のＴＦＴを得ることができる。さらに、本発明に
よれば、半導体島の下層に遮光膜を形成することによ
り、裏面から光の照射によるＴＦＴの劣化が防げるほか
に、遮光膜をマスクにセルフアラインを用いてゲート絶
縁膜の開口部分薄膜部分を形成するので、より精密なＴ
ＦＴを得ることができる。また、本発明は、同じく遮光
膜をマスクとすることにより半導体島をもセルフアライ
ンで形成することができ、より精密なＴＦＴを得ること
ができる。さらに、本発明によれば、チャネル部周辺の
ゲート絶縁膜は厚くできるので、ドレイン端の電界の緩
和にもつながり、強いては、ホットキャリヤの注入抑制
効果による信頼性の向上とリーク電流の低減が実現でき
る。
マスクを形成する際、半導体シリコン島を成型するのに
使用したフォト工程用のマスクをそのまま使用すること
ができるので、従来例に示したＴＦＴと同数のマスクで
本発明のＴＦＴを得ることができる。さらに、本発明に
よれば、半導体島の下層に遮光膜を形成することによ
り、裏面から光の照射によるＴＦＴの劣化が防げるほか
に、遮光膜をマスクにセルフアラインを用いてゲート絶
縁膜の開口部分薄膜部分を形成するので、より精密なＴ
ＦＴを得ることができる。また、本発明は、同じく遮光
膜をマスクとすることにより半導体島をもセルフアライ
ンで形成することができ、より精密なＴＦＴを得ること
ができる。さらに、本発明によれば、チャネル部周辺の
ゲート絶縁膜は厚くできるので、ドレイン端の電界の緩
和にもつながり、強いては、ホットキャリヤの注入抑制
効果による信頼性の向上とリーク電流の低減が実現でき
る。
【図１】（ａ）は実施例１にかかる薄膜トランジスタの
平面図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖線）
で紙面に垂直な方向に薄膜トランジスタを切断した場合
の薄膜トランジスタの断面図である。
平面図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖線）
で紙面に垂直な方向に薄膜トランジスタを切断した場合
の薄膜トランジスタの断面図である。
【図２】（ａ）〜（ｄ）は実施例１にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図３】（ａ）〜（ｄ）は実施例１にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図４】（ｅ）〜（ｇ）は実施例１にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図５】（ｅ）〜（ｇ）は実施例１にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図６】（ａ）〜（ｃ）は実施例２にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図７】（ａ）〜（ｃ）は実施例２にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図８】（ｄ）〜（ｆ）は実施例２にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図９】（ｄ）〜（ｆ）は実施例２にかかる薄膜トラン
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
ジスタの作製プロセスを示す断面図であり、図１（ａ）
中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図１０】（ａ）〜（ｃ）は実施例３にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図１１】（ａ）〜（ｃ）は実施例３にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図１２】（ｄ）〜（ｆ）は実施例３にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図１３】（ｄ）〜（ｆ）は実施例３にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図１４】（ａ）は実施例４にかかる薄膜トランジスタ
の平面図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖
線）で紙面に垂直な方向に薄膜トランジスタを切断した
場合の薄膜トランジスタの断面図である。
の平面図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖
線）で紙面に垂直な方向に薄膜トランジスタを切断した
場合の薄膜トランジスタの断面図である。
【図１５】（ａ）〜（ｄ）は実施例４にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図１６】（ａ）〜（ｄ）は実施例４にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図１７】（ｅ）〜（ｇ）は実施例４にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図１８】（ｅ）〜（ｇ）は実施例４にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図１９】（ａ）〜（ｄ）は実施例５にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図２０】（ａ）〜（ｄ）は実施例５にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図２１】（ｅ）〜（ｇ）は実施例５にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図２２】（ｅ）〜（ｇ）は実施例５にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図１４
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図２３】（ａ）は実施例６にかかる薄膜トランジスタ
の平面図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖
線）で紙面に垂直な方向に薄膜トランジスタを切断した
場合の薄膜トランジスタの断面図である。
の平面図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖
線）で紙面に垂直な方向に薄膜トランジスタを切断した
場合の薄膜トランジスタの断面図である。
【図２４】（ａ）〜（ｄ）は実施例６にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図２５】（ａ）〜（ｄ）は実施例６にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図２６】（ｅ）〜（ｇ）は実施例６にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図２７】（ｅ）〜（ｇ）は実施例６にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図２８】（ａ）〜（ｄ）は実施例７にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図２９】（ａ）〜（ｄ）は実施例７にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図３０】（ｅ）〜（ｇ）は実施例７にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＡ−Ｂ線（一点鎖線）に沿った図である。
【図３１】（ｅ）〜（ｇ）は実施例７にかかる薄膜トラ
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
ンジスタの作製プロセスを示す断面図であり、図２３
（ａ）中のＣ−Ｄ線（一点鎖線）に沿った図である。
【図３２】（ａ）は従来の薄膜トランジスタを示す平面
図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖線）に沿
った断面図である。
図であり、（ｂ）は（ａ）のＡ−Ｂ線（一点鎖線）に沿
った断面図である。
【図３３】（ａ）〜（ｄ）は従来の薄膜トランジスタの
作製プロセスを示す断面図であり、図３２（ａ）中のＡ
−Ｂ線（一点鎖線）に沿った図である。
作製プロセスを示す断面図であり、図３２（ａ）中のＡ
−Ｂ線（一点鎖線）に沿った図である。
【図３４】（ａ）〜（ｄ）は従来の薄膜トランジスタの
作製プロセスを示す断面図であり、図３２（ａ）中のＣ
−Ｄ線（一点鎖線）に沿った図である。
作製プロセスを示す断面図であり、図３２（ａ）中のＣ
−Ｄ線（一点鎖線）に沿った図である。
１００、５００、８００、１１００ 基板 １０１、５０１、８０１、１１０１ 半導体島 １０２ａ、５０２ａ、８０２ａ 第一のゲート絶縁膜 １０２ｂ、５０２ｂ、８０２ｂ 第二のゲート絶縁膜 １０２、８０２、１１０２ ゲート絶縁膜 １０３、５０３、８０３、１１０３ ゲート電極 １０４、５０４、８０４、１１０４ ソース・ドレイン
電極 １０５、５０５、８０５、１１０５ コンタクトホール １０６、５０６、８０６、１１０６ ソース・ドレイン
領域 １０７ リフトオフマスク ５０８、８０８ 遮光膜 ５０９、８０９ 絶縁膜 １１０、５１０、８１０ 領域（薄膜部分）
電極 １０５、５０５、８０５、１１０５ コンタクトホール １０６、５０６、８０６、１１０６ ソース・ドレイン
領域 １０７ リフトオフマスク ５０８、８０８ 遮光膜 ５０９、８０９ 絶縁膜 １１０、５１０、８１０ 領域（薄膜部分）
Claims (10)
- 【請求項１】 絶縁性表面を有する基板上又は表面に絶
縁膜を有する基板上に、ゲート絶縁膜を挟んで結晶性を
有する半導体島とゲート電極とを有する薄膜トランジス
タが設けられた半導体装置において、 該半導体島と該ゲート電極との間の距離が、該半導体島
の中央部より該半導体島の周辺部で長い半導体装置。 - 【請求項２】 請求項１の半導体装置の製造方法におい
て、 絶縁性表面を有する基板上又は表面に絶縁膜を有する基
板上に、膜状の半導体島を形成する工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
第一のゲート絶縁膜を形成する工程と、 薄膜トランジスタのチャネル形成領域の上方に、該半導
体島からはみ出さないようにリフトオフ用のマスクを形
成する工程と、 該マスクの上に、該マスクを覆う部分を一部として第二
のゲート絶縁膜を形成する工程と、 リフトオフにより該マスク及び該マスク上の第二のゲー
ト絶縁膜を取り除く工程と、 該ゲート絶縁膜の上に該半導体島を横断するゲート電極
を形成する工程とを含む半導体装置の製造方法。 - 【請求項３】 請求項１の半導体装置の製造方法におい
て、 絶縁性表面を有する基板上又は表面に絶縁膜を有する基
板上に、膜状の半導体島を形成する工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
２層以上のゲート絶縁膜を形成する工程と、 薄膜トランジスタのチャネル形成領域の上方に、該半導
体島からはみ出さないように上層のゲート絶縁膜に開口
部を設ける工程と、 該ゲート絶縁膜の上に該半導体膜島を横断するゲート電
極を形成する工程とを含む半導体装置の製造方法。 - 【請求項４】 請求項１の半導体装置の製造方法におい
て、 絶縁性表面を有する基板上又は表面に絶縁膜を有する基
板上に、膜状の半導体島を形成する工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
ゲート絶縁膜を形成する工程と、 薄膜トランジスタのチャネル形成領域の上方であって、
該ゲート絶縁膜の該半導体島からはみ出さない部分を薄
膜化する工程と、 該ゲート絶縁膜の上に該半導体膜島を横断するゲート電
極を形成する工程とを含む半導体装置の製造方法。 - 【請求項５】 透光性基板上に、ゲート絶縁膜を挟んで
結晶性を有する半導体島とゲート電極とを有し、該半導
体島が基板側寄りに位置する薄膜トランジスタが設けら
れた半導体装置において、 該半導体島と該基板との間であって該半導体島と重なる
該基板部分の上に、該半導体島と同形状の遮光膜が形成
されると共に該基板の上に該遮光膜を覆って絶縁膜が形
成され、かつ、該半導体島と該ゲート電極との間の距離
が、該半導体島の中央部より該半導体島の周辺部で長い
半導体装置。 - 【請求項６】 請求項５の半導体装置の製造方法におい
て、 透光性基板上に島状の遮光膜を形成する工程と、 該遮光膜の上に該遮光膜を覆う部分を一部に有する絶縁
膜を形成する工程と、 該絶縁膜の上に半導体膜を形成し、該基板側から露光す
ることにより該半導体膜を該遮光膜と同形状の半導体島
とする工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
２層以上のゲート絶縁膜を形成する工程と、 上層のゲート絶縁膜の上にネガ型フォトレジスト膜を形
成し、基板側から露光することにより該ネガ型フォトレ
ジスト膜に、該半導体島と相似形で、かつ、該半導体島
よりも面積が小さい開口部を設け、該ネガ型フォトレジ
スト膜の開口部に基づいて、該半導体島からはみ出さな
いように上層のゲート絶縁膜に開口部を設ける工程と、 該ゲート絶縁膜の上に該半導体島を横断するゲート電極
を形成する工程とを含む半導体装置の製造方法。 - 【請求項７】 請求項５の半導体装置の製造方法におい
て、 透光性基板上に島状の遮光膜を形成する工程と、 該遮光膜の上に、該遮光膜を覆う部分を一部とした絶縁
膜を形成する工程と、 該絶縁膜の上に半導体膜を形成し、該基板側からの露光
により該半導体膜を該遮光膜と同形状の半導体島とする
工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
ゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上にネガ型フォトレジスト膜を形成
し、該基板側から露光をすることにより該ネガ型フォト
レジスト膜に、該半導体島と相似形で、かつ、該半導体
島よりも面積が小さい開口部を設け、該ネガ型フォトレ
ジスト膜の開口部に基づいて、ゲート絶縁膜の該半導体
島からはみ出さない部分を薄膜化する工程と、 該ゲート絶縁膜の上に該半導体島を横断するゲート電極
を形成する工程とを含む半導体装置の製造方法。 - 【請求項８】 透光性基板上に、ゲート絶縁膜を挟んで
結晶性を有する半導体島とゲート電極とを有する薄膜ト
ランジスタが設けられた半導体装置において、 該半導体島とゲート電極との間の距離が、薄膜トランジ
スタのチャネル形成領域の中央部より該チャネル形成領
域の周辺部で長い半導体装置。 - 【請求項９】 請求項８の半導体装置の製造方法におい
て、 透光性基板上であって、薄膜トランジスタのチャネル領
域を形成すべき領域に島状の遮光膜を形成する工程と、 該遮光膜の上に、該遮光膜を覆う部分を一部とした絶縁
膜を形成する工程と、 該絶縁膜の上に膜状の半導体島を形成する工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
２層以上のゲート絶縁膜を形成する工程と、 上層のゲート絶縁膜の上にネガ型フォトレジスト膜を形
成し、該基板側から露光をすることにより該ネガ型フォ
トレジスト膜に、該遮光膜と相似形で、かつ、該遮光膜
よりも面積が小さい開口部を設け、該ネガ型フォトレジ
スト膜の開口部に基づいて、該半導体島の薄膜トランジ
スタのチャネルとなる領域と重なる領域に該半導体島か
らはみ出さないよう上層のゲート絶縁膜に開口部を設け
る工程と、 該ゲート絶縁膜の上に該半導体島を横断するゲート電極
を形成する工程とを含む半導体装置の製造方法。 - 【請求項１０】 請求項８の半導体装置の製造方法にお
いて、 透光性基板上の薄膜トランジスタのチャネル領域を配置
する領域に島状の遮光膜を形成する工程と、 該遮光膜の上に、該遮光膜を覆う部分を一部とした絶縁
膜を形成する工程と、 該絶縁膜の上に膜状の半導体島を形成する工程と、 該半導体島の上に、該半導体島を覆う部分を一部とした
ゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上にネガ型フォトレジスト膜を形成
し、該基板側から露光をすることにより該ネガ型フォト
レジスト膜に、該遮光膜と相似形で、かつ、該遮光膜よ
りも面積が小さい開口部を設け、該ネガ型フォトレジス
ト膜の開口部に基づいて、ゲート絶縁膜の該半導体島か
らはみ出さない部分であって、該半導体島の薄膜トラン
ジスタのチャネルとなる領域と重なる領域を薄膜化する
工程と、 該ゲート絶縁膜の上に該半導体島を横断するゲート電極
を形成する工程とを含む半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7413595A JP3176527B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
| TW085103610A TW291605B (ja) | 1995-03-30 | 1996-03-26 | |
| US08/623,559 US5747828A (en) | 1995-03-30 | 1996-03-28 | Semiconductor device with increased distance between channel edges and a gate electrode |
| KR1019960009978A KR100204322B1 (ko) | 1995-03-30 | 1996-03-30 | 반도체장치 및 그의 제조방법 |
| US08/996,121 US6010922A (en) | 1995-03-30 | 1997-12-22 | Semiconductor device with increased distance between channel edges and a gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7413595A JP3176527B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274339A true JPH08274339A (ja) | 1996-10-18 |
| JP3176527B2 JP3176527B2 (ja) | 2001-06-18 |
Family
ID=13538447
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7413595A Expired - Fee Related JP3176527B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5747828A (ja) |
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