KR102317297B1 - 산화물, 반도체 장치, 모듈, 및 전자 장치 - Google Patents

산화물, 반도체 장치, 모듈, 및 전자 장치 Download PDF

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Abstract

본 발명은 트랜지스터의 반도체 등으로서 사용될 수 있는 결정성 산화물 반도체를 제공하는 것이다. 결정성 산화물 반도체는 복수의 평판 형상 In-Ga-Zn 산화물을 포함하고 표면 위에 있는 산화물이다. 복수의 평판 형상 In-Ga-Zn 산화물의 각각은 결정 구조를 갖고, 제 1 층, 제 2 층, 및 제 3 층을 포함한다. 제 1 층은 갈륨 원자, 아연 원자, 및 산소 원자를 포함한다. 제 2 층은 인듐 원자 및 산소 원자를 포함한다. 제 3 층은 갈륨 원자, 아연 원자, 및 산소 원자를 포함한다. 복수의 평판 형상 In-Ga-Zn 산화물 각각의 평평한 면은 표면의 법선 벡터에 실질적으로 수직이다.

Description

산화물, 반도체 장치, 모듈, 및 전자 장치{OXIDE, SEMICONDUCTOR DEVICE, MODULE, AND ELECTRONIC DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어, 반도체, 반도체 장치, 표시 장치, 발광 장치, 조명 장치, 전력 저장 장치, 기억 장치, 또는 프로세서에 관한 것이다. 본 발명은 반도체, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 또는 기억 장치의 제조 방법에 관한 것이다. 본 발명은 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 또는 기억 장치의 구동 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 뜻한다. 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 반도체 회로, 및 전자 장치는 반도체 장치를 포함하는 경우가 있다.
절연 표면을 갖는 기판 위의 반도체를 사용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로 및 표시 장치 등의 반도체 장치에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체로서는 실리콘이 알려져 있다.
트랜지스터의 반도체로서 비정질 실리콘을 사용할지 다결정 실리콘을 사용할지는 목적에 따라 결정된다. 예를 들어, 대형 표시 장치에 포함되는 트랜지스터의 경우, 대형 기판 위에 막을 형성하기 위하여 확립된 기술을 사용하여 형성될 수 있는 비정질 실리콘을 사용하면 바람직하다. 한편, 구동 회로와 화소 회로가 같은 기판 위에 형성되는 고성능의 표시 장치에 포함되는 트랜지스터의 경우, 높은 전계 효과 이동도를 갖는 트랜지스터의 형성에 사용될 수 있는 다결정 실리콘을 사용하면 바람직하다. 다결정 실리콘의 형성 방법으로서는 비정질 실리콘에 수행되는 고온 가열 처리 또는 레이저 광 처리가 알려져 있다.
근년에 들어, 산화물 반도체가 주목받고 있다. 예를 들어, 비정질 In-Ga-Zn 산화물을 포함하는 트랜지스터가 개시(開示)되어 있다(특허문헌 1 참조). 산화물 반도체는 스퍼터링법 등에 의하여 형성될 수 있기 때문에, 대형 표시 장치에서의 트랜지스터의 반도체에 사용될 수 있다. 또한, 산화물 반도체를 포함하는 트랜지스터는 높은 전계 효과 이동도를 갖기 때문에, 구동 회로와 화소 회로가 같은 기판 위에 형성되는 고성능의 표시 장치를 얻을 수 있다. 또한, 비정질 실리콘을 포함한 트랜지스터의 생산 설비의 일부를 개량하고 이용할 수 있기 때문에, 설비 투자를 줄일 수 있다는 장점이 있다.
1985년에, In-Ga-Zn 산화물 결정의 합성이 보고되어 있다(비특허문헌 1 참조). 또한, 1995년에는, In-Ga-Zn 산화물이 호모러거스(homologous) 구조를 갖고, 구성식 InGaO3(ZnO) m (m은 자연수)에 의하여 표현되는 것이 보고되어 있다(비특허문헌 2 참조).
2012년에는, 결정성 In-Ga-Zn 산화물을 포함하는 트랜지스터가, 비정질 In-Ga-Zn 산화물막을 포함하는 트랜지스터보다 더 우수한 전기 특성 및 높은 신뢰성을 갖는 것이 보고되어 있다(비특허문헌 3 참조). 비특허문헌 3에서는 CAAC(c-axis aligned crystal)를 포함하는 In-Ga-Zn 산화물에서 결정립계가 명확히 관찰되지 않는 것이 보고되어 있다.
산화물 반도체를 포함하는 트랜지스터는, 오프 상태의 누설 전류가 매우 낮은 것이 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한 저전력의 CPU가 개시되어 있다(특허문헌 2 참조). 특허문헌 3에서는, 산화물 반도체로 형성된 활성층을 사용하여 형성된 우물형 퍼텐셜에 의하여, 높은 전계 효과 이동도를 갖는 트랜지스터가 얻어질 수 있다는 것이 개시되어 있다.
일본국 특개 제2006-165528호 공보 일본국 특개 제2012-257187호 공보 일본국 특개 제2012-59860호 공보
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Figure 112016090733845-pct00066
Figure 112016090733845-pct00067
N. Kimizuka, and T. Mohri, "Spinel, , and Types of Structures for Compounds in the and Systems (A; Fe, Ga, or Al; B: Mg, Mn, Fe, Ni, Cu, or Zn) at Temperatures over 1000 °C", Journal of. Solid State Chemistry, Vol. 60, 1985, pp. 382-384
Figure 112016090733845-pct00068
Figure 112016090733845-pct00069
Figure 112016090733845-pct00070
Figure 112016090733845-pct00071
N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, (m=3, 4, and 5), , and (m=7, 8, 9, and 16) in the System", Journal of Solid State Chemistry, Vol. 116, 1995, pp. 170-178 S. Yamazaki, J. Koyama, Y. Yamamoto, and K. Okamoto, Society for Information Display 2012 DIGEST, pp. 183-186
본 발명의 목적은 트랜지스터의 반도체 등으로서 사용될 수 있는 결정성 산화물을 형성하는 방법을 제공하는 것이다. 특히, 본 발명의 목적은 결정립계와 같은 결함이 적은 결정성 산화물을 형성하는 방법을 제공하는 것이다.
다른 목적은 결정성 산화물 반도체를 사용한 반도체 장치를 제공하는 것이다. 다른 목적은 신규 반도체 장치를 제공하는 것이다. 다른 목적은 결정성 산화물 반도체를 사용한 반도체 장치를 포함한 모듈을 제공하는 것이다. 다른 목적은 결정성 산화물 반도체를 사용한 반도체 장치를 포함한 전자 장치 또는 결정성 산화물 반도체를 사용한 반도체 장치를 포함한 모듈을 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 모든 목적을 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 기재로부터 명확해지고 추출될 수 있다.
(1)
본 발명의 실시형태는 복수의 평판 형상 In-Ga-Zn 산화물을 포함하고 표면 위에 있는 산화물이다. 복수의 평판 형상 In-Ga-Zn 산화물의 각각은 결정 구조를 갖고, 제 1 층, 제 2 층, 및 제 3 층을 포함한다. 제 1 층은 갈륨 원자, 아연 원자, 및 산소 원자를 포함한다. 제 2 층은 인듐 원자 및 산소 원자를 포함한다. 제 3 층은 갈륨 원자, 아연 원자, 및 산소 원자를 포함한다. 복수의 평판 형상 In-Ga-Zn 산화물 각각의 평평한 면은 표면의 법선 벡터에 실질적으로 수직이다.
(2)
본 발명의 다른 실시형태는 복수의 평판 형상 In-Ga-Zn 산화물을 포함하는 (1)의 산화물이다. 복수의 평판 형상 In-Ga-Zn 산화물은 제 1 평판 형상 In-Ga-Zn 산화물, 제 2 평판 형상 In-Ga-Zn 산화물, 및 제 3 평판 형상 In-Ga-Zn 산화물을 포함한다. 제 1 평판 형상 In-Ga-Zn 산화물은 결정 구조를 갖는다. 제 1 평판 형상 In-Ga-Zn 산화물은 제 2 평판 형상 In-Ga-Zn 산화물과 제 3 평판 형상 In-Ga-Zn 산화물 사이에 제공된다. 제 1 평판 형상 In-Ga-Zn 산화물의 평평한 면은 표면의 법선 벡터에 실질적으로 수직이 아니다.
(3)
본 발명의 다른 실시형태는 복수의 평판 형상 In-Ga-Zn 산화물 각각의 구성식이 InGaZnO4인 (1) 또는 (2)의 산화물이다.
(4)
본 발명의 다른 실시형태는 (1)~(3) 중 어느 하나의 결정성 산화물을 포함하는 반도체, 절연체, 및 도전체를 포함하는 반도체 장치이다. 절연체는 반도체에 접촉되는 영역을 포함하고, 도전체는 절연체를 개재(介在)하여 도전체와 반도체가 서로 중첩되는 영역을 포함한다.
(5)
본 발명의 다른 실시형태는 (4)의 반도체 장치, 및 인쇄 회로판을 포함하는 모듈이다.
(6)
본 발명의 다른 실시형태는 (4)의 반도체 장치 또는 (5)의 모듈, 스피커, 조작 키, 또는 배터리를 포함하는 전자 장치이다.
트랜지스터의 반도체 등으로서 사용될 수 있는 결정성 산화물을 형성하는 방법을 제공하는 것이 가능하다. 특히, 결정립계와 같은 결함이 적은 결정성 산화물을 형성하는 방법을 제공하는 것이 가능하다.
결정성 산화물 반도체를 사용한 반도체 장치를 제공하는 것이 가능하다. 신규 반도체 장치를 제공하는 것이 가능하다. 결정성 산화물 반도체를 사용한 반도체 장치를 포함한 모듈을 제공하는 것이 가능하다. 결정성 산화물 반도체를 사용한 반도체 장치 또는 결정성 산화물 반도체를 사용한 반도체 장치를 포함한 모듈을 포함하는 전자 장치를 제공하는 것이 가능하다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 상술한 모든 효과를 달성할 필요는 없다. 다른 효과는 명세서, 도면, 청구항 등의 기재로부터 명확해지고 추출될 수 있다.
첨부 도면에서:
도 1의 (A)~도 1의 (D)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지 등.
도 2의 (A)~도 2의 (C)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지 등.
도 3의 (A)~도 3의 (C)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지 등.
도 4의 (A)~도 4의 (C)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지 등.
도 5의 (A)~도 5의 (C)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지 등.
도 6의 (A)는 CAAC-OS의 고분해능 평면 TEM 이미지 및 도 6의 (B)~도 6의 (D)는 도 6의 (A)의 영역의 투과 전자 회절 패턴.
도 7의 (A)는 다결정 OS의 고분해능 평면 TEM 이미지 및 도 7의 (B)~도 7의 (D)는 도 7의 (A)의 영역의 투과 전자 회절 패턴.
도 8의 (A)~도 8의 (C)는 X선 회절 장치에 의한 CAAC-OS의 분석 결과를 나타낸 것.
도 9는 X선 회절 장치에 의한 nc-OS의 분석 결과를 나타낸 것.
도 10의 (A) 및 도 10의 (B)는 nc-OS의 전자 회절 패턴을 나타낸 것.
도 11의 (A) 및 도 11의 (B)는 CAAC-OS 및 nc-OS의 Cs 보정 고분해능 단면 TEM 이미지를 나타낸 것.
도 12의 (A) 및 도 12의 (B)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지.
도 13의 (A) 및 도 13의 (B)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지.
도 14의 (A) 및 도 14의 (B)는 nc-OS의 Cs 보정 고분해능 단면 TEM 이미지.
도 15의 (A) 및 도 15의 (B)는 nc-OS의 Cs 보정 고분해능 단면 TEM 이미지.
도 16의 (A)~도 16의 (D)는 CAAC-OS 및 nc-OS의 Cs 보정 고분해능 단면 TEM 이미지에 의하여 관찰된 펠릿 사이즈 및 이들의 빈도를 나타낸 것.
도 17은 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지.
도 18은 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지 및 이들의 역 푸리에 변환 이미지를 나타낸 것.
도 19는 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지 및 이들의 역 푸리에 변환 이미지를 나타낸 것.
도 20은 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지 및 이들의 역 푸리에 변환 이미지를 나타낸 것.
도 21은 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지 및 이들의 역 푸리에 변환 이미지를 나타낸 것.
도 22는 CAAC-OS의 퇴적 모델을 나타낸 개략도 및 펠릿을 도시한 것.
도 23은 nc-OS의 퇴적 모델을 나타낸 개략도 및 펠릿을 도시한 것.
도 24는 CAAC-OS의 퇴적 모델을 나타낸 개략도 및 펠릿을 도시한 것.
도 25의 (A)~도 25의 (C)는 펠릿을 도시한 것.
도 26은 형성 표면 상의 펠릿에 가해지는 힘을 도시한 것.
도 27의 (A) 및 도 27의 (B)는 형성 표면 상의 펠릿의 이동을 도시한 것.
도 28의 (A)~도 28의 (C)는 투과 전자 회절 측정 장치의 예 및 투과 전자 회절 측정에 의한 산화물 반도체의 구조 분석의 예를 도시한 것.
도 29의 (A) 및 도 29의 (B)는 InGaZnO4 결정을 도시한 것.
도 30의 (A) 및 도 30의 (B)는 원자 충돌 전의 InGaZnO4 구조 등을 도시한 것.
도 31의 (A) 및 도 31의 (B)는 원자 충돌 후의 InGaZnO4 구조 등을 도시한 것.
도 32의 (A) 및 도 32의 (B)는 원자 충돌 후의 원자의 궤적을 나타낸 것.
도 33의 (A) 및 도 33의 (B)는 CAAC-OS막 및 타깃의 단면 HAADF-STEM 이미지.
도 34는 퇴적 장치의 예를 도시한 상면도.
도 35의 (A)~도 35의 (C)는 퇴적 장치의 구조예를 도시한 것.
도 36은 CAAC-OS 및 nc-OS의 수소 농도를 나타낸 것.
도 37은 CAAC-OS 및 nc-OS의 탄소 농도를 나타낸 것.
도 38의 (A) 및 도 38의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도.
도 39의 (A) 및 도 39의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 단면도.
도 40의 (A) 및 도 40의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도.
도 41의 (A) 및 도 41의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도.
도 42의 (A) 및 도 42의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도.
도 43의 (A) 및 도 43의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도.
도 44의 (A) 및 도 44의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 단면도.
도 45의 (A) 및 도 45의 (B)는 본 발명의 일 형태의 반도체 장치를 도시한 단면도.
도 46의 (A) 및 도 46의 (B)는 본 발명의 일 형태의 반도체 장치의 회로도.
도 47의 (A) 및 도 47의 (B)는 본 발명의 일 형태의 기억 장치의 회로도.
도 48은 본 발명의 일 형태의 RF 태그의 블록도.
도 49의 (A)~도 49의 (F)는 본 발명의 일 형태의 RF 태그의 응용예를 도시한 것.
도 50은 본 발명의 일 형태의 CPU를 도시한 블록도.
도 51은 본 발명의 일 형태의 기억 소자의 회로도.
도 52의 (A)~도 52의 (C)는 본 발명의 일 형태의 표시 장치를 도시한 상면도 및 회로도.
도 53은 본 발명의 일 형태의 표시 모듈을 도시한 것.
도 54의 (A)~도 54의 (F) 각각은 본 발명의 일 형태의 전자 장치를 도시한 것.
도 55의 (A1)~도 55의 (A3), 도 55의 (B1) 및 도 55의 (B2), 및 도 55의 (C1) 및 도 55의 (C2) 각각은 본 발명의 일 형태의 전자 장치를 도시한 것.
도 56의 (A)는 기판 표면의 두께 분포를 나타낸 것이고 도 56의 (B)는 마그넷 유닛의 수평 자기장의 강도와 XRD 사이의 관계를 나타낸 것.
본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명하기로 한다. 그러나, 본 발명은 이하 설명에 한정되지 않고 여기서 개시된 모드 및 자세한 사항들이 다양한 방식으로 변형될 수 있다는 것은 당업자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태의 기재에 한정하여 해석되지 않는다. 도면을 참조하여 본 발명의 구조를 설명하는 데 있어서, 공통의 부호는 다른 도면 간에서 같은 부분에 사용된다. 또한, 같은 해치 패턴을 비슷한 부분에 적용하고, 그 비슷한 부분은 부호에 의하여 특별히 표시되지 않는 경우가 있다.
또한, 도면에서, 크기, 막(층)의 두께, 또는 영역은, 명료화를 위하여 과장될 수 있다.
일반적으로, 전압은 어느 전위와 기준 전위(예를 들어, 소스 전위 또는 접지 전위(GND))의 전위 차이를 말한다. 전압을 전위로 바꾸어 말하는 것이 가능하고, 그 반대도 마찬가지이다.
또한 본 명세서에서 '제 1' 및 '제 2' 등의 서수사는 편의상 사용되고, 공정의 순서 또는 층의 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어 '제 1'을 '제 2' 또는 '제 3' 등의 용어와 적절히 바꿀 수 있다. 또한, 본 명세서 등에서의 서수사는 본 발명의 일 형태를 명시하기 위하여 사용되는 서수사와 같을 필요는 없다.
또한, '반도체'는 예를 들어 도전성이 충분히 낮을 때는 '절연체'의 특성을 포함하는 경우가 있다. 또한, '반도체'와 '절연체' 사이의 경계가 명확하지 않기 때문에 '반도체' 및 '절연체'를 서로 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서 '반도체'를 '절연체'라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서 '절연체'를 '반도체'라고 부를 수 있는 경우가 있다.
또한, '반도체'는 예를 들어 도전성이 충분히 높을 때는 '도전체'의 특성을 포함하는 경우가 있다. 또한, '반도체'와 '도전체' 사이의 경계가 명확하지 않기 때문에 '반도체' 및 '도전체'를 서로 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서 '반도체'를 '도전체'라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서 '도전체'를 '반도체'라고 부를 수 있는 경우가 있다.
또한, 반도체에서의 불순물이란 예를 들어 반도체의 주성분 이외의 원소를 말한다. 예를 들어, 0.1atomic% 미만의 농도를 갖는 원소는 불순물이다. 불순물이 포함되면, 예를 들어, 반도체에서 DOS(density of state)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속이 포함되며; 구체적으로는 예를 들어 수소(물도 포함함), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 반도체가 산화물 반도체인 경우, 예를 들어 수소 등의 불순물이 들어감으로써 산소 결손이 형성될 수 있다. 또한, 반도체가 실리콘인 경우, 반도체 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서에 있어서, 'A가 농도 B의 영역을 갖는다'란 표현은, 예를 들어, '깊이 방향에서의 A의 영역의 전체 영역의 농도가 B', '깊이 방향에서의 A의 영역의 평균 농도가 B', '깊이 방향에서의 A의 영역의 농도의 중앙값이 B', '깊이 방향에서의 A의 영역의 농도의 최대값이 B', '깊이 방향에서의 A의 영역의 농도의 최소값이 B', '깊이 방향에서의 A의 영역의 농도의 수렴값이 B', 및 '측정상 거의 확실한 값이 얻어지는 A의 영역의 농도가 B'를 포함한다.
본 명세서에 있어서, 'A가 크기 B, 길이 B, 두께 B, 폭 B, 또는 거리 B의 영역을 갖는다'는, 예를 들어, 'A의 영역에서의 전체 영역의 크기, 길이, 두께, 폭, 또는 거리가 B', 'A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 평균값이 B', 'A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 중앙값이 B', 'A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 최대값이 B', 'A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 최소값이 B', 'A의 영역의 크기, 길이, 두께, 폭, 또는 거리의 수렴값이 B', '측정상 거의 확실한 값이 얻어지는 A의 영역의 크기, 길이, 두께, 폭, 또는 거리가 B'를 포함한다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일할 필요는 없다. 즉, 하나의 트랜지스터의 채널 길이는 한 값으로 한정되지 않는 경우가 있다. 따라서, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값이다.
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서 소스와 드레인이 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에 있어서, 모든 영역에서 채널 폭이 같은 값을 가질 필요는 없다. 즉, 하나의 트랜지스터의 채널 폭은 한 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에 있어서 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)이, 트랜지스터의 상면도에 나타내어진 채널 폭(이하, 외견상의 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서, 실효적인 채널 폭은, 트랜지스터의 상면도에 나타내어진 외견상의 채널 폭보다도 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 축소화된 입체적인 구조를 갖는 트랜지스터에서는, 반도체 상면에 형성되는 채널 영역의 비율보다, 반도체 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우에는, 상면도에 나타내어진 외견상의 채널 폭보다, 실제로 채널이 형성되는 경우에 얻어지는 실효적인 채널 폭이 크다.
입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의 측정이 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추정하기 위해서는, 반도체의 형상이 기지(旣知)라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 서로 중첩되는 영역에 있어서 소스와 드레인이 마주 보는 부분의 길이인 외견상의 채널 폭을, SCW(surrounded channel width)라고 말하는 경우가 있다. 또한, 본 명세서에서, '채널 폭'이란 용어가 단순히 사용되는 경우에는, SCW 및 외견상의 채널 폭을 나타내는 경우가 있다. 또는, 본 명세서에서 '채널 폭'이란 용어가 단순히 사용되는 경우에는, 실효적인 채널 폭을 나타내는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 등의 값은 단면 TEM 이미지 등을 얻으며 해석하는 것에 의하여 결정될 수 있다.
또한, 트랜지스터의 전계 효과 이동도, 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW가 계산에 사용될 수 있다. 그 경우에는, 실효적인 채널 폭을 계산에 사용하는 경우와는 상이한 값을 얻는 경우가 있다.
또한, 본 명세서에 있어서, 'A의 단부는 B의 단부를 넘어 연장된 형상이다'란 기재는, 예를 들어 상면도 또는 단면도에서 A의 단부의 적어도 하나가 B의 단부의 적어도 하나보다 외측에 위치하는 경우를 나타낼 수 있다. 따라서, 'A의 단부는 B의 단부를 넘어 연장된 형상이다'란 기재는 'A의 단부의 하나는 B의 단부의 하나보다 외측에 위치한다'란 기재라고 번갈아 말할 수 있다.
<CAAC-OS 및 nc-OS>
본 실시형태의 결정성 산화물 반도체인 CAAC-OS(c-axis aligned crystalline oxide semiconductor)에 대하여 도면을 참조하여 이하에서 설명한다. CAAC-OS는 a축 및 b축의 방향이 불규칙적으로 배향되지만 c축 배향성을 갖고 c축이 형성 표면의 법선 벡터 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 산화물 반도체이다.
본 명세서에서, '평행'이란 용어는, 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키므로, 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, '수직'이란 용어는, 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키므로, 각도가 85° 이상 95° 이하인 경우도 포함한다.
CAAC-OS인 In-Ga-Zn 산화물의 단면의 구면 수차 보정(spherical aberration corrector) 기능을 사용한 투과 전자 현미경(TEM: transmission electron microscopy)에 의하여 얻어지는 이미지(TEM 이미지이라고도 함)를 관찰한다. 또한, TEM 분석에 의하여 얻어진 명시야상 및 회절 패턴의 복합 분석 이미지를 고분해능 TEM 이미지라고 말한다. 구면 수차 보정 기능을 사용하여 얻어진 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지이라고 말한다. 또한, Cs 보정 고분해능 TEM 이미지는, 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 1의 (A)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지이다. 도 1의 (B)는 도 1의 (A)에서 둘러싸인 부분(1)의 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 1의 (C)는 도 1의 (B)에서의 원자 배열의 규칙성이 보조선에 의하여 나타내어지는 Cs 보정 고분해능 단면 TEM 이미지이다.
도 1의 (C)는 CAAC-OS가 층상의 원자 배열을 갖는 것을 나타낸 것이다. 즉, CAAC-OS는 평판 형상의 In-Ga-Zn 산화물이 적층된 구조를 갖는다. 본 명세서에서, 이런 평판 형상의 In-Ga-Zn 산화물을 펠릿이라고 말한다. 도 1의 (C)의 펠릿은 1nm~3nm의 사이즈(전형적으로는 약 2nm)를 갖는다. 도 1의 (D)는, 볼록한 표면을 갖는 기판(120) 위에 펠릿(100)이 적층되는 상태를 나타낸 CAAC-OS의 개략도이다.
도 2의 (A)는 도 1의 (A)에서의 둘러싸인 부분(1)의 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 2의 (B)는 도 2의 (A)에서의 원자 배열의 규칙성이 보조선에 의하여 나타내어지는 Cs 보정 고분해능 단면 TEM 이미지이다. 도 2의 (C)는 볼록한 표면을 갖는 기판(120) 위의 CAAC-OS의 단면 개략도이다.
경사진 펠릿이 펠릿 위에 적층되는 도 2의 (B)의 특징적인 원자 배열은 도 2의 (C)의 영역(161)에 상당한다. 도 2의 (B)는 펠릿 사이즈가 약 3nm, 및 펠릿들의 경사에 의하여 생긴 공간의 사이즈가 약 0.8nm인 것을 나타낸 것이다.
도 3의 (A)는 도 1의 (A)에서의 둘러싸인 부분(2)의 일부가 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 3의 (B)는 도 3의 (A)에서의 원자 배열의 규칙성이 보조선에 의하여 나타내어지는 Cs 보정 고분해능 단면 TEM 이미지이다. 도 3의 (C)는 볼록한 표면을 갖는 기판(120) 위의 CAAC-OS의 단면 개략도이다.
공간을 개재하여 펠릿이 다른 펠릿과 중첩되는 도 3의 (B)의 특징적인 원자 배열이, 도 3의 (C)의 영역(162)에 상당한다. 도 3의 (B)는 펠릿 사이즈가 약 2nm, 및 공간의 사이즈가 약 1.2nm인 것을 나타낸 것이다.
도 4의 (A)는 도 1의 (A)에서의 시야 외의 영역의 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 4의 (B)는 도 4의 (A)에서의 원자 배열의 규칙성이 보조선에 의하여 나타내어지는 Cs 보정 고분해능 단면 TEM 이미지이다. 도 4의 (C)는 볼록한 표면을 갖는 기판(120) 위의 CAAC-OS의 단면 개략도이다.
펠릿 위에 경사진 펠릿이 적층되는 도 4의 (B)의 특징적인 원자 배열은 도 4의 (C)의 영역(161)에 상당한다. 도 4의 (B)는 펠릿 사이즈가 약 3nm, 및 펠릿들의 경사에 의하여 생긴 공간의 사이즈가 약 0.8nm인 것을 나타낸 것이다. 즉, 도 4의 (B)의 펠릿의 원자 배열이 도 2의 (B)의 펠릿의 원자 배열과 비슷하다.
도 5의 (A)는 도 1의 (A)에서의 둘러싸인 부분(3)의 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 5의 (B)는 도 5의 (A)에서의 원자 배열의 규칙성이 보조선에 의하여 나타내어지는 Cs 보정 고분해능 단면 TEM 이미지이다. 도 5의 (C)는 볼록한 표면을 갖는 기판(120) 위의 CAAC-OS의 단면 개략도이다.
원자 레벨 사이즈의 공간(원자 공동이라고도 함)이 펠릿들의 중첩되는 부분에 제공되는 도 5의 (B)의 특징적인 원자 배열은 도 5의 (C)의 영역(163)에 상당한다. 도 5의 (B)는 펠릿들 사이에 도 5의 (C)의 원자 공동(164)이 있는 것을 나타낸 것이다.
다음에, CAAC-OS에서 결정 영역들이 면 방향으로 어떻게 연결되는지를 알아보기 위하여, 도 6의 (A)의 고분해능 평면 TEM 이미지 중 영역(1), 영역(2), 및 영역(3)에서의 투과 전자 회절 패턴을 얻으며 도 6의 (B)~도 6의 (D)에 각각 나타내었다. 또한, 투과 전자 회절 패턴의 측정에 프로브 직경 1nm의 전자빔을 사용한다. 또한, 프로브 직경이 50nm 이하인 전자빔을 사용한 전자 회절을 나노빔 전자 회절이라고도 한다.
투과 전자 회절 패턴으로부터, CAAC-OS는 6회 대칭(six-fold symmetry)의 결정 격자를 갖는 것을 알 수 있다. 따라서, 고분해능 평면 TEM 이미지의 영역들에서의 투과 전자 회절 패턴으로부터, CAAC-OS가 c축 배향성을 갖는 것도 확인된다. 또한, CAAC-OS가 국소적으로 매우 높은 결정성을 갖는 것이 확인된다.
도 6의 (A)~도 6의 (D)와 같이, 영역(1), 영역(2), 및 영역(3)에서의 투과 전자 회절 패턴에 주목하면, a축(백색의 실선으로 나타내어짐)의 각도는 각 회절 패턴에서 서서히 변화된다. 구체적으로는, (1)에서의 a축의 각도가 0°일 때, (2)에서의 a축의 각도는 c축에 대하여 7.2° 변화된다. 마찬가지로, (1)에서의 a축의 각도가 0°일 때, (3)에서의 a축의 각도는 c축에 대하여 10.2° 변화된다. 따라서, CAAC-OS는 c축 배향성을 유지하면서 다른 결정 영역들이 연결되는 연속적인 구조를 갖는다.
또한, 레이저 빔에 의하여 결정화된 In-Ga-Zn 산화물막의 평면 TEM 이미지에 따르면, 도 7의 (A)에 나타낸 바와 같이 명확한 결정립계를 볼 수 있다. 따라서, 레이저 빔에 의하여 결정화된 In-Ga-Zn 산화물막은 다결정 산화물 반도체(다결정 OS)이다.
다음에, 다결정 OS에서 결정 영역들이 면 방향으로 어떻게 연결되는지를 알아보기 위하여, 도 7의 (A)의 평면 TEM 이미지의 영역(1), 영역(2), 및 영역(3)에서의 투과 전자 회절 패턴을 얻으며 도 7의 (B)~도 7의 (D)에 각각 나타내었다. 또한, 투과 전자 회절 패턴을 측정하기 위하여 프로브 직경 1nm의 전자빔을 사용한다.
도 7의 (A)~도 7의 (D)와 같이, 영역(1), 영역(2), 및 영역(3)에서의 투과 전자 회절 패턴에 주목하면, 영역(2)은, 영역(1) 및 영역(3)에서의 회절 패턴과 서로 중첩되는 회절 패턴을 갖는다. 따라서, 이 전자 회절 패턴으로부터, 다결정 OS에서의 결정립계를 확인할 수 있다.
CAAC-OS에 대하여, X선 회절(XRD: X-ray diffraction) 장치를 사용하여 구조 분석을 수행한다. 예를 들어 InGaZnO4 결정을 포함하는 CAAC-OS는 out-of-plane법에 의하여 분석되고, 회절각(2θ)이 31° 근방일 때 피크가 나타난다(도 8의 (A) 참조). 이 피크는 InGaZnO4 결정의 (009)면에서 유래되기 때문에, XRD를 사용한 구조 분석으로부터, CAAC-OS에서의 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 형성 표면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 확인할 수 있다.
한편, c축에 실질적으로 수직인 방향으로 시료에 X선을 입사시키는 in-plane법에 의하여 CAAC-OS를 분석할 때, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료 표면의 법선 벡터를 축(φ축)으로서 사용하여 회전시킨 시료에 의하여 분석(φ 스캔)을 수행할 때, 명료한 피크가 관찰되지 않는다(도 8의 (B) 참조). 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하면, (110)면과 등가인 결정면에서 유래되는 6개의 피크가 관찰된다(도 8의 (C) 참조). 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 나타낸 것이다.
사이즈가 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하인 나노결정(nc: nanocrystal)을 포함한 산화물 반도체를 nc-OS(nanocrystalline oxide semiconductor)라고 말한다. nc-OS에서, 미세한 영역(예를 들어, 사이즈가 1nm 이상 10nm 이하인 영역, 특히 사이즈가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서는 다른 결정부들 간에서 결정 방위에 규칙성이 없다. 따라서, 막 전체에서 배향되지 않는다. 따라서, nc-OS는, 분석 방법에 따라, 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, nc-OS에 대하여 결정부보다 직경이 큰 X선을 이용하는 XRD 장치를 사용하여 out-of-plane법에 의하여 구조 분석을 수행하면, 결정면을 나타내는 피크가 나타나지 않는다(도 9 참조).
또한, 결정부의 직경보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자빔을 사용하여 얻은 nc-OS의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에서 헤일로 패턴이 나타난다. 한편, 프로브 직경이 결정부의 직경과 가깝거나 또는 결정부의 직경보다 작은 전자빔을 사용하여 얻은 nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 예를 들어, 도 10의 (A)에 나타낸 바와 같이, 프로브 직경을 30nm, 20nm, 10nm 또는 1nm로 한 두께가 약 50nm인 nc-OS의 나노빔 전자 회절 패턴에서는, 휘도가 높은 원(고리)의 영역이 나타내어진다. 또한, 프로브 직경이 저감되면, 고리 패턴의 영역이 복수의 스폿으로 형성된다.
더 자세하게 구조를 분석하기 위하여, nc-OS막을 얇게 하여 두께 수 nm(약 5nm)로 시료를 얻었다. 그리고, 프로브 직경 1nm의 전자빔은 투과 전자 회절 패턴을 얻기 위하여 시료에 들어갔다. 그 결과, 도 10의 (B)에 나타낸 바와 같이, 결정성을 나타내는 스폿을 갖는 투과 전자 회절 패턴이 얻어졌다. 도 10의 (B)는, nc-OS에서, 결정성을 나타내는 회절 패턴이 얻어지나, 특정 방향에서 결정면을 따른 배향이 관찰되지 않는 것을 나타낸 것이다.
따라서, nc-OS에서의 나노결정은 CAAC-OS에 나타내어진 펠릿인 가능성이 높다.
여기서 CAAC-OS 및 nc-OS에서, Cs 보정 고분해능 단면 TEM 이미지는 결정 방위를 조사하기 위하여 더 자세하게 분석된다.
도 11의 (A)는 CAAC-OS의 Cs 보정 고분해능 단면 TEM 이미지를 나타낸 것이다. 도 11의 (B)는 nc-OS의 Cs 보정 고분해능 단면 TEM 이미지를 나타낸 것이다. 또한, 왼쪽 도면 및 오른쪽 도면에서는 같은 부분이 관찰되어 있다. 오른쪽 도면에서는, 보조선에 의하여 펠릿이 나타내어진다.
도 12의 (A)는 DC 스퍼터링법에 의하여 퇴적된 CAAC-OS의 단면 TEM 이미지이다. 도 12의 (B)는 도 12의 (A)의 TEM 이미지의 일부가 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 12의 (B)에서, 펠릿의 수를 세고, 이의 사이즈 및 방향을 도수 분포에 나타낸다(도 16의 (A) 참조).
도 13의 (A)는 RF 스퍼터링법에 의하여 퇴적된 CAAC-OS의 단면 TEM 이미지이다. 도 13의 (B)는 도 13의 (A)의 TEM 이미지의 일부가 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 13의 (B)에서, 펠릿의 수를 세고, 이의 사이즈 및 방향을 도수 분포에 나타낸다(도 16의 (B) 참조).
도 14의 (A)는 DC 스퍼터링법에 의하여 퇴적된 nc-OS의 단면 TEM 이미지이다. 도 14의 (B)는 도 14의 (A)의 TEM 이미지의 일부가 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 14의 (B)에서, 펠릿의 수를 세고, 이의 사이즈 및 방향을 도수 분포에 나타낸다(도 16의 (C) 참조).
도 15의 (A)는 RF 스퍼터링법에 의하여 퇴적된 nc-OS의 단면 TEM 이미지이다. 도 15의 (B)는 도 15의 (A)의 TEM 이미지의 일부가 확대된 Cs 보정 고분해능 단면 TEM 이미지이다. 도 15의 (B)에서, 펠릿의 수를 세고, 이의 사이즈 및 방향을 도수 분포에 나타낸다(도 16의 (D) 참조).
도 16의 (A)~도 16의 (D)의 결과를 이하 표에 나타낸다.
[표 1]
Figure 112016084324664-pct00001
CAAC-OS의 펠릿의 각각은 nc-OS보다 큰 경향이 있다. DC 스퍼터링법이 채용되는 경우와 RF 스퍼터링법이 채용되는 경우의 펠릿들의 사이즈의 차이는 적다. 한편, nc-OS의 펠릿의 방향은 DC 스퍼터링법보다 RF 스퍼터링법에서 시료 표면에 더 수직이다.
다음에, 도 17에서의 CAAC-OS의 Cs 보정 고분해능 평면 TEM 이미지의 영역에서 펠릿의 형상을 평가한다.
도 18, 도 19, 도 20, 및 도 21에 결과를 나타내었다. 도 18~도 21의 왼쪽 도면은 정정되지 않은 확대된 도면이다. 도 18~도 21의 중앙 도면은 펠릿이 보조선에 의하여 나타내어지는 확대된 도면이다. 도 18~도 21의 오른쪽 도면은, 왼쪽 도면을 푸리에 변환하고, 주기적인 성분을 유지하도록 마스크 처리하고 나서, 역 푸리에 변환하는 식으로 얻어진 확대된 도면이다.
도 18, 도 19, 도 20, 및 도 21은, 펠릿의 평평한 면이 삼각형, 사각형(예를 들어 평행 사변형, 부등변 사각형, 다이아몬드), 오각형, 육각형 등을 갖는 것을 나타낸 것이다.
따라서, CAAC-OS 및 nc-OS를 자세하게 분석하면, "아르곤 등으로 타깃을 스퍼터링함으로써 생긴 극미한 알갱이 또는 극히 극미한 알갱이가, 막이 형성되는 기판 위에 비정질 구조 또는 비정질과 같은 구조로서 무작위로 적층된다"란 퇴적 모델을 사용한 CAAC-OS 및 nc-OS의 설명은 어렵다.
<퇴적 모델>
CAAC-OS 및 nc-OS의 퇴적 모델의 예에 대하여 이하에서 설명한다.
도 22는 CAAC-OS가 스퍼터링법에 의하여 퇴적되는 상태를 도시한 퇴적 체임버의 개략도이다.
타깃(130)이 백킹 플레이트에 부착되어 있다. 타깃(130) 및 백킹 플레이트 아래에는, 복수의 마그넷이 배치된다. 복수의 마그넷은 타깃(130) 위에 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 속도를 증가시키는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
타깃(130)은 벽개(劈開)면이 적어도 하나의 결정립에 존재하는 다결정 구조를 갖는다. 또한, 벽개면의 자세한 사항에 대해서는 나중에 설명한다.
기판(120)이 타깃(130)과 대향하도록 배치되고, 그 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버는 대부분이 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 50vol％ 이상 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(130)에 일정한 값 이상의 전압을 인가하여 방전이 시작되고, 플라스마가 관찰된다. 또한, 타깃(130) 위의 자기장은 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는 퇴적 가스가 이온화됨으로써, 이온(101)이 생긴다. 이온(101)의 예로서는, 산소 양이온(O+) 및 아르곤 양이온(Ar+)을 포함한다.
이온(101)은 전기장에 의하여 타깃(130) 측으로 가속화되고, 결국 타깃(130)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터 입자인 펠릿(100a) 및 펠릿(100b)이 박리되어 튀게 된다(sputtered). 또한, 펠릿(100a) 및 펠릿(100b)의 구조는 이온(101)의 충돌의 충격에 의하여 왜곡이 생길 수 있다.
펠릿(100a)은 삼각형 면, 예를 들어 정삼각형 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 펠릿(100b)은 육각형 면, 예를 들어 정육각형 면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터 입자이다. 또한, 펠릿(100a) 및 펠릿(100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터 입자를 총괄하여 펠릿(100)이라고 부른다. 펠릿(100)의 평평한 면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 면은 삼각형이 2 이상 6 이하 결합되어 형성된 형상을 가질 수 있다. 예를 들어, 삼각형(정삼각형)이 2개 결합되어 사각형(마름모)이 형성되는 경우도 있다.
펠릿(100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(100)의 두께는 균일한 것이 바람직하고; 이러한 이유는 후술한다. 또한, 스퍼터 입자는, 두께가 큰 주사위 형상과 비교하여 두께가 작은 펠릿 형상을 갖는 것이 바람직하다.
펠릿(100)은 플라스마를 통과할 때에 전하를 받음으로써 이의 측면이 음 또는 양으로 대전할 경우가 있다. 펠릿(100)은 그 측면에 산소 원자를 포함하고, 이 산소 원자는 음으로 대전할 수 있다. 예를 들어, 펠릿(100a)이 그 측면에 음으로 대전한 산소 원자를 포함하는 경우를 도 25의 (A)에 도시하였다. 이와 같이, 측면이 같은 극성으로 대전하는 경우, 전하가 서로 반발하여, 펠릿(100a)은 평판 형상을 유지할 수 있다. 도 25의 (B)에 도시된 바와 같이, CAAC-OS가 In-Ga-Zn 산화물인 경우 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 도 25의 (C)에 도시된 바와 같이, 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성도 있다.
도 22에 도시된 바와 같이, 예를 들어, 펠릿(100)은 플라스마에서 연과 같이 날아, 기판(120)까지 훨훨 날아간다. 펠릿(100)은 대전되어 있기 때문에, 펠릿(100)이 다른 펠릿(100)이 이미 퇴적된 영역에 가까워지면, 반발이 일어난다. 여기서, 기판(120) 위에서, 기판(120)의 상면에 평행한 방향으로 자기장이 발생된다. 기판(120)과 타깃(130) 사이에 전위 차이가 주어지고, 이에 따라, 기판(120)으로부터 타깃(130)을 향하여 전류가 흐른다. 따라서, 펠릿(100)에는, 기판(120)의 표면 상에, 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))이 주어진다(도 26 참조). 이것은, 플레밍의 왼손 법칙에 의하여 설명할 수 있다. 펠릿(100)에 가해지는 힘을 증가시키기 위하여, 상면에, 기판(120)의 상면에 평행한 방향에서의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더 바람직하게는 50G 이상인 영역이 제공되는 것이 바람직하다. 또는, 상면에, 기판(120)의 상면에 평행한 방향에서의 자기장이 기판(120)의 상면에 수직인 방향에서의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더 바람직하게는 5배 이상인 영역이 제공되는 것이 바람직하다.
또한, 기판(120)은 가열되어 있고, 펠릿(100)과 기판(120) 사이의 마찰 등의 저항이 낮다. 그 결과, 도 27의 (A)에 도시된 바와 같이, 펠릿(100)은 기판(120)의 표면 위를 미끄러지듯 간다. 펠릿(100)이 미끄러지듯 가는 것은, 평평한 면이 기판(120)과 대향하는 상태에서 일어난다. 그리고 도 27의 (B)에 도시된 바와 같이, 이미 퇴적되어 있는 다른 펠릿(100)의 측면까지 펠릿(100)이 도달하면, 펠릿(100)의 측면들이 결합한다. 이때, 펠릿(100)의 측면 상의 산소 원자가 이탈된다. 이탈된 산소 원자에 의하여, CAAC-OS 중의 산소 결손이 채워지는 경우가 있기 때문에, CAAC-OS의 결함 상태의 밀도는 낮다.
또한, 펠릿(100)이 기판(120) 위에서 가열됨으로써, 원자가 재배열되어, 이온(101)의 충돌에 의하여 발생된 구조의 왜곡이 감소된다. 구조의 왜곡이 감소된 펠릿(100)은 실질적으로 단결정이다. 펠릿(100)들이 결합 후에 가열되었다고 해도, 펠릿(100) 자체의 신축은 거의 일어나지 않는다; 이것은 펠릿(100)이 실질적으로 단결정이기 때문이다. 따라서, 펠릿(100)들 사이의 공간의 확장으로 인하여 결정립계 등의 결함의 형성이 방지될 수 있어, 크레바스(crevasse)의 발생을 방지할 수 있다. 또한, 공간은 탄력성이 있는 금속 원자 등으로 채워지므로, 탄력성이 있는 금속 원자 등이, 서로 배향되지 않는 펠릿(100)들을 고속 도로와 같이 연결한다.
이런 모델에 나타낸 바와 같이, 펠릿(100)은 기판(120) 위에 퇴적된다고 생각된다. 따라서, 위에 막이 형성되는 표면(막 형성 표면)이 결정 구조를 갖지 않더라도 CAAC-OS를 퇴적할 수 있고, 이것은 에피택셜 성장에 의한 막 퇴적과 상이하다. 예를 들어 기판(120)의 상면(막 형성 표면)이 비정질 구조를 갖더라도, CAAC-OS를 형성할 수 있다.
또한, CAAC-OS의 형성에서, 막 형성 표면이 요철을 갖는 경우에도 그 막 형성 표면인 기판(120)의 상면의 형상에 따라 펠릿(100)이 배열되는 것을 알 수 있다. 예를 들어, 기판(120)의 상면이 원자 레벨에서 평평한 경우, 펠릿(100)은 a-b면과 평행한 평평한 면이 아래쪽을 향하도록 배열되기 때문에, 두께가 균일하고 평탄하며 높은 결정성을 갖는 층이 형성된다. n개의 층(n은 자연수)을 적층시킴으로써, CAAC-OS를 얻을 수 있다.
기판(120)의 상면이 요철을 갖는 경우, 펠릿(100)이 볼록한 면을 따라 각각에 배열된 n개의 층(n은 자연수)이 적층된 CAAC-OS가 형성된다. 기판(120)은 요철을 갖기 때문에, CAAC-OS의 펠릿(100)들 사이에서 틈이 생기기 쉬운 경우가 있다. 또한 분자 간의 힘 때문에, 펠릿(100)은, 요철 표면 위에서도 펠릿들 사이의 틈이 가능한 한 작게 되도록 배열된다. 따라서, 막 형성 표면이 요철을 가져도, 높은 결정성을 갖는 CAAC-OS를 형성할 수 있다.
따라서, CAAC-OS는 레이저 결정화가 불필요하며, 대면적의 유리 기판의 경우에도 균일한 퇴적을 수행할 수 있다.
이런 모델에 따라 CAAC-OS가 퇴적되기 때문에, 스퍼터 입자가 두께가 작은 펠릿 형상을 갖는 것이 바람직하다. 또한, 스퍼터 입자가 두께가 큰 주사위 형상을 갖는 경우, 기판(120)을 향하는 입자의 면이 동일하지 않아, 두께 및 결정의 배향을 균일하게 할 수 없는 경우가 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 갖는 형성 표면 위에서도, 높은 결정성을 갖는 CAAC-OS가 형성될 수 있다.
nc-OS는 도 23에 도시된 퇴적 모델에 의하여 이해할 수 있다. 또한, 도 23과 도 22 사이의 차이는 기판(120)의 가열의 유무뿐이다.
따라서, 기판(120)은 가열되지 않고, 펠릿(100)과 기판(120) 사이의 마찰 등의 저항이 높다. 그 결과, 펠릿(100)은 기판(120)의 표면을 미끄러지듯이 갈 수 없고 불규칙하게 적층됨으로써, nc-OS를 얻을 수 있다.
또한, 도 24에 도시된 바와 같이, CAAC-OS의 형성에 대해서는, 펠릿(100) 이외에 산화 아연 입자(102)를 포함하는 퇴적 모델에 의하여 설명할 수 있다.
산화 아연 입자(102)는 펠릿(100)보다 질량이 작기 때문에, 펠릿(100)보다 먼저 산화 아연 입자(102)가 기판(120)에 도달한다. 기판(120)의 표면 상에서, 산화 아연 입자(102)의 결정 성장은 수평 방향으로 우선적으로 일어나, 얇은 산화 아연층을 형성한다. 상기 산화 아연층은, c축 배향성을 갖는다. 또한, 상기 산화 아연층의 결정의 c축은 기판(120)의 법선 벡터에 평행한 방향으로 배열된다. 산화 아연층은 CAAC-OS를 성장시키기 위한 시드층으로서 기능하기 때문에, CAAC-OS의 결정성을 높이는 기능을 갖는다. 상기 산화 아연층의 두께가 0.1nm~5nm, 대부분이 1nm~3nm 이하이다. 상기 산화 아연층은 충분히 얇기 때문에, 결정립계는 거의 관찰되지 않는다.
따라서, 결정성이 높은 CAAC-OS를 퇴적시키기 위해서는, 화학량론적 조성보다도 높은 비율로 아연을 포함하는 타깃을 사용하는 것이 바람직하다.
<CAAC-OS의 구조 분석>
CAAC-OS는 복수의 구조를 갖는 경우가 있다.
CAAC-OS가 복수의 구조를 갖는 경우, 나노빔 전자 회절을 사용하여 구조를 분석할 수 있는 경우가 있다.
도 28의 (A)는 전자총 체임버(310), 전자총 체임버(310) 아래의 광학계(312), 광학계(312) 아래의 시료 체임버(314), 시료 체임버(314) 아래의 광학계(316), 광학계(316) 아래의 관찰 체임버(320), 관찰 체임버(320)에 설치된 카메라(318), 및 관찰 체임버(320) 아래의 필름 체임버(322)를 포함하는 투과 전자 회절 측정 장치를 도시한 것이다. 카메라(318)는 관찰 체임버(320) 내부를 향하여 제공된다. 또한, 필름 체임버(322)는 제공될 필요는 없다.
도 28의 (B)는 도 28의 (A)에 도시된 투과 전자 회절 측정 장치 내부 구조를 도시한 것이다. 투과 전자 회절 측정 장치에서, 시료 체임버(314)에 배치되는 물질(328)에는 광학계(312)를 통하여 전자총 체임버(310)에 설치된 전자총으로부터 방출된 전자가 조사된다. 물질(328)을 통과한 전자는 광학계(316)를 통하여 관찰 체임버(320)에 제공된 형광판(332)에 들어간다. 형광판(332)에서, 입사 전자의 강도에 대응하는 패턴이 나타나기 때문에 투과 전자 회절 패턴이 측정될 수 있다.
카메라(318)는 형광판(332)을 향하도록 설치되고 형광판(332)에 나타나는 패턴의 사진을 찍을 수 있다. 카메라(318)의 렌즈 중심과 형광판(332)의 중심을 통과하는 직선과, 형광판(332)의 상면에 수직인 직선에 의하여 형성된 각도는, 예를 들어 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하이다. 상기 각도가 저감될수록, 카메라(318)로 찍힌 투과 전자 회절 패턴의 왜곡이 커진다. 또한, 상기 각도를 미리 얻으면, 얻어진 투과 전자 회절 패턴의 왜곡을 수정할 수 있다. 또한, 필름 체임버(322)에는 카메라(318)가 제공되어도 좋다. 예를 들어, 카메라(318)는, 전자(324)의 입사 방향과 반대가 되도록 필름 체임버(322)에 설치되어도 좋다. 이 경우, 형광판(332)의 뒤쪽 면으로부터 왜곡이 적은 투과 전자 회절 패턴을 찍을 수 있다.
시료인 물질(328)을 고정하기 위한 홀더가 시료 체임버(314)에 제공된다. 홀더는 물질(328)을 통과하는 전자를 투과시킨다. 홀더는 예를 들어 X축, Y축, 및 Z축 방향으로 물질(328)을 이동하는 기능을 가져도 좋다. 홀더의 이동 기능은 예를 들어 1nm~10nm, 5nm~50nm, 10nm~100nm, 50nm~500nm, 및 100nm~1μm의 범위에서 물질을 이동시키는 정확도를 가질 수 있다. 이 범위는, 물질(328)의 구조를 위하여 최적의 범위로 결정되는 것이 바람직하다.
다음에, 상술한 투과 전자 회절 측정 장치에 의하여 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 28의 (B)에 도시된 바와 같이, 물질에서 나노빔인 전자(324)의 조사 위치를 변화시킴으로써(또는 스캔함으로써) 물질의 구조의 변화를 관찰할 수 있다. 이때, 물질(328)이 CAAC-OS이면, 도 6의 (B), (C), 또는 (D)와 같은 회절 패턴이 관찰된다. 물질(328)이 nc-OS이면, 도 10의 (A)에서의 제일 왼쪽의 도면과 같은 회절 패턴이 관찰된다.
물질(328)이 CAAC-OS라도, nc-OS 등과 비슷한 회절 패턴이 부분적으로 관찰되는 경우가 있다. 그러므로, CAAC-OS가 좋은지 여부는 소정의 면적에서 CAAC-OS의 회절 패턴이 관찰되는 영역의 비율(CAAC 비율이라고도 함)로 결정될 수 있다. 질이 높은 CAAC-OS의 경우, 예를 들어 CAAC 비율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더 바람직하게는 95% 이상이다. 또한, CAAC-OS와 상이한 회절 패턴이 관찰되는 영역의 비율은 비(非)CAAC 비율이라고 한다.
예를 들어, 투과 전자 회절 패턴은, 170℃, 200℃, 220℃, 또는 250℃의 기판 상면 온도에서 퇴적된 CAAC-OS를 포함하는 시료의 상면을 스캔함으로써 얻어진다. 여기서, CAAC의 비율은, 약 5nm/초의 속도로 약 60초 동안 스캔함으로써 회절 패턴이 관찰되고, 얻어진 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써, 얻어진다. 또한, 전자빔으로서는, 프로브 직경이 1nm인 나노미터 사이즈의 전자빔을 사용한다. 각 조건을 위하여 2개의 시료를 준비하고, 상기 측정을 시료에 수행하였다.
도 28의 (C)는 각 시료의 CAAC의 비율을 나타낸 것이다. 170℃의 기판 상면 온도에서 퇴적된 CAAC-OS의 CAAC 비율은 77.4%(nc 비율은 22.6%)이다. 200℃의 기판 상면 온도에서 퇴적된 CAAC-OS의 CAAC 비율은 86.3%(nc 비율은 13.7%)이다. 220℃의 기판 상면 온도에서 퇴적된 CAAC-OS의 CAAC 비율은 86.7%(nc의 비율이 13.3%)이다. 250℃의 기판 상면 온도에서 퇴적된 CAAC-OS의 CAAC 비율은 90.5%(nc 비율은 9.5%)이다. 즉, 기판 상면 온도가 높을수록, CAAC 비율은 높게 된다. 바꿔 말하면, 기판 상면 온도가 높을수록, nc 비율은 낮게 된다. 이 점에서도, 기판 온도에 따라 따로따로 제작된 CAAC-OS 및 nc-OS의 퇴적 모델은 타당하다.
이런 측정 방법에 의하여, 복수의 구조를 갖는 산화물 반도체의 구조가 분석될 수 있는 경우가 있다.
<벽개면>
CAAC-OS의 퇴적 모델에서 언급된 벽개면에 대하여 이하에서 설명한다.
먼저, 타깃의 벽개면에 대하여 도 29의 (A) 및 도 29의 (B)를 참조하여 설명한다. 도 29의 (A) 및 도 29의 (B)는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한, 도 29의 (A)는 c축을 상향으로 할 때 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다. 또한, 도 29의 (B)는, c축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다.
InGaZnO4 결정의 각 결정면에서 벽개에 필요한 에너지를 제 1 원리적 계산에 의하여 계산한다. 또한, 이 계산에는, 의사 퍼텐셜(pseudopotential) 및 평면파 기저를 사용한 밀도 범함수 이론 프로그램(CASTEP)을 이용한다. 또한, 의사 퍼텐셜로서는 울트라소프트형 의사 퍼텐셜을 이용한다. 범함수로서 GGA/PBE를 이용한다. 컷 오프 에너지는 400eV이다.
초기 상태에서의 구조의 에너지는 셀 사이즈를 포함한 구조 최적화를 수행한 후에 얻는다. 또한, 각 면에서의 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서 원자 배열의 구조 최적화를 수행한 후에 얻는다.
도 29의 (A) 및 도 29의 (B)에 나타낸 InGaZnO4 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 및 제 4 면 중 어느 하나에서 벽개된 구조를 형성하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행한다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행하다(도 29의 (A) 참조). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며 (001)면(또는 a-b면)에 평행하다(도 29의 (A) 참조). 제 3 면은 (110)면에 평행한 결정면이다(도 29의 (B) 참조). 제 4 면은 (100)면(또는 b-c면)에 평행한 결정면이다(도 29의 (B) 참조).
상술한 조건하에서, 각 면에서의 벽개 후의 구조의 에너지를 계산한다. 다음에, 벽개 후의 구조의 에너지와 초기 상태에서의 구조의 에너지 사이의 차이를 벽개면의 면적으로 나눔으로써, 각 면에서의 벽개하기 쉬움의 척도로서 기능하는 벽개 에너지를 계산한다. 또한, 구조의 에너지는 구조에 포함되는 원자와 전자를 바탕으로 계산한다. 즉, 전자의 운동 에너지, 및 원자들 사이, 원자와 전자 사이, 및 전자들 사이의 상호 작용이 계산에서 고려된다.
계산 결과로서, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 및 제 4 면의 벽개 에너지는 2.12J/m2이었다(표 2 참조).
[표 2]
Figure 112016084324664-pct00002
상기 계산으로부터, 도 29의 (A) 및 도 29의 (B)에 나타낸 InGaZnO4 결정의 구조에서, 제 2 면의 벽개 에너지가 가장 낮다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이의 면이 가장 쉽게 벽개된다(벽개면). 따라서, 본 명세서에서, 벽개면은 벽개가 가장 쉽게 수행되는 면인 제 2 면을 가리킨다.
Ga-Zn-O층과 Ga-Zn-O층 사이의 제 2 면이 벽개면이기 때문에, 도 29의 (A)에 나타낸 InGaZnO4 결정은 제 2 면과 등가인 2개의 면에서 분리될 수 있다. 따라서, 타깃과 이온 등을 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개된 웨이퍼 형상의 유닛(우리는 이것을 펠릿이라고 부름)이 최소 단위로서 발사된다고 생각된다. 그 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함한다.
또한, 제 3 면((110)면에 평행한 결정면) 및 제 4 면((100)면(또는 b-c면)에 평행한 결정면)은 제 1 면(Ga-Zn-O층과 In-O층 사이에 있고, (001)면(또는 a-b면)에 평행한 결정면)보다 낮은 벽개 에너지를 가지므로, 펠릿의 평판 형상은 삼각형 또는 육각형이 되기 쉽다고 생각된다.
이어서, 고전적 분자 동역학 계산을 통하여, 타깃으로서 호모러거스 구조를 갖는 InGaZnO4 결정을 전제로 하고, 타깃에 아르곤(Ar) 또는 산소(O)를 사용하여 스퍼터링하는 경우의 벽개면에 대하여 평가하였다. 도 30의 (A)는 계산에 사용된 InGaZnO4의 결정(2688 원자)의 단면 구조를 나타낸 것이고, 도 30의 (B)는 이의 상면 구조를 나타낸 것이다. 또한, 도 30의 (A)에서의 고정층은, 원자의 위치가 이동하는 것을 방지하는 층이다. 도 30의 (A)에서의 온도 제어층은, 온도를 고정 온도(300K)로 늘 설정하는 층이다.
고전적 분자 동역학 계산에는, 후지쓰제의 Materials Explorer 5.0을 사용한다. 또한, 초기 온도를 300K, 셀 사이즈를 일정하게, 시간 간격 크기를 0.01fs, 단계 수를 천만회로 설정한다. 계산에서는, 상기 조건하에서, 300eV의 에너지가 인가되는 원자가, InGaZnO4 결정의 a-b면에 수직인 방향으로부터 셀에 들어가게 된다.
도 31의 (A)는, 도 30의 (A) 및 도 30의 (B)에 나타낸 InGaZnO4 결정을 포함하는 셀에 아르곤이 들어가고 나서 99.9피코초(picoseconds)가 지나갈 때의 원자 배열을 나타낸 것이다. 도 31의 (B)는, 산소가 셀에 들어가고 나서 99.9피코초가 지나갈 때의 원자 배열을 나타낸 것이다. 또한, 도 31의 (A) 및 도 31의 (B)에서, 도 30의 (A)에서의 고정층의 일부가 생략된다.
도 31의 (A)에 따르면, 아르곤이 셀에 들어가고 나서 99.9피코초가 지나갈 때까지의 기간에, 도 29의 (A)에 나타낸 제 2 면에 대응하는 벽개면으로부터 금이 형성된다. 따라서, InGaZnO4 결정과 아르곤이 충돌하고 최상면이 제 2 면(0번째)인 경우, 제 2 면(2번째)에 큰 금이 형성되는 것을 알 수 있다.
한편, 도 31의 (B)에 따르면, 산소가 셀에 들어가고 나서 99.9피코초가 지나갈 때까지의 기간에, 도 29의 (A)에 나타낸 제 2 면에 대응하는 벽개면으로부터 금이 형성되는 것을 알 수 있다. 또한, 산소가 셀과 충돌한 경우에는, InGaZnO4 결정의 제 2 면(1번째)에서 큰 금이 형성되는 것을 알 수 있다.
따라서, 원자(이온)가 호모러거스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃의 상면으로부터 충돌하고, 제 2 면을 따라 InGaZnO4 결정은 벽개되어, 평판 형상의 입자(이후, 펠릿이라고 함)가 분리되는 것을 알 수 있다. 산소가 셀과 충돌한 경우에 형성되는 펠릿은 아르곤이 셀과 충돌한 경우에 형성되는 것보다 작은 것도 알 수 있다.
상술한 계산은, 분리된 펠릿이 손상 영역을 포함하는 것을 제시한다. 펠릿에 포함되는 손상 영역은 손상으로 생긴 결함이 산소와 반응하는 식으로 보수될 수 있는 경우가 있다.
여기서, 충돌시키는 원자에 따른 펠릿 사이즈의 차이를 조사하였다.
도 32의 (A)는, 도 30의 (A) 및 도 30의 (B)에 나타낸 InGaZnO4 결정을 포함하는 셀에 아르곤이 들어가고 나서 0피코초부터 0.3피코초의 원자의 궤적을 나타낸 것이다. 따라서, 도 32의 (A)는 도 30의 (A) 및 도 30의 (B)로부터 도 31의 (A)까지의 기간에 대응한다.
도 32의 (A)로부터, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌하고 나서, 상기 아연이 제 6 층(Ga-Zn-O층) 근방에 도달한다. 또한, 갈륨과 충돌한 아르곤은 외부로 튄다(sputtered). 따라서, InGaZnO4 결정을 포함하는 타깃과 아르곤이 충돌하는 경우, 도 30의 (A)에서의 제 2 면(2번째)에 금이 형성된다고 생각된다.
도 32의 (B)는, 도 30의 (A) 및 도 30의 (B)에 나타낸 InGaZnO4 결정을 포함하는 셀에 산소가 들어가고 나서 0피코초부터 0.3피코초의 원자의 궤적을 나타낸 것이다. 따라서, 도 32의 (B)는 도 30의 (A) 및 도 30의 (B)로부터 도 31의 (A)까지의 기간에 대응한다.
한편, 도 32의 (B)로부터, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌하고 나서, 상기 아연은 제 5 층(In-O층)에 도달하지 않는다. 또한, 갈륨과 충돌한 산소는 외부로 튄다. 따라서, InGaZnO4 결정을 포함하는 타깃과 산소가 충돌하는 경우, 도 30의 (A)에서의 제 2 면(1번째)에 금이 형성된다고 생각된다.
이 계산에서도, 원자(이온)가 충돌하는 InGaZnO4 결정은 벽개면으로부터 분리되는 것을 나타낸다.
또한, 금의 깊이의 차이를 보존 법칙의 점에서 조사한다. 에너지 보존 법칙 및 운동량 보존 법칙은 다음 식(1) 및 다음 식(2)으로 표시될 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소의 에너지(300eV)를 나타내고, mA는 아르곤 또는 산소의 질량을 나타내고, vA는 충돌 전의 아르곤 또는 산소의 속도를 나타내고, v'A는 충돌 후의 아르곤 또는 산소의 속도를 나타내고, mGa는 갈륨의 질량을 나타내고, vGa는 충돌 전의 갈륨의 속도를 나타내고, v'Ga는 충돌 후의 갈륨의 속도를 나타낸다.
[수학식 1]
Figure 112016084324664-pct00003
[수학식 2]
Figure 112016084324664-pct00004
아르곤 또는 산소의 충돌이 탄성 충돌이라는 것을 전제로 하면, vA, v'A, vGa 및 v'Ga의 관계는 다음 식(3)으로 표시될 수 있다.
[수학식 3]
Figure 112016084324664-pct00005
식(1), 식(2), 및 식(3)으로부터, v Ga=0으로 가정하면, 아르곤 또는 산소의 충돌 후의 갈륨의 속도 v'Ga는 다음 식(4)으로 표시될 수 있다.
[수학식 4]
Figure 112016084324664-pct00006
식(4)에서, mA에 아르곤 또는 산소의 질량을 대입함으로써, 이들 원자의 충돌 후의 속도를 비교한다. 충돌 전에 아르곤 및 산소가 같은 에너지를 갖는 경우, 아르곤이 갈륨과 충돌한 경우의 갈륨의 속도는 산소가 갈륨과 충돌한 경우의 1.24배인 것을 알 수 있다. 따라서, 아르곤이 갈륨과 충돌한 경우의 갈륨의 에너지는, 산소가 갈륨과 충돌한 경우보다 속도의 제곱만큼 높다.
아르곤이 갈륨과 충돌한 경우의 충돌 후의 갈륨의 속도(에너지)는 산소가 갈륨과 충돌한 경우보다 높은 것을 알 수 있다. 따라서, 산소가 갈륨과 충돌한 경우보다 아르곤이 갈륨과 충돌한 경우에 더 깊은 위치에 금이 형성된다고 생각된다.
상기 계산은, 호모러거스 구조를 갖는 InGaZnO4 결정을 포함하는 타깃을 사용하여 스퍼터링을 수행할 때, 벽개면으로부터 분리가 일어나 펠릿이 형성되는 것을 나타낸다. 한편, 벽개면을 갖지 않은 타깃의 다른 구조를 갖는 영역에 스퍼터링이 수행되더라도, 펠릿은 형성되지 않고, 펠릿보다 극미한 원자 레벨 사이즈의 스퍼터 입자가 형성된다. 상기 스퍼터 입자는 펠릿보다 작기 때문에, 스퍼터링 장치에 접속되는 진공 펌프를 통하여 상기 스퍼터 입자가 제거된다고 생각된다. 따라서, 호모러거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 사용하여 스퍼터링이 수행되는 경우, 여러 가지 사이즈 및 형상의 입자가 기판까지 날고 퇴적되는 모델은 적용되기 어렵다. 스퍼터된 펠릿이 퇴적되어 CAAC-OS를 형성하는 도 22의 모델은 이치에 맞다.
상술한 식으로 형성된 CAAC-OS는 단결정 OS와 실질적으로 같은 밀도를 갖는다. 예를 들어, 호모러거스 구조를 갖는 InGaZnO4의 단결정 OS의 밀도는 6.36g/cm3이고, 실질적으로 같은0 원자수비를 갖는 CAAC-OS의 밀도는 약 6.3g/cm3이다.
도 33의 (A) 및 도 33의 (B)는, 스퍼터링법에 의하여 퇴적된 CAAC-OS인 In-Ga-Zn 산화물(도 33의 (A) 참조) 및 그 타깃(도 33의 (B) 참조)의 단면의 원자 배열을 나타낸 것이다. 원자 배열의 관찰에는, HAADF-STEM(high-angle annular dark field scanning transmission electron microscopy)을 이용한다. HAADF-STEM에서 각 원자의 이미지의 콘트라스트는 원자 번호의 제곱에 비례한다. 따라서, 원자 번호가 가까운 Zn(원자 번호: 30)과 Ga(원자 번호: 31)는 구별하기 어렵다. HAADF-STEM에는 Hitachi 주사 투과 전자 현미경 HD-2700을 사용한다.
도 33의 (A) 및 도 33의 (B)를 비교하면, CAAC-OS 및 타깃은 각각 호모러거스 구조를 갖고, CAAC-OS에서의 원자 배열은 타깃의 원자 배열에 대응하는 것을 알 수 있다.
<퇴적 장치>
상술한 CAAC-OS를 퇴적할 수 있는 퇴적 장치에 대하여 이하에서 설명한다.
먼저, 퇴적 시에 막에 적은 불순물이 들어갈 수 있게 하는 퇴적 장치의 구조에 대하여 도 34 및 도 35의 (A)~도 35의 (C)를 참조하여 설명한다.
도 34는 매엽 멀티 체임버 퇴적 장치(700)를 개략적으로 도시한 상면도이다. 퇴적 장치(700)는 기판을 수용하기 위한 카세트 포트(761) 및 기판의 얼라인먼트를 수행하기 위한 얼라인먼트 포트(762)를 포함하는 대기 측 기판 공급 체임버(701)와, 대기 측 기판 공급 체임버(701)로부터 기판을 반송시키는 대기 측 기판 반송 체임버(702)와, 기판을 반입하고 체임버 내의 압력을 대기압으로부터 감압 또는 감압으로부터 대기압으로 전환하는 로드록(load lock) 체임버(703a)와, 기판을 반출하고 체임버 내의 압력을 감압으로부터 대기압 또는 대기압으로부터 감압으로 전환하는 언로드록(unload lock) 체임버(703b)와, 진공 중에서 기판을 반송하는 반송 체임버(704)와, 기판을 가열하는 기판 가열 체임버(705)와, 퇴적을 위하여 타깃이 각각 배치되는 퇴적 체임버(706a, 706b, 및 706c)를 포함한다.
또한, 도 34에 도시된 바와 같이 복수의 카세트 포트(761)가 제공되어도 좋다(도 34에서는 3개의 카세트 포트(761)가 제공됨).
대기 측 기판 반송 체임버(702)는 로드록 체임버(703a) 및 언로드록 체임버(703b)에 접속되고, 로드록 체임버(703a) 및 언로드록 체임버(703b)는 반송 체임버(704)에 접속되고, 반송 체임버(704)는 기판 가열 체임버(705), 퇴적 체임버(706a, 706b, 및 706c)에 접속된다.
체임버들 사이의 연결부에는 게이트 밸브(764)가 제공되어 있고, 이로써 대기 측 기판 공급 체임버(701) 및 대기 측 기판 반송 체임버(702)를 제외한 각 체임버를 진공 하에서 독립적으로 유지할 수 있다. 또한, 대기 측 기판 반송 체임버(702) 및 반송 체임버(704) 각각은 반송 로봇(763)을 포함하고, 이를 사용하여 유리 기판을 반송할 수 있다.
또한, 기판 가열 체임버(705)는 플라스마 처리 체임버로서도 기능하는 것이 바람직하다. 퇴적 장치(700)에서는, 처리와 처리 사이에서 기판을 대기에 노출시키지 않고 반송할 수 있으므로, 기판에 대한 불순물 흡착을 억제할 수 있다. 또한, 퇴적, 가열 처리 등의 순서를 자유로이 결정할 수 있다. 또한, 반송 체임버의 개수, 퇴적 체임버의 개수, 로드록 체임버의 개수, 언로드록 체임버의 개수, 및 기판 가열 체임버의 개수는 상술한 것에 한정되지 않고, 이들의 개수는 설치 스페이스나 프로세스 조건에 따라 적절하게 설정될 수 있다.
다음에, 도 35의 (A), 도 35의 (B), 및 도 35의 (C)의 각각은 도 34에 도시된 퇴적 장치(700)에서의, 일점쇄선 X1-X2를 따른 단면도, 일점쇄선 Y1-Y2를 따른 단면도, 및 일점쇄선 Y2-Y3을 따른 단면도이다.
도 35의 (A)는 기판 가열 체임버(705) 및 반송 체임버(704)의 단면이고, 기판 가열 체임버(705)는, 기판을 수용할 수 있는 복수의 가열 스테이지(765)를 포함한다. 또한, 도 35 (A)에 도시된 가열 스테이지(765)의 개수는 7개이지만, 이에 한정되지 않고, 하나 이상 7개 미만이어도 좋고, 8개 이상이어도 좋다. 복수의 기판에 동시에 가열 처리가 수행될 수 있기 때문에 가열 스테이지(765)의 개수를 늘리는 것이 바람직하고, 이로써 생산성이 향상된다. 또한, 기판 가열 체임버(705)는 밸브를 통하여 진공 펌프(770)에 접속된다. 진공 펌프(770)로서는 예를 들어, 드라이 펌프 및 기계식 부스터 펌프를 사용할 수 있다.
기판 가열 체임버(705)에 사용할 수 있는 가열 기구(機構)로서는 예를 들어, 가열을 위하여 저항 가열기를 사용하여도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사를 가열 기구로서 사용하여도 좋다. 예를 들어, GRTA(gas rapid thermal annealing) 또는 LRTA(lamp rapid thermal annealing) 등의 RTA(rapid thermal annealing)를 사용할 수 있다. LRTA는, 할로젠 램프, 메탈 할라이드 램프, 제논 아크 램프, 카본 아크 램프, 고압 소듐 램프, 또는 고압 수은 램프 등의 램프로부터 사출되는 광(전자기파)의 복사(輻射)에 의하여 물체를 가열하기 위한 방법이다. GRTA에서는, 고온 가스를 사용하여 가열 처리가 수행된다. 가스로서는 불활성 가스가 사용된다.
또한, 기판 가열 체임버(705)는 질량 유량 제어 장치(780)를 통하여 정제기(781)에 접속된다. 또한, 질량 유량 제어 장치(780) 및 정제기(781)는 복수 종류의 가스 각각을 위하여 제공될 수 있지만, 이해를 쉽게 하기 위하여 하나의 질량 유량 제어 장치(780) 및 하나의 정제기(781)만이 제공된다. 기판 가열 체임버(705)에 도입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
반송 체임버(704)는 반송 로봇(763)을 포함한다. 반송 로봇(763)은, 복수의 가동부, 및 기판을 유지하는 암(arm)을 포함하며, 각 체임버에 기판을 반송할 수 있다. 또한, 반송 체임버(704)는 밸브를 통하여 진공 펌프(770) 및 크라이오 펌프(771)에 접속된다. 이러한 구조로 함으로써, 반송 체임버(704) 내의 압력이 대기압~저진공 또는 중진공(0.1Pa~수백 Pa 정도)의 범위일 때 진공 펌프(770)를 사용하여 배출을 수행할 수 있고, 밸브를 전환함으로써, 반송 체임버(704) 내의 압력이 중간 진공~고진공 또는 초고진공(0.1Pa~1×10-7Pa)의 범위일 때 크라이오 펌프(771)를 사용하여 배출을 수행할 수 있다.
또는, 2개 이상의 크라이오 펌프(771)가 반송 체임버(704)에 병렬로 접속되어도 좋다. 이러한 구조로, 크라이오 펌프들 중 하나가 리제너레이션(regeneration) 중이어도, 다른 크라이오 펌프들 중 어느 것을 사용하여 배출을 수행할 수 있다. 또한, 상술한 리제너레이션이란, 크라이오 펌프에 갇힌 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오 펌프에 분자(또는 원자)가 과도하게 갇히면 크라이오 펌프의 배출 능력이 저하되기 때문에, 리제너레이션이 정기적으로 수행된다.
도 35의 (B)는 퇴적 체임버(706b), 반송 체임버(704), 및 로드록 체임버(703a)의 단면이다.
여기서, 퇴적 체임버(스퍼터링 체임버)에 대하여 도 35의 (B)를 참조하여 자세히 설명한다. 도 35의 (B)에 도시된 퇴적 체임버(706b)는, 타깃(766), 방착판(767), 및 기판 스테이지(768)를 포함한다. 또한, 여기서 기판 스테이지(768)에는 기판(769)이 제공된다. 도시되지 않았지만, 기판 스테이지(768)는 기판(769)을 유지하는 기판 유지 기구, 기판(769)을 이면으로부터 가열하는 이면 히터 등을 포함하여도 좋다.
또한, 기판 스테이지(768)는 퇴적 중에 바닥에 대하여 실질적으로 수직으로 유지되고, 기판이 배송될 때는 바닥에 대하여 실질적으로 평행하게 유지된다. 도 35의 (B)에서, 기판이 반송될 때의 기판 스테이지(768)가 유지되는 위치를 파선으로 나타내었다. 이러한 구조로, 퇴적 중에 막에 혼입될 수 있는 먼지나 파티클이 기판(769)에 부착될 확률을, 기판 스테이지(768)가 바닥에 대하여 평행하게 유지되는 경우에 비하여 억제할 수 있다. 하지만, 기판 스테이지(768)가 바닥에 대하여 수직(90°)으로 유지되면, 기판(769)이 낙하될 가능성이 있기 때문에, 기판 스테이지(768)의 바닥에 대한 각도는 80° 이상 90° 미만인 것이 바람직하다.
방착판(767)은, 타깃(766)으로부터 스퍼터링되는 입자의 퇴적이 불필요한 영역에 퇴적되는 것을 억제할 수 있다. 또한, 방착판(767)은 누적된 스퍼터 입자가 분리되는 것을 방지하도록 가공되는 것이 바람직하다. 예를 들어, 표면 거칠기를 증가시키는 블라스트 처리를 수행하거나, 또는 방착판(767)의 표면에 거친 부분을 형성하여도 좋다.
퇴적 체임버(706b)는 가스 가열 시스템(782)을 통하여 질량 유량 제어 장치(780)에 접속되고, 가스 가열 시스템(782)은 질량 유량 제어 장치(780)를 통하여 정제기(781)에 접속된다. 가스 가열 시스템(782)에 의하여, 퇴적 체임버(706b)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하의 온도로 가열할 수 있다. 또한, 가스 가열 시스템(782), 질량 유량 제어 장치(780), 및 정제기(781)는 복수 종류의 가스 각각을 위하여 제공될 수 있지만, 이해를 쉽게 하기 위하여 하나의 가스 가열 시스템(782), 하나의 질량 유량 제어 장치(780), 및 하나의 정제기(781)만이 제공된다. 퇴적 체임버(706b)에 도입되는 가스로서는 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 사용할 수 있고, 예를 들어, 산소 가스, 질소 가스, 및 희가스(예를 들어 아르곤 가스)를 사용한다.
퇴적 체임버(706b)에, 대향 타깃식의 스퍼터링 장치를 제공하여도 좋다. 대향 타깃식의 스퍼터링 장치에서는, 플라스마가 타깃들 사이에 갇히기 때문에, 기판에 대한 플라스마 대미지를 저감할 수 있다. 또한, 타깃의 기울기에 따라서는 기판에 대한 스퍼터 입자의 입사 각도를 작게 할 수 있기 때문에, 단차 피복성을 향상시킬 수 있다.
또한, 퇴적 체임버(706b)에 평행판식의 스퍼터링 장치 또는 이온빔 스퍼터링 장치가 제공되어도 좋다.
가스의 주입구 가까이에 정제기가 제공되는 경우, 정제기와 퇴적 체임버(706b) 사이의 배관의 길이는 10m 이하, 바람직하게는 5m 이하, 더 바람직하게는 1m 이하이다. 배관의 길이가 10m 이하, 5m 이하, 또는 1m 이하이면, 그에 맞춰 배관으로부터의 가스의 방출의 영향이 저감될 수 있다. 가스를 위한 배관으로서는, 플루오린화 철, 산화 알루미늄, 산화 크로뮴 등으로 내부가 피복된 금속 배관을 사용할 수 있다. 상술한 배관에 의하여, 예를 들어 SUS316L-EP 배관에 비하여, 불순물을 포함한 방출 가스의 양이 적게 되어, 가스에 대한 불순물 침입을 저감할 수 있다. 또한, 배관의 연결 부위로서는, 고성능 초소형 메탈 개스킷 연결 부위(UPG 연결 부위)를 사용할 수 있다. 배관의 재료 모두가 금속인 구조는, 수지 등을 사용한 구조에 비하여, 발생되는 방출 가스 또는 외부 누설의 영향을 저감할 수 있어 바람직하다.
퇴적 체임버(706b)는 밸브를 통하여 터보 분자 펌프(772) 및 진공 펌프(770)에 접속된다.
또한, 퇴적 체임버(706b)에는 크라이오 트랩(751)이 제공된다.
크라이오 트랩(751)은 물 등 비교적 융점이 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(772)는 큰 사이즈의 분자(또는 원자)를 안정적으로 제거할 수 있고, 보수 관리(maintenance)의 빈도가 낮기 때문에, 생산성을 높일 수 있는 한편, 수소 및 물의 제거 능력이 낮다. 따라서, 물 등의 제거에 대한 능력을 높게 하도록, 크라이오 트랩(751)이 퇴적 체임버(706b)에 접속된다. 크라이오 트랩(751)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 설정된다. 크라이오 트랩(751)이 복수의 냉동기를 포함하는 경우, 각 냉동기의 온도를 다른 온도로 설정하면, 효율적인 배출이 가능하여 바람직하다. 예를 들어, 제 1 단의 냉동기의 온도를 100K 이하로 설정하고, 제 2 단의 냉동기의 온도를 20K 이하로 설정할 수 있다.
또한, 퇴적 체임버(706b)의 배출 방법은 상기에 한정되지 않고, 반송 체임버(704)에서 설명한 배출 방법(크라이오 펌프와 진공 펌프를 사용한 배출 방법)과 비슷한 구조가 채용되어도 좋다. 물론, 반송 체임버(704)의 배출 방법은 퇴적 체임버(706b)의 배출 방법(터보 분자 펌프와 진공 펌프를 사용한 배출 방법)과 비슷한 구조를 가져도 좋다.
또한, 상술한 반송 체임버(704), 기판 가열 체임버(705), 및 퇴적 체임버(706b) 각각에서, 배압(전압력(total pressure)) 및 각 기체 분자(원자)의 분압(partial pressure)은 다음과 같이 설정하면 바람직하다. 특히, 형성되는 막에 불순물이 들어갈 수 있기 때문에, 퇴적 체임버(706b)의 배압 및 각 기체 분자(원자)의 분압에는 주의할 필요가 있다.
상술한 각 체임버에서 배압(전압력)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더 바람직하게는 1×10-5Pa 이하이다. 상술한 각 체임버에서 질량 전하 비율(m/z)이 18인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 전하 비율(m/z)이 28인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 체임버에서 질량 전하 비율(m/z)이 44인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더 바람직하게는 3×10-6Pa 이하이다.
또한, 진공 체임버 내의 전압력 및 분압은 질량 분석기를 사용하여 측정할 수 있다. 예를 들어, Qulee CGM-051(ULVAC, Inc.제의 4중극 질량 분석기(Q-mass라고도 함))을 사용할 수 있다.
또한, 상술한 반송 체임버(704), 기판 가열 체임버(705), 및 퇴적 체임버(706b)는 외부 누설 또는 내부 누설의 양이 적은 것이 바람직하다.
예를 들어, 상술한 반송 체임버(704), 기판 가열 체임버(705), 및 퇴적 체임버(706b) 각각에서 누설 레이트(leakage rate)는 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 전하 비율(m/z)이 18인 기체 분자(원자)의 누설 레이트는 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8Pa·m3/s 이하이다. 질량 전하 비율(m/z)이 28인 기체 분자(원자)의 누설 레이트는 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. 질량 전하 비율(m/z)이 44인 기체 분자(원자)의 누설 레이트는 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
또한, 누설 레이트는 상기 질량 분석기를 사용하여 측정된 전압력 및 분압으로부터 추출할 수 있다.
누설 레이트는 외부 누설 및 내부 누설에 의존한다. 외부 누설은 미소한 구멍, 실 부족 등을 통하여 진공 시스템의 외부로부터 가스가 유입되는 것을 말한다. 내부 누설은 진공 시스템 내에서 밸브와 같은 칸막이(partition)를 통한 누설, 또는 내부 부재로부터의 방출 가스에 기인한다. 누설 레이트를 상술한 값 이하가 되도록 설정하기 위하여, 외부 누설 및 내부 누설의 양 측면으로부터 조치를 취할 필요가 있다.
예를 들어, 퇴적 체임버(706b)의 개폐 부분은 메탈 개스킷으로 밀봉할 수 있다. 메탈 개스킷에는 불화 철, 산화 알루미늄, 또는 산화 크로뮴으로 피복된 금속을 사용하는 것이 바람직하다. 메탈 개스킷은 O-링보다 높은 밀착성을 달성하고, 외부 누설을 저감할 수 있다. 또한, 부동태(passive state)인 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복된 금속을 사용함으로써, 메탈 개스킷으로부터 방출되는 불순물을 포함한 가스의 방출을 억제하여, 내부 누설을 저감할 수 있다.
퇴적 장치(700)의 부재에는, 불순물을 포함한 가스의 방출량이 적은 알루미늄, 크로뮴, 타이타늄, 지르코늄, 니켈, 또는 바나듐을 사용한다. 또는, 상술한 부재로서는, 상술한 재료로 피복된 철, 크로뮴, 니켈 등을 포함한 합금을 사용하여도 좋다. 철, 크로뮴, 니켈 등을 포함한 합금은 강성이고, 열에 대하여 저항이 있고, 가공에 적합하다. 여기서, 표면적을 저감하기 위하여 부재의 표면 요철을 연마 등에 의하여 줄이면, 가스의 방출을 저감할 수 있다.
또는, 상술한 퇴적 장치(700)의 부재를 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복하여도 좋다.
퇴적 장치(700)의 부재는 가능한 한 금속만으로 형성되는 것이 바람직하다. 예를 들어, 석영 등으로 형성되는 보기 창(viewing window)이 제공되는 경우, 가스의 방출을 억제하기 위하여 보기 창의 표면을 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 얇게 피복하는 것이 바람직하다.
퇴적 체임버에 흡착물이 존재할 때는 내벽 등에 흡착되기 때문에 흡착물이 퇴적 체임버의 압력에 영향을 미치지 않지만, 퇴적 체임버 내부를 배출하였을 때, 흡착물은 가스 방출을 초래한다. 따라서, 누설 레이트와 배출 속도 간에 상관관계는 없지만, 배출 능력이 높은 펌프를 사용하여, 퇴적 체임버에 존재하는 흡착물을 가능한 한 많이 제거하고, 미리 배출하는 것이 중요하다. 또한, 흡착물의 탈착을 촉진하기 위하여, 퇴적 체임버를 베이킹(baking)하여도 좋다. 베이킹함으로써, 흡착물의 탈착 속도를 약 10배 증가시킬 수 있다. 베이킹은 100℃~450℃의 범위의 온도로 수행할 수 있다. 이때, 불활성 가스를 퇴적 체임버에 도입하면서 흡착물을 제거하는 경우에는, 배출만으로는 탈착하기 어려운 물 등의 탈착 속도를 더 증가시킬 수 있다. 또한, 도입되는 불활성 가스가 퇴적 체임버의 베이킹 온도와 같은 온도로 실질적으로 가열되면, 흡착물의 탈착 속도는 더 증가될 수 있다. 여기서, 불활성 가스로서 희가스를 사용하는 것이 바람직하다. 퇴적되는 막의 종류에 따라, 불활성 가스 대신에 산소 등을 사용하여도 좋다. 예를 들어, 산화물을 퇴적하는 경우에는, 산화물의 주성분인 산소를 사용하는 것이 바람직한 경우도 있다.
또는, 가열된 산소, 가열된 희가스 등의 가열된 불활성 가스 등을 도입하여 퇴적 체임버 내의 압력을 높이고 나서 일정 기간 후에 퇴적 체임버 내부를 배출하기 위한 처리를 수행하는 것이 바람직하다. 가열된 가스를 도입함으로써 퇴적 체임버 내의 흡착물을 탈착시킬 수 있고, 퇴적 체임버 내에 존재하는 불순물을 저감할 수 있다. 또한, 이 처리를 2번 이상 30번 이하, 바람직하게는 5번 이상 15번 이하 반복할 때 유리한 효과를 달성할 수 있다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 퇴적 체임버에 도입하여, 1분~300분, 바람직하게는 5분~120분의 시간 범위에서, 퇴적 체임버 내의 압력을 0.1Pa 이상 10kPa 이하, 바람직하게는 1Pa 이상 1kPa 이하, 더 바람직하게는 5Pa 이상 100Pa 이하가 되도록 유지할 수 있다. 그 후, 퇴적 체임버 내부를 5분~300분, 바람직하게는 10분~120분의 시간 범위에서 배출한다.
더미 퇴적에 의해서도 흡착물의 탈착 속도를 더 증가시킬 수 있다. 여기서, 더미 퇴적이란, 더미 기판 및 퇴적 체임버의 내벽에 막을 퇴적하고, 퇴적 체임버 내의 불순물 및 퇴적 체임버의 내벽의 흡착물을 막 내에 가두는, 스퍼터링법 등에 의한 더미 기판으로의 퇴적을 말한다. 더미 기판에는, 가스의 방출량이 적은 기판을 사용하는 것이 바람직하다. 더미 퇴적을 수행함으로써, 나중에 퇴적되는 막 내의 불순물 농도를 저감할 수 있다. 또한, 더미 퇴적은 퇴적 체임버의 베이킹과 동시에 수행하여도 좋다.
다음에, 도 35의 (B)에 도시된 반송 체임버(704) 및 로드록 체임버(703a)와, 도 35의 (C)에 도시된 대기 측 기판 반송 체임버(702) 및 대기 측 기판 공급 체임버(701)에 대하여 자세히 설명한다. 또한, 도 35의 (C)는, 대기 측 기판 반송 체임버(702) 및 대기 측 기판 공급 체임버(701)의 단면이다.
도 35의 (B)에 도시된 반송 체임버(704)에 대해서는, 도 35의 (A)에 도시된 반송 체임버(704)의 기재를 참조할 수 있다.
로드록 체임버(703a)는 기판 반송 스테이지(752)를 포함한다. 로드록 체임버(703a)에서의 압력이 감압으로부터 상승됨으로써 대기압이 될 때, 기판 반송 스테이지(752)는 대기 측 기판 반송 체임버(702)에 제공된 반송 로봇(763)으로부터 기판을 받는다. 그 후, 로드록 체임버(703a)를 진공으로 배출하여 거기의 압력을 압력을 감압으로 하고 나서, 반송 체임버(704)에 제공된 반송 로봇(763)이 기판 반송 스테이지(752)로부터 기판을 받는다.
또한, 로드록 체임버(703a)는 밸브를 통하여 진공 펌프(770) 및 크라이오 펌프(771)에 접속된다. 진공 펌프(770) 및 크라이오 펌프(771) 등의 배출 시스템의 접속 방법에는 반송 체임버(704)의 접속 방법의 기재를 참조할 수 있고, 그 설명은 여기서는 생략한다. 또한, 도 34에 도시된 언로드록 체임버(703b)는, 로드록 체임버(703a)와 비슷한 구조를 가질 수 있다.
대기 측 기판 반송 체임버(702)는 반송 로봇(763)을 포함한다. 반송 로봇(763)은, 카세트 포트(761)로부터 로드록 체임버(703a)까지 또는 로드록 체임버(703a)로부터 카세트 포트(761)까지 기판을 반송할 수 있다. 또한, 상술한 대기 측 기판 반송 체임버(702) 및 대기 측 기판 공급 체임버(701)에는, HEPA(high efficiency particulate air) 필터 등 먼지 또는 파티클의 침입을 억제하기 위한 기구가 제공되어도 좋다.
대기 측 기판 공급 체임버(701)는 복수의 카세트 포트(761)를 포함한다. 카세트 포트(761)는 복수의 기판을 수용할 수 있다.
타깃의 표면 온도는 100℃ 이하, 바람직하게는 50℃ 이하, 더 바람직하게는 실질적으로 실온(대표적으로는 25℃)이 되도록 설정된다. 대형 기판용 스퍼터링 장치에서는, 대형 타깃이 사용되는 경우가 많다. 그러나, 대형 기판용 타깃을 접합부(juncture) 없이 형성하는 것은 곤란하다. 실제로, 복수의 타깃을 공간이 가능한 한 작게 되도록 배열하여 큰 형상을 얻지만, 매우 작은 공간이 불가피하게 발생한다. 타깃의 표면 온도가 증가되면, 이러한 매우 작은 공간으로부터, 아연 등이 휘발하고, 서서히 그 공간이 넓어지는 경우가 있다. 상기 공간이 넓어지면, 백킹 플레이트의 금속 또는 접착에 사용된 금속이 스퍼터링될 수 있고, 불순물 농도의 증가를 초래하는 경우가 있다. 따라서, 타깃은 충분히 냉각되는 것이 바람직하다.
구체적으로, 백킹 플레이트에는, 도전성이 높고 방열성이 높은 금속(구체적으로는 구리)을 사용한다. 백킹 플레이트 내에 형성된 수로를 통하여 충분한 양의 냉각수를 흘림으로써, 타깃을 효율적으로 냉각할 수 있다.
또한, 타깃이 아연을 포함하는 경우, 산소 가스 분위기에서의 퇴적에 의하여 플라스마 대미지가 완화되기 때문에, 아연이 휘발되기 어려운 산화물을 얻을 수 있다.
구체적으로는, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 CAAC-OS 중의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하로 설정할 수 있다.
도 36은 깊이 방향에서의 CAAC-OS 및 nc-OS의 수소 농도의 프로파일이다. CAAC-OS는 nc-OS보다 수소 농도가 낮다.
SIMS에 의하여 측정되는 CAAC-OS 중의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하로 설정할 수 있다.
SIMS에 의하여 측정되는 CAAC-OS 중의 탄소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 설정할 수 있다.
도 37은 깊이 방향에서의 CAAC-OS 및 nc-OS의 탄소 농도의 프로파일이다. CAAC-OS는 nc-OS보다 탄소 농도가 낮다.
CAAC-OS로부터 방출되는 이하의 기체 분자(원자)의 각 양은 1×1019/cm3 이하, 바람직하게는 1×1018/cm3 이하일 수 있고, TDS(thermal desorption spectroscopy) 분석에 의하여 측정된다: 질량 전하 비율(m/z)이 2(예를 들어 수소 분자)인 기체 분자(원자), 질량 전하 비율(m/z)이 18인 기체 분자(원자), 질량 전하 비율(m/z)이 28인 기체 분자(원자), 및 질량 전하 비율(m/z)이 44인 기체 분자(원자).
상술한 퇴적 장치에 의하여, CAAC-OS로의 불순물의 침입을 억제할 수 있다. 또한, 상술한 퇴적 장치를 사용하여, CAAC-OS에 접촉되는 막을 형성함으로써, CAAC-OS막에 접촉되는 막으로부터 CAAC-OS막에 불순물이 들어가는 것을 억제할 수 있다.
<트랜지스터 구조>
본 발명의 실시형태의 트랜지스터의 구조에 대하여 이하에서 설명한다.
또한, 본 발명의 실시형태의 트랜지스터 각각은 CAAC-OS 또는 nc-OS를 포함하는 것이 바람직하다.
<트랜지스터 구조 1>
도 38의 (A) 및 도 38의 (B)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 38의 (A)는 상면도이고, 도 38의 (B)는 도 38의 (A)에서의 일점쇄선 A1-A2 및 일점쇄선 A3-A4를 따른 단면도이다. 또한, 도면을 간략화하기 위하여, 도 38의 (A)에서의 상면도에서는 일부 구성 요소를 도시하지 않는다.
도 38의 (A) 및 도 38의 (B)에서의 트랜지스터는, 기판(400) 위의 도전체(413), 기판(400) 및 도전체(413) 위의 돌출부를 갖는 절연체(402), 절연체(402)의 돌출부 위의 반도체(406a), 반도체(406a) 위의 반도체(406b), 반도체(406b)의 상면 및 측면에 접촉하고 서로 떨어지도록 배치된 도전체(416a) 및 도전체(416b), 반도체(406b), 도전체(416a), 및 도전체(416b) 위의 반도체(406c), 반도체(406c) 위의 절연체(412), 절연체(412) 위의 도전체(404), 도전체(416a), 도전체(416b), 및 도전체(404) 위의 절연체(408), 및 절연체(408) 위의 절연체(418)를 포함한다. 도전체(413)는 도 38의 (A) 및 도 38의 (B)에서의 트랜지스터의 일부이지만, 본 발명의 일 형태의 트랜지스터 구조는 이에 한정되지 않는다. 예를 들어, 도전체(413)는 트랜지스터에서 독립한 구성 요소일 수 있다.
또한, 반도체(406c)는, 선 A3-A4를 따른 단면에 있어서, 반도체(406b)의 적어도 상면 및 측면에 접촉된다. 또한, 도전체(404)는, 선 A3-A4를 따른 단면에 있어서, 반도체(406c) 및 절연체(412)를 사이에 두고 반도체(406b)의 상면 및 측면과 대향한다. 도전체(413)는, 절연체(402)를 사이에 두고 반도체(406b)의 하면과 대향한다. 절연체(402)는 돌출부를 반드시 포함할 필요는 없다. 반도체(406c), 절연체(408), 또는 절연체(418)를 반드시 제공할 필요는 없다.
반도체(406b)는 트랜지스터의 채널 형성 영역으로서 기능한다. 도전체(404)는, 트랜지스터의 제 1 게이트 전극(프런트 게이트 전극이라고도 함)으로서 기능한다. 도전체(413)는 트랜지스터의 제 2 게이트 전극(백 게이트 전극이라고도 함)으로서 기능한다. 도전체(416a) 및 도전체(416b)는, 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다. 절연체(408)는 배리어층으로서 기능한다. 절연체(408)는, 예를 들어, 산소 및/또는 수소를 차단하는 기능을 갖는다. 또는, 절연체(408)는, 예를 들어, 반도체(406a) 및/또는 반도체(406c)보다 산소 및/또는 수소를 차단하는 능력이 높다.
절연체(402)는 과잉 산소를 포함하는 절연체인 것이 바람직하다.
예를 들어, 과잉 산소를 포함하는 절연체란, 가열 처리에 의하여 산소를 방출하는 절연체를 뜻한다. 예를 들어, 과잉 산소를 포함하는 산화 실리콘층은, 가열 처리 등에 의하여 산소를 방출할 수 있는 산화 실리콘층을 뜻한다. 따라서, 절연체(402)는 산소가 이동할 수 있는 절연체이다. 바꿔 말하면, 절연체(402)는 산소 투과성을 갖는 절연체일 수 있다. 예를 들어, 절연체(402)는 반도체(406a)보다 산소 투과성이 더 높은 절연체일 수 있다.
과잉 산소를 포함하는 절연체는 반도체(406b) 중에서 산소 결손을 저감시키는 기능을 갖는 경우가 있다. 이런 산소 결손은 반도체(406b) 중에서 DOS를 형성하고, 정공 트랩 등으로서 기능한다. 또한, 수소는 이런 산소 결손의 사이트에 들어가고 캐리어로서 기능하는 전자를 형성한다. 따라서, 반도체(406b) 중의 산소 결손을 저감시킴으로써, 트랜지스터는 안정적인 전기 특성을 가질 수 있다.
여기서, 가열 처리에 의하여 산소를 방출하는 절연체는 TDS 분석에서 100℃~700℃ 또는 100℃~500℃의 표면 온도의 범위에서 1×1018atoms/cm3 이상, 1×1019atoms/cm3 이상, 또는 1×1020atoms/cm3 이상의 양의 산소(산소 원자수 환산)를 방출할 수 있다.
여기서, TDS 분석을 이용한 산소의 방출량의 측정 방법에 대하여 이하에서 설명한다.
TDS 분석에서의 측정 시료로부터의 방출 가스의 총량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고, 표준 시료와 비교함으로써, 방출 가스의 총량을 계산할 수 있다.
예를 들어, 표준 시료인, 소정의 밀도로 수소를 포함하는 실리콘 기판의 TDS 결과, 및 측정 시료의 TDS 결과를 이용하여, 측정 시료로부터의 산소 분자의 방출량(NO2)은 이하의 식에 따라 계산할 수 있다. 여기서, TDS 분석에서 얻어진 질량 전하 비율이 32인 모든 가스는 산소 분자에서 유래한다고 상정된다. 또한, 질량 전하 비율이 32인 가스 CH3OH는 존재할 가능성이 낮기 때문에 고려되지 않는다. 또한, 산소 원자의 동위 원소인 17 또는 18의 질량수를 갖는 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 그러한 분자의 비율이 최소이기 때문에 고려되지 않는다.
NO2=NH2/SH2×SO2×α
값 NH2는 표준 시료로부터 이탈된 수소 분자의 수를 밀도로 환산하여 얻는다. 값 SH2는 표준 시료를 TDS 분석할 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값은 NH2/SH2로 설정된다. 값 SO2는 측정 시료를 TDS 분석할 때의 이온 강도의 적분값이다. 값 α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 상기 식의 자세한 사항은 일본 특허 출원 공개 제H6-275697호를 참조한다. 산소의 방출량은, 예를 들어, 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함하는 실리콘 기판을 사용한 ESCO Ltd.,제의 TDS 장치 EMD-WA1000S/W로 측정된다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자 간의 비율은 산소 분자의 이온화율로부터 계산할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가하는 것을 통하여 산소 원자의 방출량을 추정할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산한 경우의 산소의 방출량은 산소 분자의 방출량의 2배이다.
또한, 가열 처리에 의하여 산소를 방출하는 절연체는, 과산화 라디칼을 포함할 수도 있다. 구체적으로, 과산화 라디칼에 기인하는 스핀 밀도는 5×1017spins/cm3 이상이다. 또한, 과산화 라디칼을 포함하는 절연체는 ESR에서 g인자가 약 2.01인 비대칭 신호를 가질 수 있다.
과잉 산소를 포함하는 절연체는 산소 과잉 산화 실리콘(SiOX(X>2))을 사용하여 형성되어도 좋다. 산소 과잉 산화 실리콘(SiOX(X>2))에서, 단위 체적당 산소 원자수는 단위 체적당 실리콘 원자수의 2배보다 많다. 단위 체적당 실리콘 원자수 및 산소 원자수는 RBS(Rutherford backscattering spectrometry)에 의하여 측정된다.
도 38의 (B)에 도시된 바와 같이, 반도체(406b)의 측면은, 도전체(416a) 및 도전체(416b)에 접촉된다. 도전체(404)의 전기장에 의하여 반도체(406b)를 전기적으로 둘러쌀 수 있다(도전체의 전기장에 의하여 반도체를 전기적으로 둘러싸는 구조를 surrounded channel(s-channel) 구조라고 말함). 따라서, 반도체(406b) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는, 트랜지스터의 소스와 드레인 사이에 대량의 전류를 흘릴 수 있어, 높은 온 상태 전류를 얻을 수 있다.
s-channel 구조는 높은 온 상태 전류를 얻을 수 있기 때문에 미세화된 트랜지스터에 적합하다. 미세화된 트랜지스터를 포함하는 반도체 장치는 높은 집적도와 높은 밀도를 가질 수 있다. 예를 들어, 트랜지스터의 채널 길이는 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더 바람직하게는 20nm 이하이고, 트랜지스터의 채널 폭은 바람직하게는 40nm 이하, 더 바람직하게는 30nm 이하, 더 바람직하게는 20nm 이하이다.
또한, 도전체(413)에 소스 전극보다 낮은 전압 또는 높은 전압을 인가하여, 트랜지스터의 문턱 전압을 양 방향 또는 음 방향으로 시프트시켜도 좋다. 예를 들면, 트랜지스터의 문턱 전압을 양 방향으로 시프트시킴으로써, 게이트 전압이 0V라도 트랜지스터가 비도통 상태(오프 상태)가 되는 노멀리-오프 트랜지스터를 달성할 수 있는 경우가 있다. 도전체(413)에 인가된 전압은, 가변 또는 고정 전압이라도 좋다. 도전체(413)에 인가된 전압을 가변으로 하는 경우, 전압을 제어하는 회로를 도전체(413)에 전기적으로 접속시켜도 좋다.
다음에, 반도체(406a), 반도체(406b), 반도체(406c) 등으로서 사용될 수 있는 반도체에 대하여 이하에서 설명한다.
반도체(406b)는, 예를 들어, 인듐을 포함하는 산화물 반도체이다. 산화물 반도체는, 예를 들어, 인듐을 포함함으로써, 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 반도체(406b)는 원소 M을 포함하면 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등인 것이 바람직하다. 원소 M으로서 사용될 수 있는 다른 원소는, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐 등이다. 또한, 원소 M으로서, 상술한 원소를 2 이상 조합하여 사용하여도 좋다. 원소 M은, 예를 들어 산소와의 결합 에너지가 높은 원소이다. 원소 M은, 산소와의 결합 에너지가 인듐보다 높은 원소이다. 원소 M은, 예를 들어, 산화물 반도체의 에너지 갭을 증가시킬 수 있는 원소이다. 또한, 반도체(406b)는 아연을 포함하면 바람직하다. 예를 들어, 산화물 반도체가 아연을 포함하면, 산화물 반도체는 결정화되기 쉽다.
또한, 반도체(406b)는 인듐을 포함하는 산화물 반도체에 한정되지 않는다. 반도체(406b)는, 예를 들어, 인듐을 포함하지 않고 아연을 포함하는 산화물 반도체, 인듐을 포함하지 않고 갈륨을 포함하는 산화물 반도체, 또는 인듐을 포함하지 않고 주석을 포함하는 산화물 반도체(예를 들어 아연 주석 산화물 또는 갈륨 주석 산화물)일 수 있다.
반도체(406b)에는, 에너지 갭이 넓은 산화물을 사용하여도 좋다. 예를 들어 반도체(406b)의 에너지 갭은 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
예를 들어, 반도체(406a) 및 반도체(406c)는, 반도체(406b)에 포함되는 산소 이외의 원소를 1종 이상 포함한다. 반도체(406a) 및 반도체(406c)의 각각은 반도체(406b)에 포함되는 산소 이외의 원소를 1종 이상 포함하기 때문에, 반도체(406a)와 반도체(406b) 사이의 계면, 및 반도체(406b)와 반도체(406c) 사이의 계면에서 계면 상태가 형성되기 어렵다.
반도체(406a), 반도체(406b), 및 반도체(406c)는 적어도 인듐을 포함하면 바람직하다. 반도체(406a)로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 합계가 100atomic%로서 상정되면, In 및 M의 비율의 각각을 50atomic% 미만 및 50atomic% 이상으로 설정하는 것이 바람직하고, In 및 M의 비율의 각각을 25atomic% 미만 및 75atomic% 이상으로 설정하는 것이 더 바람직하다. 반도체(406b)로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 합계가 100atomic%로서 상정되면, In 및 M의 비율의 각각을 25atomic% 이상 및 75atomic% 미만으로 설정하는 것이 바람직하고, In 및 M의 비율의 각각을 34atomic% 이상 및 66atomic% 미만으로 설정하는 것이 더 바람직하다. 반도체(406c)로서 In-M-Zn 산화물을 사용하는 경우, In 및 M의 합계가 100atomic%로서 상정되면, In 및 M의 비율의 각각을 50atomic% 미만 및 50atomic% 이상으로 설정하는 것이 바람직하고, In 및 M의 비율의 각각을 25atomic% 미만 및 75atomic% 이상으로 설정하는 것이 더 바람직하다. 또한, 반도체(406c)는 반도체(406a)와 동일한 종류의 산화물일 수 있다.
반도체(406b)로서는 반도체들(406a 및 406c)보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 반도체(406b)로서는 반도체들(406a 및 406c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 아래 사이의 에너지 차이를 말한다.
인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 차단성을 갖는다. 그러므로, 반도체(406c)가 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어 70％ 이상, 바람직하게는 80％ 이상, 더 바람직하게는 90％ 이상이다.
이때, 게이트 전압을 인가하면, 반도체(406a), 반도체(406b), 및 반도체(406c) 중에서 전자 친화력이 가장 높은 반도체(406b)에 채널이 형성된다.
여기서, 반도체(406a)와 반도체(406b) 사이에는, 반도체(406a)와 반도체(406b)의 혼합 영역이 있는 경우가 있다. 또한, 반도체(406b)와 반도체(406c) 사이에는, 반도체(406b)와 반도체(406c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 상태 밀도가 낮다. 이러한 이유로, 반도체(406a), 반도체(406b), 및 반도체(406c)의 적층은 각 계면 및 각 계면 근방에서의 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조를 갖는다.
이때, 전자는, 반도체(406a) 및 반도체(406c)가 아니라, 반도체(406b)에서 주로 이동한다. 상술한 바와 같이, 반도체(406a)와 반도체(406b) 사이의 계면에서의 계면 상태 밀도 및 반도체(406b)와 반도체(406c) 사이의 계면에서의 계면 상태 밀도가 저감될 때, 반도체(406b)에서의 전자의 이동이 억제될 가능성이 적고, 트랜지스터의 온 상태 전류를 증가시킬 수 있다.
전자의 이동을 억제하는 요인을 저감할수록, 트랜지스터의 온 상태 전류는 증가될 수 있다. 예를 들어, 전자의 이동을 억제하는 요인이 없는 경우, 전자가 효율적으로 이동한다고 추정된다. 전자의 이동은, 예를 들어, 채널 형성 영역의 물리적인 요철이 큰 경우에 억제된다.
트랜지스터의 온 상태 전류를 증가시키기 위해서는, 예를 들어, 반도체(406b)의 상면 또는 하면(형성 표면; 여기서는 반도체(406a))의 1μm×1μm의 측정 면적에 있어서의 자승 평균 평방근(RMS: root mean square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더 바람직하게는 0.4nm 미만이다. 1μm×1μm의 측정 면적에서의 평균 면 거칠기(Ra라고도 함)가 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더 바람직하게는 0.4nm 미만이다. 1μm×1μm의 측정 면적에서의 최대 차이점(P-V)이 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더 바람직하게는 7nm 미만이다. RMS 거칠기, Ra, 및 P-V는 주사형 프로브 현미경 SPA-500(SII Nano Technology Inc.제)을 사용하여 측정될 수 있다.
예를 들어, 채널이 형성되는 영역 내의 결함 상태 밀도가 높은 경우에도, 전자의 이동은 억제된다.
예를 들어, 반도체(406b)가 산소 결손(VO에 의하여 표기되기도 함)을 포함하는 경우, 산소 결손 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하 설명에서, 산소 결손의 사이트에 수소가 들어가는 상태를 VOH라고 표기하는 경우가 있다. VOH는 전자를 산란시키기 때문에, VOH는 트랜지스터의 온 상태 전류를 저하시키는 요인이다. 또한, 산소 결손의 사이트는, 수소가 들어가는 것보다 산소가 들어가는 것에 의하여 더 안정된다. 따라서, 반도체(406b) 중의 산소 결손을 저감시킴으로써, 트랜지스터의 온 상태 전류를 증가시킬 수 있는 경우가 있다.
반도체(406b)의 산소 결손을 저감시키기 위하여, 예를 들어, 절연체(402)에서의 과잉 산소를 반도체(406a)를 통하여 반도체(406b)까지 이동시키는 방법이 있다. 이 경우, 반도체(406a)는, 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
트랜지스터가 s-channel 구조를 갖는 경우, 반도체(406b) 전체에 채널이 형성된다. 따라서, 반도체(406b)의 두께가 클수록 채널 영역은 커진다. 바꿔 말하면, 반도체(406b)가 두꺼울수록, 트랜지스터의 온 상태 전류는 커진다. 예를 들어, 반도체(406b)는 20nm 이상, 바람직하게는 40nm 이상, 더 바람직하게는 60nm 이상, 더 바람직하게는 100nm 이상의 두께의 영역을 갖는다. 또한, 반도체 장치의 생산성이 저하될 수 있기 때문에, 반도체(406b)는 예를 들어 300nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 150nm 이하의 두께의 영역을 갖는다.
또한, 트랜지스터의 온 상태 전류를 증가시키기 위해서는, 반도체(406c)의 두께를 가능한 한 작게 하는 것이 바람직하다. 예를 들어, 반도체(406c)의 두께는 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하이다. 한편, 반도체(406c)는, 채널이 형성되는 반도체(406b)에, 인접하는 절연체에 포함되는 산소 이외의 원소(수소 및 실리콘 등)가 들어가는 것을 차단하는 기능을 갖는다. 이러한 이유로, 반도체(406c)는 일정한 두께를 갖는 것이 바람직하다. 예를 들어, 반도체(406c)의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상이다. 반도체(406c)는 절연체(402) 등으로부터 방출되는 산소의 외부 확산을 억제하기 위하여 산소 차단 특성을 갖는 것이 바람직하다.
신뢰성을 향상시키기 위해서는, 반도체(406a)의 두께는 크고 반도체(406c)의 두께는 작은 것이 바람직하다. 예를 들어, 반도체(406a)는 예를 들어 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더 바람직하게는 60nm 이상의 두께의 영역을 갖는다. 반도체(406a)의 두께를 크게 하면, 인접하는 절연체와 반도체(406a) 사이의 계면으로부터 채널이 형성되는 반도체(406b)까지의 거리를 크게 할 수 있다. 반도체 장치의 생산성이 저하될 수 있기 때문에, 예를 들어, 반도체(406a)는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하의 두께의 영역을 갖는다.
예를 들어, 반도체(406b)와 반도체(406a) 사이에, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도의 영역이 제공된다. 반도체(406b)와 반도체(406c) 사이에, SIMS에 의하여 측정되는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만의 실리콘 농도의 영역이 제공된다.
반도체(406b)의 수소 농도를 저감시키기 위하여, 반도체(406a) 및 반도체(406c)의 수소 농도를 저감시키면 바람직하다. 반도체(406a) 및 반도체(406c)의 각각은, SIMS에 의하여 측정되는 수소의 농도가 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하인 영역을 갖는다. 반도체(406b)의 질소 농도를 저감시키기 위하여, 반도체(406a) 및 반도체(406c)의 질소 농도를 저감시키면 바람직하다. 반도체(406a) 및 반도체(406c)는 각각, SIMS에 의하여 측정되는 질소의 농도가, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하인 영역을 갖는다.
상술한 3층 구조는 일례이다. 예를 들어, 반도체(406a) 또는 반도체(406c)가 없는 2층 구조를 채용하여도 좋다. 반도체(406a) 위 또는 아래, 또는 반도체(406c) 위 또는 아래에, 반도체(406a), 반도체(406b), 및 반도체(406c)의 예로서 기재된 반도체 중 어느 하나가 제공되는 4층 구조를 채용하여도 좋다. 반도체(406a) 위, 반도체(406a) 아래, 반도체(406c) 위, 및 반도체(406c) 아래 중 2 이상의 위치에, 반도체(406a), 반도체(406b), 및 반도체(406c)의 예로서 기재된 반도체 중 어느 것의 n층 구조(n은 5 이상의 정수(整數))가 제공된다.
기판(400)으로서는, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어 이트리아 안정화 지르코니아 기판), 또는 수지 기판이 사용된다. 반도체 기판으로서는, 예를 들어, 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨 등의 화합물 반도체 기판이 사용된다. 상술한 반도체 기판에 절연체 영역이 제공되는 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등이 사용된다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 사용된다. 금속의 질화물을 포함하는 기판, 금속의 산화물을 포함하는 기판 등이 사용된다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 반도체 또는 절연체가 제공된 도전체 기판 등이 사용된다. 또는, 소자가 위에 제공된 이들 기판 중 어느 것을 사용하여도 좋다. 기판 위에 제공되는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 사용된다.
또는, 기판(400)으로서 가요성 기판을 사용하여도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성 기판 위에 트랜지스터를 형성한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(400)에 옮기는 방법이 있다. 이 경우, 비가요성 기판과 트랜지스터 사이에 박리층을 제공하는 것이 바람직하다. 기판(400)으로서, 섬유를 포함하는 시트, 필름, 또는 박을 사용하여도 좋다. 기판(400)은 탄력성을 가져도 좋다. 기판(400)은 구부리거나 잡아당기는 것을 멈추었을 때에, 원래의 형상으로 되돌아오는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아오지 않는 성질을 가져도 좋다. 기판(400)의 두께는, 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하이다. 기판(400)이 작은 두께를 갖는 경우, 반도체 장치를 경량화할 수 있다. 기판(400)이 작은 두께를 가지면, 유리 등을 사용한 경우에도, 기판(400)은 탄력성, 또는 구부리기나 잡아당기는 것을 멈추었을 때에 원래의 형상으로 되돌아오는 성질을 가질 수 있다. 따라서, 낙하 등에 의하여 일어나는 기판(400) 위의 반도체 장치에 가해지는 충격을 저감시킬 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)에는, 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 환경으로 인한 변형이 억제되기 때문에 가요성 기판(400)은 선 팽창계수가 낮은 것이 바람직하다. 가요성 기판(400)은, 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예로서는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴을 포함한다. 특히, 아라미드는 선 팽창계수가 낮기 때문에, 가요성 기판(400)에 사용되는 것이 바람직하다.
도전체(413)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 사용한 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소를 포함하는 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
절연체(402)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 또한, 절연체(402)는, 질화산화 실리콘 또는 질화 실리콘 등 질소를 포함하는 절연체를 포함하여도 좋다.
절연체(402)는 기판(400)으로부터의 불순물의 확산을 방지하는 기능을 가져도 좋다. 반도체(406b)가 산화물 반도체인 경우, 절연체(402)는 반도체(406b)에 산소를 공급하는 기능을 가질 수 있다.
도전체(416a) 및 도전체(416b)의 각각은 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소를 포함하는 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
절연체(412)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
도전체(404)는, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐을 1종 이상 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소를 포함하는 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
절연체(408)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 절연체(408)는 바람직하게는, 예를 들어, 산화 알루미늄, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
절연체(418)는, 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 절연체(418)는 바람직하게는 산화 실리콘 또는 산화질화 실리콘을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
도 38의 (A) 및 도 38의 (B)는 트랜지스터의 제 1 게이트 전극인 도전체(404)와 제 2 게이트 전극인 도전체(413)가 전기적으로 접속되지 않는 예를 나타낸 것이지만, 본 발명의 일 형태의 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들어, 도 39의 (A)에 도시된 바와 같이, 도전체(404)와 도전체(413)가 전기적으로 접속되어도 좋다. 이런 구조로, 도전체(404)와 도전체(413)에는 같은 전위가 공급되기 때문에, 트랜지스터의 스위칭 특성을 향상시킬 수 있다. 또는, 도 39의 (B)에 도시된 바와 같이, 도전체(413)를 반드시 제공할 필요는 없다.
도 40의 (A)는 트랜지스터의 상면도의 예이다. 도 40의 (B)는 도 40의 (A)에서의 일점쇄선 F1-F2 및 일점쇄선 F3-F4를 따른 단면도의 예이다. 또한, 도 40의 (A)에서, 절연체 등 구성 요소의 일부는 설명을 간략화하기 위하여 생략된다.
도 38의 (A) 및 도 38의 (B) 등은 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a) 및 도전체(416b)가 반도체(406b)의 상면 및 측면, 절연체(402)의 상면 등에 접촉되는 예를 나타낸 것이지만, 본 발명의 일 형태의 트랜지스터 구조는 이에 한정되지 않는다. 예를 들어, 도 40의 (A) 및 도 40의 (B)에 도시된 바와 같이, 도전체(416a) 및 도전체(416b)는 반도체(406b)의 상면만에 접촉될 수 있다.
도 40의 (B)에 도시된 바와 같이, 절연체(418) 위에 절연체(428)를 제공하여도 좋다. 절연체(428)는 상면이 평평한 것이 바람직하다. 절연체(428)는, 예를 들면, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 또한, 절연체(428)가 질화산화 실리콘 또는 질화 실리콘 등 질소를 포함하는 절연체를 포함하여도 좋다. 절연체(428)의 상면을 평탄화하기 위하여, 화학 기계 연마(CMP: chemical mechanical polishing)법 등에 의하여 평탄화 처리를 수행하여도 좋다.
절연체(428)로서 수지를 사용하여도 좋다. 예를 들어, 폴리이미드, 폴리아마이드, 아크릴, 실리콘(silicone) 등을 포함하는 수지를 사용하여도 좋다. 수지를 사용함으로써, 절연체(428)의 상면에 수행되는 평탄화 처리가 불필요할 경우가 있다. 수지를 사용함으로써, 짧은 시간에 두꺼운 막을 형성할 수 있기 때문에, 생산성을 높일 수 있다.
도 40의 (A) 및 도 40의 (B)에 도시된 바와 같이, 절연체(428) 위에 도전체(424a) 및 도전체(424b)를 제공하여도 좋다. 도전체(424a) 및 도전체(424b)는, 예를 들어, 배선으로서 기능하여도 좋다. 절연체(428)가 개구를 포함하고 상기 개구를 통하여 도전체(416a)와 도전체(424a)가 전기적으로 접속되어도 좋다. 절연체(428)가 다른 개구를 갖고 이 개구를 통하여 도전체(416b)와 도전체(424b)가 전기적으로 접속되어도 좋다. 이 경우, 각각의 개구 내에 도전체(426a) 및 도전체(426b)가 제공되어도 좋다.
도전체(424a) 및 도전체(424b) 각각은, 예를 들어, 붕소, 질소, 산소, 플루오린, 실리콘, 인, 알루미늄, 타이타늄, 크로뮴, 망가니즈, 코발트, 니켈, 구리, 아연, 갈륨, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 인듐, 주석, 탄탈럼, 및 텅스텐 중 1종 이상 포함하는 도전체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 상술한 원소를 포함하는 합금 또는 화합물이 사용되어도 좋고, 알루미늄을 포함하는 도전체, 구리 및 타이타늄을 포함하는 도전체, 구리 및 망가니즈를 포함하는 도전체, 인듐, 주석, 및 산소를 포함하는 도전체, 타이타늄 및 질소를 포함하는 도전체 등을 사용하여도 좋다.
도 40의 (A) 및 도 40의 (B)에 도시된 트랜지스터에서, 도전체(416a) 및 도전체(416b)는, 반도체(406b)의 측면과 접촉되지 않는다. 따라서, 제 1 게이트 전극으로서 기능하는 도전체(404)로부터 반도체(406b)의 측면으로 인가되는 전기장이, 도전체(416a) 및 도전체(416b)에 의하여 차단되기 어렵다. 도전체(416a) 및 도전체(416b)는, 절연체(402)의 상면에 접촉되지 않는다. 따라서, 절연체(402)로부터 방출되는 과잉 산소(산소)가 도전체(416a) 및 도전체(416b)를 산화시키기 위하여 소비되지 않는다. 따라서, 절연체(402)로부터 방출되는 과잉 산소(산소)를, 반도체(406b)의 산소 결손을 저감시키기 위하여 효율적으로 사용할 수 있다. 즉, 도 40의 (A) 및 도 40의 (B)에 도시된 구조를 갖는 트랜지스터는, 높은 온 상태 전류, 높은 전계 효과 이동도, 작은 문턱 전압 이하 스윙 값(subthreshold swing value), 및 높은 신뢰성 등의 우수한 전기 특성을 갖는다.
도 41의 (A) 및 도 41의 (B)는 본 발명의 일 형태의 트랜지스터의 상면도 및 단면도이다. 도 41의 (A)는 상면도이고, 도 41의 (B)는 도 41의 (A)에서의 일점쇄선 G1-G2 및 일점쇄선 G3-G4를 따른 단면도이다. 또한, 도면을 간략화하기 위하여, 도 41의 (A)에서의 상면도에서는 일부 구성 요소를 도시하지 않았다.
트랜지스터는, 도 41의 (A) 및 도 41의 (B)에 도시된 바와 같이, 도전체(416a) 및 도전체(416b)를 제공하지 않고 도전체(426a) 및 도전체(426b)와 반도체(406b)가 접촉되는 구조를 가질 수 있다. 이 경우, 반도체(406b) 및/또는 반도체(406a) 중 적어도 도전체(426a) 및 도전체(426b)와 접촉되는 영역에 저저항 영역(423a)(저저항 영역(423b))을 제공하는 것이 바람직하다. 저저항 영역(423a) 및 저저항 영역(423b)은, 예를 들어, 도전체(404) 등을 마스크로서 사용하여 반도체(406b) 및/또는 반도체(406a)에 불순물을 첨가하는 식으로 형성하여도 좋다. 도전체(426a) 및 도전체(426b)가, 반도체(406b)의 구멍(관통하는 부분) 또는 오목부(관통하지 않는 부분)에 제공되어도 좋다. 도전체(426a) 및 도전체(426b)가 반도체(406b)의 구멍 또는 오목부에 제공되면, 도전체(426a) 및 도전체(426b)와, 반도체(406b) 사이의 접촉 면적이 커지기 때문에, 접촉 저항의 부작용을 저감할 수 있다. 즉, 트랜지스터의 온 상태 전류를 크게 할 수 있다.
<트랜지스터 구조 2>
도 42의 (A) 및 도 42의 (B)는 본 발명의 일 형태의 트랜지스터를 도시한 상면도 및 단면도이다. 도 42의 (A)는 상면도이고, 도 42의 (B)는 도 42의 (A)에서의 일점쇄선 J1-J2 및 일점쇄선 J3-J4를 따른 단면도이다. 또한, 도면을 간략화하기 위하여, 도 42의 (A)에서의 상면도에서는 일부 구성 요소를 도시하지 않았다.
도 42의 (A) 및 도 42의 (B)에서의 트랜지스터는, 기판(600) 위의 도전체(604)와, 도전체(604) 위의 절연체(612)와, 절연체(612) 위의 반도체(606a)와, 반도체(606a) 위의 반도체(606b)와, 반도체(606b) 위의 반도체(606c)와, 반도체(606a), 반도체(606b), 및 반도체(606c)와 접촉되고 서로 분리되어 배치된 도전체(616a) 및 도전체(616b)와, 반도체(606c) 위, 도전체(616a) 위, 및 도전체(616b) 위의 절연체(618)를 포함한다. 도전체(604)는 절연체(612)를 개재하여 반도체(606b)의 하면과 대향한다. 절연체(612)가 볼록부를 가져도 좋다. 기판(600)과 도전체(604) 사이에 절연체를 제공하여도 좋다. 절연체에 대해서는, 절연체(402) 또는 절연체(408)의 기재를 참조한다. 반도체(606a) 또는 절연체(618)를 제공할 필요는 없다.
반도체(606b)는 트랜지스터의 채널 형성 영역으로서 기능한다. 도전체(604)는, 트랜지스터의 제 1 게이트 전극(프런트 게이트 전극이라고도 함)으로서 기능한다. 도전체(616a) 및 도전체(616b)는, 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
절연체(618)는 과잉 산소를 포함하는 절연체이면 바람직하다.
기판(600)에 대해서는, 기판(400)의 기재를 참조한다. 도전체(604)에 대해서는, 도전체(404)의 기재를 참조한다. 절연체(612)에 대해서는, 절연체(412)의 기재를 참조한다. 반도체(606a)에 대해서는, 반도체(406c)의 기재를 참조한다. 반도체(606b)에 대해서는, 반도체(406b)의 기재를 참조한다. 반도체(606c)에 대해서는, 반도체(406a)의 기재를 참조한다. 도전체(616a) 및 도전체(616b)에 대해서는, 도전체(416a) 및 도전체(416b)의 기재를 참조한다. 절연체(618)에 대해서는, 절연체(402)의 기재를 참조한다.
절연체(618) 위에는, 표시 소자를 제공하여도 좋다. 예를 들어, 화소 전극, 액정층, 공통 전극, 발광층, 유기 EL층, 양극, 음극 등이 제공되어도 좋다. 표시 소자는, 예를 들어, 도전체(616a) 등과 접속된다.
도 43의 (A)는 트랜지스터의 상면도의 예이다. 도 43의 (B)는 도 43의 (A)의 일점쇄선 K1-K2 및 일점쇄선 K3-K4를 따른 단면도의 예이다. 또한, 도 43의 (A)에서, 절연체 등 일부 구성 요소는 이해를 용이하게 하기 위하여 생략된다.
반도체 위에, 채널 보호막으로서 기능할 수 있는 절연체를 제공하여도 좋다. 예를 들어, 도 43의 (A) 및 도 43의 (B)에 도시된 바와 같이, 도전체(616a) 및 도전체(616b)와, 반도체(606c) 사이에, 절연체(620)를 제공하여도 좋다. 이 경우, 도전체(616a)(도전체(616b))와 반도체(606c)는, 절연체(620) 중 개구를 통하여 접속된다. 절연체(620)에 대해서는, 절연체(618)의 기재를 참조하여도 좋다.
도 42의 (B) 및 도 43의 (B)에 있어서, 절연체(618) 위에 도전체(613)를 제공하여도 좋다. 이 경우의 예를 도 44의 (A) 및 도 44의 (B)에 나타내었다. 도전체(613)에 대해서는, 도전체(413)의 기재를 참조한다. 도전체(613)에는, 도전체(604)에 공급되는 것과 동일한 전위 또는 신호 또는 도전체(604)에 공급되는 것과 상이한 전위 또는 신호가 공급되어도 좋다. 예를 들어, 도전체(613)에 일정한 전위를 공급함으로써, 트랜지스터의 문턱 전압을 제어하여도 좋다. 즉, 도전체(613)는 제 2 게이트 전극으로서 기능할 수 있다. 또한, 도전체(613) 등을 사용하여 s-channel 구조를 형성하여도 좋다.
<반도체 장치>
본 발명의 일 형태의 반도체 장치의 예를 이하에서 나타낸다.
이하에서는 본 발명의 일 형태의 트랜지스터를 포함한 반도체 장치의 예에 대하여 나타낸다.
도 45의 (A)는 본 발명의 일 형태의 반도체 장치의 단면도이다. 도 45의 (A)에 도시된 반도체 장치는, 하부에 제 1 반도체를 사용한 트랜지스터(2200) 및 상부에 제 2 반도체를 사용한 트랜지스터(2100)를 포함한다. 도 45의 (A)는, 도 38의 (A) 및 도 38의 (B)에 도시된 트랜지스터가 제 2 반도체를 사용한 트랜지스터(2100)로서 사용된 예를 나타낸 것이다.
제 1 반도체로서는, 제 2 반도체와 다른 에너지 갭을 갖는 반도체를 사용하여도 좋다. 예를 들어, 제 1 반도체는 산화물 반도체 이외의 반도체이고, 제 2 반도체는 산화물 반도체이다. 제 1 반도체로서 다결정 구조, 단결정 구조 등을 갖는 실리콘, 저마늄 등을 사용하여도 좋다. 또는, 왜곡 실리콘 등 왜곡을 갖는 반도체를 사용하여도 좋다. 또는, 제 1 반도체로서 고전자 이동도 트랜지스터(HEMT: high-electron-mobility transistor)에 사용할 수 있는 갈륨 비소, 알루미늄 갈륨 비소, 인듐 갈륨 비소, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 이들 반도체 중 어느 것을 제 1 반도체로서 사용함으로써, 고속 동작이 가능한 트랜지스터(2200)를 얻을 수 있다. 산화물 반도체를 제 2 반도체로서 사용함으로써, 오프 상태 전류가 낮은 트랜지스터(2100)를 얻을 수 있다.
또한, 트랜지스터(2200)는 n채널형 트랜지스터 또는 p채널형 트랜지스터 어느 쪽이어도 좋지만, 회로에 따라 적절한 트랜지스터를 사용한다. 트랜지스터(2100) 및/또는 트랜지스터(2200)로서, 상술한 트랜지스터 또는 도 45의 (A)에 도시된 트랜지스터를 사용할 필요가 없는 경우가 있다.
도 45의 (A)에 도시된 반도체 장치는, 절연체(2201) 및 절연체(2207)를 개재하여 트랜지스터(2200) 위에 트랜지스터(2100)를 포함한다. 트랜지스터(2200)와 트랜지스터(2100) 사이에는 배선으로서 기능하는 복수의 도전체(2202)가 제공된다. 상층과 하층에 제공된 배선 또는 전극이, 절연막들에 매립된 복수의 도전체(2203)에 의하여 서로 전기적으로 접속된다. 또한, 상기 반도체 장치는, 트랜지스터(2100) 위의 절연체(2204)와, 절연체(2204) 위의 도전체(2205)와, 트랜지스터(2100)의 소스 전극 및 드레인 전극과 동일한 층에(동일한 공정을 거쳐) 형성된 도전체(2206)를 포함한다.
절연체(2204)는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 또한, 절연체(2204)는 질화산화 실리콘 또는 질화 실리콘 등 질소를 포함하는 절연체를 포함하여도 좋다.
절연체(2204)로서 수지를 사용하여도 좋다. 예를 들어, 폴리이미드, 폴리아마이드, 아크릴, 실리콘(silicone) 등을 포함하는 수지를 사용하여도 좋다. 수지를 사용함으로써, 절연체(2204)의 상면에 수행된 평탄화 처리는 불필요할 경우가 있다. 수지를 사용함으로써, 짧은 시간에 두꺼운 막을 형성할 수 있기 때문에, 생산성을 높일 수 있다.
복수의 트랜지스터를 적층시킴으로써, 고밀도로 복수의 회로를 배치할 수 있다.
여기서, 트랜지스터(2200)의 제 1 반도체로서 단결정 실리콘을 사용한 경우, 트랜지스터(2200)의 제 1 반도체 근방의 절연체의 수소 농도가 높은 것이 바람직하다. 상기 수소는 실리콘의 댕글링 본드를 종단시킴으로써, 트랜지스터(2200)의 신뢰성을 향상시킬 수 있다. 한편, 트랜지스터(2100)의 제 2 반도체로서 산화물 반도체를 사용한 경우, 트랜지스터(2100)의 제 2 반도체 근방의 절연체의 수소 농도는 낮은 것이 바람직하다. 상기 수소가 산화물 반도체 중에 캐리어 발생을 일으킴으로써, 트랜지스터(2100)의 신뢰성을 저하시킬 수 있다. 따라서, 단결정 실리콘을 사용한 트랜지스터(2200) 및 산화물 반도체를 사용한 트랜지스터(2100)를 적층하는 경우, 트랜지스터들 사이에서 수소를 차단하는 기능을 갖는 절연체(2207)를 제공하는 것은 트랜지스터의 신뢰성을 높일 수 있기 때문에 유효하다.
절연체(2207)는, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 포함하는 절연체를 사용한 단층 구조 또는 적층구조를 갖도록 형성될 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터(2100)를 덮도록, 수소를 차단하는 기능을 갖는 절연체를 트랜지스터(2100) 위에 형성하는 것이 바람직하다. 절연체로서는, 절연체(2207)와 비슷한 절연체를 사용할 수 있고, 특히 산화 알루미늄막을 사용하는 것이 바람직하다. 산화 알루미늄막은 수소 및 수분 등의 불순물 및 산소의 양쪽의 관통을 방지하는 높은 차단 효과를 갖는다. 따라서, 트랜지스터(2100)를 덮는 절연체(2208)로서 산화 알루미늄막을 사용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체로부터의 산소 방출 및 산화물 반도체로의 물 및 수소의 침입을 방지할 수 있다.
또한, 트랜지스터(2200)는 플레이너(planar)형 트랜지스터에 한정되지 않고, 다양한 타입의 트랜지스터일 수 있다. 예를 들어, FIN형 트랜지스터가 사용될 수 있다. 이 경우의 단면도의 예를 도 45의 (B)에 나타내었다. 반도체 기판(2211) 위에 절연층(2212)이 제공된다. 반도체 기판(2211)은 선단이 가는 볼록부(핀이라고도 함)를 포함한다. 또는, 볼록부는 가는 선단을 갖지 않아도 되고, 예를 들어, 직육면체 형상의 볼록부 및 선단이 굵은 볼록부도 가능하다. 반도체 기판(2211)의 볼록부 위에는 게이트 절연체(2214)가 제공되고, 게이트 절연체(2214) 위에는 게이트 전극(2213)이 제공된다. 반도체 기판(2211)에는 소스 영역 및 드레인 영역(2215)이 형성된다. 또한, 여기서는 반도체 기판(2211)이 볼록부를 포함하는 예를 나타내지만, 본 발명의 일 형태의 반도체 장치는 이에 한정되지 않는다. 예를 들어, SOI 기판을 가공하여 볼록부를 갖는 반도체 영역을 형성하여도 좋다.
상기 회로에서, 트랜지스터(2100) 및 트랜지스터(2200)의 전극이 다양한 방법으로 접속될 수 있어, 다양한 회로를 형성할 수 있다. 이하에서는 본 발명의 일 형태의 반도체 장치를 사용함으로써 달성할 수 있는 회로 구성의 예를 나타낸다.
도 46의 (A)의 회로도는 p채널형의 트랜지스터(2200)와 n채널형의 트랜지스터(2100)를 서로 직렬로 접속하고 각각의 게이트를 서로 접속한, 이른바 CMOS 인버터의 구성을 나타낸 것이다.
도 46의 (B)의 회로도는, 트랜지스터(2100) 및 트랜지스터(2200)의 소스가 서로 접속되고 트랜지스터(2100) 및 트랜지스터(2200)의 드레인이 서로 접속된 구성을 나타낸 것이다. 이런 구성으로, 트랜지스터는 소위 CMOS 아날로그 스위치로서 기능할 수 있다.
전력이 공급되지 않더라도 기억된 데이터를 유지할 수 있고, 기록 횟수에도 제한이 없는, 본 발명의 일 형태의 트랜지스터를 포함한 반도체 장치(기억 장치)의 예를 도 47의 (A) 및 도 47의 (B)에 나타내었다.
도 47의 (A)에 도시된 반도체 장치는, 제 1 반도체를 사용한 트랜지스터(3200)와 제 2 반도체를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 트랜지스터(3300)로서는 상술한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는 산화물 반도체를 사용한 트랜지스터이다. 트랜지스터(3300)의 오프 상태 전류가 낮으므로, 반도체 장치의 소정의 노드에, 기억된 내용이 장기간 유지될 수 있다. 즉, 리프레시 동작의 필요가 없어지거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 반도체 장치의 소비 전력을 저감시킬 수 있다.
도 47의 (A)에서 제 1 배선(3001)은 트랜지스터(3200)의 소스에 전기적으로 접속된다. 제 2 배선(3002)은 트랜지스터(3200)의 드레인에 전기적으로 접속된다. 제 3 배선(3003)은 트랜지스터(3300)의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 제 4 배선(3004)은 트랜지스터(3300)의 게이트에 전기적으로 접속된다. 트랜지스터(3200)의 게이트와 트랜지스터(3300)의 소스 및 드레인 중 다른 쪽은 용량 소자(3400)의 한쪽 전극에 전기적으로 접속된다. 제 5 배선(3005)은 용량 소자(3400)의 다른 쪽 전극에 전기적으로 접속된다.
도 47의 (A)의 반도체 장치는, 트랜지스터(3200)의 게이트의 전위를 유지 가능하다는 특성을 가짐으로써, 이하와 같은 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온이 되는 전위로 설정하여 트랜지스터(3300)를 온으로 한다. 이에 따라, 제 3 배선(3003)의 전위가, 트랜지스터(3200)의 게이트 및 용량 소자(3400)의 한쪽 전극이 서로 전기적으로 접속되는 노드 FG에 공급된다. 즉, 트랜지스터(3200)의 게이트에 소정의 전하가 공급된다(기록). 여기서, 다른 전위 레벨을 제공하는 2종류의 전하(이하 low 레벨 전하 및 high 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 제 4 배선(3004)의 전위를, 트랜지스터(3300)가 오프가 되는 전위로 설정하여, 트랜지스터(3300)를 오프로 한다. 이에 따라, 노드 FG에 전하가 유지된다(유지).
트랜지스터(3300)의 오프 상태 전류는 매우 낮기 때문에, 노드 FG의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)를 공급하는 동안 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급함으로써, 노드 FG에 유지된 전하의 양에 따라 제 2 배선(3002)의 전위가 변동된다. 이것은, 트랜지스터(3200)로서 n채널형 트랜지스터를 사용하는 경우, 트랜지스터(3200)의 게이트에 high 레벨 전하가 주어지는 경우의 외견상 문턱 전압 Vth _H가 트랜지스터(3200)의 게이트에 low 레벨 전하가 주어지는 경우의 외견상 문턱 전압 Vth_L보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(3200)를 온 으로 하기 위하여 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L 사이의 전위 V0으로 설정함으로써, 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에 있어서 high 레벨 전하가 노드 FG에 공급되고 제 5 배선(3005)의 전위가 V0(>Vth _H)이면, 트랜지스터(3200)는 온이 된다. 한편, 기록에 있어서 low 레벨 전하가 노드 FG에 공급되는 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth _L)이더라도 트랜지스터(3200)는 오프를 유지한다. 따라서, 제 2 배선(3002)의 전위를 판정함으로써, 노드 FG에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우에는, 판독 동작에서 원하는 메모리 셀의 데이터를 판독할 필요가 있다. 다른 메모리 셀의 데이터를 판독하지 않는 경우, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(3200)가 오프가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선(3005)에 공급하여도 좋다. 또는, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(3200)가 온이 되는 전위, 즉 Vth _L보다 높은 전위를 제 5 배선(3005)에 공급하여도 좋다.
도 47의 (B)의 반도체 장치는 트랜지스터(3200)를 제공하지 않는 점에서 도 47의 (A)의 반도체 장치와 다르다. 이 경우에도, 도 47의 (A)의 반도체 장치와 비슷한 식으로 데이터의 기록 및 유지 동작을 수행할 수 있다.
도 47의 (B)의 반도체 장치의 데이터 판독에 대하여 설명한다. 트랜지스터(3300)가 온이 되면, 부유 상태에 있는 제 3 배선(3003)과 용량 소자(3400)가 서로 전기적으로 접속되고, 전하는 제 3 배선(3003)과 용량 소자(3400) 사이에서 재분배된다. 결과적으로 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위 변화량은 용량 소자(3400)의 한쪽 전극의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 변동된다.
예를 들어, 전하 재분배 후의 제 3 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, V는 용량 소자(3400)의 한쪽 전극의 전위, C는 용량 소자(3400)의 용량, C B는 제 3 배선(3003)의 용량 성분, 및 V B0은 전하가 재분배되기 전의 제 3 배선(3003)의 전위이다. 따라서, 메모리 셀이, 용량 소자(3400)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 2가지 상태 중 어느 상태에 있다고 상정하면, 전위 V 1을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))가 전위 V 0을 유지하는 경우의 제 3 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 소정의 전위를 갖는 제 3 배선(3003)의 전위를 비교함으로써, 데이터를 판독할 수 있다.
이 경우, 제 1 반도체를 포함하는 트랜지스터는 메모리 셀을 구동하기 위한 구동 회로에 사용되어도 좋고, 제 2 반도체를 포함하는 트랜지스터는 트랜지스터(3300)로서 구동 회로 위에 적층되어도 좋다.
산화물 반도체를 사용하고 매우 낮은 오프 상태 전류를 갖는 트랜지스터를 포함하는 경우, 상술한 반도체 장치는 기억된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면 리프레시 동작이 필요 없게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않더라도(다만, 전위는 바람직하게는 고정됨) 기억된 데이터를 오랫동안 유지할 수 있다.
반도체 장치에서, 데이터를 기록하기 위하여 높은 전압이 필요하지 않고, 소자의 열화의 발생은 적다. 예를 들어, 종래의 불휘발성 메모리와는 달리, 플로팅 게이트로의 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 필요하지 않아, 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 본 발명의 일 형태의 반도체 장치는, 종래의 불휘발성 메모리의 문제인 데이터의 재기록 횟수에 제한이 없고, 이의 신뢰성이 대폭 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에, 고속 동작을 용이하게 달성할 수 있다.
<RF 태그>
상기 트랜지스터 또는 기억 장치를 포함한 RF 태그에 대하여 도 48을 참조하여 이하에서 설명한다.
본 발명의 일 형태의 RF 태그는 기억 회로를 포함하고, 기억 회로 내에 데이터를 기억하고, 비접촉 수단, 예를 들어 무선 통신을 이용하여 외부로 데이터를 송신 및 외부로부터 데이터를 수신한다. 이들 특성들에 의하여, RF 태그는, 예를 들어 개별 정보를 판독함으로써 물체 등을 알아보는 개별 인증 시스템을 위하여 사용될 수 있다. 또한, 이러한 목적에 사용되기 위하여 RF 태그는 높은 신뢰성을 갖도록 요구된다.
RF 태그의 구성에 대해서는 도 48을 참조하여 기재될 것이다. 도 48은 RF 태그의 구성예를 도시한 블록도이다.
도 48에 나타낸 바와 같이, RF 태그(800)는 통신 장치(801)(질문기, 판독기/기록기 등이라고도 말함)에 접속된 안테나(802)로부터 송신된 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함된 정류 기능을 갖는 트랜지스터의 반도체는 역전류가 충분히 낮게 되는 것을 가능하게 하는 재료, 예를 들어 산화물 반도체일 수 있다. 이것은 역전류의 발생으로 인하여 정류 기능이 약해지는 현상을 억제할 수 있고, 복조 회로부터의 출력의 포화를 방지할 수 있다. 즉, 복조 회로로의 입력 및 복조 회로로부터의 출력은 선형 관계와 밀접한 관계를 가질 수 있다. 또한, 데이터 송신 방법이 대략 다음의 3가지 방법들로 분류된다: 한 쌍의 코일이 마주 보도록 제공되고 상호 유도에 의하여 서로 통신하는 전자기 결합 방법, 통신이 유도 전자계를 이용하여 수행되는 전자기 유도 방법, 및 통신이 무선파를 이용하여 수행되는 무선파 방법. 이들 방법들 중 어느 것이 RF 태그(800)에 사용될 수 있다.
다음에, 각 회로의 구조에 대하여 설명한다. 안테나(804)는 무선 신호(803)를 통신 장치(801)에 접속된 안테나(802)와 교환한다. 정류 회로(805)는 정류, 예를 들어 안테나(804)에서 무선 신호의 수신에 의하여 발생된 입력 교류 신호의 반파 전압 2배 정류에 의하여 및 정류 회로(805)의 후단에 제공된 용량 소자에 의한 정류 신호의 평활화에 의하여 입력 전위를 발생한다. 또한, 리미터 회로가 정류 회로(805)의 입력 측 또는 출력 측에 제공되어도 좋다. 리미터 회로는, 입력 교류 신호의 진폭이 높고 내부 생성 전압이 높다면, 특정 전력 이상인 전력이 후단에서 회로에 입력되지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고, 이를 각 회로에 공급한다. 또한, 정전압 회로(806)는 리셋 신호 생성 회로를 포함할 수 있다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용함으로써 논리 회로(809)의 리셋 신호를 생성하는 회로이다.
복조 회로(807)는 포락선 검파에 의하여 입력 교류 신호를 복조하고, 복조된 신호를 생성한다. 또한, 변조 회로(808)는 안테나(804)로부터 출력될 데이터에 따라 변조를 수행한다.
논리 회로(809)는 복조 신호를 분석하고 처리한다. 기억 회로(810)는 입력 데이터를 유지하고, 로우 디코더, 칼럼 디코더(column decoder), 기억 영역 등을 포함한다. 또한, ROM(811)은 식별 번호(ID) 등을 기억하고, 처리에 따라 이를 출력한다.
또한, 상술한 각 회로가 제공되는지의 결정은 필요에 따라 적절하게 이루어질 수 있다.
여기서, 상술한 기억 장치는 기억 회로(810)로서 사용될 수 있다. 본 발명의 일 형태의 기억 장치는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있기 때문에, 기억 장치는 RF 태그에 적합하다. 또한, 본 발명의 일 형태의 기억 장치는 데이터 기록에 필요한 전력이 종래의 불휘발성 메모리에 비하여 낮기 때문에; 따라서 데이터 판독 시와 데이터 기록 시의 최대 통신 범위 사이의 차이를 방지할 수 있다. 또한, 데이터 기록 시의 전력 부족에 의하여 일어나는 기능 불량 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 형태의 기억 장치는 불휘발성 메모리로서 사용될 수 있기 때문에, ROM(811)으로서도 사용될 수 있다. 이 경우, 제조자가, 사용자가 데이터를 자유롭게 재기록할 수 없도록 ROM(811)에 데이터를 기록하기 위한 명령을 별도로 준비하는 것이 바람직하다. 제조자가 출하 전에 식별 번호를 주고 그 이후 제품의 출하를 시작하기 때문에, 제작된 모든 RF 태그에 식별 번호를 부여하는 대신에, 출하될 양호한 제품에만 식별 번호를 부여하는 것이 가능하다. 따라서, 출하된 제품의 식별 번호는 일련으로 되어 있고, 출하된 제품에 대응하는 고객 관리가 용이하게 수행된다.
<RF 태그의 응용예>
본 발명의 일 형태의 RF 태그의 응용예에 대해서는 도 49의 (A)~도 49의 (F)를 참조하여 아래에 나타낸다. RF 태그는 널리 사용되고, 예를 들어 지폐, 동전, 유가증권, 무기명 채권, 증서(예를 들어, 운전 면허증 또는 주민등록증, 도 49의 (A) 참조), 포장 용기(예를 들어, 포장지 또는 병, 도 49의 (C) 참조), 기록 매체(예를 들어, DVD 또는 비디오 테이프, 도 49의 (B) 참조), 탈것(예를 들어, 자전거, 도 49의 (D) 참조), 개인 소지품(예를 들어, 가방 또는 안경), 식품, 식물, 동물, 인체, 의류, 가사 용품, 약품 및 화학 약품 등의 의약 용품, 및 전자 장치(예를 들어, 액정 표시장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화), 또는 제품 상의 태그(도 49의 (E) 및 (F) 참조)와 같은 제품에 제공될 수 있다.
본 발명의 일 형태의 RF 태그(4000)는 예를 들어 제품의 표면에 부착됨으로써 또는 제품에 매립됨으로써, 제품 상에 고정된다. 예를 들어, RF 태그(4000)는 책의 종이에 삽입됨으로써, 또는 패키지의 유기 수지에 매립됨으로써, 각 제품에 고정된다. 본 발명의 일 형태의 RF 태그(4000)는 작고, 얇고, 경량이어서, 본 발명의 일 형태의 RF 태그(4000)가 제품에 고정되더라도 제품의 디자인은 손상되지 않는다. 또한, 지폐, 동전, 유가증권, 무기명 채권, 증서 등은 본 발명의 일 형태의 RF 태그(4000)가 제공됨으로써 식별 기능을 가질 수 있고, 식별 기능은 모방품을 방지하기 위하여 사용될 수 있다. 또한, 검사 시스템과 같은 시스템의 효율은 포장 용기, 기록 매체, 개인 소지품, 식품, 의류, 가사 용품, 전자 장치 등에 본 발명의 일 형태의 RF 태그(4000)를 제공함으로써 향상될 수 있다. 탈것은 본 발명의 일 형태의 RF 태그(4000)가 제공됨으로써 도난 등에 대해 높은 보안성을 가질 수도 있다.
상술한 바와 같이, 본 발명의 일 형태의 RF 태그는 상술한 목적을 위하여 사용될 수 있다.
< CPU >
상술한 트랜지스터 또는 상술한 기억 장치 중 어느 것과 같은 반도체 장치를 포함하는 CPU에 대하여 아래에 설명한다.
도 50은 상술한 트랜지스터 중 어느 것을 구성 요소로서 포함하는 CPU의 구성예를 도시한 블록도이다.
도 50에 도시된 CPU는 기판(1190) 위에, 산술논리 연산 유닛(ALU)(1191), ALU 제어기(1192), 명령 디코더(1193), 인터럽트 제어기(1194), 타이밍 제어기(1195), 레지스터(1196), 레지스터 제어기(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함한다. 반도체 기판, SOI 기판, 유리 기판 등이 기판(1190)으로서 사용된다. ROM(1199) 및 ROM 인터페이스(1189)는 별도의 칩 위에 제공될 수 있다. 물론, 도 50의 CPU는 단지 구성이 단순화된 예이고, 실제 CPU는 응용에 따라 다양한 구성을 가질 수 있다. 예를 들어, CPU는 다음의 구성을 가질 수 있다: 연산 회로 또는 도 50에 도시된 CPU를 포함하는 구조가 하나의 코어로서 고려되고; 복수의 코어가 포함되고; 코어는 병렬로 동작한다. CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는 예를 들어 8, 16, 32 또는 64이다.
버스 인터페이스(1198)를 통해 CPU에 입력되는 명령은 명령 디코더(1193)에 입력되고, 거기에서 디코딩되고, 이후 ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197), 및 타이밍 제어기(1195)에 입력된다.
ALU 제어기(1192), 인터럽트 제어기(1194), 레지스터 제어기(1197), 및 타이밍 제어기(1195)는 디코딩된 명령에 따라 다양한 제어를 수행한다. 구체적으로는, ALU 제어기(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 동안, 인터럽트 제어기(1194)는 외부 입력/출력 장치 또는 주변 회로로부터 인터럽트 요구를 그것의 우선도 또는 마스크 상태에 기초하여 판별하고, 그 요구를 처리한다. 레지스터 제어기(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터/레지스터(1196)에 데이터를 판독/기록한다.
타이밍 제어기(1195)는 ALU(1191), ALU 제어기(1192), 명령 디코더(1193), 인터럽트 제어기(1194), 및 레지스터 제어기(1197)의 동작 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 제어기(1195)는 기준 클럭 신호 CLK1에 기초하여 내부 클럭 신호 CLK2를 생성하기 위한 내부 클럭 생성기를 포함하고, 내부 클럭 신호 CLK2를 상술한 회로에 공급한다.
도 50에 도시된 CPU에서, 메모리 셀은 레지스터(1196)에 제공된다. 레지스터(1196)의 메모리 셀을 위하여, 상술한 트랜지스터, 상술한 기억 장치 등 중 어느 것을 사용할 수 있다.
도 50에 도시된 CPU에서, 레지스터 제어기(1197)는 ALU(1191)로부터의 명령에 따라, 레지스터(1196)에 데이터를 유지하는 동작을 선택한다. 즉, 레지스터 제어기(1197)는, 레지스터(1196)에 포함된 메모리 셀 내의 플립플롭에 의하여 또는 용량 소자에 의하여, 데이터가 유지될지를 선택한다. 플립플롭에 의하여 유지된 데이터가 선택될 때, 전원 전압은 레지스터(1196) 내의 메모리 셀에 공급된다. 용량 소자에 의하여 유지되는 데이터가 선택될 때, 이 데이터는 용량 소자에 재기록되고, 레지스터(1196) 내의 메모리 셀로의 전원 전압의 공급이 정지될 수 있다.
도 51은 레지스터(1196)로서 사용될 수 있는 기억 소자(1200)의 회로도의 예이다. 기억 소자(1200)는, 전원 공급이 정지될 때 기억된 데이터가 휘발성인 회로(1201), 전원 공급이 정지될 때에도 기억된 데이터가 불휘발성인 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)가 다이오드, 저항 소자, 또는 인덕터와 같은 다른 소자를 필요에 따라 더 포함하여도 좋다.
여기서, 상술한 기억 장치는 회로(1202)로서 사용될 수 있다. 기억 소자(1200)에 대한 전원 전압의 공급이 정지될 때, GND(0V) 또는 회로(1202) 내의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 게이트는 저항 소자와 같은 부하를 통하여 접지된다.
여기에 나타낸 것은 스위치(1203)가 하나의 도전형을 갖는 트랜지스터(1213)(예를 들어, n채널형 트랜지스터)이고 스위치(1204)가 상기 하나의 도전형과 반대인 도전형을 갖는 트랜지스터(1214)(예를 들어, p채널형 트랜지스터)인 예이다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력된 제어 신호 RD에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)는 트랜지스터(1214)의 게이트에 입력된 제어 신호 RD에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 용량 소자(1208)의 한 쌍의 전극 중 하나 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분은 노드 M2라고 말한다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 낮은 전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속되고, 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전원 전위 VDD를 공급할 수 있는 선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나), 논리 소자(1206)의 입력 단자, 및 용량 소자(1207)의 한 쌍의 전극 중 하나는 서로 전기적으로 접속된다. 여기서, 접속 부분은 노드 M1이라고 말한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 하나에는 정전위를 공급할 수 있다. 예를 들어, 용량 소자(1207)의 한 쌍의 전극 중 다른 하나에는 낮은 전원 전위(예를 들어, GND), 또는 높은 전원 전위(예를 들어 VDD)를 공급할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 하나는 낮은 전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나에는 정전위가 공급될 수 있다. 예를 들어, 용량 소자(1208)의 한 쌍의 전극 중 다른 하나에는 낮은 전원 전위(예를 들어, GND) 또는 높은 전원 전위(예를 들어VDD)가 공급될 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는 낮은 전원 전위를 공급할 수 있는 선(예를 들어, GND선)에 전기적으로 접속된다.
용량 소자(1207) 및 용량 소자(1208)는, 트랜지스터, 배선 등의 기생 용량을 적극적으로 이용하기만 하면 반드시 제공될 필요는 없다.
제어 신호 WE는 트랜지스터(1209)의 게이트에 입력된다. 스위치(1203) 및 스위치(1204)의 각각에 대하여, 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태는 제어 신호 WE와 상이한 제어 신호 RD에 의하여 선택된다. 스위치들 중 하나의 제 1 단자 및 제 2 단자가 도통 상태에 있는 경우, 스위치들 중 다른 하나의 제 1 단자 및 제 2 단자는 비도통 상태에 있다.
회로(1201)에서 유지된 데이터에 대응하는 신호는 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력된다. 도 51은 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호의 논리 값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호는 회로(1220)를 통하여 회로(1201)에 입력된다.
도 51의 예에서, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력된다; 그러나, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호는 논리 값이 반전되지 않고 회로(1201)에 입력될 수 있다. 예를 들어, 입력 단자로부터 입력된 신호의 논리 값의 반전에 의하여 얻어진 신호가 유지되는 노드를 회로(1201)가 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력된 신호는 노드에 입력될 수 있다.
도 51에서, 트랜지스터(1209)를 제외한 기억 소자(1200)에 포함된 트랜지스터들은 각각, 산화물 반도체 이외의 반도체를 사용하여 형성된 막 또는 기판(1190)에 채널이 형성되는 트랜지스터가 될 수 있다. 예를 들어, 이 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)에서의 모든 트랜지스터들은 채널이 산화물 반도체에 형성되는 트랜지스터가 될 수 있다. 또는, 기억 소자(1200)에서, 트랜지스터(1209) 외에, 채널이 산화물 반도체에 형성되는 트랜지스터가 포함될 수 있고, 산화물 반도체 이외의 반도체를 포함하는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터는 나머지 트랜지스터를 위하여 사용될 수 있다.
도 51의 회로(1201)로서, 예를 들어, 플립플롭 회로가 사용될 수 있다. 논리 소자(1206)로서, 예를 들어, 인버터 또는 클럭드 인버터가 사용될 수 있다.
기억 소자(1200)에 전원 전압이 공급되지 않는 기간에, 본 발명의 일 형태의 반도체 장치는 회로(1201) 내에 기억된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
채널이 산화물 반도체에 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 채널이 산화물 반도체에 형성되는 트랜지스터의 오프 상태 전류는, 채널이 결정성을 갖는 실리콘에 형성되는 트랜지스터보다 상당히 낮다. 따라서, 상기 트랜지스터가 트랜지스터(1209)로서 사용될 때, 용량 소자(1208)에 유지된 신호는 전원 전압이 기억 소자(1200)에 공급되지 않는 기간에도 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지된 기간에도 기억된 내용(데이터)를 유지할 수 있다.
상술한 기억 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 수행하기 때문에, 전원 전압의 공급이 재개된 후에 원래의 데이터를 다시 유지하기 위하여 회로(1201)에 요구되는 시간을 단축할 수 있다.
회로(1202)에서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)에 대하여 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지되는 신호는, 회로(1202)로부터 판독되도록 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 하나로 변환될 수 있다. 결과적으로, 용량 소자(1208)에 의하여 유지되는 신호에 대응하는 전위가 어느 정도 변할 때에도, 원래의 신호는 정확하게 판독될 수 있다.
상술한 기억 소자(1200)를 프로세서에 포함된 레지스터 또는 캐시 메모리와 같은 기억 장치에 적용함으로써, 전원 전압의 공급 정지 때문에 기억 장치 내의 데이터가 손실되는 것을 방지할 수 있다. 또한, 전원 전압의 공급이 재개된 직후, 기억 장치는 전원이 정지되기 이전의 상태와 동일한 상태로 복귀할 수 있다. 그러므로, 전원은 프로세서 또는 프로세서에 포함된 복수의 논리 회로 중 하나에서 짧은 시간 동안에도 정지될 수 있어서, 결과로서 저소비전력을 초래한다.
기억 소자(1200)가 CPU에 사용되지만, 기억 소자(1200)는 디지털 신호 프로세서(DSP), 커스텀 LSI, 또는 프로그램 가능한 논리 장치(PLD) 등의 LSI, 및 무선 주파수 식별(RF-ID)에 사용될 수도 있다.
<표시 장치>
다음은 본 발명의 일 형태의 표시 장치의 구성예를 나타낸 것이다.
[구성예]
도 52의 (A)는 본 발명의 일 형태의 표시 장치의 상면도이다. 도 52의 (B)는 본 발명의 일 형태의 표시 장치의 화소에 액정 소자가 사용되는 화소 회로를 도시한 것이다. 도 52의 (C)는 유기 EL 소자가 본 발명의 일 형태의 표시 장치의 화소에 사용되는 화소 회로를 도시한 것이다.
상술한 트랜지스터 중 어느 것은 화소에 사용되는 트랜지스터로서 사용될 수 있다. 여기서, n채널형 트랜지스터가 사용되는 예를 나타낸다. 또한, 화소에 사용된 트랜지스터와 동일한 단계를 통하여 제작된 트랜지스터가 구동 회로에 사용되어도 좋다. 따라서, 화소 또는 구동 회로에 상술한 트랜지스터 중 어느 것을 사용함으로써, 표시 장치는 높은 표시 품질 및/또는 높은 신뢰도를 가질 수 있다.
도 52의 (A)는 액티브 매트릭스 표시 장치의 상면도의 예를 도시한 것이다. 화소부(5001), 제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)가 표시 장치의 기판(5000) 위에 제공된다. 화소부(5001)는 복수의 신호선을 통하여 신호선 구동 회로(5004)에 전기적으로 접속되고, 복수의 주사선을 통하여 제 1 주사선 구동 회로(5002) 및 제 2 주사선 구동 회로(5003)에 전기적으로 접속된다. 표시 소자를 포함하는 화소는 주사선 및 신호선에 의하여 분할되는 각 영역에 제공된다. 표시 장치의 기판(5000)은 가요성 인쇄 회로(FPC)와 같은 접속 부분을 통하여 타이밍 제어 회로(제어기 또는 제어 IC로고도 말함)에 전기적으로 접속된다.
제 1 주사선 구동 회로(5002), 제 2 주사선 구동 회로(5003), 및 신호선 구동 회로(5004)는 화소부(5001)가 형성되는 기판(5000) 위에 형성된다. 그러므로, 표시 장치는 구동 회로가 별도로 형성되는 경우보다 저비용으로 제작될 수 있다. 또한, 구동 회로가 별도로 형성되는 경우, 배선 접속 수는 증가된다. 기판(5000) 위에 구동 회로를 제공함으로써, 배선 접속 수는 저감될 수 있다. 따라서, 신뢰성 및/또는 수율을 향상시킬 수 있다.
[액정 표시 장치]
도 52의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서, VA 액정 표시 장치 등의 화소에 적용될 수 있는 화소 회로를 도시하였다.
화소 회로는 하나의 화소가 복수의 화소 전극을 포함하는 구조에 적용될 수 있다. 화소 전극은 상이한 트랜지스터에 접속되고, 트랜지스터는 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소 내의 개별적인 화소 전극에 인가되는 신호는 독립적으로 제어될 수 있다.
트랜지스터(5016)의 게이트 배선(5012) 및 트랜지스터(5017)의 게이트 배선(5013)은, 상이한 게이트 신호가 공급될 수 있도록 분리된다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극(5014)은 트랜지스터(5016 및 5017)에 의하여 공유된다. 상술한 트랜지스터 중 어느 것은 트랜지스터(5016 및 5017) 각각으로서 적절하게 사용될 수 있다. 따라서, 액정 표시 장치는 높은 표시 품질 및/또는 높은 신뢰성을 가질 수 있다.
제 1 화소 전극은 트랜지스터(5016)에 전기적으로 접속되고 제 2 화소 전극은 트랜지스터(5017)에 전기적으로 접속된다. 제 1 화소 전극 및 제 2 화소 전극은 분리된다. 제 1 화소 전극 및 제 2 화소 전극의 형상은 특별히 한정되지는 않는다. 예를 들어 제 1 화소 전극은 V형을 가져도 좋다.
트랜지스터(5016)의 게이트 전극은 게이트 배선(5012)에 전기적으로 접속되고, 트랜지스터(5017)의 게이트 전극은 게이트 배선(5013)에 전기적으로 접속된다. 게이트 배선(5012) 및 게이트 배선(5013)에 상이한 게이트 신호가 공급될 때, 트랜지스터(5016) 및 트랜지스터(5017)의 동작 타이밍은 변할 수 있다. 결과적으로, 액정의 배향이 제어될 수 있다.
또한, 용량 소자는, 용량 배선(5010), 유전체로서 기능하는 게이트 절연체, 및 제 1 화소 전극 또는 제 2 화소 전극에 전기적으로 접속된 용량 전극을 사용하여 형성되어도 좋다.
멀티 도메인 화소는 한 화소에서 제 1 액정 소자(5018) 및 제 2 액정 소자(5019)를 포함한다. 제 1 액정 소자(5018)는 제 1 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(5019)는 제 2 화소 전극, 대향 전극, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 일 형태의 표시 장치의 화소 회로는 도 52의 (B)에 나타내어진 것에 한정되지 않는다. 예를 들어, 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 논리 회로 등이 도 52의 (B)에 나타낸 화소 회로에 부가하여도 좋다.
[유기 EL 표시 장치]
도 52의 (C)는 화소의 회로 구성의 다른 예를 도시한 것이다. 여기서, 유기 EL 소자를 사용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 발광 유기 화합물을 포함하는 층으로, 유기 EL 소자에 포함된 한 쌍의 전극 중 하나로부터 전자가 주입되고, 한 쌍의 전극 중 다른 하나로부터 정공이 주입된다; 따라서 전류가 흐른다. 전자 및 정공은 재결합되고, 따라서 발광 유기 화합물이 들뜨게 된다. 발광 유기 화합물은 들뜬 상태로부터 기저 상태로 되돌아감으로써, 광을 방출한다. 이러한 기구 때문에, 발광 소자는 전류-여기 발광 소자라고 말한다.
도 52의 (C)는 화소 회로의 예를 도시한 것이다. 여기서, 하나의 화소는 2개의 n채널형 트랜지스터를 포함한다. 상술한 트랜지스터 중 어느 것이 n채널형 트랜지스터로서 사용될 수 있다. 또한, 디지털 시간 계조 구동이 화소 회로에 채용될 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용하는 화소의 동작에 대하여 설명한다.
화소(5020)는 스위칭 트랜지스터(5021), 구동 트랜지스터(5022), 발광 소자(5024), 및 용량 소자(5023)를 포함한다. 스위칭 트랜지스터(5021)의 게이트 전극은 주사선(5026)에 접속되고, 스위칭 트랜지스터(5021)의 제 1 전극(소스 전극 및 드레인 전극 중 하나)는 신호선(5025)에 접속되고, 스위칭 트랜지스터(5021)의 제 2 전극(소스 전극 및 드레인 전극 중 다른 하나)는 구동 트랜지스터(5022)의 게이트 전극에 접속된다. 구동 트랜지스터(5022)의 게이트 전극은 용량 소자(5023)를 통하여 전원선(5027)에 접속되고, 구동 트랜지스터(5022)의 제 1 전극은 전원선(5027)에 접속되고, 구동 트랜지스터(5022)의 제 2 전극은 발광 소자(5024)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(5024)의 제 2 전극은 공통 전극(5028)에 대응한다. 공통 전극(5028)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(5021) 및 구동 트랜지스터(5022)의 각각으로서, 상술한 트랜지스터들 중 어느 것을 적절하게 사용할 수 있다. 이러 식으로, 높은 표시 품질 및/또는 높은 신뢰성을 갖는 유기 EL 표시 장치가 제공될 수 있다.
발광 소자(5024)의 제 2 전극(공통 전극(5028))의 전위는 저전원 전위로 설정된다. 또한, 저전원 전위는 전원선(5027)에 공급되는 고전원 전위보다 낮다. 예를 들어, 저전원 전위는 GND, 0V 등이 될 수 있다. 고전원 전위 및 저전원 전위는 발광 소자(5024)의 순방향 문턱 전압 이상으로 설정되고, 상기 전위들 사이의 차이는 발광 소자(5024)에 인가되고, 이에 의하여 전류가 발광 소자(5024)에 공급되어, 광을 방출한다. 발광 소자(5024)의 순방향 전압이란 원하는 휘도가 얻어지는 전압을 말하고, 적어도 순방향 문턱 전압을 포함한다.
또한, 구동 트랜지스터(5022)의 게이트 용량이 용량 소자(5023) 대신에 사용될 수 있는 경우가 있어, 용량 소자(5023)가 생략될 수 있다. 구동 트랜지스터(5022)의 게이트 용량은 채널 형성 영역과 게이트 전극 사이에 형성되어도 좋다.
다음에, 구동 트랜지스터(5022)에 입력되는 신호에 대하여 설명한다. 전압-입력 전압 구동 방법의 경우, 구동 트랜지스터(5022)를 온 또는 오프시키기 위한 비디오 신호가 구동 트랜지스터(5022)에 입력된다. 구동 트랜지스터(5022)가 선형 영역에서 동작하기 위하여, 전원선(5027)의 전압보다 높은 전압은 구동 트랜지스터(5022)의 게이트 전극에 인가된다. 또한, 전원선 전압과 구동 트랜지스터(5022)의 문턱 전압 Vth를 합한 전압 이상의 전압이 신호선(5025)에 인가된다.
아날로그 계조 구동을 수행하는 경우, 발광 소자(5024)의 순방향 전압과 구동 트랜지스터(5022)의 문턱 전압 Vth를 합한 전압 이상의 전압이 구동 트랜지스터(5022)의 게이트 전극에 인가된다. 구동 트랜지스터(5022)가 포화 영역에서 동작되는 비디오 신호가 입력되어, 전류가 발광 소자(5024)에 공급된다. 구동 트랜지스터(5022)가 포화 영역에서 동작하기 위하여, 전원선(5027)의 전위는 구동 트랜지스터(5022)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호가 사용될 때, 비디오 신호에 따라 전류를 발광 소자(5024)에 공급하고, 아날로그 계조 구동을 수행하는 것이 가능하다.
또한, 본 발명의 일 형태의 표시 장치에서, 화소 구성은 도 52의 (C)에 나타낸 것에 한정되지 않다. 예를 들어, 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 논리 회로 등이 도 52의 (C)에 나타낸 화소 회로에 첨가되어도 좋다.
상술한 트랜지스터 중 어느 것이 도 52의 (A)~도 52의 (C)에 나타낸 회로에 사용되는 경우, 소스 전극(제 1 전극)은 저전위 측에 전기적으로 접속되고, 드레인 전극(제 2 전극)은 고전위 측에 전기적으로 접속된다. 또한, 제 1 게이트 전극의 전위는 제어 회로 등에 의하여 제어될 수 있고, 상기에서 예로서 설명한 전위, 예를 들어 소스 전극에 인가된 전위보다 낮은 전위는 제 2 게이트 전극에 입력될 수 있다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 방식을 채용할 수 있고 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예를 들어, EL 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system), DMD(digital micromirror device), DMS(digital micro shutter), IMOD(interferometric modulator display) 소자, 일렉트로 웨팅 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 포함하는 표시 소자 중 적어도 하나를 포함한다. 상기 외에는, 콘트라스트, 휘도, 반사율, 투과율 등이 전기적 또는 자기적 효과로 변화되는 표시 매체가 포함되어도 좋다. 또한, EL 소자를 갖는 표시 장치의 예에는 EL 디스플레이가 포함된다. 전자 방출체를 갖는 표시 장치의 예에는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)가 포함된다. 액정 소자를 갖는 표시 장치의 예에는 액정 디스플레이(예를 들어 투과형 액정 디스플레이, 반투과성(transflective) 액정 디스플레이, 반사성 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 갖는 표시 장치의 예에는 전자 종이가 포함된다.
백라이트(예를 들어 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색광(W)을 사용하는 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층으로서는, 예를 들어, 적색(R), 녹색(G), 청색(B), 황색(Y) 등을 적절히 조합하여도 좋다. 착색층을 사용함으로써, 착색층을 갖지 않는 경우보다 높은 색조 재현성을 얻을 수 있다. 이 경우, 착색층을 갖는 영역과 착색층을 갖지 않는 영역을 제공함으로써, 착색층을 갖지 않는 영역에서의 백색광을 직접 표시에 이용하여도 좋다. 일부에 착색층을 갖지 않는 영역을 제공함으로써, 화상이 밝게 표시될 때 착색층에 의한 휘도의 저하를 억제할 수 있고 소비 전력을 20%~30% 저감할 수 있는 경우가 있다. 또한, 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시가 수행되는 경우, R, G, B, Y, 및 W 각 색의 광을 소자가 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용한 경우와 비교하여 소비 전력을 더 저감할 수 있는 경우가 있다.
<모듈>
이하에서는 본 발명의 일 형태의 반도체 장치를 사용한 표시 모듈에 대하여 도 53을 참조하여 설명한다.
도 53의 표시 모듈(8000)에서, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 셀(8006), 백라이트 유닛(8007), 프레임(8009), 인쇄 회로판(8010), 및 배터리(8011)가 상부 커버(8001)와 하부 커버(8002) 사이에 제공된다. 또한, 백라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등이 제공되지 않는 경우가 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어 셀(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는 터치 패널(8004) 및 셀(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은 저항성 터치 패널 또는 용량성 터치 패널이 될 수 있고, 셀(8006)과 중첩하도록 형성될 수 있다. 셀(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 광학 터치 패널이 얻어지도록 광 센서가 셀(8006)의 각 화소에 제공될 수 있다. 터치 센서를 위한 전극은 용량성 터치 패널이 얻어지도록 셀(8006)의 각 화소 내에 제공될 수 있다.
백라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)은 백라이트 유닛(8007)의 단부에 제공되어도 좋고, 광 확산 플레이트가 사용되어도 좋다.
프레임(8009)은 셀(8006)을 보호하고, 또한 인쇄 회로판(8010)의 동작에 의하여 생성된 전자파를 차단하기 위한 전자기 차폐로서 기능하여도 좋다. 프레임(8009)은 방열 플레이트로서 기능하여도 좋다.
인쇄 회로판(8010)은 전원 회로, 및 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전력을 전원 회로에 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도로 제공된 배터리(8011)를 사용하는 전원이 사용될 수 있다. 배터리(8011)는 상용 전원을 사용하는 경우 생략될 수 있다.
표시 모듈(8000)에는 편광판, 지연판, 또는 프리즘 시트와 같은 부재를 추가로 제공할 수 있다.
<전자 장치>
본 발명의 일 형태의 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로, DVD(digital versatile disc)와 같은 기록 매체의 내용을 재생하고 재생된 화상을 표시하기 위한 디스플레이를 갖는 장치)에 사용될 수 있다. 본 발명의 일 형태의 반도체 장치를 구비할 수 있는 전자 장치의 다른 예는, 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대용 데이터 장치, 전자책 단말기, 비디오 카메라 및 디지털 스틸 카메라와 같은 카메라, 고글형 디스플레이들(머리 장착형 디스플레이), 내비게이션 시스템, 오디오 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기이다. 도 54의 (A)~도 54의 (F)는 이들 전자 장치의 구체적인 예를 도시한 것이다.
도 54의 (A)는 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 54의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 갖지만, 휴대용 게임기에 포함된 표시부의 수는 이에 한정되지 않는다.
도 54의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결 부위(915), 조작 키(916) 등을 포함하는 휴대용 데이터 단말기를 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 제 1 하우징(911) 및 제 2 하우징(912)은 연결 부위(915)에 의하여 서로 접속되고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결 부위(915)에 의하여 변경될 수 있다. 제 1 표시부(913)의 화상은 연결 부위(915)에서 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환될 수 있다. 위치 입력 기능을 갖는 표시 장치는 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 사용될 수 있다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능이 부가될 수 있다. 또는, 표시 장치의 화소부에서 광 센서라고 불리는 광전 변환 소자를 제공함으로써 위치 입력 기능이 부가될 수 있다.
도 54의 (C)는 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한 것이다.
도 54의 (D)는 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 포함하는 전기 냉동냉장고를 도시한 것이다.
도 54의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 연결 부위(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 제 1 하우징(941) 및 제 2 하우징(942)은 연결 부위(946)에 의하여 서로 접속되고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결 부위(946)에 의하여 변경될 수 있다. 표시부(943)에 표시된 화상은 제 1 하우징(941)과 제 2 하우징(942) 사이의 연결 부위(946)의 각도에 따라 전환될 수 있다.
도 54의 (F)는 자체(951), 바퀴(952), 대시보드(953), 라이트(954) 등을 포함하는 일반 자동차를 도시한 것이다.
<커브드 표시 영역 또는 커브드 발광 영역을 갖는 전자 장치>
본 발명의 실시형태인, 커브드 표시 영역 또는 커브드 발광 영역을 갖는 전자 장치에 대하여 도 55의 (A1), 도 55의 (A2), 도 55의 (A3), 도 55의 (B1), 도 55의 (B2), 도 55의 (C1), 및 도 55의 (C2)를 참조하여 이하에서 설명한다. 여기서, 전자 장치의 예로서, 정보 장치, 특히 휴대용 정보 장치(휴대용 장치)에 대하여 설명한다. 휴대용 정보 장치는 예를 들어 휴대 전화 장치(예를 들어 패블릿 및 스마트폰), 태블릿 단말(슬레이트PC)을 포함된다.
도 55의 (A1)은 휴대 장치(1300A)의 외형을 도시한 사시도이다. 도 55의 (A2)는 휴대 장치(1300A)를 도시한 상면도이다. 도 55의 (A3)은 휴대 장치(1300A)의 사용 상태를 도시한 것이다.
도 55의 (B1) 및 도 55의 (B2)는 휴대 장치(1300B)의 외형을 도시한 사시도이다.
도 55의 (C1) 및 도 55의 (C2)는 휴대 장치(1300C)의 외형을 도시한 사시도이다.
<휴대 장치>
휴대 장치(1300A)는 전화, 이메일 작성 및 열람, 수첩, 정보 열람 등의 하나 이상의 기능을 갖는다.
휴대 장치(1300A)의 표시부는 복수 면을 따라 제공된다. 예를 들어, 가요성 표시 장치를 하우징 내측을 따라 배치함으로써 표시부를 제공하여도 좋다. 따라서, 문자 데이터, 화상 데이터 등을 제 1 영역(1311) 또는/및 제 2 영역(1312)에 표시할 수 있다.
예를 들어, 3개의 동작에 사용되는 화상을 제 1 영역(1311)에 표시할 수 있다(도 55의 (A1) 참조). 또한, 도면에서 파선의 직사각형으로 나타낸 바와 같이 문자 데이터 등을 제 2 영역(1312)에 표시할 수 있다(도 55의 (A2) 참조).
휴대 장치(1300A)의 상부에 제 2 영역(1312)이 있는 경우, 휴대 장치(1300A)를 사용자의 옷의 가슴 주머니에 둔 채로, 휴대 장치(1300A)의 제 2 영역(1312)에 표시된 문자 데이터 또는 화상 데이터를 사용자는 용이하게 볼 수 있다(도 55의 (A3) 참조). 예를 들어, 사용자는 착신한 전화의 발신자의 전화 번호, 이름 등을 휴대 장치(1300A) 상방으로부터 볼 수 있다.
휴대 장치(1300A)는 표시 장치와 하우징 사이, 표시 장치 내, 또는 하우징 위에 입력 장치 등을 포함하여도 좋다. 입력 장치로서는, 예를 들어 터치 센서, 광 센서, 또는 초음파 센서를 사용하여도 좋다. 표시 장치와 하우징 사이 또는 하우징 위에 입력 장치를 제공하는 경우, 터치 패널은 예를 들어 매트릭스 스위치 타입, 저항 타입, 초음파 표면 탄성파 타입, 적외선 타입, 전자기 유도 타입, 또는 정전기 용량 타입일 수 있다. 표시 장치 내에 입력 장치가 제공되는 경우, 인셀 센서, 온셀 센서 등을 사용하여도 좋다.
또한, 휴대 장치(1300A)에는 진동 센서 등이 제공될 수 있고, 이 진동 센서 등으로 검지된 진동에 따라, 착신을 거부하는 모드로 이행하는 프로그램을 기억하는 기억 장치가 제공될 수 있다. 이로써, 사용자는 옷 위에 있는 휴대 장치(1300A)를 가볍게 두드려서 진동을 줌으로써 모드를 착신을 거부하는 모드로 이행시킬 수 있다.
휴대 장치(1300B)는 제 1 영역(1311) 및 제 2 영역(1312)을 포함하는 표시부와, 표시부를 지지하는 하우징(1310)을 포함한다.
하우징(1310)은 복수의 굴곡부를 갖고, 하우징(1310)에서의 가장 긴 굴곡부는 제 1 영역(1311)과 제 2 영역(1312) 사이에 있다.
휴대 장치(1300B)는, 가장 긴 굴곡부를 따라 제공된 제 2 영역(1312)이 측면을 향하도록 사용될 수 있다.
휴대 장치(1300C)는, 제 1 영역(1311) 및 제 2 영역(1312)을 포함하는 표시부와, 표시부를 지지하는 하우징(1310)을 포함한다.
하우징(1310)은 복수의 굴곡부를 갖고, 하우징(1310)에서의 두 번째로 긴 굴곡부는 제 1 영역(1311)과 제 2 영역(1312) 사이에 있다.
휴대 장치(1300C)는 제 2 영역(1312)이 상부를 향하도록 사용될 수 있다.
또한, 각 실시형태에 설명된 내용에 대해서는, 적절하게, 일부와 다른 일부가 조합되거나 그 일부가 다른 일부로 대체될 수 있다. 각 실시형태에서, 상기 실시형태에 설명된 내용은 다양한 도면을 참조하여 설명한 내용, 또는 본 명세서에 기재된 문장을 사용하여 설명된 내용이다.
또한, 도면의 일부, 이 도면의 다른 일부, 및 다른 도면의 일부를 적절히 조합함으로써 더 많은 도면을 구성할 수 있다.
또한, 명세서에서 어느 도면 또는 문장에도 명시되지 않은 내용은 발명의 일 형태로부터 제외될 수 있다. 또는, 최대값 및 최소값에 의하여 정의되는 값의 범위에 대하여 설명되는 경우, 그 범위의 일부가 적절하게 좁게 되거나 또는 그 범위의 일부가 제거됨으로써, 그 범위의 일부를 제외한 발명의 일 형태가 구성될 수 있다. 이런 식으로, 예를 들어 종래 기술이 제외되도록, 본 발명의 일 형태의 기술적 범위를 명시할 수 있다.
구체적인 예로서, 제 1 트랜지스터~제 5 트랜지스터를 포함하는 회로의 도면을 도시한다. 이 경우, 상기 회로는 발명에서 제 6 트랜지스터를 포함하지 않는다고 명시할 수 있다. 상기 회로는 발명에서 용량 소자를 포함하지 않는다고 명시할 수 있다. 상기 회로는 발명에서 특정한 접속 구조를 갖는 제 6 트랜지스터를 포함하지 않는다고 명시할 수 있다. 상기 회로는 발명에서 특정한 접속 구조를 갖는 용량 소자를 포함하지 않는다고 명시할 수 있다. 예를 들어, 발명에서 게이트가 제 3 트랜지스터의 게이트와 접속되는 제 6 트랜지스터를 포함하지 않는다고 명시할 수 있다. 예를 들어, 발명에서 제 1 전극이 제 3 트랜지스터의 게이트와 접속되는 용량 소자를 포함하지 않는다고 명시할 수 있다.
다른 구체적인 예로서, "전압이 바람직하게는 3V 이상 10V 이하이다"란 값에 대한 기재가 주어진다. 이 경우, 예를 들어, 전압이 -2V 이상 1V 이하인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다. 예를 들어, 전압이 13V 이상인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다. 또한, 예를 들어, 발명에서 전압이 5V 이상 8V 이하인 것을 명시할 수 있다. 예를 들어, 발명에서 전압이 약 9V인 것을 명시할 수 있다. 예를 들어, 발명에서 전압이 9V가 아니고, 3V 이상 10V 이하인 것을 명시할 수 있다. 또한, "값이 어떤 범위 내에 있는 것이 바람직하다"란 기재가 주어지더라도, 상기 값은 이 기재에 한정되지 않는다. 바꿔 말하면, 용어 "바람직하다", "바람직하게" 등을 포함하는 값의 기재는, 상기 값을 반드시 한정하지는 않는다.
다른 구체적인 예로서, "전압이 10V인 것이 바람직하다"란 기재가 주어진다. 이 경우, 예를 들어 전압이 -2V 이상 1V 이하인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다. 예를 들어, 전압이 13V 이상인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다.
다른 구체적인 예로서, "막이 절연막이다"란 기재는 재료의 성질을 기재하기 위하여 주어진다. 이 경우, 예를 들어, 절연막이 유기 절연막인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다. 예를 들어 절연막이 무기 절연막인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다. 예를 들어, 절연막이 도전막인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다. 예를 들어, 절연막이 반도체막인 경우가 발명의 일 형태로부터 제외되는 것을 명시할 수 있다.
다른 구체적인 예로서, 적층 구조의 기재인 "막이 A막과 B막 사이에 제공된다"가 주어진다. 이 경우, 예를 들어 막이 4 이상의 층의 적층막인 경우가 발명으로부터 제외되는 것을 명시할 수 있다. 예를 들어, 도전막이 A막과 상기 막 사이에 제공되는 경우가 발명으로부터 제외되는 것을 명시할 수 있다.
또한, 본 명세서 등에서, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 모든 단자가 접속되는 부분이 명시되지 않더라도, 당업자가 발명의 일 형태를 구성하는 것이 가능한 경우가 있다. 즉, 접속 부분을 명시하지 않아도, 발명의 일 형태가 명확해질 수 있다. 또한, 접속 부분이 본 명세서 등에 기재되는 경우에, 접속 부분이 명시되지 않는 발명의 일 형태가 본 명세서 등에 기재된다고 결정할 수 있는 경우가 있다. 특히, 단자가 접속되는 부분의 수가 복수가 될 수 있는 경우, 단자가 접속되는 부분을 반드시 특정할 필요는 없다. 따라서, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 수동 소자(예를 들어 용량 소자 또는 저항 소자) 등의 단자의 일부가 접속되는 부분만 특정하여 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서, 적어도 회로의 접속 부분이 명시될 때에 당업자가 발명을 명시하는 것이 가능한 경우가 있다. 또는, 적어도 회로의 기능이 명시될 때에 당업자는 발명을 명시하는 것이 가능한 경우가 있다. 즉, 회로의 기능이 명시되는 경우, 본 발명의 일 형태가 명확해질 수 있다. 또한, 기능이 명시된 본 발명의 일 형태는 본 명세서 등에 기재된다고 결정할 수 있다. 따라서, 회로의 접속 부분이 명시되는 경우, 기능이 명시되지 않더라도 회로는 발명의 일 형태로서 기재되고, 발명의 일 형태가 구성될 수 있다. 또는, 회로의 기능이 명시되는 경우, 접속 부분이 명시되지 않더라도 발명의 일 형태로서 회로가 기재되고, 발명의 일 형태가 구성될 수 있다.
또한, 본 명세서 등에서, 일 형태에서 항목에 기재된 도면 또는 문장의 일부를 발명의 일 형태를 구성하기 위하여 꺼낼 수 있다. 따라서, 어떤 부분에 관련된 도면 또는 문장이 기재되는 경우, 어떤 부분의 도면 또는 문장으로부터 꺼내게 되는 내용도 발명의 일 형태로서 기재되고 발명의 일 형태를 구성할 수 있다. 본 발명의 실시형태는 명확하다. 따라서, 예를 들어, 능동 소자(예를 들어 트랜지스터 또는 다이오드), 배선, 수동 소자(예를 들어 용량 소자 또는 저항 소자), 도전체, 절연체, 반도체, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제작 방법 등 중 하나 이상을 포함하는 도면 또는 문장의 일부를 발명의 일 형태를 구성하기 위하여 꺼낼 수 있다. 예를 들어, N개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; N은 자연수)가 제공되는 회로도로부터, M개의 회로 소자(예를 들어 트랜지스터 또는 용량 소자; M은 자연수, M<N)를 꺼냄으로써 발명의 일 형태를 구성할 수 있다. 다른 예로서는, N개의 층(N은 자연수)가 제공되는 단면도로부터, M개의 층(M은 자연수, M<N)을 꺼냄으로써 발명의 일 형태를 구성할 수 있다. 다른 예로서는, N개의 요소(N은 자연수)가 제공되는 흐름도로부터, M개의 요소(M은 자연수, M<N)를 꺼냄으로써 발명의 일 형태를 구성할 수 있다. 다른 예로서, 'A는 B, C, D, E, 또는 F를 포함한다'란 문장으로부터 어떤 일부의 요소를 꺼내고, 예를 들어 'A는 B와 E를 포함한다', 'A는 E와 F를 포함한다', 'A는 C, E, 및 F를 포함한다', 또는 'A는 B, C, D, 및 E를 포함한다" 등의 발명의 일 형태를 구성할 수 있다.
또한, 본 명세서 등에서 적어도 하나의 구체적인 예가 일 형태에 기재된 도면 또는 문장에 기재되는 경우, 구체적인 예의 더 넓은 개념이 추출될 수 있는 것을 당업자는 쉽게 인식할 것이다. 따라서, 적어도 하나의 구체적인 예가 일 형태에 기재된 도면 또는 문장에 기재되는 경우, 구체적인 예의 더 넓은 개념이 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 발명의 일 형태는 명확하다.
또한, 본 명세서 등에서, 적어도 도면에 기재된 내용(도면의 일부가 될 수 있음)이 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 따라서, 어떤 내용이 도면에 기재되는 경우, 이 내용이 문장에 기재되지 않더라도 발명의 일 형태로서 그 내용이 기재되고, 발명의 일 형태가 구성될 수 있다. 마찬가지로, 도면으로부터 꺼내는 도면의 일부는 발명의 일 형태로서 기재되고, 발명의 일 형태를 구성할 수 있다. 본 발명의 실시형태는 명확하다.
(실시예 1)
본 실시예에서, 본 발명의 일 형태의 반도체를 포함하는 시료를 제작하고 이의 결정성을 평가하였다.
이 시료를 제작하는 방법에 대하여 이하에서 설명한다.
먼저, 기판으로서 600mm×720mm의 면적의 유리 기판을 준비하였다.
그리고, 반도체를 스퍼터링법에 의하여 두께 100nm가 되도록 퇴적하였다. 반도체는 형상이 240mm×1170mm×6mm(두께)의 직육면체인 In-Ga-Zn 산화물(In:Ga:Zn=5:5:6(원자수비)) 타깃을 사용하여 퇴적되었다. 백킹 플레이트의 두께가 11mm이고, 마그넷 유닛과 타깃의 표면 사이의 거리가 47mm이었다. 퇴적에서는, 기판 온도가 170℃, 산소 가스의 비율[O2/(O2+Ar)]이 50%이고, 압력이 0.6Pa, 교류 전력이 2.5kW, 타깃과 기판 사이의 거리가 150mm이었다.
본 실시예에서, 반도체는 상이한 마그넷 유닛을 갖는 스퍼터링 장치로 퇴적되었다. 구체적으로, 퇴적은 타깃의 표면에서의 수평 자기장 강도가 600G 및 210G인 조건하에서 수행하였다.
다음에, 각 시료의 결정성을 평가하였다. 도 56의 (A)는 측정을 수행한 부분(pointA 및 pointB)을 나타낸 것이다. 도 56의 (A)는 유리 기판 면 내의 반도체의 두께 분포를 나타낸 것이다. 밝은 영역은 큰 두께를 갖고 어두운 영역은 작은 두께를 갖는다. 결정성은, X선 회절 장치 D8 ADVANCE(Bruker AXS제)를 사용한 out-of-plane법에 의하여 관찰하였다.
도 56의 (B)는 상기 결과를 나타낸 것이다. 각 시료의 어느 측정점에서 배향성을 나타낸 피크가, 2θ가 30° 부근일 때에 관찰되었다. 이런 피크를 나타낸 시료는 c축 배향 In-Ga-Zn 산화물 결정을 포함할 것이다. 이것은 본 실시예에서 제작된 시료가 각각 CAAC-OS인 것을 시사한다.
수평 자기장 강도가 210G인 마그넷 유닛을 사용하여 제작된 시료의 pointA에서, 배향성을 나타내는 피크(파선 원으로 둘러싸임)가 36° 부근의 2θ에서 관찰되었다. 이런 피크를 갖는 시료는 공간군 Fd-3m로 분류되는 결정 구조(예를 들어 스피넬 구조)를 갖는다; 예를 들어 2θ가 36° 부근일 때의 피크는 (222)면에서 유래될 가능성이 있다.
한편, 수평 자기장 강도가 600G인 마그넷 유닛을 사용하여 제작된 시료에서, 2θ가 36° 부근일 때 배향성을 나타내는 피크가 어느 측정점에서도 관찰되지 않았다. 따라서, 마그넷 유닛의 수평 자기장 강도를 210G로부터 600G로 증가시킴으로써 기판 면 내에서 결정성을 균일하게 할 수 있다.
따라서, 수평 자기장 강도가 600G인 마그넷 유닛을 사용하여 제작한 시료에서, 기판 면 내의 CAAC-OS는 높고 균일한 결정성을 가질 수 있다. 자기장이 강할수록, CAAC-OS는 형성되기 쉽기 때문에, 마그네트론 스퍼터링의 자기장에 의하여 기판의 상면 위를 펠릿이 이동하는 퇴적 모델이 타당하다.
100: 펠릿, 100a: 펠릿, 100b: 펠릿, 101: 이온, 102: 산화 아연 입자, 120: 기판, 130: 타깃, 161: 영역, 162: 영역, 163: 영역, 164: 원자 공동, 310: 전자총 체임버, 312: 광학계, 314: 시료 체임버, 316: 광학계, 318: 카메라, 320: 관찰 체임버, 322: 필름 체임버, 324: 전자, 328: 물질, 332: 형광판, 400: 기판, 402: 절연체, 404: 도전체, 406a: 반도체, 406b: 반도체, 406c: 반도체, 408: 절연체, 412: 절연체, 413: 도전체, 416a: 도전체, 416b: 도전체, 418: 절연체, 423a: 저저항 영역, 423b: 저저항 영역, 424a: 도전체, 424b: 도전체, 426a: 도전체, 426b: 도전체, 428: 절연체, 600: 기판, 604: 도전체, 606a: 반도체, 606b: 반도체, 606c: 반도체, 612: 절연체, 613: 도전체, 616a: 도전체, 616b: 도전체, 618: 절연체, 620: 절연체, 700: 퇴적 장치, 701: 대기 측 기판 공급 체임버, 702: 대기 측 기판 반송 체임버, 703a: 로드록 체임버, 703b: 언로드록 체임버, 704: 반송 체임버, 705: 기판 가열 체임버, 706a: 퇴적 체임버, 706b: 퇴적 체임버, 706c: 퇴적 체임버, 751: 크라이오 트랩, 752: 스테이지, 761: 카세트 포트, 762: 얼라인먼트 포트, 763: 반송 로봇, 764: 게이트 밸브, 765: 가열 스테이지, 766: 타깃, 767: 방착판, 768: 기판 스테이지, 769: 기판, 770: 진공 펌프, 771: 크라이오 펌프, 772: 터보 분자 펌프, 780: 질량 유량 제어 장치, 781: 정제기, 782: 가스 가열 시스템, 800: RF 태그, 801: 통신 장치, 802: 안테나, 803: 무선 신호, 804: 안테나, 805: 정류 회로, 806: 정전압 회로, 807: 복조 회로, 808: 변조 회로, 809: 논리 회로, 810: 기억 회로, 811: ROM, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결 부위, 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 냉장실용 도어, 933: 냉동실용 도어, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결 부위, 951: 차체, 952: 바퀴, 953: 대시보드, 954: 라이트, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 제어기, 1193: 명령 디코더, 1194: 인터럽트 제어기, 1195: 타이밍 제어기, 1196: 레지스터, 1197: 레지스터 제어기, 1198: 버스 인터페이스, 1199: ROM, 1200: 기억 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 용량 소자, 1208: 용량 소자, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 1300A: 휴대 장치, 1300B: 휴대 장치, 1300C: 휴대 장치, 1310: 하우징, 1311: 영역, 1312: 영역, 2100: 트랜지스터, 2200: 트랜지스터, 2201: 절연체, 2202: 도전체, 2203: 도전체, 2204: 절연체, 2205: 도전체, 2206: 도전체, 2207: 절연체, 2208: 절연체, 2211: 반도체 기판, 2212: 절연층, 2213: 게이트 전극, 2214: 게이트 절연체, 2215: 소스 영역 및 드레인 영역, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3200: 트랜지스터, 3300: 트랜지스터, 3400: 용량 소자, 4000: RF 태그, 5000: 기판, 5001: 화소부, 5002: 주사선 구동 회로, 5003: 주사선 구동 회로, 5004: 신호선 구동 회로, 5010: 용량 배선, 5012: 게이트 배선, 5013: 게이트 배선, 5014: 드레인 전극, 5016: 트랜지스터, 5017: 트랜지스터, 5018: 액정 소자, 5019: 액정 소자, 5020: 화소, 5021: 스위칭용 트랜지스터, 5022: 구동용 트랜지스터, 5023: 용량 소자, 5024: 발광 소자, 5025: 신호선, 5026: 주사선, 5027: 전원선, 5028: 공통 전극, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 셀, 8007: 백라이트 유닛, 8008: 광원, 8009: 프레임, 8010: 인쇄 회로판, 및 8011: 배터리.
본 출원은 2014년 2월 19일에 일본 특허청에 출원된 일련 번호 2014-029542의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (8)

  1. 산화물에 있어서,
    표면 위에 복수의 판 형상 In-Ga-Zn 산화물을 포함하고,
    상기 복수의 판 형상 In-Ga-Zn 산화물의 각각은 c축 배향성을 갖는 결정 구조를 갖고,
    상기 복수의 판 형상 In-Ga-Zn 산화물은 제 1 영역의 제 1 판 형상 In-Ga-Zn 산화물 및 제 2 판 형상 In-Ga-Zn 산화물과, 제 2 영역의 제 3 판 형상 In-Ga-Zn 산화물 및 제 4 판 형상 In-Ga-Zn 산화물을 포함하고,
    상기 제 2 판 형상 In-Ga-Zn 산화물은 상기 제 1 영역의 제 1 판 형상 In-Ga-Zn 산화물 위에 경사져서 적층되고,
    상기 제 2 판 형상 In-Ga-Zn 산화물은 상기 제 1 판 형상 In-Ga-Zn 산화물의 평평한 면의 법선 벡터에 수직이 아니고,
    상기 제 4 판 형상 In-Ga-Zn 산화물은 상기 제 2 영역의 상기 제 3 판 형상 In-Ga-Zn 산화물 위에 적층되고,
    상기 제 4 판 형상 In-Ga-Zn 산화물의 평평한 면은 상기 제 3 판 형상 In-Ga-Zn 산화물의 평평한 면의 법선 벡터에 수직인, 산화물.
  2. 산화물에 있어서,
    표면 위에 제 1 판 형상 In-Ga-Zn 산화물, 제 2 판 형상 In-Ga-Zn 산화물 및 제 3 판 형상 In-Ga-Zn 산화물을 포함하는 복수의 판 형상 In-Ga-Zn 산화물을 포함하고,
    상기 복수의 판 형상 In-Ga-Zn 산화물의 각각은 c축 배향성을 갖는 결정 구조를 갖고,
    상기 복수의 판 형상 In-Ga-Zn 산화물의 각각은 제 1 층, 제 2 층 및 제 3 층을 포함하고,
    상기 제 1 층은 갈륨 원자, 아연 원자 및 산소 원자를 포함하고,
    상기 제 2 층은 인듐 원자 및 산소 원자를 포함하고,
    상기 제 3 층은 갈륨 원자, 아연 원자 및 산소 원자를 포함하고,
    상기 제 1 판 형상 In-Ga-Zn 산화물은 상기 제 2 판 형상 In-Ga-Zn 산화물과 상기 제 3 판 형상 In-Ga-Zn 산화물 사이에 있고,
    상기 제 2 판 형상 In-Ga-Zn 산화물 및 상기 제 3 판 형상 In-Ga-Zn 산화물의 각각의 평평한 면은 상기 표면의 법선 벡터에 수직이고,
    상기 제 1 판 형상 In-Ga-Zn 산화물의 평평한 면은 상기 표면의 상기 법선 벡터에 수직이 아닌, 산화물.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 판 형상 In-Ga-Zn 산화물의 각각의 구성식은 InGaZnO4인, 산화물.
  4. 반도체 장치에 있어서,
    제 1 항 또는 제 2 항에 따른 산화물을 포함하는 반도체;
    절연체; 및
    도전체를 포함하고,
    상기 절연체는 상기 반도체와 접촉되는 영역을 포함하고,
    상기 도전체는, 상기 도전체와 상기 반도체가 상기 절연체를 개재하여 서로 중첩되는 영역을 포함하는, 반도체 장치.
  5. 모듈에 있어서,
    제 4 항에 따른 반도체 장치; 및
    인쇄 회로판을 포함하는, 모듈.
  6. 전자 장치에 있어서,
    제 5 항에 따른 모듈; 및
    스피커, 조작 키, 또는 배터리를 포함하는, 전자 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 판 형상 In-Ga-Zn 산화물의 크기들의 평균값은 1.5nm와 2.0nm 사이에 있는, 산화물.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물의 탄소 농도는 5×1019atoms/cm3 미만인, 산화물.
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