KR101547325B1 - 트랜지스터 및 이를 포함하는 반도체 소자 - Google Patents

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Abstract

트랜지스터 및 이를 포함하는 반도체 소자에 관해 개시되어 있다. 개시된 트랜지스터는 채널층에 접촉된 문턱전압 조절층을 포함할 수 있다. 상기 문턱전압 조절층은 상기 채널층과 일함수가 다른 층일 수 있고, 상기 채널층은 상기 문턱전압 조절층과 게이트절연층 사이에 구비될 수 있다. 상기 채널층은 산화물층일 수 있고, 상기 문턱전압 조절층은 금속 및 반도체 중 적어도 하나를 포함할 수 있다.

Description

트랜지스터 및 이를 포함하는 반도체 소자{Transistor and semiconductor device comprising the same}
본 개시는 트랜지스터 및 이를 포함하는 반도체 소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층, 예컨대, ZnO 계열의 물질층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(이하, 종래의 산화물 트랜지스터)의 경우, 문턱전압(threshold voltage)을 제어하기가 쉽지 않은 문제가 있다. 채널층으로 실리콘층을 사용하는 경우, 채널층에 도핑하는 원소의 종류를 달리함으 로써, NMOS(n-channel metal-oxide semiconductor) 트랜지스터 및 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 용이하게 제조할 수 있고, 도핑 농도를 조절함으로써 문턱전압을 용이하게 제어할 수 있다. 그러나 종래의 산화물 트랜지스터의 경우, 자기-보상(self-compensation) 현상으로 인해 도핑에 의한 문턱전압 조절이 용이하지 않다.
부가해서, 산화물로 형성한 채널층은 대부분 n-채널층이고, 종래의 산화물 트랜지스터는 대부분 문턱전압(threshold voltage)이 0보다 작은 공핍형(depletion mode) 트랜지스터이다.
본 발명의 일 측면(aspect)은 문턱전압 조절층을 포함하는 트랜지스터를 제공한다.
본 발명의 다른 측면은 상기 트랜지스터를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예는 제1채널층; 상기 제1채널층에 접촉된 제1문턱전압 조절층; 상기 제1채널층의 양단에 각각 접촉된 제1소오스 및 제1드레인; 상기 제1채널층과 이격된 제1게이트전극; 및 상기 제1채널층과 상기 제1게이트전극 사이에 구비된 제1게이트절연층;을 포함하고, 상기 제1채널층은 상기 제1문턱전압 조절층과 상기 제1게이트절연층 사이에 구비된 트랜지스터를 제공한다.
상기 제1문턱전압 조절층은 상기 채널층과 일함수가 다를 수 있다.
상기 제1문턱전압 조절층은 상기 제1소오스 및 상기 제1드레인과 이격될 수 있다.
상기 제1문턱전압 조절층은 금속층 및 반도체층 중 적어도 하나를 포함할 수 있다.
상기 반도체층은 도전성 불순물로 도핑된 층일 수 있다.
상기 제1채널층은 산화물층일 수 있다.
상기 제1게이트전극은 상기 제1채널층 위쪽 또는 아래쪽에 구비될 수 있다.
상기 제1게이트전극이 상기 제1채널층 위쪽에 구비된 경우, 상기 제1문턱전압 조절층 상에 상기 제1문턱전압 조절층의 일부를 노출시키는 홀(hole)을 갖는 절연층이 구비될 수 있고, 상기 제1채널층은 상기 홀에 의해 노출된 상기 제1문턱전압 조절층과 접촉되도록 구비될 수 있다.
또는, 상기 제1문턱전압 조절층은 기판 상에 구비되고, 상기 제1채널층은 상기 제1문턱전압 조절층의 상면 및 측면들을 덮도록 구비될 수 있다.
또는, 기판 상에 그루브(groove)를 갖는 절연층이 구비되고, 상기 제1문턱전압 조절층은 상기 그루브 내에 구비되며, 상기 제1채널층은 상기 절연층 상에 상기 제1문턱전압 조절층을 덮도록 구비될 수 있다.
본 발명의 다른 실시예는 제1 및 제2트랜지스터를 포함하고, 상기 제1트랜지스터는 앞선 실시예의 트랜지스터인 반도체 소자를 제공한다.
상기 제1 및 제2트랜지스터는 서로 다른 문턱전압을 가질 수 있다.
상기 제1 및 제2트랜지스터 중 하나는 증가형(enhancement mode) 트랜지스터일 수 있고, 다른 하나는 공핍형(depletion mode) 트랜지스터일 수 있다.
상기 제2트랜지스터는 제2채널층; 상기 제2채널층에 접촉된 제2문턱전압 조절층; 상기 제2채널층의 양단에 각각 접촉된 제2소오스 및 제2드레인; 상기 제2채널층과 이격된 제2게이트전극; 및 상기 제2채널층과 상기 제2게이트전극 사이에 구비된 제2게이트절연층;을 포함할 수 있고, 상기 제2채널층은 상기 제2문턱전압 조절층과 상기 제2게이트절연층 사이에 구비될 수 있다.
상기 제2문턱전압 조절층의 상기 제2채널층과 일함수가 다를 수 있다.
상기 제1문턱전압 조절층의 일함수는 상기 제1채널층의 일함수보다 크고, 상기 제2문턱전압 조절층의 일함수는 상기 제2채널층의 일함수보다 작을 수 있다.
또는, 상기 제1문턱전압 조절층의 일함수는 상기 제1채널층의 일함수보다 작고, 상기 제2문턱전압 조절층의 일함수는 상기 제2채널층의 일함수보다 클 수 있다.
상기 제2문턱전압 조절층은 상기 제2소오스 및 상기 제2드레인과 이격될 수 있다.
상기 제2문턱전압 조절층은 금속층 및 반도체층 중 적어도 하나를 포함할 수 있다. 여기서, 상기 반도체층은 도전성 불순물이 도핑된 층일 수 있다.
상기 제1 및 제2채널층은 동일 물질로 형성될 수 있다.
상기 반도체 소자는 논리 소자일 수 있다.
본 발명의 실시예에 따르면, 채널층과 일함수가 다른 문턱전압 조절층을 사용하여 트랜지스터의 문턱전압을 용이하게 제어할 수 있다. 이러한 방법을 산화물 트랜지스터에 적용하면, 문턱전압이 원하는 값으로 제어된 증가형(enhancement mode) 또는 공핍형(depletion mode)의 산화물 트랜지스터를 용이하게 구현할 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터 및 그를 포함하는 반도체 소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들 의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 트랜지스터를 보여준다. 본 실시예들에 따른 트랜지스터는 게이트전극(GE1∼GE3)이 채널층(C1∼C3) 위쪽에 구비되는 탑(top)-게이트 구조를 갖는 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 문턱전압 조절층(A1)이 구비될 수 있다. 기판(SUB1)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나일 수 있고, 투명 또는 불투명할 수 있다. 문턱전압 조절층(A1)은 기판(SUB1) 상면 전면을 덮도록 구비될 수 있지만, 소정 모양으로 패터닝될 수도 있다. 문턱전압 조절층(A1)은 금속층 또는 반도체층일 수 있고, 금속과 반도체를 모두 포함하는 층일 수도 있다. 여기서, 상기 반도체층은 비산화물층, 예컨대, 실리콘층일 수 있고, 도전성 불순물이 고농도로 도핑된 층일 수 있다. 그러나 상기 반도체층이 반드시 비산화물층이거나 고농도로 도핑된 층일 필요는 없다. 즉, 상기 반도체층은 산화물층일 수도 있고, 저농도로 도핑되거나 미도핑된 층일 수도 있다. 문턱전압 조절층(A1)은 그와 접촉된 채널층(C1)과 다른 일함수를 가질 수 있다. 문턱전압 조절층(A1)에 대해서는 추후에 보다 자세하게 설명한다.
문턱전압 조절층(A1) 상에 문턱전압 조절층(A1)의 상면 일부를 노출시키는 홀(H1)을 갖는 절연층(IL1)이 구비될 수 있다. 절연층(IL1) 상에 홀(H1)에 의해 노출된 문턱전압 조절층(A1)과 접촉된 채널층(C1)이 구비될 수 있다. 채널층(C1)은 n형 또는 p형 반도체층일 수 있고, 산화물층일 수 있다. 예컨대, 채널층(C1)은 ZnO 계열의 물질을 포함하는 n형 반도체층일 수 있고, 이 경우, In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소 또는 그 밖의 다른 원소를 더 포함할 수 있다. 채널층(C1)이 p형 반도체층인 경우, 채널층(C1)은 Cu 산화물층, Ni 산화물층 또는 Ti 도핑된 Ni 산화물층이거나, 1족, 2족 및 5족 원소 중 적어도 하나가 도핑된 ZnO 계열 산화물층이거나, Ag가 도핑된 ZnO 계열 산화물층일 수 있다. 채널층(C1)을 산화물로 형성하는 경우, 저온 공정으로 채널층(C1)을 용이하게 형성할 수 있다.
절연층(IL1) 상에 채널층(C1)의 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 일반적인 반도체 소자에서 사용하는 도전물질, 예컨대, 금속으로 형성할 수 있다. 따라서 소오스전극(S1) 및 드레인전극(D1)과 채널층(C1) 사이에는 쇼트키 장벽(schottky barrier)이 존재할 수 있다. 절연층(IL1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1)은 Si 산화물이나 Si 질화물로 형성하거나, 그 밖의 다른 절연물질, 예컨대, Hf 산화물, Al 산화물, La 산화물, Zr 산화물, HfSi 산화물, HfSi 질화산화물, HfLa 산화물, LaAl 산화물, SrTi 산화물 등과 같은 고유전물질로 형성할 수 있다.
채널층(C1) 위쪽의 게이트절연층(GI1) 상에 게이트전극(GE1)이 구비될 수 있다. 게이트전극(GE1)은 일반적인 반도체 소자에서 사용하는 도전물질, 예컨대, W2N, TaSiN, (RE)TaN, WC, TiAlN, MoN, TaCN 등의 금속으로 형성하거나, 그 밖의 다른 금속, 예컨대, W, Cu, Al, Mo 등으로도 형성할 수 있다.
도시하지는 않았지만, 게이트절연층(GI1) 상에 게이트전극(GE1)을 덮는 보호 층(passivation layer)이 더 구비될 수 있다. 상기 보호층은 Si 산화물, Si 질화물 등으로 형성할 수 있다.
도 2를 참조하면, 기판(SUB2) 상에 문턱전압 조절층(A2)이 구비될 수 있다. 문턱전압 조절층(A2) 소정 모양으로 패터닝된 층일 수 있다. 기판(SUB2) 상에 문턱전압 조절층(A2)을 덮는, 즉, 문턱전압 조절층(A2)의 상면 및 측면들을 덮는 채널층(C2)이 구비될 수 있다. 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있고, 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 채널층(C2) 위쪽의 게이트절연층(GI2) 상에 게이트전극(GE2)이 구비될 수 있다. 기판(SUB2), 문턱전압 조절층(A2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2) 및 게이트전극(GE2) 각각의 물질은 도 1의 기판(SUB1), 문턱전압 조절층(A1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1) 및 게이트전극(GE1)의 물질과 동일할 수 있다.
도 3을 참조하면, 기판(SUB3) 상에 그루브(groove)(G1)를 갖는 절연층(IL2)이 구비될 수 있고, 그루브(G1) 내에 문턱전압 조절층(A3)이 구비될 수 있다. 절연층(IL2) 상에 문턱전압 조절층(A3)을 덮는 채널층(C3)이 구비될 수 있고, 채널층(C3)의 양단에 각각 접촉된 소오스전극(S3) 및 드레인전극(D3)이 구비될 수 있다. 절연층(IL2) 상에 채널층(C3), 소오스전극(S3) 및 드레인전극(D3)을 덮는 게이트절연층(GI3)이 구비될 수 있다. 채널층(C3) 위쪽의 게이트절연층(GI3) 상에 게이트전극(GE3)이 구비될 수 있다. 기판(SUB3), 문턱전압 조절층(A3), 채널층(C3), 소 오스전극(S3), 드레인전극(D3), 게이트절연층(GI3) 및 게이트전극(GE3) 각각의 물질은 도 1의 기판(SUB1), 문턱전압 조절층(A1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1) 및 게이트전극(GE1)의 물질과 동일할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트전극(GE4)이 채널층(C4) 아래쪽에 구비되는 바텀(bottom)-게이트 구조를 갖는 박막 트랜지스터이다.
도 4를 참조하면, 기판(SUB4) 상에 게이트전극(GE4)이 구비되고, 게이트전극(GE4)을 덮는 게이트절연층(GI4)이 구비될 수 있다. 게이트전극(GE4) 위쪽의 게이트절연층(GI4) 상에 채널층(C4)이 구비될 수 있다. 게이트절연층(GI4) 상에 채널층(C4)의 양단에 각각 접촉된 소오스전극(S4) 및 드레인전극(D4)이 구비될 수 있고, 소오스전극(S4)과 드레인전극(D4) 사이의 채널층(C4) 상에 문턱전압 조절층(A4)이 구비될 수 있다. 문턱전압 조절층(A4)은 소오스전극(S3) 및 드레인전극(D3)과 이격될 수 있다. 기판(SUB4), 문턱전압 조절층(A4), 채널층(C4), 소오스전극(S4), 드레인전극(D4), 게이트절연층(GI4) 및 게이트전극(GE4) 각각의 물질은 도 1의 기판(SUB1), 문턱전압 조절층(A1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1) 및 게이트전극(GE1)의 물질과 동일할 수 있다. 그리고 도 4에서 문턱전압 조절층(A4)은 소오스전극(S4) 및 드레인전극(D4)과 동일 물질로 함께 형성될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 트랜지스터는 채널층(C1∼C4)과 접촉된 문턱전압 조절층(A1∼A4)을 포함한다. 여기서, 문턱전압 조절층(A1∼A4)은 소오스전극(S1∼S4) 및 드레인전극(D1∼D4)과 이격될 수 있다. 문턱전압 조절층(A1∼A4)은 금속층이나 도핑된 반도체층일 수 있는데, 이 경우, 만약, 문턱전압 조절층(A1∼A4)이 소오스전극(S1∼S4) 및 드레인전극(D1∼D4)에 접촉되면, 소오스전극(S1∼S4)와 드레인전극(D1∼D4)은 단락(short)될 수 있다. 또한 채널층(C1∼C4)은 문턱전압 조절층(A1∼A4)과 게이트절연층(GI1∼GI4) 사이에 구비될 수 있다. 만약, 문턱전압 조절층(A1∼A4)이 채널층(C1∼C4)과 게이트절연층(GI1∼GI4) 사이에 구비된다면, 경우에 따라서는, 문턱전압 조절층(A1∼A4)의 영향으로 트랜지스터의 동작 제어가 다소 어려워질 수도 있다.
이하에서는, 문턱전압 조절층(A1∼A4)의 특징 및 문턱전압 조절층(A1∼A4)에 의한 문턱전압 조절 원리를 설명하도록 한다.
문턱전압 조절층(A1∼A4)은 채널층(C1∼C4)과 다른 일함수를 갖는다. 따라서, 문턱전압 조절층(A1∼A4)이 채널층(C1∼C4)과 접촉되어 있으면, 채널층(C1∼C4)의 에너지밴드가 변화될 수 있고, 그에 따라 트랜지스터의 문턱전압이 변화될 수 있다. 문턱전압이 변화되는 원리는 도 5 내지 도 8을 참조하여 보다 자세히 설명한다.
도 5 내지 도 7은 본 발명의 실시예에 따른 트랜지스터에 구비될 수 있는 문턱전압 조절층과 채널층의 에너지밴드 다이어그램이다. 도 5 내지 도 7에서 (A)는 문턱전압 조절층과 채널층의 접합 전의 에너지밴드이고, (B)는 접합 후의 에너지밴드이다. 그리고 참조부호 EVAC, EC 및 EV는 각각 진공 에너지레벨, 전도 대(conduction band)의 최하위 에너지레벨 및 가전대(valence band)의 최상위 에너지레벨을 나타낸다. 또한, EFS 및 EFM 은 각각 채널층 및 문턱전압 조절층의 페르미 에너지레벨이다. 이때, 문턱전압 조절층은 금속층이다.
도 5를 참조하면, 큰 일함수(W1)를 갖는 문턱전압 조절층이 그 보다 작은 일함수(W2)를 갖는 채널층과 접합되면, 접합부의 채널층에서 전하, 예컨대, 전자가 문턱전압 조절층으로 이동할 수 있다. 따라서 채널층의 접합부에 공핍영역이 형성될 수 있다. 그러므로 문턱전압은 높아질 수 있다. 다시 말해, 문턱전압 조절층과 채널층의 접합에 의해 EFS 의 높이가 낮아지고, 접합부에서 채널층의 에너지밴드가 위쪽으로 휘어지는 경우, 문턱전압은 높아질 수 있다. 큰 일함수를 갖는 문턱전압 조절층은, 예컨대, Ni, Pd, Pt, Ir, Rh 등의 금속, TiAlN, MoN, TaCN 등의 금속질화물, ITO(indium tin oxide) 및 IZO(indium zinc oxide) 등의 금속산화물, 또는 이들의 혼합물을 포함할 수 있다.
도 6을 참조하면, 작은 일함수(W1')를 갖는 문턱전압 조절층이 그 보다 큰 일함수(W2)를 갖는 채널층과 접합되면, 접합부의 문턱전압 조절층에서 전하, 예컨대, 전자가 채널층으로 이동할 수 있다. 따라서 채널층의 접합부에 전하(전자)가 많아지고, 트랜지스터의 문턱전압은 낮아질 수 있다. 다시 말해, 문턱전압 조절층과 채널층의 접합에 의해 EFS 의 높이가 높아지고, 접합부에서 채널층의 에너지밴드가 아래쪽으로 휘어지는 경우, 문턱전압은 낮아질 수 있다. 작은 일함수를 갖는 문턱전압 조절층은, 예컨대, Ta, Ti, Er 등의 금속, W2N, TaSiN, (RE)TaN 등의 금속질 화물, ITOx, IZOx 등의 금속산화물, 또는 이들의 혼합물을 포함할 수 있다.
도 7은 중간 크기 정도의 일함수(W1")를 갖는 문턱전압 조절층을 사용한 경우이다. 도 7의 일함수(W1")는 도 5의 일함수(W1) 보다는 작고, 도 6의 일함수(W1')보다는 크다. 즉, 도 7에서 문턱전압 조절층의 일함수(W1")는 채널층의 일함수(W2)와 큰 차이가 없다. 이 경우, 트랜지스터의 문턱전압은 미세하게 조절될 수 있다. 중간 크기 정도의 일함수를 갖는 문턱전압 조절층은, 예컨대, Co, W, Mo 등의 금속 및/또는 기타 일함수의 조절이 가능한 질화물이나 산화물 등을 포함할 수 있다.
도 8은 도 4의 I-I'선에 존재하는 게이트절연층(GI4), 채널층(C4), 문턱전압 조절층(A4) 및 보호층(PL1)의 에너지밴드를 보여준다. 도 8의 결과는 문턱전압 조절층(A4)으로 n형 불순물이 고농도로 도핑된 실리콘층을 사용하고, 채널층(C4)으로 Zn 산화물층을 사용했을 때의 결과이다. 이때, 채널층(C4)의 두께 및 캐리어 농도는 각각 약 100nm 및 약 1×1016/㎤ 이었고, 문턱전압 조절층(A4)의 일함수는 5.55eV 정도였으며, 게이트전극(GE4)의 일함수는 4.1eV 정도였다.
도 8을 참조하면, 채널층(C4)과 문턱전압 조절층(A4)의 접합부에서 채널층(C4)의 에너지밴드는 위쪽으로 휘어진 것을 알 수 있다. 이는 상기 접합부에서 채널층(C4)에 공핍영역이 형성된 것을 의미한다. 따라서 트랜지스터의 문턱전압은 문턱전압 조절층(A4)이 없는 경우보다 높아질 수 있다.
도 9는 비교예에 따른 트랜지스터의 구조를 보여준다. 도 9의 구조는 도 4에 서 변형된 것으로, 문턱전압 조절층(A4)이 없다는 것을 제외하면 도 4의 구조와 동일하다.
도 10은 도 9의 II-II'선에 존재하는 게이트절연층(GI4), 채널층(C4) 및 보호층(PL1)의 에너지밴드를 보여준다. 이때, 채널층(C4)과 게이트전극(GE4)의 물질 등은 도 8의 결과를 얻는데 사용한 것과 동일하다.
도 10을 참조하면, 문턱전압 조절층(A4)이 없는 경우, 채널층(C4)의 Ec 와 Ev 는 휘어지지 않고 거의 평탄한 것을 알 수 있다.
도 11은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 특성을 보여준다. 도 11에서 제1그래프(G1)는 본 발명의 실시예에 따른 도 4의 구조를 갖는 트랜지스터에 대한 것이고, 제2그래프(G2)는 상기 비교예에 따른, 즉, 도 9의 구조를 갖는 트랜지스터에 대한 것이다. 다시 말해, 제1그래프(G1)는 문턱전압 조절층을 사용한 트랜지스터에 대한 결과이고, 제2그래프(G1)는 문턱전압 조절층을 사용하지 않는 트랜지스터에 대한 결과이다.
도 11을 참조하면, 제1그래프(G1)가 제2그래프(G2)보다 상당히 오른쪽에 위치하는 것을 알 수 있다. 제2그래프(G2)의 문턱전압은 0보다 작은 반면, 제1그래프(G1)의 문턱전압은 0보다 크다. 이는 문턱전압 조절층에 의해 트랜지스터의 문턱전압이 증가할 수 있음을 보여준다. 도 11은 채널층보다 일함수가 큰 문턱전압 조절층을 사용했을 때의 결과이고, 만약 채널층보다 일함수가 작은 문턱전압 조절층을 사용하면, 문턱전압은 감소할 수 있다.
본 발명의 실시예들에 따른 도 1 내지 도 4의 트랜지스터는 다양한 반도체 소자에 적용될 수 있다. 그 예들이 도 12 내지 도 14에 도시되어 있다.
도 12는 본 발명의 실시예에 따른 트랜지스터를 포함하는 반도체 소자를 보여준다.
도 12를 참조하면, 기판(SUB5) 상에 서로 이격된 제1 및 제2문턱전압 조절층(A11, A22)이 구비될 수 있다. 제1문턱전압 조절층(A11)은 작은 일함수를 가질 수 있고, 제2문턱전압 조절층(A22)은 큰 일함수를 가질 수 있다. 기판(SUB5) 상에 제1 및 제2문턱전압 조절층(A11, A22)의 상면 일부를 노출시키는 홀(hole)들을 갖는 절연층(IL3)이 구비될 수 있다. 절연층(IL3) 상에 제1문턱전압 조절층(A11)과 접촉된 제1채널층(C11), 그리고 제2문턱전압 조절층(A22)과 접촉된 제2채널층(C22)이 구비될 수 있다. 제1 및 제2채널층(C11, C22)은 동일 물질로 형성될 수 있다. 제1문턱전압 조절층(A11)의 일함수는 제1채널층(C11)의 일함수보다 작을 수 있고, 제2문턱전압 조절층(A22)의 일함수는 제2채널층(C22)의 일함수보다 클 수 있다. 절연층(IL3) 상에 제1채널층(C11)의 양단과 각각 접촉된 제1소오스전극(S11) 및 제1드레인전극(D11)이 구비될 수 있고, 제2채널층(C22)의 양단과 각각 접촉된 제2소오스전극(S22) 및 제2드레인전극(D22)이 구비될 수 있다. 제1소오스전극(S11)과 제2드레인전극(D22)은 일체형으로 형성될 수도 있다. 절연층(IL3) 상에 제1 및 제2채널층(C11, C22), 제1 및 제2소오스전극(S11, S22), 제1 및 제2드레인전극(D11, D22)을 덮는 게이트절연층(GI11)이 구비될 수 있다. 제1채널층(C11) 위쪽의 게이트절연층(GI11) 상에 제1게이트전극(GE11)이 구비될 수 있고, 제2채널층(C22) 위쪽의 게이트절연층(GI11) 상에 제2게이트전극(GE11)이 구비될 수 있다. 제1문턱전압 조절층(A11), 제1채널층(C11), 제1소오스전극(S11), 제1드레인전극(D11), 게이트절연층(GI11) 및 제1게이트전극(GE11)은 제1트랜지스터(T1)를 구성할 수 있고, 제2문턱전압 조절층(A22), 제2채널층(C22), 제2소오스전극(S22), 제2드레인전극(D22), 게이트절연층(GI11) 및 제2게이트전극(GE22)은 제2트랜지스터(T2)를 구성할 수 있다.
본 실시예에서 제1문턱전압 조절층(A11)의 일함수는 제1채널층(C11)의 일함수보다 작고, 제2문턱전압 조절층(A22)의 일함수는 제2채널층(C22)의 일함수보다 크기 때문에, 제2트랜지스터(T2)의 문턱전압은 제1트랜지스터(T1)의 문턱전압보다 클 수 있다. 예컨대, 제1트랜지스터(T1)의 문턱전압은 음(-)의 값일 수 있고, 제2트랜지스터(T2)의 문턱전압은 양(+)의 값일 수 있다. 따라서, 제1트랜지스터(T1)는 공핍형(depletion) 트랜지스터일 수 있고, 제2트랜지스터(T2)는 증가형(enhancement mode) 트랜지스터일 수 있다. 만약, 제1 및 제2채널층(C11, C22)이 산화물층인 경우, 본 실시예의 반도체 소자는 공핍형 산화물 박막 트랜지스터와 증가형 산화물 박막 트랜지스터를 포함할 수 있다. 이러한 반도체 소자는 CMOS(complementary metal oxide semiconductor) 소자와 유사하게 우수한 특성을 나타낼 수 있다.
도 12에서는 도 1과 유사한 구조를 갖는 두 개의 트랜지스터를 포함하는 반도체 소자를 도시하였지만, 본 발명의 다른 실시예에 따르면, 도 2 내지 도 4의 트랜지스터를 두 개 이상 포함하는 반도체 소자도 가능하다. 또한 본 발명의 또 다른 실시예에 따르면, 두 트랜지스터(T1, T2) 중 어느 하나는 문턱전압 조절층을 포함 하지 않는 구조를 가질 수도 있다.
도 12와 같은 본 발명의 실시예에 따른 반도체 소자는 다양한 회로에 기본 요소로 사용될 수 있다. 예컨대, 본 발명의 실시예에 따른 반도체 소자는 인버터(inverter), NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 등 다양한 논리 소자의 기본 요소로 이용될 수 있다.
도 13은 도 12의 구조를 인버터로 사용할 때, 각 구성요소와 여러 단자들 간의 연결관계를 보여준다.
도 13을 참조하면, 제1드레인전극(D11)에 전원(VDD)이 연결될 수 있고, 제2게이트전극(GE22)에 입력단자(Vin)가 연결될 수 있다. 제1소오스전극(S11), 제2드레인전극(D22) 및 제1게이트전극(GE11)은 출력단자(Vout)에 공통으로 연결될 수 있고, 제2소오스전극(S22)은 접지될 수 있다. 제1게이트전극(GE11)은 출력단자(Vout)에 연결되는 대신 접지될 수도 있다. 입력단자(Vin)에 0V의 전압을 인가한 상태, 즉, 제2트랜지스터(스위칭 트랜지스터)(T2)가 오프(off)된 상태에서, 전원(VDD)을 통해 하이 레벨(high level)의 전원전압을 제1트랜지스터(부하 트랜지스터)(T1)의 제1드레인전극(D11)에 인가하면, 출력단자(Vout)에서 하이 레벨의 전압이 검출된다. 상기 전원전압을 제1트랜지스터(T1)의 제1드레인전극(D11)에 계속해서 인가한 상태에서, 입력단자(Vin)에 문턱전압 이상의 전압을 인가하여 제2트랜지스터(T2)를 턴-온(turn-on)시키면, 대부분의 전류가 제2트랜지스터(T2)를 통해 접지로 흐른다. 따라서 출력단자(Vout)에서는 로우 레벨(low level)의 전압이 검출된다. 즉, 상기 전원전압이 고정된 상태에서, 입력단자(Vin)에 인가하는 전압에 따라 출력단자(Vout)로 출력되는 전압이 달라질 수 있다.
제1트랜지스터(T1)는 공핍형일 수 있고, 제2트랜지스터(T2)는 증가형일 수 있으므로, 본 실시예의 인버터는 E/D(enhancement/depletion) 인버터일 수 있다. 이러한 인버터 및 그를 포함한 논리 소자는 액정표시장치나 유기발광표시장치 및 메모리소자 등 다양한 분야에 적용될 수 있다. 특히, 상기 인버터의 두 개의 트랜지스터, 즉, 부하 트랜지스터와 스위칭 트랜지스터가 산화물 박막 트랜지스터인 경우, 산화물 박막 트랜지스터는 저온 공정으로 형성가능하고, 우수한 이동도 특성을 갖기 때문에 다양한 이점이 있다. 예컨대, 본 발명의 실시예에 따른 산화물 박막 트랜지스터로 구성된 E/D 인버터는 1D(diode)-1R(resistor) 다층 교차점 메모리 소자와 같이 저온 공정으로 형성가능한 3차원 적층 메모리의 주변소자로서 용이하게 적용될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 인버터를 보여주는 평면도이다.
도 14를 참조하면, 기판(미도시) 상에 서로 이격된 제1 및 제2문턱전압 조절층(A111, A222)이 구비될 수 있다. 제1 및 제2문턱전압 조절층(A111, A222)은 서로 다른 물질로 형성될 수 있고, 서로 다른 일함수를 가질 수 있다. 예컨대, 제1문턱전압 조절층(A111)은 작은 일함수를 가질 수 있고, 제2문턱전압 조절층(A222)은 큰 일함수를 가질 수 있다. 상기 기판 상에 제1 및 제2문턱전압 조절층(A111, A222)을 덮는 채널층(C111)이 구비될 수 있다. 채널층(C111)은 도 1의 채널과(C1)과 유사한 산화물층일 수 있다. 여기서, 채널층(C111)은 제1 및 제2문턱전압 조절층(A111, A222)을 모두 덮는 판상 구조로 도시되어있지만, 다른 실시예에서는 제1문턱전압 조절층(A111)을 덮는 제1채층 패턴과 제2문턱전압 조절층(A222)을 덮는 제2채널층 패턴으로 분리하여 구비시킬 수도 있다. 제1문턱전압 조절층(A111)의 일함수는 채널층(C111)의 일함수보다 작을 수 있고, 제2문턱전압 조절층(A222)의 일함수는 채널층(C111)의 일함수보다 클 수 있다. 따라서 제1문턱전압 조절층(A111) 상의 채널층(C111) 영역의 문턱전압은 낮고, 제2문턱전압 조절층(A222) 상의 채널층(C111) 영역의 문턱전압은 높을 수 있다. 채널층(C111) 상에 제1소오스전극(S111), 제1드레인전극(D111), 제2소오스전극(S222) 및 제2드레인전극(D222)이 구비될 수 있다. 제1소오스전극(S111) 및 제1드레인전극(D111)은 각각 제1문턱전압 조절층(A111) 위쪽의 채널층(C111) 양단에 구비될 수 있고, 제2소오스전극(S222) 및 제2드레인전극(D222)은 각각 제2문턱전압 조절층(A222) 위쪽의 채널층(C111) 양단에 구비될 수 있다. 채널층(C111), 제1 및 제2소오스전극(S111, S222), 제1 및 제2드레인전극(D111, D222)을 덮는 게이트절연층(미도시)이 구비될 수 있고, 상기 게이트절연층 상에 제1 및 제2게이트전극(GE111, GE222)이 구비될 수 있다. 제1게이트전극(GE111)은 제1소오스전극(S111)과 제1드레인전극(D111) 사이의 채널층(C111) 영역 위쪽을 지날 수 있고, 제2게이트전극(GE222)은 제2소오스전극(S222)과 제2드레인전극(D222) 사이의 채널층(C111) 영역 위쪽을 지날 수 있다. 제1문턱전압 조절층(A111), 제1소오스전극(S111), 제1드레인전극(D111), 제1소오스전극(S111)과 제1드레인전극(D111) 사이의 채널층(C111) 영역, 상기 게이트절연층 및 제1게이트전극(GE111)은 제1트랜지스터를 구성할 수 있고, 제2문턱전압 조절층(A222), 제2소오 스전극(S222), 제2드레인전극(D222), 제2소오스전극(S222)과 제2드레인전극(D222) 사이의 채널층(C111) 영역, 상기 게이트절연층 및 제2게이트전극(GE222)은 제2트랜지스터를 구성할 수 있다. 상기 제1트랜지스터는 공핍형의 구동 트랜지스터일 수 있고, 상기 제2트랜지스터는 증가형의 스위칭 트랜지스터일 수 있다. 또한, 상기 제1 및 제2트랜지스터는 산화물 트랜지스터일 수 있다. 제1 및 제2소오스전극(S111, S222), 제1 및 제2드레인전극(D111, D222), 그리고 제1 및 제2게이트전극(GE111, GE222)과 단자들(VDD, Vin, Vout)의 연결관계는 도 13의 그것과 동일할 수 있다.
본 발명의 실시예에 따르면, 도핑이 아닌 문턱전압 조절층을 이용해서 트랜지스터의 문턱전압을 조절하기 때문에, 불순물 도핑 및 도핑된 불순물의 활성화를 위한 어닐링 공정 없이, 서로 다른 문턱전압을 갖는 두 개의 트랜지스터, 예컨대, 공핍형의 트랜지스터와 증가형의 트랜지스터를 포함하는 소자를 용이하게 제조할 수 있다. 따라서 불순물 확산에 의한 문제를 억제 또는 방지할 수 있고, 구성요소들간 간격을 좁힐 수 있다. 다시 말해, 두 트랜지스터를 가깝게 형성할 수 있다. 따라서, 소자의 집적도를 향상시킬 수 있다. 제1 및 제2문턱전압 조절층(A111, A222)이 도핑된 반도체층인 경우라도, 이들(A111, A222)을 형성한 이후에 어닐링 공정 등 고온 공정이 요구되지 않을 수 있으므로, 이들(A111, A222)로부터 불순물이 외방확산(out-diffusion)되는 문제는 억제 또는 방지될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예 들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 또한 도 1 내지 도 4 및 도 12 내지 도 14의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수도 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 트랜지스터의 단면도이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 트랜지스터에 구비되는 채널층과 문턱전압 조절층의 에너지밴드 다이어그램이다.
도 8은 도 4의 I-I'선에 존재하는 게이트절연층, 채널층, 문턱전압 조절층 및 보호층의 에너지밴드 다이어그램이다.
도 9는 비교예에 따른 트랜지스터의 단면도이다.
도 10은 도 9의 II-II'선에 존재하는 게이트절연층, 채널층 및 보호층의 에너지밴드 다이어그램이다.
도 11은 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 특성을 보여준다.
도 12 및 도 13은 본 발명의 실시예들에 따른 트랜지스터를 포함하는 반도체 소자를 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 트랜지스터를 포함하는 반도체 소자를 보여주는 평면도이다.
* 도면의 주요 부분에 대한 부호설명 *
A1∼A4 : 문턱전압 조절층 C1∼C4 : 채널층
D1∼D4 : 드레인전극 G1 : 그루브
GE1∼GE4 : 게이트전극 GI1∼GI4 : 게이트절연층
H1 : 홀(hole) IL1∼IL3 : 절연층
PL1 : 보호층 S1∼S4 : 소오스전극
SUB1∼SUB4 : 기판 T1, T2 : 트랜지스터
VDD : 전원 Vin : 입력단자
Vout : 출력단자

Claims (23)

  1. 제1채널층;
    상기 제1채널층에 직접적으로 접촉된 제1문턱전압 조절층;
    상기 제1채널층의 양단에 각각 접촉된 제1소오스 및 제1드레인;
    상기 제1채널층과 이격된 제1게이트전극; 및
    상기 제1채널층과 상기 제1게이트전극 사이에 구비된 제1게이트절연층;을 포함하고, 상기 제1채널층은 상기 제1문턱전압 조절층과 상기 제1게이트절연층 사이에 구비된 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1문턱전압 조절층은 상기 채널층과 일함수가 다른 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제1문턱전압 조절층은 상기 제1소오스 및 상기 제1드레인과 이격된 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제1문턱전압 조절층은 금속층 및 반도체층 중 적어도 하나를 포함하는 트랜지스터.
  5. 제 4 항에 있어서,
    상기 반도체층은 도전성 불순물로 도핑된 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제1채널층은 산화물층인 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제1게이트전극은 상기 제1채널층 위쪽에 구비된 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제1게이트전극은 상기 제1채널층 아래쪽에 구비된 트랜지스터.
  9. 제 7 항에 있어서,
    상기 제1문턱전압 조절층 상에 상기 제1문턱전압 조절층의 일부를 노출시키는 홀(hole)을 갖는 절연층이 구비되고,
    상기 제1채널층은 상기 홀에 의해 노출된 상기 제1문턱전압 조절층과 접촉되도록 구비된 트랜지스터.
  10. 제 7 항에 있어서,
    상기 제1문턱전압 조절층은 기판 상에 구비되고,
    상기 제1채널층은 상기 제1문턱전압 조절층의 상면 및 측면들을 덮도록 구비된 트랜지스터.
  11. 제 7 항에 있어서,
    기판 상에 그루브(groove)를 갖는 절연층이 구비되고,
    상기 제1문턱전압 조절층은 상기 그루브 내에 구비되며,
    상기 제1채널층은 상기 절연층 상에 상기 제1문턱전압 조절층을 덮도록 구비된 트랜지스터.
  12. 제1 및 제2트랜지스터를 포함하고,
    상기 제1트랜지스터는 청구항 1에 기재된 트랜지스터인 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제1 및 제2트랜지스터는 서로 다른 문턱전압을 갖는 반도체 소자.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제1 및 제2트랜지스터 중 하나는 증가형(enhancement mode) 트랜지스터이고, 다른 하나는 공핍형(depletion mode) 트랜지스터인 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제2트랜지스터는 제2채널층; 상기 제2채널층에 접촉된 제2문턱전압 조절층; 상기 제2채널층의 양단에 각각 접촉된 제2소오스 및 제2드레인; 상기 제2채널층과 이격된 제2게이트전극; 및 상기 제2채널층과 상기 제2게이트전극 사이에 구비된 제2게이트절연층;을 포함하고,
    상기 제2채널층은 상기 제2문턱전압 조절층과 상기 제2게이트절연층 사이에 구비된 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제2문턱전압 조절층의 상기 제2채널층과 일함수가 다른 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제1문턱전압 조절층의 일함수는 상기 제1채널층의 일함수보다 크고,
    상기 제2문턱전압 조절층의 일함수는 상기 제2채널층의 일함수보다 작은 반도체 소자.
  18. 제 15 항에 있어서,
    상기 제1문턱전압 조절층의 일함수는 상기 제1채널층의 일함수보다 작고,
    상기 제2문턱전압 조절층의 일함수는 상기 제2채널층의 일함수보다 큰 반도체 소자.
  19. 제 15 항에 있어서,
    상기 제2문턱전압 조절층은 상기 제2소오스 및 상기 제2드레인과 이격된 반도체 소자.
  20. 제 15 항에 있어서,
    상기 제2문턱전압 조절층은 금속층 및 반도체층 중 적어도 하나를 포함하는 반도체 소자.
  21. 제 20 항에 있어서,
    상기 반도체층은 도전성 불순물이 도핑된 반도체 소자.
  22. 제 15 항에 있어서,
    상기 제1 및 제2채널층은 동일 물질로 형성된 반도체 소자.
  23. 제 12 항에 있어서,
    상기 반도체 소자는 논리 소자인 반도체 소자.
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