CN105960633B

CN105960633B - 半导体装置、装置及电子设备

Info

Publication number: CN105960633B
Application number: CN201580007450.6A
Authority: CN
Inventors: 黑川义元
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2014-02-07
Filing date: 2015-02-02
Publication date: 2020-06-19
Anticipated expiration: 2035-02-02
Also published as: WO2015118436A1; US9990207B2; TWI656478B; CN105960633A; JP2015181223A; JP6534529B2; TW201535256A; US20150227378A1

Abstract

提供了具有改善的操作速度的半导体装置。一种包含存储电路的半导体装置具有：在存储电路中储存启动例程以及执行该启动例程的功能；在执行启动例程之后将存储电路用作缓冲存储装置的功能；以及在半导体装置被断电之前从外部对存储电路加载启动例程的功能。

Description

半导体装置、装置及电子设备

技术领域

本发明的一个实施例涉及一种包括存储电路的半导体装置。替代地，本发明的一个实施例涉及一种包括存储电路以及能够改***件配置的可编程逻辑装置的半导体装置。

本发明的一个实施例不限于上述技术领域。本说明书等所公开的发明的一个实施例的技术领域涉及物体、方法或制造方法。另外，本发明的一个实施例涉及工序(process)、机器(machine)、制造(manufacture)或物的组合(composition of matter)。具体而言，本说明书所公开的本发明的一个实施例的技术领域的例子包括：半导体装置、显示装置、液晶显示装置、发光装置、照明装置、蓄电装置、存储装置、任意这些装置的驱动方法以及任意这些装置的制造方法。

背景技术

在处理器启动时，处理器执行被称为启动例程(start-up routine)的程序。虽然依赖于处理器执行程序的环境，但启动例程包括在执行主程序之前需要的处理，诸如设定各种寄存器、从处理器的外部的存储装置将最低需要的程序复制到高速缓存存储器、将高速缓冲存储器设置为可用的状态等。各种寄存器的设定的一个具体例子是对于连接到处理器的外部***设备的设定，诸如对于作为主存储装置的DRAM的延时(latency)设定等。

在很多情况下，启动例程储存在处理器外部的非易失性存储装置中。一般将掩模ROM、PROM、EPROM、闪存存储器等用作用来储存启动例程的非易失性存储装置。专利文献1公开了包括加电判断电路(power-on determination circuit)的处理器，该加电判断电路用于判断为***而使电源接通还是为间歇操作而使电源接通，由此当为间歇操作而接通电源时不需要从引导ROM读取初始值的列表数据的操作。

[参考文献]

[专利文献1]日本专利申请公开No.2003-196097

发明内容

处理器的启动时间取决于储存有启动例程的非易失性存储器的数据的读出速度。因此，在同一芯片中含有储存有启动例程的非易失性存储器和处理器的结构可以提高数据的读出速度，因此对缩短处理器的启动时间是有效的。虽然在执行启动例程时，即在处理器启动时,需要该非易失性存储器，但是处理器启动而开始正常操作之后不需要该非易失性存储器。就此而言，将非易失性存储器与处理器包含在同一芯片中的结构可能会导致该芯片的面积效率的下降以及芯片成本的增大。

在每次启动处理器时每次执行启动例程有可能导致处理器的速度降低。

鉴于上述技术背景，本发明的一个实施例的目的是提供一种在正常操作期间不需要的电路的面积小的半导体装置。

本发明的一个实施例的目的是提供一种新颖的半导体装置等。注意，这些目的的记载并不妨碍其他目的的存在。在本发明的一个实施例中，不一定必须要达到所有上述目的。可以从说明书、附图、权利要求书等明了并得到其他的目的。

本发明的一个实施例中的半导体装置包括第一电路、第二电路、第三电路、第四电路、第五电路、第六电路及第七电路。上述第一电路具有在第一期间中储存程序的功能，以及在第二期间中用作用于上述第二电路的缓冲存储装置的功能。上述第二电路具有在第二期间中执行上述程序的功能。上述第一期间包括停止第一电力的供应的期间。上述第二期间包括供应上述第一电力的期间。上述第三电路具有测量上述第一期间的长度的功能。上述第四电路具有在上述第二期间开始时操作来开始对上述第二电路供应上述第一电力的功能。上述第五电路具有储存由上述第三电路测量出的关于上述第一期间的长度的数据的功能。上述第六电路具有判断在将上述第一电路用作上述缓冲存储装置的情况下上述第二电路所要求的数据是否储存在上述第一电路中的功能。上述第七电路具有对上述第四电路及上述第五电路供应第二电力的功能。

本发明的一个实施例是一种包括存储电路的半导体装置。该半导体装置具有：在存储电路中储存启动例程以及执行该启动例程的功能；在执行启动例程之后，将存储电路用作缓冲存储装置的功能；以及在半导体装置断电之前从外部加载启动例程到所述存储电路的功能。

上述半导体装置可以具有以下功能：测量停止电力供应的期间长度；以及在供应电力之后将停止电力供应的期间的长度和预设期间的长度进行比较，以及，在停止电力供应的期间比该预设期间长时，在从外部将启动例程加载至存储电路之后执行该启动例程，或者，在停止电力供应的期间比该预设期间短时，执行储存在存储电路中的启动例程。

本发明的一个实施例是一种能够正常地进行启动以执行正常操作而不执行启动例程的半导体装置。

本发明的一个实施例是一种包括存储电路的半导体装置。该半导体装置具有：进行第一操作，然后进行第二操作的功能；在第一操作中执行启动例程的功能；在完成第一操作之前，在存储电路中储存与半导体装置的设定有关的数据的功能；以及在第二操作中，不执行启动例程而根据储存在存储电路中的所述数据基于上述设定进行操作的功能。

本发明的一个实施例是一种包括存储电路及逻辑电路的半导体装置。该逻辑电路包括多个电路。该半导体装置具有：进行第一操作，然后进行第二操作的功能；在第一操作中执行启动例程的功能；在完成第一操作之前，在存储电路中储存与半导体装置的设定有关的数据的功能；以及在第二操作中，不执行启动例程而根据储存在存储电路中的上述数据基于上述设定进行操作的功能。该存储电路具有根据其中所储存的数据控制所述多个电路间的电连接的功能。

上述半导体装置可以具有：在第一操作中执行启动例程之后，将存储电路用作缓冲存储装置的功能；以及在第二操作中基于上述设定进行操作之后，将存储电路用作缓冲存储装置的功能。

上述存储电路可以包括包含氧化物半导体的半导体元件。此外，该半导体装置可以根据需要执行启动例程。例如，该半导体装置也可以在每次启动半导体装置时执行启动例程。在执行启动例程的情况下，上述存储电路具有储存用于该启动例程的程序的功能。

本发明的一个实施例可以提供一种操作速度得到提高的半导体装置。本发明的一个实施例可以提供一种在正常操作时不需要的电路的面积小的半导体装置。

本发明的一个实施例可以提供一种新颖的半导体装置等。注意，这些效果的记载并不妨碍其他效果的存在。本发明的一个实施例不一定必须要实现所有上述效果。可以从说明书、附图、权利要求书等的记载是明了并得到其他的效果。

附图说明

图1示出半导体装置的结构。

图2是示出半导体装置的操作流程的流程图。

图3示出半导体装置的操作。

图4示出半导体装置的操作。

图5示出半导体装置的结构。

图6示出半导体装置的操作。

图7示出半导体装置的操作。

图8示出半导体装置的操作。

图9示出单元阵列的结构实例。

图10示出存储电路的结构实例。

图11是时序图。

图12示出单元阵列的结构实例。

图13示出单元阵列的结构实例。

图14示出逻辑电路的结构的一部分。

图15A至15D示出具体电路结构。

图16示出半导体装置的截面结构。

图17A至17C示出晶体管的结构。

图18A至18C示出晶体管的结构。

图19示出半导体装置的截面结构。

图20A至20F中每张图示出电子设备。

图21是示出半导体装置的操作流程的流程图。

具体实施例

下面，参照附图对本发明的实施例进行详细说明。注意，本发明不限于以下说明，并且所属技术领域的普通技术人员可以很容易地理解，在不脱离本发明的宗旨及其范围的情况下可以进行各种变换及修改。因此，本发明不应该被解释为仅局限于下述实施例所记载的内容。

在本说明书中，晶体管的“源极”是指作为有源层的半导体膜的一部分的源区或与上述半导体膜连接的源电极。与此同样，晶体管的“漏极”是指作为半导体膜的一部分的漏区或与上述半导体膜连接的漏电极。“栅极”是指栅电极。

术语晶体管的“源极”和“漏极”可以根据晶体管的导电型或施加到各端子的电位的电平而互换。一般而言，在n沟道晶体管中，将被施加较低电位的端子称为源极，而将被施加较高电位的端子称为漏极。在p沟道晶体管中，将被施加较低电位的端子称为漏极，而将被施加较高电位的端子称为源极。在本说明书中，虽然为方便起见有时假定源极和漏极是固定的来说明晶体管的连接关系，但是在实际上源极和漏极的名称根据上述电位关系而互换。

<半导体装置的结构实例1>

首先，对本发明的一个实施例的半导体装置的结构实例进行说明。图1示出本发明的一个实施例的半导体装置10的结构。

图1的半导体装置10包括处理器11、存储电路12、电源管理单元(PMU)13、寄存器14、比较电路15及电源16。

处理器11具有通过控制存储电路12、PMU 13、寄存器14等的总体操作来执行各种程序的功能。存储电路12具有储存各种数据的功能。存储电路12即使在停止对存储电路12的电力供应的期间也可以保持所储存的数据。后面将说明存储电路12的具体结构及其操作。在本发明的一个实施例中，存储电路12可以储存与在启动处理器11时执行的启动例程有关的数据。此外，在本发明的一个实施例中，可以在启动处理器11之后将存储电路12用作处理器11的缓冲存储装置(高速缓存存储器)。在存储电路12用作处理器11的缓冲存储装置的情况下，存储电路12可以储存处理器11所要执行的各种程序、用于处理器11进行的各种运算处理的数据或者通过各种运算处理得到的数据等。

注意，举例而言，处理器11可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将处理器11简单地称为电路，或者也可以将其称为第一电路、第二电路等。

另外，举例而言，存储电路12可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将存储电路12简单地称为电路，或者也可以将其称为第一电路、第二电路等。

比较电路15具有判断在将存储电路12用作缓冲存储装置的情况下处理器11所要求的数据是否储存在存储电路12中的功能。

另外，举例而言，比较电路15可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将比较电路15简单地称为电路，或者也可以将其称为第一电路、第二电路等。

PMU13具有当开始从外部对半导体装置10的电力供应时，开始对处理器11及存储电路12供应电力的功能。此外，PMU13可以具有当开始对半导体装置10的电力供应时，开始对处理器11或存储电路12供应处理器11或存储电路12的操作所需要的诸如时钟信号等各种驱动信号的功能。

PMU13包括计数器17。该计数器17具有测量其中停止从外部对半导体装置10的电力供应的期间的功能。寄存器14具有储存关于所测量的期间的数据的功能。注意，虽然图1示出了其中计数器17为PMU13的构成要素时的半导体装置10的例子，但在半导体装置10中计数器17也可以与PMU13分离开。虽然图1示出在半导体装置10中寄存器14与PMU13分离开的例子，但寄存器14也可以为PMU13的构成要素。

此外，举例而言，PMU13可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将PMU13简单地称为电路，或者也可以将其称为第一电路、第二电路等。

此外，举例而言，计数器17可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将计数器17简单地称为电路，或者也可以将其称为第一电路、第二电路等。

除了关于上述期间的数据以外，寄存器14还可以储存用来在恢复从外部对半导体装置10的电力供应时确定是否将启动例程从半导体装置10的外部加载至存储电路12中的数据。

此外，举例而言，寄存器14可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将寄存器14简单地称为电路，或者也可以将其称为第一电路、第二电路等。

电源16具有在停止从外部对半导体装置10的电力供应的期间对PMU13及寄存器14供应电力的功能。在半导体装置10中计数器17与PMU13分离开的情况下，电源16具有在从外部对半导体装置10的电力供应停止的期间除了对PMU13及寄存器14以外还对计数器17供应电力的功能。

具体而言，作为电源16可以使用一次电池(primary battery)，或者zhuru电容器或二次电池等蓄电装置等。作为二次电池，举例而言，可以使用铅酸电池、镍镉电池、镍-氢化物电池或锂离子电池。作为电容器，举例而言，可以使用电双层电容器或复合电容器，其中一对电极中的一个具有电双层结构，该对电极中的另一个利用氧化还原反应。举例而言，复合电容器包括锂离子电容器，其中正极具有电双层结构，负极具有锂离子二次电池结构。在将诸如电容器或二次电池等蓄电装置用作电源16的情况下，可以在半导体装置10中设置用来防止蓄电装置的过充电或过放电的充电控制电路。

电源16可以包括DC-DC转换器、升压电路或降压电路等电路。换言之，电源16也可以具有生成多个电位的功能。在这种情况下，电源16可以具有电源电路的功能。

电源16也可以具有以无线方式接收电力的功能。换言之，电源16也可以利用通过磁场、电场、电磁场等从外部供应的电力进行充电。因此，电源16也可以包括整流电路或平滑电路等。替代地，电源16也可以包括AC-DC转换器等。

另外，电源16不一定必须要设置在半导体装置10中。电源16也可以设置在半导体装置10的外部。或者，除了电源16之外还可以使用对半导体装置10供应电力的电源。换言之，可以分别设置对PMU13和寄存器14供应电力的电源以及对其他组件供应电力的电源。替代地，也可以设置对PMU13和寄存器14以及其他组件供应电力的单一电源，并且可以独立地控制对各组件的电力供应。例如，可以以只对PMU13和寄存器14等供应电力而不对其他组件供应电力的方式控制电力的供应。

此外，举例而言，电源16可以具有其他功能，或者也可以不具有一部分的功能。因此，可以将电源16简单地称为电路，或者也可以将其称为第一电路、第二电路等。

<半导体装置的操作实例1>

接着，参照图2的流程图对图1所示的半导体装置10的操作实例进行说明。

首先，如图2所示，开始对半导体装置10的电力供应(A01：电力供应)。在开始对半导体装置10的电力供应时，PMU13开始对处理器11及存储电路12的电力供应。PMU13可以开始对处理器11及存储电路12供应驱动信号。

接着，PMU13判断停止对半导体装置10的电力供应的期间比预设期间长还是短(A02：电力供应的停止期间的判断)。预设期间优选被设定为等于或短于在停止对存储电路12供应电力之后能够保持储存在存储电路12中的启动例程的期间。

在停止对半导体装置10的电力供应的期间比预设期间长的情况下，启动例程没有被储存在存储电路12中的可能性较高。因此，PMU13从半导体装置10的外部将启动例程加载至存储电路12(A03：从外部将启动例程加载到存储电路)。

在停止对半导体装置10的电力供应的期间比预设期间短的情况下，启动例程被储存在存储电路12中的可能性较高。因此，PMU13操作以使得处理器11执行储存在存储电路12中的启动例程。

例如，在可以准确预测停止电力供应的期间的情况下，在停止电力供应之前，可以预先确定是否在恢复电力供应之后从半导体装置10的外部将启动例程加载至存储电路12。在此情况下，可以在寄存器14中储存用来确定是否从外部将启动例程加载至存储电路12的数据(以下称为判断数据)。通过使用判断数据，可以预先确定是否从半导体装置10的外部将启动例程加载至存储电路12，而不需要判断停止对半导体装置10的电力供应的期间比预设期间长还是短(A02：电力供应的停止期间的判断)。具体而言，PMU13可以基于来自寄存器14的上述判断数据，来执行从半导体装置10的外部将启动例程加载至存储电路12(A03：从外部对存储电路的启动例程的加载)的操作。

即使在判断数据储存在寄存器14中的情况下，当停止对半导体装置10的电力供应的期间比预设期间长时，启动例程没有储存在存储电路12中的可能性也较高。在此情况下，可以将表示上述判断数据有效还是无效的有效位储存在存储电路12中；在有效位为无效时，强制选择将启动例程加载至存储电路12(A03：从外部对存储电路的启动例程的加载)的操作。例如，在具有表示有效位为有效的“1”的逻辑值的有效位与判断数据一起储存在存储电路12中的情况下，当判断数据丢失时，该有效位的逻辑值从表示有效位为有效的“1”的逻辑值变化为表示有效位为无效的“0”的逻辑值，由此可以确定判断数据为无效。

接着，处理器11执行启动例程(A05：启动例程的执行)。通过执行启动例程，处理器11启动，即成为能够执行各种程序。

接着，半导体装置10开始正常操作(A06：正常操作的开始)。在本发明的一个实施例中，在半导体装置10开始正常操作之后，可以切换存储电路12的功能(A07：存储电路的功能切换)。具体而言，在半导体装置10开始正常操作之后，可以将存储电路12用作处理器11的缓冲存储装置。然后，在开始停止对半导体装置10的电力供应(A08：电力供应停止的开始)时，存储电路12的功能切换为储存启动例程的原来的功能。

图3示意性地示出半导体装置10的操作，其中将存储电路12用作处理器11的缓冲存储装置。如图3所示，在半导体装置10中，处理器11、存储电路12、比较器电路15及PMU 13处于工作状态，即处于被供应电力及驱动信号的状态。当在半导体装置10中计数器17与PMU13分离开的情况下，计数器17不一定需要处于工作状态。在将存储电路12用作处理器11的缓冲存储装置的情况下，从外部对半导体装置10供应电力，由此并不必然从电源16对PMU13及寄存器14供应电力。

例如，在处理器11请求访问存储电路12中的数据时，将该数据的地址的低阶位(low-order bit)及高阶位(high-order bit)分别发送到存储电路12及比较电路15。存储电路12将储存在与所请求访问的地址的低阶位对应的行(line)中的地址的高阶位(也称为标签数据)发送到比较电路15。该比较电路15对处理器11请求访问的地址的高阶位与从存储电路12发送的地址的高阶位进行比较。作为该比较结果，在地址的高阶位彼此匹配时，在与处理器11所请求访问的地址的低阶位对应的行中储存有上述数据。在地址的高阶位彼此不匹配时，所请求访问的数据不储存在存储电路12中。在该数据储存在存储电路12中的情况下，将该数据发送到处理器11。

接着，从半导体装置10的外部加载启动例程，并将其储存在存储电路12中(A09：从外部对存储电路加载启动例程)。然后，停止对半导体装置10的电力供应(A10：电力供应停止)。

在停止电力供应之前将启动例程储存在存储电路12中的情况下，当恢复对半导体装置10的电力供应(A01：电力供应)，并且停止电力供应的期间被判断为比预设期间短(A02：判断电力的停止期间)时，不需要从外部将启动例程加载至存储电路12。由此可以缩短处理器11的启动所需要的时间。

图4示意性地示出半导体装置10的操作，其中存储电路12具有储存启动例程的功能。如图4所示，在半导体装置10中，处理器11、存储电路12、PMU13及寄存器14处于工作状态。当在半导体装置10中计数器17与PMU13分离开时，计数器17也处于工作状态。在存储电路12具有储存启动例程的功能的情况下，在某些情况下对半导体装置10从外部供应电力，而在其他情况下不对半导体装置10从外部供应电力。在对半导体装置10供应电力的情况下，不一定需要从电源16对PMU13及寄存器14供应电力。在不对半导体装置10供应电力的情况下，从电源16对PMU13及寄存器14供应电力。

此外，在恢复对半导体装置10的电力供应(A01：电力供应)之后根据所述判断数据预先确定是否从外部加载启动例程的情况下，在开始停止对半导体装置10的电力供应(A08：电力供应停止的开始)之后且在停止对半导体装置10的电力供应(A10：电力供应停止)之前，将上述判断数据储存在寄存器14中。

举例而言，判断数据可以通过根据用户通过半导体装置10的输入装置对该半导体装置10输入的指令而生成。作为输入装置，可以使用键盘、指向装置、触摸面板或传感器等。

在使用蓄电装置作为电源16时，可以在对半导体装置10供应电力的期间对该蓄电装置供应电力。

<半导体装置的结构实例2>

接着，对本发明的一个与图1不同的实施例的半导体装置的结构实例进行说明。图5示出本发明的一个实施例的半导体装置10的结构。

与图1的半导体装置10相同地，图5的半导体装置10包括处理器11、存储电路12、电源管理单元(PMU)13、寄存器14、比较电路15及电源16。此外，图5的半导体装置10包括逻辑电路18，该逻辑电路18包括多个电路19。

在图5的半导体装置10中，如图1的半导体装置10中那样，存储电路12可以储存关于要在启动处理器11时执行的启动例程的数据。在图5的半导体装置10中，如图1的半导体装置10中那样，可以在启动处理器11之后将存储电路12用作处理器11的缓冲存储装置。此外，在图5的半导体装置10中，存储电路12可以储存用来控制所述多个电路19间的电连接的数据(以下称为配置数据(configuration data))。通过根据储存在存储电路12中的配置数据控制所述多个电路19间的电连接，逻辑电路18可以具有各种时序电路和组合电路的附加功能。

图5的半导体装置10可以具有根据配置数据而确定电路19的逻辑运算的种类(具体而言，确定与电路19的输入信号的逻辑值相应的输出信号的逻辑值)的结构。当改变所述多个电路19的每一个电路的逻辑运算的种类时，逻辑电路18可以具有附加的更多种类的时序电路和组合电路的功能。

在图5的半导体装置10中，存储电路12除了具有储存配置数据的功能以外，还可以具有用于根据上述配置数据控制所述多个电路19间的电连接的开关功能。

图6示意性地示出图5的半导体装置10的操作，其中将存储电路12用作处理器11的缓冲存储装置。如图6所示，在半导体装置10中，处理器11、存储电路12、比较电路15及PMU13处于工作状态。当在半导体装置10中计数器17与PMU13分离开的情况下，计数器17不一定需要处于工作状态。在存储电路12用作处理器11的缓冲存储装置的情况下，从外部对半导体装置10供应电力，由此不一定需要从电源16对PMU13及寄存器14供应电力。

图7示意性地示出图5的半导体装置10的操作，其中存储电路12具有储存配置数据的功能。如图7所示，在半导体装置10中，处理器11、存储电路12、PMU13及逻辑电路18处于工作状态。当在半导体装置10中计数器17与PMU13分离开的情况下，计数器17不一定需要处于工作状态。在存储电路12具有储存配置数据的功能的情况下，对半导体装置10从外部供应电力，由此不一定需要从电源16对PMU13及寄存器14供应电力。

图8示意性地示出图5的半导体装置10的操作，其中存储电路12具有储存启动例程的功能。如图8所示，在半导体装置10中，处理器11、存储电路12、PMU13及寄存器14处于工作状态。当在半导体装置10中计数器17与PMU13分离开的情况下，计数器17也处于工作状态。在存储电路12具有储存启动例程的功能的情况下，在某些情况下对半导体装置10从外部供应电力，而在其他情况下不对半导体装置10从外部供应电力。在对半导体装置10供应电力的情况下，不一定需要从电源16对PMU13及寄存器14供应电力。在不对半导体装置10供应电力的情况下，从电源16对PMU13及寄存器14供应电力。

此外，图6及图7示意性地示出将存储电路12用作处理器11的缓冲存储装置的情况下的操作以及存储电路12具有储存配置数据的功能的情况下的操作。但是，在本发明的一个实施例中，可以将存储电路12的一部分用作处理器11的缓冲存储装置，并且存储电路12的其他部分可以具有储存配置数据的功能。

<单元阵列的结构实例1>

接着，对存储电路12中所包括的单元阵列20的具体结构实例进行说明。

图9所示的单元阵列20包括以布线WBL-1至WBL-n(n为大于或等于2的自然数)表示的多个布线WBL、以布线RBL-1至RBL-n表示的多个布线RBL、以布线SL-1至SL-n表示的多个布线SL、以布线WWL-1至WWL-m(m为大于或等于2的自然数)表示的多个布线WWL及以布线RWL-1至RWL-m表示的多个布线RWL。图9所示的单元阵列20还包括n×m个电路21。各电路21至少包括晶体管22、晶体管23、晶体管24及电容器25。

n×m个电路21分为m个组26，该组26中的每一个与布线WWL-j及布线RWL-j(j为小于m的自然数)连接且包括n个电路21。在图9中，将m个组26表示为组26-1至26-m。

具体而言，在第j行第i列(i为小于n的自然数)的电路21中，晶体管22的栅极与布线WWL-j电连接。晶体管22的源极和漏极中的一个与布线WBL-i电连接，源极和漏极中的另一个与晶体管23的栅极电连接。晶体管23的源极和漏极中的一个与布线RBL-i电连接，源极和漏极中的另一个与晶体管24的源极和漏极中的一个电连接。晶体管24的源极和漏极中的另一个与布线SL-i电连接。晶体管24的栅极与布线RWL-j电连接。

电容器25的一个端子与晶体管23的栅极连接，电容器25的另一个端子与布线连接。注意，优选对该布线供应固定电位。布线的例子包括：能够供应高电位一侧的电源电位的布线、能够供应低电位一侧的电源电位的布线以及能够供应地电位的布线。注意，本发明的一个实施例不限于此。根据情况或状况，可以使用能够供应脉冲信号的布线。

图9示出晶体管24电连接于晶体管23的源极和漏极中的另一个与布线SL之间的情况。晶体管24可以电连接于晶体管23的源极和漏极中的一个与布线RBL之间。

各电路21根据需要可以包括诸如晶体管、二极管、电阻器、电容器或电感器等其他电路元件。

在图9所示的单元阵列20所包括的各电路21中，当在晶体管22导通时对布线WBL供应包括数据的信号时，通过晶体管22对晶体管23的栅极供应该信号。然后，使晶体管22关断，由此保持供应给晶体管23的栅极的上述信号。晶体管23的导通或关断取决于保持信号的栅极的电位。

由于晶体管24与晶体管23彼此串联电连接，所以晶体管24与晶体管23一起控制布线RBL与布线SL之间的电连接(导通/关断状态)。具体而言，在晶体管23及晶体管24导通时，布线RBL与布线SL彼此电连接，由此可以允许电流在其间流过。在晶体管23和24中的至少一个关断的情况下，布线RBL与布线SL彼此电隔离。这意味着，所述多个布线RBL与所述多个布线SL之间的电连接是根据包含储存在各电路21中的数据的信号的电位而确定的。

在存储电路12用作缓冲存储装置的情况下，或者，在存储电路12具有储存配置数据的功能的情况下，举例而言，对布线SL供应诸如地电位等预定电位。然后，在晶体管24导通时，判断该电位是否通过晶体管23及晶体管24供应给布线RBL，据此可以读出储存在电路21中的数据。在此情况下，在读出数据之前，通过对布线RBL供应与布线SL不同的电位，使布线RBL的电位初始化。

在存储电路12具有储存配置数据的功能并具有用于根据配置数据控制所述多个电路19间的电连接的开关的功能时，布线RBL与图5所示的多个电路19中的一个连接，布线SL与多个电路19中的另一个连接。由此，根据储存在单元阵列20中的各电路21中的数据控制电路19间的电连接。

注意，图9所示的单元阵列20中的各电路21中的晶体管22优选具有极小的关态电流(off-state current)，因为晶体管22具有保持晶体管23的栅极的电位的功能。其中沟道形成区形成在具有宽于硅的带隙及低于硅的本征载流子密度的半导体膜中的晶体管的关态电流极小，所以优选将其用作晶体管22。这种半导体的例子是氧化物半导体及氮化镓，这些材料各自具有硅的带隙的2倍以上的带隙。具有上述半导体的晶体管与使用诸如硅或锗等一般的半导体形成的晶体管相比，可以具有显著小的关态电流。因此，通过使用具有上述结构的晶体管22，可以防止保持在晶体管23的栅极的电荷泄漏。

在图9所示的单元阵列20中，在各电路21的晶体管22关断时，晶体管23的栅极成为浮动状态并与其他电极或布线高度绝缘，从而可以预期以下所述的升压(boosting)效果。具体来说，当电路21中的晶体管23的栅极处于浮动状态时，随着布线RBL的电位从低电平变为高电平，由于产生在用作开关的晶体管23的源极与栅极之间的电容Cgs，晶体管23的栅极的电位增加。晶体管23的栅极的电位的增加取决于输入到该晶体管23的栅极的电位的逻辑值。具体而言，在输入到电路21的数据的电位对应于“0”的逻辑值时，晶体管23处于弱反转(weak inversion)模式；如此，有助于晶体管23的栅极的电位增加的电容Cgs包括不依赖于栅电极的电位(即，不依赖于晶体管23的栅极的电位)的电容Cos。具体而言，举例来说，电容Cos包括产生在栅电极与源区域彼此重叠的区域中的重叠电容、产生在栅电极与源电极之间的寄生电容。另一方面，在输入到电路21的数据的电位对应于“1”的逻辑值时，晶体管23处于强反转(strong inversion)模式；从而，有助于晶体管23的栅极的电位增加的电容Cgs除了包括上述电容Cos之外，还包括产生在沟道形成区域与栅电极之间的电容Cox的一部分。因此，在上述电位对应于逻辑值“1”时，有助于晶体管23的栅极的电位增加的电容Cgs大于在上述电位对应于逻辑值“0”时的电容Cgs。因此，与上述电位对应于逻辑值“0”的情况相比，在上述电位对应于逻辑值“1”时，电路21可以具有较大的升压效果；通过该升压效果，晶体管23的栅极的电位随着布线RBL的电位的变化而增加。因此，在输入到电路21的数据的电位对应于逻辑值“1”的情况下，即使在晶体管23的栅极的电位从包含输入到布线WBL的数据的信号的电位下降晶体管22的阈值电压时，由于上述升压效果，晶体管23的栅极的电位可以抬升。其结果是，可以使用作开关的晶体管导通，并且可以提高电路21的开关速度。此外，在上述电位对应于逻辑值“0”时，可以将用作开关的晶体管23保持关断状态。

〈存储电路的结构实例〉

接着，对包括单元阵列20的存储电路12的具体结构实例进行说明。

图10所示的存储电路12包括：具有若干单元阵列20的单元阵列27；具有控制对布线RWL供应电位的功能的驱动电路30；具有控制对布线WBL供应包括数据的信号的功能的驱动电路31；以及具有控制对布线WWL供应电位的功能的驱动电路32。注意，在布线WBL的延伸方向上配置有s个单元阵列20(s为大于或等于2的自然数)。

另外，举例而言，驱动电路30、驱动电路31或驱动电路32可以具有其他功能，或者可以不具有一部分的功能。因此，可以将驱动电路30、驱动电路31或驱动电路32简单地称为电路，或者可以将其称为第一电路、第二电路等。

驱动电路31包括：包括移位寄存器或译码器等且具有控制包含数据的信号Sig的采样的时序的功能的电路33；具有根据由电路33确定的时序进行上述信号Sig的采样的功能的电路34；以及分别具有控制对布线WBL供应被采样的上述信号的功能的多个开关35。图10示出将根据信号WE其阻抗被设定为高的三态缓冲器作为各开关35使用的情况。

具体而言，在图10中，在信号WE的电位为高电平时，开关35将具有与输入到输入端子的信号相同的逻辑值的信号供应到布线WBL。另一方面，在信号WE的电位为低电平时，开关35具有高阻抗，而输入到输入端子的信号不被供应到布线WBL。

在将存储电路12用作缓冲存储装置时或在存储电路12具有储存配置数据的功能时，如图10所示，驱动电路31优选具有跨缓冲存储装置的数据宽度将数据并行供应给单元阵列27的结构。

驱动电路30控制布线RWL的电位来从各单元阵列20所包括的多个组26中选择确定多个布线RBL与多个布线SL之间的电连接的一个组26。此外，驱动电路30控制布线RWL的电位来从各单元阵列20所包括的多个组26中选择从其读出数据的一个组26。

具体而言，图10所示的驱动电路30包括：具有生成用于从多个单元阵列20中选择一个单元阵列20的信号的功能的电路36；以及具有根据输入到布线MODE-1至MODE-m的信号在被选择的单元阵列20中选择一个组26的功能的多个电路37。举例而言，可以使用译码器作为电路36。举例而言，可以使用与(AND)电路作为电路37。

在图10所示的驱动电路30中，为了从储存有包括电路结构的数据的各单元阵列20所包括的多个组26中选择一个组26，将从电路36输出的所有信号的电位设定为高电平，并且只将布线MODE-1至MODE-m中的与被选择的组26连接的布线MODE的电位设定为高电平。此外，通过利用图10所示的结构，是否将从电路36输出的所有信号的电位设定为高电平，根据从布线ALLEN对电路36供应的电位而确定。

在图10所示的驱动电路30中，当利用电路36对从布线RADR供应的包括地址数据的信号进行译码时，从多个组26中选择从其读出数据的一个组26。当选择一个组26时，可以确定多个布线RBL与多个布线SL之间的电连接。在由驱动电路30选择一个组26的同时对布线SL供应诸如接地电位等预定电位，由此可以将储存在被选择的组26的各电路21中的数据输出到布线RBL-1至RBL-n。

驱动电路32控制布线WWL-1至WWL-sm的电位来从各单元阵列20所包括的多个组26中选择对其写入数据的一个组26。

具体而言，图10所示的驱动电路32包括：具有生成用于从多个单元阵列20中选择一个单元阵列20的信号的功能的电路38；以及具有根据输入到布线MODE-1至MODE-m的信号在被选择的单元阵列20中选择一个组26的功能的多个电路39。举例而言，可以使用译码器作为电路38。举例而言，可以使用与(AND)电路作为电路39。此外，在图10所示的驱动电路32中，为了选择对其写入数据的一个单元阵列20，通过利用电路38对从布线WADR供应的包括地址数据的信号进行译码。

〈存储电路的操作实例〉

接着，参照图11的时序图对图5所示的半导体装置10包括图9及10所示的存储电路12的情况下的存储电路12的操作实例进行说明。

在图11的时序图中，从时刻T1至时刻T5的期间对应于用于在单元阵列27中储存数据的期间。具体而言，在存储电路12具有储存启动例程的功能的情况下，上述期间对应于在停止对半导体装置10的电力供应之前将对应于该启动例程的数据储存在单元阵列27中的期间。替代地，具体而言，在将存储电路12用作缓冲存储装置时，上述期间对应于在单元阵列27中储存数据的期间。替代地，具体而言，在存储电路12具有储存配置数据的功能以及根据上述配置数据控制多个电路19间的电连接的开关功能时，上述期间对应于储存配置数据的期间。

首先，在从时刻T1至时刻T2的期间，通过使用电路38对供应给布线WADR的包括地址数据的信号(以下称为地址信号)进行译码。由此，对多个电路39中的对应于布线WWL-1至WWL-m的电路39从电路38供应高电平电位。此外，在从时刻T1至时刻T2的期间，对布线MODE-1至MODE-m中的布线MODE-1供应高电平电位，而对布线MODE-1以外的所有布线MODE供应低电平电位。通过上述操作，对布线WWL-1供应高电平电位，从而选择对应于布线WWL-1的组26。对布线WBL-1供应高电平电位，并对布线WBL-n供应低电平电位，来在上述组26中，对第1行第1列的电路21写入数据“1”，对第1行第n列的电路21写入数据“0”。

接着，在时刻T2至时刻T3的期间，通过使用电路38对供应给布线WADR的地址信号进行译码。由此，对多个电路39中的对应于布线WWL-1至WWL-m的电路39从电路38供应高电平电位。此外，在时刻T2至时刻T3的期间，对布线MODE-1至MODE-m中的布线MODE-m供应高电平电位，而对布线MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线WWL-m供应高电平电位，来选择对应于布线WWL-m的组26。对布线WBL-1供应低电平电位，并对布线WBL-n供应低电平电位，来在上述组26中，对第m行第1列的电路21写入数据“0”，对第m行第n列的电路21写入数据“0”。

接着，在时刻T3至时刻T4的期间，通过使用电路38对供应给布线WADR的地址信号进行译码。由此，对多个电路39中的对应于布线WWL-(s-1)m+1至WWL-sm的电路39从电路38供应高电平电位。此外，在时刻T3至时刻T4的期间，对布线MODE-1至MODE-m中的布线MODE-1供应高电平电位，而对布线MODE-1以外的所有布线MODE供应低电平电位。通过上述操作，对布线WWL-(s-1)m+1供应高电平电位，来选择对应于布线WWL-(s-1)m+1的组26。对布线WBL-1供应低电平电位，并对布线WBL-n供应低电平电位，从而在上述组26中，对第((s-1)m+1)行第1列的电路21写入数据“0”，对第((s-1)m+1)行第n列的电路21写入数据“0”。

接着，在时刻T4至时刻T5的期间，通过使用电路38对供应给布线WADR的地址信号进行译码。由此，对多个电路39中的对应于布线WWL-(s-1)m+1至WWL-sm的电路39从电路38供应高电平电位。此外，在时刻T4至时刻T5的期间，对布线MODE-1至MODE-m中的布线MODE-m供应高电平电位，而对布线MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线WWL-sm供应高电平电位，来选择对应于布线WWL-sm的组26。对布线WBL-1供应低电平电位，并对布线WBL-n供应高电平电位，来在上述组26中，对第sm行第1列的电路21写入数据“0”，对第sm行第n列的电路21写入数据“1”。

在图11的时序图中，在存储电路12具有用于控制多个电路19间的电连接的开关的功能时，时刻T6至时刻T8的期间对应于所述多个电路19根据配置数据而操作的期间。以下，作为一个实例，对将来自电路19的输出信号供应给布线RBL-1至RBL-n并将布线SL-1至SL-n的电位作为输入信号供应给电路19的情况进行说明。

首先，在时刻T6至时刻T7的期间，从电路36对所有电路37供应高电平电位。对布线MODE-1至MODE-m中的布线MODE-1供应高电平电位，对布线MODE-1以外的所有布线MODE供应低电平电位。通过上述操作，对其电位由对应于布线MODE-1的电路37控制的布线RWL供应高电平电位。因此，对应于布线RWL-1、RWL-m+1、RWL-(s-1)m+1等的组26被选择，并且，多个电路19根据储存在该组26的电路21中的配置数据而操作。

接着，在时刻T7至时刻T8的期间，从电路36对所有电路37供应高电平电位。对布线MODE-1至MODE-m中的布线MODE-m供应高电平电位，并对布线MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对其电位由对应于布线MODE-m的电路37控制的布线RWL供应高电平电位。因此，对应于布线RWL-m、RWL-2m、RWL-sm等的组26被选择，并且，多个电路19根据储存在该组26的电路21中的配置数据而操作。

接着，在存储电路12具有储存启动例程的功能时，时刻T9至时刻T13的期间对应于读出储存在单元阵列27中的数据的期间。在将存储电路12用作缓冲存储装置的情况下，时刻T9至时刻T13的期间对应于读出储存在单元阵列27中的数据的期间。此外，在这两者中任一情况下，在时刻T5之后，不进行上述的在时刻T6至时刻T8的期间中的操作，而进行在时刻T9至时刻T13的期间中的操作。另外，在这两者中任一者的情况下，在时刻T9至时刻T13的期间中，对布线SL-1至SL-n供应低电平电位。

首先，在时刻T9至时刻T10的期间，通过将与供应给布线SL-1至SL-n的电位不同的电位(例如，高电平电位)供应给布线RBL-1至RBL-n，将布线RBL-1至RBL-n的电位初始化。然后，通过电路36对供应给布线RADR的地址信号进行译码。由此，对多个电路37中的对应于布线RWL-1至RWL-m的电路37从电路36供应高电平电位。此外，在时刻T9至时刻T10的期间，对布线MODE-1至MODE-m中的布线MODE-1供应高电平电位，并对布线MODE-1以外的所有布线MODE供应低电平电位。通过上述操作，对布线RWL-1供应高电平电位，来选择对应于布线RWL-1的组26。由于在时刻T1至时刻T2的期间对第1行第1列的电路21及第1行第n列的电路21分别写入数据“1”及数据“0”，所以在选择对应于布线RWL-1的组26时，对布线RBL-1从布线SL-1供应低电平电位，并在布线RBL-n中保持高电平电位。换言之，布线RBL-1及RBL-n的电位取决于储存在电路21中的数据，由此，可以从布线RBL-1及RBL-n的电位判断储存在对应于布线RWL-1的组26的电路21中的数据。

接着，在时刻T10至时刻T11的期间，通过将与供应给布线SL-1至SL-n的电位不同的电位(例如，高电平电位)供应给布线RBL-1至RBL-n，将布线RBL-1至RBL-n的电位初始化。然后，通过电路36对供应给布线RADR的地址信号进行译码。由此，对多个电路37中的对应于布线RWL-1至RWL-m的电路37从电路36供应高电平电位。此外，在时刻T10至时刻T11的期间，对布线MODE-1至MODE-m中的布线MODE-m供应高电平电位，并对布线MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线RWL-m供应高电平电位，来选择对应于布线RWL-m的组26。由于在时刻T2至时刻T3的期间对第m行第1列的电路21及第m行第n列的电路21分别写入数据“0”及数据“0”，所以在对应于布线RWL-m的组26被选择时，在布线RBL-1及RBL-n中保持高电平电位。换言之，布线RBL-1及RBL-n的电位取决于储存在电路21中的数据，由此，可以从布线RBL-1及RBL-n的电位判断储存在对应于布线RWL-m的组26的电路21中的数据。

接着，在时刻T11至时刻T12的期间，通过将与供应给布线SL-1至SL-n的电位不同的电位(例如高电平电位)供应给布线RBL-1至RBL-n，使布线RBL-1至RBL-n的电位初始化。然后，通过电路36对供应给布线RADR的地址信号进行译码。由此，对多个电路37中的对应于布线RWL-(s-1)m+1至RWL-sm的电路37从电路36供应高电平电位。此外，在时刻T11至时刻T12的期间，对布线MODE-1至MODE-m中的布线MODE-1供应高电平电位，而对布线MODE-1以外的所有布线MODE供应低电平电位。通过上述操作，对布线RWL-(s-1)m+1供应高电平电位，来选择对应于布线RWL-(s-1)m+1的组26。由于在时刻T3至时刻T4的期间对第(s-1)m+1行第1列的电路21及第(s-1)m+1行第n列的电路21分别写入数据“0”及数据“0”，所以在对应于布线RWL-(s-1)m+1的组26被选择时，在布线RBL-1及RBL-n中保持高电平电位。换言之，布线RBL-1及RBL-n的电位取决于储存在电路21中的数据，由此，可以从布线RBL-1及RBL-n的电位判断储存在对应于布线RWL-(s-1)m+1的组26的电路21中的数据。

接着，在时刻T12至时刻T13的期间，通过将与供应给布线SL-1至SL-n的电位不同的电位(例如高电平电位)供应给布线RBL-1至RBL-n，使布线RBL-1至RBL-n的电位初始化。然后，通过电路36对供应给布线RADR的地址信号进行译码。由此，对多个电路37中的对应于布线RWL-(s-1)m+1至RWL-sm的电路37从电路36供应高电平电位。此外，在时刻T12至时刻T13的期间，对布线MODE-1至MODE-m中的布线MODE-m供应高电平电位，而对布线MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线RWL-sm供应高电平电位，来选择对应于布线RWL-sm的组26。由于在时刻T4至时刻T5的期间对第sm行第1列的电路21及第sm行第n列的电路21分别写入数据“0”及数据“1”，所以在对应于布线RWL-sm的组26被选择时，在布线RBL-1中保持高电平电位，并对布线RBL-n从布线SL-n供应低电平电位。换言之，布线RBL-1及RBL-n的电位取决于储存在电路21中的数据，由此，可以从布线RBL-1及RBL-n的电位判断储存在对应于布线RWL-sm的组26的电路21中的数据。

在图11所示的时序图中，在将存储电路12用作缓冲存储装置的情况下，时刻T14至时刻T19的期间对应于对存储电路12写入数据的期间及从存储电路12读出数据的期间。注意，图11的时序图示出其中时刻T1至时刻T5的期间中的对存储电路12写入数据的方法与时刻T14至时刻T16的期间中的对存储电路12写入数据的方法不同的例子。此外，图11的时序图示出时刻T9至时刻T13的期间中的从存储电路12读出数据的方法与时刻T17至时刻T19的期间中的从存储电路12读出数据的方法不同的例子。

首先，在时刻T14至时刻T15的期间，通过电路38对供应给布线WADR的地址信号进行译码。由此，对多个电路39中的对应于布线WWL-1至WWL-m的电路39从电路38供应高电平电位。此外，在时刻T14至时刻T15的期间，对布线MODE-1至MODE-m中的布线MODE-1及MODE-m供应高电平电位，而对布线MODE-1及MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线WWL-1及WWL-m供应高电平电位，来选择对应于布线WWL-1及WWL-m的组26。对布线WBL-1及布线WBL-n分别供应高电平电位及低电平电位，据此在上述组26中，对第1行第1列及第m行第1列的电路21写入数据“1”，对第1行第n列及第m行第n列的电路21写入数据“0”。

接着，在时刻T15至时刻T16的期间，通过电路38对供应给布线WADR的地址信号进行译码。由此，对多个电路39中的对应于布线WWL-(s-1)m+1至WWL-sm的电路39从电路38供应高电平电位。此外，在时刻T15至时刻T16的期间，对布线MODE-1至MODE-m中的布线MODE-1及MODE-m供应高电平电位，而对布线MODE-1及MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线WWL-(s-1)m+1及WWL-sm供应高电平电位，来选择对应于布线WWL-(s-1)m+1及WWL-sm的组26。对布线WBL-1及布线WBL-n分别供应低电平电位及高电平电位，据此在上述组26中，对第(s-1)m+1行第1列及第sm行第1列的电路21写入数据“0”，对第(s-1)m+1行第n列及第sm行第n列的电路21写入数据“1”。

接着，在时刻T17至时刻T18的期间，对布线SL-1至SL-n供应低电平电位。此外，通过将与供应给布线SL-1至SL-n的电位不同的电位，例如高电平电位，供应给布线RBL-1至RBL-n，使布线RBL-1至RBL-n的电位初始化。并且，通过电路36对供应给布线RADR的地址信号进行译码。由此，对多个电路37中的对应于布线RWL-1至RWL-m的电路37从电路36供应高电平电位。此外，在时刻T17至时刻T18的期间，对布线MODE-1及MODE-m供应高电平电位，而对布线MODE-1及MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线RWL-1及RWL-m供应高电平电位，来选择对应于布线RWL-1及RWL-m的组26。由于在时刻T14至时刻T15的期间对第1行第1列及第m行第1列的电路21写入数据“1”并对第1行第n列及第m行第n列的电路21写入数据“0”，所以在对应于布线RWL-1及RWL-m的组26被选择时，对布线RBL-1从布线SL-1供应低电平电位，并在布线RBL-n中保持高电平电位。换言之，布线RBL-1及RBL-n的电位取决于储存在电路21中的数据，由此，可以从布线RBL-1及RBL-n的电位判断储存在对应于布线RWL-1及RWL-m的组26的电路21中的数据。

在时刻T17至时刻T18的期间，与在时刻T9至时刻T13的期间从存储电路12读出数据的情况不同，通过多个电路21，具体而言，通过第1行第1列的电路21及第m行第1列的电路21从布线SL-1对布线RBL-1供应低电平电位。因此，与在时刻T9至时刻T13的期间读出数据的情况相比，可以将布线RBL-1的电位更快速从高电平变为低电平，所以能够快速读出数据“1”。

接着，在时刻T18至时刻T19的期间，对布线SL-1至SL-n供应低电平电位。此外，通过将与供应给布线SL-1至SL-n的电位不同的电位，例如高电平电位，供应给布线RBL-1至RBL-n，使布线RBL-1至RBL-n的电位初始化。并且，通过电路36对供应给布线RADR的地址信号进行译码。由此，对多个电路37中的对应于布线RWL-(s-1)m+1至RWL-sm的电路37从电路36供应高电平电位。此外，在时刻T18至时刻T19的期间，对布线MODE-1及MODE-m供应高电平电位，而对布线MODE-1及MODE-m以外的所有布线MODE供应低电平电位。通过上述操作，对布线RWL-(s-1)m+1及RWL-sm供应高电平电位，来选择对应于布线RWL-(s-1)m+1及RWL-sm的组26。由于在时刻T15至时刻T16的期间对第(s-1)m+1行第1列及第sm行第1列的电路21写入数据“0”且对第(s-1)m+1行第n列及第sm行第n列的电路21写入数据“1”，所以在对应于布线RWL-(s-1)m+1及RWL-sm的组26被选择时，在布线RBL-1中保持高电平电位，并对布线RBL-n从布线SL-n供应低电平电位。换言之，布线RBL-1及RBL-n的电位取决于储存在电路21中的数据，由此，可以从布线RBL-1及RBL-n的电位判断储存在对应于布线RWL-(s-1)m+1及RWL-sm的组26的电路21中的数据。

在时刻T18至时刻T19的期间，与在时刻T9至时刻T13的期间从存储电路12读出数据的情况不同，通过多个电路21，具体而言通过第(s-1)m+1行第n列的电路21及第sm行第n列的电路21，从布线SL-n对布线RBL-n供应低电平电位。因此，与在时刻T9至时刻T13的期间读出数据相比，可以将布线RBL-n的电位更快速地从高电平变为低电平，所以能够快速读出数据“1”。

图11的时序图示出在时刻T14至时刻T16的期间或在时刻T17至时刻T19的期间，为了选择组26，对布线MODE-1及MODE-m供应高电平电位且对布线MODE-1及MODE-m以外的所有布线MODE供应低电平电位的例子。注意，在本发明的一个实施例中，为了在写入数据的期间或读出数据的期间选择多个组26，对所有布线MODE中的有些布线MODE供应高电平电位。设计者可以适当地设定对其供应高电平电位的布线MODE的数量及选择。

<单元阵列的结构实例2>

接着，说明存储电路12所包括的单元阵列20的与图9不同的结构实例。

图12所示的单元阵列20包括以布线WBL-1至WBL-n表示的多个布线WBL、以布线RBL-1至RBL-n表示的多个布线RBL、以布线SL-1至SL-n表示的多个布线SL、以布线WWL-1至WWL-m表示的多个布线WWL、及以布线RWL-1至RWL-m表示的多个布线RWL。图12所示的单元阵列20还包括n×m个电路21。各电路21至少包括晶体管22、晶体管23及电容器25。

n×m个电路21分为m个组26，每一个组26与布线WWL-j及布线RWL-j连接且包括n个电路21。在图12中，将m个组26表示为组26-1至26-m。

具体而言，在第j行第i列的电路21中，晶体管22的栅极与布线WWL-j电连接。晶体管22的源极和漏极中的一个与布线WBL-i电连接，源极和漏极中的另一个与晶体管23的栅极电连接。晶体管23的源极和漏极中的一个与布线RBL-i电连接，源极和漏极中的另一个与布线SL-i电连接。

电容器25的一个端子与晶体管23的栅极电连接，电容器25的另一个端子与布线RWL-j电连接。

电路21根据需要还可以包括诸如晶体管、二极管、电阻器、电容器或电感器等其他电路元件。

在图12所示的单元阵列20所包括的各电路21中，当在晶体管22导通时对布线WBL供应包括数据的信号的电位时，该电位通过晶体管22供应到晶体管23的栅极。然后，使晶体管22关断，由此保持供应给晶体管23的栅极的电位。电容器25保持晶体管23的栅极的电位，并在使晶体管23的栅极保持为浮动状态的同时对晶体管23的栅极电位加上布线RWL的电位的变化量。晶体管23根据布线RWL的电位及反映数据的栅极的电位而导通或关断。

在晶体管23导通时，布线RBL与布线SL彼此电连接。在晶体管23关断的情况下，布线RBL与布线SL彼此电隔离。这意味着，多个布线RBL与多个布线SL之间的电连接是根据储存在各电路21中的包括数据的信号的电位而确定的。

举例而言，在存储电路12用作缓冲存储装置的情况下或者在存储电路12具有储存配置数据的功能的情况下，对布线SL供应诸如接地电位等预定电位。然后，当改变布线RWL的电位时，判断该电位是否通过晶体管23供应给布线RBL，据此可以读出储存在电路21中的数据。在此情况下，在读出数据之前，通过对布线RBL供应与布线SL不同的电位，使布线RBL的电位初始化。

在存储电路12具有储存配置数据的功能并具有用于根据配置数据控制多个电路19间的电连接的开关的功能的情况下，布线RBL与图5所示的多个电路19中的一个连接，布线SL与多个电路19中的另一个连接。由此，根据储存在单元阵列20的各电路21中的数据控制电路19间的电连接。

另外，图12所示的单元阵列20的各电路21中的晶体管22优选具有极小的关态电流，这是因为晶体管22具有保持晶体管23的栅极的电位的功能。其中在具有宽于硅的带隙及低于硅的本征载流子密度的半导体膜中形成沟道形成区域的晶体管可以具有极小的关态电流，所以优选将其用作晶体管22。这种半导体的例子是氧化物半导体及氮化镓，这些材料具有硅的带隙的2倍以上的带隙。具有上述半导体的晶体管与使用硅或锗等一般的半导体形成的晶体管相比，可以具有极小的关态电流。因此，通过使用具有上述结构的晶体管22，可以防止保持在晶体管23的栅极的电荷泄漏。

<单元阵列的结构实例3>

接着，说明存储电路12所包括的单元阵列20的与图9及12不同的结构实例。

如图9的单元阵列20那样，图13所示的单元阵列20包括以布线WBL-1至WBL-n(n为大于或等于2的自然数)表示的多个布线WBL、以布线RBL-1至RBL-n表示的多个布线RBL、以布线SL-1至SL-n表示的多个布线SL、以布线WWL-1至WWL-m(m为大于或等于2的自然数)表示的多个布线WWL、及以布线RWL-1至RWL-m表示的多个布线RWL。图13所示的单元阵列20还包括n×m个电路21。各电路21至少包括晶体管22、晶体管23及晶体管24。图13所示的单元阵列20的与图9的单元阵列20不同之处在于：设置有用于保持晶体管23的栅极的电位的电路63及电路64。

电路63及64使电位的极性反转，而可以为反相器等。具体而言，在图13中，电路63的输入端子及电路64的输出端子与晶体管23的栅极电连接，电路63的输出端子与电路64的输入端子电连接。由于图13所示的各电路21具有上述结构，所以可以利用电路63及64保持晶体管23的栅极的电位。

图13示出了其中晶体管24电连接于晶体管23的源极和漏极中的另一个与布线SL之间的情况。晶体管24可以电连接于晶体管23的源极和漏极中的一个与布线RBL之间。

<半导体装置的操作实例2>

接着，参照图21的流程图对上述半导体装置10的操作实例进行说明。

与图2不同，图21示出其中不需要启动例程的实例。以下为了避免上述内容重复的说明而简单地进行说明，但在适当时可以采用上述结构实例或操作实例。

首先，如图21所示，开始对半导体装置10的电力供应(A01)。

这里，在对半导体装置10初次供应电力时(首次操作)，通过进行启动例程的处理，来使半导体装置10初始化(A03及A05)。初次操作是指在半导体装置10制造或发货之后初次进行的操作。初次操作不局限于初次进行的操作，可以是指在存储电路12的数据初始化之后重新进行的操作。在用户有意地执行启动例程的情况下，可以将该操作称为初次操作。

接着，作为正常操作，将存储电路12用作缓冲存储装置、储存配置数据的电路、或者根据配置数据控制多个电路间的电连接的开关(A06及A07)。至于启动例程及正常操作，可以参照上述操作实例。

接着，在开始停止对半导体装置10的电力供应时，保持存储电路12中的数据(A08及A09)。存储电路12可以保持在电力供应停止之前的设定有关的各种数据，诸如配置数据等。在存储电路12保持数据的状态下，停止对半导体装置10的电力供应，完成初次操作(A10)。

如此，在完成初次操作之前，在存储电路12中储存数据，由此可以在电力供应停止期间保存半导体装置10的设定。

接着，在半导体装置10中保持电力供应停止之前的设定的状态下，恢复对半导体装置10的电力供应(重新操作)。因此，根据储存在存储电路12中的数据，半导体装置10可以基于电力供应停止之前的设定进行正常操作。

在重新操作中，如初次操作中那样进行正常操作，在存储电路12中储存关于设定的各种数据之后，停止电力供应。由此，可以在电力供应停止期间保存半导体装置10的设定。

通过反复进行与重新操作相同的操作，在重新供应电力时，半导体装置10可以根据电力供应停止之前的设定而进行操作。其结果是，不需要执行启动例程或读出电力供应停止之前的设定等操作，由此可以显著地提高半导体装置10的操作速度。

半导体装置10可以具有判断是否初次执行操作的单元。例如，可以使用计数器对半导体装置10的启动次数进行计数。该计数器可以设置在半导体装置10的内部或外部。替代地，可以使用在上述操作实例中说明的PMU13测量电力供应的停止时间，在停止时间比预设期间长的情况下，可以确定上述操作是初次操作。这是因为当长时间停止电力供应时，存储电路12中的数据有可能被初始化，而可能会需要启动例程。

以下说明使用图9、12或13等所示的电路作为存储电路12时的操作实例。

在图21中，在正常操作之后，开始停止对半导体装置10的电力供应(A08)。在停止对半导体装置10的电力供应之前，将用于使图9、12或13中的晶体管22关断的电位供应到布线WWL-1至WWL-m。在晶体管22关断时，晶体管23的栅极电位被保持，所以可以在存储电路12中保持数据。因此，在电力供应停止期间可以保持半导体装置10的设定。

优选的是，存储电路12能够尽可能长时间地保持数据。因此，优选在晶体管22关断时流过的电流(关态电流)较小。作为关态电流小的晶体管，包括上述氧化物半导体的晶体管是优选的。包括具有氧化物半导体的晶体管的存储电路12可以长时间保持数据。此外，如上所述，可以将硅等用于晶体管22。如上所述，可以将氧化物半导体或硅等用于晶体管23及晶体管24。当将氧化物半导体用于晶体管23及晶体管24时，可以减少关态电流，并且，当使用硅等时，可以提高电流驱动能力。此外，可以将不同的材料用于晶体管23及晶体管24。

此外，将上述初次操作及上述重新操作又简单地称为操作。通过使用序数词，可以将这些操作表记为第一操作及第二操作。将基于上述启动例程的初始化及上述电力供应停止之前的设定也简单地称为设定。通过使用序数词，可以将这些设定记为第一设定及第二设定。

将上述半导体装置也可以简称为装置。注意，所述表述“装置”包括处于不同制造阶段的物件，诸如元件本身、面板、模块及电子设备等。装置可以包括半导体，但并不必然包括半导体。装置可以包括显示部，但并不必然包括显示部。

虽然以上说明了将图9、12或13等中的电路用作存储电路12来实现图2或21的操作的例子，但是本发明不局限于此。例如，存储电路可以包括相变RAM(PRAM：phase-changeRAM)、相变存储器(PCM：phase-change memory)、电阻式RAM(ReRAM：resistive RAM)、磁电阻RAM(MRAM：magnetoresistive RAM)等。例如，作为MRAM可以使用磁隧道结元件(MTJ(magnetic tunnel junction)元件)。

<电路19的结构实例>

接着，图14示出图5的逻辑电路18的结构的例子。逻辑电路18中的多个电路19的输入端子或输出端子与多个布线42电连接。逻辑电路18中的多个布线42与具有控制布线42间的电连接的功能的开关SW电连接。通过利用多个布线42及开关SW控制电路19间的电连接。

此外，多个电路19除了连接到多个布线42以外，还可以与具有将信号CLK或信号RES供应给电路19的功能的布线电连接。举例而言，信号CLK可以用于控制从电路19的触发器输出的信号的时序。举例而言，信号RES可以用于控制保持在电路19的触发器中的数据的初始化的时序。

图15A示出电路19的一个实施例。图15A的电路19包括查找表(LUT：look-uptable)43及触发器44。在图15A的电路19中，通过端子53将储存在存储电路12中的配置数据供应给LUT 43。在LUT 43中，根据配置数据确定与输入到输入端子45的输入信号的逻辑值相关的输出信号的逻辑值。触发器44保持包括在LUT43的输出信号中的数据，并与信号CLK同步地将对应于该数据的输出信号从输出端子46输出。

此外，可以根据配置数据确定触发器44的种类。具体而言，触发器44可以根据配置数据而具有D型触发器、T型触发器、JK型触发器和RS型触发器中的任意功能。

图15B示出电路19的另一实施例。图15B所示的电路19除了图15A的电路19的组件之外还包括与(AND)电路47。对AND电路47，供应来自触发器44的信号作为高电平有效输入(active high input)，并且供应信号INIT的电位作为低电平有效输入(active lowinput)。通过采用上述结构，可以根据信号INIT的电位使输出端子46的电位初始化。

图15C示出电路19的另一实施例。图15C的电路19除了图15A的电路19的组件之外还包括多路复用器48。在图15C的电路19中，通过端子49将储存在存储电路12中的配置数据供应给多路复用器48。

在LUT 43中，根据配置数据确定与输入信号的逻辑值相关的输出信号的逻辑值。对多路多路复用器48输入从LUT43输出的信号及从触发器44输出的信号。多路复用器48具有根据配置数据而选择且输出上述两种输出信号中的一种的功能。从多路复用器48输出的信号从输出端子46输出。

图15D示出电路19的另一实施例。图15D的电路19除了图15C的电路19的组件之外还包括多路复用器50。在图15D的电路19中，通过端子51将储存在存储电路12中的配置数据供应给多路复用器50。

对多路复用器50输入从LUT43输出的信号及通过端子52而输入的从另一电路19的触发器44输出的信号。多路复用器50具有根据配置数据而选择并输出上述两种输出信号中的一种的功能。

<半导体装置的截面结构的例子>

图16示出包括图9的电路21的半导体装置的截面结构的例子。沿着虚线A1-A2的区域示出晶体管22及23的沟道长度方向上的结构，沿着虚线A3-A4的区域示出晶体管22及23的沟道宽度方向上的结构。注意，在本发明的一个实施例中，晶体管22的沟道长度方向并不必然与晶体管23的沟道长度方向对准。

沟道长度方向是指在用作源区及漏区的一对杂质区域之间载流子以最直接路径移动的方向，沟道宽度方向是指在平行于衬底的面内垂直于沟道长度方向的方向。

在图16中，在氧化物半导体膜中包含沟道形成区域的晶体管22形成于在单晶硅衬底中包含沟道形成区域的晶体管23上。

晶体管23可以包含在非晶、微晶、多晶或单晶态的硅或锗等的半导体膜或半导体衬底中的沟道形成区域。替代地，晶体管23可以包含在氧化物半导体膜或氧化物半导体衬底中的沟道形成区域。在各晶体管包含在氧化物半导体膜或氧化物半导体衬底中的沟道形成区域的情况下，不一定需要将晶体管22层叠于晶体管23上，而是可以在相同的层中形成晶体管22和23。

在使用硅薄膜形成晶体管23的情况下，在该薄膜中可以使用任意如下材料：利用溅射法或者等离子体增强CVD法等气相沉积法形成的非晶硅；利用激光退火等处理使非晶硅晶化而得到的多晶硅；通过对单晶硅片注入氢离子等来使该单晶硅片的表层部剥离而得到的单晶硅；等等。

举例而言，其中形成晶体管23的衬底400可以为硅衬底、锗衬底或硅锗衬底。在图16中，将单晶硅衬底用作衬底400。

晶体管23利用元件隔离法被电隔离。作为元件隔离法，可以使用浅沟槽隔离法(shallow trench isolation(STI)法)等。图16示出利用浅沟槽隔离法使晶体管23电隔离的例子。具体而言，在图16中，通过使用元件隔离区域401的元件隔离法使晶体管23电隔离，其中元件隔离区域401通过如下方式形成：将包括氧化硅等的绝缘物填埋于通过蚀刻等在衬底400中形成的沟槽中，然后利用蚀刻等部分地去除该绝缘物。

在位于沟槽以外的区域的衬底400的凸部中，设置有晶体管23的杂质区域402和杂质区域403以及夹在杂质区域402与403之间的沟道形成区域404。此外，晶体管23包括覆盖沟道形成区域404的绝缘膜405以及隔着绝缘膜405与沟道形成区域404重叠的栅电极406。

在晶体管23中，沟道形成区域404中的凸部的侧部及上部隔着绝缘膜405与栅电极406重叠，由此，载流子流过包括沟道形成区域404的侧部及上部的较广的范围。因此，可以缩小晶体管23在衬底上所占的面积，并可以增加晶体管23中的转移的载流子的量。其结果是，晶体管23的通态电流(on-state current)和场效应迁移率得到提高。假设沟道形成区域404中的凸部的沟道宽度方向上的长度(沟道宽度)为W，并假设沟道形成区域404中的凸部的厚度为T。当厚度T与沟道宽度W的纵横比(aspect ratio)较高时，载流子流过的区域变得更大。因此，可以增加晶体管23的通态电流，并可以提高晶体管23的场效应迁移率。

另外，当使用体半导体衬底形成晶体管23时，上述纵横比优选为0.5或更大，更优选为1或更大。

在晶体管23上设置有绝缘膜411。在绝缘膜411中形成有开口。上述开口中形成有分别与杂质区域402及403电连接的导电膜412及413、以及与栅电极406电连接的导电膜414。

导电膜412与形成于绝缘膜411上的导电膜416电连接。导电膜413与形成于绝缘膜411上的导电膜417电连接。导电膜414与形成于绝缘膜411上的导电膜418电连接。

在导电膜416至418上设置有绝缘膜420。在绝缘膜420上设置有具有防止氧、氢、水的扩散的阻挡效果的绝缘膜421。绝缘膜421的密度越高、越致密，或者其悬挂键越少以及化学性质越稳定，该绝缘膜421具有越高的阻挡效果。举例而言，具有防止氧、氢、水的扩散的阻挡效果的绝缘膜421可以使用氧化铝、氧氮化铝、氧化镓、氧氮化镓、氧化钇、氧氮化钇、氧化铪或氧氮化铪来形成。举例而言，具有防止氢、水的扩散的阻挡效果的绝缘膜421可以使用氮化硅或氮氧化硅来形成。

在绝缘膜421上设置有绝缘膜422，在绝缘膜422上设置有晶体管22。

晶体管22在绝缘膜422上包括：包含氧化物半导体的半导体膜430；与半导体膜430电连接的用作源电极和漏电极的导电膜432及433；覆盖半导体膜430的栅极绝缘膜431；以及隔着栅极绝缘膜431与半导体膜430重叠的栅电极434。另外，在绝缘膜420至422中形成有开口。导电膜433在上述开口中与导电膜418连接。

另外，在图16中，晶体管22至少在半导体膜430的一侧具有栅电极434，还可以具有隔着绝缘膜422与半导体膜430重叠的栅电极。

在晶体管22具有一对栅电极的情况下，可以对一个栅电极供应用于控制通断状态的信号，并对另一个栅电极从另一元件供应电位。在该情况下，可以对一对栅电极供应相同电平的电位，或者可以只对另一个栅电极供应诸如地电位等固定电位。通过控制对另一个栅电极供应的电位电平，可以控制晶体管的阈值电压。

在图16中，晶体管22具有单栅极结构，其中设置有对应于一个栅电极434的一个沟道形成区域。但是，晶体管22可以具有多栅极结构，其中设置有彼此电连接的多个栅电极，以使得在一个有源层中具有多个沟道形成区域。

图16示出了一个例子，其中晶体管22所具有的半导体膜430包括依次层叠于绝缘膜422上的氧化物半导体膜430a至430c。注意，在本发明的一个实施例中，晶体管22的半导体膜430可以使用单层的金属氧化物膜形成。

<晶体管>

接着，说明包括在氧化物半导体膜中的沟道形成区域的晶体管90的结构实例。

图17A至17C示出在氧化物半导体膜中具有沟道形成区域的晶体管90的结构作为例子。图17A是晶体管90的俯视图。注意，为了明确地示出晶体管90的布局，在图17A中省略了绝缘膜。图17B是沿着图17A的俯视图中的虚线A1-A2的截面图。图17C是沿着图17A的俯视图中的虚线A3-A4的截面图。

如图17A至17C所示，晶体管90包括：在形成于衬底97上的绝缘膜91上依次层叠的氧化物半导体膜92a及氧化物半导体膜92b；电连接于氧化物半导体膜92b且被用作源电极和漏电极的导电膜93及导电膜94；氧化物半导体膜92b、导电膜93及导电膜94上的氧化物半导体膜92c；被用作栅极绝缘膜且位于氧化物半导体膜92c上的绝缘膜95；以及被用作栅电极、在绝缘膜95上并与氧化物半导体膜92a至92c重叠的导电膜96。另外，衬底97可以是玻璃衬底或半导体衬底等，或者可以是在玻璃衬底或半导体衬底上形成有半导体元件的元件衬底。

图18A至18C示出晶体管90的结构的另一个具体例子。图18A是晶体管90的俯视图。注意，为了明确地示出晶体管90的布局，在图18A中省略了绝缘膜。图18B是沿着图18A的俯视图中的虚线A1-A2的截面图。图18C是沿着图18A的俯视图中的虚线A3-A4的截面图。

如图18A至18C所示，晶体管90包括：在绝缘膜91上依次层叠的氧化物半导体膜92a至92c；电连接于氧化物半导体膜92c且被用作源电极和漏电极的导电膜93及94；被用作栅极绝缘膜且位于氧化物半导体膜92c、导电膜93及94上的绝缘膜95；以及被用作栅电极、在绝缘膜95上并与氧化物半导体膜92a至92c重叠的导电膜96。

图17A至17C以及图18A至18C分别示出其中层叠有氧化物半导体膜92a至92c的晶体管90的结构实例。但是，晶体管90所包括的氧化物半导体膜的结构不限于包括多个氧化物半导体膜的叠层结构，并且也可以为单层结构。

在晶体管90包括其中依次层叠氧化物半导体膜92a至92c的半导体膜时，氧化物半导体膜92a及92c为如下氧化物膜：其包含氧化物半导体膜92b所包含的金属元素中的至少一种，并且其中导带底处的能量比氧化物半导体膜92b中的更接近真空能级达大于或等于0.05eV、大于或等于0.07eV、大于或等于0.1eV或者大于或等于0.15eV，且小于或等于2eV、小于或等于1eV、小于或等于0.5eV或者小于或等于0.4eV。氧化物半导体膜92b优选至少包含铟，因为可以提高载流子迁移率。

在晶体管90包括具有上述结构的半导体膜的情况下，当通过对栅电极施加电压而对半导体膜施加电场时，在半导体膜中的最低导带底的氧化物半导体膜92b中形成沟道区域。也就是说，由于在氧化物半导体膜92b与绝缘膜95之间设置有氧化物半导体膜92c，所以可以在与绝缘膜95分开的氧化物半导体膜92b中形成沟道区域。

由于氧化物半导体膜92c包含氧化物半导体膜92b所包含的金属元素中的至少一种，因此在氧化物半导体膜92b与氧化物半导体膜92c之间的界面处不容易发生界面散射。因此，在该界面处载流子的移动不容易被阻碍，这导致晶体管90的场效应迁移率提高。

当在氧化物半导体膜92b与92a之间的界面处形成界面态时，在界面附近的区域中也会形成沟道区域，因此晶体管90的阈值电压变动。但是，由于氧化物半导体膜92a包含氧化物半导体膜92b所包含的金属元素中的至少一种，因此在氧化物半导体膜92b与氧化物半导体膜92a之间的界面处不容易形成界面态。因此，通过上述结构可以减少晶体管90的诸如阈值电压等的电特性的变化。

另外，优选的是，可以层叠多个氧化物半导体膜，以使得在氧化物半导体膜间的界面处不形成因存在于氧化物半导体膜间的杂质而导致的界面态(其阻碍载流子流动)。这是因为，当层叠的氧化物半导体膜间存在有杂质时，氧化物半导体膜间的导带底的能量连续性消失，并由于在界面附近的复合载流子被俘获或消失。通过减少存在于膜间的杂质，与仅堆叠至少包含一种相同的金属作为主要成分的多个氧化物半导体膜的情况相比，更容易形成连续的结(这里，尤其是导带底在膜之间连续地变化的具有U型的阱结构)。

为了形成上述连续结，需要使用具备装载闭锁腔室的多腔室沉积装置(溅射装置)在不使各膜暴露于空气的状态下连续地形成膜。在该溅射装置中的各处理室优选使用诸如低温泵等抽吸式真空排气泵进行高真空排气(到5×10^-7Pa至1×10^-4Pa左右的真空度)，以尽可能地去除氧化物半导体的杂质，如水等。替代地，优选组合使用涡轮分子泵与冷阱来防止气体通过排气***倒流到腔室内。

为了得到高度纯化的本征氧化物半导体，重要的是不仅对各腔室进行高真空排气，还要进行用于溅射的气体高度纯化。当用作上述气体的氧气或氩气具有-40℃或更低(优选为-80℃或更低，更优选为-100℃或更低)的露点，且被高度纯化时，可以尽可能地防止水分等进入氧化物半导体膜中。具体而言，在氧化物半导体膜92b为In-M-Zn氧化物膜(M表示Ga、Y、Zr、La、Ce或Nd)并且将金属元素的原子数比为In：M：Zn＝x₁：y₁：z₁的靶材用于形成氧化物半导体膜92b时，x₁/y₁优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6，z₁/y₁优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。另外，当z₁/y₁大于或等于1且小于或等于6时，容易形成c轴取向结晶氧化物半导体(CAAC-OS：c-axis aligned crystalline oxide semiconductor)膜作为氧化物半导体膜92b。上述靶材的金属元素的原子数比的典型例子是In：M：Zn＝1：1：1以及In：M：Zn＝3：1：2。

具体而言，在氧化物半导体膜92a及氧化物半导体膜92c为In-M-Zn氧化物膜(M表示Ga、Y、Zr、La、Ce或Nd)，并且将金属元素的原子数比为In：M：Zn＝x₂：y₂：z₂的靶材用于形成氧化物半导体膜92a及92c的情况下，x₂/y₂优选小于x₁/y₁，并且z₂/y₂优选大于或等于1/3且小于或等于6，更优选大于或等于1且小于或等于6。另外，当z₂/y₂大于或等于1且小于或等于6时，容易形成CAAC-OS膜作为氧化物半导体膜92a及92c。上述靶材的金属元素的原子数比的典型例子是In：M：Zn＝1：3：2，In：M：Zn＝1：3：4，In：M：Zn＝1：3：6，In：M：Zn＝1：3：8等。

氧化物半导体膜92a及氧化物半导体膜92c的厚度大于或等于3nm且小于或等于100nm，优选大于或等于3nm且小于或等于50nm。氧化物半导体膜92b的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于3nm且小于或等于50nm。

在上述三层半导体膜中，氧化物半导体膜92a至92c可以为非晶或结晶的。注意，其中形成沟道区域的氧化物半导体膜92b优选具有结晶结构，在此情况下，晶体管90可以具有稳定的电特性。

注意，沟道形成区域是指晶体管90的半导体膜的与栅电极重叠且夹在源电极和漏电极之间的区域。沟道区域是指在沟道形成区域中电流主要通过其流动的区域。

例如，当使用由溅射法形成的In-Ga-Zn氧化物膜作为氧化物半导体膜92a及92c时，可以使用以1：3：2的原子数比包含In、Ga和Zn的In-Ga-Zn氧化物靶材来形成氧化物半导体膜92a及92c。成膜条件可以如下：使用氩气体(流量：30sccm)和氧气体(流量：15sccm)作为成膜气体；压力为0.4Pa；衬底温度为200℃；DC功率为0.5kW。

另外，当氧化物半导体膜92b为CAAC-OS膜时，优选使用包含In-Ga-Zn氧化物(In：Ga：Zn＝1：1：1[原子比])的多晶靶材来形成氧化物半导体膜92b。成膜条件可以如下：使用氩气体(流量：30sccm)和氧气体(流量：15sccm)作为成膜气体；压力为0.4Pa；衬底温度为300℃；DC功率为0.5kW。

虽然氧化物半导体膜92a至92c可以利用溅射法形成，但是也可以利用如热CVD法等其他方法形成。作为热CVD法的例子，可以采用金属有机化学气相沉积(metal organicchemical vapor deposition：MOCVD)法或原子层沉积(atomic layer deposition：ALD)法。

通过减少用作电子供体(施体(donors))的诸如水分及氢等杂质且减少氧缺陷来得到的高度纯化的氧化物半导体(highly purified oxide semiconductor)中几乎没有载流子发生源，因此该高度纯化的氧化物半导体可以是本征(i型)的半导体或基本上i型的半导体。因此，在高度纯化的氧化物半导体膜中具有沟道形成区域的晶体管的关态电流极小，且可靠性高。由此，在该氧化物半导体膜中形成沟道形成区域的晶体管容易具有正阈值电压的电特性(也称为常断(normally-off)特性)。

通过减少杂质元素，高度纯化的氧化物半导体膜中的载流子密度被降低。该载流子密度例如可以为1×10¹⁷/cm³或更小、1×10¹⁵/cm³或更小、1×10¹³/cm³或更小、或者8×10¹¹/cm³或更小。更优选的是，举例而言，载流子密度可以小于8×10¹¹/cm³、小于1×10¹¹/cm³，进一步优选的是，小于1×10¹⁰/cm³，且大于等于1×10^-9/cm³。

具体而言，多种实验可以证明在高度纯化的氧化物半导体膜中具有沟道形成区域的晶体管有小的关态电流。例如，即使元件的沟道宽度为1×10⁶μm且沟道长度为10μm，在源电极与漏电极之间的电压(漏极电压)为1V至10V的范围内，关态电流可以小于或等于半导体参数分析仪的测量极限，即小于或等于1×10^-13A。在此情况下可知，以沟道宽度进行标准化而得到的晶体管的关态电流小于或等于100zA/μm。此外，在电路中将电容器与晶体管连接，用该晶体管控制流入电容器或从电容器流出的电荷，并通过使用该电路来测量关态电流。在该测量中，将高度纯化的氧化物半导体膜用于上述晶体管的沟道形成区域，并根据电容器的每单位时间的电荷量变化来测量该晶体管的关态电流。其结果是，可知：在晶体管的源电极与漏电极之间的电压为3V时，可以获得每微米几十幺安(yoctoamperes permicrometer，yA/μm)的小的关态电流。由此，具有在高度纯化的氧化物半导体膜中的沟道形成区域的晶体管的关态电流比结晶硅晶体管的关态电流要小得多。

在使用氧化物半导体膜作为半导体膜的情况下，作为氧化物半导体，优选至少包含铟(In)或锌(Zn)。另外，作为用于降低使用诸如氧化物半导体形成的晶体管的电特性的偏差的稳定剂，除了In和Zn以外优选还包含镓(Ga)。优选包含锡(Sn)作为稳定剂。优选包含铪(Hf)作为稳定剂。优选包含铝(Al)作为稳定剂。优选包含锆(Zr)作为稳定剂。

在氧化物半导体之中，与碳化硅、氮化镓或氧化镓不同，In-Ga-Zn氧化物或In-Sn-Zn氧化物等具有大规模生产产率高等优点，因为可以通过溅射法或湿式法制造电特性优良的晶体管。此外，与碳化硅、氮化镓或氧化镓的情况不同，通过使用上述In-Ga-Zn氧化物，可以在玻璃衬底上形成电特性优良的晶体管。此外，可以使用大型衬底。

作为其他稳定剂，可以包含选自镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)中的一种或多种镧系元素。

例如，作为氧化物半导体，可以使用任意的下列氧化物：氧化铟、氧化镓、氧化锡、氧化锌、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物(也称为IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Ce-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。

例如，In-Ga-Zn氧化物是指包含In、Ga和Zn的氧化物，而对于In对Ga和Zn的比率没有限制。另外，In-Ga-Zn氧化物可以包含In、Ga、Zn以外的金属元素。In-Ga-Zn氧化物在没有对其施加电场时电阻足够高，从而能够充分地降低关态电流。此外，In-Ga-Zn氧化物具有高迁移率。

例如，在使用In-Sn-Zn氧化物的情况下，比较容易得到高迁移率。另一方面，当使用In-Ga-Zn氧化物时，可以通过降低体(bulk)内缺陷密度来提高迁移率。

在晶体管90中，根据用于源电极及漏电极的导电性材料，源电极及漏电极中的金属有可能从氧化物半导体膜抽取氧。在此情况下，氧化物半导体膜中的接触于源电极或漏电极的区域由于氧空缺的形成而成为n型区域。该n型区域被用作源区域或漏区域，导致氧化物半导体膜与源电极或漏电极之间的接触电阻降低。因此，通过形成该n型区域，可以增大晶体管90的迁移率及通态电流，从而可以实现使用晶体管90的半导体装置的高速操作。

另外，源电极及漏电极中的金属所引起的氧的抽出有可能在利用溅射法形成源电极及漏电极时发生，或者有可能在形成源电极及漏电极之后进行热处理时发生。通过使用容易与氧结合的导电材料形成源电极及漏电极，更容易形成所述n型区域。上述导电材料的例子包括Al、Cr、Cu、Ta、Ti、Mo及W。

此外，在将包括叠层的氧化物半导体膜的半导体膜用于晶体管90时，为了进一步提高晶体管90的迁移率及通态电流并实现半导体装置的更高速的操作，n型的区域优选延伸到用作沟道区域的氧化物半导体膜92b。

绝缘膜91优选具有通过加热将一部分氧供应到氧化物半导体膜92a至92c的功能。优选的是，绝缘膜91中的缺陷数量少，典型的是，在由于硅的悬挂键导致的在g＝2.001处的自旋密度低于或等于1×10¹⁸spins/cm³。该自旋密度是通过电子自旋共振(ESR)测量法而取得的。

具有通过加热将一部分氧供应到氧化物半导体膜92a至92c的功能的绝缘膜91优选为氧化物。该氧化物的例子包括：氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪及氧化钽。绝缘膜91可以利用等离子体CVD(chemical vapor deposition)法或溅射法等形成。

注意，在本说明书中，氧氮化物包含的氧多于氮，氮氧化物包含的氮多于氧。

另外，在图17A至17C或图18A至18C所示的晶体管90中，包含沟道区域的氧化物半导体膜92b的不与导电膜93及94重叠的端部，即，氧化物半导体膜92b的位于与导电膜93及94所在的区域不同的区域中的端部，与导电膜96重叠。在用于形成氧化物半导体膜92b的端部的蚀刻中，该端部暴露于等离子体时，从蚀刻气体产生的氯自由基、氟自由基或其他自由基容易与氧化物半导体所包含的金属元素键合。因此，可以认为，在氧化物半导体膜的端部中，与该金属元素键合的氧容易脱离，而容易形成氧空位，所以该氧化物半导体膜的端部容易具有n型导电性。然而，由于在图17A至17C或图18A至18C所示的晶体管90中，不与导电膜93及94重叠的氧化物半导体膜92b的端部与导电膜96重叠，因此通过控制导电膜96的电位可以控制施加于该端部的电场。因此，可以通过供应到导电膜96的电位来控制经过氧化物半导体膜92b的端部在导电膜93与94之间流动的电流。将晶体管90的这种结构称为围绕式沟道(surrounded channel，s-channel)结构。

具体而言，通过采用s-channel结构，当将使晶体管90关断的电位供应到导电膜96时，可以减小经过该端部在导电膜93与94之间流动的关态电流。因此，在晶体管90中，即使在为了得到大通态电流而缩短沟道长度而使得氧化物半导体膜92b的端部处导电膜93与94之间的距离减小时，晶体管90也可以具有低的关态电流。因此，通过具有短的沟道长度，晶体管90可以在处于导通状态时具有高的通态电流，而在处于关断状态时具有低的关态电流。

具体而言，通过采用s-channel结构，当将使晶体管90导通的电位供应到导电膜96时，可以增大经过氧化物半导体膜92b的端部在导电膜93与94之间流动的电流的量。该电流有助于增加晶体管90的场效应迁移率和通态电流。当氧化物半导体膜92b的端部与导电膜96重叠时，载流子在氧化物半导体膜92b中的较广的范围中流动，而不限于在氧化物半导体膜92b与绝缘膜95之间的界面附近的区域，这导致晶体管90中的载流子的移动量增加。其结果是，晶体管90的通态电流(on-state current)增大且场效应迁移率增加，例如，场效应迁移率提高到大于或等于10cm²/V·s，或者大于或等于20cm²/V·s。注意，在此的场效应迁移率是晶体管的饱和区中的表观场效应迁移率(apparent fild-effect mobility)(其作为电流驱动能力的一个指标)，而不是作为氧化物半导体膜的物理特性的迁移率的近似值。

下面说明氧化物半导体膜的结构。

氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及c轴取向结晶氧化物半导体(c-axis aligned crystalline oxide semiconductor：CAAC-OS)膜等。

非晶氧化物半导体膜具有无序的原子排列并不具有结晶成分。其典型例子是即使在微小区域中也不具有结晶部而膜整体为非晶状态的氧化物半导体膜。

举例而言，微晶氧化物半导体膜包括大于或等于1nm且小于10nm的尺寸的微晶(也称为纳米晶)。因此，微晶氧化物半导体膜具有比非晶氧化物半导体膜高的原子有序度。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜。

CAAC-OS膜是包含多个结晶部的一种氧化物半导体膜，并且，大部分的结晶部中每个结晶部能够容纳于一条边短于100nm的立方体内。因此，存在这样的情况，其中包括在CAAC-OS膜中的结晶部能够容纳于一条边短于10nm、短于5nm或短于3nm的立方体内。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜的缺陷态密度。在CAAC-OS膜的透射电子显微镜(TEM：transmission electron microscope)图像中，不能清楚地观察到结晶部间的边界，即晶粒边界(grain boundary)。因此，在CAAC-OS膜中，不容易发生由于晶粒边界导致的电子迁移率的降低。

根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像(截面TEM图像)，在结晶部中金属原子层状排列。各金属原子层具有反映形成CAAC-OS膜的面(形成CAAC-OS膜的面也称为形成面)或CAAC-OS膜的顶面的凸凹的形貌，并以平行于CAAC-OS膜的形成面或CAAC-OS膜的顶面的方式排列。

在本说明书中，术语“平行”是指在两条直线之间形成的角度大于或等于-10°且小于或等于10°的情况，因此还包括该角度大于或等于-5°且小于或等于5°的情况。另外，术语“垂直”是指在两条直线之间形成的角度大于或等于80°且小于或等于100°的情况，因此还包括该角度大于或等于85°且小于或等于95°的情况。

另一方面，根据从大致垂直于样品表面的方向观察的CAAC-OS膜的TEM图像(平面TEM图像)，在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。

根据截面TEM图像及平面TEM图像的结果，在CAAC-OS膜的结晶部中观察到取向性。

使用X射线衍射(XRD：X-ray diffraction)装置对CAAC-OS膜进行结构分析。例如，当利用异面(out-of-plane)法分析包括InGaZnO₄结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时频繁出现峰值。该峰值来源于InGaZnO₄结晶的(009)面，这表明CAAC-OS膜中的结晶具有c轴取向，并且该c轴在大致垂直于CAAC-OS膜的形成面或CAAC-OS膜的顶面的方向上取向。

另一方面，当利用使X射线从大致垂直于c轴的方向入射到样品的面内(in-plane)法分析CAAC-OS膜时，在2θ为56°附近时频繁出现峰值。该峰值来源于InGaZnO₄结晶的(110)面。在此，将2θ固定为56°附近并在以样品表面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)。在该样品是InGaZnO₄的单晶氧化物半导体膜的情况下，出现六个峰值。该六个峰值来源于等效于(110)面的晶面。另一方面，在CAAC-OS膜的情况下，即使将2θ固定为56°附近进行

扫描也不能清晰地观察到峰值。

根据上述结果，在具有c轴取向的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不规则地取向，但是c轴都在与形成面的法向量或顶表面的法向量平行的方向。因此，在上述TEM截面图像中观察到的排列为层状的各金属原子层对应于与晶体的a-b面平行的面。

另外，上述结晶部在沉积CAAC-OS膜的同时形成，或者通过加热处理等晶化处理而形成。如上所述，晶体的c轴在平行于CAAC-OS膜的形成面的法线向量或顶面的法线向量的方向取向。由此，例如在CAAC-OS膜的形状因蚀刻等而变化时，上述c轴可能不一定平行于CAAC-OS膜的形成面的法线向量或顶面的法线向量。

此外，CAAC-OS膜中的结晶度不一定均匀。例如，在形成CAAC-OS膜的结晶生长从CAAC-OS膜的顶面附近发生时，有时顶面附近的结晶度高于形成面附近的结晶度。另外，当对CAAC-OS膜添加杂质时，被添加了杂质的区域的结晶度可能会变化，CAAC-OS膜中的结晶度可以根据区域而不同。

另外，当利用out-of-plane法分析具有InGaZnO₄结晶的CAAC-OS膜时，除了在2θ为31°附近的峰值之外，还可以在2θ为36°附近时观察到峰值。2θ为36°附近的峰值意味着CAAC-OS膜的一部分中含有不具有c轴取向的结晶。优选的是，在CAAC-OS膜中，在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。

通过在晶体管中使用CAAC-OS膜，起因于可见光或紫外光的照射的电特性的偏差小。因此，该晶体管具有高可靠性。

另外，举例而言，氧化物半导体膜可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种或更多种的叠层膜。

为了形成CAAC-OS膜，优选采用如下条件。

通过减少在成膜时混入CAAC-OS膜中的杂质量，可以防止结晶状态被杂质破坏。例如，可以降低存在于处理腔室内的杂质(例如，氢、水、二氧化碳或氮)的浓度。另外，可以降低成膜气体中的杂质浓度。具体而言，使用露点为-80℃或更低，优选为-100℃或更低的成膜气体。

通过增高成膜时的衬底加热温度，在溅射粒子到达衬底表面之后容易发生溅射粒子的迁移。具体而言，成膜时的衬底加热温度高于或等于100℃且低于或等于740℃，优选高于或等于200℃且低于或等于500℃。通过增高成膜时的衬底加热温度，当平板状或颗粒状的溅射粒子到达衬底时，在衬底表面上发生迁移，从而使得溅射粒子的平坦的面附着到衬底。

另外，优选增高成膜气体中的氧的比例，并对功率进行优化，以减轻成膜时的等离子体损伤。成膜气体中的氧的比例为30vol％或更高，优选为100vol％。

下面，作为靶材的例子说明In-Ga-Zn氧化物靶材。

将InO_X粉末、GaO_Y粉末以及ZnO_Z粉末以预设的摩尔比混合，并对其加压，在高于或等于1000℃且低于或等于1500℃的温度下进行加热处理，来制成多晶的In-Ga-Zn氧化物靶材。注意，X、Y及Z为给定的正数。在此，举例而言，InO_X粉末对GaO_Y粉末及ZnO_Z粉末的预设的摩尔比为2：2：1、8：4：3、3：1：1、1：1：1、4：2：3、2：1：3或3：1：2。粉末的种类以及混合粉末时的摩尔比可以根据所希望的靶材适当地确定。使用具有In：Ga：Zn＝2：1：3的摩尔比的靶材而形成的CAAC-OS膜可以具有特定高比例的在预设范围内观察到CAAC-OS的衍射图案的区域(也称为CAAC比例)区域，因此，具有在CAAC-OS膜中的沟道形成区域的晶体管可以具有优良的频率特性(frequency characteristics)。

碱金属不是氧化物半导体所包含的元素，所以是杂质。类似地，当碱土金属不是氧化物半导体的构成成分时，碱土金属也是杂质。当与氧化物半导体膜接触的绝缘膜为氧化物时，碱金属中的Na扩散到该绝缘膜中而成为Na⁺。另外，在氧化物半导体膜内，Na使作为氧化物半导体的构成成分的金属与氧之间的键断裂或进入该键。其结果是，晶体管的电特性劣化，例如，该晶体管因阈值电压的负方向漂移而成为常通(normally-on)状态，或者其迁移率降低。此外，晶体管的特性出现偏差。具体而言，利用二次离子质谱分析法测得的Na浓度的测定值优选为5×10¹⁶/cm³或更低，更优选为1×10¹⁶/cm³或更低，进一步优选为1×10¹⁵/cm³或更低。类似地，Li浓度的测定值优选为5×10¹⁵/cm³或更低，更优选为1×10¹⁵/cm³或更低。类似地，K浓度的测定值优选为5×10¹⁵/cm³或更低，更优选为1×10¹⁵/cm³或更低。

当使用包含铟的金属氧化物时，与氧的键能比铟大的硅或碳可能会切断铟与氧之间的键而形成氧空位。由此，在硅或碳被包含在氧化物半导体膜中时，如碱金属或碱土金属的情况那样，晶体管的电特性很可能劣化。因此，氧化物半导体膜中的硅或碳的浓度优选低。具体而言，利用二次离子质谱分析法而测得的碳浓度或硅浓度优选为1×10¹⁸/cm³或更低。在此情况下，可以防止晶体管的电特性的劣化，从而可以提高半导体装置的可靠性。

此外，可以进行加热处理，来进一步减少包含在氧化物半导体膜中的诸如水分及氢等杂质，由此提高氧化物半导体膜的纯度。

例如，在减压气氛、氮或稀有气体等惰性气体气氛、氧化气氛或超干燥空气(利用光腔衰荡光谱法(cavity ring down laser spectroscopy：CRDS)***的露点计进行测量的情况下，水分量为20ppm(露点换算为-55℃)或更低，优选为1ppm或更低，更优选为10ppb或更低的空气)气氛下，对氧化物半导体膜进行加热处理。另外，氧化气氛是指包含10ppm或更高的诸如氧、臭氧或氮化氧等氧化气体的气氛。此外，惰性气氛是指包含小于10ppm的上述氧化气体且填充有氮或稀有气体的气氛。

另外，可以以如下方式进行加热处理：在惰性气体气氛下进行加热处理，然后在包含10ppm或更高、1％或更高或者10％或更高的氧化气体的气氛下进行另一加热处理。可以在形成氧化物半导体膜之后的任何时候进行上述加热处理。例如，可以在选择性地蚀刻氧化物半导体膜之后进行上述加热处理。

该加热处理可以在高于或等于250℃且低于或等于650℃的温度下，优选在高于或等于300℃且低于或等于500℃的温度下进行。处理时间短于或等于24小时。

可以将电炉、快速热退火(rapid thermal annealing：RTA)装置等用于加热处理。通过使用RTA装置，若加热时间短，则可以在高于或等于衬底的应变点的温度下进行加热处理。由此，可以缩短加热处理时间。

<半导体装置的截面结构的例子>

图19示出包括图9的电路21的半导体装置10的截面结构的例子。

在图19中，具有在氧化物半导体膜中的沟道形成区域的晶体管22形成于具有在单晶硅衬底中的沟道形成区域的晶体管23上。

晶体管23可以具有在非晶、微晶、多晶或单晶的硅或锗等的半导体膜或半导体衬底中的沟道形成区域。替代地，晶体管23可以具有在氧化物半导体膜或氧化物半导体衬底中的沟道形成区域。在每个晶体管具有在氧化物半导体膜或氧化物半导体衬底中的沟道形成区域的情况下，晶体管22不一定需要层叠于晶体管23上，而是晶体管22和23可以形成于同一层中。

在使用硅薄膜形成晶体管23时，可以将任意如下材料用于该薄膜：利用等离子体增强CVD法等气相沉积法或溅射法形成的非晶硅；利用激光退火等处理使非晶硅晶化而得到的多晶硅；通过对单晶硅片注入氢离子等来使该单晶硅片的表层部剥离而得到的单晶硅；等等。

举例而言，其中形成晶体管23的半导体衬底601可以为硅衬底、锗衬底或硅锗衬底。在图19中，将单晶硅衬底用作半导体衬底601。

晶体管23利用元件隔离法彼此电隔离。作为元件隔离法，可以使用选择性氧化法(局部氧化法，LOCOS)、沟槽隔离法(浅沟隔离法，STI)等。图19示出了其中利用沟槽隔离法使晶体管23电隔离时的例子。具体而言，在图19中，晶体管23通过使用元件隔离区域610的元件隔离法彼此电隔离，其中元件隔离区域610通过如下方式形成：在利用蚀刻等形成于半导体衬底601中的沟槽中埋入包含氧化硅等的绝缘物。

在晶体管23上设置有绝缘膜611。在绝缘膜611中形成有开口。在上述开口中形成有与晶体管23的源极及漏极电连接的导电膜625及626以及与晶体管23的栅极电连接的导电膜627。

导电膜625与形成于绝缘膜611上的导电膜634电连接。导电膜626与形成于绝缘膜611上的导电膜635电连接。导电膜627与形成于绝缘膜611上的导电膜636电连接。

在导电膜634及635上形成有绝缘膜612。在绝缘膜612中形成有开口。在该开口中形成有与导电膜636电连接的导电膜637。导电膜637与形成于绝缘膜612上的导电膜651电连接。

在导电膜651上形成有绝缘膜613。在绝缘膜613中形成有开口。在该开口中形成有与导电膜651电连接的导电膜652。导电膜652与形成于绝缘膜613上的导电膜653电连接。在绝缘膜613上形成有导电膜644。

在导电膜653及导电膜644上形成有绝缘膜661。在图19中，在绝缘膜661上形成有晶体管22。

在绝缘膜661之上，晶体管22包括：包含氧化物半导体的半导体膜701；半导体膜701上的用作源电极和漏电极的导电膜721和722；半导体膜701、导电膜721及722上的栅极绝缘膜662；以及在栅极绝缘膜662上、在导电膜721与722之间、与半导体膜701重叠的栅电极731。在形成在绝缘膜661中的开口中，导电膜722与导电膜653电连接。

在晶体管22的半导体膜701中，在重叠于导电膜721的区域与重叠于栅电极731的区域之间存在有区域710。此外，在晶体管22的半导体膜701中，在重叠于导电膜722的区域与重叠于栅电极731的区域之间存在有区域711。当将导电膜721和722以及栅电极731用作掩模而对区域710及711添加诸如氩等惰性气体，添加对半导体膜701赋予p型导电型的杂质，或添加对半导体膜701赋予n型导电型的杂质时，可以使区域710及711的电阻率比半导体膜701中的与栅电极731重叠的区域的电阻率低。

在晶体管22上设置有绝缘膜663。

在图19中，晶体管22在半导体膜701的至少一侧具有栅电极731。替代地，晶体管22可以具有夹着半导体膜701的一对栅电极。

在晶体管22具有夹着半导体膜701的一对栅电极的情况下，可以对一个栅电极供应用于控制导通/非导通状态的信号，并对另一个栅电极供应来自另一元件的电位。在该情况下，可以对一对栅电极供应相同电平的电位，或者可以只对另一个栅电极供应诸如地电位等固定电位。通过控制对另一个栅电极供应的电位电平，可以控制晶体管的阈值电压。

在图19中，晶体管22具有单栅结构，其中设置有对应于一个栅电极731的一个沟道形成区域。但是，晶体管22也可以具有多栅结构，其中设置有电连接的多个栅电极，由此在一个有源层中具有多个沟道形成区域。

<电子设备的例子>

本发明的一个实施例的半导体装置可以用于显示设备、个人计算机或具备记录介质的图像再现装置(典型的是，再现诸如数字通用磁盘(DVD：digital versatile disc)等记录介质的内容，并具有显示再现的图像的显示器的装置)中。可以装备本发明的一个实施例的半导体装置的电子设备的其它例子是移动电话、包括便携式游戏机的游戏机、便携式信息终端、电子书阅读器、视频摄像机和数码相机等影像拍摄装置、护目镜型显示器(头戴式显示器)、导航***、音频再现装置(例如，汽车音频***、数字音频播放器)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)、自动售货机以及医疗设备。图20A至20F示出这些电子设备的具体例子。

图20A示出一种便携式游戏机，该便携式游戏机包括壳体5001、壳体5002、显示部5003、显示部5004、麦克风5005、扬声器5006、操作键5007以及触笔5008等。可以将本发明的一个实施例的半导体装置用于便携式游戏机所包括的各种集成电路。虽然图20A的便携式游戏机包括两个显示部5003和5004，但是便携式游戏机所具有的显示部的数量不限于此。

图20B示出便携式信息终端，该便携式信息终端包括第一壳体5601、第二壳体5602、第一显示部5603、第二显示部5604、连接部5605以及操作键5606等。可以将本发明的一个实施例的半导体装置用于便携式信息终端所包括的各种集成电路。第一显示部5603设置在第一壳体5601中，第二显示部5604设置在第二壳体5602中。第一壳体5601和第二壳体5602由连接部5605彼此连接，并且由该连接部5605可以改变第一壳体5601和第二壳体5602之间的角度。第一显示部5603所显示的图像也可以根据第一壳体5601和第二壳体5602之间在连接部5605所成的角度切换。此外，也可以将具有位置输入功能的显示装置用于第一显示部5603和第二显示部5604中的至少一个。可以通过在显示装置中设置触摸屏而附加上述位置输入功能。替代地，也可以通过将被称为光传感器的光电转换元件设置在显示装置的像素部中来附加上述位置输入功能。

图20C示出笔记本式个人计算机，该笔记本式个人计算机包括壳体5401、显示部5402、键盘5403、指向装置5404等。可以将本发明的一个实施例的半导体装置用于笔记本式个人计算机所包括的各种集成电路。

图20D示出电冷藏冷冻箱，该电冷藏冷冻箱包括壳体5301、冷藏室门5302、冷冻室门5303等。可以将本发明的一个实施例的半导体装置用于电冷藏冷冻箱所包括的各种集成电路。

图20E示出视频摄像机，该视频摄像机包括第一壳体5801、第二壳体5802、显示部5803、操作键5804、透镜5805以及连接部5806等。可以将本发明的一个实施例的半导体装置用于视频摄像机所包括的各种集成电路。操作键5804及透镜5805设置在第一壳体5801中，显示部5803设置在第二壳体5802中。第一壳体5801和第二壳体5802由连接部5806彼此连接，并且由该连接部5806可以改变第一壳体5801和第二壳体5802之间的角度。显示部5803所显示的图像也可以根据第一壳体5801和第二壳体5802之间在连接部5806所成的角度切换。

图20F示出汽车，该汽车包括车体5101、车轮5102、仪表盘5103及灯5104等。可以将本发明的一个实施例的半导体装置用于汽车所包括的各种集成电路。

符号说明

10：半导体装置、11：处理器、12：存储电路、13：PMU、14：寄存器、15：比较电路、16：电源、17：计数器、18：逻辑电路、19：电路、20：单元阵列、21：电路、22：晶体管、23：晶体管、24：晶体管、25：电容器、26：组、26-m：组、26-1：组、27：单元阵列、30：驱动电路、31：驱动电路、32：驱动电路、33：电路、34：电路、35：开关、36：电路、37：电路、38：电路、39：电路、42：布线、43：LUT、44：触发器、45：输入端子、46：输出端子、47：AND电路、48：多路复用器、49：端子、50：多路复用器、51：端子、52：端子、53：端子、63：电路、64：电路、90：晶体管、91：绝缘膜、92a：氧化物半导体膜、92b：氧化物半导体膜、92c：氧化物半导体膜、93：导电膜、94：导电膜、95：导电膜、96：导电膜、97：衬底、400：衬底、401：元件隔离区域、402：杂质区域、403：杂质区域、404：沟道形成区域、405：绝缘膜、406：栅电极、411：绝缘膜、412：导电膜、413：导电膜、414：导电膜、416：导电膜、417：导电膜、418：导电膜、420：绝缘膜、421：绝缘膜、422：绝缘膜、430：半导体膜、430a：氧化物半导体膜、430c：氧化物半导体膜、431：栅极绝缘膜、432：导电膜、433：导电膜、434：栅电极、601：半导体衬底、610：元件隔离区域、611：绝缘膜、612：绝缘膜、613：绝缘膜、625：导电膜、626：导电膜、627：导电膜、634：导电膜、635：导电膜、636：导电膜、637：导电膜、644：导电膜、651：导电膜、652：导电膜、653：导电膜、661：绝缘膜、662：栅极绝缘膜、663：绝缘膜、701：半导体膜、710：区域、711：区域、721：导电膜、722：导电膜、731：栅电极、5001：壳体、5002：壳体、5003：显示部、5004：显示部、5005：麦克风、5006：扬声器、5007：操作键、5008：触屏笔、5101：车体、5102：车轮、5103：仪表盘、5104：灯、5301：壳体、5302：冷藏室门、5303：冷冻室门、5401：壳体、5402：显示部、5403：键盘、5404：指向装置、5601：壳体、5602：壳体、5603：显示部、5604：显示部、5605：连接部、5606：操作键、5801：壳体、5802：壳体、5803：显示部、5804：操作键、5805：透镜、5806：连接部

本申请基于2014年2月7日向日本专利局提交的日本专利申请第2014-022284号以及2014年3月6日向日本专利局提交的日本专利申请第2014-043913号，其全部内容通过引用纳入本文。

Claims

1.一种半导体装置，包括：

存储电路，

其中，所述半导体装置能够在所述存储电路中储存启动例程，并能够执行所述启动例程，

所述半导体装置能够在执行所述启动例程之后将所述存储电路用作缓冲存储装置，

所述半导体装置能够在将所述存储电路用作缓冲存储装置之后且在所述半导体装置被断电之前从外部将所述启动例程加载至所述存储电路，

所述半导体装置能够测量停止对所述半导体装置的电力供应的期间的长度，

所述半导体装置能够在所述电力供应之后对所述期间的长度与预设期间的长度进行比较，

所述半导体装置能够在所述期间比所述预设期间长时，在从外部将所述启动例程加载至所述存储电路之后执行所述启动例程，

并且所述半导体装置能够在所述期间比所述预设期间短时，执行在所述半导体装置被断电之前储存在所述存储电路中的所述启动例程。

2.根据权利要求1所述的半导体装置，

其中所述存储电路包括具有氧化物半导体的半导体元件。

3.根据权利要求1所述的半导体装置，

其中所述存储电路包括存储单元，

所述存储单元包括第一晶体管、第二晶体管、第三晶体管及电容器，

所述第一晶体管的源极和漏极中的一个、所述第二晶体管的栅极以及所述电容器的一对电极中的一个彼此电连接，

所述第二晶体管的源极和漏极中的一个与所述第三晶体管的源极和漏极中的一个电连接，

并且所述第一晶体管包括氧化物半导体层。

4.根据权利要求1所述的半导体装置，

其中所述存储电路包括存储单元，

所述存储单元包括第一晶体管、第二晶体管及电容器，

并且所述第一晶体管包括氧化物半导体层。

5.一种电子设备，包括：

根据权利要求1所述的半导体装置；以及

壳体、显示装置、麦克风或扬声器。

6.一种半导体装置，包括：

存储电路，

其中，所述半导体装置能够依次进行第一操作、第二操作和第三操作，

所述半导体装置能够在所述第一操作与所述第二操作之间被断电，

所述半导体装置能够在所述第一操作中执行启动例程，

所述半导体装置能够在完成所述第一操作之前，在所述存储电路中储存关于所述半导体装置的设定的数据，

所述半导体装置能够在所述第二操作中，根据储存在所述存储电路中的所述数据基于所述设定进行操作，而不执行所述启动例程，

所述半导体装置能够在所述第二操作与所述第三操作之间被断电，

并且所述半导体装置能够从外部将所述启动例程加载至所述存储电路并且能够在所述第三操作中执行所述启动例程。

7.根据权利要求6所述的半导体装置，还包括：

逻辑电路，

其中所述逻辑电路包括多个电路，

并且所述存储电路能够根据所述数据控制在所述多个电路之间的电连接。

8.根据权利要求6所述的半导体装置，

其中在所述第一操作中执行所述启动例程之后所述存储电路用作缓冲存储装置，

并且在所述第二操作中进行基于所述设定的所述操作之后所述存储电路用作缓冲存储装置。

9.根据权利要求6所述的半导体装置，

其中所述存储电路包括具有氧化物半导体的半导体元件。

10.根据权利要求6所述的半导体装置，

其中所述存储电路包括存储单元，

并且所述第一晶体管包括氧化物半导体层。

11.根据权利要求6所述的半导体装置，

其中所述存储电路包括存储单元，

所述存储单元包括第一晶体管、第二晶体管及电容器，

并且所述第一晶体管包括氧化物半导体层。

12.一种电子设备，包括：

根据权利要求6所述的半导体装置；以及

壳体、显示装置、麦克风或扬声器。