KR101924231B1 - 반도체 기억 장치 - Google Patents

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KR101924231B1
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도시히꼬 사이또
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 단위 면적당 메모리 모듈의 기억 용량을 증가시키는 것이다. 또한, 소비 전력이 작은 메모리 모듈을 제공하는 것이다.
반도체 장치는 비트선과, 2개 이상의 워드선과, 트랜지스터 및 커패시터로 이루어진 서브 메모리셀을 2개 이상 갖는 메모리셀을 구비한다. 트랜지스터의 소스 및 드레인 중 하나가 비트선과 접속되고, 트랜지스터의 소스 및 드레인 중 다른 하나가 커패시터와 접속되고, 트랜지스터의 게이트가 워드선 중 하나와 접속되고, 커패시터의 용량이 각 서브 메모리셀에서 상이하다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 하나의 트랜지스터와 하나의 커패시터에 의해 1비트분의 데이터를 기억할 수 있는 반도체 기억 장치이다. DRAM은 단위 메모리셀당 면적이 작고 모듈화할 때 집적하기 쉬운 데다가 저렴하게 제조할 수 있다.
DRAM은 커패시터에 축적한 전하가 트랜지스터의 오프(off) 전류에 의해 누설되기 때문에, 필요한 전하가 소실(消失)되기 전에 다시 충전(리플레쉬)할 필요가 있었다.
(특허 문헌 1) 일본국 특개2010-147392호 공보
도 11a에 도시하는 DRAM의 회로도를 사용하여 설명하기로 한다. DRAM은 비트선 BL, 워드선 WL, 센스 앰프 SAmp, 트랜지스터 Tr, 및 커패시터 C를 갖는다.
커패시터 C에 유지된 전위는 트랜지스터 Tr을 통과하는 누설에 의해, 도 11b에 도시하는 바와 같이 시간 경과에 따라 서서히 저감된다. 처음에는 V0으로부터 V1까지 충전된 전위는 일정 시간이 지나면 data1을 판독하는 한계점인 VA까지 저감된다. 이 기간을 유지 기간 T_1로 한다. 즉, 2치 메모리셀의 경우에는 유지 기간 T_1 사이에 리플레쉬할 필요가 있다.
특허 문헌 1에 기재된 발명에서는 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터의 구조에 특징을 갖게 함으로써 오프 전류를 저감하는 것이 제안되어 있다. 그러나, 상기 트랜지스터의 오프 전류를 충분히 작게 하기는 어렵다. 그래서, 종래의 DRAM에서는 기억한 정보를 다른 정보로 바꾸지 않는 경우라도 소정 주기로(예를 들어 1초 동안에 수십번) 기억 소자를 리플레쉬할 필요가 있었다.
한편, 단위 면적당 메모리 모듈의 기억 용량을 증가시키기 위해서는 DRAM을 축소화하는 방법만으로는 한계가 있어, 하나의 메모리셀마다 복수의 데이터를 기억하는 다치화(多値化)가 요구되고 있다.
다음에, data1 및 data2를 판독 가능 상태로 한 3치 메모리셀에 대해서 설명하기로 한다. 도 11c에 있어서, data2를 판독하는 한계점은 V1이 되고, data2를 판독할 수 있는 기간을 유지 기간 T_2로 한다. 유지 기간 T_2는 2치 메모리셀의 유지 기간 T_1과 비교하여 그 기간이 짧다는 것을 알 수 있다. 따라서, 리플레쉬 빈도를 더 높일 필요가 있었다. 따라서, 판독의 정확성을 고려하면 다치 메모리셀은 실현되기 어려웠다.
그래서, 본 발명에서는 단위 면적당 메모리 모듈의 기억 용량을 증가시키는 것을 과제의 하나로 한다.
또한, 본 발명에서는 소비 전력이 적은 메모리 모듈을 제공하는 것을 과제의 하나로 한다.
메모리셀의 다치화 및 적층 구조화에 의해 단위 면적당 메모리 모듈의 기억 용량을 증가시킨다.
본 발명의 일 형태는 비트선과, 2개 이상의 워드선과, 트랜지스터 및 커패시터로 이루어진 서브 메모리셀을 2개 이상 갖는 메모리셀을 구비하고, 트랜지스터의 소스 및 드레인 중 하나가 비트선과 접속되고, 트랜지스터의 소스 및 드레인 중 다른 하나가 커패시터와 접속되고, 트랜지스터의 게이트가 워드선의 하나와 접속되고, 커패시터의 용량이 각 서브 메모리셀에서 다른 것을 특징으로 하는 반도체 기억 장치이다.
트랜지스터의 오프 전류에 기인하여 커패시터로부터 전하가 소실된다. 오프 전류란 트랜지스터가 오프 상태일 때 소스 및 드레인 사이를 흐르는 전류이며, 오프 전류가 흐름으로써 커패시터에 축적된 전하가 시간 경과에 따라 소실되어 버린다. 이러한 현상을 회피하기 위해서 오프 전류가 작은 트랜지스터를 사용함으로써, 커패시터의 전위의 유지 기간을 늘릴 수 있다.
트랜지스터의 오프 전류는 반도체막의 캐리어가 재결합함으로써 발생한다. 따라서, 반도체막의 밴드갭이 크거나 캐리어의 재결합 중심이 되는 불순물이 적을수록 오프 전류가 흐르기 어려워진다. 예를 들어, 트랜지스터는 고순도화되고 밴드갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더 바람직하게는 3eV 이상인 산화물 반도체막, 탄화실리콘막 또는 질화갈륨막 등을 사용하면 좋다.
특히, 산화물 반도체막은 스퍼터링 장치 등에 의해 용이하게 형성할 수 있고, 또 본 발명의 일 형태에 따른 산화물 반도체막을 활성층에 사용한 트랜지스터는 낮은 오프 전류를 실현하기 때문에 본 발명을 실시하는 데 적합한 재료이다. 예를 들어, In-Ga-Zn-O로 이루어진 산화물 반도체막을 사용한 트랜지스터의 오프 전류는 1×10-18A 이하, 고순도화된 In-Ga-Zn-O로 이루어진 산화물 반도체막을 사용한 트랜지스터의 오프 전류는 1×10-21A 이하, 불순물을 더 저감시키면 1×10-24A 이하라는 매우 작은 값이 된다. 이것은 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터의 오프 전류의 1014분의 1 내지 108분의 1이며, 커패시터의 전하의 유지 기간은 108 내지 1014배나 된다.
이와 같이, 오프 전류가 작은 트랜지스터를 사용함으로써, 리플레쉬 빈도를 저감하여도 커패시터의 전하를 오랜 기간 동안 유지할 수 있다.
또한, 리플레쉬 빈도를 저감함으로써 소비 전력을 적게 할 수 있다.
또한, 전하가 거의 소실되지 않음으로써 용량의 미소한 차이가 판별할 수 있게 되기 때문에, 커패시터 크기를 작게 할 수 있다. 메모리셀을 축소화할 수 있기 때문에 메모리 모듈의 면적도 작게 할 수 있다.
또한, 커패시터의 용량이 상이한 2개 이상의 서브 메모리셀을 조합하여 메모리셀을 구성함으로써, 용량 차이를 이용한 다치 메모리셀을 실현할 수 있다.
예를 들어, 메모리셀을 용량 C1의 커패시터를 갖는 제 1 서브 메모리셀(, 용량 C2의 커패시터를 갖는 제 2 서브 메모리셀) 내지 용량 Cn의 커패시터를 갖는 제 n 서브 메모리셀(n은 2 이상의 자연수)로 구성한다. 여기서, C1(:C2):Cn=1(:2):2n-1로 함으로써 메모리셀에 유지되는 전위의 조합은 2n쌍이 되어 2n치 메모리셀을 제작할 수 있다. 다만, n 값이 커지면 커패시터의 면적도 크게 해야 한다. 그러므로 n 값이 커지면 면적을 축소화하는 데 불리할 수 있다. 또한, 전위를 판독하기 어려울 수도 있기 때문에, n을 적절한 범위로 하는 것이 바람직하다. 예를 들어, n을 2 내지 8, 바람직하게는 3 내지 5로 하면 좋다.
또한, 본 발명의 일 형태는 서브 메모리셀을 중첩하여 메모리셀로 할 수 있다. 이것은 산화물 반도체막이 스퍼터링법 등으로 형성할 수 있기 때문이다. 서브 메모리셀을 중첩하여 형성함으로써 면적이 작은 메모리셀을 제작할 수 있고, 단위 면적당 메모리 모듈의 기억 용량을 더 증가시킬 수 있다.
또는, 메모리셀을 중첩하여 형성하는 구성으로 하여도 상관없다. 서브 메모리셀의 크기는 커패시터의 면적에 따라 크게 달라진다. 용량이 가장 큰 커패시터를 갖는 서브 메모리셀(최대 서브 메모리셀이라고도 함)과, 용량이 가장 작은 커패시터를 갖는 서브 메모리셀(최소 서브 메모리셀이라고도 함)을 중첩하면 2n치 메모리셀의 면적은 최대 서브 메모리셀의 크기가 된다. 즉, 메모리셀을 배치하여 모듈화할 때, 최대 서브 메모리셀의 면적에 따른 개수가 집적된다. 또한, 서브 메모리셀을 동일층에 배치하여 메모리셀을 제작하고 나서 같은 크기의 메모리셀을 중첩함으로써 모듈화할 때 필요없는 공간이 생기기 어려운 구조가 된다. 따라서, 단위 면적당 메모리 모듈의 기억 용량을 더 증가시킬 수 있다.
또한, 본 발명의 일 형태인 반도체 장치는 비트선과, 2개 이상의 워드선과, 트랜지스터 및 커패시터로 이루어진 서브 메모리셀을 2개 이상 갖는 메모리셀과, 제 1 선택 트랜지스터와, 제 2 선택 트랜지스터와, 앰프와, 제 1 선택선과, 제 2 선택선과, 서브 비트선을 구비하고, 제 1 선택 트랜지스터의 게이트가 제 1 선택선과 접속되고, 제 1 선택 트랜지스터의 소스 및 드레인 중 하나가 비트선과 접속되고, 제 1 선택 트랜지스터의 소스 및 드레인 중 다른 하나가 서브 비트선과 접속되고, 서브 비트선을 통하여 제 1 선택 트랜지스터와 각 서브 메모리셀에 있는 트랜지스터의 소스 및 드레인 중 하나와 앰프의 한 단자가 접속되고, 앰프의 다른 단자가 제 2 선택 트랜지스터의 소스 및 드레인 중 하나와 접속되고, 제 2 선택 트랜지스터의 소스 및 드레인 중 다른 하나가 비트선과 접속되고, 제 2 선택 트랜지스터의 게이트가 제 2 선택선과 접속되고, 트랜지스터의 소스 및 드레인 중 다른 하나가 커패시터와 접속되고, 트랜지스터의 게이트가 워드선의 하나와 접속되고, 커패시터의 용량이 서브 메모리셀마다 상이하다.
종래의 DRAM에서는 판독할 때, 메모리셀의 용량과 함께 비트선의 기생 용량도 판독되기 때문에 메모리셀의 커패시터에 일정한 용량이 필요하였다. 본 발명의 일 형태와 같이, 서브 비트선을 각 메모리셀에 형성함으로써, 판독할 때 비트선의 기생 용량이 미치는 영향을 저감할 수 있다. 즉, 다치화할 때 데이터를 식별하기 쉬워진다. 따라서, 메모리셀에서의 커패시터의 용량을 한층 더 저감할 수 있다.
메모리셀의 다치화 및 적층 구조화에 의해 단위 면적당 메모리 모듈의 기억 용량을 증가시킬 수 있다.
또한, 리플레쉬 빈도를 저감시킴으로써 메모리 모듈의 소비 전력을 저감할 수 있다.
도 1은 반도체 기억 장치의 예를 도시하는 회로도.
도 2a 및 도 2b는 반도체 기억 장치의 기록 동작을 설명하는 회로도.
도 3a 및 도 3b는 반도체 기억 장치의 기록 동작 및 판독 동작을 설명하는 회로도.
도 4는 반도체 기억 장치의 예를 도시하는 회로도.
도 5는 반도체 기억 장치의 모듈화의 예를 도시하는 회로도.
도 6은 반도체 기억 장치의 메모리셀의 단면 구조를 설명하는 도면.
도 7은 반도체 기억 장치의 메모리 모듈의 단면 구조를 설명하는 도면.
도 8은 반도체 기억 장치의 메모리 모듈의 단면 구조를 설명하는 도면.
도 9는 반도체 기억 장치의 메모리셀의 단면 구조를 설명하는 도면.
도 10은 반도체 기억 장치의 메모리셀의 단면 구조를 설명하는 도면.
도 11a 내지 도 11c는 종래의 반도체 기억 장치에 대해서 설명하는 도면.
도 12a 내지 도 12e는 산화물 반도체의 결정 구조를 설명하는 도면.
도 13의 (a) 내지 (c)는 산화물 반도체의 결정 구조를 설명하는 도면.
도 14의 (a) 내지 (c)는 산화물 반도체의 결정 구조를 설명하는 도면.
도 15는 계산하여 얻어진 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 16a 내지 도 16c는 계산하여 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17a 내지 도 17c는 계산하여 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18a 내지 도 18c는 계산하여 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19a 및 도 19b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 20a 내지 도 20c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 21은 시료 A 및 시료 B의 XRD 스펙트럼을 도시하는 도면.
도 22는 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 도시하는 도면.
도 23은 Id 및 전계 효과 이동도의 Vg 의존성을 도시하는 도면.
도 24a 및 도 24b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 25a 및 도 25b는 반도체 장치의 상면도 및 단면도.
도 26a 및 도 26b는 반도체 장치의 상면도 및 단면도.
이하에서는 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하에 기재하는 설명에 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 도면을 사용하여 발명의 구성을 설명하는 데 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 제 1이나 제 2로 붙여지는 서수사는 변의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서, 발명을 특정하기 위한 사항으로서 고유 명칭을 나타내는 것이 아니다.
이하에서 본 발명을 설명하는데, 본 명세서에서 사용하는 용어에 대해서 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인에 대해서 본 명세서에서는 하나를 드레인이라고 부르면 다른 하나를 소스로 한다. 즉, 전위가 높은지 낮은지에 따라 이들을 구별하지는 않는다. 그래서, 본 명세서에 있어서 소스라고 불리는 부분을 드레인으로 바꿀 수도 있다.
본 명세서에서는 '접속된다'라고 표현되는 경우라도 실제 회로에서는 물리적인 접속 부분이 없고 그저 배선만 연장되는 경우도 있다. 예를 들어 절연 게이트형 전계 효과 트랜지스터(MISFET)의 회로에서는 하나의 배선이 복수의 MISFET의 게이트를 겸하는 경우도 있다. 이런 경우에는 회로도에서는 하나의 배선으로부터 게이트를 향하여 여러 갈래로 분기되어 도시될 수도 있다. 본 명세서에서는 이런 경우에도 '배선이 게이트에 접속된다'라는 표현을 사용할 수 있다.
또한, 본 명세서에서는 매트릭스에 있어서 특정한 행이나 열, 위치를 다루는 경우에는 부호에 좌표를 나타내는 기호를 붙이고, 예를 들어 '제 1 선택 트랜지스터 STr1_n_m', '비트선 BL_m', '서브 비트선 SBL_n_m'이라고 표기하지만, 특별히 행이나 열, 위치를 특정하지 않는 경우나 집합적으로 다루는 경우, 또는 어느 위치에 있는지 명확한 경우에는 '제 1 선택 트랜지스터 STr1', '비트선 BL', '서브 비트선 SBL', 또는 단순히 '제 1 선택 트랜지스터', '비트선', '서브 비트선'이라고 표기할 수도 있다.
(실시형태 1)
본 실시형태에서는 반도체 기억 장치인 메모리셀의 구성 및 그 동작 예에 대해서 도 1을 사용하여 설명하기로 한다.
도 1은 비트선 BL과, 워드선 WL_1(, WL_2) 내지 WL_n과, 트랜지스터 Tr_1(, Tr_2) 내지 Tr_n과, 커패시터 C_1(, C_2) 내지 C_n과, 센스 앰프 SAmp를 갖는 메모리셀의 회로도이다.
트랜지스터 Tr_1의 게이트는 워드선 WL_1과 접속되고, 트랜지스터 Tr_1의 소스 및 드레인 중 하나는 비트선 BL과 접속되고, 트랜지스터 Tr_1의 소스 및 드레인 중 다른 하나는 커패시터 C_1의 한 단자와 접속되고, 커패시터 C_1의 다른 단자와 GND가 접속된다. 마찬가지로, 트랜지스터 Tr_2의 게이트는 워드선 WL_2와 접속되고, 트랜지스터 Tr_2의 소스 및 드레인 중 하나는 비트선 BL과 접속되고, 트랜지스터 Tr_2의 소스 및 드레인 중 다른 하나는 커패시터 C_2의 한 단자와 접속되고, 커패시터 C_2의 다른 단자와 GND가 접속된다. 마찬가지로 트랜지스터 Tr_n의 게이트는 워드선 WL_n과 접속되고, 트랜지스터 Tr_n의 소스 및 드레인 중 하나는 비트선 BL과 접속되고, 트랜지스터 Tr_n의 소스 및 드레인 중 다른 하나는 커패시터 C_n의 한 단자와 접속되고, 커패시터 C_n의 다른 단자와 GND가 접속된다. 비트선 BL은 센스 앰프 SAmp와 접속된다. 또한, 'GND에 접속된다'란 접지한다는 뜻이다.
여기서, 트랜지스터와 커패시터를 하나씩 접속한 구성을 서브 메모리셀 SCL로 한다. 구체적으로는 트랜지스터 Tr_1 및 커패시터 C_1의 구성을 서브 메모리셀 SCL_1, 트랜지스터 Tr_2 및 커패시터 C_2의 구성을 서브 메모리셀 SCL_2, 트랜지스터 Tr_n 및 커패시터 C_n의 구성을 서브 메모리셀 SCL_n으로 한다.
트랜지스터 Tr_1(, Tr_2) 내지 Tr_n에는 오프 전류가 작은 트랜지스터를 사용한다. 구체적으로는 고순도화되고 밴드갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더 바람직하게는 3eV 이상인 산화물 반도체막, 탄화실리콘막 또는 질화갈륨막 등의 반도체막을 활성층에 사용한 트랜지스터로 하면 좋다. 상술한 반도체막은 밴드갭이 크고 불순물 준위가 적기 때문에, 캐리어의 재결합이 적으며 오프 전류가 작다.
오프 전류가 작은 트랜지스터를 서브 메모리셀에 사용함으로써, 커패시터에 유지된 전위가 변동하는 것을 억제할 수 있다. 따라서, 전위의 유지 기간이 길어지고, 리플레쉬 빈도를 낮추어도 되기 때문에 소비 전력의 저감이 기대된다. 또한, 전위 변동을 억제함으로써, 커패시터의 용량을 작게 할 수 있어서 메모리셀의 면적도 축소할 수 있다.
또한, 각 서브 메모리셀에서의 커패시터의 용량을 조정함으로써, 유지되는 전위를 복수 가질 수 있다. 즉, 다치화된 메모리셀을 제작할 수 있다.
예를 들어, 용량을 C_1: C_2: C_n=1:2:2n-1(n은 2 이상의 자연수)로 함으로써, 전위의 조합을 2n개 만들 수 있다. 이 때, 가장 용량이 작은 C_1의 용량이 0.1fF 이상 1fF 이하가 되도록 하면 좋다. 다만, n 값이 커지면 커패시터의 면적도 크게 해야 한다. 따라서, n 값이 커지면 면적을 축소하는 데 불리한 경우가 있다. 또한, 전위를 판독하기 어려울 수도 있기 때문에, n을 적절한 범위로 하는 것이 바람직하다. 예를 들어 n을 2 내지 8, 바람직하게는 3 내지 5로 하면 좋다.
예를 들어 n=3이고 커패시터 C_1의 용량이 1fF, 커패시터 C_2의 용량이 2fF, 커패시터 C_3의 용량이 4fF인 경우의 기록 동작의 방법에 대해서 설명한다.
각 용량은 독립적으로 기록할 수 있다. 즉, 비트선을 소정의 전위 VDD(커패시터를 충전하기에 충분한 전위)로 하고, 기록 동작을 하는 커패시터를 갖는 서브 메모리셀에 접속되는 워드선에 VH를 인가하면 좋다. 본 명세서에 있어서, VH는 트랜지스터의 임계값 전압(Vth)에 VDD를 합친 것보다 더 높은 전압을 말한다. 표 1에 각 워드선의 전위와 커패시터의 용량의 조합을 나타낸다.
WL_1 WL_2 WL_3 유지 용량［ｆＦ］
GND GND GND 0
VH GND GND 1
GND VH GND 2
VH VH GND 3
GND GND VH 4
VH GND VH 5
GND VH VH 6
VH VH VH 7
축적된 전위를 센스 앰프로 검출함으로써, 3비트(8치)의 데이터를 판독할 수 있게 된다. 즉, n=3으로 함으로써, 8치 메모리셀을 제작할 수 있다.
종래의 실리콘으로 이루어진 반도체 기판에 채널이 형성되는 트랜지스터에서는 오프 전류가 크기 때문에, 전위를 유지할 수 없어 메모리셀의 다치화가 어려운데, 오프 전류가 작은 트랜지스터를 사용함으로써 메모리셀의 다치화를 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 기억 장치인 메모리셀의 구성 및 그 동작의 실시형태 1과 다른 예에 대해서 도 4를 사용하여 설명하기로 한다.
도 4는 비트선 BL과, 서브 비트선 SBL과, 제 1 선택선 SL_1과, 제 2 선택선 SL_2와, 워드선 WL_1(, WL_2) 내지 WL_n과, 제 1 선택 트랜지스터 STr_1과, 제 2 선택 트랜지스터 STr_2와, 트랜지스터 Tr_1(, Tr_2) 내지 Tr_n과, 커패시터 C_1(, C_2) 내지 C_n과, 앰프 Amp를 갖는 메모리셀의 회로도이다.
트랜지스터 Tr_1(, Tr_2) 내지 Tr_n과, 커패시터 C_1(, C_2) 내지 C_n, 및 서브 메모리셀 SCL_1(, SCL_2) 내지 SCL_n은 실시형태 1과 같은 구성으로 하면 좋다.
제 1 선택 트랜지스터 STr_1의 소스 및 드레인 중 하나는 비트선 BL과 접속되고, 제 1 선택 트랜지스터 STr_1의 소스 및 드레인 중 다른 하나는 서브 비트선 SBL를 통하여 트랜지스터 Tr_1(, Tr_2) 내지 Tr_n의 소스 및 드레인 중 하나, 및 앰프 Amp를 통하여 제 2 선택 트랜지스터 STr_2의 소스 및 드레인 중 하나와 접속되고, 제 2 선택 트랜지스터 STr_2의 소스 및 드레인 중 다른 하나는 비트선 BL과 접속된다.
서브 비트선은 비트선과 비교하여 물리적인 거리를 짧게 할 수 있기 때문에, 기생 용량을 저감할 수 있다. 그러므로, 메모리셀의 용량이 짧더라도 오동작을 일으키지 않고 신호를 증폭할 수 있으며 또 증폭된 신호를 비트선에 출력할 수 있다.
따라서, 실시형태 1보다 서브 메모리셀의 커패시터의 용량을 더 저감할 수 있어서 메모리셀의 면적을 축소할 수 있다. 구체적으로는 커패시터의 용량은 0.1fF 이상 1fF 이하까지 작게 할 수 있다. 물론, 커패시터의 용량을 1fF보다 크게 하여도 된다.
또한, 서브 비트선에 하나의 앰프를 접속하기 때문에, 특별히 센스 앰프를 형성하지 않아도 전위를 판별할 수 있다. 물론, 실시형태 1과 같이 센스 앰프를 형성하는 구성으로 하여도 된다.
본 실시형태에 의해, 전위의 유지 기간이 길어지고 리플레쉬 빈도를 낮추어도 되기 때문에 소비 전력의 저감이 기대된다. 또한, 전위의 변동을 억제할 수 있음과 함께 서브 비트선을 형성함으로써 커패시터의 용량을 작게 할 수 있고 더구나 메모리셀의 면적도 축소할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 반도체 기억 장치의 예로서, 실시형태 1에서 제시한 메모리셀을 사용한 n행 m열(n, m은 3 이상의 자연수)의 메모리 모듈에 대해서 도 5를 참조하여 설명하기로 한다.
도 5는 비트선 BL_1, BL_2 내지 BL_m과, 워드선 WL_1, WL_2 내지 WL_n과, 트랜지스터 Tr_1_1 내지 Tr_m_n과, 커패시터 C_1_1 내지 C_m_n과, 센스 앰프 SAmp_1, SAmp_2 내지 SAmp_m을 갖는 메모리 모듈이다.
각 트랜지스터, 각 커패시터, 각 서브 메모리셀(SCL_1_1 내지 SCL_m_n)은 실시형태 1과 같은 구성으로 하면 좋다.
메모리셀 CL_1의 구성을 나타낸다. 트랜지스터 Tr_1_1의 게이트는 워드선 WL_1과 접속되고, 트랜지스터 Tr_1_1의 소스 및 드레인 중 하나는 비트선 BL_1과 접속되고, 트랜지스터 Tr_1_1의 소스 및 드레인 중 다른 하나는 커패시터 C_1_1의 한 단자와 접속되고, 커패시터 C_1_1의 다른 단자와 GND가 접속된다. 마찬가지로 트랜지스터 Tr_1_2의 게이트는 워드선 WL_2와 접속되고, 트랜지스터 Tr_1_2의 소스 및 드레인 중 하나는 BL_1과 접속되고, 트랜지스터 Tr_1_2의 소스 및 드레인 중 다른 하나는 커패시터 C_1_2의 한 단자와 접속되고, 커패시터 C_1_2의 다른 단자와 GND가 접속된다. 마찬가지로 트랜지스터 Tr_1_n의 게이트는 워드선 WL_n과 접속되고, 트랜지스터 Tr_1_n의 소스 및 드레인 중 하나는 비트선 BL_1과 접속되고, 트랜지스터 Tr_1_n의 소스 및 드레인 중 다른 하나는 커패시터 C_1_n의 한 단자와 접속되고, 커패시터 C_1_n의 다른 단자와 GND가 접속된다. 비트선 BL_1은 센스 앰프 SAmp_1과 접속된다.
메모리셀 CL_2 내지 CL_m은 비트선 및 센스 앰프가 메모리셀 CL_1과 다를 뿐이며 그 이외는 마찬가지로 구성하면 좋다. 즉, 메모리셀 CL_2 내지 CL_m에는 각각 비트선 BL_2 내지 BL_m, 또 센스 앰프 SAmp_2 내지 SAmp_m을 사용하지만, 같은 행의 서브 메모리셀은 워드선을 공유한다. 구체적으로는 1행째에 있는 트랜지스터(Tr_1_1, Tr_2_1 내지 Tr_m_1)의 게이트에는 워드선 WL_1을 접속하고, 2행째에 있는 트랜지스터(Tr_1_2, Tr_2_2 내지 Tr_m_2)의 게이트에는 워드선 WL_2를 접속하고, n행째에 있는 트랜지스터(Tr_1_n, Tr_2_n 내지 Tr_m_n)의 게이트에는 워드선 WL_n을 접속한다.
이러한 구성으로 함으로써, 2n치 메모리셀을 m개 접속한 대용량의 메모리 모듈을 제작할 수 있다.
본 실시형태에서는 실시형태 1과 같은 구성의 메모리셀을 복수 접속하는 예를 제시하였지만, 이것에 한정되지 않고, 실시형태 2에서 제시한 메모리셀을 사용하는 등 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 도 6을 사용하여 반도체 기억 장치인 메모리셀의 제작 방법의 예를 제시하기로 한다.
도 6은 서브 메모리셀(410), 서브 메모리셀(420), 서브 메모리셀(430)을 중첩하여 구성한 메모리셀의 단면도이다. 각 서브 메모리셀을 중첩한 구성으로 함으로써, 메모리셀의 면적을 축소할 수 있다. 또한, 센스 앰프, 앰프, 비트선, 워드선은 간략화를 위해 생략한다.
영역(400)은 센스 앰프나 앰프 등(도시하지 않음)이 제작되는 영역이며, 실리콘 웨이퍼(401), 실리콘 웨이퍼(401) 위의 게이트 절연막(404), 게이트 절연막(404) 위의 층간막(406) 등을 포함하여 구성된다. 또한, 영역(400)은 상술한 구성에 한정되는 것이 아니다. 예를 들어, 실리콘 웨이퍼 대신에 게르마늄 기판, SOI(Silicon On Insulator) 기판 등으로 대표되는 반도체 기판을 사용하여도 된다.
게이트 절연막(404)은 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 이트리아 안정화 지르코니아 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 또한, 예를 들어 열산화법, CVD법, 스퍼터링법 등을 이용하여 형성하면 좋다.
층간막(406)은 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 예를 들어 열산화법, CVD법, 스퍼터링법 등을 이용하여 형성하면 좋다.
영역(400)의 표면이 CMP(Chemical Mechanical Polishing) 등으로 평탄화되면, 서브 메모리셀을 중첩하여 형성하기 쉬워지기 때문에 바람직하다.
이어서, 서브 메모리셀(410)을 제작한다. 서브 메모리셀(410)은 트랜지스터(451) 및 커패시터(461)로 구성된다.
트랜지스터(451)는 하지막(412)과, 하지막(412) 위의 반도체막(415)과, 반도체막(415)과 일부가 접촉하는 전극(413) 및 전극(418)과, 반도체막(415)과 일부가 접촉하고 전극(413) 및 전극(418)을 덮는 게이트 절연막(414)과, 게이트 절연막(414)을 사이에 두고 반도체막(415) 위에 형성된 게이트 전극(417)으로 구성된다. 또한, 트랜지스터(451)는 상부 게이트 상부 콘택 구조(top gate top contact structure)를 채택하지만, 이것에 한정되지 않고 상부 게이트 하부 콘택 구조, 하부 게이트 상부 콘택 구조 또는 하부 게이트 하부 콘택 구조로 하여도 된다.
하지막(412)은 예를 들어 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 형성한다. 예를 들어 열산화법, CVD법, 스퍼터링법 등으로 형성하면 좋다. 다만, 후술할 반도체막(415)이 산화물 반도체막인 경우에는 열처리에 의해 산소를 방출하는 절연막을 200nm 이상, 바람직하게는 300nm 이상으로 형성하면 좋다. 열처리에 의해 산소를 방출하는 절연막에는 예를 들어 스퍼터링법으로 형성한 산화실리콘막 등을 들 수 있다. 열처리에 의해 산소를 방출하는 절연막을 하지막으로서 사용함으로써, 산화물 반도체막 내의 산소 결손을 메울 수 있고 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 제작할 수 있다.
반도체막(415)은 고순도화되고 밴드갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더 바람직하게는 3eV 이상인 반도체막을 사용한다. 예를 들어 산화물 반도체막, 탄화실리콘막 또는 질화갈륨막 등을 사용하면 좋다.
산화물 반도체막을 사용하는 경우, 적어도 인듐(In) 또는 아연(Zn)을 함유한 산화물 반도체막을 사용하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성 편차를 저감시키기 위한 스태빌라이저(stabilizer)로서, In과 Zn 등에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드(lanthanoid)인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수를 가져도 된다.
예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료, In-Hf-Ga-Zn-O계 재료, In-Al-Ga-Zn-O계 재료, In-Sn-Al-Zn-O계 재료, In-Sn-Hf-Zn-O계 재료, In-Hf-Al-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료(IGZO라고도 표기함), In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료나, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용하여도 된다. 또한, 상술한 재료에 산화실리콘을 함유시켜도 된다. 여기서 예를 들어, In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 뜻이고, In, Ga, 및 Zn의 조성 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 원소가 함유되어도 된다.
또한, 산화물 반도체막은 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용한 박막으로 형성하여도 된다. 여기서, M은 Ga, Al, Fe, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용하여도 된다. 또한, 산화물 반도체막으로서 화학식 In3SnO5(ZnO)n(n>0)로 표기되는 재료를 사용하여도 된다.
예를 들어, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=2:2:1의 원자수 비율을 갖는 In-Ga-Zn-O계 재료나 그 조성 근방의 산화물 반도체막을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3 또는 In:Sn:Zn=2:1:5의 원자수 비율을 갖는 In-Sn-Zn-O계 재료나 그 조성의 근방의 산화물 반도체막을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값 전압 등)에 따라 적절한 조성을 갖는 산화물 반도체막을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위해서 산화물 반도체막의 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
예를 들어, In-Sn-Zn-O계 재료를 이용하면 높은 이동도를 비교적 용이하게 얻을 수 있다. 그러나, In-Ga-Zn-O계 재료라도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어 'In, Ga, 및 Zn의 원자수 비율이 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물 반도체 재료의 조성이 원자수 비율이 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물 반도체 재료의 조성의 근방이다'란 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시킨다는 뜻이며, r은 예를 들어 0.05로 하면 좋다. 또한, 다른 산화물 반도체 재료라도 마찬가지이다.
산화물 반도체는 단결정이든 비단결정이든 상관없다. 비단결정인 경우, 비정질이든 다결정이든 상관없다. 또한, 비정질 내에 결정성을 갖는 영역을 포함하는 등 완전한 비정질이 아니라도 된다.
비정질 상태의 산화물 반도체막은 평탄한 표면을 비교적 용이하게 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있고, 높은 전계 효과 이동도를 비교적 용이하게 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체막을 사용하여 제작한 트랜지스터에서는, 벌크 내 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체막 이상의 전계 효과 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 피형성면 위에 산화물 반도체막을 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 피형성면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 대해서 적용할 수 있도록 3차원으로 확장한 것이며, '기준면으로부터 지정면까지의 편차의 절대값을 평균한 값'이라고 표현할 수 있고, 수학식 1로 정의된다.
Figure 112011081665282-pat00001
또한, 상기 수학식 1에 있어서, S0은 측정면 (좌표 (x1, y1), (x1, y2), (x2, y1), (x2, y2))으로 나타내는 4점에 의해 둘러싸인 직사각형 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM; Atomic Force Microscope)을 사용하여 평가할 수 있다.
산화물 반도체막은 스퍼터링법, PLD법, 스프레이법 등으로 형성할 수 있다.
예를 들어, In-Sn-Zn-O계 재료는 In:Sn:Zn이 원자수 비율로 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등이 되는 타깃을 사용하여 스퍼터링법으로 형성할 수 있다.
특히 스퍼터링법을 이용하여 고순도이며 결함이 적은 산화물 반도체막을 형성하는 경우, 형성시의 산소 분압을 10% 이상으로 하는 것이 바람직하다. 또한, 형성 온도를 200℃ 이상 450℃ 이하로 함으로써 막 내의 불순물(수소 등) 농도를 저감할 수 있다.
또한, 막을 형성한 후에 열처리를 함으로써, 더 고순도이며 결함이 적은 산화물 반도체막을 형성할 수 있다. 구체적으로는 온도를 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 고순도화된 질소, 산소, 희(稀)가스 또는 이들의 혼합 분위기에서 6분 이상 24시간 이하의 열처리를 하면 좋다. 처리 시간은 24시간보다 길어져도 좋지만, 지나치게 길게 하면 그 비용대 효과는 작아진다.
전극(413) 및 전극(418)은 동일층으로 형성하면 좋다. 재료로서는 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 텅스텐의 단일 금속, 합금 또는 금속질화물을 사용하면 좋다.
또는, 전극(413) 및 전극(418)의 재료로서는 산화인듐, 산화주석 또는 산화아연을 함유한 투명 도전 재료를 사용하여도 된다.
또는, 전극(413) 및 전극(418)은 상술한 재료를 적층한 구성으로 하여도 된다.
게이트 절연막(414)은 게이트 절연막(404)과 같은 구성으로 하면 좋다.
게이트 전극(417)은 전극(413) 및 전극(418)과 같은 구성으로 하면 좋다.
커패시터(461)는 전극(413)과, 전극(413)을 덮는 게이트 절연막(414)과, 게이트 전극과 동일층으로 형성되는 용량 배선(419)으로 구성된다. 즉, 본 실시형태에서는 게이트 절연막이 커패시터용 절연막을 겸하는 구성이 된다. 그래서, 커패시터용 절연막을 다시 형성할 필요가 없고, 공정을 간략화할 수 있다. 물론, 본 발명은 이것에 한정되어 해석되는 것이 아니라 게이트 절연막과 별도로 커패시터용 절연막을 형성하여도 된다.
여기서, 용량 배선(419)과 전극(413)에 끼워지는 게이트 절연막(414)의 면적 및 게이트 절연막(414)의 두께에 따라 커패시터(461)의 용량이 달라진다. 게이트 절연막(414)은 지나치게 얇으면 커패시터(461)의 전하를 누설할 우려가 있다. 또한, 지나치게 두꺼우면 트랜지스터(450)의 전기 특성 악화 및 신뢰성 저하가 우려되기 때문에, 5nm 이상 100nm 이하로 한다. 바람직하게는 10nm 이상 30nm 이하로 한다. 게이트 절연막(414)의 두께가 작을수록 단위 면적당 용량을 크게 할 수 있기 때문에, 메모리셀의 면적을 축소할 수 있다. 또한, 게이트 절연막(414)에 비유전율이 높은 (High-k) 재료를 사용하는 방법으로도 메모리셀의 면적을 축소할 수 있다.
서브 메모리셀(410)은 트랜지스터(451) 및 커패시터(461)를 덮는 층간막(416)을 갖는다.
층간막(416)의 표면이 CMP 등에 의해 평탄화되면, 서브 메모리셀을 중첩하여 형성하기 쉬워지기 때문에 바람직하다.
서브 메모리셀(420) 및 서브 메모리셀(430)도 역시 서브 메모리셀(410)과 같은 구성으로 하면 좋다.
여기서, 서브 메모리셀(420) 및 서브 메모리셀(430)에 있는 커패시터(462) 및 커패시터(463)의 용량은 각각 커패시터(461)의 용량의 2배 및 4배로 하면 좋다. 그러기 위해서는 예를 들어 커패시터(462) 및 커패시터(463)의 면적을 커패시터(461)의 면적의 2배 및 4배로 하면 좋다. 또한, 커패시터(462) 및 커패시터(463)의 면적을 변화시키기 위해서는 각각 용량 배선(429) 및 용량 배선(439)의 면적을 변화시키면 좋다. 또는, 서브 메모리셀(420) 및 서브 메모리셀(430)의 게이트 절연막의 두께를 게이트 절연막(414)의 2분의 1 및 4분의 1로 하여도 된다. 또는, 게이트 절연막의 비유전율과 두께를 적절히 조합하여 용량값을 제어하여도 된다. 물론, 커패시터용 절연막을 별도 형성하는 구성의 경우에도 마찬가지이다.
본 실시형태에서는 서브 메모리셀을 3층 중첩하는 구성으로 하지만, 3층에 한정되어 해석되지 않고, 4층 이상의 서브 메모리셀을 중첩하여도 된다.
이러한 구성으로 함으로써, 메모리셀의 면적을 축소할 수 있다. 따라서, 본 실시형태에서 제시한 메모리셀을 복수 사용함으로써, 단위 면적당 기억 용량이 큰 메모리 모듈을 제작할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 3에 제시한 반도체 기억 장치인 메모리셀의 제작 방법에 대해서 실시형태 4와 다른 예를 제시하기로 한다.
본 실시형태에서는 서브 메모리셀을 동일층에 제작하고, 하나의 메모리셀로 하는 구성에 대해서 설명한다.
서브 메모리셀을 동일층으로 제작함으로써, 메모리 모듈의 면적을 더 축소할 수 있다.
도 7은 실시형태 4에서 제작한 메모리셀(메모리셀(581), 메모리셀(582) 및 메모리셀(583))을 3열 배치하여 제작한 메모리 모듈의 단면도의 예이다.
또한, 서브 메모리셀(410), 서브 메모리셀(420) 및 서브 메모리셀(430)의 구성에 대해서는 실시형태 4에서 제시하였기 때문에 생략한다.
영역(590)으로 예시한 바와 같이, 이 구성에서는 메모리셀들 사이에 사용되지 않는 공간이 생기는 것을 알 수 있다. 이것은 커패시터(461)의 용량(C1), 커패시터(462)의 용량(C2) 및 커패시터(463)의 용량(C3)의 관계를 C1: C2: C3=1:2:4로 하기 위해서 용량 배선의 면적을 조정하기 때문이다. 즉, 용량 배선(419), 용량 배선(429) 및 용량 배선(439)의 면적을 변화시키는 것에 기인한다.
도 8은 서브 메모리셀(410), 서브 메모리셀(420) 및 서브 메모리셀(430)을 동일층으로서 제작한 메모리셀(메모리셀(571), 메모리셀(572) 및 메모리셀(573))을 3단 중첩하여 제작한 메모리 모듈의 단면도의 예이다.
메모리 모듈을 도 8에 도시하는 구성으로 함으로써, 도 7의 영역(590)에 도시한 바와 같은 공간을 작게 할 수 있고, 면적을 더 축소한 메모리 모듈을 제작할 수 있다.
본 실시형태에서는 특히 메모리셀을 3개 갖는 메모리 모듈의 예를 사용하여 설명하였지만, 이것에 한정되지 않고, 메모리셀을 4개 이상 갖는 메모리 모듈의 구성으로 하여도 된다. 물론, 메모리셀을 2개 갖는 구성으로 하여도 된다.
또한, 예를 들어 본 실시형태와 같이 메모리 모듈을 제작하고, 이것을 동일층에 다수 배치할 수 있다. 즉, 2n치 메모리셀을 복수 갖는 구성으로 할 수 있다.
이러한 구성으로 함으로써, 메모리 모듈의 면적을 축소할 수 있다. 그러므로, 단위 면적당 기억 용량이 큰 메모리 모듈을 제작할 수 있다.
본 실시형태에서는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 커패시터의 하나를 영역(400)에 형성한 예에 대해서 설명하기로 한다.
커패시터를 영역(400)에 형성함으로써, 최대 서브 메모리셀의 크기를 축소할 수 있어서 메모리셀 전체의 면적도 축소할 수 있다.
실리콘 웨이퍼에 오목부 또는 볼록부를 형성하고, 상기 오목부 또는 볼록부에 커패시터를 형성함으로써, 실리콘 웨이퍼의 단위 면적당 용량을 크게 할 수 있다. 이 구조는 트렌치 구조라고도 한다.
도 9는 실리콘 웨이퍼(401)에 오목부를 형성하고 상기 오목부와 중첩하여 커패시터(663)를 형성한 메모리 모듈의 단면도이다. 또한, 커패시터(663)는 서브 메모리셀(630)의 커패시터로서 기능한다.
서브 메모리셀(630)은 트랜지스터(651)를 갖는다. 트랜지스터(651)는 실시형태 4에서 제시한 트랜지스터(451)와 같은 구성으로 하면 좋다.
영역(400)에 있어서, 실리콘 웨이퍼(401)에는 커패시터(461) 및 커패시터(462)의 용량을 고려하여 커패시터(663)가 필요한 용량을 갖도록 오목부를 형성한다. 또한, 오목부의 형상은 도 9에 도시한 형상에 한정되지 않는다. 예를 들어, 오목부 안에 다른 오목부를 형성하는 구조나 오목부 안에 볼록부를 형성하는 구조나 이들을 조합한 구조로 하여도 된다.
또한, 게이트 절연막(404)은 커패시터(663)의 용량층으로서 기능한다. 게이트 절연막(404)을 용량층에 사용한 예에 대해서 제시하지만, 별도로 커패시터용 절연막을 형성하는 구성으로 하여도 된다.
커패시터(663)는 서브 메모리셀(630)의 커패시터이기 때문에, 트랜지스터(651)의 소스 전극 또는 드레인 전극에 콘택홀을 통하여 접속된다.
전극(603)은 영역(400)에 형성되는 센스 앰프 등에 사용되는 트랜지스터의 전극과 동일층으로 하여도 된다. 용량 배선(609)에 대해서도 마찬가지이다.
전극(603) 및 용량 배선(609)은 실시형태 4에서 제시한 전극(413) 및 전극(418)과 같은 구성으로 하면 좋다.
실리콘 웨이퍼(401)에 오목부를 형성함으로써 전극(603)의 표면적이 증대되어, 전극(603)과 용량 배선(609)을 사용한 커패시터(663)의 용량을 증대시킬 수 있다. 그러므로, 같은 기억 용량을 갖는 메모리셀을 더 작은 면적으로 제작할 수 있다.
도 10은 실리콘 웨이퍼(401)에 볼록부(640)를 형성하고, 커패시터(664)를 형성한 메모리 모듈의 단면도이다. 또한, 커패시터(664)는 서브 메모리셀(630)의 커패시터로서 기능한다.
영역(400)에 있어서, 실리콘 웨이퍼(401)에는 커패시터(461) 및 커패시터(462)의 용량을 고려하여 커패시터(664)가 필요한 용량을 갖도록 볼록부(640)를 형성한다. 또한, 볼록부의 형상은 도 10에 도시한 형상에 한정되지 않는다. 예를 들어 볼록부 안에 오목부를 형성하는 구조나 볼록부 안에 다른 볼록부를 형성하는 구조나 이들을 조합한 구조로 하여도 된다.
실리콘 웨이퍼(401)에 볼록부(640)를 형성함으로써, 전극(603)의 표면적이 증대되어, 전극(603)과 용량 배선(609)을 사용한 커패시터(664)의 용량이 증대되는 것을 알 수 있다. 그러므로, 같은 기억 용량을 갖는 메모리셀을 더 작은 면적으로 제작할 수 있다.
또한, 게이트 절연막(404)을 용량층에 사용한 예에 대해서 제시하지만, 별도로 커패시터용 절연막을 형성하는 구성으로 하여도 된다.
또한, 도시하지 않지만, 실리콘 웨이퍼(401) 대신에 탄화실리콘 기판이나 질화갈륨 기판을 사용하는 경우, 영역(400)에 트랜지스터(651)를 형성하는 구성으로 하여도 된다. 탄화실리콘 및 질화갈륨은 밴드갭이 크기 때문에 오프 전류가 낮고 커패시터의 전위를 충분히 유지할 수 있다. 영역(400)에 트랜지스터를 형성하는 구성으로 함으로써 영역(400)에도 서브 메모리셀을 제작할 수 있기 때문에, 기억 용량이 큰 메모리셀을 제작할 수 있어서 바람직하다.
본 실시형태는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태를 사용한 반도체 기억 장치의 동작 예에 대해서 설명한다.
도 2a 내지 도 3b는 3비트의 메모리셀을 2개(CL_1, CL_2) 갖는 반도체 기억 장치이다. 메모리셀 CL_1은 실시형태 1과 같은 구성의 서브 메모리셀을 3개(SCL_1_1, SCL_1_2 및 SCL_1_3) 갖는다. 또한, 메모리셀 CL_2는 실시형태 1과 같은 구성의 서브 메모리셀을 3개(SCL_2_1, SCL_2_2 및 SCL_2_3) 갖는다. 서브 메모리셀 SCL_1_1과 SCL_2_1의 트랜지스터의 게이트는 워드선 WL_1과 접속되고, 서브 메모리셀 SCL_1_2와 SCL_2_2의 트랜지스터의 게이트는 워드선 WL_2와 접속되고, 서브 메모리셀 SCL_1_3과 SCL_2_3의 트랜지스터의 게이트는 워드선 WL_3과 접속된다. 서브 메모리셀 SCL_1_1, SCL_1_2 및 SCL_1_3은 비트선 BL_1과 접속되고, 서브 메모리셀 SCL_2_1, SCL_2_2 및 SCL_2_3은 비트선 BL_2와 접속된다. 도시하지 않지만, 비트선 BL_1 및 BL_2는 센스 앰프에 접속된다.
여기서, 메모리셀 CL_1, CL_2에 각각 data5, data3의 기록 및 판독을 하는 동작에 대해서 설명한다.
우선, 워드선 WL_1을 VH, 워드선 WL_2 및 WL_3을 GND로 하고, 비트선 BL_1 및 BL_2를 VDD로 한다. 이로써, 서브 메모리셀 SCL_1_1 및 SCL_2_1은 data1이 된다(도 2a 참조).
그 다음에 워드선 WL_2를 VH, 워드선 WL_1 및 WL_3을 GND로 하고, 비트선 BL_1을 GND, 비트선 BL_2를 VDD로 한다. 이로써, 서브 메모리셀 SCL_1_2는 data0이 되고, 서브 메모리셀 SCL_2_2는 data1이 된다(도 2b 참조).
그 다음에 워드선 WL_3을 VH, 워드선 WL_1 및 WL_2를 GND로 하고, 비트선 BL_1을 VDD, 비트선 BL_2를 GND로 한다. 이로써, 서브 메모리셀 SCL_1_3은 data1이 되고, 서브 메모리셀 SCL_2_3은 data0이 된다(도 3a 참조).
상술한 바와 같이 하여 메모리셀 CL_1, CL_2에 각각 dataCL_1(data5), dataCL_2(data3)를 기록할 수 있다. 또한, 여기서는 행마다 데이터를 기록하는 방법을 제시하였지만, 이것에 한정되지 않고 서브 메모리셀마다 데이터를 기록하는 방법을 채택하여도 된다.
판독 동작에는 우선 비트선 BL_1 및 BL_2를 적절한 전위로 한다.
그 다음에 워드선 WL_1, WL_2 및 WL_3을 VH로 한다(도 3b 참조). 이로써, 비트선 BL_1 및 BL_2의 전위가 기록된 데이터에 의해 각각 dataCL_1, dataCL_2로 변동한다. 이 전위를 센스 앰프로 판독하고, 3비트의 데이터 2개를 출력할 수 있다. 또한, 여기서는 행마다 데이터를 판독하는 방법을 제시하였지만, 이것에 한정되지 않고 서브 메모리셀마다 데이터를 판독하는 방법을 채택하여도 된다.
(실시형태 8)
본 실시형태에서는 c축 배향되고 또 ab면, 표면 또는 계면의 방향에서 봐서 삼각형 또는 육각형의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면에서 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 함)을 포함하는 산화물에 대해서 설명한다.
CAAC를 포함하는 산화물이란 넓은 의미에서 비단결정이며, 그 ab면에 수직인 방향에서 봐서 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또 c축 방향에 수직인 방향에서 봐서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(phase)을 포함하는 산화물을 말한다.
CAAC를 포함하는 산화물은 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다. 또한, CAAC를 포함하는 산화물은 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우에는, 산소의 일부분은 질소로 치환되어도 된다. 또한, CAAC를 포함하는 산화물을 구성하는 결정 부분 각각의 c축은 일정한 방향(예를 들어, CAAC를 포함하는 산화물을 지탱하는 기판 면, CAAC를 포함하는 산화물의 표면 등에 수직인 방향)으로 일치되어도 된다. 또는, CAAC를 포함하는 산화물을 구성하는 결정 부분 각각의 ab면의 법선은 일정한 방향(예를 들어, CAAC를 포함하는 산화물을 지탱하는 기판 면, CAAC를 포함하는 산화물의 표면 등에 수직인 방향)을 향하여도 된다.
CAAC를 포함하는 산화물은 그 조성 등에 따라 도체, 반도체, 또는 절연체의 성질을 갖는다. 또한, 그 조성 등에 따라 가시광에 대해서 투명하거나 불투명하다.
이러한 CAAC의 예로서, 막 형상으로 형성되고 막 표면 또는 지탱하는 기판 면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막 단면을 관찰하면 금속 원자의 층 형상 배열 또는 금속 원자와 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 들 수도 있다.
CAAC의 결정 구조의 일례에 대해서 도 12a 내지 도 14를 사용하여 자세히 설명한다. 또한, 특별히 기재되지 않는 한, 도 12a 내지 도 14는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 12a 내지 도 12e에 있어서, 동그라미로 둘러싸인 O는 4배위 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위 O를 나타낸다.
도 12a에 6배위 In을 하나, In에 근접한 4배위 산소 원자(이하, 4배위 O라고 기재함)를 6개 갖는 구조를 도시한다. 여기서, 하나의 금속 원자에 대하여 근접한 산소 원자만을 나타낸 구조를 소(小)그룹이라고 부른다. 도 12a의 구조는 팔면체 구조를 가지지만, 간편화를 위해서 평면 구조를 도시한다. 또한, 도 12a의 상반부 및 하반부에 각각 4배위 O가 3개씩 있다. 도 12a에 도시하는 소그룹은 전하가 0이다.
도 12b에 5배위 Ga를 하나, Ga에 근접한 3배위 산소 원자(이하, 3배위 O라고 기재함)를 3개와, Ga에 근접한 4배위 O를 2개 갖는 구조를 도시한다. 3배위 O는 모두 ab면에 존재한다. 도 12b의 상반부 및 하반부에 각각 4배위 O가 하나씩 있다. 또한, In의 경우에도 5배위를 갖기 때문에 도 12b에 도시하는 구조를 가질 수 있다. 도 12b에 도시하는 소그룹은 전하가 0이다.
도 12c에 4배위 Zn을 하나와, Zn에 근접한 4배위 O를 4개 갖는 구조를 도시한다. 도 12c의 상반부에 4배위 O가 하나 있고, 하반부에 4배위 O가 3개 있다. 또는, 도 12c의 상반부에 4배위 O가 3개 있고, 하반부에 4배위 O가 하나 있어도 된다. 도 12c에 도시하는 소그룹은 전하가 0이다.
도 12d에 6배위 Sn을 하나와, Sn에 근접한 4배위 O를 6개 갖는 구조를 도시한다. 도 12d의 상반부에 4배위 O가 3개 있고, 하반부에 4배위 O가 3개 있다. 도 12d에 도시하는 소그룹은 전하가 +1이다.
도 12e에 Zn을 2개 포함하는 소그룹을 도시한다. 도 12e의 상반부에 4배위 O가 하나 있고, 하반부에 4배위 O가 하나 있다. 도 12e에 도시하는 소그룹은 전하가 -1이다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이 소그룹들이 서로 결합하는 규칙에 대해서 설명한다. 도 12a에 도시하는 6배위 In을 경계로서 상반부에 있는 3개의 O는 하방향으로 각각 근접 In을 3개 갖고, 하반부에 있는 3개의 O는 상방향으로 각각 근접 In을 3개 갖는다. 도 12b에 도시하는 5배위 Ga를 경계로서 상반부에 있는 하나의 O는 하방향으로 하나의 근접 Ga를 갖고, 하반부에 있는 하나의 O는 상방향으로 하나의 근접 Ga를 갖는다. 도 12c에 도시하는 4배위 Zn을 경계로서 상반부에 있는 하나의 O는 하방향으로 하나의 근접 Zn을 갖고, 하반부에 있는 3개의 O는 상방향으로 각각 근접 Zn을 3개 갖는다. 이와 같이, 금속 원자의 상방향에 있는 4배위 O의 개수와, 그 O의 하방향에 있는 근접 금속 원자의 개수는 동일하고, 마찬가지로 금속 원자의 하방향에 있는 4배위 O의 개수와, 그 O의 상방향에 있는 근접 금속 원자의 개수는 동일하다. O는 4배위이므로 하방향에 있는 근접 금속 원자의 개수와, 상방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위 O의 개수와, 다른 금속 원자의 하방향에 있는 4배위 O의 개수의 합이 4개일 때 금속 원자를 갖는 2종류의 소그룹들은 서로 결합할 수 있다. 예를 들어, 하반부에 있는 4배위 O를 통하여 6배위 금속 원자(In 또는 Sn)가 결합하는 경우에는, 4배위 O가 3개이므로 5배위 금속 원자(Ga 또는 In), 또는 4배위 금속 원자(Zn) 중 어느 것과 결합한다.
배위수가 4, 5, 6인 금속 원자는 c축 방향에서 4배위 O를 통하여 결합한다. 또한, 그 외, 층 구조의 총 전하가 0이 되도록 복수의 소그룹들이 결합하여 중그룹을 구성한다.
도 13의 (a)에 In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 13의 (b)에는 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13의 (c)는 도 13의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
도 13의 (a)에서는 간편화를 위해서 3배위 O는 생략하고, 4배위 O는 개수만을 도시하며, 예를 들어, Sn을 경계로서 상반부 및 하반부에는 각각 4배위 O가 3개씩 있는 것을 동그라미 3으로 도시한다. 마찬가지로, 도 13의 (a)에서 In을 경계로서 상반부 및 하반부에 각각 4배위의 O가 하나씩 있으므로 동그라미 1로 도시한다. 또한, 마찬가지로 도 13의 (a)에 있어서 하반부에 4배위의 O가 하나 있고 상반부에 4배위의 O가 3개 있는 Zn과, 상반부에 4배위 O가 하나 있고 하반부에 4배위 O가 3개 있는 Zn을 도시한다.
도 13의 (a)에 있어서 In-Sn-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차로 4배위 O가 상반부 및 하반부에 3개씩 있는 Sn이 4배위 O가 상반부 및 하반부에 하나씩 있는 In과 결합하고, 그 In이 상반부에 4배위 O가 3개 있는 Zn과 결합하고, 그 Zn을 경계로서 하반부에 있는 하나의 4배위 O를 통하여 4배위 O가 상반부 및 하반부에 3개씩 있는 In과 결합하고, 그 In이 상반부에 4배위 O가 하나 있는 2개의 Zn으로 이루어진 소그룹과 결합하고, 그 소그룹의 하반부의 하나의 4배위 O를 통하여 4배위 O가 상반부 및 하반부에 3개씩 있는 Sn과 결합한 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위 O 및 4배위 O의 경우에는, 결합 하나당 전하가 각각 -0.667, -0.5 있다고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서, 도 12e에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 함유한 소그룹 하나에 대하여 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 13의 (b)에 도시한 대그룹의 결합이 반복됨으로써 In-Sn-Zn-O계 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 조성식 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 나타낼 수 있다.
또한, 그 외에도 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료(IGZO라고도 표기함), In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료나, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료나, In-Ga-O계 재료 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 14의 (a)에 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 14의 (a)에 있어서는, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차로 4배위 O가 상반부 및 하반부에 3개씩 있는 In이 4배위 O가 상반부에 하나 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위 O를 통하여 4배위 O가 상반부 및 하반부에 하나씩 있는 Ga와 결합하고, 그 Ga를 경계로서 하반부에 있는 하나의 4배위 O를 통하여 4배위 O가 상반부 및 하반부에 3개씩 있는 In과 결합한 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 14의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14의 (c)는 도 14의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이므로, In, Zn, 및 Ga 중 어느 것을 포함하는 소그룹은 전하가 0이 된다. 따라서, 이 소그룹들을 조합한 것이라면 중그룹의 총 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 도 14의 (a)에 도시된 중그룹으로 구성되는 것에 한정되지 않고, In, Ga, Zn의 배열이 도 14의 (a)와 상이한 중그룹이 조합된 대그룹으로 구성될 수도 있다.
(실시형태 9)
본 실시형태에서는 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도에 관해서 설명하기로 한다.
산화물 반도체막에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인하여 본래의 이동도보다 낮다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 이용하면 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 내에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면 수학식 2로 나타낼 수 있다.
Figure 112011081665282-pat00002
여기서는, E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하는 경우, Levinson 모델을 이용하면 수학식 3으로 나타내어진다.
Figure 112011081665282-pat00003
여기서, e는 전기 소량을 나타내고, N은 채널 내의 단위 면적당 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 단위 면적당 채널에 포함되는 캐리어 수를 나타내고, Cox는 단위 면적당 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타낸다. 또한, 두께가 30nm 이하인 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하여도 된다. 선형 영역에서의 드레인 전류 Id는 수학식 4로 나타내어진다.
Figure 112011081665282-pat00004
여기서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내며, 여기서는 L=W=10μm이다. 또한, Vd는 드레인 전압을 나타낸다. 상술한 수학식의 양변을 Vg로 나눈 다음에 양변을 대수(logarithm)로 나타내면, 수학식 5로 나타내어진다.
Figure 112011081665282-pat00005
수학식 5의 우변은 Vg의 함수이다. 수학식 5를 보면 알 수 있듯이, 세로축을 ln(Id/Vg)로 하고 가로축을 1/Vg로 하여 실측값을 플롯(plot)함으로써 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Vg-Id 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체막으로서는 In, Sn 및 Zn의 비율이 In:Sn:Zn=1:1:1(원자수 비율)인 것은 결함 밀도 N이 1×1012/cm2 정도이다.
상술한 바와 같이 하여 계산된 결함 밀도 등에 의거하여 수학식 2 및 수학식 3을 이용하여 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn-O막을 사용한 트랜지스터로 측정되는 전계 효과 이동도는 35cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 게이트 절연막의 계면의 결함이 없는 산화물 반도체막을 이용한 트랜지스터의 전계 효과 이동도 μ0은 120cm2/Vs가 된다고 예측할 수 있다.
다만, 반도체 내부에 결함이 없어도 트랜지스터의 수송 특성은 반도체와 게이트 절연막의 계면에서의 산란의 영향을 받는다. 즉, 게이트 절연막의 계면에서 x만큼 떨어진 곳에서의 이동도 μ1은 수학식 6으로 나타내어진다.
Figure 112011081665282-pat00006
여기서, D는 게이트 방향의 전계를 나타내고, B 및 G는 상수이다. B 및 G는 실제의 측정 결과로부터 계산할 수 있고, 상기 측정 결과에 의거하면, B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 6의 제 2 항이 증가하기 때문에 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부에 결함이 없는 이상적인 산화물 반도체막을 채널에 이용한 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 15에 도시한다. 또한, 계산에는 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device(Synopsys. Inc. 제조)를 이용하고, 산화물 반도체막의 밴드갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm로 하였다. 이들 값은 스퍼터링법을 이용하여 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트 전극의 일함수를 5.5eV, 소스 전극의 일함수를 4.6eV, 드레인 전극의 일함수를 4.6eV로 하였다. 또한, 게이트 절연막의 두께를 100nm, 비유전율을 4.1로 하였다. 채널 길이 및 채널 폭은 양쪽 모두 10μm이고, 드레인 전압 Vd는 0.1V이다.
도 15에 도시하는 바와 같이, 게이트 전압이 1V를 넘으면 전계 효과 이동도 100cm2/Vs 이상의 피크값을 갖지만, 게이트 전압이 더 높아지면 계면 산란의 영향이 커져 전계 효과 이동도가 저하된다. 또한, 계면 산란의 영향을 저감하기 위해서는 반도체막 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이상적인 산화물 반도체막을 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 16a 내지 도 18c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 19a 및 도 19b에 도시한다. 도 19a 및 도 19b에 도시하는 트랜지스터는 산화물 반도체막에 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 갖는다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항률은 2×10-3Ωcm로 한다.
도 19a에 도시하는 트랜지스터는 하지 절연층(1101)과, 하지 절연층(1101)에 매립되도록 형성된 산화알루미늄으로 이루어진 매립 절연물(1102) 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c), 반도체 영역(1103a)과 반도체 영역(1103c)에 끼워지고 채널 형성 영역이 되는 진성 반도체 영역(1103b), 및 게이트(1105)를 갖는다. 게이트(1105)의 폭을 33nm로 한다.
게이트(1105)와 반도체 영역(1103b) 사이에 게이트 절연막(1104)을 갖고, 또한 게이트(1105)의 양쪽 측면에 측벽 절연물(1106a) 및 측벽 절연물(1106b)을 갖고, 게이트(1105)의 상부에 게이트(1105)와 다른 배선이 단락(短絡)되는 것을 방지하기 위한 절연물(1107)을 갖는다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)과 접촉하는 소스(1108a) 및 드레인(1108b)을 갖는다. 또한, 이 트랜지스터의 채널 폭을 40nm로 한다.
도 19b에 도시하는 트랜지스터는 하지 절연층(1101)과, 산화알루미늄으로 이루어진 매립 절연물(1102) 위에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c), 반도체 영역(1103a)과 반도체 영역(1103c)에 끼워진 반도체 영역(1103b), 폭이 33nm인 게이트(1105), 게이트 절연막(1104), 측벽 절연물(1106a), 측벽 절연물(1106b), 절연물(1107), 소스(1108a), 및 드레인(1108b)을 갖는 점에서 도 19a에 도시하는 트랜지스터와 동일하다.
도 19a에 도시하는 트랜지스터와 도 19b에 도시하는 트랜지스터의 차이점은 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역의 도전형이다. 도 19a에 도시하는 트랜지스터에서는 측벽 절연물(1106a) 및 측벽 절연물(1106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 19b에 도시하는 트랜지스터에서는 진성 반도체 영역(1103b)이다. 즉, 도 19b에 도시하는 반도체막에 있어서, 반도체 영역(1103a)(반도체 영역(1103c))과 게이트(1105)가 Loff만큼 겹치지 않는 영역이 생긴다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면에서 알 수 있듯이, 오프셋 길이는 측벽 절연물(1106a)(측벽 절연물(1106b))의 폭과 동일하다.
계산에 사용하는 그 외의 파라미터는 상술한 바와 같다. 계산에는 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device(Synopsys. Inc. 제조)를 사용하였다. 도 16a 내지 도 16c는 도 19a에 도시되는 구조를 갖는 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하여 계산한 것이고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 16a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 16b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 16c는 게이트 절연막의 두께를 5nm로 한 것이다. 게이트 절연막이 얇아질수록 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저히 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온(on) 상태에서의 드레인 전류 Id(온 전류)에는 뚜렷한 변화가 없다. 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에 필요한 10μA를 넘는다는 결과가 나왔다.
도 17a 내지 도 17c는 도 19b에 도시되는 구조를 갖는 트랜지스터이며 오프셋 길이 Loff를 5nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 17a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 17b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 17c는 게이트 절연막의 두께를 5nm로 한 것이다.
또한, 도 18a 내지 도 18c는 도 19b에 도시되는 구조를 갖는 트랜지스터이며 오프셋 길이 Loff를 15nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 18a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 18b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 18c는 게이트 절연막의 두께를 5nm로 한 것이다.
상술한 트랜지스터들은 모두 게이트 절연막이 얇아질수록 오프 전류가 현저히 저하되는 한편, 전계 효과 이동도 μ의 피크값이나 온 전류에는 뚜렷한 변화가 없다.
또한, 전계 효과 이동도 μ의 피크는 도 16a 내지 도 16c에서는 80cm2/Vs 정도이지만, 도 17a 내지 도 17c에서는 60cm2/Vs 정도, 도 18a 내지 도 18c에서는 40cm2/Vs 정도로 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프셋 길이 Loff의 증가에 따라 감소되지만, 오프 전류의 저하와 비교하면 매우 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류가 메모리 소자 등에 필요한 10μA를 넘는다는 결과가 나왔다.
(실시형태 10)
본 실시형태에서는 산화물 반도체막을 사용한 트랜지스터의 예에 대해서 설명하기로 한다.
In, Sn 및 Zn을 포함하는 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 상기 산화물 반도체막을 형성할 때 기판을 가열하여 형성하거나, 또는 산화물 반도체막을 형성한 후에 열처리를 함으로써 양호한 특성을 얻을 수 있다.
In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성한 후에 기판을 의도적으로 가열함으로써 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 임계값 전압을 양(plus)으로 이동시켜 노멀리 오프(normally off)화시킬 수 있다. 여기서, 노멀리 오프화시킨다란 임계값 전압을 양 방향으로 이동시키는 것을 말한다.
예를 들어, 도 20a 내지 도 20c는 In, Sn 및 Zn을 포함하는 산화물 반도체막을 사용한 트랜지스터의 특성이다. 또한, 측정에는 채널 길이 L이 3μm, 채널 폭 W가 10μm이며, 두께가 100nm인 게이트 절연막을 사용한 트랜지스터를 이용하였다. 또한, Vd는 10V로 하였다.
도 20a는 기판을 의도적으로 가열하지 않고 스퍼터링법에 의하여 In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 도시한 도면이다. 이 때, 전계 효과 이동도는 18.8cm2/Vs이다. 한편, 기판을 의도적으로 가열하여 In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시킬 수 있다. 도 20b는 기판을 200℃로 가열하여 In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 도시하는데, 전계 효과 이동도는 32.2cm2/Vs가 얻어지는 것을 알 수 있다.
In, Sn 및 Zn을 포함하는 산화물 반도체막을 형성한 후에 열처리를 함으로써 전계 효과 이동도를 더 높일 수 있다. 도 20c는 In, Sn 및 Zn을 포함하는 산화물 반도체막을 스퍼터링법에 의해 200℃로 형성한 후, 650℃로 열처리를 한 경우의 트랜지스터 특성을 도시한 도면이다. 이 때, 전계 효과 이동도는 34.5cm2/Vs이다.
기판을 의도적으로 가열함으로써, 형성 도중에 수분이 산화물 반도체막 내로 도입되는 것을 저감시키는 효과를 기대할 수 있다. 또한, 형성 후에 열처리를 함으로써, 산화물 반도체막으로부터 수소, 수산기, 수분 등을 방출시켜 제거할 수 있고, 상술한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같이 전계 효과 이동도가 향상되는 이유는 탈수화·탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체막으로부터 불순물을 제거하여 고순도화함으로써 결정화시킬 수 있다. 이와 같이, 고순도화된 비단결정 산화물 반도체막은 이상적으로는 100cm2/Vs를 초과하는 전계 효과 이동도까지 실현할 수 있다고 추정된다.
In, Sn 및 Zn을 포함하는 산화물 반도체막에 산소 이온을 주입하고, 열처리에 의해 상기 산화물 반도체막에 포함되는 수소, 수산기, 수분 등을 방출시켜, 그 열처리와 동시 또는 그 이후의 열처리에 의해 산화물 반도체막을 결정화시켜도 된다. 이와 같은 결정화 또는 재결정화 처리에 의하여 결정성이 좋은 비단결정 산화물 반도체막을 얻을 수 있다.
기판을 의도적으로 가열하여 형성하는 효과 및/또는 형성 후에 열처리하는 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터를 노멀리 오프화시키는 것에도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn 및 Zn을 포함하는 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 임계값 전압이 음(minus)으로 이동해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이와 같이 임계값 전압이 음으로 이동하는 문제는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 이동하고, 이와 같은 경향은 도 20a와 도 20b를 비교함으로써도 확인할 수 있다.
또한, 임계값 전압은 In, Sn 및 Zn의 조성 비율을 변화시킴으로써 제어할 수도 있고, 조성 비율을 In:Sn:Zn=2:1:3(원자수 비율)으로 함으로써 트랜지스터를 노멀리 오프화시킬 수 있다고 기대된다. 또한, 타깃의 조성 비율을 In:Sn:Zn=2:1:3(원자수 비율)으로 함으로써, 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이며, 더 높은 온도로 형성하거나 또는 열처리를 함으로써 트랜지스터를 노멀리 오프화시킬 수 있다.
또한, 의도적으로 기판을 가열하면서 형성하거나 형성 후에 열처리를 함으로써, 게이트 바이어스·스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 인가 시간을 1시간으로 한 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만의 값을 얻을 수 있다.
열처리는 산소 분위기하에서 실시할 수 있지만, 우선 질소 등의 불활성 가스, 또는 감압하에서 열처리한 후에 산소를 포함하는 분위기하에서 열처리하여도 된다. 먼저 탈수화·탈수소화 처리를 하고 나서 산소를 산화물 반도체막에 첨가함으로써 열처리 효과를 더 높일 수 있다. 또한, 나중에 산소를 첨가하기에는 산소 이온을 전계에서 가속하여 산화물 반도체막으로 주입하는 방법을 적용하여도 된다.
산화물 반도체막 내 및 산화물 반도체막과 접촉하는 막의 계면에는 산소 결손에 기인한 결함이 생성되기 쉽지만, 상기 열처리에 의해 산화물 반도체막 내에 산소를 과잉으로 포함시킴으로써, 정상적(定常的)으로 생성되는 산소 결손을 과잉 산소에 의해 보상(補償)할 수 있다. 과잉 산소는 주로 격자 사이에 존재하는 산소이며, 그 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정을 변형시키지 않고 산화물 반도체막 내에 포함시킬 수 있다.
또한, 열처리에 의해 산화물 반도체막의 일부에 결정 영역을 포함시킴으로써, 더 안정적인 산화물 반도체막을 얻을 수 있다. 예를 들어, 원자수 비율이 In:Sn:Zn=1:1:1인 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링법으로 형성한 산화물 반도체막은 X선 회절(XRD: X-Ray Diffraction)에 있어서 달무리 무늬(halo pattern)가 관측된다. 형성된 상기 산화물 반도체막을 열처리함으로써 결정화시킬 수 있다. 열처리 온도는 임의로 설정할 수 있지만, 예를 들어 650℃로 열처리함으로써 X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로 In, Sn 및 Zn을 포함하는 산화물 반도체막의 XRD 분석을 실시하였다. XRD 분석에서는 X선 회절 장치 D8 ADVANCE(Bruker AXS사 제조)를 사용하고, Out-of-Plane법에 의해 측정하였다.
XRD 분석을 실시한 시료로서 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리가 실시된 석영 기판 위에 In, Sn 및 Zn을 포함하는 산화물 반도체막을 100nm의 두께로 형성하였다.
In, Sn 및 Zn을 포함하는 산화물 반도체막은 스퍼터링 장치를 이용하여 산소 분위기하에서 전력을 100W(DC)로 하여 형성하였다. 타깃은 In:Sn:Zn=1:1:1(원자수 비율)의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 형성시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 형성한 시료를 650℃의 온도로 열처리하였다. 열처리로서는 먼저 질소 분위기하에서 1시간 가열하고, 온도를 유지한 채 산소 분위기하에서 1시간 더 가열하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 21에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는 결정에 기인한 피크는 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg일 때 결정에 기인한 피크가 관측되었다.
이와 같이, In, Sn 및 Zn을 포함하는 산화물 반도체막은 형성시에 의도적으로 가열하거나 형성한 후에 열처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
상술한 기판 가열이나 열처리는 산화물 반도체막에 악영향을 미치는 불순물인 수소, 수산기, 수분 등을 막 내에 포함시키지 않는 작용 또는 막 내로부터 제거하는 작용이 있다. 즉, 산화물 반도체막 내에서 도너 불순물이 되는 수소, 수산기, 수분 등을 제거함으로써 고순도화를 도모할 수 있기 때문에 트랜지스터를 노멀리 오프화시킬 수 있고, 산화물 반도체막이 고순도화됨으로써 오프 전류를 1aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널폭 1μm당 전류값을 나타낸다.
도 22에 In, Sn 및 Zn을 포함하는 산화물 반도체막을 사용한 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수(逆數)의 관계를 도시한다. 여기서는, 간략화를 위하여 측정시의 기판 온도의 역수에 1000을 곱한 값(1000/T)을 가로축으로서 나타낸다.
구체적으로는, 도 22에 도시하는 바와 같이 기판 온도가 125℃인 경우에는 1aA/μm(1×10-18A/μm) 이하, 기판 온도가 85℃인 경우에는 100zA/μm(1×10-19A/μm) 이하, 기판 온도가 실온(27℃)인 경우에는 1zA/μm(1×10-21A/μm) 이하로 할 수 있다. 바람직하게는, 기판 온도가 125℃에서 0.1aA/μm(1×10-19A/μm) 이하, 85℃에서 10zA/μm(1×10-20A/μm) 이하, 실온에서 0.1zA/μm(1×10-22A/μm) 이하로 할 수 있다. 이 오프 전류 값들은 실리콘을 반도체막으로서 사용한 트랜지스터와 비교하여 매우 낮은 것은 명확하다.
다만, 산화물 반도체막을 형성할 때 수소, 수산기, 수분 등이 막 내에 혼입하지 않도록 성막실 외부로부터 누설하거나 성막실 내의 내벽으로부터 발생하는 탈가스를 충분히 억제함으로써, 형성하는 데 이용하는 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 형성하는 데 이용하는 가스는 수분이 막 내에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 자체에 수소, 수산기, 수분 등의 불순물이 포함되지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn 및 Zn을 포함하는 산화물 반도체막은 열처리에 의해 막 내의 수분을 제거할 수 있지만, In, Ga, 및 Zn을 포함하는 산화물 반도체막과 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체막을 형성한 후에 650℃의 열처리를 실시한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기 특성의 관계에 대해서 평가하였다.
측정에 사용한 트랜지스터는 채널 길이 L이 3μm, 채널 폭 W가 10μm, Lov가 0μm, dW가 0μm이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃, 및 150℃로 하여 전기 특성을 측정하였다. 여기서, 트랜지스터에 있어서 게이트 전극과 한 쌍의 전극이 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막과 중첩되지 않는 부분의 한 쌍의 전극의 폭을 dW라고 부른다.
도 23에 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 24a에 기판 온도와 임계값 전압의 관계를 도시하고, 도 24b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 24a를 보면, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에 있어서 1.09V 내지 -0.23V이었다.
또한, 도 24b를 보면, 기판 온도가 높을수록 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기 특성의 변동이 작은 것을 알 수 있다.
상술한 바와 같은 In, Sn 및 Zn을 포함하는 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터를 사용하면, 오프 전류를 1aA/μm 이하로 유지하면서 전계 효과 이동도를 30cm2/Vs 이상, 바람직하게는 40cm2/Vs 이상, 더 바람직하게는 60cm2/Vs 이상으로 하고, LSI에 있어서 요구되는 온 전류값을 만족시킬 수 있다. 예를 들어, L/W=33nm/40nm의 FET에서는 게이트 전압이 2.7V, 드레인 전압이 1.0V일 때에 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기 특성을 확보할 수 있다. 이와 같은 특성을 가지면, 실리콘 반도체로 형성되는 집적 회로 내에 산화물 반도체막을 사용한 트랜지스터를 혼재시켜도 동작 속도를 늦추지 않으면서 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
<제작예 1>
본 제작예에서는, In, Sn 및 Zn을 포함하는 산화물 반도체막을 사용한 트랜지스터의 일례에 대해서 도 25a 및 도 25b 등을 사용하여 설명하기로 한다.
도 25a 및 도 25b는 상부 게이트·상부 콘택 구조를 갖는 트랜지스터의 상면도 및 단면도의 일례이다. 도 25a에 트랜지스터의 상면도를 도시한다. 또한, 도 25b는 도 25a의 일점 쇄선(一點鎖線) A1-A2에 대응하는 단면도이다.
도 25b에 도시하는 트랜지스터는 기판(1500)과, 기판(1500) 위에 형성된 하지 절연막(1502)과, 하지 절연막(1502) 주변에 형성된 보호 절연막(1504)과, 하지 절연막(1502) 및 보호 절연막(1504) 위에 형성된 고저항 영역(1506a) 및 저저항 영역(1506b)을 갖는 산화물 반도체막(1506)과, 산화물 반도체막(1506) 위에 형성된 게이트 절연막(1508)과, 게이트 절연막(1508)을 사이에 두고 산화물 반도체막(1506)과 중첩되어 형성된 게이트 전극(1510)과, 게이트 전극(1510)의 측면과 접촉하여 형성된 측벽 절연막(1512)과, 적어도 저저항 영역(1506b)과 접촉하여 형성된 한 쌍의 전극(1514)과, 적어도 산화물 반도체막(1506), 게이트 전극(1510) 및 한 쌍의 전극(1514)을 덮어 형성된 층간 절연막(1516)과, 층간 절연막(1516)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(1514) 중 한쪽과 접속되어 형성된 배선(1518)을 갖는다.
또한, 도시하지 않지만, 층간 절연막(1516) 및 배선(1518)을 덮어 형성된 보호막을 가져도 된다. 상기 보호막을 형성함으로써, 층간 절연막(1516)의 표면 전도에 기인하여 생기는 미소 누설 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
<제작예 2>
본 제작예에서는 상기 제작예 1과 상이한, In, Sn 및 Zn을 포함하는 산화물 반도체막을 사용한 트랜지스터의 다른 일례에 대해서 제시하기로 한다.
도 26a 및 도 26b는 본 제작예에서 제작한 트랜지스터의 구조를 도시하는 상면도 및 단면도이다. 도 26a는 트랜지스터의 상면도이다. 또한, 도 26b는 도 26a의 일점 쇄선 B1-B2에 대응하는 단면도이다.
도 26b에 도시하는 트랜지스터는 기판(1600)과, 기판(1600) 위에 형성된 하지 절연막(1602)과, 하지 절연막(1602) 위에 형성된 산화물 반도체막(1606)과, 산화물 반도체막(1606)과 접촉되는 한 쌍의 전극(1614)과, 산화물 반도체막(1606) 및 한 쌍의 전극(1614) 위에 형성된 게이트 절연막(1608)과, 게이트 절연막(1608)을 사이에 두고 산화물 반도체막(1606)과 중첩되어 형성된 게이트 전극(1610)과, 게이트 절연막(1608) 및 게이트 전극(1610)을 덮어 형성된 층간 절연막(1616)과, 층간 절연막(1616)에 형성된 개구부를 통하여 한 쌍의 전극(1614)과 접속되는 배선(1618)과, 층간 절연막(1616) 및 배선(1618)을 덮어 형성된 보호막(1620)을 갖는다.
기판(1600)으로서 유리 기판을 사용하고, 하지 절연막(1602)으로서 산화실리콘막을 사용하고, 산화물 반도체막(1606)으로서 In, Sn 및 Zn을 포함하는 산화물 반도체막을 사용하고, 한 쌍의 전극(1614)으로서 텅스텐막을 사용하고, 게이트 절연막(1608)으로서 산화실리콘막을 사용하고, 게이트 전극(1610)으로서 질화탄탈막과 텅스텐막의 적층 구조를 사용하고, 층간 절연막(1616)으로서 산화질화실리콘막과 폴리이미드막의 적층 구조를 사용하고, 배선(1618)으로서 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를 사용하고, 보호막(1620)으로서 폴리이미드막을 사용하였다.
또한, 도 26a에 도시하는 구조를 갖는 트랜지스터에 있어서 게이트 전극(1610)과 한 쌍의 전극(1614)이 중첩되는 폭을 Lov라고 부른다. 또한, 한 쌍의 전극(1614)의 산화물 반도체막(1606)과 중첩되지 않는 부분의 폭을 dW라고 부른다.
400: 영역
401: 실리콘 웨이퍼
404: 게이트 절연막
406: 층간막
410: 서브 메모리셀
412: 하지막
413: 전극
414: 게이트 절연막
415: 반도체막
416: 층간막
417: 게이트 전극
418: 전극
418: 전극
419: 용량 배선
420: 서브 메모리셀
429: 용량 배선
430: 서브 메모리셀
439: 용량 배선
450: 트랜지스터
451: 트랜지스터
461: 커패시터
462: 커패시터
463: 커패시터
464: 커패시터
571: 메모리셀
572: 메모리셀
573: 메모리셀
581: 메모리셀
582: 메모리셀
583: 메모리셀
590: 영역
603: 전극
609: 용량 배선
630: 서브 메모리셀
640: 볼록부
651: 트랜지스터
663: 커패시터
664: 커패시터
1101: 하지 절연층
1102: 매립 절연물
1103a: 반도체 영역
1103b: 반도체 영역
1103c: 반도체 영역
1104: 게이트 절연막
1105: 게이트
1106a: 측벽 절연물
1106b: 측벽 절연물
1107: 절연물
1108a: 소스
1108b: 드레인
1500: 기판
1502: 하지 절연막
1504: 보호 절연막
1504: 보호 절연막
1506: 산화물 반도체막
1506a: 고저항 영역
1506b: 저저항 영역
1508: 게이트 절연막
1510: 게이트 전극
1512: 측벽 절연막
1514: 한 쌍의 전극
1516: 층간 절연막
1518: 배선
1600: 기판
1602: 하지 절연막
1606: 산화물 반도체막
1608: 게이트 절연막
1610: 게이트 전극
1614: 한 쌍의 전극
1616: 층간 절연막
1618: 배선
1620: 보호막

Claims (14)

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  8. 반도체 기억 장치로서,
    비트선;
    복수의 워드선;
    제 1 트랜지스터와 커패시터를 각각 포함하는 복수의 서브 메모리셀을 포함하는 메모리셀;
    제 2 트랜지스터;
    제 3 트랜지스터;
    앰프;
    제 1 선택선;
    제 2 선택선; 및
    서브 비트선
    을 포함하고,
    상기 제 2 트랜지스터의 게이트는 상기 제 1 선택선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 서브 비트선을 통해 상기 앰프의 제 1 단자에 전기적으로 접속되고,
    상기 복수의 서브 메모리셀 각각의 상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 상기 서브 비트선을 통해 상기 앰프의 상기 제 1 단자에 전기적으로 접속되고,
    상기 앰프의 제 2 단자는 상기 제 3 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 비트선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 2 선택선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 커패시터에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 복수의 워드선 중 하나에 전기적으로 접속되고,
    상기 복수의 서브 메모리셀의 상기 커패시터들의 용량이 서로 상이한, 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 복수의 서브 메모리셀 중 n번째 행의 서브 메모리셀의 커패시터의 용량은 상기 커패시터들 중 가장 작은 용량을 갖는 커패시터의 용량의 2n-1배이고,
    n은 자연수인, 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 제 1 트랜지스터의 활성층은 산화물 반도체를 포함하는, 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 복수의 서브 메모리셀은 서로 중첩되어 제공되는, 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 메모리셀은 상기 메모리셀의 기능과 비슷한 기능을 갖는 다른 메모리셀과 중첩되는, 반도체 기억 장치.
  13. 제8항에 있어서,
    상기 커패시터들 중 가장 작은 용량을 갖는 커패시터의 용량은 0.1fF 이상 1fF 이하인, 반도체 기억 장치.
  14. 제8항에 있어서,
    상기 복수의 서브 메모리셀 각각은 DRAM을 포함하는, 반도체 기억 장치.
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