KR20040028799A - 반도체 패키지의 제조법 및 반도체 패키지 - Google Patents

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KR20040028799A
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후꾸또미나오끼
쯔보마쯔요시아끼
이노우에후미오
야마자끼도시오
오하따히로히또
하기와라신스께
다구찌노리유끼
노무라히로시
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히다치 가세고교 가부시끼가이샤
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    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

집적도의 증가에 적합한 반도체 패키지가 제공된다. 패키지는 니켈 도금의 전해 코퍼 포일로 만들어진 도전체를 갖는 베이스와, 상기 도전체의 단자에 접속되고 에폭시 레이진으로 밀폐되어 상기 코퍼 포일에 장착된 LSI 칩을 구비한다. 패키지 베이스의 제조 공정에서, 상기 코퍼 포일만이 알칼리 에칭제로 제거되고, 노출된 니켈층은 코퍼에 거의 용해하지 않는 액체로 제거되어, 상호접속부가 노출된다. 솔더 레지스트를 도포하여 접속하는 단자를 노출시키기 위해 노출된 니켈층이 제거되고 상기 노출된 단자에 놓인 솔러 볼은 외부 배선기판의 도전체에 용해된다.

Description

반도체 패키지의 제조법 및 반도체 패키지{SEMICONDUCTOR PACKAGE MANUFACTURING METHOD AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 제조법 및 반도체 패키지에 관한 것이다.
반도체의 집적도가 향상함에 따라, 입출력 단자수가 증가하고 있다. 따라서, 많은 입출력 단자수를 갖는 반도체 패키지가 필요하게 되었다. 일반적으로, 입출력 단자는 패키지의 주변에 일렬 배치하는 타입과, 주변뿐만 아니라 내부까지 다열로 배치하는 타입이 있다. 전자는 QFP(Quad Flat Package)가 대표적이다. 이것을 다단자화하는 경우는 단자 피치를 축소하는 것이 필요하지만, 0.5 ㎜ 피치 이하의 영역에서는 배선판과의 접속에 고도한 기술이 필요하게 된다. 후자의 어레이 타입은 비교적 큰 피치로 단자 배열이 가능하기 때문에, 다핀화에 적합하다.
종래, 어레이 타입은 접속 핀을 갖는 PGA(Pin Grid Array)가 일반적이지만, 배선판과의 접속은 삽입형으로 되고, 표면 실장에는 적합하지 않다. 이 때문에, 표면 실장가능한 BGA(Ball Grid Array)라 칭하는 패키지가 개발되고 있다. BGA의 분류로서는 (1) 세라믹 타입, (2) 프린트 배선판 타입 및 (3) TAB(tape automated bonding)을 사용한 테이프 타입 등이 있다. 이 중, 세라믹 타입에 대해서는 종래의 PGA에 비하면 마더 본드와 패키지 사이의 거리가 짧게 되기 때문에, 마더 본드와 패키지 사이의 열 응력 차에 기인하는 패키지 휨이 심각한 문제이다. 또, 프린트 배선판 타입에 대해서도 기판의 휨, 내습성, 신뢰성 등에 추가하여 기판 두께가 두꺼운 등의 문제가 있고, TAB 기술을 적용한 테이프 BGA가 제안되어 있다.
패키지 사이즈가 한층 소형화에 대응하는 것으로서, 반도체 칩과 거의 동동 사이즈의 소위 칩 사이즈 패키지(CSP ; Chip Size Package)가 제안되어 있다. 이것은 반도체 칩의 주변부가 아닌 실장 영역 내에 외부 배선 기판과의 접속부를 갖는 패키지이다.
구체예로서는 범프 부착 폴리이미드 필름을 반도체 칩의 표면에 접착하고,칩과 금 리드선에 의해 전기적 접속을 꾀했을 때, 에폭시 수지 등을 폿팅하여 밀봉한 것(NIKKEI MATERIALS & TECHNOLOGY 94. 4, No.140, p18-19)나, 가 기판 상에 반도체 칩과 외부 배선 기판의 접속부에 상당하는 위치에 금속 범프를 형성하고, 반도체 칩을 페이스 다운 본딩 후, 가 기판 상에서 트랜스퍼 몰드한 것(Smallest Flip-Chip-Like Package CSP ; The Second VLSI Packaging Workshop of Japan, p46-50, 1994) 등이다.
한편, 전술한 바와 같이, BGA나 CSP 분야에서 폴리이미드 테이프를 베이스 필름으로서 이용한 패키지가 검토되고 있다. 이 경우, 폴리이미드 테이프로서는 폴리이미드 필름 상에 접착재층(接着材層)을 사이에 두고 동박(銅箔)을 타미네이트한 것이 일반적이지만, 내열성이나 내습성 등의 관점에서 동박 상에 직접 폴리이미드층을 형성한, 소위 2층 플렉시블 기재가 좋다. 2층 플렉시블 기재의 제조 방법으로서는 ① 동박 상에 폴리이미드의 전구체(前驅　)인 폴리아민산을 도포한 후 열경화시키는 방법, ② 경화한 폴리이미드 필름 상에 진공 성막법이나 무전해 도금법 등에 의해 금속박막을 형성하는 방법으로 대별되지만, 예를 들면 레이저 가공을 적용하여 소망하는 부분(제2 접속 기능부에 상당)의 폴리이미드를 제거하여 동박에 이르는 요부를 설치하는 경우에는 폴리이미드 필름은 가능한 한 얇은 것이 바람직하다. 반면, 2층 플렉시블 기재를 리드 프레임 형상으로 가공하여 핸들링하는 경우, 베이스 필름 두께가 얇으면 핸들링성이나 프레임으로서의 강직성에 미달하는 등의 문제가 있다.
이상과 같이 소형화 고집적도화에 대응할 수 있는 반도체 패키지로서 여러가지 제안되고 있지만 성능, 특성, 생산성 등 전체에 걸쳐 만족하도록 한층 개선이 요구되고 있다.
본 발명은 소형화, 고집적도화에 대응할 수 있는 반도체 패키지를 생산성 좋고 또한 안정적으로 제조하는 것을 가능하게 하는 반도체 패키지의 제조법 및 반도체 패키지를 제공하는 것이다.
도 1은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 2는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 3은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 4는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 5는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 6은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 7은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 8은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 9는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 10은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 11은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 12는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 13은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 14는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 15는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 16은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 17은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 18은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 19는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 20은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 21은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 22는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 23은 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 24는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
도 25는 본 발명의 반도체 패키지의 제조법의 한 예를 설명하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
81: 동박
82, 82': 배선
83 : 폴리이미드 접착제
84 : 외부 접속 단자용 홀
본원의 발명은,
1A. 도전성 가(假) 지지체의 편면에 배선을 형성하는 공정,
1B. 배선이 형성된 도전성 가 지지체에 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통하는 공정;
1C. 반도체 소자를 수지 밀봉하는 공정,
1D. 도전성 가 지지체를 제거하여 배선을 노출하는 공정,
1E. 노출된 배선의 외부 접속 단자가 형성되는 개소 이외에 절연층을 형성하는 공정, 및
1F. 배선의 절연층이 형성되어 있지 않은 개소에 외부 접속 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
본원 발명은,
2A. 도전성 가 지지체의 편면에 배선을 형성하는 공정,
2B. 배선이 형성된 도전성 가 지지체의 배선이 형성된 면에 절연성 지지체를형성하는 공정,
2C. 도전성 가 지지체를 제거하여 배선을 절연성 지지체에 전사(轉寫)하는 공정,
2D. 배선의 외부 접속 단자가 형성되는 개소의 절연성 지지체를 제거하여 외부 접속 단자용 투공을 설치하는 공정,
2E. 배선이 전사된 절연성 지지체에 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통하는 공정,
2F. 반도체 소자를 수지 밀봉하는 공정, 및
2G. 외부 접속 단자용 투공에 배선과 도통하는 외부 접속 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
본원 발명에 따라, 2A∼2G의 순서로 진행시키는 것이 바람직하지만, 2D의 공정을 2B 전에 행하도록 해도 좋다. 예를 들면, 2B의 공정을 외부 접속 단자용 투공을 미리 설치한 절연 필름 절연성 지지체를 배선이 형성된 도전성 가 지지체의 배선이 형성된 면에 접합함으로써 행해도 좋다.
본원 발명은,
3A. 도전성 가 지지체의 편면에 배선을 형성하는 공정,
3B. 배선이 형성된 도전성 가 지지체에 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통하는 공정,
3C. 반도체 소자를 수지 밀봉하는 공정,
3D. 배선의 외부 접속 단자가 형성되는 개소 이외의 도전성 가 지지체를 제거하여 도전성 가 지지체로 이루어지는 외부 접속 단자를 형성하는 공정, 및
3E. 외부 접속 단자의 개소 이외에 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
본원 발명은,
4A. 도전성 가 지지체의 편면에 배선을 형성하는 공정,
4B. 배선이 형성된 도전성 가 지지체에 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통하는 공정,
4C. 반도체 소자를 수지 밀봉하는 공정,
4D. 도전성 가 지지체의 반도체 소자 탑재면과 반대측 배선의 외부 접속 단자가 형성되는 개소에 도전성 가 지지체와 제거 조건이 다른 금속 패턴을 형성하는 공정, 및
4E. 금속 패턴이 형성된 개소 이외의 도전성 가 지지체를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
금속 패턴으로서는 땜납이 좋지만, 또 니켈에 금의 층을 적층한 것이라도 좋다.
본원 발명은,
5A. 절연성 지지체의 편면에 복수 세트(組)의 배선을 형성하는 공정,
5B. 배선의 외부 접속 단자로 이루어지는 개소의 절연성 지지체를 제거하여 외부 접속 단자용 투공을 설치하는 공정,
5C. 복수 세트의 배선이 형성된 절연성 지지체에 반도체 소자를 탑재하고,반도체 소자 단자와 배선을 도통하는 공정,
5D. 반도체 소자를 수지 밀봉하는 공정,
5E. 외부 접속 단자용 투공에 배선과 도통하는 외부 접속 단자를 형성하는 공정, 및
5F. 개개의 반도체 패키지로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
본원 발명에 있어서, 제조 공정은 5A∼5F의 순으로 진행하는 것이 바람직하지만, 5A, 5B를 역으로 해도 좋다. 즉, 외부 접속 단자용 투공을 설치한 절연성 지지체에 복수 세트의 배선을 형성하도록 해도 좋다.
본원 발명은,
6A. 도전성 가 지지체의 편면에 복수 세트의 배선을 형성하는 공정,
6B. 도전성 가 지지체에 형성된 복수 세트의 배선이 소정의 단위 갯수로 이루어 지도록 도전성 가 지지체를 절단 분리하고, 배선이 형성된 분리 도전성 가 지지체를 프레임에 고착하는 공정,
6C. 배선이 형성된 도전성 가 지지체에 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통하는 공정,
6D. 반도체 소자를 수지 밀봉하는 공정,
6E. 도전성 가 지지체를 제거하여 배선을 노출하는 공정,
6F. 노출된 배선의 외부 접속 단자가 형성되는 개소 이외에 절연층을 형성하는 공정,
6G. 배선의 절연층이 형성되어 있지 않은 개소에 외부 접속 단자를 형성하는 공정, 및
6H. 개개의 반도체 패키지로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
6B의 소정의 단위 갯수는 1개가 바람직하지만, 생산성을 높이기 위해서는 복수개라도 좋다.
본원 발명은,
7A. 절연성 지지체의 편면에 복수 세트의 배선을 형성하는 공정,
7B. 배선의 외부 접속 단자로 이루어지는 개소의 절연성 지지체를 제거하여 외부 접속 단자용 투공을 설치하는 공정,
7C. 절연성 지지체에 형성된 복수 세트의 배선을 소정의 단위 갯수로 이루어지도록 절연성 지지체를 절단 분리하고, 배선이 형성된 분리 절연성 지지체를 프레임에 고착하는 공정,
7D. 배선이 형성된 절연성 지지체에 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통하는 공정,
7E. 반도체 소자를 수지 밀봉하는 공정,
7F. 외부 접속 단자용 투공에 배선과 도통하는 외부 접속 단자를 형성하는 공정, 및
7G. 개개의 반도체 패키지로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
제조 공정은, 7A∼7G의 순으로 진행하는 것이 바람직하지만, 7A, 7B를 역으로 해도 좋다.
본원 발명은, 1층의 배선에서 그 배선의 편면이 반도체 소자와 접속하는 제1 접속 기능을 갖고, 그 배선의 반대측이 외부의 배선과 접속하는 제2 접속 기능을 갖도록 구성된 배선을 구비한 반도체 패키지의 제조법에 있어서, 하기 8A, 8B, 8C, 8D의 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
8A. 내열성을 갖는 금속박 부착 절연 기재(基材)의 금속박을 배선 패턴으로 가공하는 공정,
8B. 후 공정에서, 제2 접속 기능부로 이루어지는 위치에 절연 기재측으로부터 배선 패턴에 이르는 요부를 설치하는 공정,
8C. 배선 패턴면 및 배선 패턴과 인접하는 절연 기재면 상의 소망하는 위치에 소정의 부분을 개공시킨 프레임 기재를 접합시키는 공정, 및
8D. 반도체 소자를 탑재하고 반도체 소자 단자와 배선을 도통하며 반도체 소자를 수지 밀봉하는 공정.
본원 발명에 있어서, 공정은 8A∼8D의 순으로 진행하는 것이 바람직하지만, 8A와 8B를 역으로 해도 좋다. 즉, 절연 기판에 금속박에 이르는 요부를 설치한 후 금속박을 배선 패턴으로 가공하도록 해도 좋다.
본원 발명은 1층의 배선에서 그 배선의 편면이 반도체 소자와 접속하는 제1 접속 기능을 갖고, 그 배선의 반대측이 외부의 배선과 접속하는 제2 접속 기능을 갖도록 구성된 배선을 구비한 반도체 패키지의 제조법에 있어서, 하기의 9A, 9B,9C, 9D, 9E의 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
9A. 내열성을 갖는 금속박 부착 절연 기재의 금속박을 복수 세트의 배선 패턴으로 가공하는 공정,
9B. 후 공정에서 제2 접속 기능부로 이루어지는 위치에 절연 기재측으로부터 배선 패턴에 이르는 요부를 설치하는 공정,
9C. 배선 패턴면 및 배선 패턴과 인접하는 절연 기재면 상의 소망하는 위치에 소정의 부분을 개공시킨 제2 절연 기재를 접합시켜 절연 지지체를 구성하는 공정,
9D. 절연 지지체에 형성된 복수 세트의 배선을 소정의 단위 갯수로 이루어지도록 절연 지지체를 절단 분리하고, 배선이 형성된 분리 절연 지지체를 프레임에 고착하는 공정, 및
9E. 반도체 소자를 탑재하고 반도체 소자 단자와 배선을 도통하고 반도체 소자 수지 밀봉하는 공정.
본원 발명에 있어서, 공정은 9A∼9E의 순으로 진행하는 것이 바람직하지만, 제8 발명과 마찬가지로 9A와 9B를 역으로 해도 좋다.
본원 발명은,
10A. 지지체의 편면에 복수 세트의 배선을 형성하는 공정,
10B. 배선이 형성된 지지체에 복수개의 반도체 소자를 탑재하고, 반도체 소자 단자와 배선을 도통시키는 공정,
10C. 도통된 복수 세트의 반도체 소자와 배선을 일괄하여 수지 밀봉하는 공정,
10D. 지지체의 소망하는 부분을 제거하여 배선의 소정 부분을 노출시켜, 노출한 배선과 전기적으로 접속한 외부 접속 단자를 형성하는 공정, 및
10E. 개개의 반도체 패키지로 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조법이다.
지지체로서 금속박을 사용하고 수지 밀봉 후에 지지체를 제거함으로써 배선 패턴을 노출시키도록 해도 좋다.
또, 지지체가 절연 기재로, 수지 밀봉 후에 절연 기재의 소정 부분을 제거하여 배선 패턴에 이르는 비관통 요부를 형성하도록 할 수도 있다.
본원 발명은 복수개의 반도체 소자 실장 기판부를 구비하고, 복수개의 반도체 소자 실장 기판부를 연결하기 위한 연결부를 구비하며, 위치 정합 마크부를 구비하고 있는 반도체 소자 실장용 프레임의 제조법에 있어서,
(a) 도전성 가 기판 상에 반도체 소자 실장부의 배선을 제조하는 공정;
(b) 수지 기재 상에 배선을 전사하는 공정; 및
(c) 도전성 가 기판을 에칭 제거하는 공정
을 포함하고, (c)의 도전성 가 기판의 제거에 있어서, 도전성 가 기판에 일부를 남겨, 연결부의 일부를 구성하도록 하는 것을 특징으로 하는 반도체 소자 실장용 프레임의 제조법이다.
본 발명에서, 반도체 소자는 LSI 칩, IC 칩 등 통상의 소자를 사용할 수 있다.
반도체 소자 단자와 배선을 도통하는 방법으로는 와이어 본딩뿐만 아니라, 범프, 이방 도전성 필름 등 통상의 수단을 이용할 수 있다.
본 발명에서는 반도체 소자를 수지 밀봉한 후, 밀봉 수지 경화물을 가열 처리함으로써 휨, 변형이 없는 반도체 패키지를 제조할 수 있다.
가열 처리는 밀봉 수지 경화물의 글라스 전이 온도 ±20 ℃의 온도가 바람직하다. 이 이유는 글라스 전이 온도 ±20 ℃의 범위에서 수지 경화물은 가장 소성적인 성질이 강하고, 잔류 변형을 해소하기 쉽기 때문이다. 가열 처리의 온도가 글라스 전이 온도 -20 ℃ 미만에서는 수지 경화물은 글라스 상태의 탄성체가 되어 완화의 효과가 적어지는 경향이 있고, 글라스 전이 온도 + 20 ℃를 초과하면 수지 경화물은 고무 탄성체가 되어 마찬가지로 변형을 해소하는 효과가 적어지는 경향이 있다.
밀봉 수지 경화물의 글라스 전이 온도 ±20 ℃의 온도에서 가열 처리를 한 후, 5 ℃/분 이하의 감온 속도로 실온까지 냉각함으로써, 반도체 패키지의 휨, 변형을 보다 확실히 방지할 수 있다.
가열 처리 및/또는 냉각 공정은 밀봉 수지 경화물의 상하 면을 강성 평판으로, 밀봉 수지 경화물의 휨, 변형을 억제하는 힘으로 가압한 상태에서 행하는 것이 바람직하다.
본 발명의 반도체 패키지에서, 배선은 1층의 배그 배선의 편면이 반도체 칩과 접속하는 제1 접속 기능을 갖고, 그 배선의 반대 면이 외부의 배선과 접속하는 제2 접속 기능을 갖도록 구성되어 있다.
외부의 배선과 접속하는 외부 접속 단자는, 예를 들면 땜납 범프, 금 범프 등이 적합하게 사용될 수 있다.
외부 접속 단자는 반도체 소자 단자가 배선과 와이어 본딩 등으로 도통되는 위치보다 내측에 설치하도록 하는 것이 고밀도화하는데 있어 바람직하다(팬 인 타입). 이와 같이 외부 접속 단자의 위치는 반도체 소자가 탑재된 하면에 격자 형상으로 배치하는 것이 고밀도화하는데 있어 바람직하다.
도 1에 의해, 본 발명의 제1 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)의 편면에 두께 0.001 ㎜의 니켈층(도 1에서는 생략)을 도금한다. 다음에, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴을 노광, 현상하여, 도금 레지스트를 형성한다. 계속해서, 황산동욕(硫酸銅浴)으로 전해 동 도금을 행한다. 또한, 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다. 다음에, 도금 레지스트를 박리하여, 배선(2)를 형성한다(도 1의 (a)). 이와 같이 하여, 배선(2)를 형성한 동박(1)에 LSI 칩(3)을 탑재한다(도 1의 (b)). LSI 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, LSI 단자부와 배선(2)를 와이어 본드(100)로 접속한다(도 1의 (c)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하여, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다(도 1의 (d)). 그 후, 동박(1)만을 알칼리 에천트로 용해 제거하여, 니켈을 노출시켰다. 니켈층을 동의 용해성이 적은 니켈 박리액으로 제거하여 배선부를 노출시켰다(도 1의(e)). 계속해서, 솔더 레지스트(6)을 도포하여, 접속용 단자부를 노출하도록 패턴을 형성하였다. 이 배선 노출부에, 땜납 볼(7)을 배치하여 용융시켰다(도 1의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 2에 의해, 본 발명의 제2 실시예에 대해 설명한다.
도 1의 경우와 동일한 방법으로, 배선(2)를 갖는 동박(1)을 작성하였다(도 2의 (a)). LSI 칩(3)을 탑재한다. LSI 칩에는 단자부에 금 범프(8)를 형성하고, 이 금 범프(8)과 배선(2)의 단자부를 가열 가압하여 접속한다(도 2의 (b)). 다음에, LSI 칩 하부에 액상 에폭시 수지를 충전하여 경화(9)시킨다(도 2의 (c)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(10)하였다(도 2의 (d)). 그 후, 동박(1)만을 알칼리 에천트로 용해 제거하여, 니켈을 노출시켰다. 니켈층을 동의 용해성이 작은 니켈 박리액으로 제거하여, 배선부를 노출시켰다(도 2의 (e)). 계속해서, 솔더 레지스트(6)을 도포하여, 접속용 단자부를 노출하도록 패턴을 형성하였다. 이 배선 노출부에 땜납 볼(7)을 배치하여 용융시켰다(도 2의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 3에 의해, 본 발명의 제3 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)의 편면에 두께 0.001 ㎜의 니켈층(도 3에서는 생략)을 도금한다. 다음에, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 라미네이트하고, 배선 패턴을 노광, 현상하여 도금 레지스트를 형성한다. 계속해서, 황산동욕으로 전해 동 도금을 행하여 제1 배선(13)을 형성한다. 다음에, 도금 레지스트를 박리하여, 제1 배선(13)의 표면을 산화 처리, 환원 처리한다. 새로운 동박과 접착 수지로서 폴리이미드계 접착 필름(히다찌 화성 공업(주) 제 상품명 : AS2210 : 12)를 이용하여 배선(13)이 내측이 되도록 적층 접착한다[동박(11)에 직경 0.1 ㎜의 홀을 통상의 포토 에칭법에 의해 형성한다. 패널 도금법에 의해, 홀 내와 동박 표면 전체를 동 도금한다]. 동박을 포토 에칭법으로 제2 배선(11)에 형성한다. LSI 탑재부의 수지[폴리이미드계 접착 필름(12)]를 엑시머 레이저로 제거하여 단자부를 노출시킨다. 이 단자부에 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다(도 3의 (a)). 이와 같이 하여, 2층의 배선을 형성한 동박(1)에 LSI 칩을 탑재한다. LSI 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다(도 3의 (b)). 다음에, LSI 단자부와 배선(13)을 와이어 본드(100)에 의해 접속한다(도 3의 (c)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하여, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다. 그 후, 동박(1)만을 알칼리 에천트로 용해 제거하여, 니켈을 노출시켰다. 니켈층을 동의 용해성이 작은 니켈 박리액으로 제거하여 배선부를 노출시켰다(도 3의 (e)). 계속해서, 솔더 레지스트(6)을 도포하여, 접속용 단자부를 노출하도록 패턴을 형성하였다. 이 배선 노출부에, 땜납 볼(7)을 배치하여, 용융시켰다(도 3의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 4에 의해, 본 발명의 제4 실시예에 대해 설명한다.
두께 0.1 ㎜의 SUS(스테인레스 강)판(14)에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 라미네이트하고, 배선 패턴을 노광, 현상하여, 도금 레지스트를 형성한다. 계속해서, 황산동욕으로 전해 동 도금을 행한다. 또, 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다. 다음에, 도금 레지스트를 박리하여, 배선(2)를 형성한다(도 4의 (a)). 이와 같이 하여, 배선(2)를 형성한 SUS판(14)에 반도체 칩(103)을 탑재한다(도 4의 (b)). 반도체 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 4의 (c)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다(도 4의 (d)). 그 후, SUS판(14)를 기계적으로 박리 제거하여, 배선부를 노출시켰다(도 4의 (e)). 계속해서, 솔더 레지스트(6)을 도포하여, 접속용 단자부를 노출하도록 패턴을 형성하였다. 이 배선 노출부에 땜납 볼(7)을 배치하여, 용융시켰다(도 4의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 5에 의해, 본 발명의 제5 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴을 노광, 현상하며, 도금 레지스트를 형성한다. 계속해서, 니켈의 패턴 도금(15)를 행한 후, 황산동욕으로 전해 동 도금을 행한다. 또, 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다. 다음에, 도금 레지스트를 박리하고,배선(2)를 형성한다(도 5의 (a)). 이와 같이 하여, 배선(2)를 형성한 동박(1)에 반도체 칩(103)을 탑재한다(도 5의 (b)). 반도체 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 5의 (c)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다(도 5의 (d)). 그 후, 동박(1)을 알칼리 에천트로 용해 제거하여, 니켈의 배선부를 노출시켰다(도 5의 (e)). 계속해서, 솔더 레지스트(6)을 도포하여, 접속용 단자부를 노출하도록 패턴을 형성하였다. 이 배선 노출부에 땜납 볼(7)을 배치하여, 용융시켰다(도 5의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 6에 의해, 본 발명의 제6 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴을 노광, 현상하며, 도금 레지스트를 형성한다. 계속해서, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜, 니켈 도금을 0.003 ㎜이상의 두께로 도금한다. 또, 황산동욕으로 전해 동 도금을 행하고, 도금 레지스트를 박리하여, 배선(2)를 형성한다(도 6의 (a)). 이와 같이 하여, 배선(2)를 형성한 동박(1)의 배선면에 폴리이미드 필름(16)을 접착하고, 레이저를 이용하여 배선(2)의 접속용 단자부를 노출시켜(도 6의 (b)), 동박(1)을 에칭으로 제거한다(도 6의 (c)). 또, 폴리이미드 필름(16) 대신에 감광성 필름을 이용함으로써, 레이저를 사용하지 않고 접속용 단자부를 노출시킬 수 있다. 계속해서,폴리이미드 필름(16)의 배선 패턴면에 LSI 칩(3)을 탑재한다. LSI 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 6의 (d)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)한다(도 6의 (e)). 그 후, 접속용 단자부에 땜납 볼(7)을 배치하여 용융시킨다(도 6의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 7에 의해, 본 발명의 제7 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)의 편면에 두께 0.001 ㎜의 니켈층(도 7에서는 생략)을 도금한다. 다음에, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴을 노광, 현상하며, 도금 레지스트를 형성한다. 계속해서, 황산동욕으로 전해 동 도금을 행한다. 또, 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다. 다음에, 도금 레지스트를 박리하여, 배선(2)를 형성한다(도 7의 (a)). 이와 같이 하여, 배선(2)를 형성한 동박(1)에 LSI 칩(3)을 탑재한다. LSI 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 7의 (b)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)한다(도 7의 (c)). 그 후, 동박(1)만을 알칼리 에천트로 용해 제거하여, 니켈을 노출시킨다. 니켈층을 동의 용해성이 작은 니켈박리액으로 제거하여 배선부를 노출시킨다(도 7의 (d)). 계속해서, 접속용 단자부를 개구시킨 폴리이미드 필름(16)을 접착하고(도 7의 (e)), 이 배선 노출부에 땜납 볼(7)을 배치하여 용융시킨다(도 7의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 8에 의해, 본 발명의 제8 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴을 노광, 현상하며, 도금 레지스트를 형성한다. 계속해서, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜, 니켈 도금을 0.003 ㎜ 이상의 두께로 도금한다. 또, 황산동욕으로 전해 동 도금을 행하고, 도금 레지스트를 박리하며 배선(2)를 형성한다(도 8의 (a)). 이와 같이 하여, 배선(2)를 형성한 동박(1)의 배선면에 액상 밀봉 수지(17)을 스크린 인쇄에 의해 도포하여 배선(2)의 접속용 단자부를 노출시키도록 해서 절연층을 형성한다(도 8의 (b)). 액상 밀봉 수지를 경화시킨 후, 동박(1)을 에칭으로 제거한다(도 8의 (c)). 계속해서, 경화시킨 액상 밀봉 수지(16)의 배선 패널면에 LSI 칩(3)을 탑재한다. LSI 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 8의 (d)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)한다(도 8의 (e)). 그 후, 배선(2)의 접속용 단자부에 땜납 볼(7)을 배치하여, 용융시킨다(도 8의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 9에 의해, 본 발명의 제9 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)의 편면에 두께 0.001 ㎜의 니켈층(도 9에서는 생략)을 도금한다. 다음에, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴을 노광, 현상하며, 도금 레지스트를 형성한다. 계속해서, 황산동욕으로 전해 동 도금을 행한다. 또, 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다. 다음에, 도금 레지스트를 박리하고, 배선(2)를 형성한다(도 9의 (a)). 이와 같이 하여, 배선(2)를 형성한 동박(1)에 LSI 칩(3)을 탑재한다. LSI 칩(3)의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 9의 (b)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)한다(도 9의 (c)). 그 후, 동박(1)만을 알칼리 에천트로 용해 제거하여, 니켈을 노출시킨다. 니켈층을 동의 용해성이 작은 니켈 박리액으로 제거하여 배선부를 노출시킨다(도 9의 (d)). 계속해서, 액상 밀봉 수지(17)을 스크린 인쇄로 배선(2)의 접속용 단자부를 노출시키도록 도포하고, 액상 밀봉 수지(17)의 절연층을 형성한다(도 9의 (e)). 액상 밀봉 수지(17)를 경화시킨 중에 이 배선(2)의 접속용 단자부에 땜납 볼(7)을 배치하여, 용융시킨다(도 9의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다.
도 10에 의해, 본 발명의 제10 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)의 편면에 두께 0.001 ㎜의 니켈층(도 10에서는 생략)을 도금한다. 다음에, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 배선 패턴 및 위치 정합 마크의 도금 레지스트를 노광, 현상에 의해 형성한다. 계속해서, 황산동욕으로 전해 동 도금을 행한다. 또, 니켈 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금한다. 다음에, 도금 레지스트를 박리하고, 배선(2) 및 위치 정합 마크(18)을 형성한 후(도 10의 (a)), 위치 정합 마크(18)의 부분만을 SUS판에 끼워 프레스함으로써 동박(1)의 이면에 위치 정합 마크를 부상시킨다(도 10의 (b)). 이와 같이 하여, 배선(2) 및 위치 정합 마크(18)을 형성한 동박(1)에 LSI 칩(3)을 탑재한다(도 10의 (c)). LSI 칩의 접착에는 반도체용 은 페이스트(4)를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 10의 (d)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다(도 10의 (e)). 동박 이측에 다시 감광성 드라이 필름을 적층하고, 위치 정합 마크(18)을 이용하여 에칭 패턴 형성한다. 그 후, 동박(1) 및 니켈층을 에칭하여, 동박(1)에 의한 범프(7)의 형성 및 배선부의 노출을 행한다(도 10의 (f)). 계속해서, 솔더 레지스트(8)을 도포하여, 범프(7)이 노출하도록 절연층을 형성하였다(도 10의 (g)). 이 범프(7)을 통해 외부의 배선과 접속한다.
도 11에 의해, 본 발명의 제11 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 복수 세트의 배선 패턴을 노광, 현상하고, 도금 레지스트를 형성한다. 계속해서, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜, 니켈 도금을 0.003 ㎜ 이상의 두께로 도금한다. 또, 황산동욕으로 전해 동 도금을 행하고, 레지스트를 박리하고, 복수 세트의 배선(2)를 형성한다(도 11의 (a)). 이와 같이 하여, 복수 세트의 배선(2)를 형성한 동박(1)의 배선면에 폴리이미드 필름(19)를 접착하고, 레이저를 이용하여 배선(2)의 접속 단자부를 노출시켜(도 11의 (b)), 동박(1)을 에칭으로 제거한다(도 11의 (c)). 이상과 같이, 1개의 폴리이미드 필름 상에 복수 세트의 배선(2)를 형성한 후, LSI 칩(3)을 탑재한다. LSI 칩(3)의 접착에는 반도체용 다이본딩 테이프(4')를 이용하였다. 다음에, LSI 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 11의 (d)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)한다(도 11의 (e)). 그 후, 배선(2)의 접속 단자부에 땜납 볼(7)을 배치하여, 용융시킨다(도 11의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다. 최후에, 폴리이미드 필름으로 연결된 패키지를 금형에서 제거한다(도 11의 (g)).
도 12에 의해, 본 발명의 제12 실시예에 대해 설명한다.
두께 0.07 ㎜의 접착제 부착 폴리이미드 필름(20)을 금형에서 펀칭하여 접속 단자부로 이루어지는 부분을 개구시킨다(도 12의 (a)). 다음에, 두께 0.035 ㎜의 동박(21)을 접착 후(도 12의 (b)), 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 복수 세트의 배선 패턴을 노광, 현상하며, 에칭 레지스터를 형성한다. 계속해서, 동박을 에칭하고, 레지스트를 박리하며, 복수 세트의 배선(2)를 형성한다(도 12의 (c)). 이상과 같이, 1개의 폴리이미드 필름 상에 복수 세트의 배선 패턴을 형성한 후, LSI 칩(3)을 탑재한다. LSI 칩(3)의 접착에는 반도체용 다이본딩 테이프(4')를 이용하였다. 다음에, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 12의 (d)). 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 각각 밀봉(5)한다(도 12의 (e)). 그 후, 배선의 접속 단자부에 땜납 볼(7)을 배치하고 용융시킨다(도 12의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다. 최후에, 폴리이미드 필름으로 연결된 패키지를 금형에서 펀칭한다(도 12의 (g)).
도 13∼15에 의해, 본 발명의 제13 실시예에 대해 설명한다.
두께 0.035 ㎜의 전해 동박(1)의 편면에 두께 0.001 ㎜의 니켈층(도 13에서는 생략)을 도금한다. 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 복수 세트의 배선 패턴용의 도금 레지스트를 노광, 현상에 의해 형성한다. 계속해서, 황산동욕으로 전해 동 도금을 행한다. 또, 니켈의 도금을 0.003 ㎜, 순도 99.9 ％ 이상의 금 도금을 0.0003 ㎜ 이상의 두께로 도금하고, 도금 레지스트를 박리하며, 배선(2)를 형성하였다(도 13의 (a)). 다음에, 배선(2)를 형성한 동박(1)을 단위 갯수로 분할한 후, 폴리이미드 접착 필름을 통해 따로 준비한 스테인레스제 프레임(22 : 두께 ; 0.135 ㎜)에 부착하였다(도 13의 (b)). 프레임으로서는, 인 청동 등의 동합금, 동박, 니켈박, 니켈 합금박 등도 사용할 수 있다. 접착의 방법으로서는 달리 금속 사이의 공정(共晶)을 이용한 접합, 초음파를 이용한 접합 등을 이용하는 것도 가능하다. 또, 도 14에 도시한 바와 같이 동박(1) 상의 배선을 사전에 검사하고, 배선 양품(23)만을 선택하여, 프레임(22)에 부착하면 좋다. 도 14에서, 참조 번호(1)은 전해 동박이고, 참조 번호(22)는 프레임이며, 참조 번호(24)는 배선 불량품이고, 참조 번호(25)는 위치 정합 홀이다. 또, 이 실시예에서는 분할한 동박 상에는 배선 1개로 이루어지도록 했지만, 분할한 동박 상에 복수 세트의 배선이 있도록 해도 좋다. 프레임(22)와 배선 부착 동박와의 접합의 위치 계수로서, 예를 들면 도 15의 (a), (b)에 도시한 것 등 여러가지 가능하다. 도 15는 프레임(22)의 평면도이고, 참조 번호(26)은 프레임 개구부이며, 참조 번호(27)은 배선 부착 동박의 탑재 위치이고, 참조 번호(28)은 박 고정용 접착제이다. 다음에, LSI 칩(3)을 탑재하고, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해 접속한다(도 13의 (c)). LSI 칩의 탑재에는 반도체용 다이본딩 테이프(4')를 이용하였다. 여기에서, 본딩 테이프(4') 대신에 다이 본드용 은 페이스트 등을 이용해도 좋다. 또, 반도체 칩의 실장에는 통상의 와이어 본딩 접속을 이용했지만, 필립 칩 등, 다른 방법을 이용해도 좋다. 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다(도 13의 (d)). 그 후, 동박(1)만을 알칼리 에천트로 용해 제거하여, 니켈을 노출시켰다. 니켈층을 동의 용해성이 작은 니켈 박리액으로 제거하여 배선부를 노출시켰다. 계속해서, 솔더 레지스트(6)을 도포하고, 접속용 단자부를 노출하도록 패턴을 형성하였다. 이 배선 노출부에 땜납 볼(7)을 배치하고 용융시켰다(도 13의 (e)).이 후에, 절단기를 이용하여 절단하고 프레임(22)가 불필요한 절편(101)을 제거하여 개개의 반도체 패키지로 분할하였다(도 13의 (f)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다. 이 예에서는 블랭킹을 하여 효율좋게 반도체 패키지를 제조할 수 있다.
제16에 의해, 본 발명의 제14 실시예에 대해 설명한다.
두께 0.07 ㎜의 접착제 부착 폴리이미드 필름(29)를 금형에서 펀칭하여 접속 단자부가 되는 부분을 개구시킨다. 다음에, 두께 0.035 ㎜의 동박을 접착 후, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 복수 세트의 배선 패턴을 노광, 현상하며, 에칭 레지스터를 형성하였다. 계속해서, 동박을 에칭하고, 레지스트를 박리하며, 복수 세트의 배선(2)를 형성한다(도 16의 (a)). 여기에서, 동박 상에 폴리이미드를 직접 코팅한 재료(예를 들면, 히다찌 화성 공업(주) 제 상품명 50001)을 이용하여, 접속 단자부 및 배선(2)를 형성하도록 해도 좋다. 개구부의 형성도 드릴 가공, 엑시머 레이저 등의 레이저 가공, 인쇄 등의 방법을 이용하거나, 폴리이미드에 감광성을 가진 재료를 사용하여, 노광·현상으로 형성해도 좋다. 폴리이미드 대신에, 밀봉 수지 등 다른 재료를 사용해도 좋다.
이상과 같이, 1개의 폴리이미드 필름 상에 복수 세트의 배선 패턴을 형성한 후, 배선 부착 필름을 단위 갯수로 분할하고 폴리이미드계 접착제(28)을 통해 따로 준비한 스테인레스제 프레임(22 : 두께 0.135 ㎜)로 접착하였다(도 16의 (b)). 다음에, LSI 칩(3)을 탑재하고, 반도체 단자부와 배선(2)를 와이어 본드(100)에 의해접속한다(도 16의 (c)). LSI 칩의 탑재에는 반도체용 다이본딩 테이프(4')를 이용하였다. 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업 (주) 제 상품명 : CL-7700)을 이용하여 밀봉(5)하였다(도 16의 (d)). 계속해서, 최초에 설치한 접속 단자부로 이루어져야 할 개구부에 땜납 볼(7)을 배치하여 용융시킨다(도 16의 (e)). 이 땜납 볼(7)을 통해 외부의 배선과 접속한다. 최후에, 프레임에 연결된 패키지를 금형에서 펀칭하여 개개의 패키지로 분할하였다(도 16의 (f)).
도 17에 의해 본 발명의 제15 실시예에 대해 설명한다.
금속박(31) 상에 절연 기재(32)를 직접 형성한 2층 플렉시블 기재(도 17의 (a))의 금속박 상에 소정의 레지스트 상을 형성하고, 공지의 에칭법에 의해 소망하는 복수 세트의 배선 패턴(33)을 형성하여, 레지스트 상을 박리한다(도 17의 (b)). 금속박으로서는 전해 동박이나 압연 동박 또는 동합금박 등의 단일박 외에, 후 공정에서 제거 가능한 캐리어박 상에 동박층을 갖는 복합 금속박 등도 적용가능하다. 구체적으로는 두께 18 ㎛의 전해 동박의 편면에 두께 0.2 ㎛ 정도의 니켈-인 도금층을 형성 후, 계속해서 두께 5 ㎛ 정도의 동박층을 도금한 것 등을 적용할 수 있다. 이 경우, 동박층 상에 폴리이미드층을 형성한 후, 동박 및 니켈-인층을 에칭 제거함으로써, 동박층이 노출한다. 즉, 본원의 발명에서는 동박층 전체를 노출시킨 후 동박층을 배선 가공해도 좋고, 캐리어박(동박/니켈 박층)을 리드 프레임 구조체의 일부로서 이용해도 좋다.
한편, 절연 기재로서는 프로세스 내열성 등의 관점에서 폴리이미드재가 일반적이다. 이 경우, 폴리이미드와 동박의 열팽창 계수가 다르면 땜납 리플로우 공정에서 기재의 휨이 현저해지기 때문에, 폴리이미드로서는 화학식 1의 반복 단위를 갖는 폴리이미드를 70 몰 ％ 이상 함유한 폴리이미드를 적용하는 것이 바람직하다.
다음에, 후 공정에서, 외부 기판과의 접속부가 되는 위치에 동박에 이르는 요부(34)를 설치한다(도 17c). 요부의 가공 방법은 특별히 한정하지 않고, 엑시머 레이저나 탄산 가스 레이저 및 YAG 레이저 등 레이저 가공 외에 웨트 에칭법 등이 적용가능하다.
다음에, 소정의 부분[개공부(35)]을 펀칭 가공 등으로 펀칭한 접착재(36) 부착 프레임 기재(37)을 배선 패턴면에 접착시킨다(도 17d). 이 경우, 프레임 기재는 특별히 한정하는 것은 아니고, 폴리이미드 필름이나 동박 등의 금속박의 적용이 가능하다. 여기에서, 임시로 2층 플렉시블 기재의 폴리이미드층 두께가 25 ㎛이고, 또한 접착하는 프레임 기재가 폴리이미드 필름인 경우, 프레임 전체로서의 강직성을 확보하기 위해서는 필름 두께로서 50 ㎛∼70 ㎛ 정도가 필요하게 된다. 또, 프레임 기재층을 형성하는 영역에 대해서도 한정하지 않고, 반도체 칩을 탑재하는 부분에 프레임 기재층을 설치하는 것도 가능하다. 구체적으로, 칩 실장이 와이어 본딩 방식인 경우에는 최소한 와이어 본드용 단자부(38)이 노출하고 있으면,다른 영역 전체에 프레임 기재층을 설치해도 좋다. 다음에, 반도체 칩(39)를 탑재하고, 금 와이어(40)로 반도체 칩과 배선 패턴 사이를 전기적으로 접속시킨다(도 17e). 한편, 반도체 칩 실장 방식으로서 페이스 다운 방식을 채용하는 경우에는 배선 패턴의 소정 위치(반도체 칩의 외부 접속용 전극 위치에 대응)에 금속 범프 등을 설치하고, 금속 범프를 통해 반도체 칩과 배선 패턴을 전기적으로 접속시켜도 좋다. 다음에, 트랜스퍼 몰드용 금형에 세트하고, 수지 밀봉재(41)로 밀봉한다(도 17f). 이 경우, 수지 밀봉재는 특별히 한정하는 것은 아니고, 예를 들면 직경 10∼20 ㎛ 정도의 실리카를 5∼80 wt％의 범위에서 함유한 에폭시계 수지 등을 적용할 수 있다. 다음에, 외부 기판과의 접속부(42)를 형성한다. 접속부(42)의 형성 방법으로서는 도 17c의 공정 후에 사전에 전해 도금법에 의해 폴리이미드 필름 두께 이상의 범프를 형성해 두는 방법이나 수지 밀봉 후에 땜납 인쇄법에 의해 땜납 범프를 형성하는 방법 등이 적용가능하다. 최후에, 프레임으로부터 패키지부를 절단하여 소망하는 패키지를 얻을 수 있다(도 17g).
도 17의 제15 실시예를 더욱 구체적으로 설명한다.
<구체예 1>
두께 12 ㎛의 전해 동박을 편면에 갖는 2층 플렉시블 기재(히다찌 화성 공업(주) 제 상품명 : MCF 50001)의 동박 면상에 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HK815)를 라미네이트하고, 노광, 현상에 의해 소망하는 레지스트 패턴을 얻었다. 다음에, 염화 제2 철용액으로 동박을 에칭 가공 후, 레지스트 패턴을 수산화 칼륨 용액으로 박리함으로써 소정의 배선 패턴을 얻었다. 다음에, 엑시머 레이저 가공기(스미또모 중기계 공업(주) 제 장치명 :INDEX200)을 이용하여 절연 기재측으로부터 배선 패턴 이면에 이르는 요부(직경 300 ㎛)를 소정의 위치에 소정의 수만큼 형성하였다. 엑시머 레이저 가공 조건은 에너지 밀도 250 mJ/㎠, 축소율 3.0, 발진 주파수 200 ㎐, 조사 펄스수 300 펄스이다. 다음에, 50 ㎛ 두께의 폴리이미드 필름(宇部興産製, 상품명 : UPILEX S)의 편면에 두께 10 ㎛의 폴리이미드계 접착재(히다찌 화성 공업(주) 제 상품명 : AS 2250)을 갖는 접착박을 제작하고, 후 공정에서의 와이어 본드 단자부에 상당하는 영역을 포함하는 소정 영역을 펀치 가공에 의해 제거하고, 접착재를 통해 폴리이미드 필름과 배선 패턴 부착 2층 플렉시블 기재를 가열 압착시켰다. 압착 조건은 압력 20 kgf/㎠, 온도 180 ℃, 가열 가압 시간 60분이다. 다음에, 무전해 니켈, 금 도금법에 의해 와이어 본드용 단자부에 니켈/금 도금을 실시하였다. 도금 두께는 각각 3 ㎛, 0.3 ㎛이다. 다음에, 반도체 칩 탑재용 다이본드재(히다찌 화성 공업(주) 제 상품명 : HM-1)을 이용하여 반도체 칩을 탑재하였다. 탑재 조건은 프레스 압력 5 kgf/㎠, 접착 온도 380 ℃ 및 압착 시간 5초이다. 다음에, 와이어 본딩에 의해 반도체 칩의 외부 전극부와 배선 패턴을 전기적으로 접속하였다. 그 후, 리드 프레임 형상으로 금형 가공하고, 트랜스퍼 몰드용 금형에 세트하며, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업(주) 제 CL-7700)을 이용하여, 185 ℃, 90초로 밀봉하였다. 계속해서, 전술한 요부에 소정량의 땜납을 인쇄 도포하고, 적외선 리플로우 로에 의해 땜납을 용융시켜 외부 접속용 범프를 형성하였다. 최후에, 패키지부를 금형에서 펀칭하여, 소망하는 패키지를 얻었다.
도 18에 의해 본 발명의 제16 실시예에 대해 설명한다.
금속박(31) 상에 절연 기재(32)를 직접 형성한 2층 플렉시블 기재(도 18의 (a))의 금속박 상에 소정의 레지스트 상을 형성하고, 공지의 에칭법에 의해 소망하는 복수 세트의 배선 패턴(33)을 형성하여, 레지스트 상을 박리한다(도 18의 (b)). 금속박으로서는 전해 동박이나 압연 동박 또는 동합금박 등의 단일박 외에, 후 공정에서 제거가능한 캐리어박 상에 동박층을 갖는 복합 금속박 등도 적용가능하다. 구체적으로는 두께 18 ㎛의 전해 동박의 편면에 두께 0.2 ㎛ 정도의 니켈-인 도금층을 형성 후, 계속해서 두께 5 ㎛ 정도의 동박층을 도금한 것 등을 적용할 수 있다. 이 경우, 동박층 상에 폴리이미드층을 형성한 후, 동박 및 니켈-인층을 에칭 제거함으로써 동박층이 노출한다. 즉, 본원의 발명에서는 동박층 전체를 노출시킨 후 동박층을 배선 가공해도 좋고, 캐리어박(동박/니켈 박층)을 리드 프레임 구조체의 일부로서 이용해도 좋다. 한편, 절연 기재로서는 프로세스 내열성 등의 관점에서 폴리이미드재가 일반적이다. 이 경우, 폴리이미드와 동박의 열 팽창 계수가 다르면 땜납 리플로우 공정에서 기재의 휨이 현저해지기 때문에, 폴리이미드로서는 화학식 1의 반복 단위를 갖는 폴리이미드를 70 몰％ 이상 함유한 폴리이미드를 적용하는 것이 바람직하다.
다음에, 후 고정에서 외부 기판과의 접속부로 이루어지는 위치에 동박에 이르는 요부(34)를 설치한다(도 18의 (c)). 요부의 가공 방법은 특히 한정하지 않고, 엑시머 레이저나 탄산 가스 레이저 및 YAG 레이저 등 레이저 가공 외에, 웨트 에칭법 등이 적용가능하다.
다음에, 제2 절연 기체로서 소정의 부분[개공부(5)]을 펀칭 가공 등으로 펀칭한 접착재(36) 부착 프레임 기재(37)을 배선 패턴면에 접착시킨다(도 18의 (d)). 여기에서, 임시로 2층 플렉시블 기재의 폴리이미드층 두께가 25 ㎛이면, 후 공정에서 프레임에 고착하는 것을 고려하면 접착하는 폴리이미드 필름의 두께로서 50∼70 ㎛ 정도가 필요하게 된다. 또, 폴리이미드를 접착하는 영역에 대해서도 특히 한정하지 않고, 반도체 칩을 탑재하는 부분에 설치함으로써 CSP와 같이 반도체 칩 하부에 외부 접속 단자를 형성하는 것도 가능하다. 구체적으로, 칩 실장이 와이어 본딩 방식인 경우에는 최소한 와이어 본드용 단자부(38)이 노출하고 있으면, 다른 영역 전체에 폴리이미드 필름을 접착해도 좋다. 이와 같이 하여 얻어진 절연 기판을 개개의 절연 패턴으로 분리하고(도 18의 (e)), 별도로 준비한 예를 들면 SUS 등의 프레임(43)에 고착한다(도 18의(f)). 다음에, 반도체 칩(39)를 탑재하여, 금 와이어(40)로 반도체 칩과 배선 패턴 사이를 전기적으로 접속시킨다(도 18의 (g)). 한편, 반도체 칩 실장 방식으로서 페이스 다운 방식을 채용하는 경우에는 배선 패턴의 소정 위치(반도체 칩의 외부 접속용 전극 위치에 대응)에 금속 범프 등을 설치하고, 금속 범프를 통해 반도체 칩과 배선 패턴을 전기적으로 접속시켜도 좋다. 다음에, 트랜스퍼 몰드용 금형에 세트하여, 수지 밀봉재(41)로 밀봉한다(도 18의 (h)). 이 경우, 수지 밀봉재는 특별히 한정하지 않고, 예를 들면 직경 10∼20 ㎛ 정도의 실리카를 5∼80 wt％의 범위로 함유한 에폭시계 수지 등을 적용할 수 있다. 다음에, 외부 기판과의 접속부(42)를 형성한다. 접속부(42)의 형성 방법으로서는 도 18의 (c)의 공정 후에 사전에 전해 도금법으로 폴리이미드 필름 두께 이상의 범프를 형성해 둔 방법이나 수지 밀봉 후에 땜납 인쇄법에 의해 땜납 범프를 형성하는 방법 등이 적용가능하다. 최후에, 프레임으로부터 패키지부를 절단하여 소망하는 패키지가 얻어진다(18i).
도 18의 제16 실시예를 더욱 구체적으로 설명한다.
<구체예 2>
두께 12 ㎛의 전해 동박을 편면에 갖는 2층 플렉시블 기재(히다찌 화성 공업(주) 제 상품명 : MCF50001)의 동박면 상에 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HK815)를 라미네이트하고, 노광, 현상에 의해 소망하는 레지스트 패턴을 얻었다. 다음에, 염화 제2 철용액으로 동박을 에칭 가공 후, 레지스트 패턴을 수산화 칼륨 용액으로 박리함으로써 소정의 배선 패턴을 얻었다. 다음에, 엑시머 레이저 가공기(스미또모 중기계 공업(주) 제 장치명 : INDEX200)을 이용하여 절연 기재측으로부터 배선 패턴 이면에 이르는 요부(직경 300 ㎛)를 소정의 위치에 소정의 수만큼 형성하였다. 엑시머 레이저 가공 조건은 에너지 밀도 250 mJ/㎠, 축소율 3.0, 발진 주파수 200 ㎐, 조사 펄스수 300 펄스이다. 다음에, 50 ㎛ 두께의 폴리이미드 필름(宇部興産製, 상품명 : UPILEX S)의 편면에 두께 10 ㎛의 폴리이미드계 접착재(히다찌화성공업(주) 제 상품명 : AS 2250)을 갖는 접착 시트를 제조하고, 후 공정에서의 와이어 본드 단자부에 상당하는 영역을 포함하는 소정 영역을 펀치 가공에 의해 제거하고, 접착재를 통해 폴리이미드 필름과 배선 패턴 부착 2층 플렉시블 기재를 가열 압착시켰다. 압착 조건은 압력 20 kgf/㎠, 온도 180 ℃, 가열 가압 시간 60분이다. 다음에, 무전해 니켈, 금 도금법에 의해와이어 본드용 단자부에 니켈/금 도금을 실시하였다. 도금 두께는 각각 3 ㎛, 0.3 ㎛이다. 이와 같이 하여 얻어진 기판을 개개의 배선 패턴으로 분리하고, 따로 준비한 SUS 프레임에 고착하였다. 다음에, 반도체 칩 탑재용 다이본드재(히다찌 화성 공업(주) 제 상품명 : HM-1)을 이용하여 반도체 칩을 탑재하였다. 탑재 조건은 프레스 압력 5 kgf/㎠, 접착 온도 380 ℃ 및 압착 시간 5초이다. 다음에, 와이어 본딩에 의해 반도체 칩의 외부 전극부와 배선 패턴을 전기적으로 접속하였다. 그 후, 리드 프레임 형상으로 금형 가공하고, 트랜스퍼 몰드용 금형에 세트하고, 반도체 밀봉용 에폭시 수지(히다찌 화성 공업(주) 제 CL-7700)을 이용하여 185 ℃, 90초로 밀봉하였다. 계속해서, 전술한 요부에 소정량의 땜납을 인쇄 도포하고, 적외선 리플로우 로에 의해 땜납을 용융시켜 외부 접속용 범프를 형성하였다. 최후에, 패키지부를 금형에서 펀칭하여, 소망하는 패키지를 얻었다.
도 19, 20, 21에 의해 본 발명의 제17 실시예에 대해 설명한다.
지지체(51) 상에 복수 세트의 소정의 배선 패턴(52)를 형성한다(도 19의 (a)). 지지체로서는 전해 동박 등의 금속박 외에, 폴리이미드 필름 등의 절연 기재를 적용할 수 있다. 절연 기재를 적용하는 경우에는 2가지의 방법이 있다. 제1 방법은 절연 기재의 소정 부분에 배선 패턴에 이르는 비관통 요부를 형성하여, 배선 패턴의 노출부에 외부 접속 단자를 형성하는 방법이다. 비관통 요부는 엑시머 레이저나 탄산 가스 레이저 등을 적용하여 형성할 수 있다. 제2 방법은 접착제 부착 절연 기재에 드릴 가공한 것을 미리 형성해 두고, 전해 동박 등과 적층시킨 후 동박을 에칭 가공하는 방법이다.
한편, 금속박을 적용하는 경우에는 먼저 포토레지스트 등에 의해 레지스트 패턴을 형성 후, 금속박을 캐소드로서 전기 도금법으로 배선 패턴을 형성한다. 이 경우, 통상의 전해 동박이나 전해 동박 상에 동박과 화학 에칭 조건이 다른 금속(니켈, 금, 땜납 등)의 박층을 설치한 것 등을 적용할 수 있다. 또, 배선 패턴으로서는 동이 바람직하지만, 전술한 바와 같이 전해 동박을 지지체로서 적용하는 경우에는 동박과 에칭 조건이 다른 금속 자체를 배선 패턴으로서 적용하거나, 또는 동박 에칭시의 배리어층이 되는 패턴박층을 패턴 동도금 전에 형성하거나 할 필요가 있다.
다음에, 다이본드재(53)에 반도체 소자(54)를 탑재 후, 반도체 소자 단자와 배선 패턴을 전기적으로 접속하고(도 19의 (b)), 트랜스퍼 몰드법에 의해 복수 세트의 반도체 소자와 배선 패턴을 일괄하여 수지 밀봉재(56)에 밀봉한다(도 19의 (c)). 수지 밀봉재는 특히 한정하지 않고, 예를 들면 직경 10∼20 ㎛ 정도의 실리카를 5∼80 wt％의 범위로 함유한 에폭시 수지가 적용가능하다. 또, 본 발명은 반도체 소자의 실장 방식이 페이스 업 방식인 경우에 한정되는 것은 아니고, 예를 들면 페이스 다운 방식인 경우에도 적용가능하다. 구체적으로는, 배선 패턴(52) 상의 소정 위치에 페이스 다운 본드용 범프를 도금법 등으로 형성한 후, 반도체 소자의 외부 접속부와 범프를 전기적으로 접속시키면 좋다. 또, 도 20이나 도 21에 도시한 바와 같이 후 공정에서 패키지를 분할하기 쉽도록 해 두는 것은 유효하다. 이 중, 도 20은 복수개 있는 각 패키지 부분의 경계 부분에 홈(59)를 형성하는 것이다. 홈의 폭이나 깊이 등은 트랜스퍼 몰드용 금형의 가공 치수에 의해 제어가능하다. 또, 도 21은 사전에 각 패키지부에 대응한 부분을 펀칭한 격자 형상 중간판(60)을 사용하여 트랜스퍼 몰드를 행하는 것이다. 다음에, 지지체가 금속박인 경우, 화학 에칭법 등에 의해 지지체를 제거하고, 소정의 위치에 외부 접속용 단자(57)을 형성한다(도 19의 (d)). 지지체로서 절연 기재를 적용하는 경우에는 전술한 바와 같이 레이저 등에 의해 소정 부분의 절연 기재만을 선택적으로 제거하면 좋다. 최후에, 일괄 밀봉한 기판을 단위 부분(58)에 절단 분리한다. 또, 배선 패턴 노출면에 배선 패턴을 보호할 목적으로 솔더 레지스트층을 형성해도 좋다.
제17 실시예를 구체적으로 설명한다.
<구체예 3>
두께 35 ㎛, 외형 250 ㎜각의 전해 동박의 샤이니면에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN640)을 적층하고, 노광, 현상에 의해 소망하는 레지스트 패턴(최소 라인/스페이스 = 50 ㎛/50 ㎛을 형성하였다. 다음에, 전기 도금법에 의해 두께 0.2 ㎛의 니켈, 30 ㎛의 동, 5 ㎛의 니켈 및 1 ㎛의 소프트 금으로 구성되는 동일한 배선 패턴을 300개(4 블럭/250 ㎜각, 75개/블럭) 형성하였다. 다음에, 액온도 35 ℃, 농도 3 wt％의 수산화 칼륨 용액을 이용하여 레지스트 패턴을 박리하고, 85 ℃에서 15분간 건조 후, 각 블럭으로 절단 후, 반도체 소자 실장용 다이본드재(히다찌화성공업(주) 제 상품명 : HM-1)을 이용하여 반도체 소자를 접착하였다. 접착 조건은 프레스 압력 5 kgf/㎠, 온도 380 ℃ 및 압착 시간 5초이다. 다음에, 반도체 소자의 외부 단자와 금 도금 단자부(제2 접속부)를 와이어 본드에 의해 전기적으로 접속한 후, 트랜스퍼 몰드 금형에 세트하고,반도체 밀봉용 에폭시 수지(히다찌화성공업(주) 제 상품명 : CL-7700)을 이용하여 185 ℃, 90초로 75개(1 블럭에 상당)의 배선 패턴을 일괄 밀봉함으로써, 각 배선 패턴을 밀봉재 속으로 전사하였다. 다음에, 알칼리 에천트(멜텍스(주) 제 상품명 : A 프로세스)를 이용하여 전해 동박의 소망하는 부분을 에칭 제거하였다. 에칭액의 온도는 40 ℃, 스프레이 압력은 1.2 kgf/㎠이다. 다음에, 인쇄법에 의해 외부 접속 단자부에 땜납 패턴을 형성하고, 적외선 리플로우 로에 의해 땜납을 용융시켜 외부 접속용 범프를 형성하였다. 최후에, 다이아몬드 컷터에 의해 각 패키지부로 분리하여 소망하는 패키지를 얻었다.
<구체예 4>
두께 35 ㎛, 외형 250 ㎜ 각의 전해 동박의 샤이니면에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN640)을 적층하고, 노광, 현상에 의해 소망하는 레지스트 패턴(최소 라인/스페이스 = 50 ㎛/50 ㎛)을 형성하였다. 다음에, 전기 도금법에 의해, 두께 0.2 ㎛의 니켈, 30 ㎛의 동, 5 ㎛의 니켈 및 1 ㎛의 소프트 금으로 구성되는 동일한 배선 패턴을 300개(4 블럭/250 ㎜ 각, 75개/블럭) 형성하였다. 다음에, 액온도 35 ℃, 농도 3 wt％의 수산화 칼륨 용액을 이용하여 레지스트 패턴을 박리하고, 85 ℃에서 15분간 건조 후, 각 블럭으로 절단 후, 반도체 소자 실장용 다이본드재(히다찌화성공업(주) 제 상품명 : HM-1)을 이용하여 반도체 소자를 접착하였다. 접착 조건은 프레스 압력 5 kgf/㎠, 온도 380 ℃ 및 압착 시간 5초이다. 다음에, 반도체 소자의 외부 단자와 금 도금 단자부(제2 접속부)를 와이어 본드에 의해 전기적으로 접속하였다. 다음에, 패키지 영역에 상당하는 부분(15 ㎜ 각)을 펀칭한 격자 형상 스테인레스판을 중간 판으로서 트랜스퍼 몰드 금형에 세트하고, 반도체 밀봉용 에폭시 수지(히다찌화성공업(주) 제 상품명 : CL-7700)을 이용하여 185 ℃, 90초로 75개(1 블럭에 상당)의 배선 패턴을 일괄 밀봉함으로써, 각 배선 패턴을 밀봉재 속으로 전사하였다. 중간판의 격자 부분은 각 패키지가 중간판으로부터 분리하기 쉽도록 12°의 테이퍼가 부착되어 있다. 다음에, 알칼리 에천트(멜텍스(주) 제 상품명 : A 프로세스)를 이용하여 전해 동박의 소망하는 부분을 에칭 제거하였다. 각 패키지는 격자상 중간판에서 보유되어 있다. 에칭액의 온도는 40 ℃, 스프레이 압력은 1.2 kgf/㎠이다. 마지막으로, 인쇄법에 의해 외부 접속 단자부에 땜납 패턴을 형성하고, 적외선 리플로우 로에 의해 땜납을 용융시켜 외부 접속용 범프를 형성하고, 중간판으로부터 각 패키지부를 분리하여 소망하는 패키지를 얻었다.
도 22에 의해 본 발명의 제18 실시예에 대해 설명한다.
도전성의 가 지지체(61 : 도 22의 (a)) 상에 복수 세트의 소정의 레지스트 패턴(62 : 도 2b)를 형성한다. 다음에, 전기 도금법에 의해 가 지지체의 노출부에 배선 패턴(63)을 형성한다. 이 경우, 가 지지체는 특별히 한정하지 않고, 예를 들면 통상의 전해 동박나 전해 동박 상에 동박과 화학 에칭 조건이 다른 금속(니켈, 금, 땜납 등)의 박층을 설치한 것 등을 적용할 수 있다. 또, 배선 패턴으로서는 동이 바람직하지만, 전술한 바와 같이 전해 동박을 가 지지체로서 적용하는 경우에는 동박과 에칭 조건이 다른 금속 자체를 배선 패턴으로서 적용하거나, 또는 동박 에칭시의 배리어층으로 이루어지는 패턴박층을 패턴 동 도금 전에 형성하거나 할필요가 있다. 가 지지체의 두께는 후 공정에서의 핸드링성이나 반도체 소자 실장시의 치수 안정성 등의 점에서 지장이 없으면, 특히 한정하지 않는다. 다음에, 가 지지체를 캐소드로서 금 와이어 본드용 도금(통상은, 니켈/금 : 64)를 실시한 후, 레지스트 패턴을 제거한다(도 22의 (c)). 또, 본 발명은 반도체 소자의 실장 방식이 페이스 업 방식인 경우에 한정되는 것은 아니고, 예를 들면 페이스 다운 방식인 경우에도 적용가능하다. 구체적으로는, 배선 패턴(63) 상의 소정 위치에 페이스 다운 본드용 범프를 도금법 등에 의해 형성한 후, 반도체 소자의 외부 접속부와 범프를 전기적으로 접속시키면 좋다.
다음에, 반도체 소자(65)를 다이본드재(66) 등으로 접착하고, 반도체 소자의 외부 접속 단자와 배선 패턴을 전기적으로 접속한다(도 22의 (d)). 다음에, 트랜스퍼 몰드용 금형에 세트하여, 수지 밀봉재(68)로 밀봉한다(도 22의 (e)). 이 경우, 수지 밀봉재는 특별히 한정하지 않고, 예를 들면 직경 10∼20 ㎛ 정도의 실리카를 5∼80 wt％의 범위에서 함유한 에폭시 수지를 적용할 수 있다.
다음에, 외부 접속 단자에 상당하는 개소에 소정의 금속 패턴(69)를 형성한다(도 22의 (f)). 이 경우, 적용하는 금속으로서는 도전성 가 지지체를 에칭 제거하는 조건하에서 에칭되지 않은 것이면 좋고, 예를 들면, 땜납, 금, 니켈/금 등이 적용가능하다. 또, 금속 패턴의 형성법으로서는 공지한 전기 도금법이나 땜납 인쇄법 등을 적용할 수 있다. 또, 금속 패턴(69)으로서 땜납 패턴을 인쇄법으로 형성하는 경우, 리플로우함으로써 핸더 범프(70)를 형성할 수 있다. 이 경우, 패턴(69)의 두께를 조절함으로써, 리플로우 후의 땜납 범프(70)의 높이를 제어할수 있다. 다음에, 금속 패턴을 에칭 레지스트로서 가 지지체의 소정 부분을 제거하고, 배선 패턴을 노출시킨다.
최후에, 금형 가공, 또는 다이싱 가공 등 적용하여 각 패키지(71)을 분할한다(도 22의 (g)). 또, 노출한 배선 패턴이 니켈 등의 내부식성 금속으로 보호되고 있지 않은 경우에는 외부 접속 단자부 이외의 영역을 공지의 솔더 레지스트 등으로 피복해도 좋다. 또, 땜납을 금속 패턴으로서 적용하는 경우, 리플로우 공정은 특별히 한정하지 않고, 각 패키지로 분할하기 전, 후 어느쪽이라도 좋고, 또는 외부 배선 기판 상에 각 패키지를 실장할 때에 행해도 좋다.
제18 실시예를 구체적으로 설명한다.
<구체예 5>
두께 70 ㎛의 전해 동박의 샤이니면에 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN640)을 적층하고, 노광, 현상에 의해 소망하는 레지스트 패턴(최소 라인/스페이스 = 50 ㎛/50 ㎛)을 형성하였다. 다음에, 전기 도금법에 의해, 두께 0.2 ㎛의 니켈, 30 ㎛의 동, 5 ㎛의 니켈 및 1 ㎛의 소프트 금으로 구성되는 배선 패턴을 형성하였다. 다음에, 액온도 35 ℃, 농도 3 wt％의 수산화 칼륨 용액을 이용하여 레지스트 패턴을 박리하고, 85 ℃에서 15분간 건조 후, 반도체 소자 실장용 다이본드재(히다찌 화성 공업(주) 제 상품명 : HM-1)을 이용하여 반도체 소자를 접착하였다. 접착 조건은 프레스 압력 5 kgf/㎠, 온도 380 ℃ 및 압착 시간 5초이다. 다음에, 반도체 소자의 외부 단자와 금 도금 단자부(제2 접속부)를 와이어 본드에 의해 전기적으로 접속한 후, 트랜스퍼 몰드금형에 세트하고, 반도체 밀봉용 에폭시 수지(히다찌화성공업(주) 제 상품명 : CL-7700)을 이용하여 185 ℃, 90초에서 밀봉함으로써, 배선 패턴을 밀봉재 속으로 전사하였다. 다음에, 전해 동박 상에 감광성 드라이 필름 레지스트(히다찌화성공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 노광, 현상에 의해 소망하는 레지스트 패턴을 형성 후, 전기 도금법에 의해 두께 40 ㎛의 땜납 패드(직경 0.3 ㎜φ, 배치 피치 1.0 ㎜)를 형성하였다. 다음에, 드라이 필름 레지스트를 박리한 후, 알칼리 에천트(멜덱스(주) 제 상품명 : A 프로세스)를 이용하여 전해 동박의 소망하는 부분을 에칭 제거하였다. 에칭액의 온도는 40 ℃, 스프레이 압력은 1.2 kgf/㎠이다. 최후에, 적외선 리플로우 로에 의해 땜납을 용융시켜 외부 접속용 범프를 형성하였다.
도 23, 24, 25에 의해 본 발명의 제19 실시예를 설명한다.
반도체 실장용 프레임의 구성에 대해 도 23을 이용하여 설명한다. 참조 번호(89)는 반도체 실장용 기판으로, 절연 기재와 배선으로 구성된다. 기판부는 연결부(90)을 통해, 복수개 연결되어 있다. 연결부(90)에는 기준 위치용 핀 홀(91)이 형성된다. 핀 홀(91) 대신에 화상 인식에 이용되는 인식 마크 등에서도 관계없다. 후 공정에서는 이들 기준 위치를 기초로 위치가 결정된다. 특히, 반도체를 수지로 몰드할 때는 캐비티 내의 핀을 핀 홀(91)에 맞무어 위치 일치를 행하는 등이 행해진다.
또, 도 24 및 25을 이용하여 설명한다. 도전성 가 기판인 두께 약 0.070 ㎜의 전해 동박(81)의 편면에 두께 0.001 ㎜의 니켈층(도 24, 25에서는 생략)을 전해도금하여 형성하였다. 다음에, 감광성 드라이 필름 레지스트(히다찌 화성 공업(주) 제 상품명 : 호텍 HN340)을 적층하고, 노광, 현상에 의해 복수 세트의 배선 패턴의 도금 레지스트를 형성한다. 이때의 노광량은 70 mJ/㎠이다. 또, 공지한 황산동욕으로 전해 동 도금을 행하고, 레지스트를 박리하여, 복수 세트의 배선(82)를 형성한다(도 24의 (a), 도 25의 (a)). 여기에서, 도 25의 (a)에 도시한 바와 같이 연결부에도 도금 동(82')를 형성하는 것도 고려할 수 있고, 이것에 의해 완성된 프레임의 강성을 더욱 높일 수도 있다. 도 24의 (a), 도 25의 (a)에 도시한 구성은 동/니켈 박층/동의 3층으로 이루어지는 기재를 사전에 준비하여, 한쪽의 동박을 통상의 에칭 공정으로 배선 형성해도 얻을 수 있다. 또, 여기에서 얻어진 동박(81)/니켈 박층(도시하지 않음)/동 배선(82 : 및 82')의 구성을 동박/니켈 배선, 니켈박/동 배선 등, 니켈 박층이 아닌 2층 구조로 해도 좋다. 즉, 금속 종류의 선택은 본 실시예의 종류에 한정되는 것은 아니지만, 후의 공정에서 가 기판의 일부를 에칭 제거(도 24의 (c), 도 25의 (c))했을 때에, 배선이 선택적으로 남도록 할 수 있는 것인지가 적합한 선택 기준이 된다. 또, 도전성 가 기판은 프레임의 연결부의 구성재로 이루어지기 때문에 두꺼운 것이 바람직하지만, 후에 그 일부를 에칭 제거하는 공정이 있기 때문에, 적당한 두께를 선택할 필요가 있다. 도전성 가 기판의 두께로서는 재질에도 영향이 있지만, 예를 들면 동박을 이용하는 경우, 약 0.03∼0.3 ㎜ 정도가 바람직하다. 다음에, 복수 세트의 배선(82)를 형성한 동박(81)의 배선면에 폴리이미드 접착제(83)을 접착하였다. 여기에서, 폴리이미드 접착제(83)은 이 재료에 한정되지 않고, 예를 들면 에폭시계 접착 필름, 폴리이미드 필름에 접착제를 도포한 필름 등도 이용 가능하다. 다음에, 엑시머 레이저를 이용하여 외부 접속 단자용 홀(84)를 형성하였다(도 24의 (b), 도 25의 (b)). 후 공정에서의 공정 간략화를 위해서는 반도체를 실장하기 전에 접속 단자를 설치해 두는 것이 바람직하다. 또, 이 홀(84)의 형성법으로서 이 이외에, 사전이 드릴이나 펀치 가공으로 필름에 외부 접속 단자용 홀(84)를 형성해 두고, 이 필름을 접착하는 방법을 이용해도 상관없다. 또, 여기에서 이 홀(84)에 접속 단자로서 이용하는 땜납 등의 금속(도 24의 (f), 도 25의 (f)의 88에 상당)을 충전시켜 두어도 상관없지만, 후의 반도체 실장 공정, 수지 밀봉 공정에서는 금속 돌기가 장애가 되는 경우도 있어서, 후의 공정에서 형성하는 쪽이 바람직하다. 반도체 소자 실장 기판부의 외부 접속 단자용 홀(또는 단자)는 반도체 소자 탑재 반대면에 어레이 형상으로 배치되도록 하는 것이 바람직하다.
다음에, 배선 패턴이 형성되어 있는 부분의 가 기판인 전해 동박의 일부를 에칭 제거하였다. 이 실시예의 구성의 경우, 니켈에 비해 동의 용해 속도가 현저하게 빠른 에칭액, 에칭 조건을 선택하는 것이 좋다. 이 실시예에서는 에칭액으로서 알칼리 에천트(멜텍스(주) 제 상품명 : A 프로세스)이지만, 에칭 조건으로서는 예를 들면 액 온도를 40 ℃, 스프레이 압력을 1.2 kgf/㎠으로 하였다. 여기에서 도시한 액의 종류, 조건은 한 예에 불과하다. 이 공정에 의해 기판 부분의 니켈 박층이 노출된다. 이 니켈 박층만을 에칭할 때에는 동보다 니켈의 용해 속도가 현저히 빠른 에칭액, 에칭 조건을 선택하는 것이 좋다. 이 실시예에서는 니켈 에천트(멜덱스(주) 제 상품명 : 멜스트립 N950)로 선택적으로 에칭 제거하였다. 에칭액의 온도를 40 ℃, 스프레이 압력을 1.2 kgf/㎠으로 하였다. 여기에 도시한 액의 종류, 조건도 일예에 불과하다. 이와 같은 공정을 통해, 연결부의 가 기판이 남고, 강성이 있는 반도체 실장용 프레임이 얻어진다(도 24의 (c), 도 25의 (c)). 이 실시예에서는 이 프레임의 동 배선 단자 부분에는 무전해 니켈-금 도금이 실시된다(도시는 생략). 이것은 후 공정에서 칩을 와이어 본딩하기 위해 필요하고, 이와 같은 표면 처리는 필요에 따라 실시하면 좋다.
또, 반도체 칩(85)를 탑재한다. 반도체 칩의 접착에는 반도체용 다이본딩 테이프(86 : 예를 들면 히다찌 화성 공업(주) 제 상품명 : HM-1)을 이용하였다. 여기에서, 칩의 하부에 배선이 없는 경우에는 다이본드용 은 페이스트를 이용하여 접착해도 좋다. 다음에, 반도체 단자부와 배선을 와이어 본드(100)에 의해 접속한다(도 24의 (d), 도 25의 (d)). 반도체 단자와의 접속은 다른 방법, 예를 들면 페이스 다운에 의한 필립 칩 접속이나 이방 도통성 접착제에 의한 접착이라도 좋다. 이와 같이 하여 형성한 것을 트랜스퍼 몰드 금형에 장전하고, 반도체 밀봉용 에폭시 수지(히다찌화성공업(주) 제 상품명 : CL-7700)을 이용하여 각각 밀봉(87)한다(도 24의 (e), 도 25의 (e)). 그 후, 배선(82)의 접속 단자부에 설치한 접속용 홀에 땜납 볼(88)을 배치하고 용융시켜 형성한다(도 24의 (f), 도 25의 (f)). 이 땜납 볼(88)은 소위 외부 접속 단자로 이루어진다. 연결부(102)에 의해 연결되어 있는 복수개의 반도체 장치를 금형으로 펀칭하여 개개의 반도체 장치를 얻을 수 있다(도 24의 (g), 도 25의 (g)).
이 실시예에서는 반도체 실장용 프레임 및 반도체 장치 제조법에 의해 폴리이미드 테이프 등 필름 기판을 이용한 BGA, CSP 등의 반도체 장치 제조에 있어서, 충분한 강성을 구비한 프레임을 얻을 수 있고, 이것을 이용함으로써 반도체 장치를 정밀도 좋고 효율 좋게 제작 가능해진다.
본 발명에 따르면, 반도체 칩의 고집적도화에 대응할 수 있는 반도체 패키지를 생산성 좋고, 또한 안정적으로 제조할 수 있다.

Claims (55)

  1. 절연성 지지체의 편면에 복수 세트의 배선을 형성하는 공정;
    배선의 외부 접속 단자가 되는 개소의 절연성 지지체를 제거하고 외부 접속단자용 투공을 형성하는 공정;
    상기 복수 세트의 배선이 형성된 상기 절연성 지지체에 반도체 소자를 탑재하고, 반도체 소자의 단자와 배선을 본딩 와이어에 의해 도통시키는 공정;
    상기 반도체 소자를 수지 밀봉하는 공정;
    외부 접속 단자용 투공에 배선과 도통하는 외부 접속 단자를 형성하는 공정; 및
    개개의 반도체 패키지로 분할하는 공정을 구비하고,
    상기 외부 접속 단자는, 상기 배선에서의 상기 반도체 소자의 단자와 도통되는 위치보다 내측에 형성되어 있는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서, 상기 반도체 소자를 수지 밀봉한 후, 밀봉 수지 경화물을 가열 처리하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 절연성 지지체와, 그 편면에 형성된 복수의 배선을 구비한 반도체 소자 탑재용 기판의 제조 방법에 있어서,
    상기 절연성 지지체 표면에, 반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역을 복수 세트 형성하는 공정;
    상기 반도체 패키지 영역에 와이어 본딩 단자를 형성하고, 상기 반도체 소자 탑재 영역에 외부 접속 단자를 형성하고, 상기 와이어 본딩 단자 및 상기 외부 접속 단자를 연결하는 상기 배선을 형성하는 배선 형성 공정; 및
    상기 외부 접속 단자가 형성된 개소의 상기 절연성 지지체에, 상기 외부 접속 단자에 달하는 개구부를 형성하는 개구부 형성 공정을 구비하는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  4. 제3항에 있어서, 상기 외부 접속 단자는, 상기 반도체 소자 탑재 영역마다 2개 이상 형성되는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  5. 제3항 또는 제4항에 있어서, 상기 배선의 표면에, 니켈 및 금도금을 실시하는 공정을 더 구비하는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 절연성 지지체는, 폴리이미드 필름인 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 외부 접속 단자는, 상기 반도체 소자 탑재 영역에 격자 형태로 형성되는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  8. 제3항 내지 제7항 중 어느 한 항에 있어서, 상기 개구부의 형성은, 펀칭 가공, 드릴 가공, 레이저 가공 및 웨트 에칭 가공 중의 적어도 어느 하나에 의해 행해지는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  9. 제3항 내지 제8항 중 어느 한 항에 있어서, 상기 절연성 지지체는 표면에 접착제층을 갖고,
    상기 개구부 형성 공정 후에,
    상기 접착제를 개재하여, 상기 절연성 지지체와 금속박을 접착하는 공정을 더 구비하고,
    상기 배선 형성 공정은, 상기 접착된 금속박을 에칭함으로써 상기 배선을 형성하는 공정인 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  10. 제3항 내지 제8항 중 어느 한 항에 있어서, 상기 절연성 지지체는, 표면에 금속박을 갖고,
    상기 배선 형성 공정은, 상기 금속박을 에칭함으로써 상기 배선을 형성하는 공정인 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  11. 절연성 지지체와 그 편면에 형성된 복수의 배선을 갖고, 반도체 소자 탑재 영역과 상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역을복수 세트 구비하는 반도체 소자 탑재용 기판의, 상기 반도체 소자 탑재 영역에, 다이본딩재를 이용하여 반도체 소자를 탑재하는 공정;
    상기 반도체 소자와, 상기 반도체 패키지 영역에 형성된 와이어 본딩 단자를 와이어에 의해 전기적으로 접속하는 공정;
    상기 반도체 소자 및 상기 와이어를 덮도록, 상기 반도체 패키지 영역을 밀봉 수지에 의해 밀봉하는 공정;
    상기 반도체 소자 탑재 영역에 형성된 상기 외부 접속 단자에, 상기 절연성 지지체에 형성된 개구부를 개재하여 땜납 범프를 형성하는 공정을 구비하고,
    상기 반도체 탑재용 기판은,
    절연성 지지체와, 그 편면에 형성된 복수의 배선을 구비하고,
    상기 배선은, 와이어 본딩 단자와 외부 접속 단자를 연결하는 배선을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제11항에 있어서, 상기 다이본딩재는 다이본딩 테이프인 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 제11항에 있어서, 상기 밀봉 수지에 의한 밀봉은, 트랜스퍼 몰드에 의해 행해지는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제1항, 제2항 및 제11항 내지 제13항 중 어느 한 항에 기재된 방법으로 제조된 반도체 패키지.
  15. 절연성 지지체와, 그 편면에 형성된 복수의 배선을 구비하는 반도체 소자 탑재용 기판에 있어서,
    반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역을 복수 세트 구비하고,
    상기 배선은, 상기 반도체 패키지 영역에 형성된 와이어 본딩 단자와, 상기 반도체 소자 탑재 영역에 형성된 외부 접속 단자를 연결하는 배선을 포함하고,
    상기 외부 접속 단자가 형성된 개소의 상기 절연성 지지체에, 상기 외부 접속 단자에 달하는 개구부가 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  16. 제15항에 있어서, 상기 외부 접속 단자는, 상기 반도체 소자 탑재 영역마다 2개 이상 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  17. 제15항 또는 제16항에 있어서, 상기 배선은, 표면에 니켈 및 금도금층을 갖는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 절연성 지지체는, 폴리이미드 필름인 것을 특징으로 하는 반도체 소자 탑재용 기판.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서, 상기 외부 접속 단자는, 상기 반도체 소자 탑재 영역에 격자 형태로 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서, 상기 개구부는, 펀칭 가공, 드릴 가공, 레이저 가공 및 웨트 에칭 가공 중 적어도 어느 하나에 의해 개공된 것인 것을 특징으로 하는 반도체 소자 탑재용 기판.
  21. 제15항 내지 제20항 중 어느 한 항에 기재된 반도체 소자 탑재용 기판;
    상기 반도체 소자 탑재용 기판의 상기 반도체 소자 탑재 영역에 다이본딩재를 개재하여 탑재된 반도체 소자;
    상기 반도체 패키지 영역에 형성된 밀봉 수지를 구비한 것을 특징으로 하는 반도체 패키지.
  22. 제21항에 있어서, 상기 다이본딩재는 다이본딩 테이프인 것을 특징으로 하는 반도체 패키지.
  23. 각각 반도체 소자를 탑재하기 위한 복수개의 반도체 소자 실장 기판부;
    상기 반도체 소자 실장 기판부 사이를 연결하기 위한 연결부;
    위치 정합 마크부를 구비하고,
    상기 반도체 소자 실장 기판부는,
    반도체 소자 탑재 영역;
    상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역, 및 상기 수지 밀봉용 반도체 패키지 영역에 형성된 와이어 본딩 단자와, 상기 반도체 소자 탑재 영역에 형성된 외부 접속 단자를 포함하는 배선을 구비하고,
    상기 연결부는 도전층을 갖는 것을 특징으로 하는 반도체 소자 실장용 기판.
  24. 제23항에 있어서, 상기 도전층과 상기 배선이 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 소자 실장용 기판.
  25. 제23항 또는 제24항에 있어서, 상기 배선의 표면에 니켈/금도금이 실시되어 있는 특징으로 하는 반도체 소자 실자용 기판.
  26. 반도체 소자를 실장하기 위한, 각각 배선을 갖는 복수개의 반도체 소자 실장 기판부;
    상기 복수개의 반도체 소자 실장 기판부를 연결하기 위한, 도전층을 갖는 연결부; 및
    위치 정합 마크부를 구비하고,
    상기 반도체 소자 실장 기판부는, 반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역을 구비하는 반도체 소자 실장용 기판의 제조 방법에 있어서,
    상기 수지 밀봉용 반도체 패키지 영역에 형성된 와이어 본딩 단자와, 상기 반도체 소자 탑재 영역에 형성된 외부 접속 단자를 포함하는 배선과, 상기 연결부의 상기 도전층을, 수지 기판 상에 일괄하여 형성하는 배선 형성 공정을 구비하는 것을 특징으로 하는 반도체 소자 실장용 기판의 제조 방법.
  27. 제26항에 있어서, 상기 배선 형성 공정은, 상기 배선과 상기 도전층을 도금에 의해 형성하는 공정을 갖는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  28. 제26항 또는 제27항에 있어서, 상기 배선의 표면에 니켈 및 금도금을 실시하는 공정을 더 구비하는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  29. 반도체 소자 탑재용 기판의 반도체 소자 탑재 영역에, 다이본드재에 의해 반도체 소자를 탑재하는 공정;
    상기 반도체 소자 탑재용 기판의 배선과 상기 반도체 소자의 접속 단자를 전기적으로 접속하는 공정;
    상기 반도체 소자를 밀봉 수지로 밀봉하는 공정; 및
    상기 반도체 소자 탑재용 기판의 외부 접속 단자에 땜납 범프를 형성하는 공정을 갖고,
    상기 반도체 소자 탑재용 기판은, 청구항 제23항 내지 제25항 중 어느 한 항에 기재된 반도체 소자 탑재용 기판 또는 청구항 제26항 내지 제28항 중 어느 한 항의 제조 방법으로 제조된 반도체 소자 탑재용 기판인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제29항에 있어서, 상기 다이본드재는 다이본딩 테이프인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  31. 절연성 지지체와 복수의 배선을 구비하는 반도체 소자 탑재용 기판의 제조 방법에 있어서,
    상기 절연성 지지체 표면에, 반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역을 복수 세트 형성하는 공정; 및
    와이어 본딩 단자와, 외부 접속 단자를 포함하는 소정의 배선 패턴을 형성하는 배선 형성 공정을 구비하고,
    상기 와이어 본딩 단자는 상기 수지 밀봉용 반도체 패키지 영역에 형성되며,
    상기 외부 접속 단자는 상기 반도체 소자 탑재 영역에 형성되는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  32. 제31항에 있어서, 상기 배선 형성 공정은,
    동일한 상기 패턴을 갖는 상기 반도체 소자 탑재 영역 및 상기 반도체 패키지 영역이 배열되어 구성되는 상기 배선의 블럭을 복수개 형성하는 공징인 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  33. 제31항 또는 제32항에 있어서, 상기 와이어 본딩 단자의 표면에, 니켈 및 금 도금을 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  34. 제31항 내지 제33항 중 어느 한 항에 있어서, 상기 외부 접속 단자는, 상기 절연성 지지체의 상기 반도체 소자가 탑재되는 면의 이면에 노출되고, 상기 반도체 소자 탑재 영역 및 상기 반도체 패키지 영역에 대응하는 위치에 배치되는 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  35. 제31항 내지 제34항 중 어느 한 항에 있어서, 상기 절연성 지지체는, 표면에 금속박을 갖고,
    상기 배선 형성 공정은, 상기 금속박을 에칭에 의해 상기 배선을 형성하는 공정인 것을 특징으로 하는 반도체 소자 탑재용 기판의 제조 방법.
  36. 절연성 지지체와 복수의 배선을 구비하는 반도체 소자 탑재용 기판에 있어서,
    반도체 소자 탑재 영역과, 상기 반도체 소자 탑재 영역의 외측의 수지 밀봉용 반도체 패키지 영역을 복수 세트 구비하고,
    상기 배선은 와이어 본딩 단자와, 외부 접속 단자를 포함하는 소정의 배선 패턴을 구비하고,
    상기 와이어 본딩 단자는 상기 수지 밀봉용 반도체 패키지 영역에 형성되고,
    상기 외부 접속 단자는 상기 반도체 소자 탑재 영역에 형성되며,
    동일한 상기 배선 패턴을 갖는 상기 반도체 소자 탑재 영역 및 상기 반도체 패키지 영역이 복수개 배열되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  37. 제36항에 있어서, 동일한 상기 패턴을 갖는 상기 반도체 소자 탑재 영역 및 상기 반도체 패키지 영역이 복수개 배열되어 구성되는 상기 배선의 블럭이 복수개 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  38. 제36항 또는 제37항에 있어서, 상기 와이어 본딩 단자의 표면에, 니켈 및 금 도금층을 갖는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  39. 제36항 내지 제38항 중 어느 한 항에 있어서, 상기 외부 접속 단자는, 상기 절연성 지지체의 상기 반도체 소자가 탑재되는 면의 이면에 노출되고, 상기 반도체 소자 탑재 영역 및 상기 반도체 패키지 영역에 대응하는 위치에 배치되는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  40. 절연성 지지체와 이 절연성 지지체에 형성된 배선을 구비하고,
    적어도 반도체 소자가 탑재되는 위치의 상기 배선 표면과, 이 반도체 소자가 탑재되는 위치의 상기 절연성 지지체 표면이, 실질적으로 동일 평면을 구성하고 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  41. 제40항에 있어서,
    상기 절연성 지지체에는 외부 접속 단자용 투공이 형성되어 있으며.
    상기 외부 접속 단자용 투공은, 상기 배선에서의 상기 반도체 소자의 단자와 도통되는 위치보다 내측에 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  42. 절연성 지지체와,
    상기 절연성 지지체에 형성된 배선과,
    상기 배선에 도통 가능하게 접속된 외부 접속 단자를 구비하고,
    상기 배선은, 반도체 소자와 와이어 본딩에 의해 접속되기 위한 와이어 본딩용 단자부를 갖고,
    상기 외부 접속 단자는, 상기 절연 지지체의 반도체 소자가 탑재되는 면의 이면의, 상기 와이어 본딩용 단자부보다 내측에 형성되어 있는 것을 특징으로 하는반도체 소자 탑재용 기판.
  43. 제42항에 있어서,
    상기 와이어 본딩용 단자부는 복수개 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  44. 절연성 지지체와,
    상기 절연성 지지체의 표리(表裏) 한쪽 면에 형성된 배선과,
    상기 배선에 도통 가능하게 접속된 외부 접속 단자를 구비하고,
    상기 배선은 반도체 소자와 와이어 본딩에 의해 접속되기 위한 와이어 본딩용 단자부를 갖고,
    상기 절연성 지지체는, 상기 와이어 본딩용 단자부보다 내측에 개구부를 구비하고,
    상기 외부 접속 단자는 상기 절연 지지체의 반도체 소자가 탑재되는 면의 표면에 단부가 노출되도록, 상기 개구부에 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  45. 가 지지체와,
    상기 가 지지체의 표리 한쪽 면에 형성된 배선과,
    상기 배선을 덮도록 상기 가 지지체 표면에 형성된 절연층을 구비하고,
    상기 절연층에는, 상기 배선에 달하는 개구부가 형성되어 있는 것을 특징으로 하는 반도체 소자 탭재용 기판.
  46. 제45항에 있어서, 상기 개구부는, 상기 배선에서의 상기 반도체 소자의 단자와 도통되는 위치보다 내측에 형성되어 있는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  47. 제45항 또는 제46항에 있어서, 상기 가 지지체는 도전성 재료로 이루어지는 것을 특징으로 하는 반도체 소자 탑재용 기판.
  48. 가 지지체와 배선을 구비하는 반도체 소자 탑재용 기판에 반도체 소자를 탑재하는 공정과,
    상기 배선과 상기 반도체 소자를 본딩 와이어에 의해 접속하는 공정과,
    상기 반도체 소자를 수지 밀봉하는 공정과,
    상기 가 지지체를 제거하여 외부 접속 단자를 형성하는 공정을 기재된 순서로 구비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  49. 제48항에 있어서, 상기 가 지지체는, 도전성 재료로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  50. 제48항 또는 제49항에 있어서,
    상기 외부 접속 단자는,
    상기 배선에서의 상기 본딩 와이어가 접속된 위치보다 내측에 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  51. 가 지지체와 복수의 배선으로 이루어지는 반도체 소자 탑재 기판에 있어서,
    상기 가 지지체의 표리 한쪽 면에 형성된 제1 배선과,
    상기 가 지지체의 상기 제1 배선을 형성한 면에, 상기 제1 배선을 덮도록 형성된 접착 수지와,
    상기 접착 수지 표면에 형성된 제2 배선을 적어도 구비하고,
    상기 가 지지체는 제거 가능한 것을 특징으로 하는 반도체 소자 탑재 기판.
  52. 제51항에 있어서, 상기 가 지지체는 도전성 재료로 이루어지는 것을 특징으로 하는 반도체 소자 탑재 기판.
  53. 가 지지체의 표리 한쪽 면에 제1 배선을 형성하는 공정과,
    상기 가 지지체의 상기 제1 배선을 형성한 면에, 상기 제1 배선을 덮도록 접착 수지를 형성하는 공정과,
    상기 접착 수지 표면에 제2 배선을 형성하는 공정과,
    상기 가 지지체의 상기 제2 배선을 형성한 측에 반도체 소자를 탑재하는 공정과,
    상기 반도체 소자를 수지 밀봉하는 공정과,
    상기 가 지지체를 제거하는 공정을 적어도 구비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  54. 제53항에 있어서, 상기 가 지지체가 도전성 재료로 이루어지며,
    상기 가 지지체의 제거는 에칭에 의해 행해지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  55. 제53항 또는 제54항에 기재된 제조 방법에 의해 제조된 반도체 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728855B1 (ko) * 2004-07-29 2007-06-15 산요덴키가부시키가이샤 회로 장치의 제조 방법
US10204855B2 (en) 2014-07-11 2019-02-12 Intel Corporation Bendable and stretchable electronic devices and methods

Families Citing this family (417)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP4029910B2 (ja) * 1994-03-18 2008-01-09 日立化成工業株式会社 半導体パッケ−ジの製造法及び半導体パッケ−ジ
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6329711B1 (en) * 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
JP3445895B2 (ja) * 1996-02-28 2003-09-08 日立化成工業株式会社 半導体パッケ−ジ用チップ支持基板
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
DE69735588T2 (de) * 1996-05-27 2007-01-11 Dai Nippon Printing Co., Ltd. Herstellung eines bauteils für eine halbleiterschaltung
US5776798A (en) 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
DE19640304C2 (de) * 1996-09-30 2000-10-12 Siemens Ag Chipmodul insbesondere zur Implantation in einen Chipkartenkörper
JP3608205B2 (ja) 1996-10-17 2005-01-05 セイコーエプソン株式会社 半導体装置及びその製造方法並びに回路基板
US6962829B2 (en) * 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US5907769A (en) * 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
JP2982729B2 (ja) * 1997-01-16 1999-11-29 日本電気株式会社 半導体装置
SG63803A1 (en) * 1997-01-23 1999-03-30 Toray Industries Epoxy-resin composition to seal semiconductors and resin-sealed semiconductor device
US6583444B2 (en) * 1997-02-18 2003-06-24 Tessera, Inc. Semiconductor packages having light-sensitive chips
KR100237328B1 (ko) * 1997-02-26 2000-01-15 김규현 반도체 패키지의 구조 및 제조방법
JPH10284525A (ja) * 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
KR100568571B1 (ko) * 1997-05-09 2006-04-07 시티즌 도케이 가부시키가이샤 반도체 패키지의 제조 방법 및 집합 회로 기판
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JP3639088B2 (ja) * 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
US6173490B1 (en) * 1997-08-20 2001-01-16 National Semiconductor Corporation Method for forming a panel of packaged integrated circuits
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
US5888850A (en) * 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
DE69839896D1 (de) * 1997-10-29 2008-09-25 Hitachi Chemical Co Ltd Siloxanmodifizierte Polyamidharzzusammensetzungsklebefolie, CSP Leiterplatte und Folie und hergestelltes Halbleiterbauelement
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JP3819574B2 (ja) 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JPH11186432A (ja) * 1997-12-25 1999-07-09 Canon Inc 半導体パッケージ及びその製造方法
JPH11233684A (ja) * 1998-02-17 1999-08-27 Seiko Epson Corp 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
TW434760B (en) * 1998-02-20 2001-05-16 United Microelectronics Corp Interlaced grid type package structure and its manufacturing method
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
US6326239B1 (en) * 1998-04-07 2001-12-04 Denso Corporation Mounting structure of electronic parts and mounting method of electronic parts
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6989294B1 (en) 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6294100B1 (en) 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
US7270867B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier
US6872661B1 (en) 1998-06-10 2005-03-29 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US8330270B1 (en) 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US7226811B1 (en) 1998-06-10 2007-06-05 Asat Ltd. Process for fabricating a leadless plastic chip carrier
US6635957B2 (en) 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US7271032B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US7247526B1 (en) 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US7049177B1 (en) 2004-01-28 2006-05-23 Asat Ltd. Leadless plastic chip carrier with standoff contacts and die attach pad
US6585905B1 (en) * 1998-06-10 2003-07-01 Asat Ltd. Leadless plastic chip carrier with partial etch die attach pad
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
DE19830159A1 (de) * 1998-07-06 2000-01-20 Siemens Ag Chipmodul mit einem Substrat als Träger für eine ein- oder mehrlagige hochdichte Verdrahtung (High Density Interconnect)
US6092281A (en) 1998-08-28 2000-07-25 Amkor Technology, Inc. Electromagnetic interference shield driver and method
JP4073098B2 (ja) * 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
KR20000071383A (ko) 1999-02-26 2000-11-25 마쯔노고오지 배선층 전사용 복합재와 그 제조방법 및 장치
US20020145207A1 (en) * 1999-03-05 2002-10-10 Anderson Sidney Larry Method and structure for integrated circuit package
US6784541B2 (en) 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
JP4078033B2 (ja) * 1999-03-26 2008-04-23 株式会社ルネサステクノロジ 半導体モジュールの実装方法
US6310390B1 (en) 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
JP3521325B2 (ja) * 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
JP3544895B2 (ja) * 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP3462806B2 (ja) * 1999-08-06 2003-11-05 三洋電機株式会社 半導体装置およびその製造方法
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
WO2001020661A1 (fr) * 1999-09-10 2001-03-22 Nitto Denko Corporation Plaquette semi-conductrice dotee d'un film anisotrope et procede de fabrication correspondant
JP2001156212A (ja) 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
US6329220B1 (en) 1999-11-23 2001-12-11 Micron Technology, Inc. Packages for semiconductor die
JP3706533B2 (ja) 2000-09-20 2005-10-12 三洋電機株式会社 半導体装置および半導体モジュール
US7173336B2 (en) * 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US7091606B2 (en) * 2000-01-31 2006-08-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device and semiconductor module
JP3778773B2 (ja) * 2000-05-09 2006-05-24 三洋電機株式会社 板状体および半導体装置の製造方法
US6656765B1 (en) 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
DE10008203B4 (de) * 2000-02-23 2008-02-07 Vishay Semiconductor Gmbh Verfahren zum Herstellen elektronischer Halbleiterbauelemente
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
SG106050A1 (en) * 2000-03-13 2004-09-30 Megic Corp Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby
JP2001267459A (ja) * 2000-03-22 2001-09-28 Mitsubishi Electric Corp 半導体装置
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001308095A (ja) * 2000-04-19 2001-11-02 Toyo Kohan Co Ltd 半導体装置およびその製造方法
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
WO2001093327A1 (en) * 2000-06-02 2001-12-06 Tyco Electronics Amp Gmbh Semiconductor component, electrically conductive structure therefor, and process for production thereof
US6611053B2 (en) * 2000-06-08 2003-08-26 Micron Technology, Inc. Protective structure for bond wires
TW506236B (en) * 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
TW507482B (en) * 2000-06-09 2002-10-21 Sanyo Electric Co Light emitting device, its manufacturing process, and lighting device using such a light-emitting device
US6790760B1 (en) * 2000-07-21 2004-09-14 Agere Systems Inc. Method of manufacturing an integrated circuit package
US6541310B1 (en) * 2000-07-24 2003-04-01 Siliconware Precision Industries Co., Ltd. Method of fabricating a thin and fine ball-grid array package with embedded heat spreader
KR100414479B1 (ko) * 2000-08-09 2004-01-07 주식회사 코스타트반도체 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법
US6559537B1 (en) * 2000-08-31 2003-05-06 Micron Technology, Inc. Ball grid array packages with thermally conductive containers
US6909178B2 (en) * 2000-09-06 2005-06-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US6624005B1 (en) 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
TW511422B (en) 2000-10-02 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
JP4589519B2 (ja) * 2000-11-09 2010-12-01 ルネサスエレクトロニクス株式会社 半導体回路部品の製造方法
JP4354109B2 (ja) * 2000-11-15 2009-10-28 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7434305B2 (en) 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
US8617934B1 (en) 2000-11-28 2013-12-31 Knowles Electronics, Llc Methods of manufacture of top port multi-part surface mount silicon condenser microphone packages
EP1346411A2 (en) 2000-12-01 2003-09-24 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6770959B2 (en) * 2000-12-15 2004-08-03 Silconware Precision Industries Co., Ltd. Semiconductor package without substrate and method of manufacturing same
US6906414B2 (en) 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US7161239B2 (en) 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US7132744B2 (en) 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
TW473947B (en) * 2001-02-20 2002-01-21 Siliconware Precision Industries Co Ltd Substrate structure of semiconductor packaging article
TW548843B (en) * 2001-02-28 2003-08-21 Fujitsu Ltd Semiconductor device and method for making the same
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
TW530455B (en) 2001-04-19 2003-05-01 Sanyo Electric Co Switch circuit device of compound semiconductor
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
KR100868419B1 (ko) 2001-06-07 2008-11-11 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
KR100434201B1 (ko) 2001-06-15 2004-06-04 동부전자 주식회사 반도체 패키지 및 그 제조 방법
KR100378285B1 (en) 2001-06-15 2003-03-29 Dongbu Electronics Co Ltd Semiconductor package and fabricating method thereof
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
JP4761662B2 (ja) * 2001-07-17 2011-08-31 三洋電機株式会社 回路装置の製造方法
DE10153615C1 (de) * 2001-10-31 2003-07-24 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von elektronischen Bauteilen
US6873059B2 (en) 2001-11-13 2005-03-29 Texas Instruments Incorporated Semiconductor package with metal foil attachment film
JP3920629B2 (ja) * 2001-11-15 2007-05-30 三洋電機株式会社 半導体装置
US6664615B1 (en) 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6825108B2 (en) 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
JP3666591B2 (ja) * 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
US6876553B2 (en) 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
EP1357606A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Image sensor semiconductor package
EP1357595A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Ball grid array semiconductor package with resin coated core
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE10237084A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements
DE10240461A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
US7732914B1 (en) 2002-09-03 2010-06-08 Mclellan Neil Cavity-type integrated circuit package
JP2004119729A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP2004165279A (ja) * 2002-11-11 2004-06-10 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープ
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
JP3897704B2 (ja) 2003-01-16 2007-03-28 松下電器産業株式会社 リードフレーム
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
JP4245370B2 (ja) * 2003-02-21 2009-03-25 大日本印刷株式会社 半導体装置の製造方法
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
TW587325B (en) * 2003-03-05 2004-05-11 Advanced Semiconductor Eng Semiconductor chip package and method for manufacturing the same
JP3772984B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
WO2004097896A2 (en) * 2003-04-26 2004-11-11 Freescale Semiconductor, Inc. A packaged integrated circuit having a heat spreader and method therefor
AU2003231137A1 (en) * 2003-04-29 2004-11-26 Semiconductor Components Industries L.L.C. Method of making a low profile packaged semiconductor device
KR100629887B1 (ko) * 2003-05-14 2006-09-28 이규한 금속 칩스케일 반도체패키지 및 그 제조방법
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
US6894376B1 (en) * 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
JP3897115B2 (ja) * 2003-07-09 2007-03-22 信越化学工業株式会社 半導体素子の封止方法
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
JP3838572B2 (ja) * 2003-09-03 2006-10-25 松下電器産業株式会社 固体撮像装置およびその製造方法
US7033517B1 (en) 2003-09-15 2006-04-25 Asat Ltd. Method of fabricating a leadless plastic chip carrier
US7009286B1 (en) 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
US7872686B2 (en) * 2004-02-20 2011-01-18 Flextronics International Usa, Inc. Integrated lens and chip assembly for a digital camera
US7732259B2 (en) * 2004-02-26 2010-06-08 Infineon Technologies Ag Non-leaded semiconductor package and a method to assemble the same
US11081370B2 (en) * 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
JP5004410B2 (ja) * 2004-04-26 2012-08-22 Ｔｏｗａ株式会社 光素子の樹脂封止成形方法および樹脂封止成形装置
DE102004020580A1 (de) * 2004-04-27 2005-11-17 Infineon Technologies Ag Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul
US7091581B1 (en) 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7411281B2 (en) 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7432586B2 (en) * 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
WO2006004671A2 (en) * 2004-06-25 2006-01-12 Tessera, Inc. Microelectronic package structure with spherical contact pins
US7135781B2 (en) * 2004-08-10 2006-11-14 Texas Instruments Incorporated Low profile, chip-scale package and method of fabrication
US7632747B2 (en) * 2004-08-19 2009-12-15 Micron Technology, Inc. Conductive structures for microfeature devices and methods for fabricating microfeature devices
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US7595225B1 (en) 2004-10-05 2009-09-29 Chun Ho Fan Leadless plastic chip carrier with contact standoff
JP5128047B2 (ja) * 2004-10-07 2013-01-23 Ｔｏｗａ株式会社 光デバイス及び光デバイスの生産方法
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US7358119B2 (en) * 2005-01-12 2008-04-15 Asat Ltd. Thin array plastic package without die attach pad and process for fabricating the same
US7394151B2 (en) * 2005-02-15 2008-07-01 Alpha & Omega Semiconductor Limited Semiconductor package with plated connection
DE102005007486B4 (de) * 2005-02-17 2011-07-14 Infineon Technologies AG, 81669 Halbleiterbauteil mit oberflächenmontierbarem Gehäuse, Montageanordnung und Verfahren zur Herstellung desselben
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
US7588992B2 (en) * 2005-06-14 2009-09-15 Intel Corporation Integrated thin-film capacitor with etch-stop layer, process of making same, and packages containing same
US7556984B2 (en) * 2005-06-17 2009-07-07 Boardtek Electronics Corp. Package structure of chip and the package method thereof
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
US7985357B2 (en) * 2005-07-12 2011-07-26 Towa Corporation Method of resin-sealing and molding an optical device
US7348663B1 (en) 2005-07-15 2008-03-25 Asat Ltd. Integrated circuit package and method for fabricating same
US7803667B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7851270B2 (en) * 2005-07-21 2010-12-14 Chipmos Technologies Inc. Manufacturing process for a chip package structure
US7851262B2 (en) * 2005-07-21 2010-12-14 Chipmos Technologies Inc. Manufacturing process for a chip package structure
US7795079B2 (en) * 2005-07-21 2010-09-14 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
TWI255561B (en) * 2005-07-21 2006-05-21 Chipmos Technologies Inc Manufacturing process for chip package without core
US20090068797A1 (en) * 2005-07-21 2009-03-12 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7803666B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a Quad Flat Non-leaded chip package structure
US7790514B2 (en) * 2005-07-21 2010-09-07 Chipmos Technologies Inc. Manufacturing process for a chip package structure
TWI305389B (en) * 2005-09-05 2009-01-11 Advanced Semiconductor Eng Matrix package substrate process
JP2007081232A (ja) * 2005-09-15 2007-03-29 Renesas Technology Corp 半導体装置の製造方法
US7410830B1 (en) 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US20070138240A1 (en) * 2005-12-15 2007-06-21 Aleksandra Djordjevic Method for forming leadframe assemblies
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP2007207921A (ja) 2006-01-31 2007-08-16 Stanley Electric Co Ltd 表面実装型光半導体デバイスの製造方法
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
JP4799385B2 (ja) * 2006-05-11 2011-10-26 パナソニック株式会社 樹脂封止型半導体装置の製造方法およびそのための配線基板
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
JP2007317822A (ja) * 2006-05-25 2007-12-06 Sony Corp 基板処理方法及び半導体装置の製造方法
US8092102B2 (en) * 2006-05-31 2012-01-10 Flextronics Ap Llc Camera module with premolded lens housing and method of manufacture
US7638867B2 (en) * 2006-06-02 2009-12-29 Intel Corporation Microelectronic package having solder-filled through-vias
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
TWI314774B (en) * 2006-07-11 2009-09-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US9281218B2 (en) * 2006-08-30 2016-03-08 United Test And Assembly Center Ltd. Method of producing a semiconductor package
US8101464B2 (en) 2006-08-30 2012-01-24 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
MY143209A (en) * 2006-10-06 2011-03-31 Hitachi Chemical Co Ltd Liquid resin composition for electronic part sealing, and electronic part apparatus utilizing the same
US7704800B2 (en) * 2006-11-06 2010-04-27 Broadcom Corporation Semiconductor assembly with one metal layer after base metal removal
KR100814830B1 (ko) * 2006-11-22 2008-03-20 삼성에스디아이 주식회사 플라즈마 표시 장치 및 이의 구동방법
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US20080188020A1 (en) * 2007-02-05 2008-08-07 Kuo Wei-Min Method of LED packaging on transparent flexible film
US7927920B2 (en) * 2007-02-15 2011-04-19 Headway Technologies, Inc. Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package
JP4605177B2 (ja) * 2007-04-20 2011-01-05 日立化成工業株式会社 半導体搭載基板
US7816176B2 (en) * 2007-05-29 2010-10-19 Headway Technologies, Inc. Method of manufacturing electronic component package
US8365397B2 (en) 2007-08-02 2013-02-05 Em Research, Inc. Method for producing a circuit board comprising a lead frame
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US20090196999A1 (en) * 2007-12-12 2009-08-06 Rohm And Haas Electronic Materials Llc Adhesion promotion
US8488046B2 (en) 2007-12-27 2013-07-16 Digitaloptics Corporation Configurable tele wide module
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
US8063470B1 (en) 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US20100084748A1 (en) * 2008-06-04 2010-04-08 National Semiconductor Corporation Thin foil for use in packaging integrated circuits
US8375577B2 (en) * 2008-06-04 2013-02-19 National Semiconductor Corporation Method of making foil based semiconductor package
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
JP5629969B2 (ja) * 2008-09-29 2014-11-26 凸版印刷株式会社 リードフレーム型基板の製造方法と半導体装置の製造方法
CN101740404B (zh) * 2008-11-05 2011-09-28 矽品精密工业股份有限公司 一种半导体封装件的结构以及其制法
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
CN101740410B (zh) * 2008-11-13 2011-10-05 南茂科技股份有限公司 芯片封装结构的制程
CN101740424B (zh) * 2008-11-13 2011-10-05 南茂科技股份有限公司 芯片封装结构的制程
CN101740406B (zh) * 2008-11-20 2012-12-26 南茂科技股份有限公司 四方扁平无引脚封装的制造方法
KR101030356B1 (ko) * 2008-12-08 2011-04-20 삼성전기주식회사 반도체 패키지의 제조 방법
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
KR20100071485A (ko) * 2008-12-19 2010-06-29 삼성전기주식회사 웨이퍼 레벨 패키지의 제조방법
JP5058144B2 (ja) * 2008-12-25 2012-10-24 新光電気工業株式会社 半導体素子の樹脂封止方法
TWI393193B (zh) * 2009-01-15 2013-04-11 Chipmos Technologies Inc 晶片封裝結構的製程
TWI387015B (zh) * 2009-01-15 2013-02-21 Chipmos Technologies Inc 晶片封裝結構的製程
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
US10199311B2 (en) 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
JP5428667B2 (ja) * 2009-09-07 2014-02-26 日立化成株式会社 半導体チップ搭載用基板の製造方法
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
US20110061234A1 (en) * 2009-09-15 2011-03-17 Jun-Chung Hsu Method For Fabricating Carrier Board Having No Conduction Line
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US8101470B2 (en) * 2009-09-30 2012-01-24 National Semiconductor Corporation Foil based semiconductor package
US8803300B2 (en) * 2009-10-01 2014-08-12 Stats Chippac Ltd. Integrated circuit packaging system with protective coating and method of manufacture thereof
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US7943424B1 (en) * 2009-11-30 2011-05-17 Alpha & Omega Semiconductor Incorporated Encapsulation method for packaging semiconductor components with external leads
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
DE102009060480A1 (de) * 2009-12-18 2011-06-22 Schweizer Electronic AG, 78713 Leiterstrukturelement und Verfahren zum Herstellen eines Leiterstrukturelements
JP2011134960A (ja) * 2009-12-25 2011-07-07 Hitachi Chem Co Ltd 半導体装置、その製造法、半導体素子接続用配線基材、半導体装置搭載配線板及びその製造法
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
TWI453844B (zh) * 2010-03-12 2014-09-21 矽品精密工業股份有限公司 四方平面無導腳半導體封裝件及其製法
US8420508B2 (en) * 2010-03-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8373279B2 (en) * 2010-04-23 2013-02-12 Infineon Technologies Ag Die package
TWI527175B (zh) 2010-04-28 2016-03-21 先進封裝技術私人有限公司 半導體封裝件、基板及其製造方法
CN101819951B (zh) * 2010-05-07 2012-01-25 日月光半导体制造股份有限公司 基板及应用其的半导体封装件与其制造方法
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
JP2012069919A (ja) * 2010-08-25 2012-04-05 Toshiba Corp 半導体装置の製造方法
JP5242644B2 (ja) * 2010-08-31 2013-07-24 株式会社東芝 半導体記憶装置
TWI429048B (zh) 2010-08-31 2014-03-01 Advanpack Solutions Pte Ltd 半導體承載元件的製造方法及應用其之半導體封裝件的製造方法
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
JP5049382B2 (ja) 2010-12-21 2012-10-17 パナソニック株式会社 発光装置及びそれを用いた照明装置
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
TWI453872B (zh) * 2011-06-23 2014-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
WO2013006209A2 (en) * 2011-07-03 2013-01-10 Eoplex Limited Lead carrier with thermally fused package components
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
JP2013023766A (ja) * 2011-07-26 2013-02-04 Hitachi Chemical Co Ltd テープキャリア付半導体実装用導電基材の表面処理方法、ならびにこの処理方法を用いてなるテープキャリア付半導体実装用導電基材および半導体パッケージ
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
CN103999484B (zh) 2011-11-04 2017-06-30 美商楼氏电子有限公司 作为声学设备中的屏障的嵌入式电介质和制造方法
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
CN102683315B (zh) * 2011-11-30 2015-04-29 江苏长电科技股份有限公司 滚镀四面无引脚封装结构及其制造方法
CN102376672B (zh) * 2011-11-30 2014-10-29 江苏长电科技股份有限公司 无基岛球栅阵列封装结构及其制造方法
JP6165411B2 (ja) * 2011-12-26 2017-07-19 富士通株式会社 電子部品及び電子機器
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9312194B2 (en) 2012-03-20 2016-04-12 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
US9324641B2 (en) 2012-03-20 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with external interconnect and method of manufacture thereof
US8569112B2 (en) * 2012-03-20 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and leadframe etching and method of manufacture thereof
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9006034B1 (en) 2012-06-11 2015-04-14 Utac Thai Limited Post-mold for semiconductor package having exposed traces
JP6029873B2 (ja) * 2012-06-29 2016-11-24 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体装置の製造方法
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9078063B2 (en) 2012-08-10 2015-07-07 Knowles Electronics, Llc Microphone assembly with barrier to prevent contaminant infiltration
CN104854695A (zh) * 2012-09-07 2015-08-19 联达科技控股有限公司 具有印刷形成的端子焊盘的引线载体
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
TWI508238B (zh) 2012-12-17 2015-11-11 Princo Corp 晶片散熱系統
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP5592526B2 (ja) * 2013-04-08 2014-09-17 ルネサスエレクトロニクス株式会社 樹脂封止型半導体装置の製造方法
CN103325753A (zh) * 2013-05-16 2013-09-25 华天科技（西安）有限公司 一种基于无框架csp封装背面植球塑封封装件及其制作工艺
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US10242953B1 (en) 2015-05-27 2019-03-26 Utac Headquarters PTE. Ltd Semiconductor package with plated metal shielding and a method thereof
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9401287B2 (en) * 2014-02-07 2016-07-26 Altera Corporation Methods for packaging integrated circuits
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US10103037B2 (en) 2014-05-09 2018-10-16 Intel Corporation Flexible microelectronic systems and methods of fabricating the same
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US20160005679A1 (en) * 2014-07-02 2016-01-07 Nxp B.V. Exposed die quad flat no-leads (qfn) package
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
US20160064299A1 (en) * 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US20160218021A1 (en) * 2015-01-27 2016-07-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9633883B2 (en) * 2015-03-20 2017-04-25 Rohinni, LLC Apparatus for transfer of semiconductor devices
US10002843B2 (en) * 2015-03-24 2018-06-19 Advanced Semiconductor Engineering, Inc. Semiconductor substrate structure, semiconductor package and method of manufacturing the same
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
KR101637189B1 (ko) * 2015-06-12 2016-07-20 주식회사 에스에프에이반도체 반도체 패키지 제조방법
US9794661B2 (en) 2015-08-07 2017-10-17 Knowles Electronics, Llc Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package
US10206288B2 (en) 2015-08-13 2019-02-12 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9805955B1 (en) 2015-11-10 2017-10-31 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
CN105489542B (zh) * 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
US10165677B2 (en) * 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut
DE102015122282A1 (de) * 2015-12-18 2017-06-22 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu dessen Herstellung
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
JP6610497B2 (ja) * 2016-10-14 2019-11-27 オムロン株式会社 電子装置およびその製造方法
US10141215B2 (en) 2016-11-03 2018-11-27 Rohinni, LLC Compliant needle for direct transfer of semiconductor devices
US10471545B2 (en) 2016-11-23 2019-11-12 Rohinni, LLC Top-side laser for direct transfer of semiconductor devices
US10504767B2 (en) 2016-11-23 2019-12-10 Rohinni, LLC Direct transfer apparatus for a pattern array of semiconductor device die
KR102040296B1 (ko) * 2016-12-19 2019-11-04 삼성에스디아이 주식회사 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102052199B1 (ko) * 2016-12-23 2019-12-04 삼성에스디아이 주식회사 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
US10062588B2 (en) 2017-01-18 2018-08-28 Rohinni, LLC Flexible support substrate for transfer of semiconductor devices
CN108346587A (zh) * 2017-01-25 2018-07-31 新加坡有限公司 芯片封装器件及封装方法
US10128169B1 (en) 2017-05-12 2018-11-13 Stmicroelectronics, Inc. Package with backside protective layer during molding to prevent mold flashing failure
US10847384B2 (en) 2017-05-31 2020-11-24 Palo Alto Research Center Incorporated Method and fixture for chip attachment to physical objects
US10643863B2 (en) 2017-08-24 2020-05-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
TWM555065U (zh) * 2017-09-05 2018-02-01 恆勁科技股份有限公司 電子封裝件及其封裝基板
US10410905B1 (en) 2018-05-12 2019-09-10 Rohinni, LLC Method and apparatus for direct transfer of multiple semiconductor devices
US11094571B2 (en) 2018-09-28 2021-08-17 Rohinni, LLC Apparatus to increase transferspeed of semiconductor devices with micro-adjustment
JP7348532B2 (ja) * 2018-09-28 2023-09-21 日亜化学工業株式会社 発光モジュール及びその製造方法
US20200203242A1 (en) * 2018-12-19 2020-06-25 Texas Instruments Incorporated Low cost reliable fan-out fan-in chip scale package
JP7335036B2 (ja) 2019-03-29 2023-08-29 ラピスセミコンダクタ株式会社 半導体パッケージの製造方法
CN110233113A (zh) * 2019-06-17 2019-09-13 青岛歌尔微电子研究院有限公司 一种芯片的封装方法
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN111341672B (zh) * 2020-05-15 2020-10-20 深圳市汇顶科技股份有限公司 半导体封装方法及其封装结构
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
CN117976551A (zh) * 2024-04-02 2024-05-03 新恒汇电子股份有限公司 一种可回收载带的智能卡及其制备方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878555A (en) * 1970-05-14 1975-04-15 Siemens Ag Semiconductor device mounted on an epoxy substrate
US3748543A (en) * 1971-04-01 1973-07-24 Motorola Inc Hermetically sealed semiconductor package and method of manufacture
US4376287A (en) * 1980-10-29 1983-03-08 Rca Corporation Microwave power circuit with an active device mounted on a heat dissipating substrate
US4602271A (en) * 1981-07-22 1986-07-22 International Business Machines Corporation Personalizable masterslice substrate for semiconductor chips
FR2524707B1 (fr) * 1982-04-01 1985-05-31 Cit Alcatel Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus
JPS5943554A (ja) * 1982-09-03 1984-03-10 Toshiba Corp 樹脂封止半導体装置
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPS59231825A (ja) 1983-06-14 1984-12-26 Toshiba Corp 半導体装置
JPS60160624A (ja) 1984-01-31 1985-08-22 Sharp Corp 半導体チツプの絶縁分離方法
US4688150A (en) * 1984-06-15 1987-08-18 Texas Instruments Incorporated High pin count chip carrier package
JPS61177759A (ja) 1985-02-04 1986-08-09 Hitachi Micro Comput Eng Ltd 半導体装置
JPS61222151A (ja) * 1985-03-27 1986-10-02 Ibiden Co Ltd 半導体搭載用プリント配線板の製造方法
JPS6223091A (ja) 1985-07-24 1987-01-31 株式会社日立製作所 表示制御装置
US4700473A (en) 1986-01-03 1987-10-20 Motorola Inc. Method of making an ultra high density pad array chip carrier
US4969257A (en) * 1987-09-04 1990-11-13 Shinko Electric Industries, Co., Ltd. Transfer sheet and process for making a circuit substrate
JPH081988B2 (ja) 1987-09-30 1996-01-10 日立化成工業株式会社 配線板の製造法
US4890383A (en) * 1988-01-15 1990-01-02 Simens Corporate Research & Support, Inc. Method for producing displays and modular components
JPH01289273A (ja) 1988-05-17 1989-11-21 Matsushita Electric Ind Co Ltd 配線基板
EP0351581A1 (de) 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
JPH02153542A (ja) * 1988-12-05 1990-06-13 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
US5077633A (en) 1989-05-01 1991-12-31 Motorola Inc. Grounding an ultra high density pad array chip carrier
WO1993017457A1 (en) * 1989-07-01 1993-09-02 Ryo Enomoto Substrate for mounting semiconductor and method of producing the same
JP2840317B2 (ja) 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
JP2781020B2 (ja) * 1989-09-06 1998-07-30 モトローラ・インコーポレーテッド 半導体装置およびその製造方法
JP2840316B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
JPH03178152A (ja) 1989-12-06 1991-08-02 Sony Chem Corp モールドｉｃおよびその製造方法
US5250470A (en) * 1989-12-22 1993-10-05 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device with corrosion resistant leads
JPH0426545A (ja) 1990-05-18 1992-01-29 Sumitomo Metal Ind Ltd 半導体磁器及びその製造方法
US5173766A (en) 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
JP2737373B2 (ja) 1990-07-12 1998-04-08 富士通株式会社 リードフレーム及び集積回路の製造方法
JP3094430B2 (ja) 1990-08-10 2000-10-03 株式会社ブリヂストン 履帯用ゴムパッド
US5399903A (en) 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP2897409B2 (ja) 1990-11-15 1999-05-31 凸版印刷株式会社 Ｉｃパッケージ
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JP3094459B2 (ja) 1990-12-28 2000-10-03 ソニー株式会社 電界放出型カソードアレイの製造方法
JPH04241445A (ja) 1991-01-16 1992-08-28 Nec Corp 半導体集積回路装置
JP2962586B2 (ja) * 1991-03-05 1999-10-12 新光電気工業株式会社 半導体装置とその製造方法及びこれに用いる接合体
US5153385A (en) 1991-03-18 1992-10-06 Motorola, Inc. Transfer molded semiconductor package with improved adhesion
US5218759A (en) * 1991-03-18 1993-06-15 Motorola, Inc. Method of making a transfer molded semiconductor device
JP2570498B2 (ja) * 1991-05-23 1997-01-08 モトローラ・インコーポレイテッド 集積回路チップ・キャリア
JPH0582667A (ja) 1991-09-24 1993-04-02 Mitsubishi Electric Corp リード付き配線基板
JPH05109922A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置
JPH05129473A (ja) * 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
JP2994510B2 (ja) 1992-02-10 1999-12-27 ローム株式会社 半導体装置およびその製法
US5313365A (en) * 1992-06-30 1994-05-17 Motorola, Inc. Encapsulated electronic package
JP2632762B2 (ja) 1992-07-29 1997-07-23 株式会社三井ハイテック 半導体素子搭載用基板の製造方法
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US6262477B1 (en) * 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5454161A (en) * 1993-04-29 1995-10-03 Fujitsu Limited Through hole interconnect substrate fabrication process
JPH0758161A (ja) 1993-08-10 1995-03-03 Nippon Steel Corp フィルムキャリヤ及びこのフィルムキャリヤを用いた半導体装置
US5467252A (en) * 1993-10-18 1995-11-14 Motorola, Inc. Method for plating using nested plating buses and semiconductor device having the same
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US5537738A (en) * 1995-02-10 1996-07-23 Micron Display Technology Inc. Methods of mechanical and electrical substrate connection
US5612256A (en) * 1995-02-10 1997-03-18 Micron Display Technology, Inc. Multi-layer electrical interconnection structures and fabrication methods
US5766053A (en) * 1995-02-10 1998-06-16 Micron Technology, Inc. Internal plate flat-panel field emission display
JPH0913991A (ja) 1995-06-27 1997-01-14 Kubota Corp 過給器付きディーゼルエンジンのガバナ装置
KR20100051672A (ko) 2007-07-25 2010-05-17 고쿠리츠다이가쿠호진 히로시마다이가쿠 고형화된 세정제 조성물 및 이의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728855B1 (ko) * 2004-07-29 2007-06-15 산요덴키가부시키가이샤 회로 장치의 제조 방법
US10204855B2 (en) 2014-07-11 2019-02-12 Intel Corporation Bendable and stretchable electronic devices and methods

Also Published As

Publication number Publication date
CN1516251A (zh) 2004-07-28
CN1144016A (zh) 1997-02-26
JP3247384B2 (ja) 2002-01-15
KR100437436B1 (ko) 2004-07-16
EP1213756A2 (en) 2002-06-12
US5976912A (en) 1999-11-02
EP1213755A3 (en) 2005-05-25
US20040110319A1 (en) 2004-06-10
EP1213755A2 (en) 2002-06-12
WO1995026047A1 (en) 1995-09-28
EP0751561A4 (en) 1997-05-07
EP1213754A2 (en) 2002-06-12
EP1213754A3 (en) 2005-05-25
KR100437437B1 (ko) 2004-06-25
US6365432B1 (en) 2002-04-02
EP0751561A1 (en) 1997-01-02
JP4862848B2 (ja) 2012-01-25
US6746897B2 (en) 2004-06-08
EP1213756A3 (en) 2005-05-25
US20020094606A1 (en) 2002-07-18
US7187072B2 (en) 2007-03-06
CN1117395C (zh) 2003-08-06
US20020039808A1 (en) 2002-04-04
JP2011146751A (ja) 2011-07-28
JP2008153708A (ja) 2008-07-03
JP5104978B2 (ja) 2012-12-19

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