DE10224124A1 - Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung - Google Patents

Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung

Info

Publication number
DE10224124A1
DE10224124A1 DE10224124A DE10224124A DE10224124A1 DE 10224124 A1 DE10224124 A1 DE 10224124A1 DE 10224124 A DE10224124 A DE 10224124A DE 10224124 A DE10224124 A DE 10224124A DE 10224124 A1 DE10224124 A1 DE 10224124A1
Authority
DE
Germany
Prior art keywords
surface contacts
electronic component
rewiring structure
carrier
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE10224124A
Other languages
English (en)
Inventor
Jens Pohl
Stefan Paulus
Jochen Dangelmaier
Roland Irsigler
Harry Hedler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10224124A priority Critical patent/DE10224124A1/de
Priority to US10/515,613 priority patent/US20060091561A1/en
Priority to EP03755901A priority patent/EP1508166A2/de
Priority to PCT/DE2003/001663 priority patent/WO2003103042A2/de
Publication of DE10224124A1 publication Critical patent/DE10224124A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B29WORKING OF PLASTICS; WORKING OF SUBSTANCES IN A PLASTIC STATE IN GENERAL
    • B29CSHAPING OR JOINING OF PLASTICS; SHAPING OF MATERIAL IN A PLASTIC STATE, NOT OTHERWISE PROVIDED FOR; AFTER-TREATMENT OF THE SHAPED PRODUCTS, e.g. REPAIRING
    • B29C43/00Compression moulding, i.e. applying external pressure to flow the moulding material; Apparatus therefor
    • B29C43/32Component parts, details or accessories; Auxiliary operations
    • B29C43/58Measuring, controlling or regulating
    • B29C2043/5825Measuring, controlling or regulating dimensions or shape, e.g. size, thickness
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165Material
    • H01L2224/16501Material at the bonding interface
    • H01L2224/16503Material at the bonding interface comprising an intermetallic compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/8181Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85417Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01052Tellurium [Te]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung betrifft ein elektronisches Bauteil (1) und ein Verfahren zu seiner Herstellung mit äußeren Flächenkontakten (2) und mit einer Umverdrahtungsstruktur (3) sowie mit einem Halbleiterchip (4), der Kontaktflächen (5) aufweist, wobei die äußeren Flächenkontakte (2) mindestens über die Umverdrahtungsstruktur (3) mit den Kontaktflächen (5) elektrisch verbunden sind und wobei die äußeren Flächenkontakte (2) und/oder die Umverdrahtungsstruktur (3) chemisch oder galvanisch selektiv abgeschiedenes Metall aufweisen.

Description

  • Die Erfindung betrifft ein elektronisches Bauteil mit äußeren Flächenkontakten und mit einer Umverdrahtungsstruktur sowie mit einem Halbleiterchip und ein Verfahren zur Herstellung desselben gemäß der Gattung der unabhängigen Ansprüche.
  • Elektronische Bauteile mit äußeren Flächenkontakten und mit einer Umverdrahtungsstruktur, welche die mikroskopisch kleinen Kontaktflächen eines Halbleiterchips zu makroskopisch großen äußeren Flächenkontakten umverdrahtet, weisen als Träger der Umverdrahtungsstruktur zusätzliche komplexe Umverdrahtungsplatten oder Umverdrahtungsfolien mit entsprechend eingearbeiteten Durchkontakten oder mit vorgesehenen Bondkanälen auf. Unter mikroskopisch klein wird in diesem Zusammenhang eine Größenordnung verstanden, die nur mit einem Lichtmikroskop messbar ist, während makroskopisch große Strukturen durchaus mit bloßem Auge erkennbar sind. Unter einer Umverdrahtungsstruktur wird in diesem Zusammenhang die metallische Struktur an sich, die Kontaktanschlußflächen in der Größenordnung der Kontaktflächen des Halbleiterchips, Umverdrahtungsleitungen im Mikrometer- und/oder im Submikrometerbereich und Außenkontaktflächen in der Größenordnung der äußeren Flächenkontakte aufweisen kann, verstanden.
  • Derartige elektronische Bauteile weisen folglich nicht nur eine Umverdrahtungsstruktur auf, sondern auch einen Umverdrahtungsträger, der als Umverdrahtungskörper eine Umverdrahtungsstruktur aufweist und in die Kunststoffgehäusemasse eingegossen ist. Die Metallschichten auf dem Umverdrahtungsträger, aus denen die Umverdrahtungsstruktur aufgebaut ist, können Walztekturen aufweisen, wenn die Umverdrahtungsträger mit gewalzten Folien laminierte Isolationsfolien oder Isolationsplatten aufweisen. Sie können eine grob kristalline Struktur aufweisen, wenn die Metallschichten auf den Umverdrahtungsträger aufgespritzt oder aufgedampft oder sintermetallografisch aufgebracht oder mittels eines Tauchprozesses hergestellt sind. Somit entstehen die unterschiedlichsten kristallographischen Metallstrukturen für die Umverdrahtungsschichten und sind ein Kennzeichen für die als Umverdrahtungsstruktur abgeschiedenen Metalle.
  • In jedem Fall ist eine Umverdrahtungsstruktur für ein elektronisches Bauteil damit verbunden, dass ein zusätzlicher Umverdrahtungskörper, der die Umverdrahtungsstruktur aufweist, in das Kunststoffgehäuse des elektronischen Bauteils mit aufzunehmen ist, womit ein zusätzlicher Raumbedarf für das elektronische Bauteil und komplexe Herstellungsverfahren für einen Umverdrahtungskörper verbunden sind.
  • Aus der Druckschrift DE 100 04 410 A1 ist ein Halbleiterbauelement mit an der Unterseite befindlichen äußeren Flächen kontakten sowie ein Verfahren zu deren Herstellung bekannt, wobei die äußeren Flächenkontakte chemisch oder galvanisch selektiv abgeschiedenes Metall aufweisen. Das bekannte Verfahren eignet sich für die Herstellung von äußeren Flächenkontakten und hat den Nachteil, daß ein Umverdrahtungskörper nicht darstellbar ist, und das elektronische Bauteil hat den Nachteil, daß es keinerlei Umverdrahtungsstruktur aufweist.
  • Aufgabe der Erfindung ist es, den Raumbedarf eines elektronischen Bauteils mit Umverdrahtungsstruktur zu vermindern und ein elektronisches Bauteil zu schaffen, das in seinem Aufbau keinen Umverdrahtungsträger für eine Umverdrahtungsstruktur aufweist und kostengünstig herzustellen ist.
  • Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Erfindungsgemäß wird ein elektronisches Bauteil mit äußeren Flächenkontakten und mit einer Umverdrahtungsstruktur und mit einem Halbleiterchip, der Kontaktflächen aufweist, angegeben. Die äußeren Flächenkontakte sind in diesem erfindungsgemäßen elektronischen Bauteil mindestens über die Umverdrahtungsstruktur mit den Kontaktflächen des Halbleiterchips elektrisch verbunden. Dabei sind der Halbleiterchip und die Umverdrahtungsstruktur in einer Kunststoffgehäusemasse eingebettet, während die äußeren Flächenkontakte auf der Unterseite des elektronischen Bauteils frei zugänglich sind. Ferner weisen die äußeren Flächenkontakte und die Umverdrahtungsstruktur chemisch oder galvanisch selektiv abgeschiedenes Metall auf.
  • Ein derartiges elektronisches Bauteil hat den Vorteil, dass der Raumbedarf zur Anbringung einer Umverdrahtungsstruktur dadurch minimiert ist, dass keinerlei Umverdrahtungsträger für die Umverdrahtungsstruktur vorzusehen ist, sondern diese Funktion unmittelbar durch das Einbetten der Umverdrahtungsstruktur in die Kunststoffgehäusemasse von der Kunststoffgehäusemasse übernommen wird. Darüber hinaus hat das elektronische Bauteil den Vorteil, dass das Metallmaterial der Umverdrahtungsstruktur ein chemisch oder galvanisch selektiv abgeschiedenes Metall aufweist, welches sich durch seine Feinkristallinität auszeichnet und darüber hinaus die Möglichkeit eröffnet, äußerst fein strukturierte Umverdrahtungsstrukturen teilweise im Submikrometerbereich, soweit es die Umverdrahtungsleitungen der Umverdrahtungsstruktur betrifft, zu realisieren.
  • Die Größe der zum Verbinden der Umverdrahtungsstruktur mit den Kontaktflächen des Halbleiterchips erforderlichen Kontaktanschlussflächen oder Bondfinger ist von der Größe oder der Größenordnung der Kontaktflächen sowie der Verbindungstechnik zwischen den Kontaktflächen des Halbleiterchips und Kontaktanschlussflächen der Umverdrahtungsstruktur abhängig. Während bei einer Flip-Chip-Verbindungstechnik innere Flächenkontakte in der Größenordnung von wenigen Quadratmikrometern realisierbar sind, wird bei der Bondtechnik die Miniaturisierung der Kontaktflächen des Halbleiterchips und der Kontaktanschlussflächen der Umverdrahtungsstruktur durch den Bonddrahtdurchmesser bestimmt und kann folglich nicht beliebig minimiert werden, da die Bonddrähte Durchmesser zwischen 15 und 50 Mikrometern aufweisen.
  • Der Halbleiterchip kann auf der Umverdrahtungsstruktur mittels Flip-Chip-Technik montiert sein, wobei die Kontaktflächen des Halbleiterchips über innere Flächenkontakte mit Kontaktanschlussflächen der Umverdrahtungsstruktur elektrisch verbunden sind. Wie oben bereits erwähnt, können diese inneren Flächenkontakte wenige Quadratmikrometer groß sein, so dass die Flip-Chip-Technik mit inneren Flächenkontakten eine äußerst dichte Kontaktstruktur aufweisen kann und somit eis äußerst feines Rastermaß für die Beabstandung der Kontaktanschlussflächen realisiert werden kann.
  • Andererseits kann ein Halbleiterchip in Flip-Chip-Technik auf der Umverdrahtungsstruktur montiert sein, wobei die Kontaktflächen des Halbleiterchips über innere Kontaktbälle mit Kontaktanschlussflächen der Umverdrahtungsstruktur verbunden sind. Eine derartige Technologie, die mit Kontaktbällen oder Kontakthöckern aus Lotmaterial arbeitet, weist Strukturen auf, die eine Verbindungsfläche von mehreren zehn Quadratmikrometern zwischen den Kontaktfläche des Halbleiterchips und den Kontaktanschlussflächen der Umverdrahtungsstruktur erfordern. Somit kann der Anwender unter drei verschiedenen Größenordnungen wählen, wobei der größte Flächenbedarf bei Bondverbindungen zwischen Kontaktflächen des Halbleiterchips und Kontaktanschlussflächen der Umverdrahtungsstruktur auftreten, die wegen der Bonddrähte mehrere hundert Quadratmikrometer erfordern.
  • Somit können gegenüber Bondverbindungen um eine Größenordnung kleinere Kontakthöcker oder Kontaktbälle für die Verbindung zwischen Kontaktflächen und Kontaktanschlussflächen eingesetzt werden, und schließlich sind um eine weitere Größenordnung kleinere elektrische Verbindungen in einer Flip-Chip- Technik mit inneren Flächenkontakten realisierbar. Bei allen drei Größenordnungen für die Verbindung zwischen Kontaktflächen und Kontaktanschlussflächen hat das elektronische Bauteil den Vorteil, dass eine erhebliche Raumersparnis vorliegt, da die Umverdrahtungsstruktur keinen zusätzlichen Umverdrahtungsträger erfordert.
  • Ist das elektronische Bauteil mit einem Halbleiterchip in Bondtechnik ausgestattet, so kann seine Rückseite auf der Umverdrahtungsstruktur über eine isolierende Klebstoffschicht montiert sein. Die Kontaktflächen auf der aktiven Oberseite des Halbleiterchips sind über Bonddrähte mit Kontaktanschlussflächen der Umverdrahtungsstruktur in der Umgebung des Halbleiterchips verbunden, wobei aufgrund des Aufbaus des erfindungsgemäßen elektronischen Bauteils die Flächenkontakte unterhalb des Bereichs des Halbleiterchips angeordnet sein können, so dass mit dieser Ausführungsform der Erfindung Flächenkontakte über die gesamte Unterseite des elektronischen Bauteils verteilt sein können und die Umverdrahtungsstruktur eine sogenannte "Fan-In"-Anordnung für die äußeren Flächenkontakte trotz Bondverbindungstechnologie ermöglicht.
  • Das elektronische Bauteil kann zusätzlich Durchkontakte aufweisen, die chemisch oder galvanisch selektiv auf der Umverdrahtungsstruktur abgeschieden sind und welche die Unterseite des elektronischen Bauteils mit den äußeren Flächenkontakten mit der gegenüberliegenden Oberseite des elektronischen Bauteils verbinden. Dieses Bereitstellen von chemisch oder galvanisch selektiv abgeschiedenen Durchkontakten ermöglicht ein Stapeln von mehreren einzelnen elektronischen Bauteilen zu einem gestapelten Baustein mit durchgehender elektrischer Verbindung von dem obersten Bauteil des Stapels bis zum untersten Bauteil des Stapels. Dazu sind die Durchkontakte in der Kunststoffgehäusemasse eingebettet und umgeben den jeweiligen Halbleiterchip.
  • In einer weiteren Ausführungsform der Erfindung kann das chemisch oder galvanisch abgeschiedene Metall Nickel oder eine Nickellegierung aufweisen. Dieses hat den Vorteil, dass für das Abscheiden einer derartigen chemisch oder galvanisch hergestellten Nickellegierung ein abätzbares Trägermaterial aus Kupfer- oder Eisenlegierungen für das chemische oder galvanische Abscheiden eingesetzt werden kann, so dass ein ätztechnisches Entfernen des Trägermaterials für die Umverdrahtungsstruktur und die äußeren Flächenkontakte möglich ist, da der Ätzvorgang an der Grenzfläche zum Nickel durch eine verminderte Ätzrate gestoppt werden kann. Gleiche Vorteile bieten auch chemisch oder galvanisch abgeschiedene Metalle aus Silber oder Silberlegierungen beziehungsweise aus Gold oder Goldlegierungen. In jedem dieser Fälle kann ein ätztechnisch entfernbarer Träger aus Kupfer oder einer Eisenlegierung eingesetzt werden. Auch Palladium oder eine Palladiumlegierung kann chemisch oder galvanisch auf einem vorgeformten ätzbaren Träger zur Bildung der Umverdrahtungsstruktur und der äußeren Flächenkontakte eingesetzt werden.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass das chemisch oder galvanisch abgeschiedene Metall eine Schichtfolge aus Gold Nickel Gold aufweist, so dass nur eine dünne Schicht aus dem Edelmetall besteht, während der Hauptkörper der Umverdrahtungsstruktur und der äußeren Flächenkontakte das preiswertere Metall aufweisen. In ähnlicher Form kann eine Schichtfolge aus Palladium Nickel Palladium aufgebaut sein und schließlich sind auch Schichtfolgen einsetzbar, die aus Palladium Kupfer Palladium oder Gold Kupfer Gold bestehen, jedoch müssen dort die Edelmetallschichten aus Gold oder Palladium ausreichend dick ausgebildet sein, um eventuell den ätztechnischen Angriff auf das Kupfer oder das Eisen des Trägermaterials zu überstehen.
  • Vollkommen unabhängig von der Ätzbarkeit von unterschiedlichen Metallen für das Trägermaterial und für die abzuscheidenden Strukturen des elektronischen Bauteils ist die Möglichkeit, als Träger eine elektrisch leitende Folie einzusetzen oder eine mit einer Metallschicht beschichteten Folie zu verwenden. In beiden Fällen liefert ein derartiges Trägermaterial, auf dem die äußeren Flächenkontakte und die Umverdrahtungsstruktur des elektronischen Bauteils galvanisch abgeschieden sind, den Vorteil, dass die Folie nach Fertigstellung des elektronischen Bauteils von diesem abgezogen werden kann, ohne dass ein Ätzschritt erforderlich wird.
  • Ein Verfahren zur Herstellung eines elektronischen Bauteils mit äußeren Flächenkontakten und mit einer Umverdrahtungsstruktur, wobei die äußeren Flächenkontakte und die Umverdrahtungsstruktur chemisch oder galvanisch selektiv abgeschiedenes Metall aufweisen, kann mit nachfolgenden Verfahrensschritten erfolgen.
  • Zunächst werden Aussparungen in einem elektrisch leitenden Träger in einem vorgegebenen Rastermaß für ein chemisches oder galvanisches Abscheiden der äußeren Flächenkontakte des elektronischen Bauteils hergestellt. Dazu werden unterschiedliche Materialien für die äußeren Flächenkontakte und für die Oberseite des Trägers verwendet.
  • Auf einen derartigen Träger wird eine strukturierte Photolackschicht aufgebracht unter Freilassung der Aussparungen für die äußeren Flächenkontakte und für Bereiche, in denen die Umverdrahtungsstruktur chemisch oder galvanisch abzuscheiden ist. Anschließend folgt ein Verfahrensschritt, bei dem chemisch oder galvanisch das Material für die Flächenkontakte und für die Umverdrahtungsstruktur auf dem Träger in den freiliegenden Flächen der Photolackschicht abgeschieden wird. Nach Beendigung der Abscheidung kann die strukturierte und isolierende Photolackschicht entfernt werden. Somit weist nun der elektrisch leitende Träger äußere Flächenkontakte in seinen Aussparungen auf und eine Umverdrahtungsstruktur, die durch die Photolackschicht strukturiert wurde.
  • Auf diese Umverdrahtungsstruktur wird nun ein Halbleiterchip unter Verbinden der Kontaktflächen des Halbleiterchips mit Kontaktanschlussflächen der Umverdrahtungsstruktur aufgebracht. Anschließend erfolgt ein Einbetten des Halbleiterchips und der Umverdrahtungsstruktur in eine Kunststoffgehäusemasse. Danach wird der Träger von dem vergossenen Bauteil unter Freilegen der äußeren Flächenkontakte getrennt.
  • Schließlich kann zum Schutz der auf der Unterseite des elektronischen Bauteils freiliegenden Umverdrahtungsstruktur eine Lötstoppschicht auf der Bauteilseite, welche die Flächenkontakte aufweist, unter Freilassung der äußeren Flächenkontakte aufgebracht werden.
  • Ein derartiges Verfahren hat den Vorteil, dass damit elektronische Bauteile realisiert werden können, die es in dieser Kompaktheit mit einer funktionsfähigen Umverdrahtungsstruktur nicht gibt und mit den bisher bekannten Mitteln zur Darstellung einer Umverdrahtungsstruktur auch nicht herstellbar sind. Vielmehr werden hier neue Wege beschritten, um eine Umverdrahtungsstruktur ohne einen zusätzlichen Träger unmittelbar in die Kunststoffgehäusemasse einzubringen, so dass der sonst erforderliche Umverdrahtungsträger eingespart werden kann.
  • Auch die oftmals komplexe Herstellung von Durchkontakten durch den Umverdrahtungsträger kann mit dem erfindungsgemäßen Verfahren überwunden werden. Außerdem läßt sich das Verfahren sowohl für Flip-Chip-montierte Halbleiterchips als auch für über Bonddrähte verbundene Halbleiterchips anwenden. In dem Fall der Flip-Chip-verbundenen Halbleiterchips kann die Umverdrahtungsstruktur vorgesehen werden, um einen sogenannten "Fan-Out"-Effekt zu erzielen, bei dem in einem mikroskopisch feinen Rastermaß Kontaktflächen eines Halbleiterchips auf eine größere Fläche mit makroskopischem Rastermaß durch eine entsprechende Umverdrahtungsstruktur zu verteilen sind und andererseits kann für über Bonddrähte verbundene Halbleiterchips ein "Fan-In"-Effekt erzielt werden, bei dem auf der Fläche unterhalb des Halbleiterchips äußere Flächenkontakte für eine intensivere Nutzung der Bauteilunterseite angeordnet sein können.
  • Ein weiterer Vorteil der vorliegenden Erfindung ist es, dass ein derartiger Träger für mehrere oder gar eine Vielzahl von elektronischen Bauteilen vorbereitet werden kann, auf dem parallel oder simultan eine Vielzahl von elektronischen Bauteilen entstehen, indem die gleichen Schritte wie für ein einzelnes elektronisches Bauteil eingesetzt werden. Erst nach dem Entfernen oder Trennen des Trägers von der Kunststoffgehäusemasse kann dann die Kunststoffgehäusemasse in einzelne elektronische Bauteile aufgeteilt werden. Ein derartiges Durchführungsbeispiel des Verfahrens kann die Kosten für die Herstellung elektronischer Bauteile erheblich verringern, insbesondere wenn der Verlustträger in Waferform vorgesehen wird, weil in diesem Fall erprobte Halbleiter - Wafertechnologien vorzugsweise zur Herstellung der Umverdrahtungsstrukturen eingesetzt werden können.
  • Das Einbringen von Aussparungen in einem vorgegebenen Rastermaß in einen metallischen Träger kann in zwei unterschiedlichen Verfahren erfolgen. Zum einen können die Aussparungen durch Prägetechnik eingebracht werden und zum anderen können die Aussparungen durch eine Ätztechnik eingebracht werden. Während bei der Prägetechnik entsprechende Prägewerkzeuge vorzubereiten sind, die äußerst präzise die Aussparungen in beispielsweise eine Kupferplatte einbringen, kann bei der Ätztechnik eine sehr feine Strukturierung der äußeren Flächenkontakte erreicht werden, indem das Trägermaterial zunächst mit einer strukturierten Photolackschicht abgedeckt wird und anschließend die Aussparungen in den Bereichen aus der Trägerplatte herausgeätzt werden, in denen keine Photolackschicht vorhanden ist. Nach beiden Verfahrensvarianten steht schließlich ein Trägermaterial zur Verfügung, das in nachfolgenden Schritten äußerst präzise mit äußeren Flächenkontakten versehen werden kann.
  • Bei einer weiteren Verfahrensvariante ist es vorgesehen, zunächst eine erste Photolackschicht für das Abscheiden von Flächenkontaktmaterial in den Aussparungen in einem ersten Abscheidungsschritt vorzusehen, wobei diese erste Photolackschicht die Bereiche der äußeren Flächenkontakte freilässt. Nach Abscheidung der Flächenkontakte wird die erste Photolackschicht entfernt und eine zweite strukturierte Photolackschicht aufgebracht, die jene Oberflächenbereiche, welche mit einer Umverdrahtungsstruktur zu versehen sind, freilässt. Anschließend können diese Bereiche in einem zweiten Abscheidungsschritt galvanisch oder chemisch mit einem Metall aufgefüllt werden, und die zweite strukturierte Photolackschicht kann anschließend entfernt werden.
  • Somit weist schließlich das Trägermaterial eine Umverdrahtungsstruktur und eine darunterliegende Struktur aus äußeren Flächenkontakten, die in einem vorgegebenen Rastermaß angeordnet sind, auf. Der Vorteil dieser zweiten Verfahrensvariante liegt darin, dass der Abscheidungsprozess für die äußeren Flächenkontakte von dem Abscheidungsprozess für die Umverdrahtungsstruktur getrennt ist, so dass erheblich dickere Flächenkontakte gegenüber der Dicke der Umverdrahtungsstruktur realisiert werden können.
  • Bei einer weiteren Durchführung des erfindungsgemäßen Verfahrens wird als Träger eine elektrisch leitende Folie eingesetzt, in die Aussparungen zur Ausbildung von Flächenkontakten des elektronischen Bauteils eingeprägt werden. Eine derartige elektrisch leitende Folie kann nach Fertigstellung der elektronischen Bauteile von dem Kunststoffgehäusematerial abgezogen werden und erleichtert somit die Herstellung einer Vielzahl von elektronischen Bauteilen, da kein Trägermaterial von der Unterseite der elektronischen Bauteile abzuätzen ist. Anstelle eines elektrisch leitenden Trägermaterials, wie einer leitenden Folie, kann für den Träger auch ein nicht leitendes Trägermaterial eingesetzt werden, auf dem eine leitende Schicht abgeschieden wird. Diese leitende Schicht kann eine Metallschicht oder eine Schicht aus Graphit sein.
  • Wenn für das Verfahren ein Träger aus einer Folie eingesetzt wird, so wird für den Schritt des Einbettens des Bauteils in einer Kunststoffgehäusemasse der Träger aus einer Folie von einem angepassten Formwerkzeug mechanisch gestützt. Im Gegensatz zum mechanisch stabilen Träger aus Metallen wie Kupfer oder Eisen mit Aussparungen hat diese Verfahrensweise den Vorteil, dass das Formwerkzeug mehrfach eingesetzt werden kann und lediglich die Folie Verbrauchsmaterial darstellt, wobei derartige Folien im Verhältnis zu einem mechanisch stabilen Träger aus Metall wesentlich preiswerter herstellbar sind.
  • Eine weitere Ausführungsform der Erfindung sieht vor, dass zusätzliche Aussparungen für äußere Flächenkontakte von Durchkontakten auf dem Träger vorgesehen werden. Zur Abscheidung derartiger Durchkontakte wird eine weitere strukturierte Photolackschicht nach Fertigstellung und Abscheidung der Flächenkontakte und der Umverdrahtungsstruktur auf dem Träger in einer Dicke aufgebracht, die größer ist als die Dicke des für das elektronische Bauteil vorgesehenen Halbleiterchips. Die strukturierte Photolackschicht läßt die äußeren Flächenkontakte frei, die für die Abscheidung der Durchkontakte vorhanden sind. Dazu weist die weitere Photolackschicht in diesem Bereich Öffnungen auf, die anschließend zu Durchkontakten chemisch oder galvanisch aufgefüllt werden.
  • Anschließend kann diese der Dicke des Halbleiterchips angepasste weitere Photolackschicht entfernt werden, so dass auf dem Träger nun äußere Flächenkontakte, eine Umverdrahtungsstruktur und zusätzliche Durchkontakte, die sich von der Unterseite des elektronischen Bauteils bis zur Oberseite des elektronischen Bauteils erstrecken, fertiggestellt sind. In eine derart vorbereitete Struktur kann ein Halbleiterchip mit bekannter Technologie, wie Flip-Chip-Technik oder Bondtechnik eingepasst und elektrisch verbunden werden.
  • Eine Möglichkeit die nun vorliegenden Komponenten in einer Kunststoffgehäusemasse einzubetten kann mittels eines Formwerkzeugs für eine Spritzgußtechnik erfolgen, wobei das Formwerkzeug Kavitäten aufweist, die der äußeren Gehäuseform der Kunststoffgehäusemasse angepasst sind. Eine andere Möglichkeit, eine Kunststoffgehäusemasse aufzubringen, besteht darin, dass ein Dispensionsverfahren angewandt wird, bei dem die Kunststoffgehäusemasse aufgesprüht wird.
  • Für eine simultane Herstellung einer Vielzahl elektronischer Bauteile ist ein Träger in Waferform vorgesehen, der zunächst mit Aussparungen versehen wird, wobei anschließend alle Verfahrensschritte zur Herstellung einer Vielzahl von elektronischen Bauteilen gemeinsam durchgeführt werden und schließlich nach Entfernen des Trägers in Waferform die Vielzahl elektronischer Bauteile, die in einer Kunststoffgehäusemasse verpackt sind, durch Aufteilen der Kunststoffgehäusemasse zu einer Vielzahl einzelner elektronischer Bauteile getrennt werden. Ein derartiges Verfahren hat den Vorteil, dass zur simultanen beziehungsweise parallelen Herstellung Fertigungsstrassen eingesetzt werden können, die bisher für die Behandlung und Bearbeitung von Halbleiterwafern entwickelt wurden. Damit wird die Gehäusetechnologie kompatibel mit Verfahrensschritten, wie sie in der Wafertechnologie bereits bekannt sind, was Entwicklungs- und Produktionskosten vermindert.
  • Zusammenfassend ist festzustellen, dass mit der erfindungsgemäßen Vorrichtung und dem erfindungsgemäßen Verfahren die Gestaltungsmöglichkeit vorhandener Verpackungssysteme für Halbleiterchips vergrößert und gleichzeitig der Raumbedarf für ein elektronisches Bauteil mit einem Halbleiterchip vermindert wird. Ferner werden die Kosten für die Herstellung derartiger elektronischer Bauteile dadurch vermindert, dass ein komplexer Umverdrahtungskörper entbehrlich ist. Dazu kann stattdessen eine entfernbare Kupferplatte mit zusätzlichen Aussparungen, um die äußeren Flächenkontakte zu bilden, geformt werden, wobei diese Aussparungen durch einen Prägeprozess während der Herstellung der Kupferplatte oder durch ein einseitiges Ätzen vor dem Aufbringen von Flächenkontakten und Umverdrahtungsstrukturen durchgeführt wird.
  • Durch das Vorsehen von zwei Photolackschritten für das Herstellen der Flächenkontakte und der Umverdrahtungsstruktur können unterschiedliche Materialdicken der äußeren Flächenkontakte beziehungsweise der Umverdrahtungsstruktur realisiert werden, so dass Umverdrahtungsstrukturen im Bereich von einer Dicke von 5 bis 50 Mikrometer und andererseits äußere Flächenkontakte von einer Dicke von 10 bis 500 Mikrometern realisiert werden können.
  • Für die Herstellung von stapelbaren Bauteilen können kleinere Aussparungen für die äußeren Flächenkontakte der Durchkontakte vorgesehen werden und größere Aussparungen für die äußeren Flächenkontakte, um beispielsweise auf den äußeren Flächenkontakten makroskopische Lothöcker oder Lotbälle anzuordnen und auf den Flächenkontakten Durchkontakte mit Durchmessern in der Größenordnung von Bonddrähten. Mit den kleineren Flächenkontakten für die Durchkontakte wird dabei erreicht, dass der Raumbedarf für das elektronische Bauteil vermindert wird.
  • Um vertikale Durchkontakte abscheiden zu können, kann ein spezieller Photolack und eine spezielle Technik zur Herstellung der Photolackschicht eingesetzt werden, so dass beim Belichten und beim Entwickeln der Photolackschicht vertikale Seitenwände der Öffnungen in der Photolackschicht für die Durchkontakte entstehen. Neben der chemischen oder galvanischen Abscheidung von Metallen für die Durchkontakte können die Öffnungen für die Durchkontakte mit auch hochschmelzendem Lötmaterial gefüllt werden, das sich in einem Fließprozess gleichmäßig in den Öffnungen für die Durchkontakte verteilt. Die Durchkontakte können anschließend noch von der Oberseite aus gereinigt werden und auch mit einer zusätzlichen Edelmetallschicht versehen werden.
  • Das erfindungsgemäße elektronische Bauteil ist äußerst robust. Alle Kontakte sind in entsprechenden Harzkomponenten der Kunstoffgehäusemasse eingebettet, so dass die Gefahr der Beschädigung der Umverdrahtungsstruktur oder der Durchkontakte während einer Test- und einer Handhabungsphase minimiert ist. Darüber hinaus ist durch den Wegfall des Umverdrahtungsträgers die gesamte Bauteilhöhe äußerst niedrig, so dass typischerweise Bauteile mit einer Bauteilhöhe kleiner als 400 Mikrometern realisiert werden können, wodurch zweifach gestapelte Bauteile mit einer Höhe kleiner als 900 Mikrometer möglich werden.
  • Die Erfindung wird nun anhand von Ausführungsformen mit Bezug auf die beiliegenden Figuren näher erörtert.
  • Fig. 1 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils einer ersten Ausführungsform der Erfindung,
  • Fig. 2 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils einer zweiten Ausführungsform der Erfindung,
  • Fig. 3 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils einer dritten Ausführungsform der Erfindung,
  • Fig. 4 zeigt eine schematische Querschnittsansicht eines ersten Stapels aus zwei elektronischen Bauteilen der dritten Ausführungsform der Erfindung,
  • Fig. 5 zeigt eine schematische Querschnittsansicht eines zweiten Stapels aus zwei elektronischen Bauteilen der dritten Ausführungsform der Erfindung,
  • Fig. 6 zeigt eine schematische Querschnittsansicht eines dritten Stapels aus vier elektronischen Bauteilen der dritten Ausführungsform der Erfindung,
  • Fig. 7 zeigt eine teilweise aufgebrochene perspektivische Ansicht eines vierten Stapels aus zwei elektronischen Bauteilen einer weiteren Ausführungsform der Erfindung,
  • Fig. 8 bis 23 zeigen Prinzipskizzen zur Herstellung eines elektronischen Bauteils mittels eines ersten Durchführungsform des erfindungsgemäßen Verfahrens,
  • Fig. 8 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit strukturierter Photolackschicht,
  • Fig. 9 zeigt eine schematische Draufsicht auf eine Trägerplatte mit strukturierter Photolackschicht,
  • Fig. 10 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit geätzten Aussparungen für äußere Flächenkontakte,
  • Fig. 11 zeigt eine schematische Draufsicht auf eine Trägerplatte mit geätzten Aussparungen für äußere Flächenkontakte,
  • Fig. 12 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit einer strukturierten Photolackschicht zur selektiven Abscheidung einer Umverdrahtungsstruktur und zur Abscheidung von äußeren Flächenkontakten,
  • Fig. 13 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer strukturierten Photolackschicht zur selektiven Abscheidung einer Umverdrahtungsstruktur und zur selektiven Abscheidung von äußeren Flächenkontakten,
  • Fig. 14 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit galvanisch abgeschiedener Umverdrahtungsstruktur und mit galvanisch gleichzeitig abgeschiedenen äußeren Flächenkontakten,
  • Fig. 15 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer auf der Trägerplatte abgeschiedenen Umverdrahtungsstruktur und von äußeren Flächenkontakten,
  • Fig. 16 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit aufgebrachtem Halbleiterchip,
  • Fig. 17 zeigt eine schematische Draufsicht einer Trägerplatte mit aufgebrachtem Halbleiterchip,
  • Fig. 18 zeigt eine schematische Querschnittsansicht einer mit Kunststoffgehäusemasse versehenen Trägerplatte,
  • Fig. 19 zeigt eine schematische Draufsicht einer mit Kunststoffgehäusemasse versehenen Trägerplatte,
  • Fig. 20 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils nach Entfernen des Trägers von dem Bauteil,
  • Fig. 21 zeigt eine schematische Untersicht eines elektronischen Bauteils nach Entfernen des Trägers von dem Bauteil,
  • Fig. 22 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils nach Aufbringen einer Lötstoppschicht,
  • Fig. 23 zeigt eine schematische Untersicht eines elektronischen Bauteils nach Aufbringen einer Lötstoppschicht,
  • Fig. 24 bis 41 zeigen Prinzipskizzen zur Herstellung eines elektronischen Bauteils mittels eines zweiten Durchführungsbeispiels des erfindungsgemäßen Verfahrens,
  • Fig. 24 zeigt eine schematische Querschnittsansicht einer Trägerfolie mit eingeprägten Aussparungen für äußere Flächenkontakte,
  • Fig. 25 zeigt eine schematische Draufsicht auf eine Trägerplatte mit eingeprägten Aussparungen für äußere Flächenkontakte,
  • Fig. 26 zeigt eine schematische Querschnittsansicht einer Trägerfolie mit einer strukturierten ersten Photolackschicht zur selektiven Abscheidung von äußeren Flächenkontakten,
  • Fig. 27 zeigt eine schematische Draufsicht auf eine Trägerfolie mit einer ersten strukturierten Photolackschicht zur selektiven Abscheidung von äußeren Flächenkontakten,
  • Fig. 28 zeigt eine schematische Querschnittsansicht einer Trägerfolie mit galvanisch abgeschiedenen äußeren Flächenkontakten,
  • Fig. 29 zeigt eine schematische Draufsicht auf eine Trägerfolie mit auf der Trägerfolie abgeschiedenen äußeren Flächenkontakten,
  • Fig. 30 zeigt eine schematische Querschnittsansicht einer Trägerfolie mit einer strukturierten zweiten Photolackschicht zur Abscheidung einer Umverdrahtungsstruktur,
  • Fig. 31 zeigt eine schematische Draufsicht auf eine Trägerfolie mit einer strukturierten zweiten Photolackschicht selektiven zur Abscheidung einer Umverdrahtungsstruktur,
  • Fig. 32 zeigt eine schematische Querschnittsansicht einer Trägerfolie mit galvanisch abgeschiedener Umverdrahtungsstruktur,
  • Fig. 33 zeigt eine schematische Draufsicht auf eine Trägerfolie mit einer auf der Trägerfolie abgeschiedenen Umverdrahtungsstruktur,
  • Fig. 34 zeigt eine schematische Querschnittsansicht einer Trägerfolie mit aufgebrachtem Halbleiterchip,
  • Fig. 35 zeigt eine schematische Draufsicht einer Trägerfolie mit aufgebrachtem Halbleiterchip,
  • Fig. 36 zeigt eine schematische Querschnittsansicht einer mit Kunststoffgehäusemasse versehenen Trägerfolie,
  • Fig. 37 zeigt eine schematische Draufsicht einer mit einer Kunststoffgehäusemasse versehenen Trägerfolie,
  • Fig. 38 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils nach Entfernen der Trägerfolie von dem Bauteil,
  • Fig. 39 zeigt eine schematische Untersicht eines elektronischen Bauteils nach Entfernen der Trägerfolie von dem elektronischen Bauteil,
  • Fig. 40 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils nach Aufbringen einer Lötstoppschicht,
  • Fig. 41 zeigt eine schematische Untersicht eines elektronischen Bauteils nach Aufbringen einer Lötstoppschicht,
  • Fig. 42 bis 63 zeigen Prinzipskizzen zur Herstellung eines elektronischen Bauteils mittels eines dritten Durchführungsbeispiels des erfindungsgemäßen Verfahrans,
  • Fig. 42 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit geprägten Aussparungen für äußere Flächenkontakte,
  • Fig. 43 zeigt eine schematische Draufsicht auf eine 'Trägerplatte mit geprägten Aussparungen für äußere Flächenkontakte,
  • Fig. 44 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit einer strukturierten ersten Photolackschicht zur selektiven Abscheidung von äußeren Flächenkontakten,
  • Fig. 45 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer strukturierten Photolackschicht zur selektiven Abscheidung von äußeren Flächenkontakten,
  • Fig. 46 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit galvanisch abgeschiedenen äußeren Flächenkontakten,
  • Fig. 47 zeigt eine schematische Draufsicht auf eine Trägerplatte mit auf der Trägerplatte abgeschiedenen äußeren Flächenkontakten,
  • Fig. 48 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit einer strukturierten zweiten Photolackschicht zur selektiven Abscheidung einer Umverdrahtungsstruktur,
  • Fig. 49 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer zweiten Photolackschicht zur selektiven Abscheidung einer Umverdrahtungsstruktur,
  • Fig. 50 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit galvanisch abgeschiedener Umverdrahtungsstruktur,
  • Fig. 51 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer auf der Trägerplatte abgeschiedenen Umverdrahtungsstruktur,
  • Fig. 52 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit einer strukturierten weiteren Photolackschicht zur selektiven Abscheidung von Durchkontakten,
  • Fig. 53 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer weiteren strukturierten Photolackschicht zur selektiven Abscheidung von Durchkontakten,
  • Fig. 54 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit galvanisch abgeschiedenen Durchkontakten nach Entfernen der Photolackschicht,
  • Fig. 55 zeigt eine schematische Draufsicht auf eine Trägerplatte mit auf der Trägerplatte abgeschiedenen Durchkontakten nach Entfernen der Photolackschicht,
  • Fig. 56 zeigt eine schematische Querschnittsansicht einer Trägerplatte mit aufgebrachtem Halbleiterchip,
  • Fig. 57 zeigt eine schematische Draufsicht einer Trägerplatte mit aufgebrachtem Halbleiterchip,
  • Fig. 58 zeigt eine schematische Querschnittsansicht einer mit Kunststoffgehäusemasse versehenen Trägerplatte,
  • Fig. 59 zeigt eine schematische Draufsicht einer mit einer Kunststoffgehäusemasse versehenen Trägerplatte,
  • Fig. 60 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils nach Entfernen des Trägers von dem Bauteil,
  • Fig. 61 zeigt eine schematische Unteransicht eines elektronischen Bauteils nach Entfernen des Trägers von dem Bauteil,
  • Fig. 62 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils nach Aufbringen einer Lötstoppschicht,
  • Fig. 63 zeigt eine schematische Untersicht eines elektronischen Bauteils nach Aufbringen einer Lötstoppschicht.
  • Fig. 1 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils einer ersten Ausführungsform der Erfindung. Bezugszeichen 2 kennzeichnet Flächenkontakte des elektronischen Bauteils 1. Das Bezugszeichen 3 kennzeichnet eine Umverdrahtungsstruktur, die wie die Flächenkontakte ein chemisch oder galvanisch abgeschiedenes Metall aufweist. Das Bezugszeichen 4 kennzeichnet einen Halbleiterchip mit einer aktiven Oberseite 9 und einer passiven Rückseite 8. Das Bezugszeichen 5 kennzeichnet Kontaktflächen auf der aktiven Oberseite 9 des Halbleiterchips 4. Das Bezugszeichen 7 kennzeichnet Kontaktanschlussflächen der Umverdrahtungsstruktur, die den Positionen der Kontaktflächen 5 des Halbleiterchips 4 angepasst sein können. Das Bezugszeichen 12 kennzeichnet die Unterseite des elektronischen Bauteils, auf der die Flächenkontakte 2 in einem Rastermaß r angeordnet sind. Das Bezugszeichen d kennzeichnet die Dicke des Halbleiterchips 4, die geringer ist als die Dicke D der Kunststoffgehäusemasse 6.
  • Dieses elektronische Bauteil 1 weist trotz Umverdrahtungsstruktur 3, mit deren Hilfe die mikroskopisch kleinen Kontaktflächen 5 des Halbleiterchips 4 zu makroskopisch großen äußeren Flächenkontakten 2 über Umverdrahtungsleitungen 27 geführt werden, keinen Umverdrahtungsträger auf. Vielmehr wird die Funktion des Umverdrahtungsträgers oder Umverdrahtungskörpers durch die Kunststoffgehäusemasse 6 übernommen, so dass der Raumbedarf des elektronischen Bauteils 1 minimiert werden kann.
  • In dieser ersten Ausführungsform der Erfindung ist der Halbleiterchip 4 in der Kunststoffgehäusemasse auf der Umverdrahtungsstruktur 3, die ein chemisch oder galvanisch selektiv abgeschiedenes Metall aufweist, in Flip-Chip-Technik angeordnet. Die mikroskopisch kleinen Kontaktflächen 5 werden mit Hilfe der Umverdrahtungsstruktur 3 teilweise mit äußeren Flächenkontakten 2 verbunden, die über den Rand des Halbleiterchips 4 hinaus in der Kunststoffgehäusemasse 6 angeordnet sind. Diese Anordnung wird auch "Fan-Out"-Anordnung genannt. Sie wird vorteilhaft in dieser Ausführungsform der Erfindung angewandt, um eine ausreichende Anzahl von makroskopischen Flächenkontakten 2 auf der Unterseite 12 des elektronischen Bauteils 1 unterzubringen.
  • Die Verbindung zwischen den Kontaktflächen 5 des Halbleiterchips 4 und den Kontaktanschlussflächen 7 der Umverdrahtungsstruktur 3 wird über innere Flächenkontakte 28 hergestellt. Derartige innere Flächenkontakte 28 sind nur wenige Quadratmikrometer groß, während die äußeren Flächenkontakte 2 mehrere zehn bis mehrere hundert Quadratmikrometer groß sein können. Anstelle von inneren Flächenkontakten 28, wie in der Ausführungsform nach Fig. 1, können auch innere Kontaktbälle oder Kontakthöcker die Verbindung zwischen den Kontaktflächen 5 des Halbleiterchips 4 und den Kontaktanschlussflächen 7 der Umverdrahtungsstruktur 3 herstellen. Derartige innere Kontakthöcker oder Kontaktbälle vergrößern jedoch die Dicke D der Kunststoffgehäusemasse 6 um fast 50 Mikrometer, da innere Kontaktbälle oder Kontakthöcker wesentlich dicker ausgeführt werden als die mikroskopisch kleinen inneren Flächenkontakte 28, die in Dicken von wenigen Mikrometern darstellbar sind.
  • Zum Schutz der Unterseite 12 des elektronischen Bauteils 1 kann das Bauteil 1 auf der Unterseite 12 eine Lötstoppschicht 18 aufweisen, welche die Unterseite der Umverdrahtungsstruktur 3 abdeckt und nur die äußeren Flächenkontakte 2 frei lässt.
  • Auch die äußeren Flächenkontakte 2 können chemisch oder galvanisch abgeschiedenes Metall aufweisen und können das gleiche Material aufweisen wie die Umverdrahtungsstruktur 3. Als chemisch oder galvanisch abgeschiedene Metalle werden Nickel, Palladium, Gold oder Silber eingesetzt oder eine Schichtfolge dieser Metalle vorgesehen. Auch Legierungen dieser Metalle können eine Anwendung finden. Für Schichtfolgen dieser Metalle haben sich Schichtfolgen aus Gold Nickel Gold, Palladium Nickel Palladium, Gold Silber Gold bewährt, wobei die Zwischenschicht auch Kupfer aufweisen kann, wenn die äußeren Schichten eine Dicke aufweisen, die jedem Ätzangriff einer Kupferätze standhält. Diese Forderung muss jedoch nur dann erfüllt werden, wenn bei der Herstellung eines derartigen elektronischen Bauteils eine Opferkathode aus Kupfer für die galvanische Abscheidung der Flächenkontakte und der Umverdrahtungsstruktur eingesetzt wird.
  • Chemisch oder galvanisch abgeschiedene äußere Flächenkontakte 2 und Umverdrahtungsstrukturen 3 aus Kupfer können immer dann realisiert werden, wenn diese Strukturen auf einer entsprechend vorgeprägten Folie abgeschieden werden, die entweder eine leitende Beschichtung aufweist oder selbst leitend ist. Kupfer hat insbesondere für die Umverdrahtungsstruktur 3 den Vorteil, dass Umverdrahtungsleitungen 27 in einer Leitungsbreite im Submikrometerbereich darstellbar sind.
  • Fig. 2 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in Fig. 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Ein Unterschied der zweiten Ausführungsform der Erfindung nach Fig. 2 gegenüber der ersten Ausführungsform der Erfindung nach Fig. 1 besteht darin, dass der Halbleiterchip nicht in Flip-Chip-Technik in der Kunststoffgehäusemasse 6 angeordnet ist, sondern mit seiner Rückseite 8 über eine isolierende Klebstoffschicht 29 auf der Umverdrahtungsstruktur 3 montiert ist. Die auf der aktiven Oberseite 9 des Halbleiterchips 4 angeordneten Kontaktflächen 5 sind über Bonddrähte 10 mit den Kontaktanschlussflächen 7, die hier als Bondfinger 30 ausgebildet sind, mit der Umverdrahtungsstruktur und damit mit den äußeren Flächenkontakten 2 verbunden. Die Größenordnung der Bondfinger 30 sowie der Kontaktflächen 5 richtet sich nach dem Durchmesser der Bonddrähte 10 und liegt in der Größenordnung von mehreren zehn Mikrometern vorzugsweise zwischen 15 und 50 Mikrometern.
  • Während die Bondfinger 30 außerhalb des Halbleiterchips 4 in der Kunststoffgehäusemasse 6 angeordnet sind, können die äußeren Flächenkontakte 2 unterhalb des Halbleiterchips 4 angeordnet sein, was auch als "Fan-In"-Anordnung bezeichnet wird. Obgleich in dieser zweiten Ausführungsform der Erfindung eine metallische Chipinsel unter dem Halbleiterchip 4 nicht vorgesehen ist, kann durch einen zentral angeordneten äußeren Flächenkontakt 2 über die Umverdrahtungsstruktur 3 und eine entsprechende Bondverbindung 10 eine Masseverbindung an die aktive Oberseite des Halbleiterchips 4 gelegt werden, welche die Funktion der Massezuführung einer Chipinsel übernehmen kann.
  • Fig. 3 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils einer dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Die dritte Ausführungsform der Erfindung nach Fig. 3 unterscheidet sich von den vorhergehenden Ausführungsformen der Erfindung dadurch, dass auf der Umverdrahtungsstruktur Durchkontakte 11 angeordnet sind, die sich von der Unterseite 12 des elektronischen Bauteils 1 zur Oberseite 13 des elektronischen Bauteils 1 erstrecken. Das Material b des Durchkontaktes 11 kann ebenfalls ein chemisch oder galvanisch abgeschiedenes Metall aufweisen oder kann mittels schmelzflüssigem Lot hergestellt sein.
  • Der äußere Flächenkontakt 2, der zu dem Durchkontakt 11 gehört, kann an seiner Unterseite eine Beschichtung aufweisen, die ein Verlöten des Durchkontaktes 11 mit anderen Durchkontakten 11 erleichtert. Das gleiche kann auf der Oberseite 13 für den Durchkontakt 11 ausgeführt sein. Sowohl der äußere Flächenkontakt 2 als auch der Durchkontakt 11 können wesentlich kleinere Durchmesser aufweisen als die makroskopischen äußeren Flächenkontakte 2 für die Verbindung zu den Kontaktflächen 5 des Halbleiterchips 4. Damit ist es möglich, Flächenkontakte 11 rund um den Halbleiterchip 4 anzuordnen, die den Raumbedarf der Kunststoffgehäusemasse 6 nicht wesentlich vergrößern.
  • Die Gesamtdicke H eines derartigen elektronischen Bauteils kann unter 400 Mikrometern liegen, vorzugsweise im Bereich von 250 bis 300 Mikrometern. Eine derart niedrige Höhe des elektronischen Bauteils 1 wird insbesondere durch die Flip- Chip-Montage des Halbleiterchips 4 erreicht und durch den Einsatz innerer Flächenkontakte 28 für die Verbindung zwischen den Kontaktflächen 5 des Halbleiterchips 4 und den Kontaktanschlussflächen 7 der Umverdrahtungsstruktur 3.
  • Fig. 4 zeigt eine schematische Querschnittsansicht eines ersten Stapels aus zwei elektronischen Bauteilen 1 der dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Durch das Vorsehen von Durchkontakten 11 in der Kunststoffgehäusemasse 6 ist es möglich, wie die vierte Ausführungsform der Erfindung zeigt, derartige elektronische Bauteile 1 der dritten Ausführungsform der Erfindung wie sie in Fig. 3 gezeigt werden, vertikal aufeinander zu einem Baustein 14 zu stapeln. Bei diesem Stapelvorgang werden lediglich die Durchkontakte 11 mit den äußeren Flächenkontakten 2 der Durchkontakte 11 untereinander verbunden, so dass über die Umverdrahtungsstruktur 3 beide Halbleiterchips 4 miteinander kommunizieren können. Dabei bleibt das Rastermaß r der äußeren Flächenkontakte 2 erhalten.
  • Ein derartiger Stapel aus zwei elektronischen Bauteilen 1 der dritten Ausführungsform der Erfindung, wie es Fig. 4 zeigt, kann mit einer Gesamthöhe H unter 900 Mikrometern realisiert werden, vorzugsweise liegt die Gesamthöhe H zwischen 500 und 600 Mikrometern. Durch Dünnschleifen der Halbleiterchips 4 kann die Höhe H weiter reduziert werden. In jedem Fall wird bei diesem Stapel gegenüber Stapeln mit Umverdrahtungsplatten oder Umverdrahtungskörpern die Dicke des Umverdrahtungsträgers eingespart, da bei dieser Ausführungsform der Erfindung lediglich Umverdrahtungsstrukturen aus einem chemisch oder galvanisch abgeschiedenen Metall realisiert werden und keine stützenden Umverdrahtungsträger erforderlich sind.
  • Fig. 5 zeigt eine schematische Querschnittsansicht eines zweiten Stapels aus zwei elektronischen Bauteilen 1 der dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Der hier in Fig. 5 abgebildete Stapel unterscheidet sich von dem Stapel in Fig. 4 dadurch, dass auf den Flächenkontakten 2 des unteren elektronischen Bauteils 1 Lotbälle 31 oder Lothöcker angeordnet sind, die ein Verbinden des elektronischen Bausteins 14 aus mehreren elektronischen Bauteilen 1 mit einer übergeordneten Schaltungsstruktur, beispielsweise auf einer Leiterplatte, erleichtern.
  • Fig. 6 zeigt eine schematische Querschnittsansicht eines dritten Stapels aus vier elektronischen Bauteilen 1 der dritten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Die Gesamthöhe H dieses Bausteins 14 aus vertikal gestapelten elektronischen Bauteilen 1 liegt unter 1,8 Millimetern, vorzugsweise zwischen 1000 und 1200 Mikrometern und unter Einsatz dünn geschliffener Halbleiterchips 4 können Gesamtdicken von 250 Mikrometern erreicht werden. In der Gesamthöhe H wird bei dieser Ausführungsform der Erfindung zumindest die vierfache Dicke eines Umverdrahtungsträgers in Form einer Umverdrahtungsplatte eingespart, so dass äußerst kompakte elektronische Bausteine 14 herstellbar werden.
  • Fig. 7 zeigt eine teilweise aufgebrochene perspektivische Ansicht eines vierten Stapels aus zwei elektronischen Bauteilen 1 einer weiteren Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Mit diesem Ausführungsbeispiel wird die hohe Flexibilität und Kompaktheit von Stapeln aus elektronischen Bauteilen 1 der dritten Ausführungsform der Erfindung dargestellt. Die Anzahl der Durchkontakte 11 ist bei dieser Ausführungsform der Erfindung sechsunddreißig. Entsprechend sind sechsunddreißig Umverdrahtungsleitungen 27 in den einzelnen Bauteilebenen vorzusehen. Bei dieser hohen Anzahl von Umverdrahtungsleitungen kommt es wesentlich darauf an, dass diese Umverdrahtungsleitungen 27 zwischen den Kontaktanschlussflächen 7 und den Durchkontakten 11 entsprechend schmal gestaltet werden können, was insbesondere durch Kupferleitungen oder Nickelleitungen realisierbar ist. Während zur Oberseite des gestapelten Bausteins 14 nur die sechsunddreißig Durchkontakte 11 herausschauen, die ihrerseits mit lötbaren Beschichtungen bedeckt sein können, sind auf der Unterseite 12 neben den sechsunddreißig Durchkontakten 11 entsprechend viele äußere Flächenkontakte 2 vorgesehen, die in einer Matrix mit einheitlichem Rastermaß r angeordnet sein können. Die Durchkontakte 11 können einen wesentlich kleineren Durchmesser aufweisen als äußeren Flächenkontakte 2, so dass ein relativ kompakter elektronischer Baustein 14 mit entsprechenden Durchkontakten realisierbar ist.
  • Die Fig. 8 bis 23 zeigen Prinzipskizzen der Herstellung eines elektronischen Bauteils 1 mittels eines ersten Durchführungsbeispiels des erfindungsgemäßen Verfahrens. Komponenten in den nachfolgenden Fig. 8 bis 23, die gleiche Funktionen wie in den vorhergehenden Figuren erfüllen, werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Fig. 8 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit einer strukturierten Photolackschicht 17. Die strukturierte Photolackschicht 17 weist Öffnungen 32 an den Positionen auf, an denen Vertiefungen oder Aussparungen für äußere Flächenkontakte in den Träger 15 in einem Rastermaß r eingebracht werden sollen.
  • Die Fig. 9 zeigt eine schematische Draufsicht auf eine Trägerplatte mit strukturierter Photolackschicht 17. Die hier kreisrunden Öffnungen 32 in der Photolackschicht 17 entsprechen den Dimensionen der herzustellenden Aussparungen für äußere Flächenkontakte eines elektronischen Bauteils in einem vorbestimmten Rastermaß r. Die Pfeile A-A kennzeichnen die Schnittebenen, in denen die zugehörigen Querschnittsansichten der Fig. 8 und der folgenden Querschnittsansichten aufgenommen sind.
  • Fig. 10 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit geätzten Aussparungen 16 für äußere Flächenkontakte eines elektronischen Bauteils. Die Aussparungen 16 in der Trägerplatte 26 aus Kupfer oder einer Kupferlegierung sind relativ flach geätzt bei diesem Durchführungsverfahren der vorliegenden Erfindung. Als Trägermaterial für dieses erste Durchführungsbeispiel des Verfahrens kann als Trägermaterial auch Eisen oder eine Eisenlegierung vorgesehen werden.
  • Fig. 11 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit geätzten Aussparungen 16 für äußere Flächenkontakte. Diese Aussparungen sind hier nur prinzipiell auf neun Aussparungen begrenzt und in einer Matrix mit einem Rastermaß r angeordnet. Die Anzahl der äußeren Flächenkontakte kann jedoch beliebig erhöht werden, wie es die Fig. 7 zeigt.
  • Fig. 12 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit einer strukturierten Photolackschicht 17 zur selektiven Abscheidung einer Umverdrahtungsstruktur und zur gleichzeitigen selektiven Abscheidung von äußeren Flächenkontakten. Eine derart vorbereitete Trägerplatte 26 aus Kupfer oder einer Kupferlegierung weist Öffnungen in der Photolackschicht 17 auf, die einerseits der Geometrie der äußeren Flächenkontakte 2 entsprechen und andererseits Öffnung 32, die der zu bildenden Umverdrahtungsstruktur 3 entsprechen. Die flächige Geometrie wird in der nächsten Figur gezeigt.
  • Fig. 13 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer strukturierten Photolackschicht 17 zur selektiven Abscheidung einer Umverdrahtungsstruktur und zur selektiven Abscheidung von äußeren Flächenkontakten 2. Dazu sind in dieser Struktur die bereits in Fig. 1 gezeigten Vertiefungen 16 dargestellt, die von der Photolackschicht 17 freigehalten werden und zusätzlich sind Strukturen für eine Umverdrahtung 3 vorgesehen, die mikroskopisch kleine Kontaktflächen des Halbleiterchips 4 mit den makroskopisch großen Flächen der äußeren Flächenkontakten 2, die sich in den Aussparungen 16 ausbilden sollen, verbinden.
  • Fig. 14 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit galvanisch abgeschiedener Umverdrahtungsstruktur 3 und mit galvanisch gleichzeitig abgeschiedenen äußeren Flächenkontakten 2 nach Entfernen der in Fig. 12 und 13 gezeigten Photolackschicht 17. Bei diesem Durchführungsbeispiel des erfindungsgemäßen Verfahrens, werden sowohl die äußeren Kontaktflächen als auch die Leitungen der Umverdrahtungsstruktur 3 in einem galvanischen Abscheidungsschritt hergestellt, in dem der metallische Träger 15 auf das Kathodenpotential eines entsprechenden Elektrolytbades gelegt wird. Dabei wird aufgrund der Isolation durch die Photolackschicht 17, wie sie in Fig. 13 gezeigt wird, verhindert, dass eine großflächige Abscheidung von Metall auf der Trägerplatte 26 stattfinden kann. Vielmehr wird feinkristallin ein Metall wie Nickel, Palladium, Gold oder Silber in der Dicke der Photolackschicht ein den vorgesehenen Öffnungen des in Fig. 13 gezeigten strukturierten Photolackes 17 abgeschieden.
  • Fig. 15 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit einer auf der Trägerplatte 26 abgeschiedenen Umverdrahtungsstruktur 3 und den äußeren Flächenkontakten 2 nach Entfernen der in Fig. 13 gezeigten Photolackschicht 17. Während in dieser Draufsicht nur neun äußere Kontaktflächen 2 zu sehen sind, kann die Zahl der äußeren Kontaktflächen 2 beliebig erhöht werden. In dieser Ausführungsform der Erfindung ist eine zentrale äußere Kontaktfläche 2 im Zentrum der Struktur vorgesehen, die mit einer außenliegenden äußeren Kontaktfläche 2 über eine Umverdrahtungsleitung 27 elektrisch verbunden ist. Ein derartiger zentraler äußerer Flächenkontakt kann beispielsweise für das Anlegen eines Massepotentials vorgesehen werden, das dann über die Umverdrahtungsleitung 27 auch auf einem weiteren äußeren Flächenkontakt 2 angeboten werden kann. Darüber hinaus zeigt Fig. 11 die mikroskopisch kleinen Kontaktanschlussflächen 7 jeder Umverdrahtungsleitung, wobei das hier dargestellte Größenverhältnis zwischen mikroskopisch kleinen Kontaktanschlussflächen 7 und äußeren Flächenkontakten 2 nicht maßstabsgetreu dargestellt ist, zumal die Kontaktanschlussflächen 7 nur wenige Quadratmikrometer groß sein können, während die Außenkontaktflächen bis zu einigen hundert Quadratmikrometern aufweisen.
  • Fig. 16 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit aufgebrachtem Halbleiterchip 4. Der Halbleiterchip 4 ist in dieser Ausführungsform der Erfindung in Flip-Chip-Technik über innere Flächenkontakte 28 mit den Kontaktanschlussflächen 7 der Umverdrahtungsstruktur 3 verbunden. Die inneren Flächenkontakte 28 können dazu Materialien aufweisen, die ein Diffusionslöten auf der Umverdrahtungsstruktur 3 ermöglichen. Beim Diffusionslöten entstehen intermetallische Phasenübergänge, die eine äußerst stabile elektrische Verbindung zwischen den Kontaktflächen des Halbleiterchips 4 und den Kontaktanschlussflächen 7 der Umverdrahtungsplatte über die inneren Flächenkontakte 28 gewährleistet.
  • Fig. 17 zeigt eine schematische Draufsicht einer Trägerplatte 26 mit einem aufgebrachten Halbleiterchip 4. Dieser Halbleiterchip 4 ist in dieser Draufsicht von der Rückseite 8 her zu sehen, weshalb die mikroskopisch kleinen Kontaktflächen 5 und die zugehörigen Kontaktanschlussflächen 7 der Umverdrahtungsstruktur 3 in gestrichelten Linien dargestellt sind. Die Kontaktanschlussflächen 7 werden in einer sogenannten "Fan- Out"-Anordnung nach außen verlegt, da die Grundfläche des Halbleiterchips 4 nicht ausreicht, um die makroskopischen äußeren Flächenkontakte in dem Bereich unterzubringen. Somit sind die äußeren Flächenkontakte 2 in dieser Ausführungsform der Erfindung und der Darstellung der Fig. 17 sichtbar. Von der Umverdrahtungsstruktur 3 sind lediglich kurze Umverdrahtungsleitungsabschnitte 27 zu erkennen, da der Rest der Umverdrahtungsstruktur von dem Halbleiterchip 4 abgedeckt wird.
  • Fig. 18 zeigt eine schematische Querschnittsansicht einer mit Kunststoffgehäusemasse 6 versehenen Trägerplatte 26. Bei dem Aufbringen der Kunststoffgehäusemasse 6 wird sowohl der Halbleiterchip 4 als auch die Umverdrahtungsstruktur 3 vollständig in Kunststoffgehäusemasse eingebettet, lediglich der Grenzübergang zu der metallischen Trägerplatte 26 bleibt bestehen und wird nicht von Kunststoffgehäusemasse 6 eingeschlossen.
  • Fig. 19 zeigt eine schematische Draufsicht einer mit Kunststoffgehäusemasse 6 versehenen Trägerplatte, so dass die Oberseite 13 des elektronischen Bauteils eine nicht strukturierte glatte Oberfläche aus Kunststoffgehäusemasse 6 darstellt. Jedoch ist das elektronische Bauteil, das in der Kunststoffgehäusemasse angeordnet ist, noch nicht funktionsfähig, da die metallische Trägerplatte 26 sämtliche äußere Flächenleiter und Teile der Umverdrahtungsstruktur kurzschließt. Dieser Kurzschluss wird dadurch aufgehoben, dass die als Opferplatte vorgesehene metallische Trägerplatte 26, die in diesem Durchführungsbeispiel der Erfindung aus einem Trägermaterial a besteht, das sich von dem galvanisch abgeschiedenen b der äußeren Flächenkontakte und der Umverdrahtungsstruktur unterscheidet, bis zur Grenzfläche zwischen den Materialien a und b, beziehungsweise der Grenzfläche zwischen dem Material a und der Kunststoffgehäusemasse 6 abgeätzt. Dazu kann die in Fig. 18 gezeigte Struktur in ein entsprechendes Ätzbad getaucht werden. Durch den Unterschied der Ätzraten für Kupfer oder Kupferlegierungen oder Nickel und Nickellegierungen als Materialien a beziehungsweise b kann relativ präzise der Ätzvorgang beendet werden, wenn der Übergangsbereich zwischen Kupfer und Nickel erreicht ist.
  • Fig. 20 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 nach Entfernen des Trägermaterials von dem Bauteil 1, so dass nun die äußeren Flächenkontakte und auch die Umverdrahtungsstruktur zumindest einseitig freiliegen und auf diese von außen zugegriffen werden kann.
  • Fig. 21 zeigt eine schematische Untersicht eines elektronischen Bauteils 1 nach Entfernen des metallischen Trägers von dem Bauteil 1. Sowohl die äußeren Flächenkontakte 2 als auch die Umverdrahtungsstruktur mit ihren Kontaktanschlussflächen 7 sind zunächst freiliegend auf der Unterseite 12 des elektronischen Bauteils angeordnet. Durch Anbringen einer strukturierten Lötstoppschicht können jedoch die Umverdrahtungsbereiche abgedeckt werden und nur die äußeren Flächenkontakte 2 freigelegt bleiben.
  • Fig. 22 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 nach Aufbringen einer Lötstoppmaske 18. Diese Lötstoppmaske 18 wird auf die Unterseite des elektronischen Bauteils aufgebracht, um die Umverdrahtungsstruktur 3 zu schützen und gleichzeitig die Möglichkeit der Anbringung von Lotbällen auf den äußeren Flächenkontakten auf diese selbst zu begrenzen und ein Zerfließen des Materials entlang der Umverdrahtungsleitungen des Umverdrahtungsmusters 3 zu verhindern.
  • Fig. 23 zeigt eine schematische Untersicht eines elektronischen Bauteils 1 nach Aufbringen einer Lötstoppschicht 18. Teilweise ist die Kunststoffgehäusemasse 6 in den freigelegten Flächen der äußeren Flächenkontakte noch zu sehen, da die Öffnungen in der Lötstopplackschicht etwas größer gewählt wurden als die Durchmesser der äußeren Flächenkontakte 2.
  • Fig. 24 bis 41 zeigen Prinzipskizzen zur Herstellung eines elektronischen Bauteils 1 mittels eines zweiten Ausführungsbeispiels des erfindungsgemäßen Verfahrens. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und in den Fig. 24 bis 41 nicht extra erörtert.
  • Fig. 24 zeigt eine schematische Querschnittsansicht einer Trägerfolie 21 mit eingeprägten Aussparungen 16 für äußere Flächenkontakte. Die Folie 21 kann eine für chemische Abscheidungen oberflächenaktivierte Folie sein oder für galvanische Abscheidungen eine elektrisch leitfähige Folie sein oder eine Folie, die mit einer leitenden Substanz wie Graphit oder Metall beschichtet ist. Der Vorteil eines Herstellungsverfahrens, das auf einer Trägerfolie 21 basiert, ist, dass ein Wegätzen der Trägerplatte des ersten Durchführungsbeispiels entfällt und nach Fertigstellung des elektronischen Bauteils die Folie lediglich von der Unterseite des Bauteils abzuziehen oder aufzulösen ist.
  • Der weitere Vorteil eines Verfahrens, das auf einer Trägerfolie 21 basiert, ist, dass das Folienmaterial und damit das Material a des Trägers 15 grundsätzlich andere Eigenschaften hat als das Material b der Flächenkontakte, die gemäß der vorliegenden Erfindung ein chemisch oder galvanisch abgeschiedenes Metall aufweisen. Somit kann als Material des Flächenkontaktes auch unmittelbar Kupfer eingesetzt werden. Ferner sind die Schichtfolgen Gold Kupfer Gold oder Palladium Kupfer Gold oder Nickel Kupfer Gold problemlos herstellbar, da ein Ätzschritt bei dem Einsatz einer Trägerfolie 21 entfällt.
  • Fig. 25 zeigt eine schematische Draufsicht auf eine Trägerfolie 21 mit eingeprägten Aussparungen 16 für äußere Flächenkontakte. Wie bei einem Verfahren, das auf einer Trägerplatte vorzugsweise aus Kupfer, Eisen oder Legierungen derselben basiert, sind auch hier die Aussparungen 16 in einem vorgegebenen Rastermaß r angeordnet, was dem Rastermaß einer übergeordneten Schaltung beispielsweise auf einer Leiterplatte entspricht, um das elektronische Bauteil mit einer übergeordneten Schaltung elektrisch zu verbinden. Die Pfeile A-A kennzeichnen die Schnittebenen, in denen die zugehörigen Querschnittsansichten der Fig. 24 und der folgenden Querschnittsansichten aufgenommen sind.
  • Fig. 26 zeigt eine schematische Querschnittsansicht einer Trägerfolie 21 mit einer strukturierten ersten Photolackschicht 19 zur selektiven Abscheidung von äußeren Flächenkontakten. Im Unterschied zu dem in den Fig. 8 bis 23 gezeigten Verfahren wird bei diesem Schritt, der im Prinzip mit Fig. 26 gezeigt wird, die gesamte Trägerfolie unter Freilassung der Aussparungen 16 mit einer ersten Photolackschicht 19 abgedeckt, die ein Abscheiden von Flächenkontaktmaterial b auf der durch die Photolackschicht 19 geschützten Flächen der Trägerfolie 21 verhindern soll, so dass lediglich das Material b der Flächenkontakte in den Aussparungen abgeschieden wird.
  • Mit dieser ersten Photolackschicht 19 werden auch keine Umverdrahtungsleitungen und auch keine Umverdrahtungsstruktur vorbereitet, so dass für das Abscheiden der Flächenkontakte auch ein längerer galvanischer oder chemischer Abscheidungsprozess vorgesehen werden kann und somit gegenüber der Umverdrahtungsstruktur eine wesentlich dickere Schicht des Materials b auf der Folie 21 abgeschieden werden kann. Dies hat den Vorteil, dass für das endgültige Bauelement die äußeren Flächenkontakte eine größere Dicke aufweisen als die Umverdrahtungsstruktur und stärker als im Verfahren nach den Fig. 8 bis 23 aus der Unterseite des elektronischen Bauteils herausragen.
  • Der weitere Vorteil besteht darin, dass die äußeren Flächenkontakte ein unterschiedliches Metall gegenüber der Umverdrahtungsstruktur aufweisen können. So können beispielsweise die äußeren Flächenkontakte aus Kupfer hergestellt sein oder einer Schichtfolge aus Gold und Kupfer, während die relativ dünne Umverdrahtungsschicht aus Gold oder einer Goldlegierung bestehen kann. Das schließt nicht aus, dass das Material b der Flächenkontakte und das Material der Umverdrahtungsstruktur identisch sein können.
  • Die tieferen Aussparungen 16 in der hier gezeigten Trägerfolie ermöglichen auch, dass die äußeren Flächenkontakte aus einem Lotmaterial hergestellt sein können, sofern die Folie eine Erweichungstemperatur oder eine Glasübergangstemperaturtemperatur aufweist, die höher liegt als die Schmelztemperatur des Lotes, so dass bei einer derartigen Variante der Erfindung lediglich die Umverdrahtungsstruktur chemisch oder galvanisch abgeschiedenes Metall aufweist.
  • Fig. 27 zeigt eine schematische Draufsicht auf eine mit einer ersten Photolackschicht 19 zur selektiven Abscheidung für äußere Flächenkontakte abgedeckten Trägerfolie 21. Es sind in der ersten Photolackschicht 19 keinerlei Strukturen vorgesehen, um Umverdrahtungsleitungen oder eine Umverdrahtungsstruktur anzuordnen, da für die Umverdrahtungsstruktur ein weiterer Photolackschritt mit einer von der Bildung von Flächenkontakten unterschiedlichen Abscheidung eines Metalls vorgesehen ist. Folglich bedeckt die erste Photolackschicht 19 vollständig die Oberseite der Trägerfolie 21 und lässt lediglich Öffnungen in dem Bereich der Aussparungen 16 frei.
  • Fig. 28 zeigt eine schematische Querschnittsansicht einer Trägerfolie 21 mit in den Aussparungen 16 abgeschiedenen äußeren Flächenkontakten 2. Bei dieser Abscheidung kann die Trägerfolie 21 durch ein Formwerkzeug 22, das der Unterseite der Trägerfolie angepasst ist, gestützt werden. Dieses Formwerkzeug 22 kann sowohl ein Leiterplattenmaterial als auch eine Metallplatte aufweisen. Ein Leiterplattenmaterial wird deshalb beim galvanischen Abscheiden bevorzugt, weil somit lediglich Metall in den dafür vorgesehenen Aussparungen 16 der Trägerfolie 21 abgeschieden wird und nicht noch zusätzlich auf einer Metallplatte, wodurch die Lebensdauer der Anode des galvanischen Verfahrens verlängert wird.
  • Während der galvanischen Abscheidung oder der chemischen Abscheidung ist die Trägerfolie 21 von der in den Fig. 26 und 27 gezeigten ersten Photolackschicht geschützt, die hier bereits entfernt worden ist. Das Entfernen der Photolackschicht kann durch einen Plasmaveraschungsprozess durchgeführt werden oder durch Lösen in entsprechenden Lösungsmitteln oder durch Oxidieren und Abspülen in entsprechenden oxidierenden Säuren.
  • Fig. 29 zeigt eine schematische Draufsicht auf eine Trägerfolie 21 mit auf der Trägerfolie 21 abgeschiedenen äußeren Flächenkontakten 2. Die Trägerfolie ist zwischenzeitlich, wie oben erwähnt, von der Photolackschicht befreit, so dass die Oberseite der Trägerfolie 21 sichtbar wird und in einem entsprechenden vorbestimmten Rastermaß die abgeschiedenen äußeren Flächenkontakte für ein elektronisches Bauteil aufweist.
  • Fig. 30 zeigt eine schematische Querschnittsansicht einer Trägerfolie 21 mit einer strukturierten zweiten Photolackschicht 20 zur selektiven Abscheidung einer Umverdrahtungsstruktur. Die Dicke p der Photolackschicht ist größer oder gleich der Dicke der abzuscheidenden Umverdrahtungsstruktur von wenigen Mikrometern. Die Umverdrahtungsstruktur 3 selbst erstreckt sich, wie in Fig. 30 zu sehen ist, auch über die äußeren Flächenkontakte 2 und bedeckt diese mit dem Metallmaterial der Umverdrahtungsstruktur 3.
  • Fig. 31 zeigt eine schematische Draufsicht auf eine Trägerfolie mit einer strukturierten Photolackschicht 20 zur selektiven Abscheidung einer Umverdrahtungsstruktur 3. Dazu sind sowohl die äußeren Flächenkontakte 2 als auch die Umverdrahtungsleitungen 27 der Umverdrahtungsstruktur 3 von der zweiten strukturierten Photolackschicht 20 freigehalten. Somit ist es möglich, in den freigehaltenen Bereichen der Umverdrahtungsstruktur 3 sowie der äußeren Flächenkontakte 2 eine weitere Metallschicht, die geringer oder gleich dick ist wie die Dicke p der Photolackschicht, abzuscheiden.
  • Fig. 32 zeigt eine schematische Querschnittsansicht einer Trägerfolie 21 mit galvanisch abgeschiedener Umverdrahtungsstruktur 3 nach Entfernen der zweiten Photolackschicht. Das Formwerkzeug 22, das zur Formstabilität während des galvanischen Prozesses vorgesehen ist, kann für die Handhabung der Folie zunächst beibehalten werden oder wenn die Folie 21 formstabil genug ist, entfernt werden.
  • Fig. 33 zeigt eine schematische Draufsicht auf eine Trägerfolie 21 mit einer auf der Trägerfolie 21 abgeschiedenen Umverdrahtungsstruktur 3 nach Entfernen der zweiten Photolackschicht. Diese Draufsicht zeigt eine relativ einfache Umverdrahtungsstruktur, die im wesentlichen Außenkontaktflächen 33 aufweist, die mit den äußeren Flächenkontakten 2 verbunden sind. Ferner Umverdrahtungsleitungen 27, welche die mikroskopisch kleinen Kontaktanschlussflächen 7, welche mit den Kontaktflächen eines Halbleiterchips korrespondieren, mit den Außenkontaktflächen 33 verbinden. Mit dieser Umverdrahtungsstruktur werden die mikroskopisch kleinen Kontaktanschlussflächen 7 nach außen zu makroskopisch großen Außenkontaktflächen 33 verlegt beziehungsweise umverdrahtet, was dem sogenannten "Fan-Out"-Effekt entspricht.
  • Fig. 34 zeigt eine schematische Querschnittsansicht einer Trägerfolie 21 mit aufgebrachtem Halbleiterchip 4. Der Halbleiterchip 4 ist mit seinen Kontaktflächen 5 über innere Flächenkontakte 28 mit den mikroskopisch kleinen Kontaktanschlussflächen 7 der Umverdrahtungsstruktur 3 verbunden. Anstelle der inneren Flächenkontakte 28, die nur wenige Quadratmikrometer aufweisen, können auch größere Lotbälle oder Lothöcker zum Anbringen des Halbleiterchips 4 in Flip-Chip- Technik vorgesehen werden, was jedoch die Bauteilhöhe wesentlich vergrößert, da die Höhe der Lötbälle und/oder der Löthöcker mit mehreren zehn Mikrometern wesentlich größer ist als die Höhe beziehungsweise Dicke der inneren Flächenkontakte 28, die im Mikrometerbereich liegt.
  • Fig. 35 zeigt eine schematische Draufsicht einer Trägerfolie 21 mit aufgebrachtem Halbleiterchip 4. Da hier aufgrund der Flip-Chip-Technologie die Rückseite 8 des Halbleiterchips 4 zu sehen ist, sind die Kontaktanschlussflächen 7 beziehungsweise die Kontaktflächen 5 des Halbleiterchips 4 mit gestrichelten Linien angedeutet. Auch die Umverdrahtungsstruktur 3 wird durch den Halbleiterchip 4 fast vollständig abgedeckt, so dass nur kurze Stücke von einzelnen Umverdrahtungsleitungen 27 zu erkennen sind. Die makroskopischen äußeren Flächenkontakte sind außerhalb im Umgebungsbereich des Halbleiterchips 4 angeordnet, was der sogenannten "Fan-Out"-Anordnung entspricht.
  • Fig. 36 zeigt eine schematische Querschnittsansicht einer mit Kunststoffgehäusemasse 6 versehenen Trägerfolie 21. Das Aufbringen der Kunststoffgehäusemasse kann, wenn die Trägerfolie 21 gleichzeitig für mehrere elektronische Bauteile vorgesehen ist, als großflächige Schicht für alle mit einer Trägerfolie 21 darstellbaren elektronischen Bauteile gleichzeitig versehen werden, wobei die Dicke D der Kunststoffgehäusemasse 6 geringfügig größer ist als die Dicke d des Halbleiterchips, wenn der in Flip-Chip Technik montierte Halbleiterchip 4 auf seiner Rückseite 8 mit Kunststoffgehäusemasse zu bedecken ist. Bei diesem Einbetten des Halbleiterchips 4 und der Umverdrahtungsstruktur 3 in eine Kunststoffgehäusemasse 6 wird zur Stützung der Folie 21 ein metallisches Formwerkzeug 22 eingesetzt, das der Oberflächenkontur der Trägerfolie 21 angepaßt ist. Dieses Formwerkzeug 22 weist eine wesentlich größere Dicke als hier dargestellt ist auf, insbesondere dann, wenn die Kunststoffgehäusemasse 6 mittels Spritzgußtechnik aufgebracht wird. Bei einem Dispenserverfahren kann mit einem dünneren Formwerkzeug 22 gearbeitet werden, wenn die Formstabilität der Trägerfolie 21 nicht bereits ausreichend ist.
  • Fig. 37 zeigt eine schematische Draufsicht einer mit Kunststoffgehäusemasse 6 versehenen Trägerfolie. Da die Kunststoffgehäusemasse 6 die Trägerfolie 21 vollständig bedeckt und auch die Rückseite 8 des Halbleiterchips nicht dazu vorgesehen ist, aus der Kunststoffgehäusemasse herauszuragen, ist die Oberseite der Kunststoffgehäusemasse 6 vollkommen gleichförmig und zeigt keinerlei Struktur.
  • Fig. 38 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 nach Entfernen der Trägerfolie 21 von dem Bauteil 1. Im Gegensatz zur Ätztechnik, die in dem ersten Beispiel für ein Verfahren zur Herstellung eines elektronischen Bauteils 1 dargestellt ist und in den Fig. 8 bis 23 gezeigt wird, kann hier die Folie 21 nach Entfernen des in den vorhergehenden Figuren gezeigten Formwerkzeugs von der Unterseite des elektronischen Bauteils 1 abgezogen werden oder in einer entsprechenden Lösung aufgelöst werden, ohne dass die in der Kunststoffgehäusemasse 6 eingebettete Umverdrahtungsstruktur 3 und die aus der Kunststoffgehäusemasse 6 herausragenden äußeren Flächenkontakte 2 dabei beschädigt werden. Im Prinzip ist mit der Fig. 38 das elektronische Bauteil vollständig hergestellt und weist gegenüber anderen Technologien eine äußerst geringe Bauteilhöhe auf, die unter 400 Mikrometer liegt, vorzugsweise zwischen 250 und 300 Mikrometer ist. Diese Bauteilhöhe kann weiter minimiert werden, wenn der Halbleiterchip 4 vor dem Einbau auf Dicken d unter 100 Mikrometer gedünnt wird.
  • Fig. 39 zeigt eine schematische Untersicht eines elektronischen Bauteils 1 nach Entfernen der Trägerfolie 21 von dem Bauteil 1. Wie Fig. 39 zeigt, liegt sowohl die Unterseite der äußeren Flächenkontakte als auch die Unterseite der Umverdrahtungsstruktur 3 vollkommen frei und könnte beispielsweise beim Lötverbinden mit einer übergeordneten Schaltung auf einer Schaltungsplatine beschädigt werden, insbesondere die dünnen und sehr empfindlichen Umverdrahtungsleitungen 27 sind dabei gefährdet.
  • Fig. 40 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 nach Aufbringen einer Lötstoppschicht 18. Die Lötstoppschicht 18 ist in Fig. 40 derart angeordnet, dass die äußeren Flächenkontakte 2 frei bleiben und die übrige Unterseite des elektronischen Bauteils 1 vollständig mit Lötstopplack beschichtet ist. Dadurch wird gleichzeitig die empfindliche Umverdrahtungsstruktur einerseits vor mechanischen Beschädigungen geschützt und andererseits vor dem auf die äußeren Flächenkontakte aufzubringenden Lotmaterial im schmelzflüssigen Zustand geschützt, das sich nur in dem für das Lotmaterial vorgesehenen Bereich der Lötstoppschicht ausbreiten kann.
  • Fig. 41 zeigt eine schematische Untersicht eines elektronischen Bauteils 1 nach Aufbringen einer Lötstoppschicht 18. Aufgrund der Justagetoleranz bleibt ein geringer Rand um jeden äußeren Flächenkontakt 2 frei von Lötstopplackschicht, so dass die Kunststoffgehäusemasse 6 in dieser Untersicht sichtbar ist. Die Lötstoppschicht 18 sorgt dafür, dass bei einem Verbinden des elektronischen Bauteils 1 mit einer Schaltungsanordnung auf einer Leiterplatte oder anderen Schaltungsstrukturen auf den Bereich der äußeren Flächenkontakte 2 beschränkt bleibt.
  • Die Fig. 42 bis 63 zeigen Prinzipskizzen zur Herstellung eines elektronischen Bauteils 1 mittels eines dritten Ausführungsbeispiels des erfindungsgemäßen Verfahrens. Komponenten in den Fig. 42 bis 63 mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Fig. 42 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit geprägten Aussparungen 16 für äußere Flächenkontakte. Bei dem dritten Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird wieder von einem Träger 15 aus einem Metall oder von einer Trägerplatte 26 ausgegangen, die zumindest mit einer Metallschicht versehen ist. Zusätzlich zu den Aussparungen 16 für äußere Flächenkontakte sind weitere Aussparungen 23 für äußere Flächenkontakte von zu realisierenden Durchkontakten vorgesehen. Dabei können sich die Aussparungen 23 in ihrer Größe von den Aussparungen 16 in der Weise unterscheiden, dass beispielsweise ihr Durchmesser kleiner ist. Durch den kleineren Durchmesser der Aussparungen 23 wird gewährleistet, dass die späteren Durchkontakte durch das Gehäuse des elektronischen Bauteils einen geringeren Durchmesser aufweisen und damit auch einen geringeren Raum des elektronischen Bauteils beanspruchen.
  • Fig. 43 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit geprägten Aussparungen 16 für äußere Flächenkontakte und mit zusätzlichen Aussparungen 23 für Flächenkontakte, die Durchkontakten zugeordnet sind. Im Ergebnis unterscheiden sich geprägte Aussparungen 16 und 23, wie sie in diesem dritten Ausführungsbeispiel des Verfahrens eingesetzt werden, von den geätzten Aussparungen 16, wie sie im ersten Verfahren eingesetzt wurden, in keiner Weise. Jedoch kann das Prägen kostengünstiger sein, da diese Aussparungen 16 durch eine Prägewalze eingebracht werden können, während beim Ätzen üblicherweise eine Photolackschicht vorzusehen ist, die entsprechend strukturiert sein muss. Die Pfeile A-A kennzeichnen die Schnittebenen, in denen die zugehörigen Querschnittsansichten der Fig. 42 und der folgenden Querschnittsansichten aufgenommen sind.
  • Die Anzahl der zusätzlichen Flächenkontakte sind auf beiden Seiten in diesem Durchführungsbeispiel des Verfahrens jeweils vier und entsprechen acht nicht zu sehenden Kontaktflächen eines Halbleiterchips, wie es bereits in den ersten beiden Ausführungsbeispiele gezeigt wird. Der neunte zentrale Kontakt in dieser Draufsicht ist mit einem der am Rand angeordneten Kontakte über eine Umverdrahtungsleitung kurzgeschlossen und bedarf deshalb nicht eines extra Durchkontaktes am Rand des elektronischen Bauteils. Diese Umverdrahtungsstruktur wird in den Fig. 48 und 49 gezeigt.
  • Fig. 44 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit einer strukturierten ersten Photolackschicht 19 zur selektiven Abscheidung von äußeren Flächenkontakten in den dafür vorgesehenen Aussparungen 16 und 23. Dazu wird auf den Träger 15 die erste Photolackschicht 19 aufgetragen und es werden die Bereiche herausentwickelt, in denen Flächenkontakte vorgesehen sind.
  • Fig. 45 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit einer ersten Photolackschicht 19 zur selektiven Abscheidung von äußeren Flächenkontakten. Die Fig. 45 unterscheidet sich von der Fig. 43 lediglich dadurch, dass nun die Oberseite des Trägers 15, wie er in Fig. 44 gezeigt wird, mit der ersten Photolackschicht 19 bedeckt ist und lediglich die Aussparungen 16 und 23 zum Abscheiden der äußeren Flächenkontakte freigelassen werden.
  • Fig. 46 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit galvanisch abgeschiedenen äußeren Flächenkontakten 2 nach Entfernen der ersten Photolackschicht. Die Aussparungen, die noch in Fig. 44 und 45 zu sehen waren, sind nun vollständig mit einem chemisch oder galvanisch abgeschiedenen Metall gefüllt und die Oberseite des Trägers 15 ist frei zur Aufnahme einer weiteren strukturierten Photolackschicht.
  • Fig. 47 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit auf der Trägerplatte 26 abgeschiedenen äußeren Flächenkontakten 2. Das Material der Flächenkontakte 2 sowohl in den Aussparungen für äußere Flächenkontakte 2 und in den Aussparungen für Flächenkontakte 2 mit anschließenden Durchkontakten ist durch den gemeinsamen Abscheidungsprozess vollständig identisch. Selbstverständlich kann durch Aufspalten mit weiteren Photolackschichten unterschiedliches Material für die Aussparungen 23 und die Aussparungen 16 abgeschieden werden. In diesem Ausführungsbeispiel der Erfindung ist jedoch dieses nicht vorgesehen, zumal jeder zusätzliche Photolackschritt oder Photolithographieschritt die Prozesskosten erhöht.
  • Fig. 48 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit einer strukturierten zweiten Photolackschicht 20 zur selektiven Abscheidung einer Umverdrahtungsstruktur. Ähnlich wie beim zweiten Durchführungsbeispiel des Verfahrens sind hier die Materialien der Umverdrahtungsstruktur und der äußeren Flächenkontakte 2 unterschiedlich wählbar, da hier zwei getrennte Photolackschritte mit je einer Photolackmaske für das Abscheiden der äußeren Flächenkontakte 2 und für das Abscheiden der Umverdrahtungsstruktur vorgesehen sind. Ferner kann sich die Dicke der äußeren Flächenkontakte 2 wesentlich von der Dicke der Umverdrahtungsstruktur 3 unterscheiden, da in diesem dritten Durchführungsbeispiel, ähnlich wie beim zweiten Durchführungsbeispiel zwei Photolackschritte 19 und 20 zur Strukturierung von Umverdrahtungsstruktur 3 und äußerer Flächenkontakte 2 vorgesehen sind.
  • Fig. 49 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer zweiten strukturierten Photolackschicht 20 zur selektiven Abscheidung der Umverdrahtungsstruktur 3. Diese Umverdrahtungsstruktur 3 wird nicht nur in den Bereichen der Umverdrahtungsleitungen 27 vorgesehen, sondern auch auf den bereits abgeschiedenen Flächenkontakten 2. Zu jedem der Flächenkontakte 2 ist ein am Rand gelegener Flächenkontakt mit kleineren Abmessungen vorgesehen, der mit Durchkontakten im weiteren Verlauf des Verfahrens verbunden wird.
  • Fig. 50 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit galvanisch abgeschiedener Umverdrahtungsstruktur 3 und den bereits vorher abgeschiedenen äußeren Flächenkontakten 2 nach Entfernen der zweiten strukturierten Photolackschicht 20, die in den Fig. 48 und 49 gezeigt wurde. Mit dem Entfernen der zweiten Photolackschicht liegt die Umverdrahtungsstruktur 3 auf der Trägerplatte 26 frei und ist für weitere Verfahrensschritte zugänglich.
  • Fig. 51 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit einer auf der Trägerplatte 26 abgeschiedenen Umverdrahtungsstruktur 3 nach Entfernen der Photolackschicht.
  • Diese Umverdrahtungsstruktur 3 ist gegenüber den ersten beiden Durchführungsbeispielen des Verfahrens bereits etwas komplizierter, da nicht nur makroskopische Außenkontaktflächen 33 der Umverdrahtungsstruktur 3 die äußeren Flächenkontakte 2 bedecken, sondern Umverdrahtungsleitungen 27 zu den mikroskopisch kleinen Kontaktanschlußflächen 7 und zu den kleineren Flächenkontakten 23 der abzuscheidenden Durchkontakte führen.
  • Fig. 52 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit einer strukturierten weiteren Photolackschicht 24 zur selektiven Abscheidung von Durchkontakten. Die Dicke D der Photolackschicht 24 entspricht der künftigen Dicke der Kunststoffgehäusemasse und weist Öffnungen 25 auf, die mit den zusätzlichen äußeren Flächenkontakten 2 für die künftigen Durchkontakte ausgerichtet sind. Mit Spezialphotolacken und Spezialbelichtungseinrichtungen kann eine Photolackdicke D bis zu 1 mm erreicht werden und gleichzeitig können Öffnungen 25 mit relativ senkrechten Wänden realisiert werden, insbesondere durch die sogenannte Projektionsbelichtung eines entsprechend dicken Photolackes. Für die erfindungsgemäßen Bauteile ist jedoch lediglich eine Dicke von bis zu 400 Mikrometern vorgesehen, so dass die Darstellung von Öffnungen 25 mit relativ senkrechten Wänden unproblematisch ist.
  • Durch die weitere strukturierte Photolackschicht wird auf der bereits entstandenen Umverdrahtungsstruktur 3 nun eine zusätzliche Struktur aus Durchkontakten durch Abscheidung auf der bisherigen Struktur oder durch Auffüllen der Öffnungen 25 mit entsprechendem Metallmaterial erreicht.
  • Fig. 53 zeigt eine schematische Draufsicht auf eine Trägerplatte mit einer weiteren strukturierten Photolackschicht 24 zur selektiven Abscheidung von Durchkontakten. Diese Draufsicht ist insofern nur schematisch, weil auch der Verlauf der Umverdrahtungsleitungen und der Flächenkontakte für den Anschluss an die Kontaktflächen eines Halbleiterchips zu sehen sind, die jedoch von der weiteren strukturierten Photolackschicht mit Öffnungen 25 für Durchkontakte bedeckt sind.
  • Fig. 54 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit galvanisch abgeschiedenen Durchkontakten 11 nach Entfernen der weiteren Photolackschicht 24, die in Fig. 52 und 53 dargestellt ist. Im Prinzip ist mit Fig. 54 ein metallischer Rahmen für ein künftiges elektronisches Bauteil gegeben, da alle elektrisch leitenden Komponednten, ob Durchkontakte 11, äußere Flächenkontakte 2 und Umverdrahtungsleitungen 27, Kontaktanschlußflächen 7 und Außenkontaktflächen 33 nun ausgeführt sind und durch den Träger 15 zusammengehalten und gestützt werden.
  • Fig. 55 zeigt eine schematische Draufsicht auf eine Trägerplatte 26 mit auf der Trägerplatte 26 abgeschiedenen Durchkontakten und der Umverdrahtungsstruktur 3 sowie der Position von Kontaktanschlussflächen 7 und äußeren Flächenkontakten 2 nach Entfernen der weiteren Photolackschicht 24, die in den Fig. 52 und 53 gezeigt wurde. Wie von Fig. 55 zu sehen ist, bleibt im Zentrum eine ausreichende Fläche zwischen den Durchkontakten frei, um einen Halbleiterchip zu platzieren.
  • Fig. 56 zeigt eine schematische Querschnittsansicht einer Trägerplatte 26 mit aufgebrachtem Halbleiterchip 4. Dieser Halbleiterchip 4 ist wiederum in Flip-Chip-Technik aufgebracht, wie es bereits in den vorhergehenden Durchführungsbeispielen des Verfahrens gezeigt wurde. Dabei ist die Höhe der Durchkontakte 11 größer als die Höhe des Halbleiterchips 4, so dass beim anschließenden Aufbringen einer Kunststoffgehäusemasse der Halbleiterchip 4 mit der Umverdrahtungsstruktur 3 vollständig in Kunststoffgehäusemasse eingebettet werden kann.
  • Fig. 57 zeigt eine schematische Draufsicht einer Trägerplatte 26 mit aufgebrachtem Halbleiterchip 4, wobei außerhalb der Fläche des Halbleiterchips 4 zumindest die Durchkontakte 11 angeordnet sind. In dieser Ausführungsform der Erfindung sind auch die äußeren Flächenkontakte 2 außerhalb des Bereichs des Halbleiterchips angeordnet, jedoch kann, wie mit Fig. 57 deutlich zu sehen ist, der Halbleiterchip wesentlich größer gestaltet werden, zumal hier die Flip-Chip-Technik angewandt wurde.
  • Fig. 58 zeigt eine schematische Querschnittsansicht einer mit Kunststoffgehäusemasse 6 versehenen Trägerplatte 26, wobei durch das Aufbringen der Kunststoffgehäusemasse 6 der Halbleiterchip 4 und die Umverdrahtungsstruktur 3 sowie die Durchkontakte 11 vollständig in eine Kunststoffgehäusemasse 6 eingebettet werden, jedoch liegen die Durchkontakte 11 auf der Oberseite des elektronischen Bauteils frei, da die Höhe oder Dicke der Durchkontakte 11 der Dicke D der Kunststoffgehäusemasse 6 entspricht. Auch bleiben die Unterseiten der Umverdrahtungsstruktur und die Unterseiten der äußeren Flächenkontakte frei von Kunststoffgehäusemasse 6, da sie von der Trägerplatte 26 geschützt werden. Die Trägerplatte 26 kann dabei gleichzeitig als Formwerkzeug beim Spritzgießen der Kunststoffgehäusemasse 6 dienen. Andererseits schließt die metallische Trägerplatte 26 die äußeren Flächenkontakte 2 und die Umverdrahtungsstruktur 3 kurz, so dass das elektronische Bauteil weder getestet werden kann noch funktionstüchtig ist.
  • Fig. 59 zeigt eine schematische Draufsicht einer mit Kunststoffgehäusemasse versehenen Trägerplatte. Bei dieser Draufsicht liegen die Durchkontakte 11 frei an der Oberseite 13 des elektronischen Bauteils 1 und können somit von einer übergeordneten Schaltungsplatte oder von einem gleichen elektronischen Bauteil kontaktiert werden.
  • Fig. 60 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 nach Entfernen des Trägers 15 von dem elektronischen Bauteil 1, so dass nun die äußeren Flächenkontakte 2 frei zugänglich sind und die Durchkontakte sowohl auf der Unterseite als auch auf der Oberseite elektrisch angeschlossen werden können, jedoch ist die Umverdrahtungsstruktur von ihrer Unterseite frei zugänglich, was die Gefahr der Beschädigung der relativ empfindlichen Umverdrahtungsleitungen bedeutet. Das Entfernen der metallischen Trägerplatte erfolgt mittels Ätztechnik, wobei der Materialunterschied zwischen dem Trägermaterial a das in Fig. 58 gezeigt wird und dem Material b der äußeren Flächenkontakte 2 und der Umverdrahtungsstruktur 3 für einen Ätzstopp sorgt.
  • Fig. 61 zeigt eine schematische Untersicht eines elektronischen Bauteils 1 nach Entfernen des Trägers 15 von dem Bauteil 1, so dass nun sämtliche metallischen Flächen der Unterseite des elektronischen Bauteils zugänglich wären. Das hat jedoch für die Umverdrahtungsleitungen 27 den Nachteil, dass sie beispielsweise bei einem Lötverbinden mit einer höheren Schaltunganordnung dem Auffließen von Lötzinn ausgesetzt wären.
  • Fig. 62 zeigt eine schematische Querschnittsansicht eines elektronischen Bauteils 1 nach Aufbringen einer Lötstopplackschicht 18. Diese Lötstoppschicht 18 wird auf die gesamte Unterseite 12 des elektronischen Bauteils 1 aufgebracht. Dabei ist es besonders wichtig, dass die Lötstoppschicht insbesondere die Umverdrahtungsstruktur 3 bis auf die äußeren Flächenkontakte 2 bedeckt. Somit bleiben die äußeren Flächenkontakte 2 sowohl für die Durchkontakte 11 als auch für die äußeren Flächenkontakte, die mit den Kontaktflächen 5 des Halbleiterchips 4 über die Umverdrahtungsstruktur 3 in Verbindung stehen, frei zugänglich.
  • Fig. 63 zeigt eine schematische Untersicht eines elektronischen Bauteils 1 nach Aufbringen einer Lötstoppschicht 18. Diese Lötstoppschicht 18 kann derart angeordnet sein, dass sie noch einen geringen Rand rund um jeden äußeren Flächenkontakt 2 freilässt, so dass an diesen Stellen die Kunststoffgehäusemasse 6 sichtbar wird.
  • Ein elektronisches Bauteil 1, das mit dem dritten Ausführungsbeispiel des Verfahrens hergestellt wurde, hat den Vorteil, dass über Durchkontakte 11 nun gleichartige elektronische Bauteile 1 in beliebiger Anzahl vertikal gestapelt werden können, um hoch komplexe und äußerst dichte elektronische Bausteine 14, wie sie die Fig. 4 bis 7 zeigen, herzustellen. Bezugszeichenliste 1 elektronisches Bauteil
    2 Flächenkontakt
    3 Umverdrahtungsstruktur
    4 Halbleiterchip
    5 Kontaktflächen
    6 Kunststoffgehäusemasse
    7 Kontaktanschlussflächen
    8 Rückseite des Halbleiterchips
    9 aktive Oberseite
    10 Bonddrähte
    11 Durchkontakte
    12 Unterseite des elektronischen Bauteils
    13 Oberseite des elektronischen Bauteils
    14 elektronischer Baustein (Stapel)
    15 Träger
    16 Aussparungen
    17 Photolackschicht
    18 Lötstoppschicht
    19 erste Photolackschicht für Flächenkontakte
    20 zweite Photolackschicht für Umverdrahtungsstruktur
    21 elektrisch leitende Folie
    22 Formwerkzeug
    23 Aussparungen für Durchkontakte
    24 weitere Photolackschicht
    25 Öffnungen in Photolackschicht
    26 Trägerplatte
    27 Umverdrahtungsleitungen
    28 innere Flächenkontakte
    29 isolierende Klebstoffschicht
    30 Kontaktfinger
    31 Lotbälle/Lothöcker
    32 Öffnungen
    33 Außenkontaktflächen
    A-A Schnittlinien
    a Material des Trägers
    b Material der Flächenkontakte und/oder der Umverdrahtungsstruktur
    d Dicke des Halbleiterchips
    D Dicke der weiteren Photolackschicht für Durchkontakte und/oder Dicke der Kunststoffgehäusemasse
    r Rastermaß
    p Dicke der Photolackschicht

Claims (31)

1. Elektronisches Bauteil mit äußeren Flächenkontakten (2) und mit einer Umverdrahtungsstruktur (3) und mit einem Halbleiterchip (4), der Kontaktflächen (5) aufweist, wobei die äußeren Flächenkontakte (2) mindestens über die Umverdrahtungsstruktur (3) mit den Kontaktflächen (5) elektrisch verbunden sind, und wobei der Halbleiterchip (4) und die Umverdrahtungsstruktur (3) in einer Kunststoffgehäusemasse (6) eingebettet sind, und wobei die äußeren Flächenkontakte (2) und die Umverdrahtungsstruktur (3) chemisch oder galvanisch selektiv abgeschiedenes Metall aufweisen.
2. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterchip (4) in Flip-Chip-Technik auf der Umverdrahtungsstruktur (3) montiert ist, wobei die Kontaktflächen (5) des Halbleiterchips (4) über innere Flächenkontakte mit Kontaktanschlußflächen (7) der Umverdrahtungsstruktur elektrisch verbunden sind.
3. Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterchip (4) mit seiner Rückseite auf der Umverdrahtungsstruktur (3) montiert ist und die Kontaktflächen (5) auf der aktiven Oberseite (9) des Halbleiterchips (4) über Bonddrähte (10) mit Kontaktanschlussflächen (7) der Umverdrahtungsstruktur (3) verbunden sind.
4. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das elektronische Bauteil (1) auf der Umverdrahtungsstruktur (3) chemisch oder galvanisch selektiv abgeschiedene Durchkontakte (11) aufweist, die sich von der äußere Flächenkontakte (2) aufweisenden Unterseite (12) des elektronischen Bauteils (1) bis zu einer gegenüberliegenden Oberseite (13) des elektronischen Bauteils (1) erstrecken.
5. Elektronisches Bauteil nach Anspruch 4, dadurch gekennzeichnet, dass die Durchkontakte (11) den in der Kunststoffgehäusemasse (6) eingebetteten Halbleiterchip (4) umgeben.
6. Elektronisches Bauteil nach Anspruch 4 oder Anspruch 5, dadurch gekennzeichnet, dass mehrere einzelne elektronische Bauteile (1) vertikal übereinander gestapelt sind und über die Durchkontakte (11) miteinander elektrisch verbunden sind.
7. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall Nickel oder eine Nickellegierung aufweist.
8. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall Silber oder eine Silberlegierung aufweist.
9. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall Kupfer oder eine Kupferlegierung aufweist.
10. Elektronische Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall Gold oder eine Goldlegierung aufweist.
11. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall Palladium oder eine Palladiumlegierung aufweist.
12. Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall eine Schichtfolge aus Gold Nickel Gold aufweist.
13. Elektronisches Bauteil nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall eine Schichtfolge aus Palladium Nickel Palladium aufweist.
14. Elektronisches Bauteil nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall eine Schichtfolge aus Palladium Kupfer Palladium aufweist.
15. Elektronisches Bauteil nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das chemisch oder galvanisch abgeschiedene Metall eine Schichtfolge aus Gold Kupfer Gold aufweist.
16. Verfahren zur Herstellung eines elektronischen Bauteils (1) mit äußeren Flächenkontakten (2) und mit einer Umverdrahtungsstruktur (3), wobei die äußeren Flächenkontakte (2) und die Umverdrahtungsstruktur (3) chemisch oder galvanisch selektiv abgeschiedenes Metall aufweisen, und wobei das Verfahren folgende Verfahrensschritte aufweist:
- Herstellen eines elektrisch leitenden Trägers (15), der Aussparungen (16) in einem vorgegebenen Rastermaß (r) für ein chemisches oder galvanisches Abscheiden der äußeren Flächenkontakte (2) des elektronischen Bauteils (1) aufweist, wobei unterschiedliche Materialien (a, b) für die äußeren Flächenkontakte (2) und für die Oberseite des Trägers (15) eingesetzt werden,
- Aufbringen einer strukturierten Photolackschicht (17) auf den Träger (15) unter Freilassung der Aussparungen (16) für die äußeren Flächenkontakte (2) und für Bereiche, in denen die Umverdrahtungsstruktur (3) chemisch oder galvanisch abzuscheiden sind,
- chemisches oder galvanisches Abscheiden eines von dem Material (a) des Trägers (15) unterschiedlichen Materials (b) in den Aussparungen (16) und in den Bereichen der Umverdrahtungsstruktur (3),
- Entfernen der Photolackschicht (17),
- Aufbringen eines Halbleiterchips (4) auf die Umverdrahtungsstruktur (3) unter Verbinden der Kontaktflächen (5) des Halbleiterchips (4) mit Kontaktanschlussflächen (7) der Umverdrahtungsstruktur (3),
- Einbetten des Halbleiterchips (4) und der Umverdrahtungsstruktur (3) in einer Kunststoffgehäusemasse (6),
- Trennen des Trägers (15) von dem vergossenen Bauteil (1) unter Freilegen der äußeren Flächenkontakte (2),
- Aufbringen einer Lötstoppschicht (18) auf der Bauteilseite der Flächenkontakte (2) unter Freilassung der Flächenkontakte (2).
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass zunächst eine erste Photolackschicht (19) auf dem Träger (15) aufgebracht wird, welche die Aussparungen (16) für die äußeren Flächenkontakte (2) freilässt, die durch chemisch oder galvanische Abscheidung mit Flächenkontaktmaterial (b) aufgefüllt werden, und anschließend eine zweite Photolackschicht (20) aufgebracht wird, welche die Bereiche der Umverdrahtungsstruktur (3) freilässt, in denen die Umverdrahtungsstruktur (3) anschließend chemisch oder galvanisch abgeschieden wird.
18. Verfahren nach Anspruch 16 oder 17, dadurch gekennzeichnet, dass als Träger (15) eine elektrisch leitende Folie (21) eingesetzt wird, in die Aussparungen (16) zur Ausbildung von Flächenkontakten (2) des elektronischen Bauteils (1) eingeprägt werden.
19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass für den Träger (15) ein nicht leitendes Trägermaterial (a) eingesetzt wird, auf dem eine leitende Schicht abgeschieden wird.
20. Verfahren nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, dass beim Einbetten des Bauteils (1) in einer Kunststoffgehäusemasse (6) ein Träger (15) aus einer Folie (21) von einem angepassten Formwerkzeug (22) mechanisch gestützt wird.
21. Verfahren nach einem der Ansprüche 16 bis 20, dadurch gekennzeichnet, dass in dem Träger (15) zusätzliche Aussparungen (23) für äußere Flächenkontakte (2) von Durchkontakten (11) vorgesehen werden.
22. Verfahren nach einem der Ansprüche 16 bis 21, dadurch gekennzeichnet, dass eine weitere strukturierte Photolackschicht (24) nach Fertigstellung und Abscheidung der Flächenkontakte (2) und der Umverdrahtungsstruktur (3) auf den Träger (15) in einer Dicke, die größer ist als die Dicke des Halbleiterchips (4) unter Freilassung der Flächenkontakte (2) für die Durchkontakte (11) aufgebracht wird, wobei die weitere Photolackschicht (21) Öffnungen (25) aufweist, die anschließend zu Durchkontakten (11) chemisch oder galvanisch aufgefüllt werden.
23. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass zum Herstellen der Aussparungen (16, 23) in dem leitenden Träger (15) der Träger (15) mit einer strukturierten Photolackschicht (17) unter Freilassung der Bereiche für die Aussparungen (16, 23) bedeckt wird und anschließend in diese Bereiche Aussparungen (16, 23) geätzt werden.
24. Verfahren nach einem der Ansprüche 16 bis 22, dadurch gekennzeichnet, dass die Aussparungen (16, 23) in den Träger (15) eingeprägt werden.
25. Verfahren nach einem der Ansprüche 16 bis 24, dadurch gekennzeichnet, dass der Halbleiterchip (4) auf der Umverdrahtungsstruktur (3) in Flip-Chip-Technik montiert wird, indem die Kontaktflächen (5) des Halbleiterchips (4) mit entsprechenden Kontaktanschlussflächen (7) der Umverdrahtungsstruktur (3) verbunden werden.
26. Verfahren nach einem der Ansprüche 16 bis 25, dadurch gekennzeichnet, dass der Halbleiterchip (4) mit seiner Rückseite (8) auf der Umverdrahtungsstruktur (3) aufgeklebt wird, und seine Kontaktflächen (5) über Bonddrähte (10) mit Kontaktanschlussflächen (7) der Umverdrahtungsstruktur (7) verbunden werden.
27. Verfahren nach einem der Ansprüche 16 bis 26, dadurch gekennzeichnet, dass das Einbetten der Komponenten in einer Kunststoffgehäusemasse (6) in der Kavität eines Formwerkzeugs mittels Spritzgusstechnik erfolgt.
28. Verfahren nach einem der Ansprüche 16 bis 26, dadurch gekennzeichnet, dass das Einbetten der Komponenten in einer Kunststoffgehäusemasse (6) mittels eines Dispensionsverfahrens erfolgt.
29. Verfahren nach einem der Ansprüche 16 bis 28, dadurch gekennzeichnet, dass das Trennen des Trägers (15) von dem Bauteil (1) mittels Ätztechnik erfolgt, wobei der Ätzvorgang an der Grenzlinie zwischen dem Material (a) des Trägers (15) und dem Material (b) der Flächenkontakte (2) zum Stehen kommt.
30. Verfahren nach einem der Ansprüche 16 bis 28, dadurch gekennzeichnet, dass das Trennen des Trägers (15) von dem Bauteil (1) durch Abziehen einer Folie (21) erfolgt.
31. Verfahren nach einem der Ansprüche 16 bis 30, dadurch gekennzeichnet, dass das ein Träger (15) in Waferform für eine simultane Herstellung einer Vielzahl elektronischer Bauteile (1) zunächst mit Aussparungen (16) vorgesehen wird und dass anschließend alle Verfahrenschritte gemeinsam zur Herstellung für die Vielzahl von elektronischen Bauteilen (1) durchgeführt werden und schließlich nach Entfernen des Trägers (15) in Waferform die Vielzahl elektronischer Bauteile (1), die in einer Kunststoffgehäusemasse (6) verpackt sind, durch Aufteilen der Kunststoffgehäusemasse (6) zu einer Vielzahl elektronischer Bauteile (1) getrennt werden.
DE10224124A 2002-05-29 2002-05-29 Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung Withdrawn DE10224124A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE10224124A DE10224124A1 (de) 2002-05-29 2002-05-29 Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
US10/515,613 US20060091561A1 (en) 2002-05-29 2003-05-23 Electronic component comprising external surface contacts and a method for producing the same
EP03755901A EP1508166A2 (de) 2002-05-29 2003-05-23 Elektronisches bauteil mit usseren fl chenkontakten un d verfahren zu seiner herstellung
PCT/DE2003/001663 WO2003103042A2 (de) 2002-05-29 2003-05-23 Elektronisches bauteil mit äusseren flächenkontakten und verfahren zu seiner herstellung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10224124A DE10224124A1 (de) 2002-05-29 2002-05-29 Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung

Publications (1)

Publication Number Publication Date
DE10224124A1 true DE10224124A1 (de) 2003-12-18

Family

ID=29557416

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10224124A Withdrawn DE10224124A1 (de) 2002-05-29 2002-05-29 Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung

Country Status (4)

Country Link
US (1) US20060091561A1 (de)
EP (1) EP1508166A2 (de)
DE (1) DE10224124A1 (de)
WO (1) WO2003103042A2 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004100253A2 (de) * 2003-05-07 2004-11-18 Infineon Technologies Ag Elektronisches bauteil, sowie systemträger und nutzen zur herstellung desselben
DE102004022884A1 (de) * 2004-05-06 2005-12-08 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE102006006825A1 (de) * 2006-02-14 2007-08-23 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US7768113B2 (en) * 2005-05-26 2010-08-03 Volkan Ozguz Stackable tier structure comprising prefabricated high density feedthrough
US7919844B2 (en) * 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
DE102006032073B4 (de) * 2006-07-11 2016-07-07 Intel Deutschland Gmbh Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
US7550857B1 (en) * 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7868465B2 (en) * 2007-06-04 2011-01-11 Infineon Technologies Ag Semiconductor device with a metallic carrier and two semiconductor chips applied to the carrier
US7955953B2 (en) * 2007-12-17 2011-06-07 Freescale Semiconductor, Inc. Method of forming stacked die package
JP5563814B2 (ja) * 2009-12-18 2014-07-30 新光電気工業株式会社 半導体装置及びその製造方法
US8947886B2 (en) * 2011-07-19 2015-02-03 Infineon Technologies Ag Electronic component
KR101340348B1 (ko) 2011-11-30 2013-12-11 주식회사 심텍 마스크 패턴을 이용한 칩 내장형 패키지 기판 및 그 제조방법
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2016535462A (ja) * 2014-09-26 2016-11-10 インテル コーポレイション ワイヤボンディングされたマルチダイスタックを有する集積回路パッケージ
EP3557608A1 (de) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Verpackte integrierte schaltung mit zwischenschaltfunktionalität und verfahren zur herstellung solch einer verpackten integrierten schaltung

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
US6093584A (en) * 1996-04-18 2000-07-25 Tessera, Inc. Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
US6235552B1 (en) * 1999-07-09 2001-05-22 Samsung Electronics Co., Ltd. Chip scale package and method for manufacturing the same using a redistribution substrate
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5030428B1 (de) * 1969-03-31 1975-10-01
US6376921B1 (en) * 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
SG111958A1 (en) * 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
US6451624B1 (en) * 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
KR20000039587A (ko) * 1998-12-15 2000-07-05 윤종용 반도체 패키지 및 그 조립방법
JP4362163B2 (ja) * 1999-04-06 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3314757B2 (ja) * 1999-05-07 2002-08-12 日本電気株式会社 半導体回路装置の製造方法
KR100319624B1 (ko) * 1999-05-20 2002-01-09 김영환 반도체 칩 패키지 및 그 제조방법
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
DE10014380A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Vorrichtung zum Verpacken von elektronischen Bauteilen
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US6777831B2 (en) * 2000-10-18 2004-08-17 Tecnu, Inc. Electrochemical processing power device
JP2002203869A (ja) * 2000-10-30 2002-07-19 Seiko Epson Corp バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002158312A (ja) * 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd 3次元実装用半導体パッケージ、その製造方法、および半導体装置
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
DE10139985B4 (de) * 2001-08-22 2005-10-27 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip sowie Verfahren zu seiner Herstellung
DE10144462C1 (de) * 2001-09-10 2002-11-28 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung
JP2003197854A (ja) * 2001-12-26 2003-07-11 Nec Electronics Corp 両面接続型半導体装置、多段積層型半導体装置、その製造方法および該半導体装置を搭載した電子部品

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
US6093584A (en) * 1996-04-18 2000-07-25 Tessera, Inc. Method for encapsulating a semiconductor package having apertures through a sacrificial layer and contact pads
US6235552B1 (en) * 1999-07-09 2001-05-22 Samsung Electronics Co., Ltd. Chip scale package and method for manufacturing the same using a redistribution substrate
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004100253A2 (de) * 2003-05-07 2004-11-18 Infineon Technologies Ag Elektronisches bauteil, sowie systemträger und nutzen zur herstellung desselben
WO2004100253A3 (de) * 2003-05-07 2005-09-29 Infineon Technologies Ag Elektronisches bauteil, sowie systemträger und nutzen zur herstellung desselben
DE102004022884A1 (de) * 2004-05-06 2005-12-08 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
DE102006006825A1 (de) * 2006-02-14 2007-08-23 Infineon Technologies Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements

Also Published As

Publication number Publication date
WO2003103042A2 (de) 2003-12-11
WO2003103042A3 (de) 2004-04-08
US20060091561A1 (en) 2006-05-04
EP1508166A2 (de) 2005-02-23

Similar Documents

Publication Publication Date Title
DE10137184B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
DE10224124A1 (de) Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE10148120B4 (de) Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
DE10101875B4 (de) Elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips und Verfahren zu seiner Herstellung
DE102008045735B4 (de) Gestapelte Halbleiterchips
DE10120408B4 (de) Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
DE10031204A1 (de) Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
DE10229182A1 (de) Gestapelte Chip-Packung und Herstellungsverfahren hierfür
DE10320646A1 (de) Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
WO2004015770A1 (de) Mehrlagiger schaltungsträger und herstellung desselben
EP1620893B1 (de) Verfahren zur herstellung eines nutzens und verfahren zur herstellung elektronischer bauteile mit gestapelten halbleiterchips aus dem nutzen
DE102009044561A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
EP2415332A2 (de) Leiterstrukturelement und verfahren zum herstellen eines leiterstrukturelements
DE102007022959B4 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
DE102013106271A1 (de) Verfahren zur Herstellung einer Chipkapselung, Verfahren zur Herstellung einer Wafer-Level-Kapselung, Chipkapselung und Wafer-Level-Kapselung
WO2024061689A1 (de) Verfahren zum herstellen eines elektronischen bauelements und elektronisches bauelement
DE10147375B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben
DE102006049476A1 (de) Halbleiterchip, Halbleiterchipstapel und Verfahren zur Stapelmontage von Halbleiterchips
DE102019127791B4 (de) Package mit separaten Substratabschnitten und Verfahren zum Herstellen eines Packages
WO2001097285A2 (de) Elektronisches bauteil aus einem gehäuse und einem substrat
DE10148043A1 (de) Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines Systemträgers und Verfahren zu deren Herstellung
WO2020115148A1 (de) Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil
EP3410483A1 (de) Verfahren zur herstellung eines packages und package
DE10157209A1 (de) Verfahren zur Erzeugung von erhabenen Strukturen, insbesondere Kontakthöckern

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee