JP3920629B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にワイヤボンドの固着位置により、同一パターンのチップおよび導電パターンを用いて、スイッチ回路装置のコントロール端子のリード端子配置を容易に変更できる半導体装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
従来、半導体装置のパッケージとしてはリードと同一材料のアイランドにダイボンドし、樹脂モールドした構造が一般的である。以下に、その半導体装置について、化合物半導体であるＧａＡｓのスイッチング回路装置を例に説明する。
【０００４】
図８は、従来の化合物半導体スイッチ回路装置を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００５】
図９には、かかる化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示す。
【０００６】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）４０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図９では、パッド金属層と重なるために図示されていない。
【０００７】
また、図１０には、制御端子Ｃｔｒｌ−１をＦＥＴ２に接続し、Ｃｔｒｌ−２をＦＥＴ１に接続したスイッチの回路図を示す。ユーザの要望によっては、図８および図９に示すパターンの回路ロジック（これを以下通常パターンのスイッチ回路装置と称する）と逆のロジックを組む必要もある。つまり出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い制御端子Ｃｔｌ−２に例えば３Ｖ、制御端子Ｃｔｌ−１に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−１に３Ｖ、Ｃｔｌ−２に０Ｖのバイアス信号を印加するようなロジックであり、（これを以下リバースコントロールスイッチ回路と称する）この場合には、チップ内の配置を変更する必要がある。
【０００８】
図１１はリバースコントロールタイプのスイッチ回路装置を集積化した化合物半導体チップの一例を示す。ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドが基板の周辺で、ＦＥＴ１およびＦＥＴ２の周囲に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１１では、パッド金属層と重なるために図示されていない。
【０００９】
チップの内部には共通入力端子ＩＮ、制御端子Ｃｔｌ−１およびＣｔｒ−２、または出力端子ＯＵＴ１およびＯＵＴ２に対応するパッドが配置されている。リバースコントロールタイプのスイッチ回路では、ＦＥＴ１のゲート電極と制御端子Ｃｔｌ−２は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御端子Ｃｔｌ−１は抵抗Ｒ２で接続されており、この接続のために抵抗Ｒ１および抵抗Ｒ２はチップの外周に沿って配置される。
【００１０】
図１２は上記のスイッチ回路装置を実装した構造を示す。図１２（Ａ）は上面図であり、断面図を図１２（Ｂ）に示す。
【００１１】
スイッチ素子が形成された化合物半導体チップ６３がリードフレームのアイランド６２ｅ上に半田等の導電ペースト７０によって固着実装され、化合物半導体チップ６３の各電極パッドとリード６２とがボンディングワイヤ６４で接続される。制御端子Ｃｔｒｌ−２がリード６２ａ、入力端子ＩＮがリード６２ｂ、制御端子Ｃｔｒｌ−１がリード６２ｃ、出力端子ＯＵＴ１がリード６２ｄ、ＯＵＴ２がリード６２ｆにそれぞれ接続する。半導体チップ６３が固着されるアイランド６２ｅはＧＮＤ端子となる。半導体チップ６３の周辺部分はモールド金型の形状に合致した樹脂７５で被覆され、樹脂７５の外部にリード６２の先端部分が導出される。
【００１２】
【発明が解決しようとする課題】
ユーザの要望によっては、図１１の如くＦＥＴに接続する制御端子Ｃｔｌ−１およびＣｔｒ−２を入れ替えたリバースコントロールタイプのスイッチ回路装置を提供する場合があり、この場合にはウェハから投入し直す必要がある。しかし、要求に応じて個々に対応すると、ウェハの作成にほぼ１〜２ヶ月、組立に１ヶ月を要するため、迅速な対応ができず、また多大なコストがかかる問題がある。
【００１３】
また、図９に示す通常パターンのスイッチ回路装置のレイアウトから図１１に示すリバースコントロールタイプのロジックの回路にレイアウト変更しようとすると、チップ内部には余裕がないため、チップ外周に沿って抵抗を配置することになる。しかし、この配置に依ると、例えばチップのＸ方向（左右）にそれぞれ２５μｍ、Ｙ方向に５０μｍ拡大することになり、その分チップサイズが増大してしまうことになる。
【００１４】
更に、従来の化合物半導体スイッチ回路装置のパッケージ構造においては、様々な大きさの半導体チップで汎用的に使用する必要から、大きいチップサイズに合わせたリードフレームを採用していた。これは、個々のサイズに合わせたリードフレームを採用するとその分コストがかかるためである。
【００１５】
現在ではシリコン半導体チップの性能の向上も目覚ましく、高周波帯での利用の可能性が高まりつつある。例えばｆT（遮断周波数）が２５ＧＨｚ以上のシリコン半導体のトランジスタを使用した局部発振回路は応用回路を工夫することでＧａＡｓＦＥＴを使用した局部発振回路に近い性能を出すことが可能になっている。従来ではシリコンチップは高周波帯での利用は難しく、高価な化合物半導体チップが利用されていたが、シリコン半導体チップの性能が高まり、利用の可能性がでれば、当然ウェハ自体も高価な化合物半導体チップは価格競争で負けてしまう。つまり、チップサイズをシュリンクすることにより低価格化を図ることが重要課題となっている。更に、化合物半導体チップの小型化および低価格化が進んでも、パッケージ外形が大きいままでは小型化されたチップの優位性が全く発揮されないことになるため、チップの小型化と共にパッケージの小型化も強く望まれている。
【００１６】
【課題を解決するための手段】
本発明は、上述した事情に鑑みて成されたものであり、絶縁性支持基板と、表面に複数の電極パッドを有する半導体チップと、基板に設けられ、複数の電極パッドと個々に対応する導電パターンと、複数の電極パッドと導電パターンとを接続する接続手段とを具備する半導体装置において、導電パターンのうち少なくとも２つの導電パターンは導電パターンと対応する少なくとも２つの電極パッドに近接して延在され、少なくとも２つの導電パターンと少なくとも２つの電極パッドとを接続手段で接続する際、いずれか一方の導電パターンを選択することにより、少なくとも２つの電極パッドの接続端子を切り替えることにより解決するものである。これにより、同一のパッケージと同一チップで、通常のスイッチ回路装置とリバースコントロールスイッチ回路装置の両方が提供できる。尚且つチップサイズパッケージであるため、チップの小型化、パッケージの小型化が実現し、コストの削減およびユーザ側でのセットの小型化に大きく寄与できるものである。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１８】
本発明の半導体装置は、絶縁基板１と、導電パターン２と、半導体チップ３と、接続手段４と、スルーホール５と、外部接続電極６とから構成される。
【００１９】
図１から図４を参照して、本発明の第１の実施の形態を詳細に説明する。
【００２０】
図１（Ａ）は基板１に設けた導電パターン２の一部である。基板１は、セラミックやガラスエポキシ等からなる大判の絶縁基板であり、それらが１枚あるいは数枚重ね合わされて、合計の板厚が１８０〜２５０μｍと製造工程における機械的強度を維持し得る板厚を有している。
【００２１】
導電パターン２は、絶縁基板１上に設けられた６本のリード２からなり、半導体チップの外周に配置される電極パッドに対応して設けられる。導電パターン２は金メッキにより形成され、うち２本のリード２が点線で示す半導体チップ固着領域１１まで延在され、その２本のリード２の両端が半導体チップ固着領域１１から露出する形状に配置される。半導体チップの固着領域１１には従来のアイランド部に該当するものはなく、半導体チップは延在する２本のリード２上に絶縁性樹脂により固着される。これらの各導電パターン２は一点鎖線で示す各パッケージ領域１０毎に同一形状であり、連結部１２により連続して設けられる。各パッケージ領域１０は例えば長辺×短辺が１．２ｍｍ×０．８ｍｍの矩形形状を有しており、固着領域１１は、例えば０．３０ｍｍ×０．３７ｍｍであるが、この固着領域１１は半導体チップの大きさにより異なる。また、各パッケージ領域１０の導電パターン２は、互いに１００μｍの間隔を隔てて縦横に配置されている。前記間隔は組み立て工程でのダイシングラインとなる。ここで、各パターン２は金メッキによって設けられるが、無電解メッキでもよく、この場合連結する必要はないので各導電パターンは個別に設けられる。
【００２２】
図１（Ｂ）に示す如く、基板１には１個の半導体チップに対応するパッケージ領域１０が複数個（例えば１００個）分が縦横に配置される。
【００２３】
図２には半導体チップ３を示す。半導体チップ３は、化合物半導体スイッチ回路装置であり、裏面は半絶縁性のＧａＡｓ基板となっている。このスイッチ回路装置は、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極１７に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けられている。制御端子用電極パッド１００はＦＥＴ１のゲート電極１７に接続し、制御端子用電極パッド１１０はＦＥＴ２のゲート電極１７に接続する。また、制御端子用電極パッド１００、１１０には、制御端子Ｃｔｒｌ−１またはＣｔｒｌ−２のいずれかが接続する。ここで、入力端子および出力端子に対応する電極パッドにおいては後の説明において接続するリードが固定であるので、便宜上各端子と電極パッドとを同一呼称とする。
【００２４】
なお、点線で示した第２層目の配線は各ＦＥＴのチャネル領域１４とショットキー接合を形成するゲート電極１７形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）４０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極１３、ドレイン電極１５および各抵抗両端の取り出し電極を形成するものであり、図２では、パッド金属層と重なるために図示されていない。尚、本発明の実施の形態における回路図は図８と同等であるので、説明は省略する。
【００２５】
図３には、半導体チップ３を絶縁基板１に固着した例を示す。
【００２６】
図３（Ａ）の如く金メッキ層によるリード２ｃ、２ａ上に半導体チップ３が固着される。リード２ｃ、２ａは制御端子用電極パッド１００、１１０に近接して延在され、それぞれの両端がチップ端から露出するよう配置される。ここで、リード２ｃ、２ａが露出する位置は図に示す位置に限らないが、リード２ｃおよびリード２ａがチップ端から露出する部分は、必ず対応する２つの電極パッドの近傍で、尚かつボンディングのために十分な面積を有する必要がある。
【００２７】
リード２ｂは入力端子ＩＮ、リード２ｄが出力端子ＯＵＴ１、リード２ｆが出力端子ＯＵＴ２と対応し、２本のリード２ｃ、２ａは制御端子Ｃｔｒｌ−１またはＣｔｒｌ−２に対応する。半導体チップ裏面が半絶縁性であるので、リード２ｃ、２ａ上に絶縁性接着剤にて固定され、電極パッドとリード２とを各々ボンディングワイヤ４で接続する。
【００２８】
ボンディングワイヤ４は、半導体チップ３の各電極パッドとリード２とを接続する。制御端子用電極パッド１００をチップから露出した近傍のリード２ａと接続し、制御端子用電極パッド１１０をチップから露出した近傍のリード２ｃと接続する。また、入力端子用電極パッドＩＮをリード２ｂ、出力端子用電極パッドＯＵＴ１をリード２ｄ、出力端子用電極パッドＯＵＴ２をリード２ｆに接続する。尚、半導体チップ３裏面は半絶縁性基板でありリード２ｅはＧＮＤ電位となる。
【００２９】
この位置にワイヤボンドすることにより、制御端子Ｃｔｒｌ−１と対応するリード２ｃがＦＥＴ２の制御端子用電極パッド１１０と接続し、制御端子Ｃｔｒｌ−２と対応するリード２ａがＦＥＴ１の制御端子用電極パッド１００と接続する。つまり従来と同一のチップパターン（通常パターン）でありながら、図１０および図１１に示すリバースコントロールタイプのスイッチ回路装置が実現する。
【００３０】
一方、図３（Ｂ）には、このチップを図８の回路図に示す通常のパターンで使用する場合を示す。この場合には、制御端子用電極パッド１００をチップから露出した近傍のリード２ｃと接続し、制御端子用電極パッド１１０をチップから露出した近傍のリード２ａと接続する。
【００３１】
この位置にワイヤボンドすることにより、制御端子Ｃｔｒｌ−１と対応するリード２ｃがＦＥＴ１の制御端子用電極パッド１００と接続し、制御端子Ｃｔｒｌ−２と対応するリード２ａがＦＥＴ２の制御端子用電極パッド１１０と接続することになる。
【００３２】
このように、絶縁基板上に設けた制御端子用の導電パターンをチップの下に延在し、両端をチップ端から露出することにより、同一のチップパターン、同一導電パターンでありながら、ボンディングワイヤによって接続するリードを選択することにより、容易にＦＥＴ１、ＦＥＴ２に接続する制御端子をＣｔｒｌ−１またはＣｔｒｌ−２のいずれかに切り替えることができる。つまり、２つのリードと接続するボンディングワイヤの位置を切り替えることで、２つのリードの並び順を正逆入れ替えた配置にすることができるのである。
【００３３】
ここで、この導電パターン２はメッキパターン形成に厚膜印刷を使用しているため、パターン（リード）間の最小間隔を７５μｍにすることができる。これは、従来のフレームを採用すると、スタンピングによるフレーム打ち抜きの限界が、フレームの板厚（１５０μｍ）×０．８であり、この最小間隔が１２０μｍであったことと比較するとリード間距離を大幅に縮小でき、パッケージの小型化に大きく寄与できることになる。
【００３４】
図４は、上記の化合物半導体チップ３をパッケージに組み込んで形成された化合物半導体スイッチ回路装置を示す断面図である。
【００３５】
基板１には、各リード２に対応したスルーホール５が設けられている。スルーホール５は基板１を貫通し、内部はタングステンなどの導電材料によって埋設されている。そして、裏面には各スルーホール５に対応した外部接続電極６を有する。
【００３６】
化合物半導体チップ３は絶縁性接着剤５０により各リード２上にまたがって固着され、チップ３の各電極パッドは、それぞれの位置と対応した位置の外部接続電極６と、それぞれワイヤ４、リード２、スルーホール５を介して電気的に接続されている。
【００３７】
すなわち６個の外部接続電極６は、パッケージ外形の中心線に対して左右（上下）対象となるようなパターンで配置されている。具体的には、パッケージ側面の一辺に沿って、制御端子Ｃｔｒｌ−１（またはＣｔｒｌ−２）、入力端子ＩＮ、制御端子Ｃｔｒｌ−２（またはＣｔｒｌ−１）、パッケージ側面の他の一辺に沿って、出力端子ＯＵＴ１、ＧＮＤ端子、出力端子ＯＵＴ２の順に配置されている。
【００３８】
パッケージの周囲４側面は、樹脂層１５と絶縁基板１の切断面で形成され、パッケージの上面は平坦化した樹脂層１５の表面で形成され、パッケージの下面は絶縁基板１の裏面側で形成される。
【００３９】
この化合物半導体スイッチ回路装置は、絶縁基板１の上には０．３ｍｍ程度の樹脂層１５が被覆して化合物半導体チップ３を封止している。化合物半導体チップ３は約１３０μｍ程度の厚みを有する。
【００４０】
なおパッケージ表面側は全面樹脂層１５であり、裏面側の絶縁基板１の外部接続電極６は、左右（上下）対称となるパターンで配置されており、電極の極性判別が困難になるので、樹脂層１５の表面側に凹部を形成するか印刷するなどして、極性を表示するマークを刻印するのが好ましい。
【００４１】
このように、本発明の特徴は、打ち抜きフレームを用いないチップサイズパッケージとし、制御端子が接続する２本のリードを延在してその上に半導体チップを固着し、チップの端からそれら各リードの両端を露出させたことにある。これにより同一のチップパターン、同一導電パターンを用いて、ボンディングワイヤによって接続するリードを切り替えるだけで、通常のパターンとリバースコントロールタイプのパターンを容易に実現することができ、ユーザの要望に迅速に、汎用的に対応することができる。
【００４２】
従来の打ち抜きフレームにチップを固着する構造では、リバースコントロールタイプのパターンを実現するにはチップパターンを変更せざるを得ないため、半導体チップのサイズも大きくなる上、パッケージ外形も大きくなってしまうが、本発明の構造に依れば、パッケージの小型化も実現し、半導体チップも１つのパターンで良いので、コストの削減に大きく寄与できるものである。
【００４３】
ここで、図５および図６を参照して本発明の第２の実施の形態を示す。図５は断面図であり、平面図は図３に示す第１の実施の形態のものと同様であるので省略する。これは、第１の実施の形態であるＣＳＰをマルチチップモジュール化したものであり、導電パターンを支持基板となる絶縁性樹脂に埋め込んだ構造である。
【００４４】
支持基板となる絶縁樹脂２１は、半導体チップ２３および複数の導電パターン（リード）２２を完全に被覆し、リード２２間の分離溝３１には絶縁性樹脂２１が充填され、リード２２の側面の湾曲構造（図示は省略するが、実際はリード側面は湾曲している）と嵌合して強固に結合する。そして絶縁性樹脂２１によりリード２２が支持されている。リード上２２に固着された半導体チップ２３も一括して被覆し、共通モールドされる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００４５】
絶縁性樹脂２１の厚さは、半導体チップ２３のボンディングワイヤー２４の最頂部から約５０μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。更に、絶縁性樹脂２１の表面はアニーリングにより平坦化される。これは、絶縁性樹脂２１が広い面積を有して形成される場合は、特に、リード２２の材料である導電箔３０と絶縁性樹脂２１を形成するモールド樹脂との熱膨張係数やリフロー後の温度低下時における成型収縮率の違いにより導電箔３０に反りが発生してしまう。つまり、絶縁性樹脂２１表面の反りの発生を抑制するためにアニーリングにより平坦化するものである。
【００４６】
ボンディングワイヤ２４は、半導体チップ２３の各電極パッドと各リード２２とを接続する。熱圧着によるボールボンディング及び超音波によるウェッヂボンディングにより一括してワイヤボンディングを行い、制御端子Ｃｔｒｌ−１、入力端子ＩＮ、Ｃｔｒｌ−２、出力端子ＯＵＴ１、ＯＵＴ２を各リード２２に接続する。リードのうち一本は半導体チップ裏面に接続し、ＧＮＤ端子となる。
【００４７】
導電パターン２２は、絶縁樹脂２１に埋め込まれ、半導体チップ２３の外周に配置される電極パッドに対応して半導体チップ固着領域から放射状に設けられる。固着領域には従来のアイランド部に該当するものはなく、半導体チップ２３は固着領域の略中央に集束したリード２２上に絶縁性接着剤５０により固着される。
【００４８】
後述するが、図５（Ｂ）に示す如く、導電パターン２２は導電箔３０である。分離溝３１が設けられた導電箔３０は裏面を研磨、研削、エッチング、レーザの金属蒸発等により、化学的および／または物理的に除き、導電パターン２２として分離される。これにより、絶縁性樹脂２１に導電パターン２２の裏面が露出する構造となる。分離溝３１に充填された絶縁性樹脂２１の表面と導電パターン２２の表面は、実質的に一致している構造となっている。
【００４９】
半導体チップ２３は、第１の実施の形態と同様であるので詳細は省略するが、ここでは化合物半導体のスイッチ回路装置であり、裏面は半絶縁性のＧａＡｓ基板となっている。スイッチ回路装置であるので、チップ表面には入力端子ＩＮ、制御端子Ｃｔｒｌ−１、Ｃｔｒｌ−２、出力端子ＯＵＴ１、ＯＵＴ２に接続する５個の電極パッドがチップの外周を囲むように配置されている。また、ＦＥＴ１と接続する制御端子用電極パッド１００がＣｔｒｌ−１と接続し、ＦＥＴ２と接続する制御端子用パッド１１０がＣｔｒｌ−２とそれぞれ接続する通常パターンのチップである。裏面が半絶縁性であるので、制御端子Ｃｔｒｌ−１またはＣｔｒｌ−２となるリード２２ａ、２２ｃ上に絶縁性接着剤にて固定され、電極パッドとリード２２とを各々ボンディングワイヤ２４で接続する。
【００５０】
外部接続電極２６は、導電パターンである各リード２２をレジスト２７で覆い、所望の位置を開口して半田を供給して設ける。これにより、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【００５１】
図６には導電パターンが形成される導電箔３０を示す。導電箔３０の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも導電箔３０の厚みよりも浅い分離溝３１が形成できればよい。これにより、短冊状の導電箔３０に多数の固着領域が形成されるブロック３２が複数個（ここでは４〜５個）離間して並べられる（図６（Ａ））。
【００５２】
図６（Ｂ）に具体的な導電パターン２２を示す。本図は図６（Ａ）で示したブロック３２の１個を拡大したものである。点線で示す部分が１つのパッケージ領域１０であり、１つのブロック３２にはマトリックス状に多数の導電パターン２２が配列される。導電パターン２２は、少なくとも導電パターン２２を形成する以外の領域の導電箔３０をエッチングして分離溝３１を形成して導電パターン２２とする。この導電箔３０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。
【００５３】
また、導電パターン２２はエッチングで形成できるため、従来の打ち抜きフレームで、フレームの板厚（１５０μｍ）×０．８がパターン間距離の限界であるものと比較するとパターン間距離を大幅に縮小でき、パッケージの小型化に大きく寄与できることになる
第２の実施の形態による特徴は、絶縁性樹脂２１を被覆するまでは、導電パターン２２となる導電箔３０が支持基板となることであり、支持基板となる導電箔３０は電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００５４】
また、分離溝３１は、導電箔３０の厚みよりも浅く形成されているため、導電箔３０が導電パターン２２として個々に分離されていない。従って、シート状の導電箔３０として一体で取り扱え、絶縁性樹脂２１をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する
尚、本実施の形態では導電箔３０の場合について説明したが、基板がシリコンウエハー、セラミック基板、銅フレーム等の材料から成る場合も同様なことがいえる。
【００５５】
更に図７の如く、リードはチップ外周に沿って配置されても良い。本発明においては制御端子用パッド１００、１１０と制御端子となるリード２ａ、２ｃとをボンディングワイヤの接続先の切り替えで選択できればよく、制御端子用パッド１００および１１０に近接してリード２ａおよび２ｃが延在されていればよい。
【００５６】
つまり、図に示すようにチップ外周に沿って配置するパターンであっても、いずれか一方のリードを選択することにより、２つの電極パッドの接続端子を切り替えることが可能となる。
【００５７】
ここで、いずれの実施の形態においても実装できる素子は化合物半導体スイッチ回路装置、他の集積回路、トランジスタ、ダイオード等の半導体チップに限らず、チップコンデンサ、チップ抵抗、チップインダクタ等の受動素子、また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子など、表面実装素子はすべて可能である。
【００５８】
【発明の効果】
本発明の特徴は、打ち抜きフレームを用いないＣＳＰであり、半導体チップの下で制御端子となる２つの導電パターンを延在し、チップからその端を露出させたことにある。
【００５９】
これにより、第１に、ワイヤボンドの固着位置により、同一パターンのチップおよび導電パターンを用いて、スイッチ回路装置のコントロール端子のリード端子配置を容易に変更できる。つまり、制御端子に対応するリードをチップの下を通り、チップ端から露出させ、そのリードのいずれか一方をボンディングワイヤで選択することで、制御端子用電極パッドが接続する接続端子を切りかえることができるものである。従来の打ち抜きフレームを用いる構造では、チップ内のパターンを変更せざるを得ないため、チップサイズも大きくなり、コストも高くなってしまう。しかし、本発明の構造に依れば、同一のチップパターン（通常のチップパターン）および同一の導電パターンでありながら、ボンディングワイヤの接続先の切り替えのみで、通常のスイッチ回路装置とリバースコントロールタイプのスイッチ回路装置を実現できる。従来ではチップ内のパターンを変更する必要があり、ウェハから投入すると１〜２ヶ月、組立に１ヶ月を要するが、ボンディング位置の変更のみであるので１／６程度のＴＡＴで迅速に対応できる。つまり、ユーザの要望に対して、迅速にまた、非常に低コストで柔軟に対応できる利点を有する。
【００６０】
第２に、パッケージ構造は、ＣＳＰであり、従来リードを用いて樹脂モールドしていたパッケージ構造と比較して大幅にパッケージサイズを小型化できる。従来は打ち抜きフレームを汎用的に使用するため、チップサイズに対して必要以上に大きいリードであり、尚且つモールド樹脂の外側にリードが導出するため、必要以上にパッケージ外形が大きくなっていたが、ＣＳＰであれば、必要最小限の大きさに抑えることができる。
【００６１】
第３に、パターンの最小間隔を縮小できるので、これによってもパッケージの小型化を実現できる。これは、従来では打ち抜きフレームを採用しており、スタンピングで打ち抜く場合の限界が板厚×０．８（μｍ）であったことに対し、本発明ではメッキの厚膜印刷、または導電箔のエッチングによりパターンが形成できるためである。具体的にはフレームの場合１２０μｍであった最小間隔を７５μｍまで縮小でき、パッケージ小型化に大きく寄与できるものである。
【００６２】
第４に、特に半導体チップが化合物半導体スイッチ回路装置の場合、高周波的にＧＮＤ電位となる制御端子Ｃｔｒｌ−１、Ｃｔｒｌ−２およびＧＮＤ端子が、ＲＦラインとなる入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２の間に配置されることにより、高周波信号を遮断する構造となるので、アイソレーション特性が向上する利点を有する。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）斜視図である
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための平面図である。
【図７】本発明を説明するための平面図である。
【図８】従来技術を説明するための回路図である。
【図９】従来技術を説明するための平面図である。
【図１０】従来技術を説明するための回路図である。
【図１１】従来技術を説明するための平面図である。
【図１２】従来技術を説明するための（Ａ）平面図、（Ｂ）断面図である。

Claims (6)

  1. 絶縁性支持基板と、
    表面に複数の電極パッドを有する半導体チップと、
    前記基板に設けられ、前記複数の電極パッドと個々に対応する導電パターンと、
    前記複数の電極パッドと前記導電パターンとを接続する接続手段とを具備する半導体装置において、
    前記導電パターンのうち少なくとも２つの導電パターンは該導電パターンと対応する少なくとも２つの前記電極パッドに近接して延在され、前記半導体チップは前記少なくとも２つの導電パターン上に絶縁性樹脂により固着され、前記少なくとも２つの導電パターンはそれぞれその両端が前記チップの端から露出し、前記少なくとも２つの導電パターンと前記少なくとも２つの電極パッドとを前記接続手段で接続する際、いずれか一方の導電パターンを選択することにより、前記少なくとも２つの電極パッドの接続端子を切り替えることを特徴とする半導体装置。
  2. 絶縁基板と、
    該絶縁基板表面に固着され、その表面に複数の電極パッドを有する化合物半導体チップと、
    前記絶縁基板表面に設けられ、前記複数の電極パッドと個々に対応する導電パターンと、
    前記複数の電極パッドと前記導電パターンとを接続する接続手段と、
    前記導電パターンと対応し、前記絶縁基板を貫通するスルーホールと、
    該スルーホールと対応し前記絶縁基板の裏面に設けた外部接続電極とを具備する半導体装置において、
    前記導電パターンのうち２つの導電パターンは該導電パターンと対応する２つの前記電極パッドに近接して延在され、前記２つの導電パターンと前記２つの電極パッドとを前記接続手段で接続する際、いずれか一方の導電パターンを選択することにより、前記２つの電極パッドの接続端子を切り替えることを特徴とする半導体装置。
  3. 絶縁樹脂と、
    該絶縁樹脂に埋め込まれ、その表面に複数の電極パッドを有する化合物半導体チップと、
    前記絶縁樹脂に埋め込まれ、前記複数の電極パッドと個々に対応する導電パターンと、
    前記複数の電極パッドと前記導電パターンとを接続する接続手段と、
    前記絶縁樹脂の裏面から露出した導電パターンと対応する外部接続電極とを具備する半導体装置において、
    前記導電パターンのうち２つの導電パターンは該導電パターンと対応する２つの前記電極パッドに近接して延在され、前記２つの導電パターンと前記２つの電極パッドとを前記接続手段で接続する際、いずれか一方の導電パターンを選択することにより、前記２つの電極パッドの接続端子を切り替えることを特徴とする半導体装置。
  4. 前記化合物半導体チップは２つの前記導電パターン上に絶縁性樹脂により固着され、前記２つの導電パターンは前記チップの一方の端から他方の端まで延在されて前記チップから露出することを特徴とする請求項２または請求項３に記載の半導体装置。
  5. 前記化合物半導体チップの裏面は半絶縁性基板であることを特徴とする請求項２または請求項３に記載の半導体装置。
  6. 前記化合物半導体チップはスイッチ回路装置であり、前記２つの導電パターンには前記スイッチ回路装置の２つの制御端子がそれぞれ接続することを特徴とする請求項２または請求項３に記載の半導体装置。
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