JP3778773B2 - 板状体および半導体装置の製造方法 - Google Patents

板状体および半導体装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、板状体および半導体装置の製造方法に関するものであり、特に従来のハイブリッドＩＣの様々な問題を解決する板状体に関するものである。
【０００２】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【０００３】
この回路装置としてハイブリッドＩＣが多用され、基板として、主にセラミック基板、金属基板、プリント基板またはフレキシブルシート基板が採用されている。
【０００４】
図１７は、その一例を示すものであり、以下その具体的構成を説明する。
まず前述した基板１があり、この基板１には、導電パターンがＣｕで形成されている。この導電パターンは、ダイパッド２、ボンディングパッド３、外部取り出し用電極４、チップ抵抗またはチップコンデンサ等の受動素子接続用の固着パッド５、これらパッドと一体の配線６等であり、ハイブリッドＩＣの回路に基づいて所望の形状にパターン化されている。
【０００５】
そして前記ダイパッド２には、半導体素子７が固着され、半導体素子７上のボンディング電極と前記ボンディングパッド３は金属細線８で電気的に接続されている。また前記受動素子９は、半田等のロウ材、Ａｇペースト等を介して固着パッド５と固着され、パッド４には外部リード１０が前記ロウ材またはＡｇペースト等を介して固着されている。そして耐環境性が考慮されて、シーリングされている。ここでは、基板１の全面に絶縁性樹脂１１がモールドにより形成されている。
【０００６】
またリードフレーム２０を用いてハイブリッドＩＣを実現するものもある。図１８は、図１７のパターンをリードフレーム２０で実現したものである。
【０００７】
アイランド２１には半導体素子２２が固着され、アイランド２１の近傍に配置されたボンディングパッド２３と前記半導体素子２２は、金属細線２４を介して電気的に接続されている。
【０００８】
またボンディングパッド２１の中には、配線２５と一体で構成されるものもあり、例えばリード端子２６と電気的に接続されている。このリード端子２６は、例えばリードフレーム２０の側辺に沿って複数設けられている。尚、符号２７は、受動素子であり、符号２８は、前記受動素子２７を固着するための固着パッドである。
【０００９】
【発明が解決しようとする課題】
しかしながら前述した図１７のハイブリッドＩＣは、基板１を採用するため、基板の分だけハイブリッドＩＣの厚みが厚く、その重量も増加し、更にはコストの低減に限界があった。特に、基板にＣｕ箔から成る前記導電パターン２〜６を形成するには、Ｃｕ箔を貼着したのちパターニングする工程が付加されるため、このＣｕパターンを有する基板１のコストがハイブリッドＩＣの価格をアップさせていた。更には導電パターン２〜６を形成するために基板１を支持基板として活用しており、基板１は、必要なものであった。
【００１０】
また基板を用いる事により、実装された半導体素子、受動素子等の放熱性に問題があった。例えば、プリント基板、セラミック基板およびフレキシブルシートは、絶縁材料より構成され、基板を介して実装基板に放熱しようとしても、その熱伝導性の悪さから、封止された半導体素子、受動素子の熱を良好に外部に放出できなかった。また放熱性の優れる金属基板であっても、導電パターンとの短絡が考慮されて、金属基板の表面に絶縁性樹脂がコートされており、これが熱抵抗を発生させていた。特に半導体素子の温度を低下させれば、より駆動能力をより向上させることが可能にもかかわらず、前記放熱性の悪さから半導体素子の能力を十分に活用することができなかった。
【００１１】
またハイブリッドＩＣは、パッケージされたディスクリート素子、パッケージされた半導体チップと異なり、数多くの能動素子、受動素子が搭載され、しかもこれらの素子を電気的に接続する配線が多用されていた。しかも実装される素子の数にもよるが基板のサイズが大きく、この上に設けられる配線の長さは、非常に長くなり、反り等の変形を考慮する必要があった。また軽薄短小の流れに沿って、導電パターンの微細化を実現したとしても、この細くて長い配線を反り等の変形もなく支持するためには、やはり支持基板が必要になる問題があった。
【００１２】
更に製造工程を考えると、ハイブリッドＩＣメーカーが、所定のパターンデータを基板メーカーに伝え、基板メーカーがパターン化して基板を製造し、この完成された基板をハイブリッドＩＣメーカーが購入するため、ハイブリッドＩＣを製造するまでに非常に時間がかかる問題があった。従って、ハイブリッドメーカーは、前記ハイブリッドＩＣを短い納期でユーザーに納めることができない問題もあった。
【００１３】
図１８のリードフレーム２０を採用したハイブリッドＩＣは、図１７で述べた問題点の他に以下の問題点があった。
【００１４】
リードフレーム２０は、プレスやエッチングにより表から裏へ抜かれて形成されている。そのため、リード端子２６やアイランド２１は、バラバラにならない様に対策が施されている。つまり、リード端子２６には、タイバー２９が設けられ、またアイランド２１は、吊りリード３０が設けられている。このタイバー２９や吊りリード３０は、本来、必要とされるものではなく、モールドの後に取り除き工程が必要となる問題があった。
【００１５】
また配線２５は、細くしかも長く延在されるため、この配線も反り等の変形を防止するために、吊りリード３１が必要となる。従って、前述したように吊りリード３１の取り除き工程が必要となる。しかもこれら吊りリード３０、３１は、他の配線、パッドまたはアイランド等の形成に障害をもたらす。特に、配線の交差を回避するために、複雑なパターンが必要となる問題があった。
【００１６】
またリードフレーム２０は、エッチングやプレスにより表から裏に渡り抜かれるため、リードパターンの微細化に限界がある問題もあった。これは、図１７の導電パターでも同様である。
【００１７】
例えばプレスでリードフレーム２０を形成する場合、打ち抜かれるリードの間隔は、リードフレームの厚みとほぼ同じ長さが限界値であると言われている。またエッチングによって形成されるリードフレームも、厚さの分だけ縦方向にエッチングされる分、横方向にもエッチングが進むので、リードフレームの厚みがリードの間隔の限界であると言われている。
【００１８】
よってリードフレームのパターンを微細化しようとすると、リードフレームの厚みを薄くする必要がある。しかしリードフレーム２０自体の厚みが薄くなれば、その強度は低下し、リードフレーム２０に反りが発生したり、リード端子２６が変形したり、位置ずれを起こしたりする問題があった。特に、金属細線２４と接続されるボンディングパッド２３は、支持されていないため、変形、反り等が発生する問題があった。
【００１９】
しかも図１８Ａの矢印で示す部分は、リード端子２６がパッケージの側面から出る所であり、リード端子２６とリード端子２６の間の空間は、上金型３２と下金型３３で当接する事ができず、バリが発生する問題もあった。
【００２０】
以上のように、リードフレームは、微細加工に限界があり、パッケージ全体のサイズをより小さくすることができず、しかもプロセスを考えると、リードフレームの反りを防止する方法が必要となったり、バリを取り除く工程が必要であったり、吊りリード７やタイバー８切除する必要があったりするため、プロセスが複雑になってしまう問題があった。
【００２１】
【課題を解決するための手段】
本発明は、前述した多くの課題に鑑みて成され、第１に、平坦面から成る第１の表面と、前記第１の表面に対向して設けられ、平坦面から成る第２の表面とを有する板状体であり、
前記第２の表面に、半導体素子搭載領域またはその近傍に設けられる複数の第１のパッドと実質同一パターンの第１の導電被膜またはホトレジストを形成することで解決するものである。
【００２２】
第２に、前記第２の表面に、前記第１のパッドと一体で設けられた配線と実質同一パターンの第２の導電被膜またはホトレジストを形成することで解決するものである。
【００２３】
第３に、前記第１のパッドを、ボンディングパッドまたは半田ボール固着用のパッドとして活用することで解決するものである。
【００２４】
第４に、前記半導体素子搭載領域にダイパッドと実質同一パターンの導電被膜またはホトレジストを設けることで解決するものである。
【００２５】
第５に、前記第２の表面に、受動素子用の固着パッドおよび／または外部取りだし用の電極と実質同一パターンの導電被膜またはホトレジストを形成することで解決するものである。
【００２６】
板状体に形成された導電パターンをハーフエッチングすることにより、板状体で支持された導電パターンを形成することができる。よってハイブリッドＩＣメーカーは、ホトリソグラフィ設備を有することで、独自に板状体からハイブリッドＩＣまでを一貫して製造することが可能となる。
【００２７】
また半導体素子の固着、金属細線を使った電気的接続、絶縁性樹脂を使った封止工程は、この板状体を支持基板として採用することができ、従来のような支持基板としての基板が不要となった。特にボンディングパッド、ダイパッド（アイランド）は、アイランド状に存在し、不安定な状態で配置されるが、板状体と一体であるため、反り等の変形を無くすことができる。更に配線も長く延在され、反り、ねじれ等を発生するものであるが、板状体と一体であるため、これらの問題を解決することができる。
【００２８】
また導電被膜を介してパッドを、板状体を表から裏まで、プレスやエッチングで抜かず、途中で止めることにより、パッドまたは配線等の間隔を狭める事ができ、より微細なパターンが形成できる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事でパッド、ダイパッドおよび配線の分離が可能となり、位置ずれも無く所定の位置に配置することができ、しかも配線を長く引き回しても変形無く配置することができる。
【００２９】
第６に、前記板状体を、導電箔で成し、前記導電被膜を、前記導電箔の材料とは異なる材料より成すことで解決するものである。
【００３０】
導電被膜を導電箔の材料と異なる材料で構成することにより、前記導電被膜をエッチングマスクとして採用することができる。また導電被膜をひさしとして形成することができ、導電パターンにアンカー効果を持たせることも可能となる。
【００３１】
第７に、平坦面から成る第１の表面と、所望の高さに形成された凸部を有し、前記第１の表面に対向して成る第２の表面とを有する板状体であり、
前記凸部は、半導体素子搭載領域またはその近傍に複数の第１のパッドを構成することで解決するものである。
【００３２】
第８に、前記凸部は、前記第１のパッドと一体で設けられた配線を構成することで解決するものである。
【００３３】
第９に、前記凸部は、前記配線と一体で設けられた第２のパッドを構成することで解決するものである。
【００３４】
第１０に、前記第１のパッドおよび／または前記第２のパッドを、ボンディングパッドまたは半田ボール固着用のパッドとして活用することで解決するものである。
【００３５】
第１１に、前記凸部は、前記半導体素子搭載領域に設けられるダイパッドを構成することで解決するものである。
【００３６】
第１２に、前記凸部は、受動素子用の固着パッドおよび／または外部取りだし用の電極を構成することで解決するものである。
【００３７】
凸部で導電パターンを構成した板状体は、半導体素子の実装、パッドとの電気的接続および封止等が、半導体メーカーの後工程の設備で可能となる。従って従来のリードフレームと同様に、板状体を例えばリードフレームメーカーから供給し、半導体メーカーがハイブリッドＩＣを製造することができる。
【００３８】
また半導体素子の固着、金属細線を使った電気的接続、絶縁性樹脂を使った封止は、この板状体を支持基板として採用することができ、従来のような支持基板としての基板をなくすことができる。特にボンディングパッド、ダイパッド（アイランド）は、アイランド状に存在したり、不安定な状態で配置されるが、板状体と一体であるため、反り等の変形を無くすことができる。更に配線も長く延在され、反り、ねじれ等を発生するものであるが、板状体と一体であるため、これらの問題を解決することができる。
【００３９】
また導電被膜を介してパッドを、板状体の表から裏まで、プレスやエッチングで抜かず、ハーフエッチングで構成しているため、パッドまたは配線等の間隔を狭める事ができ、より微細なパターンが形成できる。またパッド、電極またはダイパッドは板状体と一体で構成されるため、変形や反り等が無くなり、タイバー、吊りリードを不要とする事ができる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事でパッド、ダイパッドおよび配線の分離が可能となり、位置ずれも無く所定の位置に配置することができる。
【００４０】
第１３に、前記凸部の上面に、前記凸部を構成する材料とは異なる材料の導電被膜を形成することで解決するものである。
【００４１】
第１４に、前記凸部の側面に、アンカー構造を持たせることで解決するものである。
【００４２】
第１５に、前記導電被膜は、前記凸部の上面でひさしを構成することで解決するものである。
【００４３】
第１６に、前記導電被膜を、Ｎｉ、Ａｕ、ＡｇまたはＰｄから成すことで解決するものである。
【００４４】
例えば、導電被膜としてＮｉ、Ａｕ、ＡｇまたはＰｄを採用すると、この導電被膜は、エッチングマスクとして代用でき、凸部の側面に湾曲構造を構成し、しかもその表面に前記導電被膜でひさしを形成することができる。更には、金属細線の接続、半導体素子の固着がこの材料で一度に実現できる。
【００４５】
第１７に、樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に、
半導体素子搭載領域またはその近傍に設けられる複数の第１のパッドおよび前記第１のパッドと一体で設けられた配線となる凸部が形成されている表面を有する板状体であり、
少なくとも前記上金型との当接領域で囲まれる領域は、前記表面および前記上金型で密閉空間を構成する事で解決するものである。
【００４６】
第１８に、樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に、半導体素子搭載領域または近傍に設けられる複数の第１のパッドおよび前記第１のパッドと一体で設けられた配線となる凸部が形成されている表面を有する板状体を用意し、
前記半導体素子搭載領域に半導体素子を搭載するとともに、前記第１のパッドと前記半導体素子を電気的に接続し、
前記板状体を金型に搭載し、前記板状体と前記上金型で構成される空間に樹脂を充填し、
前記充填された樹脂の裏面に露出する板状体を取り除いて前記凸部をそれぞれ分離する工程とを有することで解決するものである。
【００４７】
第１９に、前記樹脂封止領域に対応する前記板状体の裏面の全域は、下金型に当接されることで解決するものである。
【００４８】
板状体は、シート状に形成されるため、板状体の裏面は下金型に全面に渡り当接され、しかもパッド等の導電パターンは、前記密閉空間内に配置されるため、発明が解決する課題で述べたバリを全く排出することが全くない。
【００４９】
またこれらの製造方法により、導電パターン、半導体素子およびこれらを封止する絶縁性樹脂で構成され、基板を無くすことができるため、半導体装置の薄型・軽量化が実現でき、しかも導電路が埋め込まれているために、導電路が絶縁性樹脂から剥離する事もない。また導電箔の表面に導電被膜を形成することにより、表面にひさしを有するリード、アイランドを形成することができ、アンカー効果を発生させることができる。
【００５０】
【発明の実施の形態】
板状体を説明する第１の実施の形態
図１Ａは、従来型のハイブリッドＩＣやリードフレームを採用したハイブリッドＩＣよりもその効果が優れ、より薄型のパッケージが実現できる板状体を示すものである。
【００５１】
この板状体５０は、図１Ａに示すように、従来のハイブリッドＩＣのパターンが導電被膜５６で形成されたものである。
【００５２】
つまり、平坦面から成る第１の表面５２と、前記第１の表面５２に対向して設けられ、平坦面から成る第２の表面５３とを有する板状体５０であり、
前記第２の表面５３には、半導体素子搭載領域５４またはその近傍に設けられる複数の第１のパッド５５と実質同一パターンの第１の導電被膜５６が形成されている。
【００５３】
この板状体５０は、前記導電被膜５６の代わりに、ホトレジスト等の耐エッチングマスクが形成されても良い。この場合、少なくともボンディングパッドに対応する部分に導電被膜が形成され、全パターンは、ホトレジストで被覆される。
【００５４】
本発明の特徴は、前記板状体にある。後の説明から判るように、板状体５０の導電被膜５６またはホトレジストを介してハーフエッチングし、これに半導体素子５７を搭載し、絶縁性樹脂５８で封止する。そして、前記第１のパッド５５が分離されるまで、絶縁性樹脂５８の裏面に露出している板状体５０をエッチング、研磨または研削等で加工する。この製造方法を採用することにより、半導体素子５７、第１のパッド５５と、この第１のパッド５５を埋め込む絶縁性樹脂５８の３つの材料で構成することができる。そしてこの板状体５０は、最終的にハイブリッドＩＣとして機能させることができる。
【００５５】
本構造の最大の特徴は、ハーフエッチングできるように板状体５０の表面に耐エッチングマスクが形成されていることである。
【００５６】
一般に、エッチングは、縦方向にエッチングが進むにつれて、横方向にもエッチングが進む。例えば等方性エッチングの場合、この現象が顕著に現れ、縦方向のエッチング深さと横方向にエッチングされる長さは実質同一になる。また、異方性に於いて、横方向にエッチングされる長さは、等方性よりも非常に少ないが、前記横方向にエッチングされる。
【００５７】
つまり、リードフレームを表から裏まで貫通するようにパターンを抜くと、導電パターンの間は、横方向にエッチングされ、第１のパッド５５と隣接する導電パターンとの間隔は、ある限界の値よりも小さくすることができず、微細パターンの形成が難しい。
【００５８】
しかし板状体５０に導電被膜５６またはホトレジストを形成し、その後ハーフエッチングすれば、縦方向のエッチング深さが浅くなるため、横方向のエッチング量を抑制することができ、より微細の第１のパッド５５を実現することができる。
【００５９】
これは他の導電パターン、例えば、ダイパッド５９、配線６０、固着パッド６１および外部取り出しよう電極６２も同様である。以下、これらを総称して導電パターンと呼ぶ。
【００６０】
例えば、２オンス（７０μｍ）の厚みの板状体５０に、パターニングされた導電被膜としてＮｉ、Ａｇ、ＡｕまたはＰｄ等の導電被膜５６を形成し、これをマスクにして完全に貫通するまでエッチングすると、導電パターンの間隔は、一番狭くしたもので、実質７０μｍとなってしまう。しかし導電被膜５６を耐エッチングマスクとして活用し、３５μｍの深さまで板状体５０をエッチングすれば、導電パターンの間隔は、実質３５μｍまで狭く加工することができる。つまり２倍の実装効率を実現できる。この微細パターンは、板状体に対してハーフエッチングの深さが浅くなればなる程、より微細パターンが可能となる。
【００６１】
また本発明の板状体５０に於いて、エッチング設備、量産性、製造コストを考えるとウェットエッチングが好ましい。しかしウェットエッチングは、非異方性であり、横方向のエッチングが比較的多い。従って導電被膜５６やホトレジストを使ったハーフエッチングは、より微細な導電パターンの形成に優れる。
【００６２】
また導電パターンは、導電被膜５６やホトレジストを介してハーフエッチングされることにより現れ、シート状の板状体５０と一体で構成されるため、タイバー、吊りリードの形成は不要である。よって絶縁性樹脂５８で封止した後、タイバーを取り除く工程や吊りリードをカットする工程を無くすこともできる。
【００６３】
また本発明の板状体５０では、導電パターンは板状体５０と一体で成るため、板状体５０が固定されている限り、導電パターンがずれたり、反ったりすることは無くなる。
【００６４】
従って、第１のパッド６１へのボンディングも安定してできる特徴を有する。更には、吊りリードが不要であるため、吊りリードとの交差を考慮する必要が無くなり、任意の位置に導電パターンを配置する事ができるようになるメリットを有する。
【００６５】
また板状体５０にガイド孔６３を設けると、金型に板状体５０を搭載する際に便利である。
【００６６】
このガイド孔６３は、ガイドピンと実質同一形状で、対応する位置に、導電被膜またはホトレジストで円形にパターニングされて形成され、モールドの前に、このパターンに沿ってドリル、パンチングまたはエッチング等で開口しても良い。また前もって開口されたものを用意しても良い。このガイド孔６３に金型のガイドピンを挿入することで、位置精度の高いモールドが可能となる。
【００６７】
前述したように、導電パターンは、導電被膜５６またはホトレジストを介してハーフエッチングされることにより現れ、これは、従来のリードフレームとして採用する事が可能となる。
【００６８】
半導体装置メーカーは、一般的に前工程と後工程に分かれて工場があり、本板状体５０を採用してモールドする後工程では、通常エッチング設備が設置されていない。従って導電被膜の成膜設備、エッチング設備を設置することにより、リードフレームメーカーから導電被膜またはホトレジストが形成された板状体を購入する事で、半導体メーカーは、この板状体を用いたハイブリッドＩＣの製造が可能となる。
板状体を説明する第２の実施の形態
この板状体５０は、図１Ｂに示すように、前記導電被膜５６を介してハーフエッチングされ、導電パターンが凸状に形成されたものである。尚、導電被膜の代わりにホトレジストを使ってハーフエッチングされても良い。
【００６９】
つまり、平坦面から成る第１の表面５２と、所望の高さに形成された凸部７０を有し、前記第１の表面５２に対向して成る第２の表面５３とを有する板状体５０であり、
前記凸部７０は、半導体素子搭載領域５４またはその近傍に複数の第１のパッド５５を構成するものである。
【００７０】
本板状体５０は、第１の実施の形態で説明した板状体の構成、効果と、実質的に同一である。違いは、導電パターンがハーフエッチングされている点である。
【００７１】
よってここでは、ハーフエッチングされている点について述べる。つまり、半導体メーカー、特に後工程は、Ｃｕから成る板状体のメッキ設備、エッチング等のリソグラフィ設備を有していない。従ってハーフエッチングにより、凸部から成る導電パターンを有した板状体５０を購入すれば、板状体は、従来のリードフレームと同様の取り扱いが可能となり、既設の後工程の設備で製造が可能となる。
板状体を採用した半導体装置の製造方法を説明する第３の実施の形態
前述した板状体５０を採用し、半導体装置７３が製造されるまでを図１〜図３を採用して説明する。
【００７２】
まず図１の様に板状体５０を用意する。この板状体５０は、第１の表面５２、第２の表面５３は、平坦であり、更に第２の表面に導電パターンが形取られた導電被膜５６またはホトレジストが形成されている。尚、導電パターンは、斜線でハッチングされた部分である。また導電被膜の代わりにホトレジストを採用する場合、ホトレジストの下層には、少なくともボンディングパッドに対応する部分に導電被膜が形成される。（以上図１Ａを参照）
続いて、前記導電被膜５６またはホトレジストを介して板状体５０をハーフエッチングする。エッチング深さは、板状体５０の厚みよりも浅ければよい。尚、エッチングの深さが浅ければ浅いほど、微細パターンの形成が可能である。
【００７３】
そしてハーフエッチングすることにより、図１Ｂのように導電パターンが板状体５０の第２の表面に凸状に現れる。尚、板状体５０は、Ｃｕ−Ａｌの積層体、Ａｌ−Ｃｕ−Ａｌの積層体でも良い。特に、Ａｌ−Ｃｕ−Ａｌの積層体は、熱膨張係数の差により発生する反りを防止できる。
【００７４】
例えば、半導体メーカーに於いて、後工程にエッチング設備が有れば、リードフレームメーカーから図１Ａの板状体５０を購入し、また後工程にエッチング設備が無ければ、ハーフエッチングされて導電パターンが凸状になった板状体５０を購入することで、何の設備を導入することなく、既存の設備で容易に以下の工程に移行することができる。（以上図１Ｂを参照）
続いて半導体素子搭載領域５４に半導体素子５７を固着し、半導体素子５７のボンディング電極と第１のパッド５５を電気的に接続する。図面では、半導体素子５７がフェィスアップで実装されるため、接続手段として金属細線７１が採用される。
【００７５】
このボンデイングに於いて、第１のパッド５５は板状体５０と一体であり、しかも板状体５０の裏面は、フラットであるため、ボンディングマシーンのテーブルに面で当接される。従って板状体５０がボンディングテーブルに完全に固定されれば、第１のパッド５５の位置ずれもなく、ボンディングエネルギーを効率よく金属細線と第１のパッド５５に伝えることができ、金属細線の接着強度を向上させることができる。ボンディングテーブルの固定は、例えばテーブル全面に複数の真空吸引孔を設けることで可能となる。
【００７６】
またフェィスダウン型の半導体素子を採用する場合、半導体素子５７上の電極は、半田ボール、Ａｕや半田等のバンプが形成され、この真下に第１のパッド５５が来るように配置され、両者が固着される。
【００７７】
また固着パッド６１には、受動素子７２が半田等のロウ材、Ａｇペースト等の導電ペースト等を介して固着されている。尚、ここで採用できる受動素子は、チップ抵抗、チップコンデンサ、印刷抵抗、コイル等である。
【００７８】
そして前記導電パターン、半導体素子５７、および接続手段を覆うように絶縁性樹脂５８が形成される。
【００７９】
例えば金型を用いて封止する場合、この段階でガイド孔６３が開口され、ここに金型のガイドピンが挿入されて、精度の高い板状体５０の配置が実現される。板状体５０の第１の表面５２はフラットなため、下金型の面もフラットに形成される。
【００８０】
続いて、絶縁性樹脂５８が注入される。絶縁性樹脂としては、熱可塑性、熱硬化性のどちらでも良い。
【００８１】
また、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマー、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【００８２】
本実施の形態では、絶縁性樹脂の厚さは、金属細線７１の頂部から上に約１００μｍが被覆されるように調整されている。この厚みは、半導体装置の強度を考慮して厚くすることも、薄くすることも可能である。
【００８３】
尚、注入に於いて、導電パターンは、シート状の板状体５０と一体で成るため、板状体５０のずれが無い限り、導電パターンの位置ずれは全くない。
ここでも下金型と板状体５０裏面の固定は、真空吸引で実現できる。
【００８４】
以上、絶縁性樹脂５８には、凸部として形成された導電パターン、半導体素子が埋め込まれ、凸部よりも下方の板状体５０が裏面に露出されている。（以上図２を参照）
続いて、前記絶縁性樹脂５８の裏面に露出している板状体５０を取り除き、導電パターンを個々に分離する。
【００８５】
ここの分離工程は、色々な方法が考えられ、裏面をエッチングにより取り除いても良いし、研磨や研削で削り込んでも良い。また、両方を採用しても良い。例えば、絶縁性樹脂５８が露出するまで削り込んでいくと、板状体５０の削りカスや外側に薄くのばされたバリ状の金属が、絶縁性樹脂５８に食い込んでしまう問題がある。そのため、絶縁性樹脂５８が露出する手前で、削り込みを停止し、その後は、エッチングにより導電パターンを分離すれば、導電パターンの間に位置する絶縁性樹脂に板状体５０の金属が食い込むこと無く形成できる。これにより、微細間隔の導電パターン同士の短絡を防止することができる。
【００８６】
またハーフエッチングでは、エッチング深さのバラツキにより絶縁性樹脂の厚みにバラツキが発生する。そのためリードを分離した後、研磨や研削で目標の厚みまで削り込むことで一定の厚みのパッケージを精度良く形成することができる。
【００８７】
そして半導体装置７３と成る１ユニットが複数形成されている場合は、この分離の工程の後に、個々の半導体装置６０としてダイシングする工程がある。
【００８８】
ここではダイシング装置を採用して個々に分離しているが、チョコレートブレークでも、プレスやカットでも可能である。（以上図３を参照）
以上の製造方法により複数の導電パターン、半導体素子５７および絶縁性樹脂５８の３要素で、軽薄短小のパッケージが実現できる。
【００８９】
次に、以上の製造方法により発生する効果を説明する。
【００９０】
まず第１に、導電パターンは、ハーフエッチングされ、板状体と一体となって支持されているため、従来支持基板として用いた基板を無くすことができる。
【００９１】
第２に、板状体は、ハーフエッチングされて凸部となった導電パターンが形成されるため、導電パターンの微細化が可能となる。従って導電パターン幅、導電パターン間隔を狭くすることができ、より平面サイズの小さいパッケージが形成できる。
【００９２】
第３に、前記３要素で構成されるため、必要最小限で構成でき、極力無駄な材料を無くすことができ、コストを大幅に抑えた薄型の半導体装置７３が実現できる。
【００９３】
第４に、ダイパッド５９、配線６０、パッド５５，６１は、ハーフエッチングで凸部と成って形成され、個別分離は封止の後に行われるため、タイバー、吊りリードは不要となる。よって、タイバー（吊りリード）の形成、タイバー（吊りリード）のカットは、本発明では全く不要となる。
【００９４】
第５に、凸部となった導電パターンが絶縁性樹脂に埋め込まれた後、絶縁性樹脂の裏面から板状体を取り除いて、リードを分離しているため、従来のリードフレームのように、リードとリードの間に発生する樹脂バリを無くすことができる。
【００９５】
第６に、半導体素子の裏面が絶縁性樹脂５８の裏面から露出するので、本半導体装置７３から発生する熱を、本半導体装置の裏面から効率よく放出することができる。
図４は、導電パターンの一例を説明するものである。ハイブリッドＩＣは、能動素子、受動素子をＩＣ回路として機能させるために金属細線や配線が設けられたものである。
【００９６】
ここでは、半導体素子として、トランジスタ５７Ａ、ＩＣ素子５７Ｂ等が複数個形成され、受動素子７２も必要により形成されている。またこの素子の周囲には、電気的接続のために、パッド５５Ａ…、５５Ｂ…が形成されている。また配線５５が色々な形態で形成されている。例えば第１のパッド５５Ｂと一体で設けられた配線６０は、所望の回路に従い、半導体装置の一端から他端まで、またはランド５７を迂回するように長く延在されている。
【００９７】
このように配線５５は、短いもの、長いもの、電源として幅の太いもの、信号の入出力用として細く長いもの、色々なものがある。しかしリードフレームと異なり、これらの配線は、板状体と一体で構成され、封止してから分離されるため、反り等の変形がない特徴を持つ。また側面を湾曲にしたり、導電パターン上の導電被膜でひさしを形成することができるため、絶縁性樹脂からの配線の抜けを抑制することができる特徴を有する。
板状体を説明する第４の実施の形態
図５は、第１の実施の形態と同様に、導電被膜ＣＦによりパターンが形成された板状体８０を示すものである。尚、導電被膜ＣＦの代わりにホトレジストを形成しても良い。この場合、ホトレジストの下層には、ボンディングパッドに対応する部分に導電被膜が形成される。また詳しい形状は、図１２で説明するため、ここでは概要だけを説明する。
【００９８】
図５のパターンは、図１をより具体化したものものであり、具体的には、点線で囲まれた導電パターンで一つの半導体装置となるパターンユニット８３がマトリックス状に形成され、これを囲むように金型当接領域８４がリング状に所定の幅を持って形成されている。つまり一つのキャビティ内に形成されるパターンを示したものである。
【００９９】
この金型当接領域８４の内側には、位置合わせマーク８５、８６が設けられている。合わせマーク８５Ａと８６Ａを結ぶラインは、横方向のダイシングラインを示し、また合わせマーク８５Ｂと８６Ｂを結ぶラインは、縦方向のダイシングラインを示す。また各合わせマークは、少なくとも１本の短い直線で形成され、この直線を基準にして、ダイシング装置のブレードの向きが調整される。ここで合わせマークは、ブレードが所望の精度で削れるように、所望の間隔（マージン）が設けられ、二本の直線で構成されている。
【０１００】
更に前述した金型当接領域８４の外側には、ガイド孔を形成するための第１のパターン８７、第２のパターン８８が形成されている。第２のパターン８８の十の字は、ガイド孔をドリルで形成する際のセンタリングマークである。またこのパターンを形成せずに、予め第１のパターンと同一形状のガイド孔が設けられていても良い。
【０１０１】
以上、ダイシングラインのマーク、金型当接領域８４を除くと第１の実施の形態と同一であるため、本実施の形態の特徴や効果は、省略する。
板状体を説明する第５の実施の形態
本板状体９０は、図６に示す形状であり、第４の実施の形態に示した導電被膜ＣＦまたはホトレジストを介してハーフエッチングされたものである。
【０１０２】
また本板状体９０は、従来のリードフレーム、例えばＳＩＰ、ＤＩＰ、ＱＩＰ等に代用されるものであり、導電パターン、金型当節領域８４を除いた領域がハーフエッチングされたものである。ただし、ダイパッドは、必ず形成される必要はなく、放熱性が考慮されて省略されても良い。また第１の合わせマーク８７、第２の合わせマーク８８もハーフエッチングにより凸状に形成しても良い。
【０１０３】
つまり平坦面から成る第１の表面９１と、所望の高さに形成された凸部９２を有し、前記第１の表面９１に対向して成る第２の表面９３とを有する板状体から成り、
前記凸部９２は、半導体素子搭載領域９５に、または半導体素子搭載領域９５に近接して設けられた複数の第１のパッド９３を構成して成る。
【０１０４】
本板状体９０は、各パターンがハーフエッチングされた状態であり、このまま半導体素子の固着、電気的接続、封止が可能となるものであり、後工程の既存の設備で製造が可能となる特徴を有するものである。
尚、効果は第１の実施の形態、第４の実施の形態で説明しているのでここでは省略をする。
半導体装置の製造方法を説明する第６の実施の形態
次に図５〜図１２を使って製造方法について説明する。
【０１０５】
まず図５の如く、板状体８０を用意する。この板状体８０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成るシート状の導電箔、Ｃｕ−Ａｌの積層体、Ａｌ−Ｃｕ−Ａｌの積層体等が採用される。そしてこの板状体８０の表面には、第１の固着パッド９３、ダイパッド８２、配線９４、金型当接領域８４、合わせマーク８５、８６、パターン８７、８８が導電皮膜またはホトレジストにより形成されている。
【０１０６】
導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。（以上図５を参照）
続いて、少なくとも第１の固着パッド９３、ダイパッド８２、配線９４、金型当接領域８４、合わせマーク８５、８６、パターン８７、８８となる領域を除いた板状体８０を板状体８０の厚さよりも浅く除去する工程がある。
【０１０７】
ここでは、導電被膜ＣＦまたはホトレジストを耐エッチングマスクとして使用し、前記分離溝１００が板状体８０の厚みよりも浅く形成される。
【０１０８】
本製造方法ではウェットエッチングまたはドライエッチングで、非異方性的にエッチングされ、その側面は、粗面となり、しかも湾曲となる特徴を有する。
【０１０９】
ウェットエッチングの場合、エッチャントは、一般的に塩化第二鉄または塩
化第二銅が採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントがシャワーリングされる。
【０１１０】
特にエッチングマスクとなる導電被膜ＣＦまたはホトレジストの直下は、横方向のエッチングが進みづらく、それより深い部分が横方向にエッチングされる。そのため分離溝１００の一側面から上方に向かうにつれて、その位置に対応する開口部の開口径が小さくなるので、逆テーパー構造となり、アンカー構造を有する構造となる。またシャワーリングを採用することで、深さ方向に向かいエッチングが進み、横方向のエッチングは抑制されるため、このアンカー構造が顕著に現れる。
【０１１１】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Ｃｕを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【０１１２】
また導電被膜として考えられる材料は、Ａｇ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【０１１３】
例えばＡｇ被膜は、Ａｕと接着するし、ロウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆されていれば、そのままダイパッド８２上のＡｇ被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またＡｇの導電被膜にはＡｕ細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。（以上図６を参照）
続いて、図７の如く、分離溝１００が形成されたダイパッド８２に半導体素子１０１を実装する工程がある。
【０１１４】
半導体素子１０１としては、トランジスタ、ダイオード、ＩＣチップ等である。また厚みが厚くはなるが、ウェハスケール型のＣＳＰ、ＢＧＡ等のＳＭＤ（フェイスダウンの半導体素子）も実装できる。
【０１１５】
ここでは、ベアのトランジスタ１０１がダイパッド８２にダイボンディングされ、トランジスタ１０１上のボンディングパッドと第１のパッド９３が熱圧着によるボールボンディングあるいは超音波によるウェッヂボンデイング等で固着される金属細線１０２を介して接続される。
【０１１６】
また図に示す第１のパッド９３は、そのサイズが非常に小さいが、板状体８０と一体である。よってボンディングツールのエネルギーを伝えることができ、ボンディング性も向上するメリットを有する。またボンディング後の金属細線のカットに於いて、金属細線をプルカットする場合がある。この時は、第１のパッドが板状体９０と一体で成るため、ボンディングパッドが浮いたりする現象を無くせ、プルカット性も向上する。（以上図７を参照）
更に、図８に示すように、側面が湾曲した分離溝１００に絶縁性樹脂１０３を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマ、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【０１１７】
本実施の形態では、絶縁性樹脂の厚さは、金属細線１０２の頂部から上に約１００μｍが被覆されるように調整されている。この厚みは、半導体装置の強度を考慮して厚くすることも、薄くすることも可能である。
【０１１８】
本工程の特徴は、絶縁性樹脂１０３を被覆し、硬化するまでは、板状体８０が支持基板となることである。従来のハイブリッドＩＣでは、ガラスエポキシ基板、フレキシブルシートまたはセラミック基板等の支持基板が必要であるが、本発明では、不要となる。
【０１１９】
更には、湾曲構造を持った分離溝１００に絶縁性樹脂１０３が充填されるため、この部分でアンカー効果が発生し、絶縁性樹脂１０３からの前記導電パターンの剥がれが防止できる。
【０１２０】
尚、ここの絶縁性樹脂１０３を被覆する前に、例えば半導体チップや金属細線の接続部を保護するためにシリコーン樹脂等をポッティングしても良い。
【０１２１】
図９は、このモールド方法を図示したものである。図９Ａは、金型１０４内のキャビティー１０５内に樹脂が充填された状態を示す断面図である。板状体９０の裏面は、下金型１０４Ａに全域に渡り当接しており、上金型１０４Ｂは、金型当接領域で当接していることが判る。尚、符号Ｖは真空吸引孔である。図９Ｂは、下金型１０４Ａに、板状体９０が装着された状態を示している。符号１０５が下金型１０４Ａに取り付けられたガイドピンであり、板状体９０に開口されたガイド孔を介してガイドピン１０５が顔を出している。
【０１２２】
図９Ｃは、金型に形成されるキャビティ１０５、ランナー１０７およびポット１０６の関係を説明する図である。図のように、キャビティ１０５が横方向に複数個配列され、一つのリードフレームで数多くの半導体装置が取れるように設計されている。点線で示す符号１０８は、板状体の配置領域を示し、例えば図１１のような板状体１０９が従来のリードフレームと同様な扱いで装着される。これは、図６の板状体が複数一体で形成されたものである。この板状体で製造される半導体装置自身は、サイズが小さく、しかも一つのキャビティ内で多数個取りが可能であり、大量生産が可能であり、製造コストの低減につながる特徴を有する。（以上図８、図９を参照）
続いて、金型１０４から封止された板状体を取り出し、絶縁性樹脂１０３の裏面に露出する板状体９０を取り除き、第１のパッド、ダイパッド等の導電パターンを分離する工程がある。
【０１２３】
図１０Ａは、分離するラインを示した平面図であり、図１０Ｂは、絶縁性樹脂１０３の裏面と第１のパッドの裏面、または絶縁性樹脂１０３の裏面とダイパッドの裏面が一致したものを示すものである。これは、研磨装置で分離溝１００が露出されるまで削り取ることで可能となる。尚、裏面に半田レジスト等の絶縁被膜を形成し、電気的接続が必要な部分のみを露出させても良い。
【０１２４】
また図１０Ｃは、この研磨を途中で止め、第１のパッドの他端１１０に凸部１１１が形成されているものである。これは凸部１１１に対応する部分にホトレジストを形成し、これ以外の部分をエッチングする事で可能となる。そして凸部１１１が露出するように絶縁被膜１１２を形成する。こうすることにより、ダイパッド８２の下に通過する実装基板側の導電体との短絡を防止することができる。またロウ材を介した固着では、第１のパッドに濡れた半田が延びて隣のパッド８１やアイランド８２と接触することもなくなる。特に微細パターンに成ればなるほど、この絶縁被膜は有効になる。
【０１２５】
そして最後に、このモールドされたリードフレーム９０をダイシングテーブルに配置し、合わせマーク８５、８６を基準にしてブレードの位置を調整し、点線で示すラインに沿ってダイシングし、半導体装置１１３として完成する。
【０１２６】
尚、本製造方法では、ダイパッド８２にトランジスタが実装されているだけであるが、ダイオード、ＩＣでも良い。また、構造によっては、一つのアイランドに複数の半導体チップが固着されても良いし、またそれぞれの半導体チップを固着するためにそれぞれアイランドを設けても良い。
続いて、本実施の形態で採用される半導体装置を、図１２を参照しながら更に説明する。
【０１２７】
本構造は、導電パターン１５１として配線Ｌ１、Ｌ２が形成されており、第１のパッドおよび／または外部取り出し用電極としてランド状の電極１５１Ｂ、ＣＥ〜Ｊが形成され、ダイパッドとして１５１Ａ、１５１Ｄが形成されている。
【０１２８】
ＩＣ回路には、大規模の回路から小規模の回路まである。しかしここでは、図面の都合もあり、小規模な回路を図１２Ａに示す。この回路は、オーディオの増幅回路に多用される差動増幅回路とカレントミラー回路が接続されたものである。前記差動増幅回路は、図１２Ａの如く、ＴＲ１とＴＲ２で構成され、前記カレントミラー回路は、ＴＲ３とＴＲ４で主に構成されている。
【０１２９】
図１２Ｂは、図１２Ａの回路を本半導体装置に実現した時の平面図であり、図１２Ｃは、図１２ＢのＡ−Ａ線に於ける断面図、図１２Ｄは、Ｂ−Ｂ線に於ける断面図である。左側には、ＴＲ１とＴＲ３が実装されるダイパッド１５１Ａが設けられ、右側にはＴＲ２とＴＲ４が実装されるダイパッド１５１Ｄが設けられている。このダイパッド１５１Ａ、１５１Ｄの上側には、外部接続用の電極１５１Ｂ、１５１Ｅ〜１５１Ｇが設けられ、下側には、１５１Ｃ、１５１Ｈ〜１５１Ｊが設けられている。そしてＴＲ１のエミッタとＴＲ２のエミッタが共通接続されているため、配線Ｌ２が電極１５１Ｅ、１５１Ｇと一体となって形成されている。またＴＲ３のベースとＴＲ４のベース、ＴＲ３のエミッタとＴＲ４のエミッタが共通接続されているため、配線Ｌ１が電極１５１Ｃ、１５５Ｊと一体となって設けられ、配線Ｌ３が電極１５５Ｈ、１５５Ｉと一体となって設けられている。
【０１３０】
本発明の特徴は、この配線Ｌ１〜Ｌ３にある。図４で説明すれば、配線６０がこれに該当するものである。これらの配線は、本ハイブリッドＩＣの集積度により異なるが、幅は、２５μｍ〜と非常に狭いものである。尚、この２５μｍの幅は、ウェットエッチングを採用した場合の数値であり、ドライエッチングを採用すれば、この幅は更に狭くできる。
【０１３１】
図１２Ｄからも明らかなように、配線Ｌ１は、裏面を露出するだけで、その他の側面は、全て絶縁性樹脂１５０で支持されている。また別の表現をすれば、絶縁性樹脂１５０に配線が埋め込まれているため、配線の抜け、反りを防止することが可能となる。特に、導電路の側面が粗面で成る事、湾曲で成る事、導電路の表面にひさしが形成されている事等により、アンカー効果が発生し、絶縁性樹脂から前記導電路が抜けにくい構造となる。
【０１３２】
また外部接続用の電極１５１Ｂ、１５１Ｃ、１５５１Ｅ〜１５１Ｊは、前述したとおり絶縁性樹脂で埋め込まれているため、固着される外部リードから外力が加わっても、剥がれずらい構造となる。
続いて、トランジスタを複数個採用して、簡単な回路を構成する半導体装置のパターンについて図１３〜図１６を参照しながら説明する。尚、一番外側に示す矩形は、半導体装置の外形を示すものである。
【０１３３】
図１３は、それぞれのダイパッド２００、２０１に半導体素子２０３、２０４が固着され、第１のパッドと外部取り出し用電極を兼ねた電極２０５〜２０７には、金属細線が接続されている。また電極２０６は、二本の金属細線を同電位にするものであり、電極間に設けられる配線を省略したものである。即ち、電極２０６は、ボンディングパッド、外部取り出し電極および２つの電極を同電位にするための配線として機能するものである。
【０１３４】
図１４は、ダイパッド２１０、２１１に半導体素子２１２、２１３、２１４、２１５が固着され、第１のパッド２１６〜２２０には、金属細線が接続されている。また電極２２０は、ダイパッド２１０と一体で構成されており、間には接続用の配線２２１が設けられている。また図１３と異なり、ボンディングパッドが点在されて形成されているものである。
【０１３５】
図１５は、一側辺に、第１のパッド２３０…が一列に形成され、ダイパッド２３１、２３２には、半導体素子２３３〜２３５が固着されているものである。またダイパッド２３２は、半導体素子の固着用ランドおよびボンディングパッドとして機能するものである。
【０１３６】
更に図１６は、ダイパッド２４０〜２４２に半導体素子２４３〜２４５が固着されているものである。そして第１のパッド２４６…、２４７が配置されている。尚、パッド２４７は、３つの電極を同電位にするものである。
【０１３７】
以上の説明からも判るように、金属細線は、半導体素子の電極とボンディングパッドとの間を電気的に接続するものであると同時に、本来配線を使用したら交差する様な所のクロスオーバーとして活用することができる。
また全実施例に言えることであるが、板状体にエッチングレートの小さい導電被膜を被覆し、この導電被膜を介してハーフエッチングすることによりひさしと湾曲構造が実現でき、アンカー効果を持たせることができる。
【０１３８】
例えばＣｕ箔の上にＮｉを被着すると、塩化第二鉄または塩化第二銅等でＣｕとＮｉが一度にエッチングでき、エッチングレートの差によりＮｉがひさしと成って形成されるため好適である。
【０１３９】
また、半導体チップの裏面が直接露出したり、アイランドが露出するため、実装基板の導電路と熱的に結合できるため、半導体装置の放熱性を高めることができる。よって半導体チップの温度を低下させることができ、その分半導体チップの駆動能力を向上させることができる。
【０１４０】
例えばパワーＭＯＳ、ＩＧＢＴ、ＳＩＴ、大電流駆動用のトランジスタ、大電流駆動用のＩＣ（ＭＯＳ型、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型）メモリ素子等は、好適である。
【０１４１】
【発明の効果】
以上の説明から明らかなように、本発明の板状体は、導電被膜またはホトレジストを介して導電パターンをハーフエッチングできる構造を有する。更には板状体を表から裏まで、プレスやエッチングで抜かず、途中で止めハイブリッドＩＣの導電パターンとして構成することもできる。このハーフエッチングが採用できる構造により、導電パターンの間隔を狭める事ができ、より微細なハイブリッドＩＣ用のパターンが可能となる。また第１のパッド、ダイパッド、配線は板状体と一体で構成されるため、変形や反り等が抑制でき、タイバー、吊りリードを不要とする事ができる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事で導電パターンの分離が可能となり、位置ずれも無く所定の位置に導電パターンを配置することができる。しかもハイブリッドＩＣ特有の長く引き回された配線も何ら変形無く配置することができる。
【０１４２】
また樹脂封止領域内に、導電パターン全域が配置されることで、従来リードとリードの間から発生したバリをなくすことができる。
【０１４３】
またガイドピンと同一パターンが形成されていることにより、絶縁性樹脂で封止する際に、ガイドピンとして開口させることができる。また前もってガイドピンを開口させておくことにより、封止用の金型のガイドピンにセットすることができ、精度の高い樹脂封止が可能となる。
【０１４４】
また板状体をＣｕを主材料で構成し、導電被膜をＮｉ、Ａｇ、ＡｕまたはＰｄ等で構成すると、導電被膜をエッチングマスクとして活用することができ、更には、ハーフエッチングした際、その側面を湾曲構造にしたり、導電パターンの表面に導電被膜によるひさしを形成することができ、アンカー効果を持たせた構造とすることができる。従って絶縁性樹脂の裏面に位置する導電パターンの抜け、反りを防止することができる。
【０１４５】
またダイパッド自身も、板状体と一体で構成されるため、吊りリードを採用することなく構成することができる。
【０１４６】
また板状体で製造される半導体装置は、半導体素子、導電パターン等の導電路および絶縁性樹脂の必要最小限で構成され、資源に無駄のない半導体装置となる。よってコストを大幅に低減できる半導体装置を実現できる。また絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にすることにより、非常に小型化、薄型化および軽量化された半導体装置を実現できる。
【０１４７】
また導電パターンの裏面を絶縁性樹脂から露出しているため、導電パターンの裏面が直ちに外部との接続に供することができ、従来構造のフレキシブルシートの如くスルーホール等の加工を不要にできる利点を有する。
【０１４８】
しかも半導体素子がロウ材、Ａｕ、Ａｇ等の導電被膜を介して直接ダイパッドに固着されている場合、ダイパッドの裏面が露出されているため、半導体素子から発生する熱をダイパッドを介して直接実装基板に熱を伝えることができる。特にこの放熱性により、パワー素子の実装も可能となる。
【０１４９】
また本半導体装置は、分離溝の表面と導電パターンの表面は、実質一致している平坦な表面を有する構造となっており、狭ピッチＱＦＰ等を実装基板に実装しても、半導体装置自身をそのまま水平に移動できるので、外部取り出し用電極のずれの修正が極めて容易となる。
【０１５０】
また導電パターンの側面が湾曲構造をしており、更には表面にひさしが形成できる。よってアンカー効果を発生させることができ、導電パターンの反り、抜けを防止することができる。
【０１５１】
また、絶縁性樹脂の被着時まで板状体で全体を支持し、導電パターンの分離、ダイシングは絶縁性樹脂が支持基板となる。従って、従来例で説明した如く、支持基板が要らなくなり、コスト的にも安価にできるメリットを有する。
【図面の簡単な説明】
【図１】本発明の板状体を説明する図である。
【図２】本発明の板状体を採用した半導体装置の製造方法を説明する図である。
【図３】本発明の板状体を採用した半導体装置の製造方法を説明する図である。
【図４】板状体に形成される導電パターンを説明する図である。
【図５】本発明の板状体を説明する図である。
【図６】本発明の板状体を説明する図である。
【図７】本発明の板状体を採用した半導体装置の製造方法を説明する図である。
【図８】本発明の板状体を採用した半導体装置の製造方法を説明する図である。
【図９】本発明の板状体を採用した半導体装置の製造方法を説明する図である。
【図１０】本発明の板状体を採用した半導体装置の製造方法を説明する図である。
【図１１】板状体をリードフレームとして採用した図である。
【図１２】本発明の板状体を更に説明した図である。
【図１３】本発明の板状体を説明する図である。
【図１４】本発明の板状体を説明する図である。
【図１５】本発明の板状体を説明する図である。
【図１６】本発明の板状体を説明する図である。
【図１７】従来のハイブリッドＩＣの実装構造を説明する図である。
【図１８】従来のリードフレームを使ってハイブリッドＩＣを実現した図である。
【符号の説明】
５０ 板状体
５２ 第１の表面
５３ 第２の表面
５４ 半導体素子搭載領域
５５ 第１のパッド
５６ 導電被膜
５７ 半導体素子
６０ 配線
６１ 固着パッド
６２ 外部取り出し用電極
７０ 凸部
７１ 金属細線
７２ 受動素子

Claims (13)

  1. １層の金属材料から成り、平坦面から成る第１の表面と、前記第１の表面に対向して成る第２の表面と、前記第２の表面にて厚み方向に一体に形成された凸状の凸部とを有し、前記凸部が半導体装置の導電部材として残存する板状体であり、
    前記凸部は、ダイパッド間、ボンディングパッド間または前記ダイパッドと前記ボンディングパッドとの間を一体で延在する配線を構成することを特徴とする板状体。
  2. 前記凸部の上面は、導電被膜またはレジストにより被覆されることを特徴とする請求項１記載の板状体。
  3. 相対向する側辺には、ガイドピンと実質同一パターン、または前記ガイドピンが挿入されるガイド孔が形成されていることを特徴とする請求項１記載の板状体。
  4. 複数の前記凸部から成るパターンを一単位としたユニットがマトリックス状に配置されることを特徴とする請求項１記載の板状体。
  5. 前記凸部の側面は、湾曲面から成ることを特徴とする請求項１記載の板状体。
  6. 前記導電被膜は、前記凸部の上面でひさしを構成することを特徴とする請求項２記載の板状体。
  7. 前記凸部から成る位置合わせマークが前記第２の表面に形成されることを特徴とする請求項１記載の板状体。
  8. 複数の前記凸部から成るパターンを一単位としたユニットがマトリックス状に配置され、
    前記ユニット同士の間のダイシングラインに対応して前記位置合わせマークが設けられることを特徴とする請求項７記載の板状体
  9. １層の金属材料から成り、平坦面から成る第１の表面と、前記第１の表面に対向して成る第２の表面とを有し、ダイパッド間、ボンディングパッド間または前記ダイパッドと前記ボンディングパッドとの間を一体で延在する配線を含む導電パターンを構成して一体に凸状に形成される凸部を前記第２の表面に有し、前記凸部が半導体装置の導電部材として残存する板状体を用意する工程と、
    複数の回路素子を前記導電パターンに固着することにより、前記配線を介して前記回路素子同士を接続する工程と、
    前記回路素子が封止されるように前記第２の表面を絶縁性樹脂で被覆する工程と、
    前記導電パターンが分離されるまで前記板状体を前記第１の表面から除去し、前記凸部を前記導電パターンとして残存させる工程とを具備することを特徴とする半導体装置の製造方法。
  10. 前記回路素子は前記ダイパッドに固着され、前記回路素子は金属細線を介して前記ボンディングパッドに電気的に接続されることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記板状体には、複数の前記凸部を１つの単位としたユニットがマトリックス状に配置され、
    前記導電パターンを分離した後に、前記絶縁性樹脂を切断して前記ユニットは個々の半導体装置に分離されることを特徴とする請求項９記載の半導体装置の製造方法。
  12. 前記凸部から成る位置合わせマークが前記第２の表面に形成され、
    前記位置合わせマークを基準として、前記絶縁性樹脂をダイシングする工程を具備することを特徴とする請求項９記載の半導体装置の製造方法。
  13. 前記板状体の前記第２の表面には、複数の前記凸部から成るパターンを一単位としたユニットがマトリックス状に配置され、
    前記ユニット同士の間のダイシングラインに対応して前記位置合わせマークが設けられ、
    前記位置合わせマークを基準として、前記絶縁性樹脂がダイシングされて各々の前記ユニットが分離されることを特徴とする請求項１２記載の半導体装置の製造方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10153615C1 (de) * 2001-10-31 2003-07-24 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von elektronischen Bauteilen
US6774470B2 (en) 2001-12-28 2004-08-10 Dai Nippon Printing Co., Ltd. Non-contact data carrier and method of fabricating the same
US7414858B2 (en) 2002-04-11 2008-08-19 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
DE10315438A1 (de) * 2003-04-03 2004-10-14 Conti Temic Microelectronic Gmbh Anordnung von elektrischen und/oder mechanischen Komponenten auf einer großen, flexiblen Folienleiterfläche
JP4353853B2 (ja) * 2004-05-20 2009-10-28 三洋電機株式会社 回路装置の製造方法および板状体
DE102005051036A1 (de) * 2005-10-25 2007-04-26 Infineon Technologies Ag Verfahren zum Aufbau eines integrierten Bausteins sowie integrierter Baustein
US7927920B2 (en) * 2007-02-15 2011-04-19 Headway Technologies, Inc. Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package
KR100831593B1 (ko) * 2007-04-23 2008-05-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법, 비아홀 천공 장치
US9545009B2 (en) * 2007-05-23 2017-01-10 Spectra Logic, Corporation Passive alterable electrical component
CN101662912B (zh) * 2008-08-29 2012-01-11 英业达股份有限公司 电路板旋转定位结构
JP2010129591A (ja) * 2008-11-25 2010-06-10 Mitsui High Tec Inc リードフレーム、このリードフレームを用いた半導体装置及びその中間製品、並びにこれらの製造方法
EP2194571A1 (en) * 2008-12-08 2010-06-09 TNO Nederlandse Organisatie voor Toegepast Wetenschappelijk Onderzoek Preparation of moulded body with electric circuit
JP5529494B2 (ja) * 2009-10-26 2014-06-25 株式会社三井ハイテック リードフレーム
US20110115067A1 (en) * 2009-11-18 2011-05-19 Jen-Chung Chen Semiconductor chip package with mold locks
JP5625340B2 (ja) * 2009-12-07 2014-11-19 富士通セミコンダクター株式会社 半導体装置とその製造方法
US8384231B2 (en) * 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9054417B2 (en) * 2011-07-25 2015-06-09 Auden Techno Corp. Manufacturing method of antenna structure
JP2016072606A (ja) * 2014-09-30 2016-05-09 日本特殊陶業株式会社 配線基板および多数個取り配線基板
US9491867B2 (en) * 2014-09-30 2016-11-08 Ngk Spark Plug Co., Ltd. Wiring substrate and multi-piece wiring substrate
US20170221871A1 (en) * 2016-02-01 2017-08-03 Octavo Systems Llc Systems and methods for manufacturing electronic devices
CN108882519A (zh) * 2018-08-27 2018-11-23 惠科股份有限公司 电路板及其制造方法、驱动电路板、显示设备、显示***
JP7427087B2 (ja) 2020-05-29 2024-02-02 三井化学株式会社 異方導電性シート、異方導電性シートの製造方法、電気検査装置および電気検査方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4447857A (en) * 1981-12-09 1984-05-08 International Business Machines Corporation Substrate with multiple type connections
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5177591A (en) * 1991-08-20 1993-01-05 Emanuel Norbert T Multi-layered fluid soluble alignment bars
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
US5493075A (en) * 1994-09-30 1996-02-20 International Business Machines Corporation Fine pitch solder formation on printed circuit board process and product
JPH08204103A (ja) 1995-01-30 1996-08-09 Mitsui Toatsu Chem Inc 多端子半導体パッケージ
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5796590A (en) * 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
JP3094948B2 (ja) * 1997-05-26 2000-10-03 日本電気株式会社 半導体素子搭載用回路基板とその半導体素子との接続方法
JP3837215B2 (ja) * 1997-10-09 2006-10-25 三菱電機株式会社 個別半導体装置およびその製造方法
JPH11126952A (ja) 1997-10-22 1999-05-11 Sanyo Electric Co Ltd 混成集積回路装置およびその製造方法
US6329605B1 (en) * 1998-03-26 2001-12-11 Tessera, Inc. Components with conductive solder mask layers
US6377464B1 (en) * 1999-01-29 2002-04-23 Conexant Systems, Inc. Multiple chip module with integrated RF capabilities

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