JP4073098B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4073098B2
JP4073098B2 JP32832098A JP32832098A JP4073098B2 JP 4073098 B2 JP4073098 B2 JP 4073098B2 JP 32832098 A JP32832098 A JP 32832098A JP 32832098 A JP32832098 A JP 32832098A JP 4073098 B2 JP4073098 B2 JP 4073098B2
Authority
JP
Japan
Prior art keywords
element mounting
mounting portions
semiconductor device
conductive pattern
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP32832098A
Other languages
English (en)
Other versions
JP2000150543A (ja
Inventor
孝行 谷
治雄 兵藤
隆生 渋谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP32832098A priority Critical patent/JP4073098B2/ja
Priority to TW088119997A priority patent/TW472368B/zh
Priority to KR10-1999-0050988A priority patent/KR100369204B1/ko
Priority to US09/441,885 priority patent/US6326232B1/en
Priority to EP99122090.6A priority patent/EP1003213B1/en
Priority to EP10006970.7A priority patent/EP2234147A3/en
Publication of JP2000150543A publication Critical patent/JP2000150543A/ja
Priority to US09/974,847 priority patent/US6784523B2/en
Priority to KR10-2002-0048358A priority patent/KR100369205B1/ko
Application granted granted Critical
Publication of JP4073098B2 publication Critical patent/JP4073098B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にパッケージ外形を縮小し、実装面積を低減しコストダウンが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。このリードフレームには短冊状あるいはフープ状のフレームが用いられており、いずれにしろ１回の封止工程で複数個の半導体装置が同時に封止されている。
【０００３】
図６は、トランスファーモールド工程の状況を示す図である。トランスファーモールド工程では、ダイボンド、ワイヤボンドにより半導体チップ１が固着されたリードフレーム２を、上下金型３Ａ、３Ｂで形成したキャビティ４の内部に設置し、キャビティ４内にエポキシ樹脂を注入することにより、半導体チップ１の封止が行われる。このようなトランスファーモールド工程の後、リードフレーム２を各半導体チップ１毎に切断して、個別の半導体装置が製造される（例えば特開平０５−１２９４７３号）。
【０００４】
この時、図７に示すように、金型３Ｂの表面には多数個のキャビティ４ａ〜４ｆと、樹脂を注入するための樹脂源５と、ランナー６、及びランナー６から各キャビティ４ａ〜４ｆに樹脂を流し込むためのゲート７とが設けられている。これらは全て金型３Ｂ表面に設けた溝である。短冊状のリードフレームであれば、１本のリードフレームに例えば１０個の半導体チップ１が搭載されており、１本のリードフレームに対応して、１０個のキャビティ４と１０本のゲート７、及び１本のランナー６が設けられる。そして、金型３表面には例えばリードフレーム２０本分のキャビティ４が設けられる。
【０００５】
図８は、上記のトランスファーモールドによって製造した半導体装置を示す図である。トランジスタ等の素子が形成された半導体チップ１がリードフレームのアイランド８上に半田等のろう材９によって固着実装され、半導体チップ１の電極パッドとリード１０とがワイヤ１１で接続され、半導体チップ１の周辺部分が上記キャビティの形状に合致した樹脂１２で被覆され、樹脂１２の外部にリード端子１０の先端部分が導出されたものである。
【０００６】
【発明が解決しようとする課題】
従来のパッケージでは、外部接続用のリード端子１０を樹脂１２から突出させるので、リード端子１０の先端部までの距離を実装面積として考慮しなくてはならず、樹脂１２の外形寸法より実装面積の方が遥かに大きくなるという欠点がある。
【０００７】
また、従来のトランスファーモールド技術では、圧力をかけ続けた状態で硬化させることから、ランナー６とゲート７においても樹脂が硬化し、このランナー６等に残った樹脂は廃棄処分となる。そのため、上記のリードフレームを用いた手法では、製造すべき半導体装置個々にゲート７を設けるので、樹脂の利用効率が悪く、樹脂の量に対して製造できる半導体装置の個数が少ないという欠点があった。
【０００８】
【課題を解決するための手段】
本発明は、上述した各事情に鑑みて成されたものであり、多数の素子搭載部を有する絶縁基板を準備し、前記素子搭載部の各々に半導体チップを固着し、前記各々の半導体チップを樹脂層で被覆し、前記素子搭載部毎に前記樹脂層と前記絶縁基板とを分離して個々の半導体素子を形成する半導体装置の製造方法において、
前記絶縁基板の裏面側に、前記半導体チップの外部接続電極となる電極パターンを設け、
該電極パターンを、分離した絶縁基板の端部から内側に後退させたことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１０】
第１工程：
まず、図１に示したような、１個の半導体装置に対応する搭載部２０を複数個分、例えば１００個分を縦横に配置した、大判の共通基板２１を準備する。共通基板２１は、セラミックやガラスエポキシ等からなる絶縁基板であり、それらが１枚あるいは数枚重ね合わされて、合計の板厚が２５０〜３５０μｍと製造工程における機械的強度を維持し得る板厚を有している。以下は、第１の絶縁基板２２（板厚：約１００μｍ）の上に第２の絶縁基板２３（板厚：約２００μｍ）を重ね合わせて、大判の共通基板を形成した例を説明する。
【００１１】
共通基板２１の各搭載部２０の表面には、タングステン等の金属ペーストの印刷と、金の電解メッキによる導電パターンが形成されている。これらは、各々金属ペーストの印刷を終了した第１と第２の絶縁基板２２、２３を張り合わせ、焼成し、そして電解メッキ法よって金属ペースト上に金メッキ層を形成することによって得られる。
【００１２】
図２（Ａ）は第１の絶縁基板２２の表面に形成した導電パターンを示す平面図、図２（Ｂ）は第１の絶縁基板２２の裏面側に形成した導電パターンを示す平面図である。
【００１３】
点線で囲んだ各搭載部２０は、例えば長辺×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有しており、これらは互いに２０〜５０μｍの間隔を隔てて縦横に配置されている。前記間隔は後の工程でのダイシングライン２４となる。導電パターンは、各搭載部２０内においてアイランド部２５とリード部２６を形成し、これらのパターンは各搭載部２０内において同一形状である。アイランド部２５は半導体チップを搭載する箇所であり、リード部２６は半導体チップの電極パッドとワイヤ接続する箇所である。アイランド部２５からは２本の第１の連結部２７が連続したパターンで延長される。これらの線幅はアイランド部２５よりも狭い線幅で、例えば０．５ｍｍの線幅で延在する。第１の連結部２７はダイシングライン２４を超えて隣の搭載部２０のリード部２６に連結するまで延在する。更に、リード部２６からは各々第２の連結部２８が、第１の連結部２７とは直行する方向に延在し、ダイシングライン２４を越えて隣の搭載部２０のリード部２６に連結するまで延在する。第２の連結部２８は更に、搭載部２０周囲を取り囲む共通連結部２９に連結する。このように第１と第２の連結部２７、２８が延在することによって、各搭載部２０のアイランド部２５とリード部２６とを電気的に共通接続する。
【００１４】
図２（Ｂ）を参照して、第１の絶縁基板２２には、各搭載部２０毎にスルーホール３０が設けられている。スルーホール３０の内部はタングステンなどの導電材料によって埋設されている。そして、各スルーホール３０に対応して、裏面側に外部電極３１ａ、３１ｂ、３１ｃ、３１ｄを形成する。これらの外部電極３１ａ、３１ｂ、３１ｃ、３１ｄは、搭載部２０の端から０．０５〜０．１ｍｍ程度後退されたパターンで形成されている。電気的には、各スルーホール３０を介して共通連結部２９に接続される。
【００１５】
図３（Ａ）は第２の絶縁基板２３を張り合わせた状態を示す平面図、図３（Ｂ）は同じく断面図である。
【００１６】
第２の絶縁基板２３にはアイランド部２５の上部を開口する開口部４０が設けられ、リード部２６に対応する箇所には同じくリード部３２ａ、３２ｂが設けられる。第２の絶縁基板２３のリード部３２ａ、３２ｂの下にはスルーホール３０が設けられ、各々が第１の絶縁基板２２表面のリード部２６に電気接続する。従って、リード部３２ａ、３２ｂは各々外部電極３１ｃ、３１ｄに電気接続される。
【００１７】
これらのリード部３２ａ、３２ｂもまた、各搭載部２０の端からは０．０５〜０．１ｍｍ程度後退されたパターンで形成されている。即ち、ダイシングライン２４を横断するのは線幅が狭い第１と第２の連結部２７、２８だけである。
【００１８】
そして、第１と第２の絶縁基板２２、２３を張り合わせた状態で、導電パターンを一方の電極とする電解メッキにより、導電パターンの上に金メッキ層を形成する。各導電パターンは共通連結部２９によって電気接続されているので、電解メッキ手法を用いることが可能となる。但し第１と第２の絶縁基板２２、２３の張り合わせ面には形成されない。
【００１９】
第２工程：図４（Ａ）参照
斯様に金メッキ層を形成した共通基板２１の各搭載部２０毎に、半導体チップ３３をダイボンド、ワイヤボンドする。半導体チップ３３はアイランド部２５表面にＡｇペーストなどの接着剤によって固定し、半導体チップ３３の電極パッドとリード部３２ａ、３２ｂとを各々ワイヤ３４で接続する。半導体チップ３３としては、バイポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の能動素子を形成している。パワーＭＯＳＦＥＴであれば、外部電極３１ａ、３１ｂがドレイン電極となり、外部電極３１ｃ、３１ｄが各々ソース電極とゲート電極になる。
【００２０】
第３工程：図４（Ｂ）参照
共通基板２１の上方に移送したディスペンサから所定量のエポキシ系液体樹脂を滴下（ポッティング）し、すべての半導体チップ３３を共通の樹脂層３５で被覆する。例えば一枚の共通基板２１に１００個の半導体チップ３３を搭載した場合は、１００個全ての半導体チップ３３を一括して被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ（松下電工製）を用いた。滴下した液体樹脂は比較的粘性が高く、表面張力を有しているので、その表面が湾曲する。
【００２１】
第４工程：図４（Ｃ）参照
樹脂層３５の湾曲した表面を、平坦面に加工する。加工するには、樹脂が硬化する前に平坦な成形部材を押圧して平坦面に加工する手法と、滴下した樹脂層３５を１００〜２００度、数時間の熱処理（キュア）にて硬化させた後に、湾曲面を研削することによって平坦面に加工する手法とが考えられる。研削にはダイシング装置を用い、ダイシングブレードによって樹脂層３５の表面が共通基板２１から一定の高さに揃うように、樹脂層３５表面を削る。この工程では、樹脂層３５の膜厚を０．３〜１．０ｍｍに成形する。平坦面は、少なくとも最も外側に位置する半導体チップ３３を個別半導体装置に分離したときに、規格化したパッケージサイズの樹脂外形を構成できるように、その端部まで拡張する。前記ブレードには様々な板厚のものが準備されており、比較的厚めのブレードを用いて、切削を複数回繰り返すことで全体を平坦面に形成する。
【００２２】
第５工程：図４（Ｄ）参照
次に、搭載部２０毎に樹脂層３５を切断して各々の半導体装置に分離する。切断にはダイシング装置を用い、ダイシングブレード３６によってダイシングライン２４に沿って樹脂層３５と共通基板２１とを同時に切断することにより、搭載部２０毎に分割した半導体装置を形成する。ダイシング工程においては共通基板２１の裏面側にブルーシート（たとえば、商品名：ＵＶシート、リンテック株式会社製）を貼り付け、前記ダイシングブレードがブルーシートの表面に到達するような切削深さで切断する。この時には、共通基板２１の表面にあらかじめ形成した合わせマークをダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。
【００２３】
図５は、上述の工程によって形成された各半導体装置３３を示す図である。（Ａ）が平面図、（Ｂ）が断面図、（Ｃ）が裏面図である。
【００２４】
パッケージの周囲４側面は、樹脂層３５と共通基板２１の切断面で形成され、パッケージの上面は平坦化した樹脂層３５の表面で形成され、パッケージの下面は第１の絶縁基板２２の裏面側で形成される。第２の絶縁基板２３は、リード部３２ａ、３２ｂとアイランド部２５とに高さの差を与える。また、第２の絶縁基板２３はリード部３２ａ、３２ｂを設けた１辺に沿って残存する。
【００２５】
アイランド部２５とリード部３２ａ、３２ｂはパッケージの端面から後退されており、第１と第２の接続部２７、２８の切断部分だけがパッケージ側面に露出する。裏面側の金メッキ層による外部電極３１ａ〜３１ｄも同様に、パッケージ端面からは後退されている。
【００２６】
斯かる手法によって形成した半導体装置は、以下の効果を有する。
【００２７】
多数個の素子をまとめて樹脂でパッケージングするので、個々にパッケージングする場合に比べて、無駄にする樹脂材料を少なくでき、材料費の低減につながる。
【００２８】
リードフレームを用いないので、従来のトランスファーモールド手法に比べて、パッケージ外形を大幅に小型化することができる。
【００２９】
外部接続用の端子が共通基板２１の裏面に形成され、パッケージの外形から突出しないので、装置の実装面積を大幅に小型化できる。
【００３０】
外部電極３１ａ〜３１ｄのパターンを島状に独立させると共に、その端部を後退させたので、ダイシングで切断する際にダイシングブレードが金メッキ層に接しない構造にすることができる。金メッキ層を切断すると、これを切断しきれずに「髭」の様なものが残ってしまう外観不良の確率が高くなるが、本願ではダイシングブレードに接しない構造にしたので、斯かる外観不良を防止できる。
【００３１】
外部電極３１ａ〜３１ｄの各々を、スルーホール３０を介し更に第１と第２の接続部２７、２８によって電気的に共通接続したので、これを電極の一方とする電解メッキ法を利用することができる。そして、ダイシングする部分を第１と第２の接続部分２７、２８だけにとどめることによって、ダイシングブレードに接する金メッキ層を最小限に抑えることが可能となる。
【００３２】
【発明の効果】
以上に説明したように、本発明によれば、リードフレームを用いた半導体装置よりも更に小型化できるパッケージ構造を提供できる利点を有する。このとき、リード端子が突出しない構造であるので、実装したときの占有面積を低減し、高密度実装を実現できる。
【００３３】
さらに、キャビティを構成するための金型３Ａ、３Ｂが不要であるので、大幅なコストダウンが可能である利点を有する。
【００３４】
そして、裏面の外部電極のパターンをダイシングブレードに接しないパターンにしたことによって、金メッキ層をダイシングすることによって発生する不具合を解消できる。
【図面の簡単な説明】
【図１】本発明を説明するための斜視図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための（Ａ）平面図（Ｂ）断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための（Ａ）平面図（Ｂ）断面図（Ｃ）裏面図である。
【図６】従来例を説明するための断面図である。
【図７】従来例を説明するための平面図である。
【図８】従来例を説明するための断面図である。

Claims (5)

  1. 表面に多数の素子搭載部を有し、前記多数の素子搭載部の夫々には、前記素子搭載部の端よりも内側に後退してなる同一形状の導電パターンを有するとともに、前記多数の素子搭載部のうちの第１の素子搭載部の導電パターンと前記第１の素子搭載部と隣接した前記多数の素子搭載部のうちの第２の素子搭載部の導電パターンは、前記第１の素子搭載部と前記第２の素子搭載部の間に設けられた連結部により電気的に接続され、裏面には前記導電パターンと電気的に接続され、前記素子搭載部に対応する領域の端よりも後退して設けられた外部電極を有し、前記連結部により前記導電パターンに電解メッキが施された絶縁基板を準備し、
    前記素子搭載部の各々の前記メッキ膜と電気的に接続するとともに、前記素子搭載部に半導体チップを固着し、
    各々の前記半導体チップを樹脂層で被覆するように、前記多数の素子搭載部を一括して封止し、隣接した前記素子搭載部の間にある前記樹脂層、前記連結部および前記絶縁基板とをダイシングにより分離して個々の半導体装置を形成する半導体装置の製造方法。
  2. 複数の搭載部が表面において縦横に位置し、各々の前記搭載部の内側にはアイランド部とリード部の導電パターンが設けられ、前記複数の搭載部のうちの第１の搭載部にあるリード部と前記第１の搭載部と隣接した前記複数の搭載部のうちの第２の搭載部にあるリード部とは、前記アイランド部よりも幅の狭い連結部で電気的に接続され、前記表面と対向する裏面には、各々の前記搭載部に対応する領域の端から内側に後退し、前記導電パターンの下に形成されたスルーホールを介して前記連結部と電気的に接続された複数の外部電極が設けられ、前記連結部を介して電解メッキにより成るメッキ膜が前記導電パターンに設けられた絶縁基板を準備し、
    各々の前記搭載部のアイランド部に半導体チップを電気的に接続して固着し、
    各々の前記半導体チップを樹脂層で被覆するように、前記複数の搭載部を一括して封止し、前記搭載部毎に前記樹脂層と前記絶縁基板とをダイシングブレードにて分離して個々の半導体装置を形成する半導体装置の製造方法であって、
    前記導電パターンおよび前記外部電極は、前記ダイシングにより形成された面から後退し、前記連結部は、前記ダイシングにより形成された面から露出することを特徴とする半導体装置の製造方法。
  3. 前記絶縁基板は、セラミックまたはガラスエポキシから成る請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記メッキ膜は、金よりなる請求項１または請求項２に記載の半導体装置の製造方法。
  5. 前記樹脂層は、液状樹脂を滴下した後に硬化されたものである請求項１または請求項２に記載の半導体装置の製造方法。
JP32832098A 1998-11-18 1998-11-18 半導体装置の製造方法 Expired - Lifetime JP4073098B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP32832098A JP4073098B2 (ja) 1998-11-18 1998-11-18 半導体装置の製造方法
KR10-1999-0050988A KR100369204B1 (ko) 1998-11-18 1999-11-17 반도체 장치의 제조 방법
US09/441,885 US6326232B1 (en) 1998-11-18 1999-11-17 Method of fabricating semiconductor device
TW088119997A TW472368B (en) 1998-11-18 1999-11-17 Method for manufacturing semiconductor device
EP99122090.6A EP1003213B1 (en) 1998-11-18 1999-11-18 Method of fabricating resin-sealed semiconductor devices
EP10006970.7A EP2234147A3 (en) 1998-11-18 1999-11-18 Method of fabricating resin-sealed semiconductor devices
US09/974,847 US6784523B2 (en) 1998-11-18 2001-10-12 Method of fabricating semiconductor device
KR10-2002-0048358A KR100369205B1 (ko) 1998-11-18 2002-08-16 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32832098A JP4073098B2 (ja) 1998-11-18 1998-11-18 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007309193A Division JP4698658B2 (ja) 2007-11-29 2007-11-29 半導体チップ搭載用の絶縁基板

Publications (2)

Publication Number Publication Date
JP2000150543A JP2000150543A (ja) 2000-05-30
JP4073098B2 true JP4073098B2 (ja) 2008-04-09

Family

ID=18208931

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32832098A Expired - Lifetime JP4073098B2 (ja) 1998-11-18 1998-11-18 半導体装置の製造方法

Country Status (5)

Country Link
US (2) US6326232B1 (ja)
EP (2) EP1003213B1 (ja)
JP (1) JP4073098B2 (ja)
KR (2) KR100369204B1 (ja)
TW (1) TW472368B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4073098B2 (ja) * 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
US6696751B2 (en) * 2000-02-10 2004-02-24 Shinko Electric Industries Co., Ltd. Semiconductor device and portable device having a mounting region sharing point symmetry
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
KR100722322B1 (ko) * 2000-07-06 2007-05-28 페어차일드코리아반도체 주식회사 반도체 패키지
JP4562940B2 (ja) * 2001-04-03 2010-10-13 富士通セミコンダクター株式会社 半導体装置用基板
JP4632010B2 (ja) * 2001-06-22 2011-02-16 ミツミ電機株式会社 半導体集積回路パッケージの製造方法
CN100347869C (zh) * 2004-09-14 2007-11-07 宏齐科技股份有限公司 发光芯片的封装结构
CN101101882A (zh) * 2006-07-05 2008-01-09 阎跃军 基板树脂封装方法
CN103000768A (zh) * 2011-09-09 2013-03-27 展晶科技(深圳)有限公司 发光二极管封装结构的制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58201347A (ja) * 1982-05-20 1983-11-24 Unie Kurisutaru Kk リ−ドレスチツプ部品及びその製造方法
JP2901091B2 (ja) * 1990-09-27 1999-06-02 株式会社日立製作所 半導体装置
JPH05129473A (ja) 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
TW232065B (ja) * 1992-04-16 1994-10-11 Sharp Kk
EP1213754A3 (en) 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
US5832600A (en) * 1995-06-06 1998-11-10 Seiko Epson Corporation Method of mounting electronic parts
JPH0936151A (ja) 1995-07-20 1997-02-07 Japan Aviation Electron Ind Ltd 小型樹脂モールド集積回路装置の製造方法およびこの方法により製造された集積回路装置
JP3534501B2 (ja) * 1995-08-25 2004-06-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US5783866A (en) * 1996-05-17 1998-07-21 National Semiconductor Corporation Low cost ball grid array device and method of manufacture thereof
JPH10135252A (ja) * 1996-10-29 1998-05-22 Sony Corp 半導体装置の製造方法
JP3402969B2 (ja) 1996-11-19 2003-05-06 株式会社東芝 半導体装置の製造方法
JPH10284525A (ja) 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
KR100568571B1 (ko) 1997-05-09 2006-04-07 시티즌 도케이 가부시키가이샤 반도체 패키지의 제조 방법 및 집합 회로 기판
JP4115553B2 (ja) 1997-05-09 2008-07-09 シチズンホールディングス株式会社 半導体パッケージの製造方法
FR2764111A1 (fr) 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JP4073098B2 (ja) * 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
JP3877454B2 (ja) * 1998-11-27 2007-02-07 三洋電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US6326232B1 (en) 2001-12-04
EP2234147A3 (en) 2014-05-21
KR100369205B1 (ko) 2003-01-24
EP1003213A3 (en) 2001-01-17
TW472368B (en) 2002-01-11
EP1003213B1 (en) 2014-11-12
US20020022312A1 (en) 2002-02-21
EP1003213A2 (en) 2000-05-24
JP2000150543A (ja) 2000-05-30
US6784523B2 (en) 2004-08-31
KR100369204B1 (ko) 2003-01-24
KR20020073455A (ko) 2002-09-26
EP2234147A2 (en) 2010-09-29
KR20000035516A (ko) 2000-06-26

Similar Documents

Publication Publication Date Title
JP3819574B2 (ja) 半導体装置の製造方法
JP3877454B2 (ja) 半導体装置の製造方法
JP4073098B2 (ja) 半導体装置の製造方法
JP3877453B2 (ja) 半導体装置の製造方法
JP4803855B2 (ja) 半導体装置の製造方法
JP4698658B2 (ja) 半導体チップ搭載用の絶縁基板
JP3710942B2 (ja) 半導体装置の製造方法
JP3738144B2 (ja) 半導体装置の製造方法
JP3639509B2 (ja) 半導体装置の製造方法
JP5121807B2 (ja) 半導体装置の製造方法
JP4215300B2 (ja) 半導体装置の製造方法
JP4162303B2 (ja) 半導体装置の製造方法
JP2000124167A (ja) 半導体装置の製造方法
JP3877448B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040607

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070705

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080122

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110201

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120201

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130201

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140201

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term