JPH04241445A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04241445A JPH04241445A JP301391A JP301391A JPH04241445A JP H04241445 A JPH04241445 A JP H04241445A JP 301391 A JP301391 A JP 301391A JP 301391 A JP301391 A JP 301391A JP H04241445 A JPH04241445 A JP H04241445A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000853 adhesive Substances 0.000 claims description 11
- 230000001070 adhesive effect Effects 0.000 claims description 11
- 239000000919 ceramic Substances 0.000 abstract description 16
- 239000007767 bonding agent Substances 0.000 abstract 1
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にセラミックＩＣケースに関する。
し、特にセラミックＩＣケースに関する。
【０００２】
【従来の技術】従来のセラミックＩＣパッケージは、図
４，図５に示すように、セラミックケース部１１，ボン
ディングステッチ１２，ダイアタッチ１９，内部配線１
８，リード部１７，キャップ１６とで構成され、ＩＣチ
ィップ１３をダイアタッチ１９に金−シリコン合金又は
銀ペースト等の様な導電性接着剤１０で接着し、ＩＣチ
ップ１３のパッドとケースのボンディングステッチ１２
とをボンディングワイヤ１５で結線している。ここで、
ダイアタッチ１９とボンディングステッチ１２との間に
は段があり、ボンディングステッチ１２が一段高くなっ
ている構造であり、ダイアタッチ１９とボンディングス
テッチ１２とが別々の領域に分けられていた。
４，図５に示すように、セラミックケース部１１，ボン
ディングステッチ１２，ダイアタッチ１９，内部配線１
８，リード部１７，キャップ１６とで構成され、ＩＣチ
ィップ１３をダイアタッチ１９に金−シリコン合金又は
銀ペースト等の様な導電性接着剤１０で接着し、ＩＣチ
ップ１３のパッドとケースのボンディングステッチ１２
とをボンディングワイヤ１５で結線している。ここで、
ダイアタッチ１９とボンディングステッチ１２との間に
は段があり、ボンディングステッチ１２が一段高くなっ
ている構造であり、ダイアタッチ１９とボンディングス
テッチ１２とが別々の領域に分けられていた。
【０００３】
【発明が解決しようとする課題】このような従来のセラ
ミックＩＣパッケージでは、ＩＣチップ１３をマウント
する。ダイアタッチ１９に対し、ボンディングステッチ
１２が１段高くなりさらに外側に位置する為、ボンディ
ングステッチ１２のボンディング可能な領域が小さくな
り、チップサイズの小さいＩＣではボンディングステッ
チ１２とＩＣチップ１３のパッドとの距離が遠くなり、
たれさがったりして、不良品となる可能性が非常に高く
なる為、組立可能なチップサイズが非常に限られる。従
って、さまざまな形のＩＣペレットに対し、そのつどＩ
Ｃパッケージを新たに開発するか、ＩＣペレットの系に
制限を加えるかが必要となり、開発期間が長くなったり
、コストが上ったりするという問題点があった。
ミックＩＣパッケージでは、ＩＣチップ１３をマウント
する。ダイアタッチ１９に対し、ボンディングステッチ
１２が１段高くなりさらに外側に位置する為、ボンディ
ングステッチ１２のボンディング可能な領域が小さくな
り、チップサイズの小さいＩＣではボンディングステッ
チ１２とＩＣチップ１３のパッドとの距離が遠くなり、
たれさがったりして、不良品となる可能性が非常に高く
なる為、組立可能なチップサイズが非常に限られる。従
って、さまざまな形のＩＣペレットに対し、そのつどＩ
Ｃパッケージを新たに開発するか、ＩＣペレットの系に
制限を加えるかが必要となり、開発期間が長くなったり
、コストが上ったりするという問題点があった。
【０００４】本発明の目的は、前記問題点が解決され、
ＩＣチップのサイズが変更になっても、ボンディングス
テッチの寸法を変更せずに済むようにした半導体集積回
路装置を提供することにある。
ＩＣチップのサイズが変更になっても、ボンディングス
テッチの寸法を変更せずに済むようにした半導体集積回
路装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明の構成は、ダイア
タッチ上に接着剤で固着された半導体チップと、前記チ
ップ上のパッドと外部リードに電気的に接続されたボン
ディングステッチとを接続するボンディングワイヤとを
備えた半導体集積回路装置において、前記ボンディング
ステッチは前記ダイアタッチ上に設けられていることを
特徴とする。
タッチ上に接着剤で固着された半導体チップと、前記チ
ップ上のパッドと外部リードに電気的に接続されたボン
ディングステッチとを接続するボンディングワイヤとを
備えた半導体集積回路装置において、前記ボンディング
ステッチは前記ダイアタッチ上に設けられていることを
特徴とする。
【０００６】
【実施例】図１は本発明の一実施例のセラミックケース
からキャップを除去した状態を示す平面図、図２は本発
明の一実施例のセラミックケースを示す断面図である。
からキャップを除去した状態を示す平面図、図２は本発
明の一実施例のセラミックケースを示す断面図である。
【０００７】図１，図２において、本実施例は、セラミ
ックケース１，ボンディングステッチ２，ＩＣチップ３
，絶縁性接着剤４，ボンディングワイヤ５，キャップ６
，リード部７，内部配線８，ダイアタッチ９を含み、構
成される。
ックケース１，ボンディングステッチ２，ＩＣチップ３
，絶縁性接着剤４，ボンディングワイヤ５，キャップ６
，リード部７，内部配線８，ダイアタッチ９を含み、構
成される。
【０００８】本実施例の半導体集積回路装置に使用する
セラミックパッケージは、従来のセラミックパッケージ
の様なダイアタッチ１９とボンディングステッチ１２を
分ける段差を無くし、従来ボンディングステッチ１２と
していた部分も、ダイアタッチ９と同じ平面とする。ま
た、ボンディングステッチ２はダイアタッチ９と同一平
面上に置かれ、ダイアタッチ９の中心付近までボンディ
ングステッチ２を延ばす。
セラミックパッケージは、従来のセラミックパッケージ
の様なダイアタッチ１９とボンディングステッチ１２を
分ける段差を無くし、従来ボンディングステッチ１２と
していた部分も、ダイアタッチ９と同じ平面とする。ま
た、ボンディングステッチ２はダイアタッチ９と同一平
面上に置かれ、ダイアタッチ９の中心付近までボンディ
ングステッチ２を延ばす。
【０００９】セラミックパッケージのダイアタッチ９及
びボンディングステッチ２上に、ＩＣチップ３を絶縁性
接着剤４で接着した後、ＩＣチップ３のパッドと接着領
域外のボンディングステッチ２とをワイヤ５でボンディ
ングし、キャップ６で封止する。
びボンディングステッチ２上に、ＩＣチップ３を絶縁性
接着剤４で接着した後、ＩＣチップ３のパッドと接着領
域外のボンディングステッチ２とをワイヤ５でボンディ
ングし、キャップ６で封止する。
【００１０】特に長方形のＩＣチップ３の場合、従来は
専用のセラミックケースを開発する必要があったのに対
し、本実施例によれば、ボンディングステッチ２がダイ
アタッチ９の中心付近まで延長されている為、ダイアタ
ッチ９及びボンディングステッチ２上にＩＣチップ３を
絶縁性接着剤４で接着した後、接着領域の外側のＩＣチ
ップ３近傍のボンディングステッチ２とワイヤボンディ
ングすれば良く、ボンディングワイヤ５は短かく、ショ
ート等の不良をおこす事はない。
専用のセラミックケースを開発する必要があったのに対
し、本実施例によれば、ボンディングステッチ２がダイ
アタッチ９の中心付近まで延長されている為、ダイアタ
ッチ９及びボンディングステッチ２上にＩＣチップ３を
絶縁性接着剤４で接着した後、接着領域の外側のＩＣチ
ップ３近傍のボンディングステッチ２とワイヤボンディ
ングすれば良く、ボンディングワイヤ５は短かく、ショ
ート等の不良をおこす事はない。
【００１１】図３は、本発明の他の実施例の半導体集積
回路装置の断面図である。
回路装置の断面図である。
【００１２】図３において、本実施例は、セラミックケ
ース２１，ボンディングステッチ２２，ＩＣチップ２３
，絶縁性接着剤２４，ボンディングワイヤ２５，キャッ
プ２６，リード部２７，内部配線２８を含み、構成され
る。
ース２１，ボンディングステッチ２２，ＩＣチップ２３
，絶縁性接着剤２４，ボンディングワイヤ２５，キャッ
プ２６，リード部２７，内部配線２８を含み、構成され
る。
【００１３】本実施例では、ボンディングステッチ２２
がダイヤタッチ上につくられた溝の中に埋込れており、
ダイアタッチの平坦性を保ち、かつボンディングステッ
チ２２間のショート等を防ぐ上で有効である。
がダイヤタッチ上につくられた溝の中に埋込れており、
ダイアタッチの平坦性を保ち、かつボンディングステッ
チ２２間のショート等を防ぐ上で有効である。
【００１４】以上説明したように、本実施例によれば、
ボンディングステッチをダイアタッチ上に直接形成し、
特に前記ボンディングステッチが前記ダイアタッチの中
心付近まで延長され、ＩＣチップを前記ダイアタッチ及
び前記ボンディングステッチ上に絶縁性接着剤で接着し
た後、前記ＩＣチップと前記ボンディングステッチの絶
縁性接着剤で被覆されていない領域とをワイヤボンディ
ングする事を特徴とする。
ボンディングステッチをダイアタッチ上に直接形成し、
特に前記ボンディングステッチが前記ダイアタッチの中
心付近まで延長され、ＩＣチップを前記ダイアタッチ及
び前記ボンディングステッチ上に絶縁性接着剤で接着し
た後、前記ＩＣチップと前記ボンディングステッチの絶
縁性接着剤で被覆されていない領域とをワイヤボンディ
ングする事を特徴とする。
【００１５】
【発明の効果】以上説明したように、本発明は、従来の
セラミックケースのダイアタッチとボンディングステッ
チの間の段差をとりのぞき、ダイアタッチとボンディン
グステッチを略同一平面にしたから、マウント可能な面
積が大幅に広くなり、さらにボンディングワイヤの長さ
を長くする事無く一定に保てるし、各種の大きさ，形の
ＩＣチップに対して容易に対応できるという効果がある
。
セラミックケースのダイアタッチとボンディングステッ
チの間の段差をとりのぞき、ダイアタッチとボンディン
グステッチを略同一平面にしたから、マウント可能な面
積が大幅に広くなり、さらにボンディングワイヤの長さ
を長くする事無く一定に保てるし、各種の大きさ，形の
ＩＣチップに対して容易に対応できるという効果がある
。
【図１】本発明の一実施例の半導体集積回路装置の内部
状態を示す平面図である。
状態を示す平面図である。
【図２】本発明の一実施例の断面図である。
【図３】本発明の他の実施例の断面図である。
【図４】従来のセラミックパッケージ内部を示す平面図
である。
である。
【図５】図４のパッケージの断面図である。
１，１１，２１ セラミックパッケージ２，１２
，２２ ボンディングステッチ３，１３，２３
ＩＣチップ ４，２４ 絶縁性接着剤 ５，１５，２５ ボンディングワイヤ６，１６，
２６ キャップ ７，１７，２７ リード部 ８，１８，２８ 内部配線 ９，１９，２９ ダイヤタッチ １０ 導電性接着剤
，２２ ボンディングステッチ３，１３，２３
ＩＣチップ ４，２４ 絶縁性接着剤 ５，１５，２５ ボンディングワイヤ６，１６，
２６ キャップ ７，１７，２７ リード部 ８，１８，２８ 内部配線 ９，１９，２９ ダイヤタッチ １０ 導電性接着剤
Claims (1)
- 【請求項１】 ダイアタッチ上に接着剤で固着された
半導体チップと、前記チップ上のパッドと外部リードに
電気的に接続されたボンディングステッチとを接続する
ボンディングワイヤとを備えた半導体集積回路装置にお
いて、前記ボンディングステッチは前記ダイアタッチ上
に設けられていることを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301391A JPH04241445A (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301391A JPH04241445A (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241445A true JPH04241445A (ja) | 1992-08-28 |
Family
ID=11545459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP301391A Pending JPH04241445A (ja) | 1991-01-16 | 1991-01-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187072B2 (en) | 1994-03-18 | 2007-03-06 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645069A (en) * | 1979-09-20 | 1981-04-24 | Nec Corp | Hybrid integrated circuit device |
| JPS58192354A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPH0228966A (ja) * | 1988-07-19 | 1990-01-31 | Seiko Epson Corp | 半導体装置 |
-
1991
- 1991-01-16 JP JP301391A patent/JPH04241445A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645069A (en) * | 1979-09-20 | 1981-04-24 | Nec Corp | Hybrid integrated circuit device |
| JPS58192354A (ja) * | 1982-05-07 | 1983-11-09 | Hitachi Ltd | 半導体装置 |
| JPH0228966A (ja) * | 1988-07-19 | 1990-01-31 | Seiko Epson Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187072B2 (en) | 1994-03-18 | 2007-03-06 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970408 |